JP2015095596A - Stacked 3d memory - Google Patents
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Abstract
Description
本願発明は、メモリセルの３次元アレイに係る技術を含む高密度メモリ技術に関する。 The present invention relates to high density memory technology including technology related to a three-dimensional array of memory cells.
多くのシステムにおいて、高密度フラッシュメモリが不揮発性記憶装置に用いられている。広く用いられているアーキテクチャの一つはＮＡＮＤフラッシュであり、メモリセルの２次元アレイを用いて通常実装される。より一層小さなノードのための技術へと製造技術が進歩するにつれ、２次元ＮＡＮＤフラッシュは物理的限界に近づいてきているものと広く考えられている。よって、多様な他の技術が模索されている。 In many systems, high density flash memory is used for non-volatile storage. One widely used architecture is NAND flash, which is usually implemented using a two-dimensional array of memory cells. As manufacturing technology advances to technology for even smaller nodes, two-dimensional NAND flash is widely considered to be approaching physical limits. Therefore, various other technologies are being sought.
フラッシュメモリおよび他のタイプのメモリのために高密度メモリを実現しようとする一つの流れにおいて、設計者は、記憶容量の増加、およびビットあたりのコストの低減を実現すべく、メモリセルを複数レベルにスタック化するための技術を模索している。例えば、Ｌａｉ，ｅｔ ａｌ．，"Ａ Ｍｕｌｔｉ−Ｌａｙｅｒ Ｓｔａｃｋａｂｌｅ Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ）ＮＡＮＤ−Ｔｙｐｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ，"ＩＥＥＥ Ｉｎｔ'ｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，１１−１３ Ｄｅｃ．２００６、および、Ｊｕｎｇ ｅｔ ａｌ．，"Ｔｈｒｅｅ Ｄｉｍｅｎｓｉｏｎａｌｌｙ Ｓｔａｃｋｅｄ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ｓｔａｃｋｉｎｇ Ｓｉｎｇｌｅ Ｃｒｙｓｔａｌ Ｓｉ Ｌａｙｅｒｓ ｏｎ ＩＬＤ ａｎｄ ＴＡＮＯＳ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ｂｅｙｏｎｄ ３０ｎｍ Ｎｏｄｅ，"ＩＥＥＥ Ｉｎｔ'ｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，１１−１３ Ｄｅｃ．２００６においては、薄膜トランジスタ技術が、電荷トラップメモリ技術に適用されている。Ｌｕｅらによる、発明の名称が「Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ ａｎｄ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｂａｎｄｇａｐ Ｅｎｇｉｎｅｅｒｅｄ Ｓｐｌｉｔ Ｇａｔｅ Ｍｅｍｏｒｙ」である米国特許第８，４８２，０５２号も参照されたい。 In one trend to achieve high density memory for flash memory and other types of memory, designers have multiple levels of memory cells to increase storage capacity and reduce cost per bit. We are looking for technology for stacking. For example, Lai, et al. , “A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006, and Jung et al. , "Three Dimensionally Stacked NAND Flash Memory Technology Using- Stacking Single-Cry-Si Layers on ILD and TANOS Structured for ILD and TANOS Structured. In 2006, thin film transistor technology is applied to charge trap memory technology. See also U.S. Pat. No. 8,482,052 by Lue et al., Whose title is "Silicon on Insulator and Thin Film Transistor Bandap Engineered Split Gate Memory".
第２のアプローチにおいては、多数のレベルのメモリセル間で共有される垂直ゲート構造を用いてフラッシュメモリが実装される。３Ｄ垂直ゲート（３ＤＶＧ）アーキテクチャの一例は、２０１３年８月６日に特許となり（２０１１年４月１日出願）、発明の名称が「Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｏｆ ３Ｄ Ａｒｒａｙ Ｗｉｔｈ Ａｌｔｅｒｎａｔｉｎｇ Ｍｅｍｏｒｙ Ｓｔｒｉｎｇ Ｏｒｉｅｎｔａｔｉｏｎ Ａｎｄ Ｓｔｒｉｎｇ Ｓｅｌｅｃｔ Ｓｔｒｕｃｔｕｒｅｓ」である、Ｓｈｉｈ−Ｈｕｎｇ ＣｈｅｎおよびＨａｎｇ−Ｔｉｎｇ Ｌｕｅによる米国特許第８，５０３，２１３号に説明されている。当該特許は、その全体が本明細書に参照により組み込まれる。 In the second approach, flash memory is implemented using a vertical gate structure shared among multiple levels of memory cells. An example of a 3D vertical gate (3DVG) architecture was patented on Aug. 6, 2013 (filed on Apr. 1, 2011) and the name of the invention is “Memory Architecture Of 3D Array With Memory Strike Strike Str.” U.S. Pat. No. 8,503,213 to Shih-Hung Chen and Hang-Ting Lue. This patent is incorporated herein by reference in its entirety.
第３のアプローチにおいては、多数のレベルのメモリセル間で共有される垂直チャネル構造を用いてフラッシュメモリが実装される。例えば、２０１３年１月２９日に特許となり（２０１１年１月１９日出願）、発明の名称が「Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ，Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｍｅｔｈｏｄ Ａｎｄ Ｏｐｅｒａｔｉｎｇ Ｍｅｔｈｏｄ Ｏｆ Ｔｈｅ Ｓａｍｅ」である、Ｈａｎｇ−Ｔｉｎｇ ＬｕｅおよびＳｈｉ−Ｈｕｎｇ Ｃｈｅｎによる共同出願の米国特許第８，３６３，４７６号を参照されたい。また、２０１３年２月２０日出願の、発明の名称が「３Ｄ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ」である、Ｈａｎｇ−Ｔｉｎｇ Ｌｕｅによる米国特許出願第１３／７７２，０５８号も参照されたい。当該特許出願は、その全体が本明細書に参照により組み込まれる。 In the third approach, flash memory is implemented using a vertical channel structure that is shared among multiple levels of memory cells. For example, Han-Ting Lu and Shi-Hen, which became a patent on January 29, 2013 (filed on January 19, 2011) and whose title is "Memory Device, Manufacturing Method And Operating Method The Same". See U.S. Pat. No. 8,363,476, a co-pending application. See also US Patent Application No. 13 / 772,058 by Hang-Ting Lue, filed February 20, 2013, whose title is “3D NAND Flash Memory”. This patent application is hereby incorporated by reference in its entirety.
電荷トラップメモリ技術においてＮＡＮＤセルのための垂直チャネル構造を実現する他の構造は、Ｔａｎａｋａ ｅｔ ａｌ．，"Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ"，２００７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ；１２−１４ Ｊｕｎ．２００７，ｐａｇｅｓ：１４−１５に記載されている。 Other structures that implement vertical channel structures for NAND cells in charge trap memory technology are described in Tanaka et al. , "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory", 2007 Symposium on VLSI Technology 14. 2007, pages: 14-15.
これらの３Ｄ技術の全てにおいて、信頼性の高い動作を維持しつつ実装され得るメモリセルの層の数に関して実際的な限界がある。スタック構造の各層を別々にパターニングする必要があるため、単純にスタック化するアプローチではコストが高くなってしまう。垂直ゲートおよび垂直チャネル構造、または複数層のメモリセルに亘って延在する垂直導体を含む他の構造は、コスト効果がより高くなり得る。なぜなら、１つのマスクおよびエッチングプロセスを用いて、多数の層のパターニングを行えるからである。しかし、アスペクト比が高い構造はエッチングを行うのが難しい、中間構造がプロセス工程で損傷を受け得るなどの理由により限界がある。 In all of these 3D technologies, there are practical limits on the number of layers of memory cells that can be implemented while maintaining reliable operation. Since each layer of the stack structure needs to be patterned separately, a simple stacking approach is costly. Vertical gate and vertical channel structures, or other structures that include vertical conductors that extend across multiple layers of memory cells, can be more cost effective. This is because many layers can be patterned using a single mask and etching process. However, structures with high aspect ratios are limited because it is difficult to etch and intermediate structures can be damaged in process steps.
よって、信頼性高く実現可能な層の数に関するいくつかの限界を克服するべく、メモリセルの３Ｄブロックのスタック化をサポートする技術を提供するのが望ましい。 Therefore, it is desirable to provide a technique that supports the stacking of 3D blocks of memory cells to overcome some limitations regarding the number of layers that can be reliably implemented.
メモリセルの３Ｄブロックをスタック化するための技術を提供する。 Techniques for stacking 3D blocks of memory cells are provided.
メモリカーネル内の構造、および当該メモリカーネルに結合されたデコード要素の構造を含む、３Ｄブロック内の異なる複数の構造に適合し得るスタック構造を説明する。メモリカーネルはメモリブロックの構造の中心にあり、デコード要素は当該メモリカーネルに接続される。メモリカーネル内の導体は、（１）データを表す信号を伝達するビット線などの導体と、（２）制御信号を伝達するワード線などの導体との２つに分類することが出来る。メモリカーネル内のデコード要素は、両方のタイプの導体に接続され、ストリングまたはブロック選択トランジスタと、接地選択トランジスタと、メモリカーネル内の水平導体を、周辺回路などへの接続のためにメモリカーネル外の垂直導体とリンクさせる階段状構造とを含み得る。 A stack structure that can be adapted to different structures within a 3D block is described, including a structure within a memory kernel and a structure of decoding elements coupled to the memory kernel. The memory kernel is at the center of the structure of the memory block, and the decoding element is connected to the memory kernel. The conductors in the memory kernel can be classified into two types: (1) a conductor such as a bit line that transmits a signal representing data, and (2) a conductor such as a word line that transmits a control signal. Decode elements in the memory kernel are connected to both types of conductors, string or block select transistors, ground select transistors, horizontal conductors in the memory kernel, and external to the memory kernel for connection to peripheral circuitry, etc. And a stepped structure linked to the vertical conductor.
メモリは、第１ブロックと、第１ブロックの上方に配置された第２ブロックとを含む複数のメモリブロックを含み得る。この構造において、第１ブロックと第２ブロックとの間に絶縁層が配置され、第１ブロックおよび第２ブロックのメモリカーネル同士を絶縁する。メモリブロックに隣接して、または、メモリブロックの、デコード要素のみを含む複数の領域に亘って、メモリカーネル外に接続導体が設けられる。接続導体は、第１ブロックおよび第２ブロックのデコード要素に結合され、メモリセルから周辺回路への接続を可能とする。 The memory may include a plurality of memory blocks including a first block and a second block disposed above the first block. In this structure, an insulating layer is disposed between the first block and the second block, and insulates the memory kernels of the first block and the second block. A connection conductor is provided outside the memory kernel adjacent to the memory block or over a plurality of areas of the memory block including only the decoding elements. The connection conductor is coupled to the decoding elements of the first block and the second block, and enables connection from the memory cell to the peripheral circuit.
あるメモリカーネルのコネクタを、その上方にあるスタック構造のコネクタから絶縁することにより、ブロック間接続のより少ないスタック構造を製造することが出来る。また、デコード要素のみに接続される接続導体を設けることにより、接続導体に用いる接続サイズを、メモリカーネルに用いられ得るサイズよりも大きく出来る。 By isolating the connector of a memory kernel from the stack connector above it, a stack structure with fewer inter-block connections can be produced. Also, by providing a connection conductor connected only to the decoding element, the connection size used for the connection conductor can be made larger than the size that can be used for the memory kernel.
本技術の他の態様および利点は、以下に続く図面、詳細な説明、および特許請求の範囲を参照することにより理解されよう。 Other aspects and advantages of the technology will be understood by reference to the drawings, detailed description, and claims that follow.
図１〜図１６を参照し本願発明の実施形態を詳細に説明する。 An embodiment of the present invention will be described in detail with reference to FIGS.
図１は、複数のメモリブロックを備えるスタック型３Ｄメモリの単純化された図である。図示された構造は、メモリカーネル１０４とデコード要素領域１１４とを備える第１ブロックを含む。第１ブロックの上方に配置された第２ブロックは、メモリカーネル１０３とデコード要素領域１１３とを含む。第２ブロックの上方に配置された第３ブロックは、メモリカーネル１０２とデコード要素領域１１２とを含む。図示されたスタック構造の第４ブロックは、メモリカーネル１０１とデコード要素領域１１１とを含む。ブロック間には、絶縁層（例えば１２３）が配置されている。デコード要素領域１１１〜１１４には接続導体が構成されている。接続導体の複数のセグメントが絶縁層１２１〜１２３に配置されている。この図において、接続導体のセグメント１５１〜１５３が、第２ブロックと第１ブロックとの間の絶縁層１２３に配置されている。接続導体のセグメント１４１〜１４３が、第３ブロックと第２ブロックとの間の絶縁層１２２に配置されている。接続導体のセグメント１３１〜１３３が、第４ブロックと第３ブロックとの間の絶縁層に配置されている。
FIG. 1 is a simplified diagram of a stacked 3D memory comprising a plurality of memory blocks. The illustrated structure includes a first block comprising a memory kernel 104 and a decode element region 114. The second block arranged above the first block includes a memory kernel 103 and a
この図において、デコード要素領域（例えば１１１）は、メモリカーネル（例えば１０１）の１つの側面のみに示されている。他の実施形態において、デコード要素領域は、メモリカーネルの２つの側面の領域、メモリカーネルの全ての側面の領域などを含む他の構成で分布させられ得る。 In this figure, the decode element region (eg, 111) is shown on only one side of the memory kernel (eg, 101). In other embodiments, the decode element regions may be distributed in other configurations, including regions on two sides of the memory kernel, regions on all sides of the memory kernel, and the like.
この技術は、非常に密度の高いメモリセル構造を実現すべく選択された、複数のメモリカーネルに亘る垂直導体の形状を含む第１設計ルールに基づいてメモリカーネルが製造され、複数のメモリカーネルに亘る垂直導体の形状よりも大きな形状によって特徴付けられるより大きな第２設計ルールに基づいてメモリブロックのデコード要素が製造される場合に適用されると有利である。 This technique produces a memory kernel based on a first design rule that includes a vertical conductor shape across a plurality of memory kernels selected to achieve a very dense memory cell structure. It is advantageous when applied to the case where the decoding element of the memory block is manufactured on the basis of a larger second design rule characterized by a shape that is larger than the shape of the vertical conductors that span.
絶縁層は、非常に緊密な設計ルールを用いてメモリカーネル内に製造される垂直導体を分け隔てることにより、特定のブロックの損傷したメモリセルの、同スタック構造内の他のブロックの動作に対する影響を限定的にすることが出来る。また、複数のブロックのメモリカーネル間の接続を防ぐことにより、複数のメモリカーネルに亘る共有された導体によって、あるブロック内の損傷が拡大されることがない。加えて、絶縁層は、製造の際に起こるミスアライメントの影響が及ぶ範囲を限定することが出来る。 The insulating layer uses very tight design rules to separate the vertical conductors that are manufactured in the memory kernel, thereby affecting the impact of a particular block of damaged memory cells on the operation of other blocks in the same stack structure. Can be limited. Also, by preventing connections between memory kernels of multiple blocks, damage within a block is not magnified by shared conductors across multiple memory kernels. In addition, the insulating layer can limit the range to which the influence of the misalignment which occurs in the manufacturing process reaches.
上述したように、メモリブロックは、垂直チャネルまたは垂直ゲート３Ｄ構造を有し得る。図２および３は、本明細書に説明する技術を用いてスタック化され得る３ＤＶＧおよび３ＤＶＣブロックを示す。また、これらの図面は、小さな設計ルールを用いて製造され得るメモリカーネル内、および、メモリカーネルに結合され、より大きな設計ルールを用いて製造され得る、ブロックのデコード要素領域内のデコード要素内の構造を示す。 As described above, the memory block may have a vertical channel or vertical gate 3D structure. 2 and 3 show 3DVG and 3DVC blocks that can be stacked using the techniques described herein. Also, these drawings are in a memory kernel that can be manufactured using small design rules and in a decode element in a block's decode element region that can be combined with the memory kernel and manufactured using a larger design rule. The structure is shown.
図２は、２０１２年１月１２日に公開され、２０１１年１月３１日出願の、発明の名称が「３Ｄ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｗｉｔｈ Ｉｍｐｒｏｖｅｄ ＳＳＬ ａｎｄ ＢＬ Ｃｏｎｔａｃｔ Ｌａｙｏｕｔ」である米国特許出願公開公報第２０１２／０００７１６７に説明される、３Ｄ垂直ゲート（３ＤＶＧ）アーキテクチャを有するメモリブロックを図示する。当該米国特許出願公開公報は、その全体が本明細書に参照により組み込まれる。 FIG. 2 shows US Patent Application Publication No. 2012/0007167 published on January 12, 2012 and filed on January 31, 2011 with the title “3D Memory Array With Improved SSL and BL Contact Layout”. 1 illustrates a memory block having a 3D vertical gate (3DVG) architecture, as described in FIG. The United States Patent Application Publication is hereby incorporated by reference in its entirety.
他の構造が示されるように、図面から絶縁材料は取り除かれている。例えば、隆線形スタック構造における、半導体ストリップ間の絶縁層が取り除かれ、半導体ストリップの隆線形スタック構造間の絶縁層が取り除かれている。デコード要素領域は、四角１９８、１９９により示されている。メモリカーネルは、四角１９７により示されている。 As other structures are shown, the insulating material has been removed from the drawing. For example, in a ridge stack structure, the insulating layer between the semiconductor strips has been removed, and the insulating layer between the ridge stack structures of the semiconductor strip has been removed. The decode element region is indicated by squares 198,199. The memory kernel is indicated by a square 197.
多層アレイが絶縁層上に形成される。カーネル１９７は、複数の隆線形スタック構造に合わせた垂直方向の延在部を含む複数のワード線２２５−１、・・・、２２５−ｎ−１、２２５−ｎを含む。複数の隆線形スタック構造は、ブロックの各層の対応するＮＡＮＤストリングのためのチャネルとして構成された水平方向の半導体ストリップ２１２、２１３、２１４、２１５を含む。
A multilayer array is formed on the insulating layer. The
ブロック内のデコード要素は、デコード要素領域１９８内の階段状構造２１２Ａ、２１３Ａ、２１４Ａ、２１５Ａと、デコード要素領域１９９内の階段状構造２０２Ｂ、２０３Ｂ、２０４Ｂ、２０５Ｂとを含む。階段状構造２１２Ａ、２１３Ａ、２１４Ａ、２１５Ａは、半導体ストリップ２１２、２１３、２１４、２１５などの水平方向の半導体ストリップを終端させる。図示されるように、ページバッファ、および当該アレイ内の面を選択する他のデコード回路への接続のために、これら階段状構造２１２Ａ、２１３Ａ、２１４Ａ、２１５Ａは垂直導体により、ブロックの上方に配置されている異なるデータ線へ、この例においては金属層ＭＬ３において電気接続されている。これら階段状構造２１２Ａ、２１３Ａ、２１４Ａ、２１５Ａは、メモリカーネル内で用いられるものよりも大きな設計ルールを用いて、複数の隆線形スタック構造が定められるのと同時にパターニングされ得る。
The decoding elements in the block include stepped
デコード要素領域１９９内の階段状構造２０２Ｂ、２０３Ｂ、２０４Ｂ、２０５Ｂは、半導体ストリップ２０２、２０３、２０４、２０５などの半導体ストリップを終端させる。図示されるように、ページバッファ、および当該アレイ内の面を選択する他のデコード回路への接続のために、これら階段状構造２０２Ｂ、２０３Ｂ、２０４Ｂ、２０５Ｂは、互いに異なるデータ線へと電気接続されている。これら階段状構造２０２Ｂ、２０３Ｂ、２０４Ｂ、２０５Ｂは、メモリカーネル内で用いられるものよりも大きな設計ルールを用いて、複数の隆線形スタック構造が定められるのと同時にパターニングされ得る。
Stepped
メモリカーネル１９７内の半導体ストリップの任意のスタック構造は、階段状構造２１２Ａ、２１３Ａ、２１４Ａ、２１５Ａ、または階段状構造２０２Ｂ、２０３Ｂ、２０４Ｂ、２０５Ｂのうち両方ではなく一方へと結合されている。半導体ストリップのスタック構造は、ビット線の末端からソース線の末端にかけての方向およびソース線の末端からビット線の末端にかけての方向という互いに反対の方向のうち１つの方向を有する。例えば、半導体ストリップ２１２、２１３、２１４、２１５のスタック構造は、ビット線の末端からソース線の末端にかけての方向を有し、半導体ストリップ２０２、２０３、２０４、２０５のスタック構造は、ソース線の末端からビット線の末端にかけての方向を有する。
Any stack structure of semiconductor strips in the
半導体ストリップ２１２、２１３、２１４、２１５のスタック構造はその一端が階段状構造２１２Ａ、２１３Ａ、２１４Ａ、２１５Ａにより終端させられ、ＳＳＬゲート構造２１９と接地選択線ＧＳＬ２２６とを含む領域１９８のデコード要素を通る。また半導体ストリップ２１２、２１３、２１４、２１５のスタック構造は、接地選択線ＧＳＬ２２７と、当該ストリップを終端させるソース線２２８とを含む領域１９９内のデコード要素を通る。半導体ストリップ２１２、２１３、２１４、２１５のスタック構造は、階段状構造２０２Ｂ、２０３Ｂ、２０４Ｂ、２０５Ｂには達しない。
The stack structure of semiconductor strips 212, 213, 214, 215 is terminated at one end by stepped
半導体ストリップ２０２、２０３、２０４、２０５のスタック構造はその一端が階段状構造２０２Ｂ、２０３Ｂ、２０４Ｂ、２０５Ｂにより終端させられ、ＳＳＬゲート構造２０９と接地選択線ＧＳＬ２２７とを含む領域１９９内のデコード要素を通る。また半導体ストリップ２０２、２０３、２０４、２０５のスタック構造は、接地選択線ＧＳＬ２２６と（図面の他のパーツにより隠れている）ソース線とを含む領域１９８内のデコード要素を通る。半導体ストリップ２０２、２０３、２０４、２０５のスタック構造は、階段状構造２１２Ａ、２１３Ａ、２１４Ａ、２１５Ａには達しない。
The stack structure of the semiconductor strips 202, 203, 204, and 205 is terminated at one end by a
メモリ材料の層が、ワード線２２５−１〜２２５−ｎを半導体ストリップ２１２〜２１５、２０２〜２０５から分け隔てる。 A layer of memory material separates the word lines 225-1 through 225-n from the semiconductor strips 212 through 215, 202 through 205.
接地選択線ＧＳＬ２２６、ＧＳＬ２２７は、水平方向の線と、ワード線に同じく複数の隆線形スタック構造に合わせた垂直方向の延在部とを含む。 The ground selection lines GSL226 and GSL227 include a horizontal line and a vertical extension portion similarly to the word line and adapted to a plurality of ridged stack structures.
半導体ストリップの各スタック構造はその一端が階段状構造により終端させられ、他端がソース線により終端させられる。例えば、半導体ストリップ２１２、２１３、２１４、２１５のスタック構造はその一端が階段状構造２１２Ａ、２１３Ａ、２１４Ａ、２１５Ａにより終端させられ、他端がソース線２２８により終端させられる。図面の右側において、半導体ストリップのスタック構造は１つおきに階段状構造２０２Ｂ、２０３Ｂ、２０４Ｂ、２０５Ｂにより終端させられ、半導体ストリップのスタック構造は１つおきに別個のソース線により終端させられる。図面の左側において、半導体ストリップのスタック構造は１つおきに階段状構造２１２Ａ、２１３Ａ、２１４Ａ、２１５Ａにより終端させられ、半導体ストリップのスタック構造は１つおきに別個のソース線により終端させられる。
Each stack structure of semiconductor strips is terminated at one end by a stepped structure and at the other end by a source line. For example, the stack structure of the semiconductor strips 212, 213, 214, and 215 is terminated at one end by a step-
トランジスタが階段状構造２１２Ａ、２１３Ａ、２１４Ａとワード線２２５−１との間に形成される。トランジスタにおいて、半導体ストリップ（例えば２１３）は、デバイスのチャネル領域として作用する。ＳＳＬゲート構造（例えば２１９、２０９）は、ワード線２２５−１〜２２５−ｎが定められるのと同じ工程においてパターニングされる。（斜線で示される）シリサイドの層が、ワード線および接地選択線の上面に沿って、並びに、ＳＳＬゲート構造上に形成され得る。メモリ材料２１５の層は、トランジスタのゲート誘電体として作用し得る。これらトランジスタは、当該アレイ内の特定の隆線形スタック構造を選択するためのデコード回路に結合されるストリング選択ゲートとして作用する。
Transistors are formed between the stepped
データ線およびストリング選択線が、メモリブロックの上方に位置する金属層ＭＬ１、ＭＬ２、ＭＬ３に形成される。スタック構造において、金属層は、ブロックからの接続線を周辺回路へ接続する導体を含み、スタック化されたブロックによって共有され得、各ブロックごとに複製する必要はない。 Data lines and string selection lines are formed in the metal layers ML1, ML2, ML3 located above the memory block. In the stack structure, the metal layer includes conductors that connect the connection lines from the blocks to the peripheral circuits, and can be shared by the stacked blocks, and need not be duplicated for each block.
この例において、第１金属層ＭＬ１は、半導体材料ストリップに平行な長さ方向を有してストリング選択線に接続する導体を含む。これらＭＬ１ストリング選択線は、短いビアにより、互いに異なるＳＳＬゲート構造（例えば２０９、２１９）に接続されている。 In this example, the first metal layer ML1 includes a conductor having a length direction parallel to the semiconductor material strip and connected to the string select line. These ML1 string select lines are connected to different SSL gate structures (eg, 209, 219) by short vias.
第２金属層ＭＬ２は、ワード線に平行な幅方向を有してストリング選択線に接続する導体を含む。これらＭＬ２ストリング選択線は、短いビアにより、互いに異なるＭＬ１ストリング選択線に接続されている。 Second metal layer ML2 includes a conductor having a width direction parallel to the word line and connected to the string selection line. These ML2 string selection lines are connected to different ML1 string selection lines by short vias.
組み合わせると、これらＭＬ１ストリング選択線およびＭＬ２ストリング選択線により、ストリング選択線信号は、半導体ストリップの特定のスタック構造を選択出来るようになる。 When combined, these ML1 string select lines and ML2 string select lines allow the string select line signal to select a specific stack structure of the semiconductor strip.
第１金属層ＭＬ１は、ワード線に平行な幅方向を有して２つのソース線に接続する導体も含む。 The first metal layer ML1 also includes a conductor having a width direction parallel to the word line and connected to the two source lines.
最後に、第３金属層ＭＬ３は、半導体材料ストリップに平行な長さ方向を有して」ビット線に接続する導体を含む。異なるデータ線がそれぞれ、階段状構造２１２Ａ、２１３Ａ、２１４Ａ、２１５Ａ、２０２Ｂ、２０３Ｂ、２０４Ｂ、２０５Ｂの異なる段階に電気接続されている。これらＭＬ３データ線により、ビット線信号は、半導体ストリップの特定の水平面を選択することが出来る。
Finally, the third metal layer ML3 includes a conductor that has a length parallel to the semiconductor material strip and connects to the bit line. Different data lines are electrically connected to different stages of the stepped
特定のワード線により、ワード線はメモリセルの特定の面を選択することが出来るようになるので、メモリセルの３Ｄアレイから特定のメモリセルを選択するには、ワード線信号と、ビット線信号と、ストリング選択線信号との３つの信号の組み合わせで十分である。 A specific word line allows the word line to select a specific surface of the memory cell, so that a specific memory cell can be selected from a 3D array of memory cells by selecting a word line signal and a bit line signal. And a combination of three signals, the string selection line signal, is sufficient.
図３は、２０１３年２月２０日に提出され、発明の名称が「３Ｄ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ」である米国特許出願第１３／７７２，０５８に説明されるような、例示的な垂直チャネル３次元（３Ｄ）メモリブロックの概略図である。当該特許出願は、その全体が本明細書に参照により組み込まれる。図３に示されるメモリブロックは、本明細書に説明されるようにスタック化され得る。メモリブロックは、メモリカーネル２９９内の高密度メモリセルと、デコード要素領域２９８内のデコード要素とを含む。
FIG. 3 is an exemplary vertical channel 3D filed on Feb. 20, 2013, as described in US patent application Ser. No. 13 / 772,058, entitled “3D NAND Flash Memory”. 3D) Schematic diagram of a memory block. This patent application is hereby incorporated by reference in its entirety. The memory blocks shown in FIG. 3 may be stacked as described herein. The memory block includes high density memory cells in
３ＤＶＣメモリブロックは、メモリセルのＮＡＮＤストリングのアレイを含み、二重ゲート垂直チャネルメモリアレイ（ＤＧＶＣ）であり得る。メモリブロックは、導電性ストリップの底面（ＧＳＬ）と、導電性ストリップの複数の中間面（ＷＬ）と、導電性ストリップの上面（ＳＳＬ）とを少なくとも含む、絶縁材料により分け隔てられた導電性ストリップの複数のスタック構造を含む。図３に示す例において、スタック構造３１０内のスタック構造は、導電性ストリップの底面（ＧＳＬ）と、ＷＬ０〜ＷＬＮ−１の導電性ストリップの複数の中間面（ＷＬ）と、導電性ストリップの上面（ＳＳＬ）とを含む。ここでＮは、８、１６、３２、６４などであり得る。
The 3DVC memory block includes an array of NAND strings of memory cells and can be a double gate vertical channel memory array (DGVC). The memory block includes at least a conductive strip bottom surface (GSL), a plurality of conductive strip intermediate surfaces (WL), and a conductive strip top surface (SSL) separated by an insulating material. Including multiple stack structures. In the example shown in FIG. 3, the stack structure in the
複数のビット線構造が、スタック構造間の垂直方向のスタック構造間半導体要素３２０と、スタック構造間半導体要素３２０同士を接続する、スタック構造上のリンク要素３３０とを含んで、複数のスタック構造の垂直方向上方に配置され、当該複数のビット線構造は、当該複数のスタック構造に合わせた垂直方向の延在部を有する。この例においてリンク要素３３０は、スタック構造内のセルに対しチャネル領域を提供するスタック構造間半導体要素３２０よりも高い導電性を有するように比較的高いドーピング濃度を有するポリシリコンなどの半導体を備える。
The plurality of bit line structures includes a vertical inter-stack semiconductor element 320 between the stack structures and a
記憶装置は、スタック構造内の複数の中間面（ＷＬ）の導電性ストリップの側面と、複数のビット線構造のスタック構造間半導体要素３２０の側面と間の交差点３８０におけるインタフェース領域に電荷貯蔵構造を含む。図示される例において、交差点３８０のメモリセルは、垂直方向のデュアルゲートＮＡＮＤストリング内に構成される。ここで、単一のスタック構造間半導体要素の両側の導電性ストリップは、デュアルゲートとして作用し、読み取り、消去、およびプログラム動作のために協働して動作され得る。
The storage device has a charge storage structure at an interface region at an
記憶装置は、導電性ストリップの上面とのインタフェース領域におけるストリング選択スイッチ３９０と、導電性ストリップの底面（ＧＳＬ）とのインタフェース領域における基準選択スイッチ３７０とを含む。いくつかの例において電荷貯蔵構造の誘電体層は、スイッチ３７０、３９０のゲート誘電体層として作用することが出来る。
The storage device includes a
基準導体３６０は、導電性ストリップの底面（ＧＳＬ）と、集積回路基板（図示せず）との間に配置される。この導体は、メモリブロックのスタック構造の底部に位置付けられ得、当該スタック構造内のブロックにより共有され得る。一実施形態において、基準導体３６０の抵抗を小さくすべく、記憶装置は基準導体３６０の近くにボトムゲート３０１を含み得る。読み取り動作の間、ボトムゲート３０１は、基板内の、下方に配置されドーピングされたウェル、または下方に配置されパターニングされた他の導体構造に加えられる適した電圧によってオンされ、これにより基準導体３６０の導電性を高められ得る。
The
デコード要素領域内のデコード要素は、基準導体３６０と電気通信を行うスタック構造間のスタック構造間垂直導体要素３４０と、スタック構造間垂直導体要素３４０同士を接続するスタック構造３１０の上方に配置されたリンク要素３５０とを含んで、複数のスタック構造の垂直方向上方に配置された基準線構造を含む。スタック構造間垂直導体要素３４０は、スタック構造間半導体要素３２０よりも高い導電性を有し得る。
The decoding elements in the decoding element region are disposed above the inter-stack structure vertical conductor elements 340 between the stack structures that perform electrical communication with the
図３に示すようなメモリブロックのスタック構造は、ページバッファおよび他のデコード回路に結合された複数のグローバルビット線を含む複数のビット線構造へ接続された、上方に配置され、パターニングされた第１の導電層（図示せず）を含む。記憶装置は、パターニングされ得、パターニングされた第１の導電層の上方または下方であってよい、上方に配置された第２の導電層（図示せず）も含み得る。上方に配置された第２の導電層は、ブロックのデコード要素領域内のリンク要素３５０に接触するなどにより少なくとも１つの基準線構造に接続されている。パターニングされた第２の導電層は、当該少なくとも１つの基準線構造を、基準電圧源、または基準電圧を提供するための回路へ接続し得る。
The stack structure of the memory block as shown in FIG. 3 has a patterned upper array connected to a plurality of bit line structures including a plurality of global bit lines coupled to a page buffer and other decode circuits. 1 conductive layer (not shown). The storage device can also be patterned and can also include a second conductive layer (not shown) disposed above, which can be above or below the patterned first conductive layer. The second conductive layer disposed above is connected to at least one reference line structure, such as by contacting a
図３に示す例において、ビット線構造のリンク要素３３０は、Ｎ＋ドープ半導体材料を含む。ビット線構造のスタック構造間半導体要素３２０は、軽度にドーピングされた半導体材料を含む。図３に示す例において、基準導体３６０はＮ＋ドープ半導体材料を含み、当該少なくとも１つの基準線構造のリンク要素３５０は、Ｎ＋ドープ半導体材料を含む。当該少なくとも１つの基準線構造のスタック構造間垂直導体要素３４０も、Ｎ＋ドープ半導体材料を含む。代替的な実施形態において、スタック構造間垂直導体要素３４０にはドープ半導体の代わりに金属または金属化合物を用いてもよい。
In the example shown in FIG. 3, the bit line
デコード要素領域２９８内のデコード要素は、上方に配置されたデコード回路との階段状の接触のための、水平方向のワード線とＧＳＬ線とからなる構造に導電性ストリップのパッドエリアを提供する階段状構造を含む。導電性ストリップの上面のストリング選択線は、ストリング選択線デコード回路に独立して結合され、ストリング選択線デコード回路により制御される。階段状構造３６１、３６２は、中間面（ＷＬ）のワード線のセットと、階段状構造３６１、３６２からなるリンク要素の着地エリアに結合された層間コネクタ３７１、３７２などの層間コネクタとを接続するパッドエリアを提供する。ここでリンク要素は、下の方の中間面の着地エリアに結合された層間コネクタが通って延伸する開口を含む。着地エリアは、層間コネクタの底面と、リンク要素の上面との間のインタフェース領域にある。
The decode element in
図３に図示するように、複数の中間面の複数の層におけるワード線のセットのための層間コネクタは、階段状構造を形成するよう配置される。したがって、層間コネクタ３７１、３７２は、複数の中間面の互いに異なる層のそれぞれの着地エリアに接続されている。階段状構造は、メモリセルのＮＡＮＤストリングのブロックの領域と、周辺回路の領域との境界に近いデコード要素領域に形成され得る。
As shown in FIG. 3, the interlayer connectors for word line sets in the plurality of layers of the plurality of intermediate surfaces are arranged to form a stepped structure. Therefore, the
図３に示す例において、記憶装置は、導電性ストリップの底面（ＧＳＬ）の接地選択線のセットと、底面のリンク要素の着地エリアに結合された、層間コネクタ３７３などの層間コネクタとを接続する、デコード要素領域２９８内のリンク要素３６３などのリンク要素を含む。ここで層間コネクタは、中間面（ＷＬ）のリンク要素の開口を通って延伸する。着地エリアは、層間コネクタ３７３などの層間コネクタの底面と、リンク要素３６３などのリンク要素の上面との間のインタフェース領域にある。
In the example shown in FIG. 3, the storage device connects a set of ground select lines on the bottom surface (GSL) of the conductive strip and an interlayer connector, such as an
図４〜９は、３Ｄメモリブロックをスタック化するための製造プロセスの各工程を示し、ブロックのデコード要素領域内の階段状構造における層間コネクタの形成を示している。一連の工程は、スタック化されたブロックのデコード要素領域内のデコード要素同士を接続するのに用いられる他の導体に関しても同様である。 FIGS. 4-9 show the steps of the manufacturing process for stacking 3D memory blocks and show the formation of interlayer connectors in a stepped structure within the decode element region of the block. The series of steps is the same for other conductors used to connect the decoding elements in the decoding element area of the stacked block.
図４は、複数の層（例えば４つの層）のメモリセルを有するメモリカーネル４０１と、メモリカーネルに結合されたデコード要素を含むデコード要素領域４１１とを含む第１メモリブロックを形成した後の構造を示す。図２において例として示されるように階段状構造上の着地エリア（図示せず）に接続する垂直セグメント４１２−１、４１３−１、４１４−１、４１５−１が、デコード要素領域４１１内に形成されている。図４に示すメモリブロックは、本明細書に参照により組み込まれる多数の特許出願に説明されるようなプロセスを用いて製造され得る。図２に関連して示されるように製造され、デコード要素領域４１１内の階段状構造に接続する４つの垂直セグメント４１２−１、４１３−１、４１４−１、４１５−１を有するブロックは、メモリカーネル４０１内の４つの面のメモリセルを有し得る。スタック構造において、ブロックの幅は、垂直セグメント４１２−１、４１３−１、４１４−１、４１５−１のスペースのために要する幅よりも大きくてよく、これにより、各垂直セグメントに結合され得る、各層のメモリセルの列の数を増やすことが出来る。
FIG. 4 shows a structure after forming a first memory block including a
図５は、第１メモリブロック上に絶縁層４２１を形成した後の構造を示す。絶縁層４２１は、二酸化シリコン、または集積回路の製造に適合する他の絶縁材料を用いて製造され得る。
FIG. 5 shows the structure after the insulating
図６は、デコード要素領域４１１の上方に、垂直導体の第１セグメント４１２−１、４１３−１、４１４−１、４１５−１に接触する垂直導体の第２セグメント４１２−２、４１３−２、４１４−２、４１５−２を形成した後の構造を示す。第２セグメント４１２−２、４１３−２、４１４−２、４１５−２は、メモリカーネル４０１内部に関して用いられた設計ルールと比較して比較的大きな設計ルールを用いて製造され得、このことにより、アライメントが容易になり、より信頼性の高い製造が可能となる。
FIG. 6 shows a vertical conductor second segment 412-2, 413-2 that contacts the vertical conductor first segment 412-1, 413-1, 414-1, 415-1 above the
図７は、複数の層のメモリセルを有するメモリカーネル５０１と、メモリカーネル５０１に結合されたデコード要素領域５１１内のデコード要素とを含む第２メモリブロックを絶縁層４２１上に形成した後の構造を示す。 図２において例として示されるように階段状構造上の着地エリア（図示せず）に接続する垂直セグメント５１２、５１３、５１４、５１５が、デコード要素領域５１１内に形成されている。図２を参照して説明したように、第１ブロックと同じく、４つの垂直セグメント５１２、５１３、５１４、５１５を用いると、メモリカーネルが製造された際に、４つの面のメモリセルの形成が可能となる。
FIG. 7 shows a structure after a second memory block including a
図８は、デコード要素領域４１１の上方の絶縁層４２１において垂直導体の第２セグメント４１２−２、４１３−２、４１４−２、４１５−２と並び、かつ接触する第２ブロックのデコード要素領域５１１内の第３セグメント４１２−３、４１３−３、４１４−３、４１５−３を形成した後の構造を示す。デコード要素領域４１１内の垂直導体の第１セグメント４１２−１、４１３−１、４１４−１、４１５−１は、第２セグメントおよび第３セグメントと共に、第１ブロックの階段状構造から第２ブロックのデコード要素領域５１１を通って垂直方向の接続を確立する。
FIG. 8 shows the second block
図９は、最上部のブロックのデコード要素領域５１１内の垂直導体に接触する、上方に配置された導体構造を形成するべくバックエンドプロセスを行った後の構造を概略的に表す。図示される例における、これら上方に配置された導体構造は、ページバッファおよび他のデコード回路に結合されるビット線ＢＬ１〜ＢＬ８を含む。
FIG. 9 schematically represents the structure after performing a back-end process to form an overlying conductor structure that contacts the vertical conductor in the
図１０は、図９に示されるようなスタック化されたブロック内の階段状層間導体の端面図である。図１０は、絶縁層６２１により分け隔てられた第１ブロックの活性層６０１〜６０４と、第２ブロックの活性層６０５〜６０８とを示す。ブロック内には、絶縁層６５１〜６５４および絶縁層６５５〜６５８がそれぞれの活性層を分け隔てている。ブロックのデコード要素領域内において、上述したような階段状構造は、層間導体のための着地エリアを提供する。この例において層間導体は、ブロックのメモリカーネル内に形成される導体の厳密な設計ルールの制限を受けることなく、ブロックのデコード要素領域内で実装されている。下部ブロックの活性層６０１〜６０４のための層間導体は、それぞれ３つのセグメント含み得る。よって、層間導体は、活性層６０１に接触する下部ブロックのセグメント６１５−１と、絶縁層６２１のセグメント６１５−２と、上部ブロックを通るセグメント６１５−３とにより形成される。絶縁層（例えば６２０）は、上方に配置される活性層を通る層間導体を囲む。また、活性層６０２のための層間導体は、下部ブロックのセグメント６１４−１と、絶縁層６２１のセグメント６１４−２と、上部ブロックのセグメント６１４−３とを含む。活性層６０３のための層間導体は、下部ブロックのセグメント６１３−１と、絶縁層６２１の第２セグメント６１３−２と、上部ブロックのセグメント６１３−３とを含む。活性層６０４のための層間導体は、下部ブロックを通るセグメントを含まない。なぜなら、この例において活性層６０４はブロック内の最上層だからである。しかし活性層６０４のための層間導体は、絶縁層６２１のセグメント６１２−２と、上部ブロックのセグメント６１２−３とを含む。
FIG. 10 is an end view of the stepped interlayer conductor in the stacked block as shown in FIG. FIG. 10 shows
この例において、上部ブロックの活性層６０５〜６０８のための層間導体は、１つのセグメントの導体（符号なし）を含む。 In this example, the interlayer conductors for the upper block active layers 605-608 include one segment of conductors (unsigned).
上述したように、ブロックのデコード要素領域内の層間導体を形成した後に、ビット線ＢＬ１〜ＢＬ８など上方に配置されパターニングされた導電層を実装すべくバックエンドプロセスが用いられる。 As described above, after the formation of the interlayer conductor in the decoding element region of the block, a back-end process is used to mount the patterned conductive layer disposed above the bit lines BL1 to BL8.
下部ブロックの活性層に接触する、図１０に示される複数のセグメントの層間導体は、上部ブロックのデコード要素またはメモリセルとは電気接続しないが、下部ブロックのみにデータ線、またはいくつかの実施形態においては制御線を提供する。 The multi-segment interlayer conductors shown in FIG. 10 that contact the active layer of the lower block are not electrically connected to the decoding elements or memory cells of the upper block, but are data lines to the lower block only, or some embodiments Provides a control line.
図１１〜１４は、メモリブロックのデコード要素のための他のタイプのコネクタを図示する。図１１は、図２のデコード要素領域１９８内のＳＳＬゲート構造２１９のようなストリング選択線ＳＳＬ構造の一構造を示す。図１２および１３は、図２のデコード要素領域１９９内のソース線２２８などソース線のための一構造を図示する。図１４は、図２のデコード要素領域１９９内のゲート選択線２２７などのゲート選択線ＧＳＬのための一構造を図示する。
Figures 11-14 illustrate other types of connectors for the decoding elements of the memory block. FIG. 11 shows one structure of a string select line SSL structure, such as an SSL gate structure 219 in the
図１１は、メモリの制御のために用いられる周辺回路への接続のために導体ＳＳＬ１および導体ＳＳＬ２にそれぞれ接続される２つのＳＳＬ構造を示す。ＳＳＬ構造において、活性層は各スタック構造内の活性ストリップを備える。よって、この例において、ＳＳＬ１に結合されたＳＳＬ構造において、第１ブロックの活性層６０１〜６０４のためのストリップは、絶縁層６５１〜６５４により分け隔てられ、絶縁層６６４が上方に配置されている。また、この例において、第２ブロックの活性層６０５〜６０８のためのストリップは、絶縁層６５５〜６５８により分け隔てられ、絶縁層６６８が上方に配置されている。誘電体電荷蓄積構造としてメモリカーネルにも用いられる多層スタック構造であり得る誘電体層（８０４−１、８０４−２、８０４−３、８０４−４）は、ＳＳＬ構造とストリップとの間のゲート絶縁体として配置される。ＳＳＬ１に結合されるＳＳＬゲート構造は、下部ブロックのスタック構造を覆う第１セグメント８０１−１と、絶縁層６２１を通って延在する第２セグメント８０１−２と、上部ブロックのスタック構造を覆う第３セグメント８０１−３とを含む。上方に配置される金属構造により、導体ＳＳＬ１が形成される。同様に、ＳＳＬ２に結合されるＳＳＬ構造は、第１ブロックおよび第２ブロックの活性層のためのストリップの上方に配置される。ＳＳＬ構造は、下部ブロックのスタック構造を覆う第１セグメント８０２−１と、絶縁層６２１を通って延在する第２セグメント８０２−２とを含む。この例において絶縁層６２１は、ブロックのデコード要素領域内のＳＳＬ構造の２つの対向する側に接続する２つの部分を有する。上部ブロックのスタック構造を覆う第３セグメント８０２−３は、第２セグメント８０２−２に接続される。第１セグメント８０２−１は、デコード要素を包含するようより大きな設計ルールを用いて、ワード線の形成と同様のやり方で、第１ブロックの製造の際に製造され得る。同様に、第３セグメント８０２−３は、より大きな設計ルールを用いて、第２ブロックの製造の際に製造され得る。
FIG. 11 shows two SSL structures connected respectively to conductors SSL1 and SSL2 for connection to peripheral circuits used for memory control. In the SSL structure, the active layer comprises an active strip within each stack structure. Thus, in this example, in the SSL structure coupled to SSL1, the strips for the active layers 601-604 of the first block are separated by insulating layers 651-654 and the insulating
図１１に図示されるＳＳＬ構造は、上部のメモリパーツのためのデータを伝達しないが、上部のメモリパーツを制御出来る下部ブロックのデコード要素のための接続部の例である。また、ＳＳＬ構造は、下部ブロックから上部ブロックのデコード要素領域を通って延在する接続部の例である。 The SSL structure illustrated in FIG. 11 is an example of a connection for a decoding element in the lower block that does not transmit data for the upper memory part but can control the upper memory part. The SSL structure is an example of a connection that extends from the lower block through the decode element region of the upper block.
図１２は、接地電圧、または、デバイスの動作または実装モードに応じて他の基準電圧などの基準電圧源へ接続する、活性層のストリップを終端させるソース線構造を図示する。いくつかの実施形態において、ソース線構造は、メモリセルを流れる電流を伝導する。図１２は、パターニングされた導電層において、上方に配置されるソース線導体８６０、８６１に接続される２つのソース線構造を示す。ソース線導体８６０、８６１は、デコード回路、およびデバイスの操作のための他の周辺回路への接続を実現する。誘電体電荷蓄積構造としてメモリカーネルにも用いられる多層スタック構造であり得る誘電体層（例えば８５４）は、ソース線構造の側壁に存在してもよい。
FIG. 12 illustrates a source line structure that terminates a strip of active layer that connects to a reference voltage source, such as a ground voltage or other reference voltage depending on device operation or mounting mode. In some embodiments, the source line structure conducts current flowing through the memory cell. FIG. 12 shows two source line structures connected to the
図１３は、活性層６０１〜６０８の半導体材料のストリップが、第１ブロックおよび第２ブロックのデコード要素領域内のソース線構造のセグメント８５１−１、８５１−３で終端していることを示す。導体８６０に接続されたソース線構造は、下部ブロックのデコード要素領域内の活性層６０１〜６０４のストリップへ接続された第１セグメント８５１−１を含む。また、第２セグメント８５１−２が絶縁層６２１を通る。第３セグメント８５１−３によって、上部ブロックのデコード要素領域内の活性層６０５〜６０８のストリップが終端させられる。同様のやり方で、導体８６１へ接続されたソース線構造は、下部ブロックのデコード要素領域内の第１セグメント８５２−１と、絶縁層６２１を通る第２セグメント８５２−２と、上部ブロックのデコード要素領域内の第３セグメント８５２−３とを含む。
FIG. 13 shows that the strips of semiconductor material of the active layers 601-608 terminate in segments 851-1, 851-3 of the source line structure in the decode element regions of the first block and the second block. The source line structure connected to
図１２および図１３に示されるソース線構造は、共通のソース線など、上部および下部メモリブロックのメモリセルの電流を伝導する電気接続部を提供する。しかし当該構造は、メモリセルのメモリカーネル外のデコード要素領域に存在する。 The source line structures shown in FIGS. 12 and 13 provide electrical connections, such as common source lines, that conduct current in the memory cells of the upper and lower memory blocks. However, this structure exists in the decoding element region outside the memory kernel of the memory cell.
図１４は、第１ブロックおよび第２ブロックのデコード要素領域内に配置されるさらに他の導体を図示する。この例においては、図２の構造のデコード要素領域１９８内のＧＳＬ構造２２６のような接地選択線ＧＳＬ構造が図示されている。下部ブロックはＧＳＬ線８７１を含む。上部ブロックはＧＳＬ線８７２を含む。ＧＳＬ線８７１とＧＳＬ線８７２との間は絶縁層６２１を介して接続されていない。このことにより、所望されるようであればＧＳＬ線８７１、８７２の互いに独立した制御が可能となる。また他の実施形態において、ＧＳＬ線８７１、８７２は、近隣の水平に配置されたブロックへ、またはメモリブロック外の他の相互接続構造へ電気的に結合される。
FIG. 14 illustrates yet another conductor disposed in the decode element region of the first block and the second block. In this example, a ground select line GSL structure, such as
よって、図１４に示すＧＳＬ構造は、メモリブロックの動作を制御するのに用いられ得、スタック構造内の上方または下方に配置されるブロックと結合されないデコード要素のためのコネクタを図示している。 Thus, the GSL structure shown in FIG. 14 can be used to control the operation of a memory block and illustrates a connector for a decoding element that is not coupled to a block located above or below in the stack structure.
よって、第１ブロックおよび第２ブロックのデコード要素へ接続され、第１ブロックおよび第２ブロックのメモリカーネル外のデコード要素領域内に配置される第１セットの導体（例えば階段状データ線）が設けられる。第１セットの導体は、第１ブロックおよび第２ブロックの各層におけるデコード要素に接続するデコード要素領域内において垂直方向に配置される導体を含む。 Thus, there is provided a first set of conductors (for example, stepped data lines) that are connected to the decoding elements of the first block and the second block and are arranged in the decoding element area outside the memory kernel of the first block and the second block. It is done. The first set of conductors includes conductors arranged in a vertical direction in a decoding element region connected to decoding elements in each layer of the first block and the second block.
また、第１ブロックおよび第２ブロックのデコード要素に接続され、メモリカーネル外の第１ブロックおよび第２ブロック内に配置される第２セットの導体（例えばＳＳＬゲートまたはソース線）が設けられる。第２セットの導体に含まれる各導体は、第１ブロックおよび第２ブロックの全ての層を通る垂直方向の延在部を含む。 A second set of conductors (for example, SSL gates or source lines) connected to the decoding elements of the first block and the second block and disposed in the first block and the second block outside the memory kernel are provided. Each conductor included in the second set of conductors includes a vertical extension through all layers of the first block and the second block.
図１５は、メモリセルのブロックをスタック化するための基本的な製造プロセスを示す。フローチャートは、スタック型３次元記憶装置がその上に形成される集積回路基板が用意される工程１０００から開始する。このプロセスにおいて、上述したようにメモリカーネルおよびデコード要素領域を含む第１メモリブロックが形成される（１００１）。当然ながら、高容量の高密度メモリを実現すべく第１層のブロックには多くのメモリブロックが形成され得る。第１メモリブロック上に絶縁層が形成される（１００２）。絶縁層は、第１ブロックのメモリカーネルを第２ブロックのメモリカーネルから分け隔てる手段としての役割を果たす。デバイスの動作において、スタック化されたブロックの、小さな設計ルールに基づき、かつ、高密度であるという特性を持つメモリカーネルが絶縁層によって絶縁される。次に、第２メモリブロック（または第２メモリブロックの層）が、絶縁層上に形成される（１００３）。第２メモリブロックは、第１メモリブロックの対応する領域の上方に並んだカーネルおよびデコード要素領域を含む。
FIG. 15 shows a basic manufacturing process for stacking blocks of memory cells. The flowchart begins at
このプロセスにおいて、第１ブロックおよび第２ブロックのデコード要素に結合される接続導体が設けられる。図示された実施形態において、接続導体は、第１ブロックおよび第２ブロックのデコード要素に接続され、ブロックのデコード要素領域内に垂直方向に配置される、階段状データ線などの第１セットの導体を含む（１００４）。この第１セットの導体により、第１ブロックおよび第２ブロックの各層においてデコード要素への接続が可能となり、当該第１セットの導体は、他のブロックの要素と接触せず、または他のブロックの要素を制御しない。 In this process, connecting conductors are provided that are coupled to the decoding elements of the first block and the second block. In the illustrated embodiment, the connecting conductors are connected to the decoding elements of the first block and the second block and are arranged in a vertical direction within the decoding element area of the block, such as a first set of conductors such as stepped data lines. (1004). This first set of conductors allows connection to the decoding element in each layer of the first block and the second block, the first set of conductors not contacting the elements of other blocks or of other blocks. Does not control the element.
この示されるプロセスにおいて実装される接続導体は、第１ブロックおよび第２ブロックのデコード要素に接続され、第１ブロックおよび第２ブロックの全ての層を通る垂直方向の延在部を含むＳＳＬゲートまたはソース線などの第２セットの導体も含む（１００５）。この第２セットの導体により、第１ブロックおよび第２ブロックの各層のデコード要素への接続が可能となり、当該第２セットの導体は、両方のブロックのデコード要素の制御に用いられ得る。 A connecting conductor implemented in the illustrated process is connected to the decoding elements of the first block and the second block and includes an SSL gate including a vertical extension through all the layers of the first block and the second block, or A second set of conductors such as source lines is also included (1005). This second set of conductors allows connection to the decode elements of each layer of the first block and the second block, and the second set of conductors can be used to control the decode elements of both blocks.
このプロセスにおいては、上述したように他の導体が形成されてもよい。 In this process, other conductors may be formed as described above.
加えて、示されるプロセスによると、第１セットおよび第２セットの導体を用い、選択されたメモリブロックのデコード要素を介して、選択されたメモリセルにアクセスする周辺回路が設けられる（１００６）。 In addition, according to the process shown, a peripheral circuit is provided (1006) that uses the first and second sets of conductors to access the selected memory cell through the decode element of the selected memory block.
バックエンドオブラインＢＥＯＬプロセスが実行されてデバイスの製造が完了し、フローチャートは工程１００７で終了する。
The backend of line BEOL process is performed to complete the device fabrication and the flowchart ends at
フローチャートは基本的な製造プロセスを示している。工程の順序は、特定の実施例に適合させて変更され得る。同様に、第１セットの導体、および第２セットの導体で実装される導体のタイプは、アクセスされるメモリブロックおよびデコード要素の特定の実施形態に応じて選択される。 The flowchart shows the basic manufacturing process. The order of the steps can be changed to suit a particular embodiment. Similarly, the type of conductor implemented with the first set of conductors and the second set of conductors is selected depending on the particular embodiment of the memory block and decoding element being accessed.
図１６は、本明細書で説明される、絶縁されたメモリカーネルを備えるスタック化されたブロックを有する３Ｄメモリアレイを含む集積回路を、ブロックのメモリセルへアクセスするため、また他の目的のために用いられる周辺回路と併せて示すブロック図である。行デコーダ９０１が、メモリアレイ９００の行に沿って配置されたＳＳＬ，ＧＳＬ、およびワード線９０２を駆動するブロック９１２のストリング選択線、接地選択線、およびワード線ドライバと結合され、電気通信を行う。
FIG. 16 illustrates an integrated circuit including a 3D memory array having stacked blocks with isolated memory kernels, as described herein, for accessing the memory cells of the block and for other purposes. It is a block diagram shown together with the peripheral circuit used for. A
ページバッファ９０６は、メモリアレイ９００のメモリセルからデータを読み取り、また、当該メモリセルへデータを書き込むため、メモリアレイ９００の列に沿って配置された複数のビット線９０４と結合され、電気通信を行う。バス９０５上で行デコーダ９０１とページバッファ９０６とにアドレスが付与される。集積回路９５０上の入出力ポートからページバッファ９０６へ、データ入力線９１１を介してデータが供給される。ページバッファ９０６から集積回路９５０上の入出力ポートへ、若しくは集積回路９５０の内部または外部の他のデータ宛て先へ、データ出力線９１５を介してデータが供給される。状態機械、クロック回路、および他の制御ロジックが回路９０９に存在する。バイアス構成の供給電圧は、電荷ポンプおよび他の電圧源を用いてブロック９０８で生成され、ブロック９１２のワード線ドライバ、および集積回路上の他の回路へ供給される。集積回路９５０は、供給電圧ＶＤＤおよびＶＳＳをチップへ供給する電源へ接続するために用いられる端子を含む。
The
集積回路９５０は、プロセッサ、ゲートアレイ、ロジック回路など図示されていない他の周辺回路を含み得る。
The
垂直ゲート、および、垂直チャネル型３Ｄブロックに適した３Ｄメモリ構造を説明してきた。当該構造は、メモリカーネルと、デコード要素領域とをそれぞれ含む３Ｄブロックのスタック構造を含む。スタック構造内の２以上のブロックを通って延在する接続部は、メモリカーネル外で、大きな設計ルールが適用され得るデコード要素領域内にだけ配置される。接続部は、１つのブロックのデコード要素にだけ接続し、デコード要素領域内の上方に配置されるブロックは通過する接続部を含む。また接続部は、スタック構造の全てのブロックのデコード要素領域内のデコード要素に接続する接続部を含み得る。 A 3D memory structure suitable for vertical gate and vertical channel 3D blocks has been described. The structure includes a stack structure of 3D blocks each including a memory kernel and a decoding element region. Connections that extend through two or more blocks in the stack structure are located outside the memory kernel and only in the decode element area where large design rules can be applied. The connecting portion connects only to one block of the decoding element, and the block arranged above in the decoding element region includes a connecting portion that passes therethrough. The connection portion may include a connection portion that connects to the decode element in the decode element region of all the blocks of the stack structure.
上記にて詳述した好ましい実施形態および例を参照して本願発明を説明したが、これらの例は限定ではなく例示を目的としていることを理解されたい。修正および組み合わせが当業者には容易に思いつかれることが予期され、それら修正および組み合わせは、本願発明の思想、および、以下の請求項の態様に含まれる。 Although the invention has been described with reference to the preferred embodiments and examples detailed above, it should be understood that these examples are for purposes of illustration and not limitation. Modifications and combinations are anticipated to be readily apparent to those skilled in the art, and these modifications and combinations are encompassed within the spirit of the invention and the scope of the following claims.
Claims (16)
絶縁層と、
複数の接続導体と
を備え、
前記複数のメモリブロックのそれぞれは、複数の層のメモリセルと、前記複数の層に亘る複数の垂直導体とを含むメモリカーネル、および前記メモリカーネルに結合された複数のデコード要素を有し、
前記複数のメモリブロックは、第１ブロックと、前記第１ブロックの上方に配置された第２ブロックとを含み、
前記絶縁層は、前記第１ブロックと前記第２ブロックとの間で、前記第１ブロックの前記メモリカーネルの前記複数の垂直導体と前記第２ブロックの前記メモリカーネルの前記複数の垂直導体とを絶縁し、
前記複数の接続導体は、前記第１ブロックの前記複数のデコード要素および前記第２ブロックの前記複数のデコード要素に結合される、メモリ。 Multiple memory blocks;
An insulating layer;
A plurality of connecting conductors, and
Each of the plurality of memory blocks includes a memory kernel including a plurality of layers of memory cells and a plurality of vertical conductors across the plurality of layers, and a plurality of decoding elements coupled to the memory kernel;
The plurality of memory blocks include a first block and a second block disposed above the first block;
The insulating layer includes the plurality of vertical conductors of the memory kernel of the first block and the plurality of vertical conductors of the memory kernel of the second block between the first block and the second block. Insulate and
The memory, wherein the plurality of connecting conductors are coupled to the plurality of decoding elements of the first block and the plurality of decoding elements of the second block.
前記第１ブロックの複数のデコード要素および前記第２ブロックの複数のデコード要素に接続され、前記第１ブロックの前記メモリカーネルおよび前記第２ブロックの前記メモリカーネルの外のデコード要素領域に配置された第１セットの複数の導体であり、前記第１ブロックおよび前記第２ブロックの各層において複数のデコード要素に接続する前記デコード要素領域において垂直方向に配置された複数の導体を含む前記第１セットの複数の導体と
前記第１ブロックおよび前記第２ブロックの複数のデコード要素に接続され、前記第１ブロックおよび前記第２ブロック内に配置された第２セットの複数の導体であり、前記第１ブロックの前記メモリカーネルおよび前記第２ブロックの前記メモリカーネルの外で前記第１ブロックおよび前記第２ブロックの全ての層を通過する垂直方向の延在部をそれぞれの導体が含む前記第２セットの複数の導体と
を含む、請求項１に記載のメモリ。 The plurality of connecting conductors are:
Connected to a plurality of decoding elements of the first block and a plurality of decoding elements of the second block, and arranged in a decoding element area outside the memory kernel of the first block and the memory kernel of the second block A plurality of conductors in a first set including a plurality of conductors arranged in a vertical direction in the decode element region connected to a plurality of decode elements in each layer of the first block and the second block; A plurality of conductors connected to a plurality of decoding elements of the first block and the second block, and arranged in the first block and the second block; Outside of the memory kernel of the second block and the memory kernel of the second block The memory of claim 1, comprising: a plurality of conductors of the second set, each conductor including a vertical extension that passes through all layers of the second block.
前記１つの導体は、前記第１ブロックのデコード要素に接続された第１セグメントと、前記第２ブロックのデコード要素に接続され、対応する前記第１セグメントと実質的に並んでいる第２セグメントと、前記絶縁層を通り、前記第２セグメントと前記第１セグメントとを接続する第３セグメントとを含む、請求項１または２に記載のメモリ。 The plurality of connecting conductors are connected to the plurality of decoding elements of the first block and the plurality of decoding elements of the second block, and include one conductor disposed in the first block and the second block. ,
The one conductor includes a first segment connected to the decoding element of the first block, and a second segment connected to the decoding element of the second block and substantially aligned with the corresponding first segment; The memory according to claim 1, further comprising a third segment that passes through the insulating layer and connects the second segment and the first segment.
前記第１ブロックの前記垂直ソース線は、前記絶縁層を通って前記第２ブロックの前記垂直ソース線に接続される、請求項１から５のいずれか１項に記載のメモリ。 A plurality of memory kernels of the plurality of memory blocks including at least one of a vertical word line, a vertical channel line, and a vertical source line;
The memory according to claim 1, wherein the vertical source line of the first block is connected to the vertical source line of the second block through the insulating layer.
前記複数のデコード要素は、垂直ストリング選択線を提供する複数の接続導体に結合されたストリング選択スイッチを含み、
前記第１ブロックの前記垂直ストリング選択線は、前記絶縁層を通って前記第２ブロックの前記垂直ストリング選択線に接続される、請求項１から６のいずれか１項に記載のメモリ。 The plurality of memory kernels include a horizontal NAND string;
The plurality of decode elements include string selection switches coupled to a plurality of connecting conductors that provide vertical string selection lines;
The memory according to claim 1, wherein the vertical string selection line of the first block is connected to the vertical string selection line of the second block through the insulating layer.
前記複数のメモリカーネルの前記複数のデコード要素は、前記第１設計ルールよりも大きな第２設計ルールに基づいた寸法を有する、請求項１から７のいずれか１項に記載のメモリ。 The plurality of vertical conductors of the plurality of memory kernels have dimensions based on a first design rule;
The memory according to any one of claims 1 to 7, wherein the plurality of decoding elements of the plurality of memory kernels have a size based on a second design rule that is larger than the first design rule.
前記第１メモリブロックの上方に絶縁層を形成する工程と、
複数の層のメモリセルを含むメモリカーネルと、前記メモリカーネルに結合された複数のデコード要素とを有する第２メモリブロックを前記絶縁層上に形成する工程と、
前記第１メモリブロックの前記複数のデコード要素および前記第２メモリブロックの前記複数のデコード要素に接続され、前記第１メモリブロックの前記メモリカーネルおよび前記第２メモリブロックの前記メモリカーネルの外のデコード要素領域に配置された第１セットの複数の導体（例えば階段状データ線）であり、前記第１メモリブロックおよび前記第２メモリブロックの各層において複数のデコード要素に接続する前記デコード要素領域において垂直方向に配置された複数の導体を含む前記第１セットの複数の導体を設ける工程と、
前記第１メモリブロックの複数のデコード要素および前記第２メモリブロックの複数のデコード要素に接続され、前記第１メモリブロックの前記メモリカーネルおよび前記第２メモリブロックの前記メモリカーネルの外で前記第１メモリブロックおよび前記第２メモリブロック内に配置された第２セットの複数の導体（例えば、ＳＳＬゲート、またはソース線）であり、前記第１メモリブロックおよび前記第２メモリブロックの全ての層を通過する垂直方向の延在部をそれぞれの導体が含む前記第２セットの複数の導体を設ける工程と
を備える、メモリ製造方法。 Forming a first memory block having a memory kernel including a plurality of layers of memory cells and a plurality of decoding elements coupled to the memory kernel;
Forming an insulating layer above the first memory block;
Forming a second memory block on the insulating layer having a memory kernel including a plurality of layers of memory cells and a plurality of decoding elements coupled to the memory kernel;
Decoding outside the memory kernel of the first memory block and the memory kernel of the second memory block connected to the plurality of decode elements of the first memory block and the plurality of decode elements of the second memory block A first set of a plurality of conductors (for example, stepped data lines) arranged in the element region, and perpendicular to the decode element region connected to a plurality of decode elements in each layer of the first memory block and the second memory block Providing a plurality of conductors of the first set including a plurality of conductors arranged in a direction;
Connected to a plurality of decode elements of the first memory block and a plurality of decode elements of the second memory block, the first outside the memory kernel of the first memory block and the memory kernel of the second memory block. A second set of conductors (eg, SSL gates or source lines) disposed within the memory block and the second memory block, passing through all layers of the first memory block and the second memory block; Providing a plurality of conductors of the second set, each conductor including a vertical extending portion.
前記第１メモリブロックを形成する工程において形成された前記第１メモリブロックの複数のデコード要素に接続された第１セグメントを形成する工程と、
前記絶縁層を通り、対応する前記第１セグメントに接続される相互接続を形成する工程と、
前記第２メモリブロックの複数のデコード要素に接続され、前記絶縁層を通る前記相互接続を介して、対応する前記第１セグメントに接続される第２セグメントを形成する工程と
を有する、請求項９に記載のメモリ製造方法。 Providing the plurality of conductors of the second set comprises:
Forming a first segment connected to a plurality of decoding elements of the first memory block formed in the step of forming the first memory block;
Forming an interconnect through the insulating layer and connected to the corresponding first segment;
Forming a second segment connected to a plurality of decoding elements of the second memory block and connected to the corresponding first segment via the interconnect through the insulating layer. A method for manufacturing a memory according to 1.
前記第１セットの複数の導体は、前記着地エリアにおいて前記第１メモリブロックの前記メモリカーネルおよび前記第２メモリブロックの前記メモリカーネルの対応する層に接続する、請求項９または１０に記載のメモリ製造方法。 Forming a stepped structure including a landing area extending in the horizontal direction in the decoding element region,
The memory of claim 9 or 10, wherein the first set of conductors connect to corresponding layers of the memory kernel of the first memory block and the memory kernel of the second memory block in the landing area. Production method.
前記第１ブロックの複数の導体は、
前記第２メモリブロックに隣接して配置され、前記第２メモリブロックから絶縁される第１セグメントと、
前記第１セグメントと実質的に並んで前記第１メモリブロックに隣接し、前記第１メモリブロックの対応する複数のデコード要素に接触して配置される第２セグメントと、
前記絶縁層を通り、前記第１セグメントと前記第２セグメントとを接続する相互接続と
を含む、請求項９から１１のいずれか１項に記載のメモリ製造方法。 Providing the plurality of conductors of the first set comprises forming a plurality of conductors of a first block connected to a plurality of decoding elements of the first memory block;
The plurality of conductors of the first block are:
A first segment disposed adjacent to the second memory block and insulated from the second memory block;
A second segment disposed adjacent to the first memory block substantially in line with the first segment and in contact with a corresponding plurality of decoding elements of the first memory block;
The memory manufacturing method according to claim 9, further comprising: an interconnect that passes through the insulating layer and connects the first segment and the second segment.
前記第１メモリブロックの前記垂直ソース線は、前記絶縁層を通って前記第２メモリブロックの前記垂直ソース線に接続される、請求項９から１３のいずれか１項に記載のメモリ製造方法。 The memory kernel of the first memory block and the memory kernel of the second memory block include at least one of a vertical word line, a vertical channel line, and a vertical source line;
The memory manufacturing method according to claim 9, wherein the vertical source line of the first memory block is connected to the vertical source line of the second memory block through the insulating layer.
前記複数のデコード要素は、垂直ストリング選択線に結合されたストリング選択スイッチを含み、
前記第１メモリブロックの前記垂直ストリング選択線は、前記絶縁層を通って前記第２メモリブロックの前記垂直ストリング選択線に接続される、請求項９から１４のいずれか１項に記載のメモリ製造方法。 The plurality of memory kernels include a horizontal NAND string;
The plurality of decode elements includes a string selection switch coupled to a vertical string selection line;
15. The memory manufacturing according to claim 9, wherein the vertical string selection line of the first memory block is connected to the vertical string selection line of the second memory block through the insulating layer. Method.
前記第１メモリブロックの前記複数のデコード要素および前記第２メモリブロックの前記複数のデコード要素のうち少なくともいくつかは、前記第１設計ルールよりも大きな第２設計ルールに基づく寸法を有する、請求項９から１５のいずれか１項に記載のメモリ製造方法。 The memory kernel of the first memory block and the memory kernel of the second memory block include vertical elements having dimensions based on a first design rule;
The at least some of the plurality of decoding elements of the first memory block and the plurality of decoding elements of the second memory block have dimensions based on a second design rule that is larger than the first design rule. The memory manufacturing method according to any one of 9 to 15.
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