JP2015094765A - Electrophoresis apparatus and electronic apparatus - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a driving method of an electrophoresis apparatus capable of performing high quality display.SOLUTION: An electrophoresis apparatus 150 comprises: a storage circuit storing first data or second data; a second potential recovery circuit 28; a pixel electrode 22; a common electrode 23; and an electrophoretic material 24. When a potential (second potential) corresponding to the second data is supplied to the pixel electrode 22 and, subsequently, a pixel potential Vchanges from the second potential to a reference potential V, the second potential recovery circuit 28 causes the pixel potential Vto recovery to the second potential. First particles and second particles are efficiently separated. Consequently, the electrophoresis apparatus 150 having a high contrast ratio and exhibiting high image quality is realized.

Description

本発明は、電気泳動装置、及び電子機器に関する。   The present invention relates to an electrophoresis apparatus and an electronic apparatus.

電気泳動装置では、特許文献１に記載されている様に、電気泳動材料を挟んで対向する画素電極及び共通電極間に電圧を印加して、白色帯電粒子や黒色帯電粒子等の電気泳動粒子を移動させる事で表示部に画像を形成している。こうした電気泳動装置の駆動方法としては、一枚の画像を形成するのに複数個のフレーム期間を設け、各フレーム期間で共通電極には共通電位を供給し、画素電極には第１電位（ＶＨ）又は第１電位よりも低い第２電位（ＶＬ）を供給していた。この際に、一つのフレーム期間内では、共通電位は第３電位（ＶＨ）又は第３電位よりも低い第４電位（ＶＬ）に固定されていた。   In the electrophoretic device, as described in Patent Document 1, a voltage is applied between the pixel electrode and the common electrode facing each other with the electrophoretic material interposed therebetween, so that electrophoretic particles such as white charged particles and black charged particles are applied. By moving it, an image is formed on the display unit. As a driving method of such an electrophoretic device, a plurality of frame periods are provided to form one image, a common potential is supplied to the common electrode in each frame period, and a first potential (VH) is supplied to the pixel electrode. ) Or a second potential (VL) lower than the first potential. At this time, the common potential is fixed to the third potential (VH) or the fourth potential (VL) lower than the third potential within one frame period.

特開２００９−１７５４９２号公報JP 2009-175492 A

しかしながら、従来の電気泳動装置の駆動方法では、コントラスト比が低いという課題が有った。具体的に従来の電気泳動装置では、黒表示を行う際の反射率（黒反射率）が４２％程度で、白表示を行う際の反射率（白反射率）が７％程度で、その結果、黒反射率と白反射率との比であるコントラスト比は６程度と低かった。換言すると、従来の電気泳動装置の駆動方法では、コントラスト比が高く、高い画像品位を示す電気泳動装置を実現する事が困難であるという課題が有った。   However, the conventional method for driving an electrophoresis apparatus has a problem that the contrast ratio is low. Specifically, in the conventional electrophoresis apparatus, the reflectance (black reflectance) when performing black display is about 42%, and the reflectance (white reflectance) when performing white display is about 7%. The contrast ratio, which is the ratio between the black reflectance and the white reflectance, was as low as about 6. In other words, the conventional method for driving an electrophoresis apparatus has a problem that it is difficult to realize an electrophoresis apparatus having a high contrast ratio and high image quality.

本発明は、前述の課題の少なくとも一部を解決する為になされたものであり、以下の形態または適用例として実現することが可能である。   SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.

（適用例１） 本適用例に係わる電気泳動装置は、第一データ又は第二データを記憶する記憶回路と、第二電位回復回路と、画素電極と、共通電極と、画素電極と共通電極との間に発生する電界が印加される電気泳動材料と、を備え、第二電位回復回路は、画素電極に第二データに相当する電位（第二電位）が供給された後に画素電極の電位（画素電位）が第二電位から基準電位に変化した際に、画素電位を第二電位に回復させる事を特徴とする。
この構成によれば、電気泳動材料に含まれる第一粒子と第二粒子とが効率的に分離されるので、コントラスト比が高く、残像が抑制された高い画像品位を示す電気泳動装置を実現できる。 Application Example 1 An electrophoresis apparatus according to this application example includes a storage circuit that stores first data or second data, a second potential recovery circuit, a pixel electrode, a common electrode, a pixel electrode, and a common electrode. And an electrophoretic material to which an electric field generated between the second electrode and the second potential recovery circuit is supplied to the pixel electrode after a potential corresponding to the second data (second potential) is supplied to the pixel electrode. When the pixel potential is changed from the second potential to the reference potential, the pixel potential is restored to the second potential.
According to this configuration, since the first particles and the second particles contained in the electrophoretic material are efficiently separated, it is possible to realize an electrophoretic device that exhibits high image quality with a high contrast ratio and suppressed afterimages. .

（適用例２） 上記適用例１に記載の電気泳動装置に於いて、画素電極に第二電位が供給された場合には、画素電位は第二電位と基準電位との間で振動する事が好ましい。
この構成によれば、電気泳動材料に含まれる第一粒子と第二粒子とが効率的に分離されるので、コントラスト比が高く、残像が抑制された高い画像品位を示す電気泳動装置を実現できる。 Application Example 2 In the electrophoretic device according to Application Example 1, when the second potential is supplied to the pixel electrode, the pixel potential may oscillate between the second potential and the reference potential. preferable.
According to this configuration, since the first particles and the second particles contained in the electrophoretic material are efficiently separated, it is possible to realize an electrophoretic device that exhibits high image quality with a high contrast ratio and suppressed afterimages. .

（適用例３） 上記適用例１又は２に記載の電気泳動装置に於いて、第一電位維持回路を備え、第一電位維持回路は、画素電極に第一データに相当する電位（第一電位）が供給された場合には、画素電位を第一電位に維持する事が好ましい。
この構成によると、画素電極に第一電位が供給された際には、これを維持する事ができる。又、画素電極に第二電位が供給された際には、画素電位が第二電位から第一電位へと向かって変化する速度を制御する事ができ、それ故に、電気泳動材料に印加される電界を制御する事ができる。 Application Example 3 The electrophoretic device according to Application Example 1 or 2 includes a first potential maintaining circuit, and the first potential maintaining circuit has a potential corresponding to the first data (first potential) in the pixel electrode. ) Is preferably maintained at the first potential.
According to this configuration, when the first potential is supplied to the pixel electrode, it can be maintained. In addition, when the second potential is supplied to the pixel electrode, the rate at which the pixel potential changes from the second potential toward the first potential can be controlled, and therefore applied to the electrophoretic material. The electric field can be controlled.

（適用例４） 本適用例に係わる電気泳動装置は、走査信号が供給される走査線と、画像信号が供給される信号線と、第一電位が供給される第一配線と、第二電位が供給される第二配線と、基準電位が供給される基準電位線と、第一選択トランジスターと、第二選択トランジスターと、記憶回路と、第二電位回復回路と、画素電極と、共通電極と、画素電極と共通電極との間に発生する電界が印加される電気泳動材料と、を備え、第一選択トランジスターのソースとドレインとの一方は信号線に電気的に接続され、第一選択トランジスターのソースとドレインとの他方と、第二選択トランジスターのソースとドレインとの一方と、記憶回路と、第二電位回復回路の第一入力と、が電気的に接続され、第二選択トランジスターのソースとドレインとの他方と、画素電極と、第二電位回復回路の第二入力と、第二電位回復回路の出力と、が電気的に接続され、第一選択トランジスターのゲートと第二選択トランジスターのゲートとは走査線に電気的に接続され、第二電位回復回路の第三入力と基準電位線とが電気的に接続され、第二電位回復回路と第二配線とが電気的に接続される事を特徴とする。
この構成によれば、電気泳動材料に含まれる第一粒子と第二粒子とが効率的に分離されるので、コントラスト比が高く、残像が抑制された高い画像品位を示す電気泳動装置を実現できる。 Application Example 4 The electrophoresis apparatus according to this application example includes a scanning line to which a scanning signal is supplied, a signal line to which an image signal is supplied, a first wiring to which a first potential is supplied, and a second potential. A second wiring to which a reference potential is supplied, a reference potential line to which a reference potential is supplied, a first selection transistor, a second selection transistor, a memory circuit, a second potential recovery circuit, a pixel electrode, a common electrode, An electrophoretic material to which an electric field generated between the pixel electrode and the common electrode is applied, and one of the source and the drain of the first selection transistor is electrically connected to the signal line, and the first selection transistor The other of the source and the drain of the second selection transistor, the one of the source and the drain of the second selection transistor, the storage circuit, and the first input of the second potential recovery circuit are electrically connected, and the source of the second selection transistor And drain , The pixel electrode, the second input of the second potential recovery circuit, and the output of the second potential recovery circuit are electrically connected, and the gate of the first selection transistor and the gate of the second selection transistor Is electrically connected to the scanning line, the third input of the second potential recovery circuit and the reference potential line are electrically connected, and the second potential recovery circuit and the second wiring are electrically connected. Features.
According to this configuration, since the first particles and the second particles contained in the electrophoretic material are efficiently separated, it is possible to realize an electrophoretic device that exhibits high image quality with a high contrast ratio and suppressed afterimages. .

（適用例５） 上記適用例４に記載の電気泳動装置に於いて、第二電位回復回路は、比較器と、論理回路と、第二配線にソースとドレインとの一方が電気的に接続された駆動トランジスターと、を有し、第二電位回復回路の第一入力は論理回路の第一入力に電気的に接続され、第二電位回復回路の第二入力は比較器の反転入力に電気的に接続され、第二電位回復回路の第三入力は比較器の非反転入力に電気的に接続され、比較器の出力は論理回路の第二入力に電気的に接続され、論理回路の出力は駆動トランジスターのゲートに電気的に接続され、第二電位回復回路の出力は駆動トランジスターのソースとドレインとの他方である事が好ましい。
この構成によると、画素電極に第二電位が供給された場合に、画素電位を第二電位と基準電位との間で振動させる事ができる。この結果、電気泳動材料に含まれる第一粒子と第二粒子とが効率的に分離されるので、コントラスト比が高く、残像が抑制された高い画像品位を示す電気泳動装置を実現できる。 Application Example 5 In the electrophoresis apparatus according to Application Example 4, the second potential recovery circuit includes a comparator, a logic circuit, and one of a source and a drain electrically connected to the second wiring. The first input of the second potential recovery circuit is electrically connected to the first input of the logic circuit, and the second input of the second potential recovery circuit is electrically connected to the inverting input of the comparator. The third input of the second potential recovery circuit is electrically connected to the non-inverting input of the comparator, the output of the comparator is electrically connected to the second input of the logic circuit, and the output of the logic circuit is It is preferably electrically connected to the gate of the driving transistor, and the output of the second potential recovery circuit is the other of the source and drain of the driving transistor.
According to this configuration, when the second potential is supplied to the pixel electrode, the pixel potential can be oscillated between the second potential and the reference potential. As a result, since the first particles and the second particles contained in the electrophoretic material are efficiently separated, it is possible to realize an electrophoretic device that exhibits high image quality with a high contrast ratio and suppressed afterimages.

（適用例６） 上記適用例５に記載の電気泳動装置に於いて、論理回路はナンド回路であり、駆動トランジスターはＰ型トランジスターであり、第二電位は第一電位よりも高電位である事が好ましい。
この構成によると、画素電位を正電源電位等の高電位源（第二電位）と基準電位との間で振動させる事ができる。又、画素電位が基準電位となった際に、速やかに第二電位へと電位を回復させる事ができる。 Application Example 6 In the electrophoresis apparatus according to Application Example 5, the logic circuit is a NAND circuit, the drive transistor is a P-type transistor, and the second potential is higher than the first potential. Is preferred.
According to this configuration, the pixel potential can be oscillated between a high potential source (second potential) such as a positive power supply potential and the reference potential. Further, when the pixel potential becomes the reference potential, the potential can be quickly restored to the second potential.

（適用例７） 上記適用例５に記載の電気泳動装置に於いて、論理回路はアンド回路であり、駆動トランジスターはＮ型トランジスターであり、第二電位は第一電位よりも高電位である事が好ましい。
この構成によると、画素電位を正電源電位等の高電位源（第二電位）と基準電位との間で振動させる事ができる。 Application Example 7 In the electrophoretic device according to Application Example 5, the logic circuit is an AND circuit, the drive transistor is an N-type transistor, and the second potential is higher than the first potential. Is preferred.
According to this configuration, the pixel potential can be oscillated between a high potential source (second potential) such as a positive power supply potential and the reference potential.

（適用例８） 上記適用例５に記載の電気泳動装置に於いて、論理回路はノア回路であり、駆動トランジスターはＮ型トランジスターであり、第二電位は第一電位よりも低電位である事が好ましい。
この構成によると、画素電位を負電源電位等の低電位源（第二電位）と基準電位との間で振動させる事ができる。又、画素電位が基準電位となった際に、速やかに第二電位へと電位を回復させる事ができる。 Application Example 8 In the electrophoresis apparatus according to Application Example 5, the logic circuit is a NOR circuit, the drive transistor is an N-type transistor, and the second potential is lower than the first potential. Is preferred.
According to this configuration, the pixel potential can be oscillated between a low potential source (second potential) such as a negative power supply potential and the reference potential. Further, when the pixel potential becomes the reference potential, the potential can be quickly restored to the second potential.

（適用例９） 上記適用例５に記載の電気泳動装置に於いて、論理回路はオア回路であり、駆動トランジスターはＰ型トランジスターであり、第二電位は第一電位よりも低電位である事が好ましい。
この構成によると、画素電位を負電源電位等の低電位源（第二電位）と基準電位との間で振動させる事ができる。 Application Example 9 In the electrophoresis apparatus according to Application Example 5, the logic circuit is an OR circuit, the drive transistor is a P-type transistor, and the second potential is lower than the first potential. Is preferred.
According to this configuration, the pixel potential can be oscillated between a low potential source (second potential) such as a negative power supply potential and the reference potential.

（適用例１０） 上記適用例４乃至９のいずれか一項に記載の電気泳動装置に於いて、第一電位維持回路を備え、第一電位維持回路の第一端子は第一配線に電気的に接続され、第一電位維持回路の第二端子は画素電極に電気的に接続される事が好ましい。
この構成によると、画素電極に第一データに相当する電位（第一電位）が供給された場合には、画素電位を第一電位に維持する事ができる。又、画素電極に第二データに相当する電位（第二電位）が供給された際には、画素電位が第二電位から第一電位へと向かって変化する速度を制御する事ができ、それ故に、電気泳動材料に印加される電界を制御する事ができる。 Application Example 10 In the electrophoresis apparatus according to any one of Application Examples 4 to 9, the first potential maintaining circuit is provided, and the first terminal of the first potential maintaining circuit is electrically connected to the first wiring. The second terminal of the first potential maintaining circuit is preferably electrically connected to the pixel electrode.
According to this configuration, when a potential (first potential) corresponding to the first data is supplied to the pixel electrode, the pixel potential can be maintained at the first potential. In addition, when a potential corresponding to the second data (second potential) is supplied to the pixel electrode, the rate at which the pixel potential changes from the second potential toward the first potential can be controlled. Therefore, the electric field applied to the electrophoretic material can be controlled.

（適用例１１） 上記適用例１０に記載の電気泳動装置に於いて、第一電位維持回路は抵抗素子を含む事が好ましい。
この構成によると、簡単な構成にて第一電位維持回路を実現する事ができる。 Application Example 11 In the electrophoretic device according to Application Example 10, it is preferable that the first potential maintaining circuit includes a resistance element.
According to this configuration, the first potential maintaining circuit can be realized with a simple configuration.

（適用例１２） 適用例１乃至１１のいずれか一項に記載の電気泳動装置を備えた事を特徴とする電子機器。
この構成によれば、コントラスト比が高く、残像が抑制された高い画像品位を示す電気泳動装置を備えた電子機器を提供できる。 Application Example 12 An electronic apparatus comprising the electrophoresis apparatus according to any one of Application Examples 1 to 11.
According to this configuration, it is possible to provide an electronic apparatus including an electrophoretic device having a high contrast ratio and a high image quality in which an afterimage is suppressed.

本発明における電子機器の斜視図。The perspective view of the electronic device in this invention. 実施形態１に係る電子機器を、機能ブロック毎に表したブロック図。FIG. 3 is a block diagram illustrating the electronic apparatus according to the first embodiment for each functional block. 実施形態１に係る電気泳動装置の回路図。1 is a circuit diagram of an electrophoresis apparatus according to Embodiment 1. FIG. 実施形態１に係る電気泳動装置の画素回路の構成図。FIG. 3 is a configuration diagram of a pixel circuit of the electrophoresis apparatus according to the first embodiment. 実施形態１に係る電気泳動装置の画素回路の論理を説明した図。FIG. 3 is a diagram illustrating the logic of a pixel circuit of the electrophoresis apparatus according to the first embodiment. 実施形態１に係る電気泳動装置の画素回路の詳細を説明した図。FIG. 3 is a diagram illustrating details of a pixel circuit of the electrophoresis apparatus according to the first embodiment. 画素の断面構造を説明する図。FIG. 9 illustrates a cross-sectional structure of a pixel. 電気泳動装置の駆動方法の一例を説明した図。The figure explaining an example of the drive method of an electrophoresis apparatus. 電子ペーパーの構成を示す斜視図。The perspective view which shows the structure of electronic paper. 電子ノートの構成を示す斜視図。The perspective view which shows the structure of an electronic notebook. 実施形態２に係る電気泳動装置の画素回路の構成図。FIG. 6 is a configuration diagram of a pixel circuit of an electrophoresis apparatus according to a second embodiment. 実施形態２に係る電気泳動装置の画素回路の論理を説明した図。FIG. 6 is a diagram illustrating the logic of a pixel circuit of an electrophoresis apparatus according to a second embodiment. 実施形態３に係る電気泳動装置の画素回路の構成図。FIG. 5 is a configuration diagram of a pixel circuit of an electrophoresis apparatus according to a third embodiment. 実施形態３に係る電気泳動装置の画素回路の詳細を説明した図。FIG. 6 is a diagram illustrating details of a pixel circuit of an electrophoresis apparatus according to a third embodiment. 変形例３に係る電気泳動装置の画素回路の構成図。FIG. 9 is a configuration diagram of a pixel circuit of an electrophoresis apparatus according to Modification 3.

以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各図においては、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the scale of each layer and each member is made different from the actual scale so that each layer and each member can be recognized.

（実施形態１）
「電子機器の概要」
図１は、本発明における電子機器の斜視図である。先ず、実施形態１に係る電子機器の全体構成（概要）について、図１を参照して説明する。 (Embodiment 1)
"Outline of electronic equipment"
FIG. 1 is a perspective view of an electronic apparatus according to the present invention. First, the overall configuration (outline) of the electronic apparatus according to the first embodiment will be described with reference to FIG.

本発明に係る電子機器１００は、電気泳動装置１５０（図２参照）と、電子機器１００を操作するためのインターフェイスとを備えている。インターフェイスとは、具体的には操作部１２０で、スイッチなどから構成される。電気泳動装置１５０は表示部１０を有するディスプレイモジュールである。表示部１０は複数の画素２０（図３参照）から成り、これらの画素２０が電気的に制御される事で表示部１０に画像が表示される。電気泳動装置１５０では、電気泳動材料２４（図７参照）を用いて表示がなされる。   The electronic device 100 according to the present invention includes an electrophoresis apparatus 150 (see FIG. 2) and an interface for operating the electronic device 100. Specifically, the interface is the operation unit 120 and includes a switch and the like. The electrophoretic device 150 is a display module having the display unit 10. The display unit 10 includes a plurality of pixels 20 (see FIG. 3), and an image is displayed on the display unit 10 by electrically controlling these pixels 20. In the electrophoretic device 150, display is performed using the electrophoretic material 24 (see FIG. 7).

「電子機器の基本構成」
図２は本実施形態に係る電子機器を、機能ブロック毎に表したブロック図である。次に、電子機器の基本構成を、図２を参照して、説明する。 "Basic configuration of electronic equipment"
FIG. 2 is a block diagram illustrating the electronic apparatus according to the present embodiment for each functional block. Next, a basic configuration of the electronic device will be described with reference to FIG.

電子機器１００は、電気泳動装置１５０と操作部１２０とを有している。場合によっては更に画像信号供給回路１３０を電子機器１００が備えていても良い。操作部１２０は使用者が電子機器１００を操作する部位である。電気泳動装置１５０は、表示部１０と制御回路１４０とを有している。更には、操作部１２０などを電気泳動装置１５０が備えていても良い。制御回路１４０は、好適例として、駆動回路７０と制御部６０と記憶部９０と画像信号処理部８０とフレームメモリー１１０とを含んで構成されている。駆動回路７０は走査信号や画像信号等の各種信号を表示部１０に供給する。記憶部９０は表示部に表示するための画像データ等を記憶する。画像信号処理部８０は駆動回路７０に画像信号等の各種信号を供給する。制御部６０はこれらを制御する。尚、本実施形態に係わる電子機器の基本構成は、上述の構成に限定される物ではなく、本実施形態に係る駆動方法を実現可能な回路構成であれば良い。   The electronic device 100 includes an electrophoresis device 150 and an operation unit 120. In some cases, the electronic device 100 may further include an image signal supply circuit 130. The operation unit 120 is a part where the user operates the electronic device 100. The electrophoresis device 150 includes the display unit 10 and a control circuit 140. Furthermore, the electrophoretic device 150 may include the operation unit 120 and the like. As a preferred example, the control circuit 140 includes a drive circuit 70, a control unit 60, a storage unit 90, an image signal processing unit 80, and a frame memory 110. The drive circuit 70 supplies various signals such as scanning signals and image signals to the display unit 10. The storage unit 90 stores image data to be displayed on the display unit. The image signal processing unit 80 supplies various signals such as an image signal to the drive circuit 70. The control unit 60 controls these. The basic configuration of the electronic device according to the present embodiment is not limited to the above-described configuration, and may be a circuit configuration that can realize the driving method according to the present embodiment.

制御部６０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）であり、各部の動作を制御する。また、制御部６０には記憶部９０が付随している。記憶部９０は、例えば、フラッシュメモリーなどの不揮発性記憶装置により構成されている。記憶部９０には表示部１０に表示する各種画像データや、電子機器１００の動作を定める各種プログラム或いはルックアップテーブル、などが記憶されている。これらのデータは、外部の画像信号供給回路１３０から入力され、必要に応じて入れ替えられる。尚、画像信号供給回路１３０は、主に入れ替えられるデータが画像信号で有る為に、この様に命名されているが、前述の各種プログラムやルックアップテーブル等も画像信号供給回路１３０を介して入れ替える事が可能である。画像信号供給回路１３０は、インターネットに接続するパーソナルコンピューターや携帯電話、或いはＵＳＢメモリーやＳＤカードなどに備えられ、新たなデータを電子機器１００に供給する。前述の如く、画像信号供給回路１３０を電子機器１００が備えており、電子機器１００単体でインターネットや携帯電話網などに接続する様にしても良い。   The control unit 60 is a CPU (Central Processing Unit) and controls the operation of each unit. The control unit 60 is accompanied by a storage unit 90. The storage unit 90 is configured by a nonvolatile storage device such as a flash memory, for example. The storage unit 90 stores various image data to be displayed on the display unit 10, various programs or lookup tables that determine the operation of the electronic device 100, and the like. These data are input from the external image signal supply circuit 130 and are exchanged as necessary. The image signal supply circuit 130 is named in this way because mainly the data to be replaced is an image signal. However, the above-described various programs and lookup tables are also replaced through the image signal supply circuit 130. Things are possible. The image signal supply circuit 130 is provided in a personal computer or a mobile phone connected to the Internet, a USB memory, an SD card, or the like, and supplies new data to the electronic device 100. As described above, the electronic device 100 includes the image signal supply circuit 130, and the electronic device 100 alone may be connected to the Internet, a mobile phone network, or the like.

画像信号処理部８０は、フレームメモリー１１０を付随しており、記憶部９０から取り出した画像データに応じて画像信号を作製し、これを駆動回路７０に供給する。具体的には、フレームメモリー１１０に収納されている第一の画像（現在表示されている画像）に対応する画像信号と記憶部９０に収納されている第二の画像（次に表示される画像）のデータとから、画像信号処理部８０と制御部６０とが第二の画像に対応する画像信号を生成する。画像信号処理部８０は、こうして得られた画像信号を駆動回路７０に供給して第二の画像を表示部１０に表示する。尚、フレームメモリー１１０は、表示部１０の少なくとも１フレーム分以上の画像データを記憶可能なメモリー容量を備えたＶＲＡＭ（Ｖｉｄｅｏ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。メモリー容量は２フレーム分以上有る事が望ましい。   The image signal processing unit 80 is accompanied by a frame memory 110, generates an image signal according to the image data extracted from the storage unit 90, and supplies the image signal to the drive circuit 70. Specifically, an image signal corresponding to the first image (currently displayed image) stored in the frame memory 110 and the second image (next displayed image) stored in the storage unit 90. ), The image signal processing unit 80 and the control unit 60 generate an image signal corresponding to the second image. The image signal processing unit 80 supplies the image signal thus obtained to the drive circuit 70 and displays the second image on the display unit 10. The frame memory 110 is a VRAM (Video Random Access Memory) having a memory capacity capable of storing image data of at least one frame of the display unit 10. The memory capacity is preferably more than 2 frames.

操作部１２０は、複数の操作ボタン（図１参照）を含んで構成されており、当該操作ボタンによって、使用者は電子機器１００に、表示を切り換えるためのトリガー信号を与える。   The operation unit 120 includes a plurality of operation buttons (see FIG. 1), and the user gives a trigger signal for switching the display to the electronic device 100 by the operation buttons.

「回路、構造」
図３は本実施形態に係る電気泳動装置の回路図である。図４は本実施形態に係る電気泳動装置の画素の回路（画素回路）の構成図である。図５は本実施形態に係る電気泳動装置の画素回路の論理を説明した図である。図６は本実施形態に係る電気泳動装置の画素回路の詳細を説明した図である。図７は画素の断面構造を説明する図である。次に、図３乃至７を参照して、本実施形態に係る電気泳動装置の表示部と駆動回路との回路構成と断面構造とを説明する。 "Circuit, structure"
FIG. 3 is a circuit diagram of the electrophoresis apparatus according to the present embodiment. FIG. 4 is a configuration diagram of a pixel circuit (pixel circuit) of the electrophoresis apparatus according to the present embodiment. FIG. 5 is a diagram illustrating the logic of the pixel circuit of the electrophoresis apparatus according to the present embodiment. FIG. 6 is a diagram illustrating details of the pixel circuit of the electrophoresis apparatus according to the present embodiment. FIG. 7 is a diagram illustrating a cross-sectional structure of a pixel. Next, a circuit configuration and a cross-sectional structure of the display unit and the drive circuit of the electrophoresis apparatus according to this embodiment will be described with reference to FIGS.

図３に示されている様に、表示部１０には、ｍ行×ｎ列分の画素２０が行列状（二次元平面的）に配列されている。又、表示部１０には、ｍ本の走査線３０（即ち、走査線Ｙ１、Ｙ２、…、Ｙｍ）と、ｎ本の信号線４０（即ち、信号線Ｘ１、Ｘ２、…、Ｘｎ）とが互いに交差するように設けられている。具体的には、ｍ本の走査線３０は行方向（即ち、Ｘ方向）に延在し、ｎ本の信号線４０は列方向（即ち、Ｙ方向）に延在している。ｍ本の走査線３０とｎ本の信号線４０との交差点に対応して画素２０が配置されている。   As shown in FIG. 3, the display unit 10 includes m rows × n columns of pixels 20 arranged in a matrix (two-dimensional plane). The display unit 10 includes m scanning lines 30 (that is, scanning lines Y1, Y2,..., Ym) and n signal lines 40 (that is, signal lines X1, X2,..., Xn). It is provided so as to cross each other. Specifically, m scanning lines 30 extend in the row direction (that is, the X direction), and n signal lines 40 extend in the column direction (that is, the Y direction). Pixels 20 are arranged corresponding to the intersections of m scanning lines 30 and n signal lines 40.

表示部１０には駆動回路７０が付属している。駆動回路７０は、コントローラー７１や走査線駆動回路７２、信号線駆動回路７３、電位供給回路７４などから構成されている。コントローラー７１は、走査線駆動回路７２と信号線駆動回路７３、及び電位供給回路７４の動作を制御し、クロック信号やタイミング信号等の各種信号をこれらの各回路に供給する。   A drive circuit 70 is attached to the display unit 10. The drive circuit 70 includes a controller 71, a scanning line drive circuit 72, a signal line drive circuit 73, a potential supply circuit 74, and the like. The controller 71 controls the operations of the scanning line driving circuit 72, the signal line driving circuit 73, and the potential supply circuit 74, and supplies various signals such as a clock signal and a timing signal to these circuits.

走査線駆動回路７２は、コントローラー７１から供給されるタイミング信号に基づいて、走査線Ｙ１、Ｙ２、…、Ｙｍの各々に走査信号を供給する。走査線３０に供給される走査信号は高走査電位ＳＨ（例えば、ＳＨ＝２７．２Ｖ）と低走査電位ＳＬ（例えば、ＳＬ＝０Ｖ）とが含まれている。走査線３０は、高走査電位ＳＨの際に選択状態となり、低走査電位ＳＬの際に非選択状態となる。信号線駆動回路７３は、コントローラー７１から供給されるタイミング信号に基づいて、信号線Ｘ１、Ｘ２、…、Ｘｎに画像信号を供給する。信号線４０に供給される画像信号は、第一データと第二データとのいずれかとなる。第一データに相当する電位は低電位データＤＬ（例えば、ＤＬ＝０Ｖ）であり、本実施形態では、低電位データＤＬは第一電位（本実施形態では、負電源電位Ｖ_SSで、例えばＶ_SS＝０Ｖ）に設定されている。第二データに相当する電位は高電位データＤＨ（例えば、ＤＨ＝２７．２Ｖ）であり、本実施形態では、高電位データＤＨは第二電位（本実施形態では、正電源電位Ｖ_DDで、例えばＶ_DD＝２７．２Ｖ）に設定されている。詳細は後述するが、これに応じて、各画素２０の画素電極２２の電位（画素電位Ｖ_px）は、第一色（例えば黒）を表示する場合には、第一電位の固定電位となり、第二色（例えば白）を表示する場合には、第二電位と基準電位Ｖ_ref（例えばＶ_ref＝６Ｖ）との間で振動する交番電位となる。尚、以下の説明では、負電源電位Ｖ_SSを低電位Ｌ（論理０に対応）と称し、正電源電位Ｖ_DDを高電位Ｈ（論理１に対応）と称する事もある。 Based on the timing signal supplied from the controller 71, the scanning line driving circuit 72 supplies a scanning signal to each of the scanning lines Y1, Y2,. The scanning signal supplied to the scanning line 30 includes a high scanning potential SH (for example, SH = 27.2V) and a low scanning potential SL (for example, SL = 0V). The scanning line 30 is selected when the scanning potential is high, and is not selected when the scanning potential is low. The signal line driving circuit 73 supplies an image signal to the signal lines X1, X2,..., Xn based on the timing signal supplied from the controller 71. The image signal supplied to the signal line 40 is either the first data or the second data. The potential corresponding to the first data is low potential data DL (for example, DL = 0V). In this embodiment, the low potential data DL is the first potential (in this embodiment, the negative power supply potential V _SS , for example, V _SS = 0V). The potential corresponding to the second data is high potential data DH (for example, DH = 27.2V), and in this embodiment, the high potential data DH is the second potential (in this embodiment, the positive power supply potential V _DD , For example, V _DD = 27.2V). Although details will be described later, in accordance with this, the potential of the pixel electrode 22 of each pixel 20 (pixel potential V _px ) becomes a fixed potential of the first potential when displaying the first color (for example, black), When the second color (for example, white) is displayed, an alternating potential that oscillates between the second potential and the reference potential V _ref (for example, V _ref = 6 V) is obtained. In the following description, the negative power supply potential V _SS may be referred to as a low potential L (corresponding to logic 0), and the positive power supply potential V _DD may be referred to as a high potential H (corresponding to logic 1).

交番電位は交番周期Ｔ_Cを有し、一フレーム画像を形成するフレーム期間内に基準電位Ｖ_refと第二電位との間で振動する。本実施形態では、第二電位は基準電位Ｖ_refよりも高電位となっている。 The alternating potential has an alternating period T _C and oscillates between the reference potential V _ref and the second potential within a frame period for forming one frame image. In the present embodiment, the second potential is higher than the reference potential _Vref .

電位供給回路７４は、共通電位線５０に共通電位Ｖ_comを供給し、共通電位線５０は共通電極２３に電気的に接続される。従って、電位供給回路７４は共通電極２３に共通電位Ｖ_comを供給する。共通電極２３に供給される共通電位Ｖ_comは、交番電位の平均電位（平均電位ＭＶと称する、今の例では、ＭＶ＝１４Ｖ）と第一電位との間の電位値である（例えば、Ｖ_com＝７Ｖ）。平均電位ＭＶと共通電位Ｖ_comとの差が、共通電位Ｖ_comと第一電位との差に等しくされるのが、第一色表示と第二色表示とを対称にする観点から好ましい。更に、電位供給回路７４から各画素２０には各種電位線５５が配線されている。各種電位線５５としては、第一配線５５１（図４参照）や第二配線５５２（図４参照）、基準電位線５５３（図４参照）等が含まれる。図３では、これらを纏めて各種電位線５５として描いてある。第一配線５５１には第一電位が供給され、第二配線５５２には第二電位が供給され、基準電位線５５３には適当な基準電位Ｖ_refが供給される。尚、コントローラー７１、走査線駆動回路７２、信号線駆動回路７３及び電位供給回路７４には、各種の信号が入出力されるが、本実施形態と特に関係のない物については説明を省略している。 The potential supply circuit 74 supplies the common potential V _com to the common potential line 50, and the common potential line 50 is electrically connected to the common electrode 23. Accordingly, the potential supply circuit 74 supplies the common potential V _com to the common electrode 23. The common potential V _com supplied to the common electrode 23 is a potential value between an average potential of alternating potentials (referred to as an average potential MV, MV = 14V in the present example) and the first potential (for example, V _com = 7V). The difference between the average potential MV and the common potential V _com is preferably made equal to the difference between the common potential V _com and the first potential from the viewpoint of making the first color display and the second color display symmetrical. Further, various potential lines 55 are wired from the potential supply circuit 74 to each pixel 20. The various potential lines 55 include a first wiring 551 (see FIG. 4), a second wiring 552 (see FIG. 4), a reference potential line 553 (see FIG. 4), and the like. In FIG. 3, these are collectively drawn as various potential lines 55. A first potential is supplied to the first wiring 551, a second potential is supplied to the second wiring 552, and an appropriate reference potential _Vref is supplied to the reference potential line 553. Various signals are input / output to / from the controller 71, the scanning line driving circuit 72, the signal line driving circuit 73, and the potential supply circuit 74, but descriptions of those that are not particularly related to the present embodiment are omitted. Yes.

図４の画素回路図に示される様に、走査線３０と信号線４０との交差点に配置された画素２０は、第一選択トランジスター２１１と、第二選択トランジスター２１２と、記憶回路と、第一電位維持回路２７と、第二電位回復回路２８と、画素電極２２と、共通電極２３と、電気泳動材料２４と、を備えている。本実施形態では、記憶回路はダイナミックメモリー２５Ｄとなっている。電気泳動材料２４は画素電極２２と共通電極２３との間に配置され、電気泳動材料２４には画素電極２２と共通電極２３との間に発生する電界が印加される。   As shown in the pixel circuit diagram of FIG. 4, the pixel 20 disposed at the intersection of the scanning line 30 and the signal line 40 includes a first selection transistor 211, a second selection transistor 212, a storage circuit, A potential maintaining circuit 27, a second potential recovery circuit 28, a pixel electrode 22, a common electrode 23, and an electrophoretic material 24 are provided. In the present embodiment, the storage circuit is a dynamic memory 25D. The electrophoretic material 24 is disposed between the pixel electrode 22 and the common electrode 23, and an electric field generated between the pixel electrode 22 and the common electrode 23 is applied to the electrophoretic material 24.

第一選択トランジスター２１１のソースとドレインとの一方は信号線４０に電気的に接続されている。第一選択トランジスター２１１のソースとドレインとの他方と、第二選択トランジスター２１２のソースとドレインとの一方と、記憶回路（ダイナミックメモリー２５Ｄの第一電極２５１）と、第二電位回復回路２８の第一入力と、が電気的に接続されている。この接続点を第一ノードｎ１と称する。   One of the source and the drain of the first selection transistor 211 is electrically connected to the signal line 40. The other of the source and drain of the first selection transistor 211, one of the source and drain of the second selection transistor 212, the storage circuit (first electrode 251 of the dynamic memory 25D), and the second potential recovery circuit 28. One input is electrically connected. This connection point is referred to as a first node n1.

第二選択トランジスター２１２のソースとドレインとの他方は、画素電極２２と、第二電位回復回路２８の第二入力と、第二電位回復回路２８の出力と、第一電位維持回路２７の第二端子と、に電気的に接続されている。この接続点を第二ノードｎ２と称する。第一選択トランジスター２１１と第二選択トランジスター２１２とは、同一導電型で、例えばＮ型トランジスターで構成されている。更に、第一選択トランジスター２１１のゲートと第二選択トランジスター２１２のゲートとは走査線３０に電気的に接続されている。この為、第一選択トランジスター２１１と第二選択トランジスター２１２とは走査信号に応じて、同一の動作を行う。走査線駆動回路７２から走査線３０を介して供給される走査信号に応じて、第一選択トランジスター２１１は、信号線駆動回路７３から信号線４０を介して供給される画像信号を第一ノードｎ１に出力し、第二選択トランジスター２１２は、第一ノードｎ１の画像信号を画素電極２２に出力する。   The other of the source and drain of the second selection transistor 212 is the pixel electrode 22, the second input of the second potential recovery circuit 28, the output of the second potential recovery circuit 28, and the second of the first potential maintaining circuit 27. And electrically connected to the terminal. This connection point is referred to as a second node n2. The first selection transistor 211 and the second selection transistor 212 are of the same conductivity type, and are composed of, for example, N-type transistors. Further, the gate of the first selection transistor 211 and the gate of the second selection transistor 212 are electrically connected to the scanning line 30. Therefore, the first selection transistor 211 and the second selection transistor 212 perform the same operation according to the scanning signal. In response to the scanning signal supplied from the scanning line driving circuit 72 via the scanning line 30, the first selection transistor 211 receives the image signal supplied from the signal line driving circuit 73 via the signal line 40 to the first node n1. The second selection transistor 212 outputs the image signal of the first node n1 to the pixel electrode 22.

第二電位回復回路２８の第三入力は基準電位線５５３に電気的に接続されている。この接続点を第三ノードｎ３と称する。第二電位回復回路２８は第二配線５５２に電気的に接続されている。又、第一電位維持回路２７の第一端子は第一配線５５１に電気的に接続されている。   A third input of the second potential recovery circuit 28 is electrically connected to the reference potential line 553. This connection point is referred to as a third node n3. The second potential recovery circuit 28 is electrically connected to the second wiring 552. The first terminal of the first potential maintaining circuit 27 is electrically connected to the first wiring 551.

ダイナミックメモリー２５Ｄは、誘電体膜を介して対向配置された一対の電極、即ち、第一電極２５１と第二電極２５２とを有し、画像信号を為す第一データ又は第二データを記憶する。第一電極２５１は、第一ノードｎ１に電気的に接続され、第二電極２５２は、第一配線５５１に電気的に接続されている。尚、第二電極２５２の電位は固定電位であれば、どんな電位でも構わないので、第二電極２５２を他の配線に電気的に接続しても良い。例えば、第二電極２５２は第二配線５５２、基準電位線５５３等に電気的に接続する事が可能である。   The dynamic memory 25D has a pair of electrodes arranged opposite to each other via a dielectric film, that is, a first electrode 251 and a second electrode 252, and stores first data or second data for generating an image signal. The first electrode 251 is electrically connected to the first node n1, and the second electrode 252 is electrically connected to the first wiring 551. Note that the potential of the second electrode 252 may be any potential as long as it is a fixed potential, and the second electrode 252 may be electrically connected to another wiring. For example, the second electrode 252 can be electrically connected to the second wiring 552, the reference potential line 553, and the like.

第二電位回復回路２８は、画素電極２２に第二データ（第二電位又は基準電位Ｖ_refよりも第二電位に近い電位）が供給された後に、画素電位Ｖ_pxが第二データから基準電位Ｖ_refに変化した際に、画素電位Ｖ_pxを第二電位に回復させる回路である。斯うすると、交番電界により電気泳動材料２４に含まれる第一粒子と第二粒子とが効率的に分離されるので、コントラスト比が高く、残像が抑制された高い画像品位を示す電気泳動装置を実現できる。具体的には、第二電位回復回路２８は、比較器Ｃｏｍｐと、論理回路２９と、駆動トランジスター２６と、を有している。第二電位回復回路２８の第一入力（第一ノードｎ１）は論理回路２９の第一入力（第五ノードｎ５）に電気的に接続され、第二電位回復回路２８の第二入力（第二ノードｎ２）は比較器Ｃｏｍｐの反転入力に電気的に接続され、第二電位回復回路２８の第三入力（第三ノードｎ３）は比較器Ｃｏｍｐの非反転入力に電気的に接続されている。比較器Ｃｏｍｐの出力（第四ノードｎ４）は論理回路２９の第二入力に電気的に接続され、論理回路２９の出力（第六ノードｎ６）は駆動トランジスター２６のゲートに電気的に接続されている。駆動トランジスター２６のソースとドレインとの一方は第二配線５５２に電気的に接続され、駆動トランジスター２６のソースとドレインとの他方は第二電位回復回路２８の出力となって第二ノードｎ２に電気的に接続されている。 After the second data (the second potential or the potential closer to the second potential than the reference potential V _ref ) is supplied to the pixel electrode 22, the second potential recovery circuit 28 changes the pixel potential V _px from the second data to the reference potential. This circuit recovers the pixel potential V _px to the second potential when it changes to V _ref . In this case, since the first particles and the second particles contained in the electrophoretic material 24 are efficiently separated by the alternating electric field, an electrophoretic device that exhibits high image quality with a high contrast ratio and suppressed afterimages. realizable. Specifically, the second potential recovery circuit 28 includes a comparator Comp, a logic circuit 29, and a driving transistor 26. The first input (first node n1) of the second potential recovery circuit 28 is electrically connected to the first input (fifth node n5) of the logic circuit 29, and the second input (second second) of the second potential recovery circuit 28. The node n2) is electrically connected to the inverting input of the comparator Comp, and the third input (third node n3) of the second potential recovery circuit 28 is electrically connected to the non-inverting input of the comparator Comp. The output of the comparator Comp (fourth node n4) is electrically connected to the second input of the logic circuit 29, and the output of the logic circuit 29 (sixth node n6) is electrically connected to the gate of the driving transistor 26. Yes. One of the source and drain of the driving transistor 26 is electrically connected to the second wiring 552, and the other of the source and drain of the driving transistor 26 becomes the output of the second potential recovery circuit 28 and is electrically connected to the second node n2. Connected.

本実施形態では、論理回路２９はナンド回路であり、駆動トランジスター２６はＰ型トランジスターであり、第二電位は第一電位よりも高電位である。斯うすると、画素電位Ｖ_pxを正電源電位Ｖ_DD等の高電位Ｈ（第二電位）と基準電位Ｖ_refとの間で振動させる事ができる。又、駆動トランジスター２６がＰ型で高電位Ｈ（第二電位）にソース接続する事になるので、画素電位Ｖ_pxが基準電位Ｖ_refとなった際に、速やかに高電位Ｈ（第二電位）へと電位を回復させる事ができる。 In this embodiment, the logic circuit 29 is a NAND circuit, the drive transistor 26 is a P-type transistor, and the second potential is higher than the first potential. And斯Uslu, can be vibrated with the high potential H (second potential) and the reference potential V _ref, such positive power supply potential V _DD of the pixel potential V _px. In addition, since the driving transistor 26 is P-type and is connected to the high potential H (second potential), when the pixel potential V _px becomes the reference potential V _ref , the high potential H (second potential) is quickly obtained. ) Can be restored.

第一電位維持回路２７は抵抗素子を含み、抵抗素子の第一端子は第一配線５５１に電気的に接続され、抵抗素子の第二端子は画素電極２２（第二ノードｎ２）に電気的に接続されている。この結果、画素電極２２に第一データに相当する電位（第一電位又は基準電位Ｖ_refよりも第一電位に近い電位）が供給された場合には、画素電位Ｖ_pxを第一電位に維持する。一方、画素電極２２に第二データに相当する電位（第二電位又は基準電位Ｖ_refよりも第二電位に近い電位）が供給された際には、画素電位Ｖ_pxが第二電位から第一電位へと向かって変化する速度を制御する事ができる。即ち、第二色（例えば白）を表示する際に、電気泳動材料２４に印加される電界を制御する事ができる。詳細は後述するが、第二色を表示する際には、第一電位維持回路２７にて画素電極２２に蓄えられた電荷を漏らす事で、画素電位Ｖ_pxを第二電位から第一電位へと向かって変化させる。従って、画素電極２２に蓄えられた電荷が電気泳動材料２４を介して漏れる様な場合には、第一電位維持回路２７を設けなくとも良い。 The first potential maintaining circuit 27 includes a resistance element, the first terminal of the resistance element is electrically connected to the first wiring 551, and the second terminal of the resistance element is electrically connected to the pixel electrode 22 (second node n2). It is connected. As a result, when a potential corresponding to the first data (a potential closer to the first potential than the first potential or the reference potential V _ref ) is supplied to the pixel electrode 22, the pixel potential V _px is maintained at the first potential. To do. On the other hand, when a potential corresponding to the second data (a potential closer to the second potential than the second potential or the reference potential _Vref ) is supplied to the pixel electrode 22, the pixel potential V _px is changed from the second potential to the first. The rate of change toward the potential can be controlled. That is, the electric field applied to the electrophoretic material 24 can be controlled when displaying the second color (for example, white). Although the details will be described later, when displaying the second color, the pixel potential V _px is changed from the second potential to the first potential by leaking the charge stored in the pixel electrode 22 by the first potential maintaining circuit 27. Change toward. Therefore, in the case where the charge stored in the pixel electrode 22 leaks through the electrophoretic material 24, the first potential maintaining circuit 27 may not be provided.

この様に、画素電位Ｖ_pxは、比較器Ｃｏｍｐにより、常に、基準電位Ｖ_refと比較されている。具体的には、比較器Ｃｏｍｐの非反転入力に基準電位Ｖ_refが供給され、反転入力に画素電位Ｖ_pxが供給される。その結果、画素電位Ｖ_pxが基準電位Ｖ_refよりも高ければ、比較器Ｃｏｍｐは論理０に相当する信号（低電位Ｌ）を出力し、画素電位Ｖ_pxが基準電位Ｖ_refよりも低くなると、比較器Ｃｏｍｐは論理１に相当する信号（高電位Ｈ）を出力する。比較器Ｃｏｍｐからの出力は論理回路２９（ナンド回路）の第二入力に入力される。論理回路２９（ナンド回路）の第一入力は第一選択トランジスター２１１の出力、即ち、記憶回路に接続している。記憶回路は画素電極２２に当初書かれた画像信号の論理を記憶している。尚、記憶回路を用いずに、論理回路２９（ナンド回路）の第二入力を記憶回路として利用しても良い。論理回路２９（ナンド回路）の出力はＰ型の駆動トランジスター２６のゲートに電気的に接続されおり、画素電極２２と第二配線５５２とのスイッチング動作を制御する。即ち、論理回路２９（ナンド回路）からの出力が論理０に相当する信号（低電位Ｌ）の際に、画素電極２２と第二配線５５２とを導通状態として、画素電位を第二電位に回復させる。一方、論理回路２９（ナンド回路）からの出力が論理１に相当する信号（高電位Ｈ）の際に、画素電極２２と第二配線５５２とを遮断状態とする。 Thus, the pixel potential V _px is always compared with the reference potential V _ref by the comparator Comp. Specifically, the reference potential V _ref is supplied to the non-inverting input of the comparator Comp, and the pixel potential V _px is supplied to the inverting input. As a result, if the pixel potential V _px is higher than the reference potential V _ref , the comparator Comp outputs a signal (low potential L) corresponding to logic 0, and if the pixel potential V _px becomes lower than the reference potential V _ref , The comparator Comp outputs a signal (high potential H) corresponding to logic 1. The output from the comparator Comp is input to the second input of the logic circuit 29 (NAND circuit). The first input of the logic circuit 29 (NAND circuit) is connected to the output of the first selection transistor 211, that is, the memory circuit. The memory circuit stores the logic of the image signal originally written in the pixel electrode 22. Note that the second input of the logic circuit 29 (NAND circuit) may be used as the memory circuit without using the memory circuit. The output of the logic circuit 29 (NAND circuit) is electrically connected to the gate of the P-type driving transistor 26, and controls the switching operation between the pixel electrode 22 and the second wiring 552. That is, when the output from the logic circuit 29 (NAND circuit) is a signal corresponding to logic 0 (low potential L), the pixel electrode 22 and the second wiring 552 are brought into conduction and the pixel potential is restored to the second potential. Let On the other hand, when the output from the logic circuit 29 (NAND circuit) is a signal corresponding to logic 1 (high potential H), the pixel electrode 22 and the second wiring 552 are cut off.

画素電極２２には第一電位維持回路２７が電気的に接続されており、画素電極２２に低電位データＤＬが供給された場合には、画素電位Ｖ_pxを第一電位に維持する。又、画素電極２２に高電位データＤＨが供給された場合には、画素電極２２と第二配線５５２とが遮断状態にあるので、画素電位Ｖ_pxを第一電位に向かって変化させる。画素電位Ｖ_pxが基準電位に達すると、画素電位Ｖ_pxは第二電位回復回路２８により、第二電位に回復されるので、画素電位Ｖ_pxは、第二電位と基準電位Ｖ_refとの間で振動する事になる。 A first potential maintaining circuit 27 is electrically connected to the pixel electrode 22, and when the low potential data DL is supplied to the pixel electrode 22, the pixel potential V _px is maintained at the first potential. When the high potential data DH is supplied to the pixel electrode 22, the pixel electrode 22 and the second wiring 552 are in a cut-off state, so that the pixel potential V _px is changed toward the first potential. When the pixel potential V _px reaches the reference potential, the pixel potential V _px is recovered to the second potential by the second potential recovery circuit 28, so that the pixel potential V _px is between the second potential and the reference potential V _ref. Will vibrate.

尚、本明細書にて、端子１と端子２とが電気的に接続されているとは、端子１と端子２とが同じ論理状態になり得る事を意味している。具体的には、端子１と端子２とが配線により直に接続されている場合の他に、抵抗素子やスイッチング素子、ダイナミックメモリー２５Ｄ、バッファー回路等を介して接続されている場合を含む。即ち、端子１での電位と端子２での電位とが多少異なっていても、回路上で同じ論理を持たせる場合、端子１と端子２とは電気的に接続されている事になる。従って、例えば、図４に示す様に、信号線４０の画像信号を遮断させたり通過させたりする為の第一選択トランジスター２１１を信号線４０と第一ノードｎ１との間に設けた場合も、第一選択トランジスター２１１がオン状態では、信号線４０の画像信号が第一ノードｎ１に供給されるので、両者は電気的に接続されている事になる。   In this specification, that the terminal 1 and the terminal 2 are electrically connected means that the terminal 1 and the terminal 2 can be in the same logic state. Specifically, in addition to the case where the terminal 1 and the terminal 2 are directly connected by wiring, the case where they are connected via a resistance element, a switching element, a dynamic memory 25D, a buffer circuit, or the like is included. That is, even if the potential at the terminal 1 and the potential at the terminal 2 are slightly different, if the same logic is given on the circuit, the terminal 1 and the terminal 2 are electrically connected. Therefore, for example, as shown in FIG. 4, when the first selection transistor 211 for blocking or passing the image signal of the signal line 40 is provided between the signal line 40 and the first node n1, When the first selection transistor 211 is in the on state, the image signal of the signal line 40 is supplied to the first node n1, so that both are electrically connected.

図５は、記憶回路に記憶される画像信号（第一ノードｎ１の電位）と、走査線３０が非選択状態となっている期間に於ける画素電位Ｖ_px（第二ノードｎ２の電位）と、が第六ノードｎ６の電位をどう定め、駆動トランジスター２６をどう動作させるかを説明した図である。次に、図５（ａ）を参照して、画素回路の論理を説明する。 FIG. 5 shows an image signal (potential of the first node n1) stored in the memory circuit, and a pixel potential V _px (potential of the second node n2) in the period when the scanning line 30 is in a non-selected state. FIG. 6 is a diagram for explaining how the potential of the sixth node n6 is determined and how the driving transistor 26 is operated. Next, the logic of the pixel circuit will be described with reference to FIG.

画像信号が低電位データＤＬで第一ノードｎ１にて記憶される電位が低電位Ｌの際には、第一電位維持回路２７により、画素電位Ｖ_px（第二ノードｎ２）は低電位Ｌに維持される。第一電位（低電位Ｌ）は基準電位Ｖ_refよりも低いので、比較器Ｃｏｍｐの出力（第四ノードｎ４）は高電位Ｈとなる。第一ノードｎ１が低電位Ｌであるので、第六ノードｎ６は高電位Ｈであり、駆動トランジスター２６はオフ状態となる（図５（ａ）の行列の左下のセル）。その結果、画素２０は第一色表示を行う。 When the image signal is the low potential data DL and the potential stored at the first node n1 is the low potential L, the pixel potential V _px (second node n2) is set to the low potential L by the first potential maintaining circuit 27. Maintained. Since the first potential (low potential L) is lower than the reference potential V _ref , the output of the comparator Comp (fourth node n4) becomes the high potential H. Since the first node n1 is at the low potential L, the sixth node n6 is at the high potential H, and the driving transistor 26 is turned off (the lower left cell in the matrix of FIG. 5A). As a result, the pixel 20 performs the first color display.

画像信号が高電位データＤＨで第一ノードｎ１にて記憶される電位が高電位Ｈに書き込まれた直後には、画素電位Ｖ_px（第二ノードｎ２）も高電位Ｈとなる。高電位Ｈは基準電位Ｖ_refよりも高いので、比較器Ｃｏｍｐの出力（第四ノードｎ４）は低電位Ｌとなる。従って、第六ノードｎ６は高電位Ｈであり、駆動トランジスター２６はオフ状態となる（図５（ａ）の行列の右上のセル）。この後、第一電位維持回路２７により、画素電位Ｖ_pxは第一電位（低電位Ｌ）に向かって変化して行く。画素電位Ｖ_pxが変化して行き、やがて基準電位Ｖ_refよりも僅かに低くなると、比較器Ｃｏｍｐの出力（第四ノードｎ４）は高電位Ｈに変わる。第一ノードｎ１にて記憶される電位も高電位Ｈであるので、第六ノードｎ６は低電位Ｌに変わり、駆動トランジスター２６はオン状態となる（図５（ａ）の行列の右下のセル）。この結果、画素電極２２と第二配線５５２とが導通状態となり、画素電位Ｖ_pxは第二電位に回復される。この様にして、第二色（例えば白）を表示する場合には、画素電位Ｖ_pxは第二電位と基準電位Ｖ_ref（例えばＶ_ref＝６Ｖ）との間で振動する交番電位となる。 Immediately after the image signal is the high potential data DH and the potential stored at the first node n1 is written to the high potential H, the pixel potential V _px (second node n2) also becomes the high potential H. Since the high potential H is higher than the reference potential V _ref , the output of the comparator Comp (fourth node n4) becomes the low potential L. Therefore, the sixth node n6 is at the high potential H, and the driving transistor 26 is turned off (the upper right cell in the matrix of FIG. 5A). Thereafter, the pixel potential V _px is changed toward the first potential (low potential L) by the first potential maintaining circuit 27. When the pixel potential V _px changes and eventually becomes slightly lower than the reference potential V _ref , the output of the comparator Comp (fourth node n4) changes to the high potential H. Since the potential stored in the first node n1 is also the high potential H, the sixth node n6 changes to the low potential L, and the driving transistor 26 is turned on (the lower right cell of the matrix in FIG. 5A). ). As a result, the pixel electrode 22 and the second wiring 552 become conductive, and the pixel potential V _px is restored to the second potential. In this way, when displaying the second color (for example, white), the pixel potential V _px is an alternating potential that oscillates between the second potential and the reference potential V _ref (for example, V _ref = 6 V).

図６は本実施形態に係わる画素回路の一例である。比較器Ｃｏｍｐにはカレントミラー型差動増幅回路が用いられており、第二配線５５２から正電源電位Ｖ_DDとしての第二電位を受け、第一配線５５１から負電源電位Ｖ_SSとしての第一電位を受けている。論理回路２９にはナンド回路が用いられ、第二配線５５２から正電源電位Ｖ_DDとしての第二電位を受け、第一配線５５１から負電源電位Ｖ_SSとしての第一電位を受けている。比較器Ｃｏｍｐや論理回路２９の構成はこれらに限られず、上述の論理を実現する構成ならば、いかなる構成であっても構わない。 FIG. 6 is an example of a pixel circuit according to this embodiment. The comparator Comp uses a current mirror type differential amplifier circuit, receives a second potential as the positive power supply potential V _DD from the second wiring 552, and receives the first potential as the negative power supply potential V _SS from the first wiring 551. I am receiving a potential. A NAND circuit is used as the logic circuit 29 and receives a second potential as a positive power supply potential V _DD from the second wiring 552 and a first potential as a negative power supply potential V _SS from the first wiring 551. The configurations of the comparator Comp and the logic circuit 29 are not limited to these, and any configuration may be used as long as the above-described logic is realized.

図７に示す様に、本実施形態では、第一選択トランジスター２１１や駆動トランジスター２６など、画素回路を構成するトランジスターは、上ゲート型の薄膜トランジスターが採用されているが、これらのトランジスターは下ゲート型の薄膜トランジスターで有っても構わない。尚、回路動作を確実とする為には、これらのトランジスターは、いずれも、ゲート電圧（ソース電位を基準にしたゲート電位Ｖ_gs）が０Ｖの際にオフ状態となるノーマリーオフ型（エンハンスメントタイプトランジスター）である事が好ましい。 As shown in FIG. 7, in this embodiment, the transistors constituting the pixel circuit such as the first selection transistor 211 and the driving transistor 26 employ upper gate type thin film transistors, but these transistors are lower gates. A thin film transistor may be used. In order to ensure the circuit operation, all of these transistors are normally off type (enhancement type) which is turned off when the gate voltage (gate potential V _{gs based} on the source potential) is 0V. Transistor) is preferable.

図７に示す様に、画素電極２２は、電気泳動材料２４を介して共通電極２３と互いに対向するように配置されている。共通電極２３は、共通電位Ｖ_comが供給される共通電位線５０に電気的に接続されている。本実施形態では、共通電極２３は、画素電極２２が形成された基板に対向する基板に設けられ、電気泳動粒子は図７に示す断面図の上下方向で電気泳動する。尚、共通電極２３を画素電極２２が形成された基板に設けて、電気泳動粒子が図７の断面図の水平方向（図７の左右方向）に電気泳動する構成としても良い。 As shown in FIG. 7, the pixel electrode 22 is disposed so as to face the common electrode 23 with the electrophoretic material 24 interposed therebetween. The common electrode 23 is electrically connected to a common potential line 50 to which a common potential V _com is supplied. In the present embodiment, the common electrode 23 is provided on a substrate facing the substrate on which the pixel electrode 22 is formed, and the electrophoretic particles are electrophoresed in the vertical direction of the cross-sectional view shown in FIG. Note that the common electrode 23 may be provided on the substrate on which the pixel electrode 22 is formed, and the electrophoretic particles may be electrophoresed in the horizontal direction (the left-right direction in FIG. 7) in the cross-sectional view of FIG.

電気泳動材料２４は、第一色を呈した第一粒子と、第二色を呈した第二粒子と、を含んでいる。第一粒子と第二粒子とは電気泳動粒子と呼ばれ、これらの電気泳動粒子はマイクロカプセルや隔壁で区画された微小セル等に、分散液に分散された状態で、閉じ込められている。第一粒子と第二粒子との少なくともいずれか一方は、正極性又は負極性に帯電しており、画素電極２２と共通電極２３との間に発生する電界に応じて電気泳動を行う。本実施形態では、一例として、第一色を黒色とし、第二色を白色とし、第一粒子は第二粒子よりも負極性に帯電しているものとする。第一粒子の方が第二粒子よりも負極性に帯電しているとは、第一粒子が強く負極性に帯電すると共に第二粒子が弱く負極性に帯電する場合と、第一粒子が負極性に帯電すると共に第二粒子が中性である場合と、第一粒子が負極性に帯電すると共に第二粒子が正極性に帯電する場合と、第一粒子が中性であると共に第二粒子が正極性に帯電する場合と、第一粒子が弱く正極性に帯電すると共に第二粒子が強く正極性に帯電する場合と、の５つの場合のいずれかである事を意味する。   The electrophoretic material 24 includes first particles exhibiting a first color and second particles exhibiting a second color. The first particles and the second particles are referred to as electrophoretic particles, and these electrophoretic particles are confined in a state of being dispersed in a dispersion liquid in microcells or microcells partitioned by partition walls. At least one of the first particles and the second particles is charged positively or negatively, and performs electrophoresis according to an electric field generated between the pixel electrode 22 and the common electrode 23. In the present embodiment, as an example, the first color is black, the second color is white, and the first particles are more negatively charged than the second particles. The first particles are more negatively charged than the second particles. The first particles are strongly negatively charged and the second particles are weakly negatively charged. And the second particles are neutral, the first particles are negatively charged and the second particles are positively charged, the first particles are neutral and the second particles Is positively charged, and the first particle is weakly positively charged and the second particle is strongly positively charged.

電気泳動粒子の帯電が強いとは、分散液中で、ある電界強度下においてその電気泳動粒子が他方の粒子より早く電気泳動する事を意味する。反対に、電気泳動粒子の帯電が弱いとは、分散液中で、ある電界強度下においてその電気泳動粒子が他方の粒子より遅く電気泳動する事を意味する。その為、第一粒子と第二粒子が正極性同士もしくは負極性同士といった様に同極性であっても、帯電の強さが異なる事により電気泳動速度に差が生じ、電気泳動粒子の分布状態を変化させ、表示を変化させる事ができる。この帯電の強さを表す具体的な数値としては、例えばゼータ電位や電気泳動移動度という指標を参照する事ができる。ゼータ電位と電気泳動移動度とは、理論的には、比例関係にある。   The fact that the electrophoretic particles are strongly charged means that the electrophoretic particles migrate faster than the other particles in a dispersion under a certain electric field strength. On the other hand, the fact that the electrophoretic particles are weakly charged means that the electrophoretic particles migrate slower than the other particles in a dispersion under a certain electric field strength. Therefore, even if the first and second particles have the same polarity, such as positive polarity or negative polarity, a difference in electrophoretic velocity occurs due to different charging strengths, and the distribution state of the electrophoretic particles You can change the display. As specific numerical values representing the strength of charging, for example, indices such as zeta potential and electrophoretic mobility can be referred to. The zeta potential and the electrophoretic mobility are theoretically proportional.

本実施形態では、黒色の第一粒子は負に帯電しており、白色の第二粒子は正に帯電しており、使用者は共通電極２３側から表示を見るものとする。第二色表示を行う場合、画素電極２２には交番電位が供給される事になる。交番電位の平均電位ＭＶ（今の例では、ＭＶ＝１４Ｖ）を固定電位である共通電位Ｖ_com（例えば、Ｖ_com＝７Ｖ）よりも高電位にすると、図７に示す様に、正に帯電している白色の第二粒子は共通電極２３の近くに引き寄せられ、負に帯電している黒色の第一粒子は画素電極２２の近く引き寄せられる。従って電気泳動装置１５０を共通電極２３側から（図７の上方から）見ると、その画素２０は白表示している事になる。この様にして、電気泳動装置１５０は、第一色と第二色とを少なくとも表示する事が可能となる。尚、第一色と第二色とは黒白に限らず、色相環（ｃｏｌｏｒ ｃｉｒｃｌｅ）で正反対に位置する関係の色（相補的な色）の組み合わせとしても良い。例えば赤色微粒子と緑色微粒子との組み合わせや、黄色微粒子と紫色微粒子との組み合わせ、青色微粒子と橙色微粒子との組み合わせ、等にしても良い。その他にも赤色と緑色と青色との加法混色の三原色から適当な二色を組み合わせにしても良いし、或いは、シアンとマゼンタとイエローとの減法混色の三原色から適当な二色を組み合わせにしても良いし、更にはこれらの六色から適当な二色を組み合わせても良い。又、電気泳動粒子はマイクロカプセルに閉じ込められる必要もなく、例えば、隔壁を設けてその内部に収納しても良い。 In the present embodiment, the black first particles are negatively charged, the white second particles are positively charged, and the user views the display from the common electrode 23 side. When the second color display is performed, an alternating potential is supplied to the pixel electrode 22. When the average potential MV of the alternating potential (in this example, MV = 14V) is set higher than the common potential V _com (for example, V _com = 7V) which is a fixed potential, as shown in FIG. The white second particles are attracted near the common electrode 23, and the negatively charged black first particles are attracted near the pixel electrode 22. Therefore, when the electrophoretic device 150 is viewed from the common electrode 23 side (from the upper side of FIG. 7), the pixel 20 displays white. In this way, the electrophoresis apparatus 150 can display at least the first color and the second color. Note that the first color and the second color are not limited to black and white, but may be a combination of colors (complementary colors) in the opposite positions in the color circle. For example, a combination of red fine particles and green fine particles, a combination of yellow fine particles and purple fine particles, a combination of blue fine particles and orange fine particles, or the like may be used. In addition, an appropriate two colors may be combined from the three primary colors of additive color mixture of red, green and blue, or an appropriate two colors may be combined from the three primary colors of subtractive color mixture of cyan, magenta and yellow. It is also possible to combine two colors from these six colors. Further, the electrophoretic particles do not need to be confined in the microcapsule, and for example, a partition wall may be provided and housed therein.

「電気泳動装置の駆動方法」
図８は電気泳動装置の駆動方法の一例を説明した図で、横軸は時間を表し、縦軸は電位を表している。以下、本実施形態に係る制御回路、及び電気泳動装置の駆動方法について説明する。尚、図８には説明を分かり易くする為に具体的な数値例が示されているが、本明細に示す電位関係や時間関係が満たされれば、無論他の数値であっても構わない。 "Driving method of electrophoresis device"
FIG. 8 is a diagram for explaining an example of a method for driving the electrophoresis apparatus, in which the horizontal axis represents time and the vertical axis represents potential. Hereinafter, a control circuit according to the present embodiment and a method for driving the electrophoresis apparatus will be described. FIG. 8 shows specific numerical examples for the sake of easy understanding. However, other numerical values may be used as long as the potential relationship and the time relationship shown in this specification are satisfied.

以降の説明では、一例として、第一色を黒表示とし、第二色を白表示とする。図８には、共通電位Ｖ_comと、第一色表示画素２０（黒表示画素２０）の画素電位Ｖ_px（Ｂ）と、第二色表示画素２０（白表示画素２０）の画素電位Ｖ_px（Ｗ）と、の関係が描かれている。尚、１枚の画像が形成される期間がフレーム期間（Ｆｒａｍｅ）である。又、第一の方向を共通電極２３から画素電極２２を向いた方向（図８では下向き矢印で表示）とし、第一の方向とは反対の第二の方向を画素電極２２から共通電極２３を向いた方向（図８では上向き矢印で表示）としている。電界が第一の方向を向いている際に電界の向きを負とし、電界が第二の方向を向いている際に電界の向きを正とする。更に、図８で、電界の強さは矢印の長さで表されている。 In the following description, as an example, the first color is black and the second color is white. Figure 8 is the common potential V _com, the pixel potential V _px of the first color display pixel 20 (black display pixels 20) (B), the pixel potential V _px second color display pixel 20 (white display pixels 20) The relationship with (W) is depicted. A period during which one image is formed is a frame period (Frame). The first direction is the direction from the common electrode 23 to the pixel electrode 22 (indicated by a downward arrow in FIG. 8), and the second direction opposite to the first direction is the pixel electrode 22 to the common electrode 23. The direction is the direction (indicated by an upward arrow in FIG. 8). The direction of the electric field is negative when the electric field is in the first direction, and the direction of the electric field is positive when the electric field is in the second direction. Further, in FIG. 8, the strength of the electric field is represented by the length of the arrow.

第一色表示画素２０（黒表示画素２０）で、第一粒子を第二粒子よりも共通電極２３側に分布させるには（第一粒子を第二粒子よりも共通電極２３の近傍に分布させるには）、図８のＶ_px（Ｂ）（図８の実線）に描かれている様に、画素電極２２と共通電極２３との間に発生する電界を、第一の方向を向いた強い第一の電界（以降、分かり易くする為に、この電界を第一強電界ＦＳＦと称する）とする。一方、第二色表示画素２０（白表示画素２０）で、第二粒子を第一粒子よりも共通電極２３側に分布させるには（第二粒子を第一粒子よりも共通電極２３の近傍に分布させるには）、図８のＶ_px（Ｗ）（図８の破線）に描かれている様に、画素電極２２と共通電極２３との間に発生する電界を、第一の方向とは反対の第二の方向を向いた強い第二の電界（以降、分かり易くする為に、この電界を第二強電界ＳＳＦと称する）と、第二強電界ＳＳＦよりも弱い第三の電界（以降、分かり易くする為に、この電界を第一弱電界ＦＷＦと称する）と、が交番周期Ｔ_Cにて交互に繰り返される交番電界とする。 In the first color display pixel 20 (black display pixel 20), the first particles are distributed closer to the common electrode 23 than the second particles (the first particles are distributed closer to the common electrode 23 than the second particles). As shown in FIG. 8 V _px (B) (solid line in FIG. 8), the electric field generated between the pixel electrode 22 and the common electrode 23 is strongly directed in the first direction. A first electric field (hereinafter, for the sake of clarity, this electric field is referred to as a first strong electric field FSF). On the other hand, in the second color display pixel 20 (white display pixel 20), the second particles are distributed closer to the common electrode 23 than the first particles (the second particles are closer to the common electrode 23 than the first particles). In order to distribute the electric field generated between the pixel electrode 22 and the common electrode 23 as illustrated in V _px (W) (broken line in FIG. 8) in FIG. A strong second electric field facing the opposite second direction (hereinafter referred to as the second strong electric field SSF for the sake of clarity) and a third electric field weaker than the second strong electric field SSF (hereinafter referred to as the second strong electric field SSF). For the sake of clarity, this electric field is referred to as a first weak electric field FWF), and is an alternating electric field that is alternately repeated at an alternating period T _C.

交番電界を構成する第二強電界ＳＳＦと第一弱電界ＦＷＦとは、ダイナミックメモリー２５Ｄの第二電極２５２の電位を固定電位（例えば０Ｖ）とし、記憶回路に記憶されている論理が変動しない様にした上で、画素電極２２に交番電位を供給する事で形成される。後に詳述する様に、第二色表示の際には、各フレーム期間内で複数回の交番電界が電気泳動材料２４に印加されるので、電気泳動粒子は、フレーム期間よりも長い時間のオーダーでは、交番電界の平均電界に応じて電気泳動を行う。具体的には、電気泳動粒子は、共通電位Ｖ_comと交番電位の平均電位ＭＶとの電位差で規定される電界に応じた電気泳動を行い、第二色の表示を行う事が可能になる。 In the second strong electric field SSF and the first weak electric field FWF constituting the alternating electric field, the potential of the second electrode 252 of the dynamic memory 25D is set to a fixed potential (for example, 0 V) so that the logic stored in the memory circuit does not change. Then, the pixel electrode 22 is formed by supplying an alternating potential. As will be described in detail later, in the second color display, an alternating electric field is applied to the electrophoretic material 24 a plurality of times within each frame period, so that the electrophoretic particles have an order of time longer than the frame period. Then, electrophoresis is performed according to the average electric field of the alternating electric field. Specifically, the electrophoretic particles can perform electrophoresis according to the electric field defined by the potential difference between the common potential V _com and the average potential MV of the alternating potential, and display the second color.

第一粒子と第二粒子とはクーロン力やファンデルワールス力等で、互いにカップリングしがちであるが、電気泳動材料２４に交番電界を印加する事で、第一粒子と第二粒子とは効率的に分離される。本願発明者が鋭意研究したところに依ると、従来の電気泳動装置でコントラスト比が低かったのは、第一粒子と第二粒子との分離が不十分であった為である。これに対して、本実施形態では、交番電界で第一粒子と第二粒子との分離を促進するので、コントラスト比が高く、優れた画像品位を示す電気泳動装置が実現される。交番電界に依り電気泳動粒子は強い力を受けたり、弱い力を受けたり、或いは場合によっては弱い力が強い力と反対方向であったり、と揺動されるので、第一粒子と第二粒子との分離が促進されると考えられる。その結果、残像は抑制され、コントラスト比は向上する。   The first particle and the second particle tend to be coupled to each other by Coulomb force, van der Waals force, etc., but by applying an alternating electric field to the electrophoretic material 24, the first particle and the second particle are Efficiently separated. According to the earnest study by the present inventor, the contrast ratio was low in the conventional electrophoresis apparatus because the separation between the first particles and the second particles was insufficient. On the other hand, in this embodiment, since the separation between the first particles and the second particles is promoted by an alternating electric field, an electrophoretic device having a high contrast ratio and excellent image quality is realized. Depending on the alternating electric field, the electrophoretic particles receive a strong force, a weak force, or in some cases, the weak force is swung in the opposite direction to the strong force. It is thought that separation from As a result, the afterimage is suppressed and the contrast ratio is improved.

次に、交番電界の周期（交番周期Ｔ_C）に関して説明する。図８に示す様に、一枚のフレーム画像を形成する期間をフレーム周期Ｔ_Fとした際に、交番周期Ｔ_Cはフレーム周期Ｔ_Fよりも短い事が好ましい。電気泳動装置１５０のフレーム周期Ｔ_Fは３０ミリ秒（３０ｍｓ）程度から１秒（１ｓ）程度であり（図８では一例としてＴ_F＝６００ｍｓ）、このフレーム周期Ｔ_Fに応じて、電気泳動材料２４の応答時間はフレーム周期よりも短い１０ミリ秒（ｍｓ）程度から５００ミリ秒（ｍｓ）程度である。大雑把に言って、フレーム周期Ｔ_Fの１／５から１倍程度が電気泳動材料２４の応答時間になる様に設計される。電気泳動材料２４の応答時間とは、電気泳動材料２４に駆動時の電界を印加した場合に、電気泳動粒子が画素電極２２と共通電極２３との間を移動するのに費やす時間である。 Next, the period of the alternating electric field (alternating period T _C ) will be described. As shown in FIG. 8, upon the length of time to form a single frame image and a frame period T _F, the alternating period T _C is shorter than the frame period T _F is preferred. The frame period T _F of the electrophoresis apparatus 150 is about 30 milliseconds (30 ms) to about 1 second (1 s) (T _F = 600 ms as an example in FIG. 8), and the electrophoretic material according to this frame period T _F The response time of 24 is about 10 milliseconds (ms) to about 500 milliseconds (ms), which is shorter than the frame period. Roughly speaking, the response time of the electrophoretic material 24 is designed to be about 1/5 to 1 times the frame period _TF . The response time of the electrophoretic material 24 is the time spent for the electrophoretic particles to move between the pixel electrode 22 and the common electrode 23 when an electric field at the time of driving is applied to the electrophoretic material 24.

交番電界を電気泳動材料２４に印加する目的は、第一粒子と第二粒子との分離を促進する事である。もし第一粒子と第二粒子とが交番電界により画素電極２２と共通電極２３との間を実際に移動してしまうと、画面のちらつき（フリッカー）が発生する恐れがある。又、第一色の表示と第二色の表示とを使用者は時分割で目にする事になるので、第一色と第二色が混じり合う様に感じ、コントラスト比が低下する様に感じられてしまう。こうした理由により、交番周期Ｔ_Cは、第一粒子と第二粒子とが交番電界により分離は促進されるものの、画素電極２２と共通電極２３との間を移動し得ない周期とするのが好ましい。一方、交番周期Ｔ_Cが余りにも短いと第一粒子と第二粒子とは分離され難くなるので、交番周期Ｔ_Cは、電気泳動材料２４の応答時間の１／１０程度から１倍程度の範囲に入る様にするのが好ましい。こうすると、第二強電界ＳＳＦが第一弱電界ＦＷＦよりも強いので、第一粒子と第二粒子との移動距離は最大でも画素電極２２と共通電極２３との間の距離の１／１０程度から１倍程度となり、画面のちらつき（フリッカー）は抑制される。先に述べた様に、電気泳動材料２４の応答時間はフレーム周期Ｔ_Fの１／５から１倍程度であるので、交番周期Ｔ_Cは、フレーム周期Ｔ_Fの１／５０から１倍程度とされるのが好ましい。言い換えると、１フレーム期間Ｔ_Fの間に１回程度から５０回程度の交番電界が電気泳動材料２４に印加される様にすると、フリッカーが抑制され、コントラスト比も高い高品位な画像が表示される事になる。本実施形態では、交番周期Ｔ_Cを１００ｍｓ（Ｔ_C＝１００ｍｓ）とし、１フレーム期間Ｔ_Fの間に６回程度の交番電界が電気泳動材料２４に印加される様にされている。 The purpose of applying an alternating electric field to the electrophoretic material 24 is to promote separation of the first and second particles. If the first particles and the second particles actually move between the pixel electrode 22 and the common electrode 23 due to an alternating electric field, screen flicker may occur. In addition, since the user sees the display of the first color and the display of the second color in a time-sharing manner, the first color and the second color are mixed and the contrast ratio is lowered. I feel it. For this reason, the alternating period T _C is preferably set to a period in which the separation between the first particle and the second particle is promoted by the alternating electric field but cannot move between the pixel electrode 22 and the common electrode 23. . On the other hand, if the alternating cycle T _C is too short, the first particles and the second particles are difficult to be separated, so the alternating cycle T _C is in the range of about 1/10 to about 1 time the response time of the electrophoretic material 24. It is preferable to enter. In this case, since the second strong electric field SSF is stronger than the first weak electric field FWF, the movement distance between the first particle and the second particle is at most about 1/10 of the distance between the pixel electrode 22 and the common electrode 23. The flickering of the screen (flicker) is suppressed. As mentioned above, since the response time of the electrophoretic material 24 is 1/5 of about 1 times the frame period T _F, the alternating period T _C is a 1 times from 1/50 of the frame period T _F Preferably it is done. In other words, when an alternating electric field of about 1 to 50 times is applied to the electrophoretic material 24 during one frame period T _F , flicker is suppressed and a high-quality image with a high contrast ratio is displayed. It will be. In the present embodiment, the alternating cycle T _{C is set} to 100 ms (T _C = 100 ms), and an alternating electric field is applied to the electrophoretic material 24 about six times during one frame period T _F.

本実施形態では、表示部１０のサイズは１５．２４ｃｍ×１１．４３ｃｍで、画素２０数は２４００（信号線４０の数ｎ）×１８００（走査線３０の数ｍ）で、解像度は４００ドットパーインチ（ｄｐｉ）である。信号線駆動回路７３では、一つの選択信号で８本の信号線４０に画像信号を導入する８相展開駆動が採用されている。一つの画素２０当たりの選択時間は１．１マイクロ秒（μｓ）とされており、従って、水平走査期間は３３３マイクロ秒（μｓ）、フレーム周期Ｔ_Fは０．６秒（ｓ）である。図８に示す様に、本実施形態では、交番周期Ｔ_Cを１００ミリ秒（１００ｍｓ）程度とし、電気泳動材料２４には、１フレーム期間Ｔ_Fに６回程度の交番電界が印加される様に画素回路は設計されている。尚、電気泳動材料２４の応答時間は３００ミリ秒（ｍｓ）程度であるので、交番周期Ｔ_Cは電気泳動材料２４の応答時間の０．３３倍とされている。 In this embodiment, the size of the display unit 10 is 15.24 cm × 11.43 cm, the number of pixels 20 is 2400 (number n of signal lines 40) × 1800 (number m of scanning lines 30), and the resolution is 400 dot par. Inches (dpi). The signal line driving circuit 73 employs 8-phase development driving in which image signals are introduced into the eight signal lines 40 with one selection signal. The selection time per pixel 20 is 1.1 microseconds (μs). Therefore, the horizontal scanning period is 333 microseconds (μs), and the frame period _TF is 0.6 seconds (s). As shown in FIG. 8, in the present embodiment, an alternating period T _C and 100 milliseconds (100 ms) extent, the electrophoretic material 24, 1 as the alternating electric field of about 6 times the frame period T _F is applied The pixel circuit is designed. Since the response time of the electrophoretic material 24 is about 300 milliseconds (ms), the alternating period T _C is set to 0.33 times the response time of the electrophoretic material 24.

第一弱電界ＦＷＦの向きは第二強電界ＳＳＦの向きの反対で、その強さは第二強電界ＳＳＦの強さの０．１倍程度であるので（数式１８参照、一例としてβ＝０．１）、電気泳動粒子が交番電界により、表示すべき方向と反対方向に移動する距離は、画素電極２２と共通電極２３との間の距離の３．３％（＝０．３３×０．１、本実施形態の場合、１．６５マイクロメーター（μｍ））程度となる。従って、フリッカーが発生する事もなく、第一粒子と第二粒子とは効率的に分離される。即ち、コントラスト比が高く、高品位な画像を表示する電気泳動装置１５０が実現される。一般に、第一弱電界ＦＷＦの向きが第二強電界ＳＳＦの向きと反対の場合、第一弱電界ＦＷＦにより電気泳動粒子が移動し得る距離が画素電極２２と共通電極２３との距離の１０％程度未満となる様に交番周期と第一弱電界ＦＷＦの強度とを設定する。斯うする事でコントラスト比が高く、フリッカーが発生しない、高品位な画像が表示される様になる。   The direction of the first weak electric field FWF is opposite to the direction of the second strong electric field SSF, and its strength is about 0.1 times the strength of the second strong electric field SSF (see Equation 18, β = 0 as an example) .1) The distance that the electrophoretic particles move in the direction opposite to the direction to be displayed by the alternating electric field is 3.3% (= 0.33 × 0. 0) of the distance between the pixel electrode 22 and the common electrode 23. 1. In the case of this embodiment, it is about 1.65 micrometers (μm)). Accordingly, the first particles and the second particles are efficiently separated without generating flicker. That is, the electrophoresis apparatus 150 that displays a high-quality image with a high contrast ratio is realized. In general, when the direction of the first weak electric field FWF is opposite to the direction of the second strong electric field SSF, the distance that the electrophoretic particles can move by the first weak electric field FWF is 10% of the distance between the pixel electrode 22 and the common electrode 23. The alternating period and the strength of the first weak electric field FWF are set so as to be less than about. By doing so, a high-quality image with a high contrast ratio and no flicker is displayed.

「電位関係」
次に、共通電位Ｖ_comや画素電位Ｖ_pxの関係を、図８を参照して説明する。先にも述べた様に、本実施形態では、第一粒子が第二粒子よりも負極性に帯電している例を用いて各種の電位関係を説明する。図８に示す様に、第一色（黒）を表示する画素２０の画素電位Ｖ_px（Ｂ）は固定電位で、図８では実線にて描かれている。黒表示画素２０では電気泳動材料２４に第一強電界ＦＳＦが印加されている。一方、第二色（白）を表示する画素２０の画素電位Ｖ_px（Ｗ）は交番電位で、図８では破線にて描かれている。白表示画素２０では電気泳動材料２４に第二強電界ＳＳＦと第一弱電界ＦＷＦとが印加されている。図８では、共通電位Ｖ_comは一点鎖線にて描かれている。尚、本実施形態では、Ｖ_Hという電位がＶ_Lという電位より高電位とは、Ｖ_HがＶ_Lよりも正の方向に大きい事を意味する。即ち、高電位とは正の方向に大きい値の電位を意味し、低電位とは負の方向に大きい値の電位を意味する。 "Potential relationship"
Next, the relationship between the common potential V _com and the pixel potential V _px will be described with reference to FIG. As described above, in this embodiment, various potential relationships will be described using an example in which the first particles are more negatively charged than the second particles. As shown in FIG. 8, the pixel potential V _px (B) of the pixel 20 displaying the first color (black) is a fixed potential, and is drawn by a solid line in FIG. In the black display pixel 20, the first strong electric field FSF is applied to the electrophoretic material 24. On the other hand, the pixel potential V _px (W) of the pixel 20 displaying the second color (white) is an alternating potential, and is depicted by a broken line in FIG. In the white display pixel 20, the second strong electric field SSF and the first weak electric field FWF are applied to the electrophoretic material 24. In FIG. 8, the common potential V _com is drawn with a one-dot chain line. In the present embodiment, the potential V _H being higher than the potential V _L means that V _H is larger in the positive direction than V _L. That is, a high potential means a large potential in the positive direction, and a low potential means a large potential in the negative direction.

まず、第一色表示（黒表示）と第二色表示（白表示）との実効電圧を同じにする条件を述べる。黒表示時の実効電圧Ｖ_BEは数式１にて表される。尚、第一電位と低電位データＤＬとは等しく、これが低電位Ｌとされたとする。 First, conditions for making the effective voltages of the first color display (black display) and the second color display (white display) the same will be described. The effective voltage V _BE during black display is expressed by Equation 1. It is assumed that the first potential and the low potential data DL are equal, and this is the low potential L.

白表示時に画素電位Ｖ_px（Ｗ）が高電位Ｈに立ち上がった瞬間をｔ＝０とし、ｔ＝０からｔ＝Ｔ_C迄の画素電位Ｖ_W（ｔ）は数式２にて表される。尚、第二電位と高電位データＤＨとは等しく、これが高電位Ｈとされたとする。 Moments pixel potential V _px (W) rises to a high potential H during white display and t = 0, the pixel potential from t = 0 until _{t = T C V W (t} ) is expressed by Equation 2. It is assumed that the second potential and the high potential data DH are equal to each other and are set to the high potential H.

数式２の時定数τは第二ノードｎ２における容量Ｃ（比較器Ｃｏｍｐの入力ゲート容量＋電気泳動容量（画素電極２２と共通電極２３との間に形成される容量）と抵抗値Ｒ（主として第一電位維持回路２７の値、第一電位維持回路２７がない場合には電気泳動材料２４の抵抗）との積である。第一電位と低電位データＤＬとが負電源電位Ｖ_SSに等しく、これを接地電位とすると（ＤＬ＝Ｖ_SS＝Ｌ＝０Ｖ）、第二電位と高電位データＤＨとが正電源電位Ｖ_DDに等しいので（ＤＨ＝Ｖ_DD＝Ｈ＝２７．２Ｖ）、数式２は数式３となる。 The time constant τ in Equation 2 is the capacitance C (input gate capacitance of the comparator Comp + electrophoretic capacitance (capacitance formed between the pixel electrode 22 and the common electrode 23)) and the resistance value R (mainly the second node n2). The value of the one potential maintaining circuit 27 and the resistance of the electrophoretic material 24 when there is no first potential maintaining circuit 27. The first potential and the low potential data DL are equal to the negative power supply potential V _SS , If this is the ground potential (DL = V _SS = L = 0V), the second potential and the high potential data DH are equal to the positive power supply potential V _DD (DH = V _DD = H = 27.2 V). Becomes Equation 3.

従って、白表示時の実効電圧Ｖ_WEは数式４にて表される。 Accordingly, the effective voltage V _WE at the time of white display is expressed by Equation 4.

一方、黒表示時の実効電圧Ｖ_BEは数式１から数式５と表される。 On the other hand, the effective voltage V _BE at the time of black display is expressed by Expression 1 to Expression 5.

白黒対称条件は、数式４と数式５の絶対値とが等しい事になるので、数式６で表される。   The monochrome symmetry condition is expressed by Equation 6 because the absolute values of Equation 4 and Equation 5 are equal.

交番周期Ｔ_Cは基準電位Ｖ_refにて定まり、これらの関係は数式７で表される。 The alternating cycle T _C is determined by the reference potential V _ref , and these relationships are expressed by Equation 7.

数式７を数式６に代入すると、白黒対称条件として数式８が得られる。   By substituting Equation 7 into Equation 6, Equation 8 is obtained as the monochrome symmetry condition.

数式３は数式８を用いると数式９と表される。

Formula 3 is expressed as Formula 9 when Formula 8 is used.

ｔ＝Ｔ_CにてＶ_W（Ｔ_C）＝Ｖ_refであるので、白黒対称条件が成り立っている時には、数式１０が成り立つ。 Since V _W (T _C ) = V _ref at t = T _C , Equation 10 is satisfied when the monochrome symmetry condition is satisfied.

共通電位Ｖ_comと正電源電位Ｖ_DDと基準電位Ｖ_refとは、正電源電位Ｖ_DDが基準電位Ｖ_refよりも大きく（Ｖ_DD＞Ｖ_ref）、且つ数式１０を満たす様に設定する。斯うする事で第一表示と第二表示に於ける実効電圧が等しくなる。即ち、交番電位の平均電位ＭＶと共通電位Ｖ_comとの差が、共通電位Ｖ_comと第一電位との差と等しくなり（│ＭＶ−Ｖ_com│＝│Ｖ_com−Ｖ_SS│）、白黒対称条件が満たされる事になる。ちなみに、Ｖ_DD＝Ｖ_refは数式１０を満たすが、この条件では比較器Ｃｏｍｐは常に論理１に相当する信号（第二電位Ｖ_DD）を出力するので、画素電位は振動し得ないため、適用できない。 The common potential V _com , the positive power supply potential V _DD, and the reference potential V _ref are set so that the positive power supply potential V _DD is larger than the reference potential V _ref (V _DD > V _ref ) and satisfies Expression 10. As a result, the effective voltages in the first display and the second display become equal. That is, the difference between the average potential MV of the alternating potential and the common potential V _com becomes equal to the difference between the common potential V _com and the first potential (| MV−V _com | = | V _com −V _SS |). The symmetry condition will be satisfied. Incidentally, although V _DD = V _ref satisfies Equation 10, since the comparator Comp always outputs a signal corresponding to logic 1 (second potential V _DD ) under this condition, the pixel potential cannot vibrate. Can not.

次に、白表示時に反対電界が発生する条件を述べる。白表示時に反対電界、即ち第一弱電界ＦＷＦ、が発生する条件は数式１１と表現される。   Next, conditions for generating an opposite electric field during white display will be described. The condition that the opposite electric field, that is, the first weak electric field FWF is generated during white display is expressed as Expression 11.

白表示時に画素電位がＶ_comとなる時刻をｔ＝Ｔ₁とする。即ち、Ｔ₁を数式１２にて定義する。 The time when the pixel potential becomes V _com during white display is assumed to be t = T ₁ . That is, T ₁ is defined by Equation 12.

ここで、Ｖ_ref≡αＶ_comとパラメーターαを定義すると、数式１１の白表示時に反対電界（第一弱電界ＦＷＦ）が発生する条件は数式１３にて表される。 Here, when V _ref ≡αV _com and parameter α are defined, the condition that the opposite electric field (first weak electric field FWF) is generated when white is displayed in Expression 11 is expressed by Expression 13.

数式１３に数式７と数式１２とを適応すると、白表示時に反対電界（第一弱電界ＦＷＦ）が発生する条件は数式１４にて表される。即ち、数式１４に示されるパラメーターαが０よりも大きく１よりも小さい適当な値に設定し、交番周期Ｔ_Cと時定数τと白表示時に画素電位がＶ_comになる時間Ｔ₁とを数式１４を満たす様に設定すると、白表示時に反対電界（第一弱電界ＦＷＦ）が発生する事になる。 When Expression 7 and Expression 12 are applied to Expression 13, the condition for generating the opposite electric field (first weak electric field FWF) at the time of white display is expressed by Expression 14. That is, the parameter α shown in Expression 14 is set to an appropriate value larger than 0 and smaller than 1, and the alternating period T _C , the time constant τ, and the time T ₁ when the pixel potential becomes V _com during white display are expressed by the expression. 14 is set, the opposite electric field (first weak electric field FWF) is generated during white display.

尚、数式１４より、数式１５が得られる。   From Equation 14, Equation 15 is obtained.

パラメーターαが０よりも大きく１よりも小さい適当な値に設定し、交番周期Ｔ_Cと時定数τと白表示時に画素電位がＶ_comになる時間Ｔ₁とを数式１５を満たす様に定めると、白表示時に反対電界（第一弱電界ＦＷＦ）が発生する事になる。 When the parameter α is set to an appropriate value larger than 0 and smaller than 1, the alternating period T _C , the time constant τ, and the time T ₁ when the pixel potential becomes V _com at the time of white display are determined so as to satisfy Expression 15. The opposite electric field (first weak electric field FWF) is generated during white display.

次に、白表示時に反対電界（第一弱電界ＦＷＦ）が発生する際に、白表示する条件を示す。白表示時に白表示するには第二強電界ＳＳＦの絶対値が第一弱電界ＦＷＦの絶対値よりも大きい事が求められる。反対電界（第一弱電界ＦＷＦ）が発生しなければ（Ｔ_C≦Ｔ₁又はＶ_com≦Ｖ_ref）、白表示時には、勿論、白表示するが、先に論じた様に、反対電界（第一弱電界ＦＷＦ）が発生する場合には、数式１６と数式１７とを用いて数式１８の条件が白表示に求められる。尚、Ｖ_FWF≡βＶ_SSFとパラメーターβを定義し、数式１６は第二強電界ＳＳＦを形成する際の実効電界Ｖ_SSFを表し、数式１７は第一弱強電界ＦＷＦを形成する際の実効電界Ｖ_FWFを表している。 Next, conditions for white display when an opposite electric field (first weak electric field FWF) is generated during white display will be described. In order to display white during white display, the absolute value of the second strong electric field SSF is required to be larger than the absolute value of the first weak electric field FWF. If the opposite electric field (first weak electric field FWF) does not occur (T _C ≦ T ₁ or V _com ≦ V _ref ), of course, white display is performed when white is displayed. When one weak electric field FWF) is generated, the condition of Expression 18 is obtained for white display using Expression 16 and Expression 17. V _FWF ≡βV _SSF and parameter β are defined, Equation 16 represents the effective electric field V _SSF when forming the second strong electric field SSF, and Equation 17 represents the effective electric field when forming the first weak electric field FWF. V _FWF is represented.

数式１５を用いて、数式１８を書き直すと数式１９となる。   Using Formula 15, when Formula 18 is rewritten, Formula 19 is obtained.

パラメーターβは定義式より、０よりも大きく１よりも小さい事で白表示が実現する。但し、表示をちらつかせない為にはパラメーターβは０．３程度よりも小さい事が望まれる。又、コントラスト比を上げる為にはβは０．０３程度よりも大きい事が望まれる。本実施形態では、β＝０．１とされている。数式１９は数式２０に書き直されるので、βが適当な値に定められると、数式２０によりＴ_C／τが定まる。 According to the definition formula, the parameter β is larger than 0 and smaller than 1, so that white display is realized. However, in order not to flicker the display, it is desirable that the parameter β is smaller than about 0.3. In order to increase the contrast ratio, it is desirable that β is larger than about 0.03. In the present embodiment, β = 0.1. Since Formula 19 is rewritten to Formula 20, when β is set to an appropriate value, T _C / τ is determined by Formula 20.

数式２０は数式１５と数式１８とから導かれているので、数式２０を満たすと、白表示時に反対電界（第一弱電界ＦＷＦ）が発生し、且つ、第二強電界ＳＳＦの絶対値が第一弱電界ＦＷＦの絶対値よりも大きくなって、きちんと白表示する事になる。結果、数式１０と数式２０とが満たされると、白黒対称で、コントラスト比が高く、残像が抑制された高品位の画像が得られる事になる。   Since Expression 20 is derived from Expression 15 and Expression 18, if Expression 20 is satisfied, an opposite electric field (first weak electric field FWF) is generated during white display, and the absolute value of the second strong electric field SSF is the first value. It becomes larger than the absolute value of the weak electric field FWF, and the white display is properly performed. As a result, when Expressions 10 and 20 are satisfied, a high-quality image with black-and-white symmetry, a high contrast ratio, and suppressed afterimages can be obtained.

次に、これらの数値に対する好適な一例を示す。共通電位Ｖ_comは７Ｖ（Ｖ_com＝７Ｖ）とし、基準電位Ｖ_refは６Ｖとする（Ｖ_ref＝６Ｖ）。従って、数式１３によりパラメーターαは０．８５７となる（α＝０．８５７）。又、数式１０を正電源電位Ｖ_DDに関して解いて、正電源電位Ｖ_DDを２７．２Ｖと定める（Ｖ_DD＝２７．１８Ｖ）。これにより白黒対称条件が満たされる。 Next, a suitable example for these numerical values will be shown. The common potential V _com is 7V (V _com = 7V), and the reference potential V _ref is 6V (V _ref = 6V). Therefore, according to Equation 13, the parameter α is 0.857 (α = 0.857). Further, by solving the equation 10 with respect to the positive power supply potential V _DD, the positive supply potential V _DD defined as 27.2V (V _DD = 27.18V). This satisfies the monochrome symmetry condition.

更に、パラメーターβを０．１（β＝０．１）とすると、数式２０により、Ｔ_C／τ＝１．８１３とする。これにより、反対電界が生じ、白表示がきちんと行われる。本実施形態では、交番周期Ｔ_Cが１００ｍｓであるので（Ｔ_C＝１００ｍｓ）、時定数τを５５．２ｍｓとする（τ＝５５．２ｍｓ）。又、本実施形態では、解像度が４００ｄｐｉであるので、画素２０のピッチは６３．５μｍである。電気泳動材料２４の比誘電率は３程度であるので、電気泳動容量Ｃ_EPDは２．７８フェムトファラッドとなる（Ｃ_EPD＝２．７８×１０^-15Ｆ）。一方、比較器Ｃｏｍｐの入力ゲート容量Ｃ_compは、トランジスターの幅Ｗと長さＬとが共に１０ミクロンで（Ｗ／Ｌ＝１０μｍ／１０μｍ）、酸化珪素膜からなるゲート絶縁膜の厚みが７５ナノメートルであるので（ｔｏｘ＝７５ｎｍ）、４６フェムトファラッドとなる（Ｃ_comp＝４６×１０^-15Ｆ）。従って、第二ノードｎ２における容量Ｃは４９フェムトファラッドとなる（Ｃ＝Ｃ_EPD＋Ｃ_comp＝４９×１０^-15Ｆ）。これにより、時定数τを５５．２ｍｓとするには、第一電位維持回路２７を為す抵抗素子の抵抗値Ｒを１．１３テラオームとすれば良い事になる（Ｒ＝５５．２ｍｓ／４９ｆＦ＝１．１３×１０¹²Ω）。これは、電気泳動材料２４の比抵抗が１×１０¹³Ωｃｍ程度であり、電気泳動材料２４の画素電極２２と共通電極２３との間の抵抗値Ｒ_EPDは１．２４ペタオーム（Ｒ_EPD＝１．２４×１０¹⁵Ω）と非常に大きい為である。斯うして、第一電位維持回路２７の抵抗値をＲ＝１．１３×１０¹²Ωとすると、白表示をきちんと行い、反対電界も発生して、コントラスト比が向上する事になる。 Further, assuming that the parameter β is 0.1 (β = 0.1), T _C /τ=1.814 is obtained from Equation 20. As a result, an opposite electric field is generated and white display is properly performed. In this embodiment, since the alternating cycle T _C is 100 ms (T _C = 100 ms), the time constant τ is set to 55.2 ms (τ = 55.2 ms). In this embodiment, since the resolution is 400 dpi, the pitch of the pixels 20 is 63.5 μm. Since the relative permittivity of the electrophoretic material 24 is about 3, the electrophoretic capacitance C _EPD is 2.78 femtofarad (C _EPD = 2.78 × 10 ⁻¹⁵ F). On the other hand, the input gate capacitance C _comp of the comparator Comp is such that both the width W and the length L of the transistor are 10 microns (W / L = 10 μm / 10 μm), and the thickness of the gate insulating film made of a silicon oxide film is 75 nanometers. Since it is a meter (tox = 75 nm), it becomes 46 femtofarad (C _comp = 46 × 10 ⁻¹⁵ F). Accordingly, the capacitance C at the second node n2 is 49 femtofarads (C = C _EPD + C _comp = 49 × 10 ⁻¹⁵ F). Thus, in order to set the time constant τ to 55.2 ms, the resistance value R of the resistance element forming the first potential maintaining circuit 27 may be set to 1.13 teraohms (R = 55.2 ms / 49 fF = 1.13 × 10 ¹² Ω). This is because the electrophoretic material 24 has a specific resistance of about 1 × 10 ¹³ Ωcm, and the resistance value R _EPD between the pixel electrode 22 and the common electrode 23 of the electrophoretic material 24 is 1.24 petaohm (R _EPD = 1). .24 × 10 ¹⁵ Ω), which is very large. Thus, when the resistance value of the first potential maintaining circuit 27 is R = 1.13 × 10 ¹² Ω, white display is properly performed, an opposite electric field is also generated, and the contrast ratio is improved.

真性多結晶シリコン膜の抵抗値は、製造方法に応じて、結晶粒径や移動度が異なる為に、に厳密な値を特定する事は困難であるが、大凡、厚みが４０ｎｍで（ｔ_Si＝４０ｎｍ）、長さと幅とが共に１０ミクロンの場合（Ｌ_Si＝Ｗ_Si＝１０μｍ）、真性多結晶シリコン膜の抵抗値の抵抗値は１０テラオーム（１０¹³Ω）程度である。従って、この真性多結晶シリコン膜を用いて第一電位維持回路２７の抵抗素子を形成する場合、真性多結晶シリコン膜をｔ_Si＝４０ｎｍ、Ｌ_Si＝１μｍ、Ｗ_Si＝１０μｍと形成すれば、第一電位維持回路２７の抵抗素子の抵抗値はＲ＝１×１０¹²Ωとなり、白表示をきちんと行い、反対電界も発生して、コントラスト比が向上する電気泳動装置を実現できる。 The resistance value of the intrinsic polycrystalline silicon film is difficult to specify an exact value because the crystal grain size and mobility differ depending on the manufacturing method. However, the thickness is generally 40 nm (t _Si = 40 nm) and the length and width are both 10 microns (L _Si = W _Si = 10 μm), the resistance value of the intrinsic polycrystalline silicon film is about 10 teraohms (10 ¹³ Ω). Therefore, when forming the resistance element of the first potential maintaining circuit 27 using this intrinsic polycrystalline silicon film, if the intrinsic polycrystalline silicon film is formed with t _Si = 40 nm, L _Si = 1 μm, and W _Si = 10 μm, The resistance value of the resistance element of the first potential maintaining circuit 27 is R = 1 × 10 ¹² Ω, and white display is properly performed, and an opposite electric field is also generated, so that an electrophoretic device with improved contrast ratio can be realized.

この様に、第二色（白）を表示する画素２０では、第二強電界ＳＳＦよりも電界強度が弱く、電界の向きが反対の第一弱電界ＦＷＦが生ずるので、電気泳動材料２４に含まれる第一粒子と第二粒子とが効率的に分離される。従って、コントラスト比が高く、高い画像品位を示す電気泳動装置１５０が実現される。尚、反対電界を発生させなくても良い。この場合、第一弱電界ＦＷＦの向きが第二強電界ＳＳＦの向きと同じになるので、上述の例ほど効率的に粒子分離を促進できないが、それでもコントラスト比の改善につながる。又、斯うすると反対電界が消失するので、白表示に飽和する迄の時間を短くする事ができる。即ち、表示切り替えを高速に行う事ができる。   As described above, in the pixel 20 displaying the second color (white), the first weak electric field FWF having the electric field strength weaker than the second strong electric field SSF and having the opposite electric field direction is generated. The first particles and the second particles are efficiently separated. Therefore, the electrophoresis apparatus 150 having a high contrast ratio and high image quality is realized. It is not necessary to generate the opposite electric field. In this case, since the direction of the first weak electric field FWF is the same as the direction of the second strong electric field SSF, particle separation cannot be promoted as efficiently as the above-mentioned example, but it still leads to an improvement in contrast ratio. In addition, since the opposite electric field disappears in this way, the time until the white display is saturated can be shortened. That is, display switching can be performed at high speed.

次に、第一ノードｎ１を第一データ（低電位データＤＬ）や第二データ（高電位データＤＨ）としたり、或いはこれらのデータを維持したりする為の条件を示す。まず、第一ノードｎ１を第一データ（低電位データＤＬ）や第二データ（高電位データＤＨ）とするには、走査線３０に高走査電位ＳＨが供給されて第一選択トランジスター２１１がオン状態とされた際に、第一ノードｎ１の電位を第二データ（高電位データＤＨ）にも第一データ（低電位データＤＬ）にもせねばならない。この為には、高走査電位ＳＨ（例えば、ＳＨ＝２７．２Ｖ）を第二データ（高電位データＤＨ）（例えば、ＤＨ＝２７．２Ｖ）以上の電位値とする（ＳＨ≧ＤＨ）。斯うすれば、選択状態の際に、信号線４０に供給される電位が第二データ（高電位データＤＨ）であっても、第一ノードｎ１に第二データ（高電位データＤＨ）を書き込む事ができる。高速に画像信号を第一ノードｎ１に書き込むには、高走査電位ＳＨを第二データ（高電位データＤＨ）と第一選択トランジスター２１１の閾値電圧Ｖｔｈ₂₁₁との和以上の電位値とする（ＳＨ≧ＤＨ＋Ｖｔｈ₂₁₁）。斯うすると、画像信号が第二データ（高電位データＤＨ）であっても、第一選択トランジスター２１１はオン状態となるので、短期間に画像信号を第一ノードｎ１に書き込む事が可能となる。但し、第一ノードｎ１に第二データ（高電位データＤＨ）を書き込んだ際に、第一ノードｎ１の電位が比較器Ｃｏｍｐの基準電位を上回っておれば十分なので、本実施形態では、高走査電位ＳＨと高電位データＤＨと正電源電位Ｖ_DDとを等しくしている。 Next, conditions for setting the first node n1 to the first data (low potential data DL) and the second data (high potential data DH) or maintaining these data are shown. First, to set the first node n1 as the first data (low potential data DL) or the second data (high potential data DH), the high scanning potential SH is supplied to the scanning line 30 and the first selection transistor 211 is turned on. When the state is set, the potential of the first node n1 must be set to the second data (high potential data DH) or the first data (low potential data DL). For this purpose, the high scanning potential SH (eg, SH = 27.2V) is set to a potential value equal to or higher than the second data (high potential data DH) (eg, DH = 27.2V) (SH ≧ DH). In this case, even when the potential supplied to the signal line 40 is the second data (high potential data DH) in the selected state, the second data (high potential data DH) is written to the first node n1. Can do. In order to write an image signal to the first node n1 at high speed, the high scanning potential SH is set to a potential value equal to or higher than the sum of the second data (high potential data DH) and the threshold voltage Vth ₂₁₁ of the first selection transistor 211 (SH ≧ DH + Vth ₂₁₁ ). In this case, even if the image signal is the second data (high potential data DH), the first selection transistor 211 is turned on, so that the image signal can be written to the first node n1 in a short time. . However, when the second data (high potential data DH) is written to the first node n1, it is sufficient that the potential of the first node n1 exceeds the reference potential of the comparator Comp. The potential SH, the high potential data DH, and the positive power supply potential V _DD are made equal.

第一ノードｎ１で画像信号（第一データ（低電位データＤＬ）や第二データ（高電位データＤＨ））を維持するには、低走査電位ＳＬ（例えば、ＳＬ＝０Ｖ）を第一データ（低電位データＤＬ）（例えば、ＤＬ＝１Ｖ）以下の電位値とする事が好ましい（ＳＬ≦ＤＬ）。低走査電位ＳＬが第一データ（低電位データＤＬ）以下の値であるので、非選択状態の際に第一ノードｎ１の電位が第一データ（低電位データＤＬ）であっても第二データ（高電位データＤＨ）であっても、第一選択トランジスター２１１はオフ状態となる。斯うして、第一ノードｎ１にて画像信号を維持する事ができる事になる。但し、第一ノードｎ１に第一データ（低電位データＤＬ）を書き込んだ際に、第一ノードｎ１の電位が比較器Ｃｏｍｐの基準電位を下回っておれば十分なので、本実施形態では、低走査電位ＳＬと低電位データＤＬと負電源電位Ｖ_SSとを等しくしている。 In order to maintain the image signal (first data (low potential data DL) or second data (high potential data DH)) at the first node n1, the low scanning potential SL (for example, SL = 0V) is set to the first data ( Low potential data DL) (for example, DL = 1V) or less is preferable (SL ≦ DL). Since the low scanning potential SL is equal to or lower than the first data (low potential data DL), the second data even when the potential of the first node n1 is the first data (low potential data DL) in the non-selected state. Even in the case of (high potential data DH), the first selection transistor 211 is turned off. Thus, the image signal can be maintained at the first node n1. However, when the first data (low potential data DL) is written to the first node n1, it is sufficient if the potential of the first node n1 is lower than the reference potential of the comparator Comp. The potential SL, the low potential data DL, and the negative power supply potential V _SS are made equal.

「電子機器」
次に、前述した電気泳動装置を適用した電子機器について、図９及び図１０を参照して説明する。以下では、前述した電気泳動装置を電子ペーパー及び電子ノートに適用した場合を例にとる。 "Electronics"
Next, electronic devices to which the above-described electrophoresis apparatus is applied will be described with reference to FIGS. Hereinafter, a case where the above-described electrophoresis apparatus is applied to electronic paper and an electronic notebook is taken as an example.

図９は、電子ペーパーの構成を示す斜視図である。図９に示す様に、電子ペーパー４００は、本実施形態に係る電気泳動装置を表示部１０として備えている。電子ペーパー４００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体４１０を備えて構成されている。   FIG. 9 is a perspective view illustrating a configuration of electronic paper. As shown in FIG. 9, the electronic paper 400 includes the electrophoresis apparatus according to the present embodiment as the display unit 10. The electronic paper 400 has flexibility, and includes a main body 410 made of a rewritable sheet having the same texture and flexibility as conventional paper.

図１０は、電子ノートの構成を示す斜視図である。図１０に示す様に、電子ノート５００は、図９で示した電子ペーパー４００が複数枚束ねられ、カバー５０１に挟まれているものである。カバー５０１は、例えば外部の装置から送られる表示データを入力する為の表示データ入力手段（画像信号供給回路１３０）を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。   FIG. 10 is a perspective view illustrating a configuration of an electronic notebook. As shown in FIG. 10, an electronic notebook 500 is obtained by bundling a plurality of electronic papers 400 shown in FIG. 9 and sandwiching them between covers 501. The cover 501 includes display data input means (image signal supply circuit 130) for inputting display data sent from an external device, for example. Thereby, according to the display data, the display content can be changed or updated while the electronic paper is bundled.

前述した電子ペーパー４００及び電子ノート５００は、本実施形態に係る電気泳動装置を備えるので、高品質な画像表示を行うことが可能である。尚、これらの他に、腕時計や携帯電話、携帯用オーディオ機器などの電子機器の表示部に、本実施形態に係る電気泳動装置を適用することができる。   Since the electronic paper 400 and the electronic notebook 500 described above include the electrophoresis device according to the present embodiment, high-quality image display can be performed. In addition to these, the electrophoretic device according to the present embodiment can be applied to a display unit of an electronic device such as a wristwatch, a mobile phone, or a portable audio device.

本実施形態では、第一ノードｎ１にダイナミックメモリー２５Ｄが設けられている。これにより、走査線３０の非選択期間に第一ノードｎ１にて画像信号が維持されるが、ダイナミックメモリー２５Ｄを省く事も可能である。比較器Ｃｏｍｐの第二入力となるトランジスターのゲートリーク電流が小さく、且つ第一選択トランジスター２１１のオフリーク電流や第二選択トランジスター２１２のオフリーク電流が小さければ、第一ノードｎ１では、比較器Ｃｏｍｐの第二入力となるトランジスターのゲート容量にて画像信号を維持する事ができる。斯うした場合、ダイナミックメモリー２５Ｄを省いても良い。   In the present embodiment, a dynamic memory 25D is provided in the first node n1. Thus, the image signal is maintained at the first node n1 during the non-selection period of the scanning line 30, but the dynamic memory 25D can be omitted. If the gate leakage current of the transistor serving as the second input of the comparator Comp is small and the off leakage current of the first selection transistor 211 and the off leakage current of the second selection transistor 212 are small, the first node n1 has The image signal can be maintained by the gate capacitance of the transistor serving as the two inputs. In such a case, the dynamic memory 25D may be omitted.

尚、本実施形態では電気泳動装置１５０の一例として電気泳動粒子が液体に分散している電気泳動材料２４を用いたが、これ以外の電気泳動材料２４を用いた電気泳動装置１５０にも適用可能である。即ち、本実施形態は、画素電極２２と対向電極との間に電圧を印加して帯電した電気泳動粒子の分布状態を変える電気泳動装置１５０全般に適応する事ができる。具体的には帯電微粉末を気相で移動させる電気粉流表示装置などにも適応できる。   In this embodiment, the electrophoretic material 24 in which the electrophoretic particles are dispersed in the liquid is used as an example of the electrophoretic device 150. However, the present invention can also be applied to the electrophoretic device 150 using the other electrophoretic material 24. It is. In other words, this embodiment can be applied to the entire electrophoretic device 150 that changes the distribution state of charged electrophoretic particles by applying a voltage between the pixel electrode 22 and the counter electrode. Specifically, the present invention can be applied to an electric powder flow display device that moves charged fine powder in a gas phase.

以上述べたように、本実施形態に係る電子機器１００（駆動方法）によれば、以下の効果を得ることができる。
本実施形態の駆動方法によれば、コントラスト比が高く、フリッカーも生ぜぬ高品位画像を表示する事ができる。又、高品位画像が得られる制御回路１４０、電気泳動装置１５０、及び電子機器を提供する事ができる。 As described above, according to the electronic device 100 (driving method) according to the present embodiment, the following effects can be obtained.
According to the driving method of the present embodiment, it is possible to display a high-quality image with a high contrast ratio and no flicker. In addition, the control circuit 140, the electrophoresis apparatus 150, and the electronic device that can obtain a high-quality image can be provided.

（変形例１）
「論理回路と駆動トランジスターとが異なる形態１」
次に、図５（ｂ）を参照して、実施形態１に対する変形例１を説明する。尚、実施形態１と同一の構成部位については、同一の番号を附し、重複する説明は省略する。 (Modification 1)
"Mode 1 in which logic circuit and driving transistor are different"
Next, with reference to FIG.5 (b), the modification 1 with respect to Embodiment 1 is demonstrated. In addition, about the component same as Embodiment 1, the same number is attached | subjected and the overlapping description is abbreviate | omitted.

本変形例は実施形態１と比べて、画素２０の構成が異なっている。これに伴い、図５（ｂ）に示す様に画素回路に於ける論理も実施形態１（図５（ａ））から僅かに異なって来る。それ以外の構成は、実施形態１とほぼ同様である。実施形態１では、論理回路２９がナンド回路で駆動トランジスター２６はＰ型であった。これに対して本変形例では、図５（ｂ）に示す様に、論理回路２９がアンド回路で駆動トランジスター２６はＮ型トランジスターとされる。第二電位は、実施形態１と同様に、第一電位よりも高電位である。この様な構成にしても実施形態１と同様な効果が得られる。   This modification is different from the first embodiment in the configuration of the pixel 20. Accordingly, as shown in FIG. 5B, the logic in the pixel circuit is slightly different from that in the first embodiment (FIG. 5A). Other configurations are almost the same as those of the first embodiment. In the first embodiment, the logic circuit 29 is a NAND circuit, and the drive transistor 26 is a P-type. On the other hand, in this modification, as shown in FIG. 5B, the logic circuit 29 is an AND circuit and the drive transistor 26 is an N-type transistor. Similar to the first embodiment, the second potential is higher than the first potential. Even if it is such a structure, the effect similar to Embodiment 1 is acquired.

次に、図５（ｂ）を参照して、画素回路の論理を説明する。画像信号が低電位データＤＬで第一ノードｎ１にて記憶される電位が低電位Ｌの際には、第一電位維持回路２７により、画素電位Ｖ_px（第二ノードｎ２）は低電位Ｌに維持される。第一電位（低電位Ｌ）は基準電位Ｖ_refよりも低いので、比較器Ｃｏｍｐの出力（第四ノードｎ４）は高電位Ｈとなる。第一ノードｎ１が低電位Ｌであるので、アンド回路の出力である第六ノードｎ６は低電位Ｌとなる（図５（ｂ）の行列の左下のセル）。この際に、駆動トランジスター２６は、Ｎ型であるので、オフ状態となる（図５（ｂ）の行列の左下のセル）。その結果、画素２０は第一色表示を行う。 Next, the logic of the pixel circuit will be described with reference to FIG. When the image signal is the low potential data DL and the potential stored at the first node n1 is the low potential L, the pixel potential V _px (second node n2) is set to the low potential L by the first potential maintaining circuit 27. Maintained. Since the first potential (low potential L) is lower than the reference potential V _ref , the output of the comparator Comp (fourth node n4) becomes the high potential H. Since the first node n1 is at the low potential L, the sixth node n6 that is the output of the AND circuit is at the low potential L (the lower left cell of the matrix in FIG. 5B). At this time, since the driving transistor 26 is N-type, the driving transistor 26 is turned off (lower left cell in the matrix of FIG. 5B). As a result, the pixel 20 performs the first color display.

画像信号が高電位データＤＨで第一ノードｎ１にて記憶される電位が高電位Ｈに書き込まれた直後には、画素電位Ｖ_px（第二ノードｎ２）も高電位Ｈとなる。高電位Ｈは基準電位Ｖ_refよりも高いので、比較器Ｃｏｍｐの出力（第四ノードｎ４）は低電位Ｌとなる。従って、第六ノードｎ６は低電位Ｌであり、駆動トランジスター２６はオフ状態となる（図５（ｂ）の行列の右上のセル）。この後、第一電位維持回路２７により、画素電位Ｖ_pxは第一電位（低電位Ｌ）に向かって変化して行く。画素電位Ｖ_pxが変化して行き、やがて基準電位Ｖ_refよりも僅かに低くなると、比較器Ｃｏｍｐの出力（第四ノードｎ４）は高電位Ｈに変わる。第一ノードｎ１にて記憶される電位も高電位Ｈであるので、第六ノードｎ６は高電位Ｈに変わり、駆動トランジスター２６はオン状態となる（図５（ｂ）の行列の右下のセル）。この結果、画素電極２２と第二配線５５２とが導通状態となり、画素電位Ｖ_pxは第二電位に回復される。この様にして、第二色を表示する場合には、画素電位Ｖ_pxは第二電位と基準電位Ｖ_refとの間で振動する交番電位となる。 Immediately after the image signal is the high potential data DH and the potential stored at the first node n1 is written to the high potential H, the pixel potential V _px (second node n2) also becomes the high potential H. Since the high potential H is higher than the reference potential V _ref , the output of the comparator Comp (fourth node n4) becomes the low potential L. Accordingly, the sixth node n6 is at the low potential L, and the driving transistor 26 is turned off (the upper right cell in the matrix of FIG. 5B). Thereafter, the pixel potential V _px is changed toward the first potential (low potential L) by the first potential maintaining circuit 27. When the pixel potential V _px changes and eventually becomes slightly lower than the reference potential V _ref , the output of the comparator Comp (fourth node n4) changes to the high potential H. Since the potential stored in the first node n1 is also the high potential H, the sixth node n6 is changed to the high potential H, and the driving transistor 26 is turned on (the lower right cell of the matrix in FIG. 5B). ). As a result, the pixel electrode 22 and the second wiring 552 become conductive, and the pixel potential V _px is restored to the second potential. In this way, when displaying the second color, the pixel potential V _px is an alternating potential that oscillates between the second potential and the reference potential V _ref .

（実施形態２）
「第一電位と第二電位とが異なる形態」
図１１は実施形態２に係る電気泳動装置の画素回路の構成図である。図１２は実施形態２に係る電気泳動装置の画素回路の論理を説明した図である。以下、実施形態２に係わる電気泳動装置の画素回路及びその論理について説明する。尚、実施形態１と同一の構成部位については、同一の番号を附し、重複する説明は省略する。 (Embodiment 2)
"Forms where the first and second potentials are different"
FIG. 11 is a configuration diagram of a pixel circuit of the electrophoresis apparatus according to the second embodiment. FIG. 12 is a diagram illustrating the logic of the pixel circuit of the electrophoresis apparatus according to the second embodiment. Hereinafter, the pixel circuit and the logic of the electrophoresis apparatus according to the second embodiment will be described. In addition, about the component same as Embodiment 1, the same number is attached | subjected and the overlapping description is abbreviate | omitted.

本実施形態（図１１）は実施形態１（図４）と比べて、画素２０の構成が異なっている。これに伴い、図１２に示す様に画素２０に於ける論理関係も実施形態１（図５）から異なって来る。それ以外の構成は、実施形態１とほぼ同様である。実施形態１では、第二電位が第一電位よりも高電位とされていた。即ち、実施形態１では、第一電位が負電源電位Ｖ_SSで、第一配線５５１には負電源電位Ｖ_SSが供給され、第二電位が正電源電位Ｖ_DDで第二配線５５２には正電源電位Ｖ_DDが供給されていた。これに対して、本実施形態では、図１１に示す様に、第二電位が第一電位よりも低電位とされる。即ち、本実施形態では、第一電位が正電源電位Ｖ_DDで第一配線５５１には正電源電位Ｖ_DDが供給され、第二電位が負電源電位Ｖ_SSで第二配線５５２には負電源電位Ｖ_SSが供給される。その結果、第一電位維持回路２７は正電源電位Ｖ_DDを維持し、第二電位回復回路２８は画素電位Ｖ_pxを負電源電位Ｖ_SSに回復させる。又、第一データは高電位データＤＨとなり、第二データは低電位データＤＬとなる。 In the present embodiment (FIG. 11), the configuration of the pixel 20 is different from that in the first embodiment (FIG. 4). Accordingly, as shown in FIG. 12, the logical relationship in the pixel 20 also differs from that of the first embodiment (FIG. 5). Other configurations are almost the same as those of the first embodiment. In the first embodiment, the second potential is higher than the first potential. That is, in the first embodiment, the first potential is the negative power supply potential V _SS , the negative power supply potential V _SS is supplied to the first wiring 551, the second potential is the positive power supply potential V _DD , and the second wiring 552 is positive. The power supply potential V _DD was supplied. On the other hand, in this embodiment, as shown in FIG. 11, the second potential is set lower than the first potential. That is, in the present embodiment, the first potential is the positive power supply potential V _DD and the first wiring 551 is supplied with the positive power supply potential V _DD , the second potential is the negative power supply potential V _SS and the second wiring 552 is the negative power supply. The potential V _SS is supplied. As a result, the first potential maintaining circuit 27 maintains the positive power supply potential V _DD , and the second potential recovery circuit 28 recovers the pixel potential V _px to the negative power supply potential V _SS . The first data is high potential data DH, and the second data is low potential data DL.

図１１に示す様に、本実施形態では、論理回路２９をノア回路とし、駆動トランジスター２６はＮ型トランジスターとするのが好ましい。こうすると、画素電位Ｖ_pxを負電源電位Ｖ_SS等の低電位Ｌ（第二電位）と基準電位Ｖ_refとの間で振動させる事ができる。又、駆動トランジスター２６がＮ型で、第二配線５５２にソース接続しているので、画素電位Ｖ_pxが基準電位Ｖ_refとなった際に、速やかに第二電位へと電位を回復させる事ができる。従って、この様な構成にしても実施形態１と同様な効果が得られる。 As shown in FIG. 11, in this embodiment, the logic circuit 29 is preferably a NOR circuit, and the drive transistor 26 is preferably an N-type transistor. Thus, the pixel potential V _px can be oscillated between the low potential L (second potential) such as the negative power supply potential V _SS and the reference potential V _ref . In addition, since the driving transistor 26 is N-type and is connected to the source of the second wiring 552, when the pixel potential V _px becomes the reference potential V _ref , the potential can be quickly restored to the second potential. it can. Therefore, even with such a configuration, the same effect as in the first embodiment can be obtained.

次に、図１２（ａ）を参照して、画素回路の論理を説明する。画像信号が高電位データＤＨで第一ノードｎ１にて記憶される電位が高電位Ｈの際には、第一電位維持回路２７により、画素電位Ｖ_px（第二ノードｎ２）は高電位Ｈに維持される。第一電位（高電位Ｈ）は基準電位Ｖ_refよりも高いので、比較器Ｃｏｍｐの出力（第四ノードｎ４）は低電位Ｌとなる。第一ノードｎ１が高電位Ｈであるので、ノア回路の出力である第六ノードｎ６は低電位Ｌとなる（図１２（ａ）の行列の右上のセル）。この際に、駆動トランジスター２６は、Ｎ型であるので、オフ状態となる（図１２（ａ）の行列の右上のセル）。その結果、画素電位Ｖ_pxは第一電位（高電位Ｈ）に維持され、画素２０は第一色表示を行う。 Next, the logic of the pixel circuit will be described with reference to FIG. When the image signal is the high potential data DH and the potential stored in the first node n1 is the high potential H, the pixel potential V _px (second node n2) is set to the high potential H by the first potential maintaining circuit 27. Maintained. Since the first potential (high potential H) is higher than the reference potential V _ref , the output of the comparator Comp (fourth node n4) becomes the low potential L. Since the first node n1 is at the high potential H, the sixth node n6 that is the output of the NOR circuit is at the low potential L (the upper right cell in the matrix of FIG. 12A). At this time, since the driving transistor 26 is N-type, it is turned off (the upper right cell in the matrix of FIG. 12A). As a result, the pixel potential V _px is maintained at the first potential (high potential H), and the pixel 20 performs the first color display.

画像信号が低電位データＤＬで第一ノードｎ１にて記憶される電位が低電位Ｌに書き込まれた直後には、画素電位Ｖ_px（第二ノードｎ２）も低電位Ｌとなる。低電位Ｌは基準電位Ｖ_refよりも低いので、比較器Ｃｏｍｐの出力（第四ノードｎ４）は高電位Ｈとなる。従って、第六ノードｎ６は低電位Ｌであり、駆動トランジスター２６はオフ状態となる（図１２（ａ）の行列の左下のセル）。この後、第一電位維持回路２７により、画素電位Ｖ_pxは第一電位（高電位Ｈ）に向かって変化して行く。画素電位Ｖ_pxが変化して行き、やがて基準電位Ｖ_refよりも僅かに高くなると、比較器Ｃｏｍｐの出力（第四ノードｎ４）は低電位Ｌに変わる。第一ノードｎ１にて記憶される電位も低電位Ｌであるので、第六ノードｎ６は高電位Ｈに変わり、駆動トランジスター２６はオン状態となる（図１２（ａ）の行列の左上のセル）。この結果、画素電極２２と第二配線５５２とが導通状態となり、画素電位Ｖ_pxは第二電位に回復される。この様にして、第二色を表示する場合には、画素電位Ｖ_pxは第二電位と基準電位Ｖ_refとの間で振動する交番電位となる。 Immediately after the image signal is low potential data DL and the potential stored in the first node n1 is written to the low potential L, the pixel potential V _px (second node n2) also becomes the low potential L. Since the low potential L is lower than the reference potential V _ref , the output of the comparator Comp (fourth node n4) becomes the high potential H. Accordingly, the sixth node n6 is at the low potential L, and the driving transistor 26 is turned off (the lower left cell in the matrix of FIG. 12A). Thereafter, the pixel potential V _px is changed toward the first potential (high potential H) by the first potential maintaining circuit 27. When the pixel potential V _px changes and eventually becomes slightly higher than the reference potential V _ref , the output of the comparator Comp (fourth node n4) changes to the low potential L. Since the potential stored in the first node n1 is also the low potential L, the sixth node n6 is changed to the high potential H, and the driving transistor 26 is turned on (the upper left cell of the matrix in FIG. 12A). . As a result, the pixel electrode 22 and the second wiring 552 become conductive, and the pixel potential V _px is restored to the second potential. In this way, when displaying the second color, the pixel potential V _px is an alternating potential that oscillates between the second potential and the reference potential V _ref .

（変形例２）
「論理回路と駆動トランジスターとが異なる形態２」
次に、図１２（ｂ）を参照して、実施形態２に対する変形例２を説明する。尚、実施形態２と同一の構成部位については、同一の番号を附し、重複する説明は省略する。 (Modification 2)
"Mode 2 in which logic circuit and driving transistor are different"
Next, with reference to FIG. 12B, a second modification to the second embodiment will be described. In addition, about the same component as Embodiment 2, the same number is attached | subjected and the overlapping description is abbreviate | omitted.

本変形例は実施形態２と比べて、画素２０の構成が異なっている。これに伴い、図１２（ｂ）に示す様に画素回路に於ける論理も実施形態２（図１２（ａ））から僅かに異なって来る。それ以外の構成は、実施形態２とほぼ同様である。実施形態２では、論理回路２９がノア回路で駆動トランジスター２６はＮ型であった。これに対して本変形例では、図１２（ｂ）に示す様に、論理回路２９がオア回路で駆動トランジスター２６はＰ型トランジスターとされる。第二電位は、実施形態２と同様に、第一電位よりも低電位である。この様な構成にしても実施形態２と同様な効果が得られる。   This modification is different from the second embodiment in the configuration of the pixel 20. Accordingly, as shown in FIG. 12B, the logic in the pixel circuit is slightly different from that in the second embodiment (FIG. 12A). Other configurations are almost the same as those of the second embodiment. In the second embodiment, the logic circuit 29 is a NOR circuit and the driving transistor 26 is an N type. On the other hand, in this modification, as shown in FIG. 12B, the logic circuit 29 is an OR circuit and the drive transistor 26 is a P-type transistor. Similar to the second embodiment, the second potential is lower than the first potential. Even if it is such a structure, the effect similar to Embodiment 2 is acquired.

次に、図１２（ｂ）を参照して、画素回路の論理を説明する。画像信号が高電位データＤＨで第一ノードｎ１にて記憶される電位が高電位Ｈの際には、第一電位維持回路２７により、画素電位Ｖ_px（第二ノードｎ２）は高電位Ｈに維持される。第一電位（高電位Ｈ）は基準電位Ｖ_refよりも高いので、比較器Ｃｏｍｐの出力（第四ノードｎ４）は低電位Ｌとなる。第一ノードｎ１が高電位Ｈであるので、オア回路の出力である第六ノードｎ６は高電位Ｈとなる（図１２（ｂ）の行列の右上のセル）。この際に、駆動トランジスター２６は、Ｐ型であるので、オフ状態となる（図１２（ｂ）の行列の右上のセル）。その結果、画素２０は第一電位（高電位Ｈ）に維持され、第一色表示を行う。 Next, the logic of the pixel circuit will be described with reference to FIG. When the image signal is the high potential data DH and the potential stored in the first node n1 is the high potential H, the pixel potential V _px (second node n2) is set to the high potential H by the first potential maintaining circuit 27. Maintained. Since the first potential (high potential H) is higher than the reference potential V _ref , the output of the comparator Comp (fourth node n4) becomes the low potential L. Since the first node n1 is at the high potential H, the sixth node n6 that is the output of the OR circuit is at the high potential H (the upper right cell in the matrix of FIG. 12B). At this time, since the driving transistor 26 is P-type, it is turned off (the upper right cell in the matrix of FIG. 12B). As a result, the pixel 20 is maintained at the first potential (high potential H), and the first color display is performed.

画像信号が低電位データＤＬで第一ノードｎ１にて記憶される電位が低電位Ｌに書き込まれた直後には、画素電位Ｖ_px（第二ノードｎ２）も低電位Ｌとなる。低電位Ｌは基準電位Ｖ_refよりも低いので、比較器Ｃｏｍｐの出力（第四ノードｎ４）は高電位Ｈとなる。従って、第六ノードｎ６は高電位Ｈであり、駆動トランジスター２６はオフ状態となる（図１２（ｂ）の行列の左下のセル）。この後、第一電位維持回路２７により、画素電位Ｖ_pxは第一電位（高電位Ｈ）に向かって変化して行く。画素電位Ｖ_pxが変化して行き、やがて基準電位Ｖ_refよりも僅かに高くなると、比較器Ｃｏｍｐの出力（第四ノードｎ４）は低電位Ｌに変わる。第一ノードｎ１にて記憶される電位も低電位Ｌであるので、第六ノードｎ６は低電位Ｌに変わり、Ｐ型の駆動トランジスター２６はオン状態となる（図１２（ｂ）の行列の左上のセル）。この結果、画素電極２２と第二配線５５２とが導通状態となり、画素電位Ｖ_pxは第二電位（低電位Ｌ）に回復される。この様にして、第二色を表示する場合には、画素電位Ｖ_pxは第二電位と基準電位Ｖ_refとの間で振動する交番電位となる。 Immediately after the image signal is low potential data DL and the potential stored in the first node n1 is written to the low potential L, the pixel potential V _px (second node n2) also becomes the low potential L. Since the low potential L is lower than the reference potential V _ref , the output of the comparator Comp (fourth node n4) becomes the high potential H. Accordingly, the sixth node n6 is at the high potential H, and the drive transistor 26 is turned off (the lower left cell in the matrix of FIG. 12B). Thereafter, the pixel potential V _px is changed toward the first potential (high potential H) by the first potential maintaining circuit 27. When the pixel potential V _px changes and eventually becomes slightly higher than the reference potential V _ref , the output of the comparator Comp (fourth node n4) changes to the low potential L. Since the potential stored in the first node n1 is also the low potential L, the sixth node n6 changes to the low potential L, and the P-type driving transistor 26 is turned on (upper left of the matrix in FIG. 12B). Cell). As a result, the pixel electrode 22 and the second wiring 552 become conductive, and the pixel potential V _px is restored to the second potential (low potential L). In this way, when displaying the second color, the pixel potential V _px is an alternating potential that oscillates between the second potential and the reference potential V _ref .

（実施形態３）
「ダイナミックメモリーに代わりスタティックメモリーを有する形態」
図１３は実施形態３に係る電気泳動装置の画素回路の構成図である。図１４は実施形態３に係る電気泳動装置の画素回路の詳細を説明した図である。以下、実施形態３に係わる電気泳動装置の画素の構成について説明する。尚、実施形態１乃至２と同一の構成部位については、同一の番号を附し、重複する説明は省略する。 (Embodiment 3)
"Form with static memory instead of dynamic memory"
FIG. 13 is a configuration diagram of a pixel circuit of the electrophoresis apparatus according to the third embodiment. FIG. 14 is a diagram illustrating details of the pixel circuit of the electrophoresis apparatus according to the third embodiment. Hereinafter, the configuration of the pixel of the electrophoresis apparatus according to the third embodiment will be described. In addition, about the same component as Embodiment 1 thru | or 2, the same number is attached | subjected and the overlapping description is abbreviate | omitted.

本実施形態（図１３）は実施形態１（図４）や実施形態２（図１１）と比べて、記憶回路が異なっている。それ以外の構成は、実施形態１（図４）や実施形態２（図１１）とほぼ同様である。実施形態１や実施形態２では、記憶回路として画素２０にダイナミックメモリー２５Ｄが設けられており、これにより第一ノードｎ１では、走査線３０の非選択期間に画像信号が維持された。本実施形態では、図１３に示す様に、第一ノードｎ１にスタティックメモリー２５Ｓが設けられている。このスタティックメモリー２５Ｓにより、走査線３０の非選択期間に第一ノードｎ１にて画像信号が維持される。   This embodiment (FIG. 13) differs from the first embodiment (FIG. 4) and the second embodiment (FIG. 11) in the memory circuit. Other configurations are almost the same as those in the first embodiment (FIG. 4) and the second embodiment (FIG. 11). In the first and second embodiments, the dynamic memory 25D is provided in the pixel 20 as a storage circuit, and thus the image signal is maintained in the non-selection period of the scanning line 30 in the first node n1. In the present embodiment, as shown in FIG. 13, a static memory 25S is provided in the first node n1. The static memory 25S maintains the image signal at the first node n1 during the non-selection period of the scanning line 30.

スタティックメモリー２５Ｓは第一インバーター回路２５３と第二インバーター回路２５４とを含んでいる。第一インバーター回路２５３の出力は第二インバーター回路２５４の入力に電気的に接続されており、第二インバーター回路２５４の出力と第一インバーター回路２５３の入力とが電気的に接続されている。第一インバーター回路２５３の入力が第一ノードｎ１である。斯うする事で、走査線３０の非選択期間にも第一ノードｎ１で画像信号を安定的に維持する事ができる。   The static memory 25S includes a first inverter circuit 253 and a second inverter circuit 254. The output of the first inverter circuit 253 is electrically connected to the input of the second inverter circuit 254, and the output of the second inverter circuit 254 and the input of the first inverter circuit 253 are electrically connected. The input of the first inverter circuit 253 is the first node n1. Thus, the image signal can be stably maintained at the first node n1 even during the non-selection period of the scanning line 30.

図１３に示す様に、第二インバーター回路２５４の出力と第一インバーター回路２５３の入力との間にメモリコントロラー２５５を備えていても良い。メモリコントロラー２５５は第一選択トランジスター２１１と相補的な動作を行う様に設定される。一例としては、メモリコントロラー２５５を第一選択トランジスター２１１とは異なった導電型のトランジスターとし、メモリコントロラー２５５のゲートと第一選択トランジスター２１１のゲートとには同一の信号を供給する。本実施形態では、第一選択トランジスター２１１がＮ型であるので、メモリコントロラー２５５はＰ型となり、両トランジスターのゲートは走査線３０に電気的に接続されている。その結果、メモリコントロラー２５５は、走査信号に応じて、スタティックメモリー２５Ｓへのデータの書き換えを容易にすると共に確実にデータを維持する事が可能になる。具体的に走査線３０に高走査電位ＳＨが供給された際には、メモリコントロラー２５５は第二インバーター回路２５４の出力を遮断するので、第一ノードｎ１に於ける画像信号の書き換えが容易となる。又、走査線３０に低走査電位ＳＬが供給された際には、メモリコントロラー２５５はオン状態となるので、第一インバーター回路２５３と第二インバーター回路２５４とは静的な記憶装置として機能する。   As shown in FIG. 13, a memory controller 255 may be provided between the output of the second inverter circuit 254 and the input of the first inverter circuit 253. The memory controller 255 is set to perform a complementary operation with the first selection transistor 211. As an example, the memory controller 255 is a transistor having a conductivity type different from that of the first selection transistor 211, and the same signal is supplied to the gate of the memory controller 255 and the gate of the first selection transistor 211. In this embodiment, since the first selection transistor 211 is N-type, the memory controller 255 is P-type, and the gates of both transistors are electrically connected to the scanning line 30. As a result, the memory controller 255 can easily rewrite data in the static memory 25S and reliably maintain data in accordance with the scanning signal. Specifically, when the high scanning potential SH is supplied to the scanning line 30, the memory controller 255 cuts off the output of the second inverter circuit 254, so that the rewriting of the image signal at the first node n1 is easy. Become. Further, when the low scanning potential SL is supplied to the scanning line 30, the memory controller 255 is turned on, so that the first inverter circuit 253 and the second inverter circuit 254 function as a static storage device. .

図１４に示す様に、第一インバーター回路２５３と第二インバーター回路２５４とは、第一配線５５１や第二配線５５２に電気的に接続されている。従って、第一インバーター回路２５３と第二インバーター回路２５４とには、第一電位が負電源電位として供給され、第二電位が正電源電位として供給される。この為に、第一ノードｎ１では、高電位データＤＨが第二電位として記憶され、低電位データＤＬが第一電位として記憶される。第一ノードｎ１で画像信号を書き換える為には、高電位データＤＨは第一インバーター回路２５３の論理転換電位Ｖ_TR253よりも大きい電位値とし（ＤＨ＞Ｖ_TR253）、低電位データＤＬは第一インバーター回路２５３の論理転換電位Ｖ_TR253よりも小さい電位値とする（ＤＬ＜Ｖ_TR253）。論理転換電位Ｖ_TRとはインバーターの出力論理が反転する入力電位で、負電源電位と論理転換電圧（負電源電位が０Ｖの際に論理転換する電位）との和である。論理転換電位Ｖ_TRは、通常、インバーターに供給される正電源電位と負電源電位との平均値程度の電位値とされる。本実施形態では、第一インバーター回路２５３の論理転換電位Ｖ_TR253と第二インバーター回路２５４の論理転換電位Ｖ_TR254は、正電源電位Ｖ_DD（Ｖ_DD＝２７．２Ｖ）と負電源電位Ｖ_SS（Ｖ_SS＝０Ｖ）との平均値程度の電位値とほぼ同じで、一例として、凡そ１３．６Ｖである（Ｖ_TR253＝Ｖ_TR254＝１３．６Ｖ）。高電位データＤＨは、一例として、ＤＨ＝２１．６Ｖであり、低電位データＤＬは、一例として、ＤＬ＝５．６Ｖである。画素２０がメモリコントロラー２５５を有するスタティックメモリー２５Ｓを備えている為に、この様に、実施形態１に比べて高電位データＤＨの電位を下げ、低電位データＤＬの電位を上げる事が可能となる。 As shown in FIG. 14, the first inverter circuit 253 and the second inverter circuit 254 are electrically connected to the first wiring 551 and the second wiring 552. Therefore, the first potential is supplied as a negative power supply potential and the second potential is supplied as a positive power supply potential to the first inverter circuit 253 and the second inverter circuit 254. Therefore, at the first node n1, the high potential data DH is stored as the second potential, and the low potential data DL is stored as the first potential. In order to rewrite the image signal at the first node n1, the high potential data DH is set to a potential value larger than the logic conversion potential V _TR253 of the first inverter circuit 253 (DH> V _TR253 ), and the low potential data DL is _converted to the first inverter. The potential value is smaller than the logic conversion potential V _TR253 of the circuit 253 (DL <V _TR253 ). The logic conversion potential V _TR is an input potential at which the output logic of the inverter is inverted, and is the sum of a negative power supply potential and a logic conversion voltage (a potential that undergoes logic conversion when the negative power supply potential is 0V). The logic conversion potential V _TR is generally a potential value that is about the average value of the positive power supply potential and the negative power supply potential supplied to the inverter. In this embodiment, the logic conversion potential V _TR254 the logical transformation potential V _TR253 of the first inverter circuit 253 the second inverter circuit 254, the positive power supply potential V _DD (V _DD = 27.2V) and the negative power supply potential V _SS ( V _SS = 0V) and the average value of about potential values of the similar, as an example, is about _{13.6V (V TR253 = V TR254 =} 13.6V). The high potential data DH is DH = 21.6V as an example, and the low potential data DL is DL = 5.6V as an example. Since the pixel 20 includes the static memory 25S having the memory controller 255, the potential of the high potential data DH can be lowered and the potential of the low potential data DL can be raised as compared with the first embodiment. Become.

実施形態１に比べて高電位データＤＨの電位を下げ、低電位データＤＬの電位を上げて、第一ノードｎ１に画像信号を書き込んでも、走査線３０が非選択期間に入ると、メモリコントロラー２５５がオン状態となって、第一インバーター回路２５３と第二インバーター回路２５４とが静的な記憶装置として機能する。その結果、第一ノードｎ１の電位は、高電位データＤＨが書き込まれた際には、非選択期間に第二電位となる。同様に、低電位データＤＬが書き込まれた際には、非選択期間に第一ノードｎ１の電位は第一電位となる。反対に、たとえ高電位データＤＨとして第二電位よりも高電位のデータが第一ノードｎ１に書き込まれたとしても、非選択期間に第一ノードｎ１の電位は、矢張り第二電位となる。従って、高電位データＤＨを第二電位よりも大きい電位値にしても、その効果は得られない。同様に、たとえ低電位データＤＬとして第一電位よりも低電位のデータが第一ノードｎ１に書き込まれたとしても、非選択期間に第一ノードｎ１の電位は、矢張り第一電位となる。従って、低電位データＤＬを第一電位よりも小さい電位値にしても、その効果は得られない。この様に、本実施形態に於いては、高電位データＤＨは第一インバーター回路２５３の論理転換電位Ｖ_TR253よりも大きく、第二電位以下の電位値とする（Ｖ_TR253＜ＤＨ≦Ｖ_DD）。又、低電位データＤＬは第一インバーター回路２５３の論理転換電位Ｖ_TR253よりも小さく、第一電位以上の電位値とする（Ｖ_SS≦ＤＬ＜Ｖ_TR253）。 Even if the potential of the high potential data DH is lowered and the potential of the low potential data DL is increased and the image signal is written to the first node n1 as compared with the first embodiment, if the scanning line 30 enters the non-selection period, the memory controller 255 is turned on, and the first inverter circuit 253 and the second inverter circuit 254 function as static storage devices. As a result, the potential of the first node n1 becomes the second potential in the non-selection period when the high potential data DH is written. Similarly, when the low potential data DL is written, the potential of the first node n1 becomes the first potential in the non-selection period. Conversely, even if data having a higher potential than the second potential is written as the high potential data DH to the first node n1, the potential of the first node n1 becomes the second potential in the non-selection period. Therefore, even if the high potential data DH is set to a potential value larger than the second potential, the effect cannot be obtained. Similarly, even if data having a lower potential than the first potential is written to the first node n1 as the low potential data DL, the potential of the first node n1 becomes the first potential in the non-selection period. Therefore, even if the low potential data DL is set to a potential value smaller than the first potential, the effect cannot be obtained. As described above, in the present embodiment, the high potential data DH is set to a potential value that is greater than the logic conversion potential V _TR253 of the first inverter circuit 253 and equal to or less than the second potential (V _TR253 <DH ≦ V _DD ). . Further, the low potential data DL is smaller than the logic conversion potential V _TR253 of the first inverter circuit 253 and has a potential value equal to or higher than the first potential (V _SS ≦ DL <V _TR253 ).

走査信号の電位と画像信号の電位との関係は実施形態１と同じであるが、電源の数を減らすとの視点からは、高走査電位ＳＨと第二電位とを同一とし（ＳＨ＝Ｖ_DD）、低走査電位ＳＬと第一電位とを同一としても良い（ＳＬ＝Ｖ_SS）。 The relationship between the potential of the scanning signal and the potential of the image signal is the same as in the first embodiment, but from the viewpoint of reducing the number of power supplies, the high scanning potential SH and the second potential are made the same (SH = V _DD ), The low scanning potential SL and the first potential may be the same (SL = V _SS ).

上述の構成としても、実施形態１や実施形態２と同様な効果が得られる。本実施形態では、実施形態１にて得られる効果に加えて、高電位データＤＨの電位を実施形態１に比べて下げる事ができるので、高走査電位ＳＨが実施形態１と同じであれば、実施形態１よりも高速に第一ノードｎ１の画像信号を書き換える事が可能になる。即ち、実施形態１よりも高速動作が実現する。更に、画像信号の維持がスタティックメモリー２５Ｓによってなされるので、実施形態１に比べて長時間のデータ維持が可能となる。   Even with the above-described configuration, the same effects as those of the first and second embodiments can be obtained. In the present embodiment, in addition to the effects obtained in the first embodiment, the potential of the high potential data DH can be lowered as compared with the first embodiment. Therefore, if the high scanning potential SH is the same as that in the first embodiment, It becomes possible to rewrite the image signal of the first node n1 faster than in the first embodiment. That is, a higher speed operation than that of the first embodiment is realized. Furthermore, since the image signal is maintained by the static memory 25S, it is possible to maintain data for a longer time than in the first embodiment.

変形例１や変形例２に於いても、ダイナミックメモリー２５Ｄをスタティックメモリー２５Ｓに置き換える事ができる。   In the first and second modifications, the dynamic memory 25D can be replaced with the static memory 25S.

尚、本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。変形例を以下に述べる。   The present invention is not limited to the above-described embodiment, and various changes and improvements can be added to the above-described embodiment. A modification will be described below.

（変形例３）
「第一電位維持回路が異なる形態」
図１５は変形例３に係る電気泳動装置の画素回路の構成図である。以下、変形例３に係わる電気泳動装置の画素の構成について説明する。尚、実施形態１乃至３と同一の構成部位については、同一の番号を附し、重複する説明は省略する。 (Modification 3)
"The first potential maintenance circuit is different"
FIG. 15 is a configuration diagram of a pixel circuit of the electrophoresis apparatus according to the third modification. Hereinafter, the configuration of the pixels of the electrophoresis apparatus according to Modification 3 will be described. In addition, about the same component as Embodiment 1 thru | or 3, the same number is attached | subjected and the overlapping description is abbreviate | omitted.

本変形例は、実施形態１乃至３と比べて、第一電位維持回路２７の構成が異なっている。それ以外の構成は、実施形態１乃至３とほぼ同様である。実施形態１乃至３では、第一電位維持回路２７は真性多結晶シリコン膜からなる抵抗素子を有していた。これに対して、本変形例では、ドナー型元素又はアクセプター型元素を含んだドープト多結晶シリコン膜にて抵抗素子を形成する。ドープトシリコン膜はドナー型元素やアクセプター型元素の濃度調整にて容易に抵抗値を制御できるので、時定数τを正確に定める事ができる。尚、ドープトシリコン膜の抵抗値が低すぎ、前述の数式２０等の関係を満たすのが困難となる事が予想される場合には、容量素子２７Ｃを設け、時定数τを調整しても良い。斯うした構成としても、上述の実施形態の効果を得る事が可能となる。   This modification is different from the first to third embodiments in the configuration of the first potential maintaining circuit 27. Other configurations are almost the same as those of the first to third embodiments. In the first to third embodiments, the first potential maintaining circuit 27 has a resistance element made of an intrinsic polycrystalline silicon film. On the other hand, in this modification, the resistance element is formed of a doped polycrystalline silicon film containing a donor type element or an acceptor type element. Since the doped silicon film can easily control the resistance value by adjusting the concentration of the donor-type element and the acceptor-type element, the time constant τ can be accurately determined. If the resistance value of the doped silicon film is too low and it is expected that it will be difficult to satisfy the relationship of the above equation 20, etc., the capacitive element 27C may be provided to adjust the time constant τ. good. Even with such a configuration, the effects of the above-described embodiment can be obtained.

（変形例４）
「比較器の構成が異なる形態１」
本変形例は実施形態１乃至３と比べて、比較器Ｃｏｍｐの構成が異なっている。それ以外の構成は、実施形態１及び実施形態３とほぼ同様である。実施形態１乃至３では、比較器Ｃｏｍｐはカレントミラー型差動増幅回路からなっていた。これに対して、本変形例では、比較器Ｃｏｍｐを複数個（典型的には二個）のカレントミラー型差動増幅回路を直列接続させても良い。一段のカレントミラー型差動増幅回路の出力の振幅が電源電圧よりも小さい場合でも、複数段直列接続させる事で、論理回路２９の第二入力は電源電圧に一致し、上述の実施形態の効果を得る事が可能となる。 (Modification 4)
"Mode 1 with different comparator configuration"
This modification differs from the first to third embodiments in the configuration of the comparator Comp. Other configurations are almost the same as those of the first and third embodiments. In the first to third embodiments, the comparator Comp is composed of a current mirror type differential amplifier circuit. On the other hand, in this modification, a plurality of (typically two) comparators Comp may be connected in series with a current mirror type differential amplifier circuit. Even when the amplitude of the output of the single-stage current mirror type differential amplifier circuit is smaller than the power supply voltage, the second input of the logic circuit 29 matches the power supply voltage by connecting a plurality of stages in series, and the effect of the above-described embodiment Can be obtained.

（変形例５）
「比較器の構成が異なる形態２」
本変形例は実施形態１乃至３と比べて、比較器Ｃｏｍｐの構成が異なっている。それ以外の構成は、実施形態１及び実施形態３とほぼ同様である。実施形態１乃至３では、比較器Ｃｏｍｐの出力が論理回路２９の第二入力に直に接続されていた。比較器Ｃｏｍｐからの出力の振幅は電源電圧（第二電位と第一電位との差）に一致するとは限らない。斯うした場合、比較器Ｃｏｍｐの出力と論理回路２９の第二入力との間にバッファー回路を備えても良い。バッファー回路には第一電位や第二電位が供給される。バッファー回路の一例としては、インバーター回路を偶数個直列に接続したものである。比較器Ｃｏｍｐからの出力の振幅が電源電圧よりも小さい場合でも、バッファー回路を比較器Ｃｏｍｐの出力と論理回路２９の第二入力との間に設ける事で、論理回路２９の第二入力は電源電圧に一致し、上述の実施形態の効果を得る事が可能となる。 (Modification 5)
“Form 2 with different comparator configuration”
This modification differs from the first to third embodiments in the configuration of the comparator Comp. Other configurations are almost the same as those of the first and third embodiments. In the first to third embodiments, the output of the comparator Comp is directly connected to the second input of the logic circuit 29. The amplitude of the output from the comparator Comp does not necessarily match the power supply voltage (difference between the second potential and the first potential). In such a case, a buffer circuit may be provided between the output of the comparator Comp and the second input of the logic circuit 29. A first potential and a second potential are supplied to the buffer circuit. As an example of the buffer circuit, an even number of inverter circuits are connected in series. Even if the amplitude of the output from the comparator Comp is smaller than the power supply voltage, the buffer circuit is provided between the output of the comparator Comp and the second input of the logic circuit 29, so that the second input of the logic circuit 29 is the power supply. It is possible to obtain the effect of the above-described embodiment in accordance with the voltage.

Ｃｏｍｐ…比較器、ＦＳＦ…第一強電界、ＦＷＦ…第一弱電界、ＳＳＦ…第二強電界、１０…表示部、２０…画素、２２…画素電極、２３…共通電極、２４…電気泳動材料、２５Ｄ…ダイナミックメモリー、２５Ｓ…スタティックメモリー、２６…駆動トランジスター、２７…第一電位維持回路、２７Ｃ…容量素子、２８…第二電位回復回路、２９…論理回路、３０…走査線、４０…信号線、５０…共通電位線、５５…各種電位線、６０…制御部、７０…駆動回路、７１…コントローラー、７２…走査線駆動回路、７３…信号線駆動回路、７４…電位供給回路、８０…画像信号処理部、９０…記憶部、１００…電子機器、１１０…フレームメモリー、１２０…操作部、１３０…画像信号供給回路、１４０…制御回路、１５０…電気泳動装置、２１１…第一選択トランジスター、２１２…第二選択トランジスター、２５１…第一電極、２５２…第二電極、２５３…第一インバーター回路、２５４…第二インバーター回路、２５５…メモリコントロラー、４００…電子ペーパー、４１０…本体、５００…電子ノート、５０１…カバー、５５１…第一配線、５５２…第二配線、５５３…基準電位線。   Comp ... Comparator, FSF ... First strong electric field, FWF ... First weak electric field, SSF ... Second strong electric field, 10 ... Display unit, 20 ... Pixel, 22 ... Pixel electrode, 23 ... Common electrode, 24 ... Electrophoretic material , 25D ... dynamic memory, 25S ... static memory, 26 ... drive transistor, 27 ... first potential maintaining circuit, 27C ... capacitance element, 28 ... second potential recovery circuit, 29 ... logic circuit, 30 ... scanning line, 40 ... signal 50, common potential line, 55 ... various potential lines, 60 ... control unit, 70 ... drive circuit, 71 ... controller, 72 ... scanning line drive circuit, 73 ... signal line drive circuit, 74 ... potential supply circuit, 80 ... Image signal processing unit, 90 ... storage unit, 100 ... electronic device, 110 ... frame memory, 120 ... operation unit, 130 ... image signal supply circuit, 140 ... control circuit, 150 ... electrophoresis device, DESCRIPTION OF SYMBOLS 11 ... 1st selection transistor, 212 ... 2nd selection transistor, 251 ... 1st electrode, 252 ... 2nd electrode, 253 ... 1st inverter circuit, 254 ... 2nd inverter circuit, 255 ... Memory controller, 400 ... Electronic paper , 410, main body, 500, electronic notebook, 501, cover, 551, first wiring, 552, second wiring, 553, reference potential line.

Claims (12)

第一データ又は第二データを記憶する記憶回路と、第二電位回復回路と、画素電極と、共通電極と、前記画素電極と前記共通電極との間に発生する電界が印加される電気泳動材料と、を備え、
前記第二電位回復回路は、前記画素電極に前記第二データに相当する電位（第二電位）が供給された後に前記画素電極の電位（画素電位）が前記第二電位から基準電位に変化した際に、前記画素電位を前記第二電位に回復させる事を特徴とする電気泳動装置。 An electrophoretic material to which a memory circuit that stores first data or second data, a second potential recovery circuit, a pixel electrode, a common electrode, and an electric field generated between the pixel electrode and the common electrode is applied And comprising
The second potential recovery circuit changes the potential of the pixel electrode (pixel potential) from the second potential to the reference potential after the potential corresponding to the second data (second potential) is supplied to the pixel electrode. In this case, the electrophoresis apparatus restores the pixel potential to the second potential. 前記画素電極に前記第二電位が供給された場合には、前記画素電位は前記第二電位と前記基準電位との間で振動する事を特徴とする請求項１に記載の電気泳動装置。   The electrophoretic device according to claim 1, wherein when the second potential is supplied to the pixel electrode, the pixel potential vibrates between the second potential and the reference potential. 第一電位維持回路を備え、
前記第一電位維持回路は、前記画素電極に前記第一データに相当する電位（第一電位）が供給された場合には、前記画素電位を前記第一電位に維持する事を特徴とする請求項１又は２に記載の電気泳動装置。 A first potential maintaining circuit;
The first potential maintaining circuit maintains the pixel potential at the first potential when a potential (first potential) corresponding to the first data is supplied to the pixel electrode. Item 3. The electrophoresis apparatus according to Item 1 or 2. 走査信号が供給される走査線と、画像信号が供給される信号線と、第一電位が供給される第一配線と、第二電位が供給される第二配線と、基準電位が供給される基準電位線と、第一選択トランジスターと、第二選択トランジスターと、記憶回路と、第二電位回復回路と、画素電極と、共通電極と、前記画素電極と前記共通電極との間に発生する電界が印加される電気泳動材料と、を備え、
前記第一選択トランジスターのソースとドレインとの一方は前記信号線に電気的に接続され、
前記第一選択トランジスターのソースとドレインとの他方と、前記第二選択トランジスターのソースとドレインとの一方と、前記記憶回路と、前記第二電位回復回路の第一入力と、が電気的に接続され、
前記第二選択トランジスターのソースとドレインとの他方と、前記画素電極と、前記第二電位回復回路の第二入力と、前記第二電位回復回路の出力と、が電気的に接続され、
前記第一選択トランジスターのゲートと前記第二選択トランジスターのゲートとは前記走査線に電気的に接続され、
前記第二電位回復回路の第三入力と前記基準電位線とが電気的に接続され、
前記第二電位回復回路と前記第二配線とが電気的に接続される事を特徴とする電気泳動装置。 A scanning line to which a scanning signal is supplied, a signal line to which an image signal is supplied, a first wiring to which a first potential is supplied, a second wiring to which a second potential is supplied, and a reference potential are supplied. An electric field generated between a reference potential line, a first selection transistor, a second selection transistor, a memory circuit, a second potential recovery circuit, a pixel electrode, a common electrode, and the pixel electrode and the common electrode. An electrophoretic material to which is applied, and
One of the source and the drain of the first selection transistor is electrically connected to the signal line,
The other of the source and drain of the first selection transistor, one of the source and drain of the second selection transistor, the storage circuit, and the first input of the second potential recovery circuit are electrically connected. And
The other of the source and drain of the second selection transistor, the pixel electrode, the second input of the second potential recovery circuit, and the output of the second potential recovery circuit are electrically connected,
A gate of the first selection transistor and a gate of the second selection transistor are electrically connected to the scanning line;
A third input of the second potential recovery circuit and the reference potential line are electrically connected;
An electrophoretic device, wherein the second potential recovery circuit and the second wiring are electrically connected. 前記第二電位回復回路は、比較器と、論理回路と、前記第二配線にソースとドレインとの一方が電気的に接続された駆動トランジスターと、を有し、
前記第二電位回復回路の第一入力は前記論理回路の第一入力に電気的に接続され、
前記第二電位回復回路の第二入力は前記比較器の反転入力に電気的に接続され、
前記第二電位回復回路の第三入力は前記比較器の非反転入力に電気的に接続され、
前記比較器の出力は前記論理回路の第二入力に電気的に接続され、
前記論理回路の出力は前記駆動トランジスターのゲートに電気的に接続され、
前記第二電位回復回路の出力は前記駆動トランジスターのソースとドレインとの他方である事を特徴とする請求項４に記載の電気泳動装置。 The second potential recovery circuit includes a comparator, a logic circuit, and a driving transistor in which one of a source and a drain is electrically connected to the second wiring,
A first input of the second potential recovery circuit is electrically connected to a first input of the logic circuit;
A second input of the second potential recovery circuit is electrically connected to an inverting input of the comparator;
A third input of the second potential recovery circuit is electrically connected to a non-inverting input of the comparator;
An output of the comparator is electrically connected to a second input of the logic circuit;
The output of the logic circuit is electrically connected to the gate of the drive transistor;
The electrophoretic device according to claim 4, wherein an output of the second potential recovery circuit is the other of a source and a drain of the driving transistor. 前記論理回路はナンド回路であり、前記駆動トランジスターはＰ型トランジスターであり、前記第二電位は前記第一電位よりも高電位である事を特徴とする請求項５に記載の電気泳動装置。   The electrophoretic device according to claim 5, wherein the logic circuit is a NAND circuit, the driving transistor is a P-type transistor, and the second potential is higher than the first potential. 前記論理回路はアンド回路であり、前記駆動トランジスターはＮ型トランジスターであり、前記第二電位は前記第一電位よりも高電位である事を特徴とする請求項５に記載の電気泳動装置。   The electrophoretic device according to claim 5, wherein the logic circuit is an AND circuit, the drive transistor is an N-type transistor, and the second potential is higher than the first potential. 前記論理回路はノア回路であり、前記駆動トランジスターはＮ型トランジスターであり、前記第二電位は前記第一電位よりも低電位である事を特徴とする請求項５に記載の電気泳動装置。   The electrophoretic device according to claim 5, wherein the logic circuit is a NOR circuit, the driving transistor is an N-type transistor, and the second potential is lower than the first potential. 前記論理回路はオア回路であり、前記駆動トランジスターはＰ型トランジスターであり、前記第二電位は前記第一電位よりも低電位である事を特徴とする請求項５に記載の電気泳動装置。   The electrophoretic device according to claim 5, wherein the logic circuit is an OR circuit, the driving transistor is a P-type transistor, and the second potential is lower than the first potential. 第一電位維持回路を備え、
前記第一電位維持回路の第一端子は前記第一配線に電気的に接続され、
前記第一電位維持回路の第二端子は前記画素電極に電気的に接続される事を特徴とする請求項４乃至９のいずれか一項に記載の電気泳動装置。 A first potential maintaining circuit;
A first terminal of the first potential maintaining circuit is electrically connected to the first wiring;
The electrophoretic device according to claim 4, wherein the second terminal of the first potential maintaining circuit is electrically connected to the pixel electrode. 前記第一電位維持回路は抵抗素子を含む事を特徴とする請求項１０に記載の電気泳動装置。   The electrophoresis apparatus according to claim 10, wherein the first potential maintaining circuit includes a resistance element. 請求項１乃至１１のいずれか一項に記載の電気泳動装置を備えた事を特徴とする電子機器。   An electronic apparatus comprising the electrophoresis apparatus according to any one of claims 1 to 11.

Images