JP2015092626A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、ゲート電極を有するトランジスタを含むスタンダードセルを複数、組み合わせて配置し相互に接続することにより所望の回路が形成された半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit in which a desired circuit is formed by arranging a plurality of standard cells including a transistor having a gate electrode in combination and connecting them together.
一般に、スタンダードセルでは、直交する２方向（いわゆる縦方向と横方向）の少なくとも一方のサイズは数種類、例えば３種類程度に規格化されている。いわゆる縦方向のサイズは、スタンダードセルの“高さ”と呼ばれ、この高さが３種類程度に規格化、統一化されている。ここでは、このセルのサイズ（高さ）が半導体基板と垂直方向の構造的な高さと混同し誤解を生むため、当該セルのサイズを“高さ”とは呼ばない。その代わり、以下では、このサイズを“規格セル長”と便宜的に呼ぶ。
スタンダードセルの規格セル長はＬＳＩ全体では数種類の場合でも、効率的なセル敷き詰めのために、同じ回路ブロック内など局所的に見ると同じ長さのものが用いられる。
したがって、同じ規格セル長をもつ様々な種類のスタンダードセルが用意され、ライブラリ登録される。一般に、スタンダードセルの内部配線等のパターンは規格セル長方向に配置スペースが限られている。
In general, in a standard cell, at least one size in two orthogonal directions (so-called vertical direction and horizontal direction) is standardized to several types, for example, about three types. The so-called vertical size is called the “height” of the standard cell, and this height is standardized and unified to about three types. Here, since the size (height) of the cell is confused with the structural height in the direction perpendicular to the semiconductor substrate, the size of the cell is not called “height”. Instead, in the following, this size is referred to as “standard cell length” for convenience.
Even if there are several types of standard cell lengths in the entire LSI, the standard cells having the same length are used when viewed locally, such as within the same circuit block, for efficient cell laying.
Therefore, various types of standard cells having the same standard cell length are prepared and registered in the library. In general, the arrangement space for the internal wiring pattern of the standard cell is limited in the standard cell length direction.
これに対し、スタンダードセルの共通セル長方向と直交する方向（いわゆる横方向）のサイズは、ゲート回路の規模に応じて様々な大きさが存在する。以下、共通セル長と直交する方向のセルサイズを、“任意セル長”と便宜的に呼ぶ。 On the other hand, there are various sizes of the standard cells in the direction orthogonal to the common cell length direction (so-called lateral direction) depending on the scale of the gate circuit. Hereinafter, the cell size in the direction orthogonal to the common cell length is referred to as “arbitrary cell length” for convenience.
スタンダードセル方式を用いて設計されるロジック回路は、通常、ＮＭＯＳトランジスタとＰＭＯＳトランジスタをＶＤＤ線とＶＳＳ線間に直列接続して、ゲートを共有するインバータを最も基本的な回路構成とする。ロジック回路の最も基本的なスタンダードセルは、ＶＤＤ線とＶＳＳ線を交互に並行配置したときに、ＶＤＤ線中心とＶＳＳ線中心との距離を規格セル長とし、ＶＤＤ線やＶＳＳ線に沿った方向を任意セル長方向とする。そして、任意セル長のサイズをスタンダードセルの回路規模に応じて適宜増減することで、この最も基本的なスタンダードセルが設計される。このような基本スタンダードセルは、ＮＭＯＳとＰＭＯＳのゲートの長さ合計に対応したＣＭＯＳ対１つ分の規格セル長を有する。このような基本セルは、単一のＣＭＯＳ対に対応する高さを有することから、以下、これを“シングルハイトセル”と呼ぶ。
このようなＣＭＯＳ対１つ分の規格セル長を有するスタンダードセルのレイアウトは、例えば特許文献１に記載されている。
In a logic circuit designed using the standard cell system, an NMOS transistor and a PMOS transistor are usually connected in series between a VDD line and a VSS line, and an inverter sharing a gate has the most basic circuit configuration. The most basic standard cell of the logic circuit is that when the VDD line and the VSS line are alternately arranged in parallel, the distance between the VDD line center and the VSS line center is the standard cell length, and the direction along the VDD line or the VSS line. Is the arbitrary cell length direction. The most basic standard cell is designed by appropriately increasing or decreasing the size of the arbitrary cell length according to the circuit scale of the standard cell. Such a basic standard cell has a standard cell length equivalent to one CMOS corresponding to the total gate length of NMOS and PMOS. Since such a basic cell has a height corresponding to a single CMOS pair, it is hereinafter referred to as a “single height cell”.
Such a layout of a standard cell having a standard cell length corresponding to one CMOS is described in
ところが、スタンダードセルで実現しようとする回路がインバータやＮＡＮＤ回路といった基本的なロジックゲート回路であれば問題ないが、回路の規模によってはシングルハイトセル構成が適さない場合がある。 However, there is no problem if the circuit to be realized by the standard cell is a basic logic gate circuit such as an inverter or a NAND circuit, but the single height cell configuration may not be suitable depending on the scale of the circuit.
例えば幾つものＣＭＯＳ対の共通ゲートを同相駆動する必要がある回路構成のスタンダードセルが存在する。
このスタンダードセルでは、個々のＣＭＯＳ対のＰＭＯＳトランジスタゲートとＮＭＯＳトランジスタゲートはポリシリコン等のゲート線自身でつながっているが、幾つかのゲート線同士をさらに短絡する必要がある。そのため、上層配線（通常、第１層目のメタル配線）でゲート線同士を接続する。しかし、スタンダードセル内には、トランジスタのゲートを他のトランジスタのソースやドレインと接続する内部配線が他にも多数必要となり、ゲート線同士を上層配線で接続するスペースが確保できない場合がある。
For example, there are standard cells having a circuit configuration in which common gates of several CMOS pairs need to be driven in the same phase.
In this standard cell, the PMOS transistor gate and NMOS transistor gate of each CMOS pair are connected by a gate line of polysilicon or the like, but some gate lines need to be further short-circuited. Therefore, the gate lines are connected by an upper layer wiring (usually a first layer metal wiring). However, in the standard cell, a large number of other internal wirings that connect the gates of the transistors to the sources and drains of other transistors are required, and there is a case where a space for connecting the gate lines to each other by upper layer wirings cannot be secured.
仮にスペースを確保できたとしても、複雑に屈曲した配線設計が必要となり、設計やマスク作製の作業性を低下させ、コスト増加を招くことが考えられる。 Even if a space can be secured, it is necessary to design a wiring that is bent in a complicated manner, thereby reducing the workability of design and mask fabrication, and increasing the cost.
スペース確保ができない場合、スタンダードセル仕様で規格セル長を大きくして余裕を持たせるか、さらに上層の配線を利用するしかない。
しかしながら、規格セル長を大きくすると、当該セルのＣＭＯＳ対以外の部分や、インバータ等の小規模な基本回路に無駄が生じる。また、さらに上層の配線、例えば２層目のメタル配線層を利用すると、このことが、２層目のメタル配線層で形成することが決められている他の配線の配置スペースを圧迫する。
If space cannot be secured, the standard cell specification can only be increased by increasing the standard cell length or using upper layer wiring.
However, when the standard cell length is increased, a portion other than the CMOS pair of the cell and a small basic circuit such as an inverter are wasted. Further, when an upper layer wiring, for example, a second metal wiring layer is used, this places pressure on the arrangement space of other wirings that are determined to be formed by the second metal wiring layer.
本発明は、複数の相補トランジスタ対（例えば、ＣＭＯＳ対）を同相駆動するような回路を実現するためのスタンダードセルを含む場合に、スペースの無駄が生じ難くコスト的にも有利なセル配置構成の半導体集積回路を提供するものである。 In the present invention, when a standard cell for realizing a circuit for driving a plurality of complementary transistor pairs (for example, CMOS pairs) in the same phase is included, it is difficult to waste space and is advantageous in terms of cost. A semiconductor integrated circuit is provided.
本発明に関わる半導体集積回路においては、一対の対向辺の間隔であるセル長が規格化されたスタンダードセルを複数、組み合わせて配置し相互に接続することにより所望の回路が形成され、そのための複数のスタンダードセルに相補同相駆動型のスタンダードセルを含む。相補同相駆動型のスタンダードセルは、相補の導電型を有しゲート電極が相互接続される相補トランジスタ対を複数含み、相補トランジスタ対のＮ（≧２）対が同相駆動されるセルである。また、相補同相駆動型のスタンダードセルは、前記相補トランジスタ対の１対分に対応した基本セル長のＭ（Ｎ≧Ｍ≧２）倍のＭ倍セル長で、前記規格化されたセル長のサイズが規定されている。そして、相補同相駆動型のスタンダードセルにおいて、同相駆動されるＮ対の相補トランジスタ対の少なくともＭ対分の共通ゲート電極が前記Ｍ倍セル長の方向に直線配置されている。 In the semiconductor integrated circuit according to the present invention, a desired circuit is formed by arranging and connecting a plurality of standard cells each having a standardized cell length, which is the distance between a pair of opposing sides, and connecting them together. The standard cell of complementary common-phase drive type is included in this standard cell. The complementary common-mode driven standard cell includes a plurality of complementary transistor pairs having complementary conductivity types and gate electrodes connected to each other, and N (≧ 2) pairs of complementary transistor pairs are driven in the same phase. In addition, the complementary common-phase drive type standard cell has a cell length that is M times (N ≧ M ≧ 2) times the basic cell length corresponding to one pair of the complementary transistor pairs, and has the normalized cell length. Size is prescribed. In the complementary common-phase driving type standard cell, at least M common gate electrodes of N complementary transistor pairs driven in common are linearly arranged in the direction of the M-fold cell length.
本発明では、好適に、前記基本セル長のスタンダードセルであるシングルハイトセルと、前記Ｍ倍セル長の前記相補同相駆動型のスタンダードセルであるマルチハイトセルとが、前記所望の回路を形成するために隣接して配置されている。また、好適に、隣接配置されたときに前記シングルハイトセルと電源線が共有可能な電源線配置構造を、前記マルチハイトセルが有する。 In the present invention, preferably, the single-height cell that is a standard cell having the basic cell length and the multi-height cell that is the complementary common-phase drive type standard cell having the M-fold cell length form the desired circuit. Because of this, they are placed next to each other. Preferably, the multi-height cell has a power supply line arrangement structure that can share the power line with the single height cell when adjacently arranged.
本発明の半導体集積回路が有する上記構成によれば、同相駆動のために電気的に短絡する必要がある場合、その同相駆動される複数の相補トランジスタ対分のゲート電極が、共通ゲート線自身で一体形成されている。したがって、その分だけゲート線短絡のための内部配線数が削減され、無駄なスペースも生じない。また、複雑な形状の内部配線の形成も必要ない。 According to the above configuration of the semiconductor integrated circuit of the present invention, when it is necessary to electrically short for common mode driving, the gate electrodes for the plurality of complementary transistor pairs driven in common mode are formed by the common gate line itself. It is integrally formed. Therefore, the number of internal wires for shorting the gate line is reduced by that amount, and no useless space is generated. Further, it is not necessary to form a complicated internal wiring.
上記好適な構成によれば、隣接するシングルハイトセルと電源線共有構造を有するため、スタンダードセル配置方式の利点を阻害しない。このときシングルハイトセルは小規模回路に適した必要最小限の基本セル長としておけばよい。マルチハイトセルの規格セル長は、その基本セル長の複数倍となるため、マルチハイトセルの規格セル長は大きくしても周囲の他のセルとの電源共有構造は確保できる。また、この場合、シングルハイトセルは小規模回路に適した必要最小限の大きさを有するため、その意味でもスペース的な無駄が生じない。 According to the above preferred configuration, since it has a power line sharing structure with an adjacent single height cell, it does not hinder the advantages of the standard cell arrangement method. At this time, the single height cell may be set to the minimum basic cell length suitable for a small circuit. Since the standard cell length of the multi-height cell is a multiple of the basic cell length, a power supply sharing structure with other surrounding cells can be secured even if the standard cell length of the multi-height cell is increased. In this case, since the single height cell has a minimum necessary size suitable for a small-scale circuit, there is no waste of space in that sense.
本発明によれば、複数の相補トランジスタ対（例えば、ＣＭＯＳ対）を同相駆動するような回路を実現するためのスタンダードセルを含む場合に、スペースの無駄が生じにくくコスト的にも有利なセル配置構成の半導体集積回路を提供することができる。 According to the present invention, when a standard cell for realizing a circuit for driving a plurality of complementary transistor pairs (for example, CMOS pairs) in the same phase is included, a cell arrangement that is less likely to waste space and is advantageous in terms of cost. A semiconductor integrated circuit having a configuration can be provided.
本発明の実施形態を、ダブルハイトとトリプルハイトの回路セルを主な例として図面を参照して説明する。
１．第１の実施の形態：本発明が適用されたダブルハイトセルを４つの適用例（回路例）によって示す実施形態。適用例１と２では比較例１と２を用いて本発明適用の効果を説明する。
２．第２の実施の形態：本発明が適用されたトリプルハイトセルの実施形態。
３．第３の実施の形態：本発明が適用されたＬ字セル（トリプルハイトセルと同じ機能をダブルハイトで実現したもの）の実施形態。
４．変形例：基板コンタクトに関する変形例を２つ説明する。
An embodiment of the present invention will be described with reference to the drawings by taking double-height and triple-height circuit cells as main examples.
1. First Embodiment: An embodiment in which a double height cell to which the present invention is applied is shown by four application examples (circuit examples). In application examples 1 and 2, the effects of the present invention will be described using comparative examples 1 and 2.
2. Second Embodiment: Embodiment of triple height cell to which the present invention is applied.
3. Third Embodiment: An embodiment of an L-shaped cell to which the present invention is applied (the same function as a triple height cell is realized by a double height).
4). Variations: Two variations regarding the substrate contact will be described.
＜１．第１の実施の形態＞
［１．全体のレイアウト］
図１は、実施形態に関わる集積回路の平面を、セル配置に着目して模式的に示す図である。
図１において四角の領域の各々をセルと呼ぶ。符号“ＳＣ”で示すセルがスタンダードセルである。スタンダードセルＳＣとは、予め設計され標準化されライブラリ登録されている、インバータやＮＡＮＤゲート等の機能回路セルである。スタンダードセルＳＣはデータの集合であるが、当該データを基に製造されたデバイスの一部を指す場合もある。詳細は後述するが、半導体集積回路の設計では、ライブラリ登録されているスタンダードセルを組み合わせて配置する。その配置によって電源電圧線や基準電圧線（例えばＧＮＤ線）はデータ上で相互にほぼ繋がる。配置後に信号線等を接続することによって所望の回路を得る。ここまでの配置配線は、設計支援装置によるデータ上の作業である。
<1. First Embodiment>
[1. Overall layout]
FIG. 1 is a diagram schematically illustrating a plane of an integrated circuit according to the embodiment, paying attention to a cell arrangement.
In FIG. 1, each square area is called a cell. A cell indicated by a symbol “SC” is a standard cell. The standard cell SC is a functional circuit cell such as an inverter or NAND gate that is designed in advance, standardized, and registered in the library. The standard cell SC is a collection of data, but may refer to a part of a device manufactured based on the data. Although details will be described later, in designing a semiconductor integrated circuit, standard cells registered in a library are combined and arranged. Due to the arrangement, the power supply voltage line and the reference voltage line (for example, GND line) are almost connected to each other on the data. A desired circuit is obtained by connecting signal lines and the like after the arrangement. The placement and routing up to this point is a work on data by the design support apparatus.
図１は半導体集積回路のセル配置に着目する模式平面図であるが、データ上のセル配置図としても通用する。
図１に示す半導体集積回路１内に、様々な大きさのスタンダードセルＳＣが組み合わせて配置され、所望の回路が実現されている。ここで所望の回路は、個々のスタンダードセルＳＣの機能回路が何であるか、どのように組み合わせるかによって、論理回路であれば任意に実現できる。図１は一般化された図であり、所望の回路自体が何であるかは任意である。
FIG. 1 is a schematic plan view paying attention to the cell arrangement of the semiconductor integrated circuit, but it is also applicable as a cell arrangement diagram on data.
In the semiconductor integrated
スタンダードセル設計方式は、ＡＳＩＣ(Application Specific Integrated Circuit)やＡＳＳＰ(Application Specific Standard Product)などの設計で用いられる。ＡＳＩＣは、顧客ごとに特定の用途に特化して開発・製造されたＩＣであり、ＡＳＳＰは複数の顧客に汎用部品として開発・製造されたＩＣである。 The standard cell design method is used for designing ASIC (Application Specific Integrated Circuit), ASSP (Application Specific Standard Product), and the like. The ASIC is an IC developed and manufactured for a specific purpose for each customer, and the ASSP is an IC developed and manufactured as a general-purpose component by a plurality of customers.
ここでスタンダードセルＳＣのサイズについて説明する。
スタンダードセルＳＣは、一般的に、直交する２辺の一方に沿った方向のセル長が規格化、統一化されている。このセル長方向を、以下“規格セル長方向”と呼ぶ。規格セル長方向のサイズ（規格セル長）は、ＩＣ全体でみると１種類とは限らず数種類、例えば３種類とすることもある。ただし、今までは、１つの回路ブロックや所望の機能を達成する回路など、局所的にみれば規格セル長は１つに揃えられていた。本発明の実施形態では、１つの回路ブロックや所望の機能を達成する回路など、局所的な回路において、この規格セル長が複数存在することが大きな特徴のひとつである。
Here, the size of the standard cell SC will be described.
In the standard cell SC, the cell length in the direction along one of two orthogonal sides is generally standardized and unified. This cell length direction is hereinafter referred to as “standard cell length direction”. The size in the standard cell length direction (standard cell length) is not limited to one type in the whole IC, but may be several types, for example, three types. However, until now, the standard cell length has been uniformed to one when viewed locally, such as one circuit block or a circuit that achieves a desired function. In the embodiment of the present invention, one of the major features is that a plurality of standard cell lengths exist in a local circuit such as one circuit block or a circuit that achieves a desired function.
この特徴に関し、図１の例ではスタンダードセルＳＣとして、通常のシングルハイト・スタンダードセルＳＨＳＣと、マルチハイト・スタンダードセルＭＨＳＣとが混在している。ここではマルチハイト・スタンダードセルＭＨＳＣとして、規格セル長がシングルハイト・スタンダードセルＳＨＳＣの２倍のダブルハイト・スタンダードセルＷＨＳＣと、３倍のトリプルハイト・スタンダードセルＴＨＳＣとを例示する。 With respect to this feature, in the example of FIG. 1, a standard single-height standard cell SHSC and a multi-height standard cell MHSC are mixed as standard cells SC. Here, as the multi-height standard cell MHSC, a double-height standard cell WHSC whose standard cell length is twice that of the single-height standard cell SHSC and a triple-height standard cell THSC which is three times as many are illustrated.
規格セル長方向と直交する方向では、任意にセルサイズを決めることができる。ただし、設計効率や整合性上の要請から、任意といっても離散的にとり得るサイズ（グリッド数で規定）が決められていることが一般的である。以下、規格セル長方向と直交する方向を“任意セル長方向”と呼ぶ。 The cell size can be arbitrarily determined in the direction orthogonal to the standard cell length direction. However, in general, the size that can be taken discretely (defined by the number of grids) is determined from the request for design efficiency and consistency. Hereinafter, the direction orthogonal to the standard cell length direction is referred to as “arbitrary cell length direction”.
図１に示すように回路ブロック内では、任意セル長方向に長いＶＤＤ線とＶＳＳ線が、規格セル長方向に交互に配置されている。ＶＤＤ線とＶＳＳ線の間隔は、シングルハイト・スタンダードセルＳＨＳＣの高さに対応している。
さらに、ダブルハイト・スタンダードセルＷＨＳＣは、規格セル長方向の両端辺に沿って２本のＶＳＳ線が配置され、その間の中央をＶＤＤ線が貫く符号“ＷＨＳＣ１”で示すタイプを含む。また、ダブルハイト・スタンダードセルＷＨＳＣは、これとは逆に、両端辺にそって２本のＶＤＤ線が配置され、その間の中央をＶＳＳ線が貫く符号“ＷＨＳＣ２”で示すタイプを含む。この２つのタイプのどちらかに統一してもよいが、ここでは配置効率の観点から２つのタイプが混在させている。
As shown in FIG. 1, in the circuit block, VDD lines and VSS lines that are long in the arbitrary cell length direction are alternately arranged in the standard cell length direction. The interval between the VDD line and the VSS line corresponds to the height of the single height standard cell SHSC.
Further, the double-height standard cell WHSC includes a type indicated by a symbol “WHSC1” in which two VSS lines are arranged along both ends in the standard cell length direction and a VDD line passes through the center between them. On the contrary, the double height standard cell WHSC includes a type indicated by a symbol “WHSC2” in which two VDD lines are arranged along both sides and a VSS line penetrates the center between them. Although these two types may be unified, two types are mixed here from the viewpoint of arrangement efficiency.
［シングルハイト・レイアウト］
次に、シングルハイト・スタンダードセルＳＨＳＣとマルチハイト・スタンダードセルＭＨＳＣを同一回路ブロック内で混在させる理由を、シングルハイトセルだけで設計する主手法の不利益を述べて明らかにする。
[Single height layout]
Next, the reason why the single-height standard cell SHSC and the multi-height standard cell MHSC are mixed in the same circuit block will be clarified by describing the disadvantage of the main method of designing with only the single-height cell.
図２（Ａ）〜図２（Ｃ）は、ＣＭＯＳロジック回路を形成するにシングルハイトのレイアウト手法で設計されたシングルハイト・スタンダードセルを３種類示している。
これらのシングルハイト・スタンダードセルＳＨＳＣ＿１,ＳＨＳＣ＿２,ＳＨＳＣ＿３は、ＰＭＯＳトランジスタのソースまたはドレインとなるＰ型不純物領域１３Ｐと、ＮＭＯＳトランジスタのソースまたはドレインとなるＮ型不純物領域１３Ｎが、ＶＤＤ線とＶＳＳ線間に並列配置されている。これは、ＣＭＯＳロジック回路がインバータを基本とするためである。インバータ入力を成すポリシリコン・ゲート電極２０Ａ,２０Ｂが、Ｐ型不純物領域１３Ｐを含む矩形領域（以下、Ｐ型不純物領域１３Ｐと同一符号を付して“ＰＭＯＳ活性領域１３Ｐ”と呼ぶ）と直交するように直線配線されている。また、このポリシリコン・ゲート電極２０Ａ,２０Ｂは、Ｎ型不純物領域１３Ｎを含む矩形領域（以下、Ｎ型不純物領域１３Ｎと同一符号を付して“ＮＭＯＳ活性領域１３Ｎ”と呼ぶ）に対しても直交するように直線配置されている（図２（Ａ）および（Ｃ））。したがって、シングルハイト・スタンダードセルは、相補トランジスタ対（ＮＭＯＳとＰＭＯＳのペア）に対応した高さ（規格セル長）を有する。
FIGS. 2A to 2C show three types of single-height standard cells designed by a single-height layout method for forming a CMOS logic circuit.
These single-height standard cells SHSC_1, SHSC_2, and SHSC_3 include a P-
このようなスタンダードセル構成では、相補トランジスタ対の縦に長い共通ゲート電極（以下、ＣＭＯＳゲート線）が横並びになる。このため、ＣＭＯＳゲート線同士、または、ＣＭＯＳゲート線と他のノード（トランジスタのソースやドレイン等）を接続する内部配線の本数が増大する。また、数多い内部配線を限られたスペースに配置する必要から、どうしても配線パターンが複雑になる。そのため、メタルやポリシリコンのレイアウト図形において頂点や屈折部分が多くなり、形状が複雑になる。 In such a standard cell configuration, the vertically long common gate electrodes (hereinafter referred to as CMOS gate lines) of the complementary transistor pairs are arranged side by side. For this reason, the number of internal wirings connecting the CMOS gate lines or connecting the CMOS gate line to another node (source, drain, etc. of the transistor) increases. In addition, since it is necessary to arrange a large number of internal wirings in a limited space, the wiring pattern is inevitably complicated. This increases the number of vertices and refracted portions in a metal or polysilicon layout figure, which complicates the shape.
先端プロセスにおいては、パターン形状が複雑になればなるほど、デザインルールの制約を受ける。また、パターン形状が複雑だとマスク製作における光学近接補正（ＯＰＣ）処理に時間がかかり、あるいは、生産向けデザイン（ＤＦＭ）の観点で不利になる。ここでＤＦＭ（Design For Manufacturing）とは、ＬＳＩ製造時の問題を設計段階で解消するための技術であり、セルレイアウトでは形状がシンプルであれば、より製造時ばらつきが少ないデバイスを実装できるため、この観点は重要である。
さらに、ＯＰＣ補正の難しさ等に起因して、このことが実デバイスの歩留まりを低下させる原因にもなりかねない。
以上が、シングルハイト・スタンダードセルＳＨＳＣだけでロジック回路を設計する際に蒙る第１の不利益である。
In advanced processes, the more complex the pattern shape, the more restricted the design rules. Also, if the pattern shape is complicated, it takes time for optical proximity correction (OPC) processing in mask fabrication, or it is disadvantageous from the viewpoint of design for production (DFM). Here, DFM (Design For Manufacturing) is a technology for solving problems at the time of LSI manufacturing at the design stage. If the shape is simple in the cell layout, devices with less variation during manufacturing can be mounted. This viewpoint is important.
Furthermore, due to the difficulty of OPC correction and the like, this may cause a decrease in the yield of actual devices.
The above is the first disadvantage encountered when designing a logic circuit using only the single height standard cell SHSC.
第２の不利益としては、スペースの無駄が生じやすいことを挙げることができる。
クロックツリーなどに使用されるスタンダードセルは、クロック遅延が同じになるようにＰＭＯＳとＮＭＯＳとのサイズ比を変えてレイアウトされる場合がある。例えば、通常のスタンダードセル（ＳＨＳＣ＿１：図２（Ａ））に対して、ＰＭＯＳサイズを大きくしたスタンダードセル（ＳＨＳＣ＿２：図２（Ｂ））が存在する場合がある。あるいは、ＮＭＯＳトランジスタサイズを小さくしたスタンダードセル（ＳＨＳＣ＿３：図２（Ｃ））が存在する場合がある。
The second disadvantage is that space is likely to be wasted.
A standard cell used for a clock tree or the like may be laid out by changing the size ratio of PMOS and NMOS so that the clock delay is the same. For example, there may be a standard cell (SHSC_2: FIG. 2B) with a larger PMOS size than a normal standard cell (SHSC_1: FIG. 2A). Alternatively, there may be a standard cell (SHSC_3: FIG. 2C) in which the NMOS transistor size is reduced.
この場合、ＰＭＯＳ活性領域１３Ｐを横方向に大きくすると、図２（Ｂ）のようにＮＭＯＳトランジスタの形成領域に空きが生じる。逆にＮＭＯＳ活性領域１３Ｎを縦に小さくすると、スタンダードセルＳＣ自体の面積増加はないが、面積使用効率自体は低下する。これらは必要な機能に対するスペースの無駄であり、高密度実装ができない理由のひとつとなっている。
In this case, when the PMOS
本発明の実施形態では、この２つの不利益を解消することが可能な相補トランジスタ対（例えばＣＭＯＳ対）型スタンダードセルの構成を提案する。本発明が適用されるのは、相補トランジスタ対型スタンダードセルのうち、複数の相補トランジスタ対が同相駆動される相補同相駆動型のスタンダードセルである。 The embodiment of the present invention proposes a configuration of a complementary transistor pair (for example, CMOS pair) type standard cell that can eliminate these two disadvantages. The present invention is applied to a complementary common-phase drive type standard cell in which a plurality of complementary transistor pairs are driven in the same phase among the complementary transistor pair-type standard cells.
以下、本発明が適用される相補同相駆動型のダブルハイト・スタンダードセルＷＨＳＣのレイアウト構成を回路例とともに3例示す。 Hereinafter, three layout examples of the complementary common-phase drive type double-height standard cell WHSC to which the present invention is applied are shown together with circuit examples.
［第１の適用例］
図３に、本発明を適用するスタンダードセルＳＣの回路例として、半加算器セルの等価回路を示す。図３に示す半加算器は、キャリーアウト部（ＣＯ部）と１ビット加算部（Ｓｕｍ部）に大別される。半加算器は、第１および第２入力ビット（Ａ１,Ａ２）を入力して、１桁目の半加算結果である半加算ビット（Ｓ）と、桁上がりを示すキャリーアウトビット（以下、桁上げビット（ＣＯ））とを出力する回路である。
なお、図３において同じ入力等が与えられるＣＭＯＳ対のゲートを双方向矢印で指し示している。
[First application example]
FIG. 3 shows an equivalent circuit of a half adder cell as a circuit example of the standard cell SC to which the present invention is applied. The half adder shown in FIG. 3 is roughly divided into a carry-out unit (CO unit) and a 1-bit adder unit (Sum unit). The half adder receives the first and second input bits (A1, A2), the half addition bit (S) that is the half addition result of the first digit, and the carry out bit (hereinafter referred to as a digit) indicating the carry. And a raise bit (CO)).
In FIG. 3, the gates of the CMOS pair to which the same input or the like is given are indicated by bidirectional arrows.
キャリーアウト部（ＣＯ）は、２つのＰＭＯＳトランジスタＰ１,Ｐ２と２つのＮＭＯＳトランジスタＮ１,Ｎ２からなるＮＡＮＤ回路と、１つのＰＭＯＳトランジスタＰ３と１つのＮＭＯＳトランジスタＮ３からなるインバータとを有する。両者は符合“３１”により示す配線（内部配線３１）で接続され、そこに反転桁上げビット（ＮＣＯ）が出現する。“Ｐ１とＮ１”のＣＭＯＳ対に第１入力ビットＡ１が与えられ、“Ｐ２とＮ２”のＣＭＯＳ対に第２入力ビットＡ２が与えられる。 The carry-out unit (CO) includes a NAND circuit composed of two PMOS transistors P1, P2 and two NMOS transistors N1, N2, and an inverter composed of one PMOS transistor P3 and one NMOS transistor N3. Both are connected by a wiring (internal wiring 31) indicated by the reference numeral “31”, and an inverted carry bit (NCO) appears there. The first input bit A1 is applied to the CMOS pair “P1 and N1”, and the second input bit A2 is applied to the CMOS pair “P2 and N2”.
１ビット加算部（Ｓｕｍ）は、４つのＰＭＯＳトランジスタＰ４〜Ｐ７と、４つのＮＭＯＳトランジスタＮ４〜Ｎ７で構成され、反転桁上げビット（ＮＣＯ）と第１および第２入力ビット（Ａ１,Ａ２）を入力とする。１ビット加算部（Ｓｕｍ）は、１ビットの加算を行う回路であるが出力も１ビットである。このため１ビット加算部（Ｓｕｍ）は、第１入力ビットＡ１と第２入力ビットＡ２が共に“１（例えばＨレベル）”の場合は、“０（例えばＬレベル）”である反転桁上げビット（ＮＣＯ）の助けを借りて出力を“０”とする半加算動作を行う。 The 1-bit adder (Sum) is composed of four PMOS transistors P4 to P7 and four NMOS transistors N4 to N7, and includes an inverted carry bit (NCO) and first and second input bits (A1, A2). As input. The 1-bit addition unit (Sum) is a circuit that performs addition of 1 bit, but the output is also 1 bit. Therefore, the 1-bit adder (Sum) is an inverted carry bit that is “0 (for example, L level)” when both the first input bit A1 and the second input bit A2 are “1 (for example, H level)”. A half addition operation is performed with the output set to “0” with the help of (NCO).
このような構成において、入力ビット対（Ａ１,Ａ２）＝（Ｌ,Ｌ）の場合は、ＰＭＯＳトランジスタＰ１とＰ２がオンするため、“ＮＣＯ＝Ｈ、ＣＯ＝Ｌ”となって桁上がりは生じない。また、ＰＭＯＳトランジスタＰ５とＰ６が共にオンするため、最終段のインバータの入力ノードを形成する内部接続線３３の電位である反転半加算ビット（ＮＳ）＝“Ｈ”となり、内部接続線３４から半加算ビット（Ｓ）＝“Ｌ”が出力される。
In such a configuration, when the input bit pair (A1, A2) = (L, L), the PMOS transistors P1 and P2 are turned on, so that “NCO = H, CO = L” and a carry occurs. Absent. Further, since both PMOS transistors P5 and P6 are turned on, the inverted half addition bit (NS) = “H”, which is the potential of the
入力ビット対（Ａ１,Ａ２）＝（Ｈ,Ｌ）の場合は、ＰＭＯＳトランジスタＰ１はオフするが、ＰＭＯＳトランジスタＰ２がオンするため、同様に、“ＮＣＯ＝Ｈ、ＣＯ＝Ｌ”となって桁上がりは生じない。また、ＮＭＯＳトランジスタＮ４とＮ５が共にオンするため、反転半加算ビット（ＮＳ）＝“Ｌ”となり、半加算ビット（Ｓ）＝“Ｈ”が出力される。 In the case of the input bit pair (A1, A2) = (H, L), the PMOS transistor P1 is turned off, but the PMOS transistor P2 is turned on, so that “NCO = H, CO = L” similarly. There is no rise. Further, since both the NMOS transistors N4 and N5 are turned on, the inverted half addition bit (NS) = “L” and the half addition bit (S) = “H” is output.
入力ビット対（Ａ１,Ａ２）＝（Ｌ,Ｈ）の場合は、ＰＭＯＳトランジスタＰ２はオフするが、ＰＭＯＳトランジスタＰ１がオンするため、同様に、“ＮＣＯ＝Ｈ、ＣＯ＝Ｌ”となって桁上がりは生じない。また、ＮＭＯＳトランジスタＮ４とＮ６が共にオンするため、反転半加算ビット（ＮＳ）＝“Ｌ”となり、半加算ビット（Ｓ）＝“Ｈ”が出力される。 When the input bit pair (A1, A2) = (L, H), the PMOS transistor P2 is turned off, but since the PMOS transistor P1 is turned on, similarly, “NCO = H, CO = L” and the digit is changed. There is no rise. Further, since both the NMOS transistors N4 and N6 are turned on, the inverted half addition bit (NS) = “L” and the half addition bit (S) = “H” is output.
そして、入力ビット対（Ａ１,Ａ２）＝（Ｈ,Ｈ）の場合は、今までとは逆にロー側のＮＭＯＳトランジスタＮ１とＮ２が共にオンするため、“ＮＣＯ＝Ｌ、ＣＯ＝Ｈ”となって桁上がりが発生する。一方、“ＮＣＯ＝Ｌ”となる影響で、ＰＭＯＳトランジスタＰ５とＰ６がオフでも、それと並列なＰＭＯＳトランジスタＰ４がオンするため、反転半加算ビット（ＮＳ）＝“Ｈ”となり、半加算ビット（Ｓ）＝“Ｌ”が出力される。 In the case of the input bit pair (A1, A2) = (H, H), the low-side NMOS transistors N1 and N2 are turned on contrary to the conventional case, so that “NCO = L, CO = H”. A carry occurs. On the other hand, because of the influence of “NCO = L”, the PMOS transistor P4 in parallel with the PMOS transistors P5 and P6 is turned on, so that the inverted half addition bit (NS) = “H” and the half addition bit (S ) = “L” is output.
図４は、本発明を適用することによって設計された図３の回路のレイアウト図である。
図４に図解するスタンダードセルは、中央にＶＤＤ線が配置されるダブルハイト・スタンダードセルＷＨＳＣ１（図１）の例である。
このダブルハイト・スタンダードセルＷＨＳＣ１は、規格セル長方向（縦方向）の中央を任意セル長方向（横方向）に長くＶＤＤ線３０Ｄが配置されている。また、横方向の一方のセル外枠短辺を幅中心として通るＶＳＳ線３０Ｓ１と、他方のセル外枠短辺を幅中心として通るＶＳＳ線３０Ｓ２とが、互いに並行に、かつＶＤＤ線３０Ｄと並行に配線されている。ＶＤＤ線３０Ｄと２本のＶＳＳ線３０Ｓ１,３０Ｓ２は、第１層目の配線層（１Ｍ）をパターニングして形成されている。
FIG. 4 is a layout diagram of the circuit of FIG. 3 designed by applying the present invention.
The standard cell illustrated in FIG. 4 is an example of a double height standard cell WHSC1 (FIG. 1) in which a VDD line is arranged in the center.
In the double-height standard cell WHSC1, the
図３で説明した桁上げビット（ＣＯ）を発生する回路（ＣＯ部）が、ＶＳＳ線３０Ｓ１とＶＤＤ線３０Ｄを共有してセル下半分に配置されている。また、半加算ビット（Ｓ）を発生する回路（Ｓｕｍ部）が、ＶＳＳ線３０Ｓ２とＶＤＤ線３０Ｄを共有してセル上半分に配置されている。
The circuit (CO unit) that generates the carry bit (CO) described with reference to FIG. 3 is arranged in the lower half of the cell sharing the VSS line 30S1 and the
セル内部を通る電源線（ＶＤＤ線３０Ｄ）の中心線を対称軸として、同じ導電型の活性領域、ここではＰＭＯＳ活性領域１１Ｐと１２Ｐが線対称配置されている。また、ＰＭＯＳ活性領域１１ＰとＶＳＳ線３０Ｓ１との間に、ＮＭＯＳ活性領域１１Ｎが配置され、ＰＭＯＳ活性領域１２ＰとＶＳＳ線３０Ｓ２との間に、ＮＭＯＳ活性領域１２Ｎが配置されている。
The active regions of the same conductivity type, here the PMOS
これらの４つの活性領域は、周囲を素子分離絶縁層１０に囲まれて孤立して配置され、その配置形状が電源線と並行な横長となっている。
なお、ＣＯ部のトランジス多数が６であるのに対して、Ｓｕｍ部では８であるため、ＰＭＯＳ活性領域１２ＰとＮＭＯＳ活性領域１２Ｎは、ＮＭＯＳ活性領域１１ＮやＰＭＯＳ活性領域１１Ｐより長い形状となっている。
These four active regions are arranged in isolation by being surrounded by the element
Since the number of transistors in the CO part is 6, whereas the number in the Sum part is 8, the PMOS
これら４つの活性領域を縦（規格セル長方向）に貫いて３本の共通ゲート電極２１〜２３が直線配置されている。
共通ゲート電極２１は、図３で第１入力ビットＡ１を入力するトランジスタ（Ｐ１,Ｎ１,Ｐ５,Ｎ５）の共通ゲートを構成しており、図４では、同一符号を付して各トランジスタの形成位置を示している。
共通ゲート電極２２は、図３で第２入力ビットＡ２を入力するトランジスタ（Ｐ２,Ｎ２,Ｐ６,Ｎ６）の共通ゲートを構成しており、また、共通ゲート電極２３は、図３で反転桁上げビット（ＮＣＯ）を入力するトランジスタ（Ｐ３,Ｎ３,Ｐ４,Ｎ４）の共通ゲートを構成している。これらのトランジスタについても、図４で同一符号を付して各形成位置を示している。
Three
The
The
一方、残る２つのトランジスタ（Ｐ７,Ｎ７）の共通ゲート電極２４は、Ｓｕｍ部内で反転半加算ビット（ＮＳ）を入力させる必要から、ＰＭＯＳ活性領域１２ＰとＮＭＯＳ活性領域１２Ｎを貫いて他の共通ゲート電極より短く配置されている。
On the other hand, the
図３に示す内部配線３１〜３５は、同一符号を付した第１層目の配線層（１Ｍ）の配線として図４のような形状で、適宜、異なるトランジスタのソース、ドレイン、ゲートを接続するために配置されている。具体的な接続関係は、図３を参照すれば明らかなため省略する。
The
［発明適用によるレイアウトの特徴］
このようなレイアウトの特徴の第１は、シングルレイアウトの電源線配置との接続ルールが維持されていることである。つまり、ＶＳＳ線３０Ｓ１とＶＤＤ線３０Ｄとの関係、ＶＳＳ線３０Ｓ２とＶＤＤ線３０Ｄとの関係は、シングルハイト・スタンダードセルＳＨＳＣ（図１）の規格セル長に対応している。この対応関係は、シングルハイトセルをダブルハイトセルに隣接させたときに電源線を共有化することを可能としている。そのために、当該ダブルハイト・スタンダードセルＷＨＳＣ１は、シングルハイトセルの規格セル長を基本セル長として、その複数Ｍ（≧２、ここではＭ＝２）の規格セル長を有する。
[Features of the layout by applying the invention]
A first feature of such a layout is that a connection rule with a single layout power supply line arrangement is maintained. That is, the relationship between the VSS line 30S1 and the
第２の特徴として、同相駆動される相補トランジスタ対の複数Ｍ（ここではＭ＝２）対分のゲート電極が共通ゲート電極として直線配置されている。
このゲート電極の共通化は、内部配線の数を減らし、他の内部配線に配線の余裕を生じさせる。内部配線層の配置に余裕があると、複雑な形状にしなくても配線できる場合があり、歩留まりや製造のし易さが向上するという利点をもたらし得る。また、上層配線を利用してゲート間接続を行う必要がないため上層配線の配置にも余裕が生まれる。特に本回路例の場合、後述する比較例のようにさらに上層の第２層目の配線層でゲート間接続を行う必要がなくなり、その分、多層配線リソースの有効利用が図れ、コスト低減効果も伴う。
As a second feature, gate electrodes for a plurality of M (here, M = 2) pairs of complementary transistor pairs driven in phase are linearly arranged as a common gate electrode.
This common use of the gate electrode reduces the number of internal wirings and causes a wiring margin in other internal wirings. If there is a margin in the arrangement of the internal wiring layer, wiring may be performed without using a complicated shape, which can bring about an advantage of improving yield and ease of manufacturing. In addition, since it is not necessary to connect the gates using the upper layer wiring, there is a margin in the arrangement of the upper layer wiring. In particular, in the case of this circuit example, it is not necessary to perform gate-to-gate connection in the second wiring layer, which is an upper layer, as in the comparative example described later. Accompany.
第３の特徴として、中間を通る（Ｍ−１）本の電源線、ここではＭ＝２であるから１本のＶＤＤ線３０Ｄを中心に、同じ導電型の活性領域（１１Ｎと１２Ｎ）が線対称配置されている。
The third feature is that (M−1) power supply lines passing through the middle, here M = 2, so that the active region (11N and 12N) of the same conductivity type is centered on one
さらに第４の特徴として、２つの活性領域の離間幅内に位置する素子分離絶縁層１０の部分において、これに重なるゲート電極全てが、上記同相駆動される相補トランジスタ対の共通ゲート電極２１〜２３となっていることである。これに対し、共通ゲート電極２４は、複数の相補トランジスタ対の共通電極ではなく、１つの相補トランジスタ対内のＮＭＯＳトランジスタとＰＭＯＳトランジスタの共通電極である。このような電極は、２つの活性領域の離間幅内に位置する素子分離絶縁層１０の部分とは重なっていない（この素子分離領域部分より外側の部分で素子分離領域と重なっている）。
Further, as a fourth feature, in the part of the element
この第４の特徴の意味は、そうでない場合を考えると明らかである。つまり、この活性領域離間幅内に、上方と下方のそれぞれから入る２つのゲート電極が延在し活性領域離間幅内で分離されているとする。その場合、フォトマスクずれを考慮して各ゲート電極を確実に活性領域と重ねるための合わせ余裕（トレランス）に加えて、電極自身の分離スペースが必要である。そのため、活性領域間を縮小することに限界がある。 The meaning of this fourth feature is clear when considering the other case. That is, it is assumed that two gate electrodes entering from the upper and lower sides extend within the active region separation width and are separated within the active region separation width. In this case, in addition to the alignment margin (tolerance) for reliably overlapping each gate electrode with the active region in consideration of the photomask shift, a separation space for the electrode itself is required. For this reason, there is a limit to reducing the space between the active regions.
一方、本発明が適用された図４のレイアウトの場合、ゲート電極が分離されていないため、この部分で上記トレランスを考慮する必要もないし、もちろん分離スペースも必要ない。必要なのは素子分離のために必要な離間幅であるが、それさえ確保できれば２つの活性領域をぎりぎりまで近づけることができ、その分、規格セル長方向に余裕が生まれる。規格セル長はシングルハイトセルのＭ倍と決められているため基本セル長を見直す以外に変更の方法はない。この余裕の発生は、定められた規格セル長の方向内でチャネル幅（一般にはゲート幅とも呼ばれる）を大きくしてトランジスタサイズを拡大することに寄与し、あるいは、他の内部配線層の配置に余裕をもたらす。内部配線層の配置に余裕があると、複雑な形状にしなくても配線できる場合があり、歩留まりや製造のし易さが向上するという利点をもたらす。 On the other hand, in the layout of FIG. 4 to which the present invention is applied, since the gate electrodes are not separated, it is not necessary to consider the tolerance in this portion, and of course, no separation space is necessary. What is required is a separation width necessary for element isolation, but if it can be ensured, the two active regions can be brought to the limit, and a margin is created in the standard cell length direction accordingly. Since the standard cell length is determined to be M times the single height cell, there is no change method other than reviewing the basic cell length. The occurrence of this margin contributes to increasing the channel width (generally also referred to as gate width) in the direction of the specified standard cell length and increasing the transistor size, or to the arrangement of other internal wiring layers. To afford. If there is a margin in the arrangement of the internal wiring layers, wiring may be possible without using a complicated shape, resulting in the advantage of improved yield and ease of manufacturing.
以上の特徴は、後述するトリプルハイト以上でも同様である。
次に、以上の特徴と効果をさらに明確なものとするため、本発明が適用されていない比較例を説明する。
The above features are the same for the triple height or later described later.
Next, in order to further clarify the above features and effects, a comparative example to which the present invention is not applied will be described.
［比較例１］
図５は、図４と同じ回路（図３）を横長のシングルハイトセルで実現した場合の比較例１のレイアウト図である。
基本的にゲート電極の共通化以外は、図４と図５は非常に似ており、同一構成は同一符号を付して説明を省略化する。
[Comparative Example 1]
FIG. 5 is a layout diagram of Comparative Example 1 when the same circuit (FIG. 3) as FIG. 4 is realized by a horizontally long single height cell.
4 and 5 are very similar except for the common gate electrode, and the same components are denoted by the same reference numerals and description thereof is omitted.
図５において、ＣＯ部とＳｕｍ部は、共通なＶＤＤ線３０ＤとＶＳＳ線３０Ｓの間に並列に配置され、両者から電源供給を受ける。
また、図４で１本であった直線配置の共通ゲート電極２１が、図５では各々がＣＭＯＳ１対分の２つの共通ゲート電極２１Ａ,２１Ｂに分かれて左右に配置されている。同様に、１本の共通ゲート電極２２が左右の２つの共通ゲート電極２２Ａ,２２Ｂに分かれて配置され、１本の共通ゲート電極２３が左右の２つの共通ゲート電極２３Ａ,２３Ｂに分かれて配置されている。
In FIG. 5, the CO unit and the Sum unit are arranged in parallel between the
Further, the
共通ゲート線が２つに分かれて配置されているため、図５において双方向矢印で示すゲート電極間を電気的に短絡する必要がある。 Since the common gate line is divided into two, it is necessary to electrically short-circuit the gate electrodes indicated by the double arrows in FIG.
これらの接続を達成するには、第１案として、共通ゲート電極自身（ゲート・ポリシリコン層）で横方向の接続を達成する方法が考えられる。
共通ゲート電極２１Ａ,２１Ｂ同士を短絡するパターンとするには、例えば、ＰＭＯＳ活性領域１１Ｐまたは１２ＰとＶＤＤ線３０Ｄとの間のスペースを規格セル長方向に拡げる必要がある。また、共通ゲート電極２２Ａ,２２Ｂ同士を短絡するパターンとするには、例えば、ＮＭＯＳ活性領域１１Ｎまたは１２ＮとＶＳＳ線３０Ｓとの間のスペースを規格セル長方向に拡げる必要がある。その場合でも、共通ゲート電極２３Ａ,２３Ｂ同士を短絡することができないため、この残りの１対の共通ゲート電極は、第１層目の配線層（１Ｍ）を利用して短絡せざるを得ない。
In order to achieve these connections, as a first proposal, a method of achieving a lateral connection with the common gate electrode itself (gate polysilicon layer) can be considered.
In order to make a pattern in which the
第１案では、共通ゲート電極２本分の配置スペース確保のために、その分、規格セル長方向にセル長を拡大する必要があるが、このことはスタンダードセルアレイ全体でスペース的に大きな無駄が発生するため、到底採用できない。 In the first proposal, in order to secure an arrangement space for two common gate electrodes, it is necessary to expand the cell length in the standard cell length direction, which is a wasteful space in the entire standard cell array. Because it occurs, it cannot be adopted.
そこで第２案として、第２配線層（２Ｍ）を利用する方法が考えられる。
図５において、電源線（３０Ｄ,３０Ｓ）や内部配線（３１〜３３）の活性領域コンタクトのための枝部を後退させれば、少なくとも１本程度は共通ゲート線の短絡のための第１層目の配線層（１Ｍ）の配置スペースを確保できそうである。しかし、３本とも接続するにはスペース的に無理があり、少なくとも１本は、さらに上層の第２配線層（２Ｍ）を利用せざるを得ない。
Therefore, as a second plan, a method using the second wiring layer (2M) can be considered.
In FIG. 5, if the branches for the active region contact of the power supply lines (30D, 30S) and the internal wirings (31-33) are retracted, at least about the first layer for short-circuiting the common gate line An arrangement space for the wiring layer (1M) of the eye is likely to be secured. However, it is impossible to connect all three wires, and at least one of them must use the second upper wiring layer (2M).
その一方、第１入力ビットＡ１、第２入力ビットＡ２および半加算ビット（Ｓ）は、図５では不図示の隣接セルとの接続を示していない。この隣接セルとの接続に第２配線層（２Ｍ）を利用してもよいが、図５のパターンではその必要もない。この３つのビットの入出力線を第１層目の配線層（１Ｍ）のパターンを変更して達成できる。
そのような場合でも、共通ゲート電極同士の接続のためだけに第２配線層（２Ｍ）を利用することを必須とする図５の配置は、配線層リソースを無駄に使用し、大幅なコスト増を招く不利益がある。
On the other hand, the first input bit A1, the second input bit A2, and the half-added bit (S) do not indicate connection with an adjacent cell (not shown) in FIG. The second wiring layer (2M) may be used for connection to the adjacent cell, but this is not necessary in the pattern of FIG. These three bit input / output lines can be achieved by changing the pattern of the first wiring layer (1M).
Even in such a case, the arrangement of FIG. 5 that requires the use of the second wiring layer (2M) only for the connection between the common gate electrodes wastes wiring layer resources and significantly increases the cost. There is a disadvantage that invites.
このように上記第１案、第２案の両方とも大幅なコスト増を招くおそれが高いという不利益がある。図４の配置はこのような不利益を招かない点で図５の比較例より優れている。
なお、図４ではＣＯ部においてトランジスタが少ない分、空きスペースがあり、この空きスペースは図５においては生じていない。しかし、この空きスペースは任意セル長方向の空きスペースであり、図１からも分かるように任意セル長方向の空きスペースはもともと多数存在する。したがって、本発明の適用によって任意セル長方向のサイズが多少大きくなってもコスト増に与える影響はないか、あっても非常に軽微である。むしろ、規格セル長を拡大する必要がない、あるいは、上層配線を利用する必要がないという本発明適用により利益が、この任意セル長方向のサイズが大きくなるという不利益を補って余りあるため、本発明の適用はコスト削減に有効である。
As described above, both the first and second plans have a disadvantage that there is a high risk of causing a significant cost increase. The arrangement of FIG. 4 is superior to the comparative example of FIG. 5 in that it does not cause such disadvantages.
In FIG. 4, there is an empty space corresponding to a small number of transistors in the CO section, and this empty space is not generated in FIG. However, this empty space is an empty space in the arbitrary cell length direction, and as can be seen from FIG. 1, there are originally many empty spaces in the arbitrary cell length direction. Therefore, even if the size in the arbitrary cell length direction is somewhat increased by the application of the present invention, there is no influence on the increase in cost, or it is very slight. Rather, there is no need to expand the standard cell length, or there is no need to use the upper layer wiring, the benefit of the present invention is more than compensated for the disadvantage of increasing the size in the arbitrary cell length direction, The application of the present invention is effective for cost reduction.
また、本発明の適用によって、第１層目の配線層（１Ｍ）やポリシリコンの配線パターンのレイアウト図形において頂点や屈折部分が減少し、形状が単純化している。本発明の適用は、ＯＰＣ処理を含むマスク作製工数、設計工数を減らし、その意味でも製造コストの削減や歩留まり向上がさらに進むという、生産向けデザイン（ＤＦＭ）の観点からの利益をもたらすものである。 Also, by applying the present invention, the vertex and the refracted portion are reduced in the layout pattern of the first wiring layer (1M) and the polysilicon wiring pattern, and the shape is simplified. The application of the present invention brings about benefits from the viewpoint of production design (DFM) in that the man-hours for mask production including OPC processing and the man-hours for design are reduced, and in that sense, the manufacturing cost is reduced and the yield is further improved. .
［第２適用例］
図６（Ａ）と図６（Ｂ）に、別の適用例として、クロックバッファのセルの回路記号と等価回路図を示す。
クロックバッファは、図６（Ａ）に示すようにインバータを偶数段、縦続接続させたセルであり、そのセルから出力されるクロックのデューティ比ができるだけ同じになるように設計される。このため、通常のバッファよりもＰＭＯＳサイズが大きいか、ＮＭＯＳサイズが小さいのが一般的である。
[Second application example]
FIG. 6A and FIG. 6B show a circuit symbol and an equivalent circuit diagram of a clock buffer cell as another application example.
The clock buffer is a cell in which an even number of stages of inverters are cascade-connected as shown in FIG. 6A, and the duty ratio of the clock output from the cell is designed to be the same as much as possible. For this reason, the PMOS size is generally larger than the normal buffer or the NMOS size is smaller.
具体的なクロックバッファの回路では、図６（Ｂ）に示すように、図６（Ａ）の縦続接続されたインバータＩＮＶ１,ＩＮＶ２の各々がインバータ２つを並列接続させて構成されている。このように、１段目、２段目それぞれのインバータＩＮＶ１,ＩＮＶ２を、２つのインバータを並列接続した形で実現すると、インバータの駆動力が確保できる上、本発明を適用しやすくなる。 In a specific clock buffer circuit, as shown in FIG. 6B, each of the cascaded inverters INV1 and INV2 in FIG. 6A is configured by connecting two inverters in parallel. As described above, when the inverters INV1 and INV2 in the first stage and the second stage are realized in a form in which two inverters are connected in parallel, the driving force of the inverter can be secured and the present invention can be easily applied.
図７に、図６の回路図をダブルハイトでレイアウトした例を示す。
このレイアウト図では、ＶＤＤ線３１Ｄが規格セル長の中央を任意セル長方向に長く配線され、これと並行に、規格セル長両側の２つの短辺を幅中心とする２つのＶＳＳ線３１Ｓ１,３１Ｓ２が配置されている。これらの３本の電源線は、第２配線層（２Ｍ）を利用して形成されている。
FIG. 7 shows an example in which the circuit diagram of FIG. 6 is laid out at double height.
In this layout diagram, the
具体的なセル内の回路構成、接続関係は、回路自体が簡単なものであるため説明を省略する。ここで第１適用例と同じ符号の構成として、素子分離絶縁層１０、ＰＭＯＳ活性領域１１Ｐ,１２Ｐ、ＮＭＯＳ活性領域１１Ｎ,１２Ｎが第１適用例と同様に配置されている。活性領域へのコンタクトは、第１適用例では電源線の枝部を設けることで達成していたが、ここでは第１層目の配線層（１Ｍ）で形成された電源接続線３９Ｄ１,３９Ｄ２,３９Ｓ１,３９Ｓ２を設けることで、これを達成している。
The specific circuit configuration and connection relationship in the cell are not described because the circuit itself is simple. Here, as a configuration having the same reference numerals as in the first application example, the element
内部配線３６,３７は、図６（Ｂ）に示すようにインバータＩＮＶ１,ＩＮＶ２間の接続配線として、第１層目の配線層（１Ｍ）から形成されている。また、内部配線３８は、インバータＩＮＶ２の出力配線として、第１層目の配線層（１Ｍ）から形成され、ＶＤＤ線３１Ｄの下層を規格セル長方向に長く配線されている。
As shown in FIG. 6B, the
共通ゲート電極２５,２６は、第１適用例の共通ゲート電極２１〜２３（図４）と同様、規格セル長方向に長く互いに並行に配置されている。なお、この共通ゲート線の配置により形成されるＣＭＯＳ対は、図６（Ｂ）と同一符号を付して図７のレイアウト図に示している。
Similar to the
このレイアウトにおいても、図４と同様、通常のシングルハイトセルでは使用できないＶＤＤ線付近の領域までＰＭＯＳトランジスタを形成することができる。また、第１層目の配線層（１Ｍ）までの配線層で規格セル長方向のサイズを拡大することなくシンプルな配線層パターンでレイアウト設計が可能である。そのため、セル面積の増加や空き領域増加を招かずにＰＭＯＳのサイズを大きくでき、歩留まりが高い低コストの半導体集積回路を実現できる。 In this layout as well, as in FIG. 4, the PMOS transistor can be formed up to a region near the VDD line that cannot be used in a normal single height cell. In addition, the layout design is possible with a simple wiring layer pattern without increasing the size in the standard cell length direction in the wiring layers up to the first wiring layer (1M). Therefore, the size of the PMOS can be increased without causing an increase in cell area or an increase in free space, and a low-cost semiconductor integrated circuit with a high yield can be realized.
図８は、規格セル長方向の中央を通って任意セル長方向に長いＶＳＳ線３１Ｓを有するレイアウト図である。このようなレイアウトは、図４の第１適用例でも可能である。
図８が図７と異なる点として、中央にＶＳＳ線３１Ｓが配線され、規格セル長方向の両側のセル短辺に沿ってＶＤＤ線３１Ｄ１,３１Ｄ２が配線されている。これに伴って、ＮＭＯＳトランジスタとＰＭＯＳトランジスタトランジスタの規格セル長方向の配置が図７とは逆である。その他の構成は、図８は図７と共通する。
FIG. 8 is a layout diagram having a
8 differs from FIG. 7 in that a
［比較例２］
図９は、図７および図８に対する比較例となるセルのレイアウト図である。
[Comparative Example 2]
FIG. 9 is a layout diagram of a cell as a comparative example with respect to FIGS.
図９の横方向のレイアウトでは、ＰＭＯＳ活性領域をＶＤＤ線に近づけることが図７のようにできず、またＮＭＯＳ活性領域をＶＳＳ線に近づけることが図８のようにできない。図９では、この２点からトランジスタサイズが制約を受けて、その面積を大きくできない不利益がある。また、共通ゲート電極２５,２６の各々が、Ｈ形状となっているため直線形状の図７や図８の場合より、その配置面積が任意セル長方向に大きい不利益がある。さらに、符号“３６＋３７”で示す、図７および図８の内部配線３６,３７の機能をあわせた内部配線、ならびに、内部配線３８の形状が複雑である。このため、任意セル長のセルサイズがこの点でも大きくなっており、さらにセルを微細化したときにＯＰＣ処理が困難になり歩留まりを落とす可能性が高いという不利益がある。
In the horizontal layout of FIG. 9, the PMOS active region cannot be brought closer to the VDD line as shown in FIG. 7, and the NMOS active region cannot be brought closer to the VSS line as shown in FIG. In FIG. 9, the transistor size is restricted by these two points, and there is a disadvantage that the area cannot be increased. Further, since each of the
言い換えると、図７や図８の本発明が適用されたレイアウトでは、これらの図９がかかえる不利益を解消している。 In other words, in the layout to which the present invention shown in FIGS. 7 and 8 is applied, the disadvantages associated with FIGS. 9A and 9B are eliminated.
［第３適用例］
図１０に、第２適用例の変形に関する第３適用例の等価回路図を示す。
図１０に示すクロックバッファでは、図６（Ｂ）と比較すると、図６（Ｂ）のインバータＩＮＶ１においてＰＭＯＳトランジスタＰ１１とＰ１２に代えて１つのサイズが大きいＰＭＯＳトランジスタＰ１０ａを設けている。このことはインバータＩＮＶ２においても同様である。つまり、図６（Ｂ）のＰＭＯＳトランジスタＰ１３とＰ１４に代えて１つのサイズが大きいＰＭＯＳトランジスタＰ１０ｂを設けている。
[Third application example]
FIG. 10 shows an equivalent circuit diagram of a third application example relating to a modification of the second application example.
In the clock buffer shown in FIG. 10, as compared with FIG. 6B, the inverter INV1 of FIG. 6B is provided with a PMOS transistor P10a having one larger size instead of the PMOS transistors P11 and P12. The same applies to the inverter INV2. That is, one large PMOS transistor P10b is provided instead of the PMOS transistors P13 and P14 of FIG.
図１１に、図１０の回路を実現するセルの平面図を示す。
図１１を図７と比較すると、図７では上下に分離されていたＰＭＯＳ活性領域１２Ｐと１１Ｐが１つの縦長のＰＭＯＳ活性領域１３Ｐに置き換わっている。そのため、図７では必要であった活性領域間の分離領域（素子分離絶縁層１０の一部）が不要となり、その分、ＰＭＯＳトランジスタのサイズを大きくできる。あるいは、ＰＭＯＳトランジスタのサイズが同じならば、ＮＭＯＳトランジスタのサイズを大きくする余裕が生まれる。
なお、図７に対する図８の変形は、図１１に対しても同様に可能である。
FIG. 11 is a plan view of a cell that realizes the circuit of FIG.
Comparing FIG. 11 with FIG. 7, the PMOS
The modification of FIG. 8 with respect to FIG. 7 can be similarly applied to FIG.
［第４適用例］
図１２（Ａ）と図１２（Ｂ）に、図６を変形した別の適用例として、分岐出力可能なクロックバッファのセルの回路記号と等価回路図を示す。
図１２の回路が図６の回路と異なる点は、後段のインバータＩＮＶ２がインバータＩＮＶ２ＡとインバータＩＮＶ２Ｂとに分割して、それぞれに出力ノードを備えることである。図１２（Ｂ）において、インバータＩＮＶ２Ａの出力ノードを構成する内部配線３８Ａと、インバータＩＮＶ２Ｂの出力ノードを構成する内部配線３８Ｂとが分離して設けられている。その他の構成は、図１２と図６とは基本的に同じである。
[Fourth application example]
12A and 12B show a circuit symbol and an equivalent circuit diagram of a clock buffer cell capable of branch output as another application example obtained by modifying FIG.
The circuit of FIG. 12 is different from the circuit of FIG. 6 in that the inverter INV2 in the subsequent stage is divided into an inverter INV2A and an inverter INV2B, and each has an output node. In FIG. 12B, the
図１３に、図１２の回路図をダブルハイトでレイアウトした例を示す。
分岐出力型のクロックバッファは、出力ノードが内部配線３８Ａと内部配線３８Ｂで分離されていることに対応して、その出力ノードの内部配線を中央のＶＤＤ線３１Ｄと交差させる必要がない。このため、図１３に示すように、ＶＤＤ線３１Ｄ（およびＶＳＳ線３１Ｓ１,３１Ｓ２）を第１層目の配線層（１Ｍ）で形成できる。電源線と各活性領域との接続は、各電源線の幹線から延びる分岐線により達成されている。図１３のその他の構成は、図７と共通する。
FIG. 13 shows an example in which the circuit diagram of FIG. 12 is laid out at double height.
In the branch output type clock buffer, the output node is separated by the
＜２．第２の実施の形態＞
本第２の実施形態は、規格セル長が基本セル長の３倍のトリプルハイトセルを、図７や図８の変形として示すものである。
<2. Second Embodiment>
In the second embodiment, a triple height cell whose standard cell length is three times the basic cell length is shown as a modification of FIG. 7 or FIG.
図１４に、第２の実施形態に関わるレイアウト図を示す。
例えば図１４の上の２段のダブルハイト部分を図８と同様とみなした場合、最下段の部分が図８に付加されている。あるいは、下の２段のダブルハイト部分を図７と同様とみなした場合、最上段の部分が図７に付加されている。図１４では、前者の見方で、追加部分に新たな符号を付して示している。
なお、図１４のレイアウト図で実現される等価回路は、図６（Ｂ）のインバータＩＮＶ１,ＩＮＶ２の各々を、３並列インバータ構成としたものである。
FIG. 14 is a layout diagram related to the second embodiment.
For example, if the upper two double-height parts in FIG. 14 are considered to be the same as in FIG. 8, the lowermost part is added to FIG. Alternatively, when the lower two-stage double height portion is regarded as similar to FIG. 7, the uppermost portion is added to FIG. In FIG. 14, the additional part is shown with a new reference numeral in the former view.
Note that the equivalent circuit realized in the layout diagram of FIG. 14 is configured such that each of the inverters INV1 and INV2 of FIG.
追加部分（最下段の部分）において、符号“１０Ｐ”がＰＭＯＳ活性領域を示し、符号“１０Ｎ”がＮＭＯＳ活性領域を示す。また、符号“３１Ｄ０”で示すＶＳＳ線が新たに追加されている。このＶＳＳ線３１Ｄ０とＶＤＤ線３１Ｄ１にそれぞれ、第１層目の配線層（１Ｍ）で形成された電源接続線３９Ｓ２と電源接続線３９Ｄ２が設けられている。電源接続線３９Ｓ２と電源接続線３９Ｄ２は、それぞれＮＭＯＳ活性領域１０ＮとＰＭＯＳ活性領域１０Ｐを電源線に接続するための分岐線である。
In the additional portion (the lowermost portion), the symbol “10P” indicates the PMOS active region, and the symbol “10N” indicates the NMOS active region. In addition, a VSS line indicated by reference numeral “31D0” is newly added. The VSS line 31D0 and the VDD line 31D1 are respectively provided with a power supply connection line 39S2 and a power supply connection line 39D2 formed of the first wiring layer (1M). The power supply connection line 39S2 and the power supply connection line 39D2 are branch lines for connecting the NMOS active region 10N and the PMOS
なお、内部配線（３６＋３７）は、規格セル長の３基本セル分に共通に長く配線されているが、このことは図７や図８でも２基本セル分での連結が可能なことであり、トリプルハイトセルの特別な特徴ではない。
その他の構成は、基本的に図７や図８のダブルハイトセルからの類推適用で説明できる。
The internal wiring (36 + 37) is wired long in common to the three basic cells of the standard cell length, but this means that the connection in two basic cells is possible in FIG. 7 and FIG. It is not a special feature of the triple height cell.
Other configurations can be basically explained by analogy application from the double height cell of FIG. 7 or FIG.
なお、ダブルハイトセルからトリプルハイトセルへの修正は、トリプルハイト以上のマルチハイトにも同様な手法で展開できる。
また、ダブルハイトセルの利点は、トリプル以上のマルチハイトセルにも同様に踏襲されている。
The correction from the double height cell to the triple height cell can be applied to a multi-height higher than the triple height by a similar method.
The advantage of the double height cell is similarly applied to the multi-height cell of triple or higher.
＜３．第３の実施の形態＞
トリプル以上のマルチハイトセルでは、全体がＬ字に屈折した非矩形セルへの応用が可能である。
図１に示すようにスタンダードセル方式のレイアウト例では、一般に、任意セル長方向に多数の隙間ができやすいが、規格セル長方向への余裕がない場合も多い。そのため、規格セル長方向の高さを制限しつつも全体のＣＭＯＳ対を多くしたい場合、その一部を任意セル長方向へのＬ字屈曲部に収容させると、配置面積に無駄が生じないことも多い。
<3. Third Embodiment>
A multi-height cell of triple or more can be applied to a non-rectangular cell whose whole is refracted into an L shape.
As shown in FIG. 1, in the standard cell type layout example, in general, a large number of gaps are easily formed in the arbitrary cell length direction, but there are many cases where there is no margin in the standard cell length direction. Therefore, if you want to increase the total number of CMOS pairs while limiting the height in the standard cell length direction, if you place some of them in the L-shaped bent part in the arbitrary cell length direction, there will be no waste in the layout area There are also many.
本第３の実施の形態は、そのような要請に応えるものであり、例えば図１５のようなレイアウトが採用できる。 The third embodiment meets such a demand, and for example, a layout as shown in FIG. 15 can be adopted.
図１５においては、図７のダブルハイトセルと図９のシングルハイトセルの右側のＣＭＯＳ対のレイアウトを合体することで、図１４と同様な３つのＣＭＯＳ対を有するセルを実現している。但し、メタル配線層の利用は、図９の２層メタル配線の利用に統一している。また、符号“２７”により示す共通ゲート線は、ＶＤＤ線３１Ｄの下層で分岐して３ＣＭＯＳ対応とした平面形状を有する。これにより初段の３並列インバータが構成される。後段の３並列インバータは、共通ゲート電極２８とＨ型の共通ゲート電極２６（図９参照）とを、第１層目の配線層（１Ｍ）で形成される内部配線（３６＋３７）で共通接続した３つのＣＭＯＳ対を有する。その他、ＮＭＯＳ活性領域１２Ｎに接続する電源分岐線を符号“３９Ｓ０”で示し、ＰＭＯＳ活性領域１２Ｐに接続する電源分岐線を符号“３９Ｄ０”で示している。その他の構成の説明は、図７と図９で既に説明したので、ここでは省略する。
In FIG. 15, by combining the layout of the CMOS pair on the right side of the double height cell of FIG. 7 and the single height cell of FIG. 9, a cell having three CMOS pairs similar to FIG. 14 is realized. However, the use of the metal wiring layer is unified with the use of the two-layer metal wiring of FIG. Further, the common gate line indicated by reference numeral “27” has a planar shape which is branched below the
本実施の形態では、トリプルハイトセルと同様な機能をダブルハイトセルと同じ規格セル長で実現できる。このことは、トリプルハイトセルを多数配置する場合、その配置場所の周囲の状況に応じて図１４のレイアウトとするか、図１５のレイアウトとするかを自由に決めて、配置の自由度を高くできる。そのため、より効率的なレイアウトが可能となるという大きな利点をもたらす。但し、図１５ではＶＤＤ線３１Ｄとの交差部分で共通ゲート線２７が分岐しているため、ＰＭＯＳ活性領域１２ＰとＰＭＯＳ活性領域１１Ｐはあまり近づけることができない。しかし、それを補って余りある上記大きな利点があるため、図１５のレイアウトは有用である。
In the present embodiment, the same function as that of the triple height cell can be realized with the same standard cell length as that of the double height cell. This means that when a large number of triple height cells are arranged, the layout shown in FIG. 14 or the layout shown in FIG. it can. This brings about a great advantage that a more efficient layout is possible. However, in FIG. 15, since the
なお、この第３の実施形態を含めると、同相駆動する相補トランジスタ対の数Ｎと、マルチハイトレイアウトの規格セル長が対応する相補トランジスタ対の数Ｍは必ずしも一致する必要はない。つまり、“Ｎ≧Ｍ≧２”の関係を満たす上記数ＮとＭのマルチハイトレイアウトが可能である。 When this third embodiment is included, the number N of complementary transistor pairs that are driven in the same phase does not necessarily match the number M of complementary transistor pairs that correspond to the standard cell length of the multi-height layout. That is, a multi-height layout of the above-described numbers N and M satisfying the relationship “N ≧ M ≧ 2” is possible.
＜４．変形例＞
次に、基板コンタクトに関する変形例を示す。
上述した第１〜第３の実施形態では、そのレイアウト図において基板コンタクトを図示していない。
<4. Modification>
Next, the modification regarding a substrate contact is shown.
In the first to third embodiments described above, the substrate contact is not shown in the layout diagram.
図１６と図１７に、基板コンタクトのとり方を２例示す。これらの図では、図４に基板コンタクト部分を詳示したものであるが、これと同様な基板コンタクト手法は、他のレイアウト図でも同様に適用できるものである。 16 and 17 show two examples of how to make substrate contacts. In these drawings, the substrate contact portion is shown in detail in FIG. 4, but the same substrate contact method can be similarly applied to other layout diagrams.
本来、基板コンタクトがある場所にゲート・ポリシリコン層配線（共通ゲート線）を通す場合は、図１４のように、ゲート・ポリシリコン層を通す場所だけ基板コンタクトＳＣＨおよび不純物領域を適宜削除する。ここで基板コンタクトＳＣＨは、タップ（Tap）とも呼ばれる。タップ構造は、より詳細にはＰＭＯＳ活性領域１２ＰおよびＰＭＯＳ活性領域１１Ｐと素子分離絶縁層１０の基板深部側で接続されるタップ領域の表面部に、より高濃度のＮ型不純物領域１４Ｎが形成されている。基板コンタクトＳＣＨは、このＮ型不純物領域１４Ｎと第１層目の配線層（１Ｍ）との接続プラグである。これにより、ＰＭＯＳ活性領域１１Ｐと１２Ｐにそれぞれ形成されるＰＭＯＳトランジスタは、そのチャネル形成領域が、ＶＤＤ線３０Ｄから供給されるＶＤＤ電圧に接続されて使用される。また、ＰＭＯＳトランジスタのソース領域は、ＶＤＤ線３０Ｄからの枝と、その枝に接続されたコンタクトによって電源供給される。
Originally, when the gate / polysilicon layer wiring (common gate line) is passed through the place where the substrate contact exists, the substrate contact SCH and the impurity region are appropriately deleted only at the place where the gate / polysilicon layer passes as shown in FIG. Here, the substrate contact SCH is also called a tap. More specifically, in the tap structure, a higher-concentration N-
一方、ＶＳＳ線３０Ｓ１,３０Ｓ２においても、それぞれ、同様な趣旨で基板コンタクトＳＣＨが多数配置される。この箇所の基板コンタクトＳＣＨは、ＮＭＯＳ活性領域１１Ｎまたは１２ＮをＶＳＳ電圧に接続するために設けられている。厳密には、上記ＮＭＯＳ活性領域１１Ｎまたは１２Ｎに形成されるチャネル形成領域もしくは基板がＶＳＳ電圧に接続される。つまり、このタップ構造には、ＮＭＯＳ活性領域１１ＮまたはＮＭＯＳ活性領域１２Ｎと素子分離絶縁層１０の基板深部側で接続されるタップ領域の表面部に、より高濃度のＰ型不純物領域１４Ｐが形成されている。基板コンタクトＳＣＨは、このＰ型不純物領域１４Ｐと第１層目の配線層（１Ｍ）との接続プラグである。これにより、ＮＭＯＳ活性領域１１Ｎと１２Ｎにそれぞれ形成されるＮＭＯＳトランジスタは、そのチャネル形成領域が、ＶＳＳ電圧に接続されて使用される。また、ＮＭＯＳトランジスタのソース領域はＶＳＳ線３０Ｓ１または３０Ｓ２からの枝と、その枝に接続されたコンタクトによって電源供給される。
On the other hand, in the VSS lines 30S1 and 30S2, a large number of substrate contacts SCH are arranged for the same purpose. The substrate contact SCH at this point is provided to connect the NMOS
あるいは、図１７のように回路セルを、基板コンタクトＳＣＨ（タップと呼ばれる）を有しないタップレス（TapLess）セルとして、その代わりタップセル２を別に用意して併用する。
タップセル２は、図１の任意セル方向に適宜形成される隙間に適宜配置されるため、タップセル２を設けることにより回路セルの配置が影響されないように配慮される。
Alternatively, as shown in FIG. 17, the circuit cell is used as a tapless cell having no substrate contact SCH (referred to as a tap), and a tap cell 2 is separately prepared and used instead.
Since the tap cell 2 is appropriately disposed in a gap that is appropriately formed in the arbitrary cell direction in FIG. 1, the provision of the tap cell 2 is considered so that the arrangement of the circuit cells is not affected.
以上の第１〜第３の実施の形態では、以下の利益が得られる。
第１に、横方向（任意セル長方向）に配線していたメタル配線（内部配線）を減らすことができ、メタルの配線リソースが有効利用される。
In the above first to third embodiments, the following benefits are obtained.
First, metal wiring (internal wiring) wired in the horizontal direction (arbitrary cell length direction) can be reduced, and metal wiring resources are effectively used.
第２に、メタルの配線リソースが増加することで、より上位層のメタルを使わなくて済むようになる。 Second, an increase in metal wiring resources eliminates the need to use higher-layer metal.
第３に、本発明が非適用の場合では存在しない箇所にポリシリコン・ゲート配線（共通ゲート線）を配線するので、横方向に配線していたポリシリコン・ゲート配線がなくなり、ポリシリコンの配線リソースが増加する。 Third, since the polysilicon gate wiring (common gate line) is wired at a location that does not exist when the present invention is not applied, the polysilicon gate wiring that has been wired in the lateral direction is eliminated, and the polysilicon wiring is eliminated. Resource increases.
第４に、ポリシリコン・ゲート配線の形状がシンプルになる。
第５に、ポリシリコン・ゲート配線の形状がシンプルになることで、拡散領域（活性領域）においては、そのレイアウト領域が増え、あるいはレイアウトが容易になる。
Fourth, the shape of the polysilicon gate wiring is simplified.
Fifth, since the shape of the polysilicon gate wiring is simplified, in the diffusion region (active region), the layout region is increased or the layout is facilitated.
第６に、メタルやポリシリコン、拡散領域のレイアウトがしやすくなることで、図形の複雑さが解消され、生産向けデザイン（ＤＦＭ）の観点で有効になる。 Sixth, since the layout of metal, polysilicon, and diffusion regions is facilitated, the complexity of figures is eliminated, which is effective from the viewpoint of production design (DFM).
第７に、回路セルをマルチハイトにしてＶＤＤ線を共有している箇所においてはＰＭＯＳサイズを大きくすることができ、トランジスタの実装面積効率を向上できる。
同様に、回路セルをマルチハイトにしてＶＳＳ線を共有している箇所においてはＮＭＯＳサイズを大きくすることができ、この点でもトランジスタの実装面積効率を向上できる。
Seventh, the size of the PMOS can be increased at locations where the circuit cell is multi-height and the VDD line is shared, and the mounting area efficiency of the transistor can be improved.
Similarly, the NMOS size can be increased at a location where the circuit cell is multi-height and the VSS line is shared, and in this respect as well, the mounting area efficiency of the transistor can be improved.
以上の利点は、ＣＭＯＳ回路が、ある信号はペアになるＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲート端子に接続されるのが普通であることを巧みに利用したものである。例えばインバータなら、１組のＣＭＯＳペアの各ゲート端子に対してある信号が接続される。上記第１〜第３の実施形態では、セルの入力信号やセル内部の信号が複数のＣＭＯＳペアのゲート端子に接続される場合に、意図的にマルチハイトでレイアウトすることで、これらＣＭＯＳペアを縦に配置するものである。 The above advantage is a clever use of the fact that a CMOS circuit is normally connected to each gate terminal of a PMOS transistor and an NMOS transistor which are paired with a certain signal. For example, in the case of an inverter, a signal is connected to each gate terminal of one CMOS pair. In the first to third embodiments, when a cell input signal or a cell internal signal is connected to gate terminals of a plurality of CMOS pairs, the CMOS pairs are intentionally laid out in a multi-height manner. It is arranged vertically.
１…半導体集積回路、２…タップセル、１０…素子分離絶縁層、１１Ｎ,１２Ｎ…ＮＭＯＳ活性領域、１１Ｐ,１２Ｐ,１３Ｐ…ＰＭＯＳ活性領域、１４Ｎ…Ｎ型不純物領域、１４Ｐ…Ｐ型不純物領域、２１,２１Ａ,２１Ｂ,２２,２２Ａ,２２Ｂ,２３,２３Ａ,２３Ｂ,２４,２５,２６,２７,２８…共通ゲート電極、３０Ｄ等…ＶＤＤ線、３０Ｓ等…ＶＳＳ線、３１〜３８…内部配線、３９Ｄ１等…電源接続線、ＳＨＳＣ…シングルハイト・スタンダードセル、ＷＨＳＣ…ダブルハイト・スタンダードセル、ＭＨＳＣ…マルチハイト・スタンダードセル、ＴＨＳＣ…トリプルハイト・スタンダードセル、１Ｍ…第１層目の配線層、２Ｍ…第２配線層
DESCRIPTION OF
Claims (8)
相補の導電型を有しゲート電極が相互接続される相補トランジスタ対を複数含み、相補トランジスタ対の複数対が同相駆動される相補同相駆動型のスタンダードセルが、前記所望の回路を形成する複数のスタンダードセルに含まれており、
前記相補同相駆動型のスタンダードセルは、非矩形のスタンダードセルを１つ以上含み、
前記非矩形のスタンダードセルは、
前記相補トランジスタ対の１対分に対応した基本セル長の複数倍のセル長で、前記規格化されたセル長のサイズが規定され、同相駆動される複数対の相補トランジスタ対の相互接続ゲート電極が共通電極として形成されて前記相補同相駆動型スタンダードセルが形成され、当該相補同相駆動型スタンダードセルの共通ゲート電極が少なくとも前記規格セル長の方向に直線配置されている第１矩形部と、
前記第１矩形部の規格化されたセル長方向で対向する２辺の一方の辺に沿って延びる第２矩形部と、
を備える半導体集積回路。 A plurality of standard cells with standardized cell lengths, which are the distance between a pair of opposing sides, are arranged in combination at least in the standardized standard cell length direction and connected to each other to form a desired circuit.
A plurality of complementary transistor pairs having complementary conductivity types and having gate electrodes connected to each other, and a plurality of complementary transistor pairs that are driven in the same phase, a plurality of complementary common-phase drive type standard cells form the desired circuit. Included in the standard cell,
The complementary in-phase drive type standard cell includes one or more non-rectangular standard cells,
The non-rectangular standard cell is
Interconnect gate electrodes of a plurality of complementary transistor pairs that are driven in the same phase with a cell length that is a multiple of the basic cell length corresponding to one pair of the complementary transistor pairs, the size of the normalized cell length is defined Is formed as a common electrode to form the complementary in-phase drive type standard cell, and the first rectangular part in which the common gate electrode of the complementary in-phase drive type standard cell is linearly arranged at least in the direction of the standard cell length;
A second rectangular portion extending along one side of two sides facing each other in the normalized cell length direction of the first rectangular portion;
A semiconductor integrated circuit comprising:
前記規格セル長方向に配置して相互に接続された前記規格セル長を持つ少なくとも２つのスタンダードセルを含み、
前記第２矩形部は、
前記第１矩形部の前記少なくとも２つのスタンダードセルのうちの一のスタンダードセルが前記規格セル長方向に直交する任意セル長方向に延びるように形成されている
請求項１記載の半導体集積回路。 The first rectangular portion is
Including at least two standard cells having the standard cell length arranged in the standard cell length direction and connected to each other;
The second rectangular portion is
2. The semiconductor integrated circuit according to claim 1, wherein one standard cell of the at least two standard cells of the first rectangular portion is formed to extend in an arbitrary cell length direction orthogonal to the standard cell length direction.
前記少なくとも２つのスタンダードセルのうちの一のスタンダードセルに配置される相補トランジスタ対の数が、他のスタンダードセルに配置される相補トランジスタ対より多い
請求項２記載の半導体集積回路。 In each standard cell, the complementary transistor pair is arranged in the arbitrary cell length direction,
The semiconductor integrated circuit according to claim 2, wherein the number of complementary transistor pairs arranged in one standard cell of the at least two standard cells is larger than the number of complementary transistor pairs arranged in another standard cell.
相互接続される複数の処理系回路を含み、
前記処理系回路の各々は、
少なくとも一つの前記相補トランジスタ対が配置された中間部と、前記相補トランジスタ対が配置された出力部と、を含み、前記中間部の少なくとも一つの前記相補トランジスタ対の出力となる不純物領域が前記出力部の前記相補トランジスタの相互接続された相互接続ゲート電極に接続され、
前記少なくとも２つのスタンダードセルのうちの一のスタンダードセルには、少なくとも一つの前記処理系回路の中間部の前記相補トランジスタ対および複数の前記処理系回路の前記各出力部の前記相補トランジスタ対がそれぞれ配置され、
前記少なくとも２つのスタンダードセルのうちの他のスタンダードセルには、他の前記処理系回路の中間部の前記相補トランジスタ対が配置されている
請求項３記載の半導体集積回路。 The desired circuit is:
Including a plurality of interconnected processing circuits,
Each of the processing system circuits
An impurity region including an intermediate portion in which at least one complementary transistor pair is disposed, and an output portion in which the complementary transistor pair is disposed, and serving as an output of at least one complementary transistor pair in the intermediate portion. Connected to interconnected interconnect gate electrodes of a portion of the complementary transistors;
In one standard cell of the at least two standard cells, the complementary transistor pair in the middle part of at least one of the processing system circuits and the complementary transistor pair in each output part of the plurality of processing system circuits, respectively Arranged,
4. The semiconductor integrated circuit according to claim 3, wherein the complementary transistor pair in an intermediate portion of the other processing system circuit is arranged in another standard cell of the at least two standard cells.
少なくとも前記各中間部の前記相補トランジスタ対の相互接続ゲート電極同士が接続され、
一の前記スタンダードセルの前記中間部の少なくとも一つの相補トランジスタ対の相互接続ゲート電極と他の前記スタンダードセルの前記中間部の少なくとも一つの相補トランジスタ対の相互接続ゲート電極が共通ゲート電極として形成されて少なくとも一つの前記相補同相駆動型スタンダードセルが形成され、当該相補同相駆動型スタンダードセルの共通ゲート電極が前記規格セル長の方向に直線配置されている
請求項４記載の半導体集積回路。 The plurality of processing circuits are
At least the interconnection gate electrodes of the complementary transistor pair in each intermediate portion are connected,
An interconnection gate electrode of at least one complementary transistor pair in the intermediate portion of one standard cell and an interconnection gate electrode of at least one complementary transistor pair in the intermediate portion of another standard cell are formed as a common gate electrode. 5. The semiconductor integrated circuit according to claim 4, wherein at least one complementary in-phase drive type standard cell is formed, and common gate electrodes of the complementary in-phase drive type standard cell are linearly arranged in the direction of the standard cell length.
請求項５記載の半導体集積回路。 The semiconductor integrated circuit according to claim 5, wherein interconnect gate electrodes of other complementary transistor pairs in the intermediate portion of the other standard cells are connected to the common gate electrode.
少なくとも前記各中間部の前記相補トランジスタ対の出力ノード同士が接続され、
前記一のスタンダードセルの中間部の相補トランジスタ対の出力ノードおよび前記他のスタンダードセルの中間部の相補トランジスタ対の出力ノードは、前記規格セル長の方向に直線配置された導電部により接続されている
請求項４から６のいずれか一に記載の半導体集積回路。 The plurality of processing circuits are
At least output nodes of the complementary transistor pair in each intermediate portion are connected to each other,
The output node of the complementary transistor pair in the middle part of the one standard cell and the output node of the complementary transistor pair in the middle part of the other standard cell are connected by a conductive part arranged linearly in the direction of the standard cell length. The semiconductor integrated circuit according to claim 4.
前記各出力部の前記相補トランジスタ対の相互接続ゲート電極同士、並びに出力ノード同士が接続され、
前記相互接続ゲート電極同士、並びに前記出力ノード同士は、前記一のスタンダードセル内において接続されている
請求項４から７のいずれか一に記載の半導体集積回路。 The plurality of processing circuits are
Interconnect gate electrodes of the complementary transistor pair of each output unit, as well as output nodes are connected,
The semiconductor integrated circuit according to claim 4, wherein the interconnect gate electrodes and the output nodes are connected in the one standard cell.
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