JP2015088548A - Face light emission laser array - Google Patents
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Abstract
Description
本発明は、面発光レーザアレイに関するものである。 The present invention relates to a surface emitting laser array.
面発光型半導体レーザ（以下、ＶＣＳＥＬ(Vertical Cavity Surface Emitting Laser）という)は、端面発光型半導体レーザに比べて、製造コストが低く、長波長帯（例えば、１.１μｍ以上の波長帯）のレーザは石英系ファイバとの整合性が高い。そのため、ＶＣＳＥＬは、光通信，光インターコネクションなどの分野での活用が期待されている。また、ＶＣＳＥＬは、アレイ化による集積化が容易であることから、光記録モジュールなどの分野での活用も期待されている。 A surface emitting semiconductor laser (hereinafter referred to as VCSEL (Vertical Cavity Surface Emitting Laser)) is lower in manufacturing cost than an edge emitting semiconductor laser and has a long wavelength band (for example, a wavelength band of 1.1 μm or more). Is highly compatible with silica-based fibers. Therefore, the VCSEL is expected to be used in fields such as optical communication and optical interconnection. In addition, since VCSELs can be easily integrated by arraying, VCSELs are expected to be used in fields such as optical recording modules.
ＶＣＳＥＬでは、ｎ型基板（ｎ-ＧａＡｓ基板）上に、ｎ型半導体多層反射鏡、下部スペーサ層、多重井戸活性層、上部スペーサ層、低屈折率層、ｐ型半導体多層反射鏡を積層した半導体積層体が垂直方向にエッチングされ、メサ領域が形成されている。メサ領域の側壁と周辺が絶縁体で被覆され、メサ領域の上面に開口した発光面からレーザ光を出射する構成となっている。 In VCSEL, a semiconductor in which an n-type semiconductor multilayer reflector, a lower spacer layer, a multi-well active layer, an upper spacer layer, a low refractive index layer, and a p-type semiconductor multilayer reflector are stacked on an n-type substrate (n-GaAs substrate). The stacked body is etched in the vertical direction to form a mesa region. The side wall and the periphery of the mesa region are covered with an insulator, and the laser light is emitted from the light emitting surface opened on the upper surface of the mesa region.
また、ＶＣＳＥＬにおいては、メサ領域の上面に上部電極が設けられ、この上部電極から引き出された配線がメサ領域外側のボンディングパッド電極に接続されている。そして、メサ領域を半導体基板上に複数個形成した面発光レーザアレイが知られている。この面発光レーザアレイは、各メサ領域に電流注入してレーザ発振させることにより、複数のレーザ光を半導体表面から垂直方向に出射するよう構成されている。 Further, in the VCSEL, an upper electrode is provided on the upper surface of the mesa region, and wiring drawn from the upper electrode is connected to a bonding pad electrode outside the mesa region. A surface emitting laser array in which a plurality of mesa regions are formed on a semiconductor substrate is known. This surface emitting laser array is configured to emit a plurality of laser beams in the vertical direction from the semiconductor surface by injecting a current into each mesa region and causing laser oscillation.
近年、面発光レーザアレイは、低コスト化への要求が強くなってきており、チップサイズを小さくして量産性を向上させることが必要となってきている。ＶＣＳＥＬを集積してアレイ化し、各ＶＣＳＥＬをレーザ発振させる場合、それぞれのＶＣＳＥＬに対して駆動電流を注入するための電極が必要となる。 In recent years, the surface emitting laser array has been increasingly demanded for cost reduction, and it is necessary to reduce the chip size and improve the mass productivity. When VCSELs are integrated and arrayed and each VCSEL is laser-oscillated, an electrode for injecting a drive current to each VCSEL is required.
ところで、一般に面発光レーザアレイでは、ｎ型基板が四角形の場合、そのｎ型基板の周縁部の辺に沿って複数個のボンディングパッド電極が配置されている。この場合、従来の面発光レーザアレイにおいては、ｎ型基板の角部付近にはボンディングパッド電極が配置されていない。その理由は、角部付近においては、基板縦方向のボンディングパッド電極と基板横方向のボンディングパッド電極とが重なってしまうからである。このように従来の面発光レーザアレイでは、ボンディングパッド電極が配置されていない無駄な領域が存在しており、それにより、チップサイズも大きくなってしまう。 By the way, in general, in a surface emitting laser array, when an n-type substrate is a quadrangle, a plurality of bonding pad electrodes are arranged along a side of a peripheral portion of the n-type substrate. In this case, in the conventional surface emitting laser array, no bonding pad electrode is disposed near the corner of the n-type substrate. This is because the bonding pad electrode in the vertical direction of the substrate and the bonding pad electrode in the horizontal direction of the substrate overlap in the vicinity of the corner. As described above, in the conventional surface emitting laser array, there is a useless region where the bonding pad electrode is not disposed, and the chip size is increased accordingly.
なお、ボンディングパッド電極を千鳥足状に配置して、チップサイズが大きくなるのを抑制するようにした面発光レーザアレイが提案されている（例えば、特許文献１参照）。 In addition, a surface emitting laser array has been proposed in which bonding pad electrodes are arranged in a staggered pattern so as to suppress an increase in chip size (for example, see Patent Document 1).
また、ボンディングパッド電極の面積を小さくして、チップサイズが大きくなるのを抑制するようにした面発光レーザアレイも提案されている（例えば、特許文献２参照）。 A surface emitting laser array has also been proposed in which the area of the bonding pad electrode is reduced to prevent the chip size from increasing (see, for example, Patent Document 2).
しかしながら、特許文献１のように、ボンディングパッド電極を千鳥足状に配置した場合、ボンディングワイヤ（引き出し配線）同士が交差していると、ボンディングワイヤ同士でショートする確率が高くなるという問題がある。すなわち、パッケージのアイランドへのボンディングの際に各ボンディングワイヤの高さを変える必要があるが、ボンディングワイヤの高さを目視で確認することは困難であり、ボンディングワイヤ同士がショートする確率が高くなる。 However, as in Patent Document 1, when bonding pad electrodes are arranged in a staggered pattern, there is a problem that if bonding wires (lead wirings) cross each other, there is a high probability that the bonding wires are short-circuited. That is, it is necessary to change the height of each bonding wire at the time of bonding to the island of the package, but it is difficult to visually confirm the height of the bonding wire, and the probability that the bonding wires are short-circuited increases. .
また、特許文献２のように、ボンディングパッド電極の面積を小さくすると、ワイヤボンディングの際にボンディングの位置ずれにより、引き出し配線に破損等の不具合が生じることが懸念される。 Further, as in Patent Document 2, if the area of the bonding pad electrode is reduced, there is a concern that a defect such as breakage may occur in the lead-out wiring due to bonding misalignment during wire bonding.
本発明の課題は、簡便な方法でチップサイズを縮小化して、量産性の向上を図ることのできる面発光レーザアレイを提供することにある。 An object of the present invention is to provide a surface emitting laser array capable of reducing the chip size by a simple method and improving mass productivity.
上記課題を解決するために、本発明は、基板上に複数個形成され発光部を有するメサ領域と、前記基板上に形成され前記メサ領域の外側に配置された外部領域と、前記各メサ領域上に設けられたコンタクト電極と、前記外部領域上に設けられ前記コンタクト電極と同数のボンディングパッド電極と、前記各コンタクト電極と前記各ボンディングパッド電極とを接続する引き出し配線とを備えた面発光レーザアレイであって、前記各ボンディングパッド電極のうち、前記基板の角部からの対角線の近傍に配置された２つのボンディングパッド電極は、互いに対向するコーナ部分がカットされたカット部を有し、且つ前記対向するカット部の間に隙間が形成されていることを特徴とする。 In order to solve the above problems, the present invention provides a plurality of mesa regions formed on a substrate and having a light emitting portion, an external region formed on the substrate and disposed outside the mesa region, and each mesa region. A surface-emitting laser comprising: a contact electrode provided on the surface; a bonding pad electrode of the same number as the contact electrode provided on the external region; and a lead-out wiring connecting the contact electrode and the bonding pad electrode The two bonding pad electrodes arranged in the vicinity of the diagonal line from the corner of the substrate among the bonding pad electrodes each have a cut portion in which corner portions facing each other are cut, and A gap is formed between the opposed cut portions.
本発明によれば、２つのボンディングパッド電極に対して、互いに対向するコーナ部分にカット部を設けることにより、当該２つのボンディングパッド電極を重ねることなく（つまり、隙間を持って）、基板の角部に配置することができる。その結果、チップサイズを縮小化することができ、面発光レーザアレイの量産性向上を図ることが可能となる。 According to the present invention, by providing a cut portion at the corner portions facing each other with respect to two bonding pad electrodes, the corners of the substrate can be obtained without overlapping the two bonding pad electrodes (that is, with a gap). Can be arranged in the part. As a result, the chip size can be reduced, and the mass productivity of the surface emitting laser array can be improved.
以下、本発明の実施例を図面に従って説明する。 Embodiments of the present invention will be described below with reference to the drawings.
《実施例１》
図１は、本実施例に係る面発光レーザアレイ１０の平面図である。この面発光レーザアレイ１０は矩形状の半導体チップ１１を有し、半導体チップ１１上に複数個のメサ領域１２が形成されている。なお、本実施例においては、メサ領域１２は、縦に６個、横に４個それぞれ配列され、合計２４個形成されている。
Example 1
FIG. 1 is a plan view of a surface emitting laser array 10 according to the present embodiment. The surface emitting laser array 10 has a rectangular semiconductor chip 11, and a plurality of mesa regions 12 are formed on the semiconductor chip 11. In the present embodiment, six mesa regions 12 are arranged vertically and four horizontally, respectively, and a total of 24 mesa regions 12 are formed.
半導体チップ１１には、図において左右上下４つの辺の近傍に、当該各辺に沿ってボンディングパッド電極１３，１４がそれぞれ複数個設けられている。すなわち、半導体チップ１１には、左側の縦辺１１Ａの内側に当該縦辺１１Ａに沿って４個のボンディングパッド電極１３が、右側の縦辺１１Ｂの内側に当該縦辺１１Ｂに沿って４個のボンディングパッド電極１３がそれぞれ配列されている。また、半導体チップ１１には、上側の横辺１１Ｃの内側に当該横辺１１Ｃに沿って４個のボンディングパッド電極１４が、下側の横辺１１Ｄの内側に当該横辺１１Ｄに沿って４個のボンディングパッド電極１４がそれぞれ配列されている。 In the semiconductor chip 11, a plurality of bonding pad electrodes 13 and 14 are provided in the vicinity of four sides on the left, right, top, and bottom in the drawing along each side. That is, the semiconductor chip 11 has four bonding pad electrodes 13 along the vertical side 11A inside the left vertical side 11A, and four pieces along the vertical side 11B inside the right vertical side 11B. Bonding pad electrodes 13 are arranged respectively. The semiconductor chip 11 has four bonding pad electrodes 14 along the horizontal side 11C inside the upper horizontal side 11C, and four pieces along the horizontal side 11D inside the lower horizontal side 11D. Bonding pad electrodes 14 are arranged.
さらに、半導体チップ１１には、２つの辺が直角に交わった角部の近傍に、ボンディングパッド電極１５，１６が設けられている。つまり、ボンディングパッド電極１５，１６は、角部に最も近い位置に配置されたボンディングパッドであり、角部の近傍に配置されたボンディングパッドである。すなわち、半導体チップ１１には、縦辺１１Ａと横辺１１Ｃとが交わる角部１１Ｅの内側にボンディングパッド電極１５，１６が、縦辺１１Ａと横辺１１Ｄとが交わる角部１１Ｆの内側にボンディングパッド電極１５，１６がそれぞれ配列されている。また、半導体チップ１１には、縦辺１１Ｂと横辺１１Ｃとが交わる角部１１Ｇの内側にボンディングパッド電極１５，１６が、縦辺１１Ｂと横辺１１Ｄとが交わる角部１１Ｈの内側にボンディングパッド電極１５，１６がそれぞれ配列されている。なお、ボンディングパッド電極１５は縦辺１１Ａ又は１１Ｂに近い側に、ボンディングパッド電極１６は横辺１１Ｃ又は１１Ｄに近い側にそれぞれ配列されている。 Further, the semiconductor chip 11 is provided with bonding pad electrodes 15 and 16 in the vicinity of a corner where two sides intersect at a right angle. That is, the bonding pad electrodes 15 and 16 are bonding pads arranged at positions closest to the corners, and are bonding pads arranged near the corners. That is, the semiconductor chip 11 has bonding pad electrodes 15 and 16 inside corners 11E where the vertical sides 11A and 11C intersect, and bonding pads inside corners 11F where the vertical sides 11A and 11D intersect. Electrodes 15 and 16 are arranged respectively. The semiconductor chip 11 has bonding pad electrodes 15 and 16 inside corners 11G where the vertical sides 11B and 11C intersect, and bonding pads inside corners 11H where the vertical sides 11B and 11D intersect. Electrodes 15 and 16 are arranged respectively. The bonding pad electrode 15 is arranged on the side close to the vertical side 11A or 11B, and the bonding pad electrode 16 is arranged on the side close to the horizontal side 11C or 11D.
各ボンディングパッド電極１３と各メサ領域１２は、対となって1本の引き出し電極１７で互いに接続され、各ボンディングパッド電極１４と各メサ領域１２は、対となって1本の引き出し電極１８で互いに接続されている。同様に、各ボンディングパッド電極１５とメサ領域１２も、対となって1本の引き出し電極１９で互いに接続され、各ボンディングパッド電極１６とメサ領域１２も、対となって1本の引き出し電極２０で互いに接続されている。 Each bonding pad electrode 13 and each mesa region 12 are connected to each other by one lead electrode 17, and each bonding pad electrode 14 and each mesa region 12 are paired by one lead electrode 18. Are connected to each other. Similarly, each bonding pad electrode 15 and mesa region 12 are connected to each other by a single lead electrode 19, and each bonding pad electrode 16 and mesa region 12 are also paired to form a single lead electrode 20. Are connected to each other.
ボンディングパッド電極１３，１４に対してボンディングパッド電極１５，１６は、各々形状が異なっている。すなわち、ボンディングパッド電極１３，１４は四角形を成しているが、ボンディングパッド電極１５，１６は四角形の１つのコーナ部分（角部）が斜辺によってカットされた五角形を成している。 The bonding pad electrodes 15 and 16 have different shapes from the bonding pad electrodes 13 and 14, respectively. That is, the bonding pad electrodes 13 and 14 have a quadrilateral shape, but the bonding pad electrodes 15 and 16 have a pentagonal shape in which one corner portion (corner portion) of the quadrilateral is cut by a hypotenuse.
図１において、Ｌ１は角部１１Ｆと角部１１Ｇとを結ぶ対角線であり、Ｌ２は角部１１Ｅと角部１１Ｈとを結ぶ対角線である。 In FIG. 1, L1 is a diagonal line connecting the corner part 11F and the corner part 11G, and L2 is a diagonal line connecting the corner part 11E and the corner part 11H.
図２は、図１の角部１１Ｆ付近を拡大して示した図である。図２に示すように、ボンディングパッド電極１３は横長の四角形を成しており、縦辺１３Ａ，１３Ｂと、縦辺１３Ａ，１３Ｂにそれぞれ直角な横辺１３Ｃ，１３Ｄとを有している。ボンディングパッド電極１４は縦長の四角形を成しており、縦辺１４Ａ，１４Ｂと、縦辺１４Ａ，１４Ｂにそれぞれ直角な横辺１４Ｃ，１４Ｄとを有している。 FIG. 2 is an enlarged view of the vicinity of the corner portion 11F of FIG. As shown in FIG. 2, the bonding pad electrode 13 has a horizontally long rectangle, and has vertical sides 13A and 13B and horizontal sides 13C and 13D perpendicular to the vertical sides 13A and 13B, respectively. The bonding pad electrode 14 has a vertically long quadrangle, and has vertical sides 14A and 14B and horizontal sides 14C and 14D perpendicular to the vertical sides 14A and 14B, respectively.
これに対し、ボンディングパッド電極１５は横長の五角形を成しており、縦辺１５Ａ，１５Ｂと、縦辺１５Ａ，１５Ｂにそれぞれ直角な横辺１５Ｃ，１５Ｄと、縦辺１５Ｂ及び横辺１５Ｄに対して傾斜した斜辺１５Ｅとを有している。縦辺１５Ｂは縦辺１５Ａよりも短く、横辺１５Ｄは横辺１５Ｃよりも短くなっている。そして、斜辺１５Ｅは、縦辺１５Ｂの端部と横辺１５Ｄの端部とを連結している。ここでは、斜辺１５Ｅは、ボンディングパッド電極１５に４つあったコーナ部分のうち、一つのコーナ部分がカットされたカット部を構成している。 On the other hand, the bonding pad electrode 15 has a laterally long pentagon, and the longitudinal sides 15A and 15B, the lateral sides 15C and 15D perpendicular to the longitudinal sides 15A and 15B, the longitudinal sides 15B and the lateral sides 15D, respectively. And an inclined side 15E inclined. The vertical side 15B is shorter than the vertical side 15A, and the horizontal side 15D is shorter than the horizontal side 15C. The hypotenuse 15E connects the end of the vertical side 15B and the end of the horizontal side 15D. Here, the hypotenuse 15E constitutes a cut portion in which one corner portion of the four corner portions on the bonding pad electrode 15 is cut.
ボンディングパッド電極１６は縦長の五角形を成しており、２つの縦辺１６Ａ，１６Ｂと、縦辺１６Ａ，１６Ｂにそれぞれ直角な横辺１６Ｃ，１６Ｄと、縦辺１６Ａ及び横辺１６Ｃに対して傾斜した斜辺１６Ｅとを有している。縦辺１６Ａは縦辺１６Ｂよりも短く、横辺１６Ｃは横辺１６Ｄよりも短くなっている。そして、斜辺１６Ｅは、縦辺１６Ａの端部と横辺１６Ｃの端部とを連結している。ここでは、斜辺１６Ｅは、ボンディングパッド電極１６の４つあったコーナ部分のうち、一つのコーナ部分がカットされたカット部を構成している。 The bonding pad electrode 16 has a vertically long pentagon, and is inclined with respect to the two vertical sides 16A and 16B, the horizontal sides 16C and 16D perpendicular to the vertical sides 16A and 16B, and the vertical sides 16A and 16C, respectively. And the hypotenuse 16E. The vertical side 16A is shorter than the vertical side 16B, and the horizontal side 16C is shorter than the horizontal side 16D. The hypotenuse 16E connects the end of the vertical side 16A and the end of the horizontal side 16C. Here, the hypotenuse 16E constitutes a cut portion in which one corner portion of the four corner portions of the bonding pad electrode 16 is cut.
ボンディングパッド電極１５とボンディングパッド電極１６は、それぞれの斜辺１５Ｅ及び斜辺１６Ｅが互いに対向しかつ平行になるように配置されている。ここでは、斜辺１５Ｅと斜辺１６Ｅとの間には隙間ａが生じるように設定され、ボンディングパッド電極１５とボンディングパッド電極１６とが互いに重ならないようになっている。
本実施例では、斜辺１５Ｅの長さと斜辺１６Ｅの長さが互いに異なっている。なお、斜辺１５Ｅの長さと斜辺１６Ｅの長さは同じであっても良い。
The bonding pad electrode 15 and the bonding pad electrode 16 are arranged such that the oblique sides 15E and the oblique sides 16E face each other and are parallel to each other. Here, a gap a is set between the hypotenuse 15E and the hypotenuse 16E so that the bonding pad electrode 15 and the bonding pad electrode 16 do not overlap each other.
In this embodiment, the length of the hypotenuse 15E and the length of the hypotenuse 16E are different from each other. The length of the hypotenuse 15E and the length of the hypotenuse 16E may be the same.
ボンディングパッド電極１３上に破線で描かれた円２１は、引き出し電極１７（図１参照）の一側端部が接続される部分を示している。また、ボンディングパッド電極１４上に破線でえがかれた円２２は、引き出し電極１８（図１参照）の一側端部が接続される部分を示している。 A circle 21 drawn with a broken line on the bonding pad electrode 13 indicates a portion to which one side end of the extraction electrode 17 (see FIG. 1) is connected. A circle 22 drawn with a broken line on the bonding pad electrode 14 indicates a portion to which one side end of the extraction electrode 18 (see FIG. 1) is connected.
ボンディングパッド電極１５上に破線で描かれた円２３は、引き出し電極１９の一側端部が接続される部分を示している。また、ボンディングパッド電極１６上に破線で描かれた円２４は、引き出し電極２０の一側端部が接続される部分をそれぞれ示している。 A circle 23 drawn with a broken line on the bonding pad electrode 15 indicates a portion to which one side end of the extraction electrode 19 is connected. A circle 24 drawn with a broken line on the bonding pad electrode 16 indicates a portion to which one end of the extraction electrode 20 is connected.
ボンディングパッド電極１３において、破線の円２１は、当該ボンディングパッド電極１３の縦辺１３Ａ及び横辺１３Ｃ，１３Ｄに各々内接するよう設定されている。また、ボンディングパッド電極１４において、破線の円２２は当該ボンディングパッド電極１４の縦辺１４Ａ，１４Ｂ及び横辺１４Ｄに各々内接するよう設定されている。 In the bonding pad electrode 13, a broken-line circle 21 is set so as to be inscribed in the vertical side 13 </ b> A and the horizontal sides 13 </ b> C and 13 </ b> D of the bonding pad electrode 13. Further, in the bonding pad electrode 14, a broken-line circle 22 is set so as to be inscribed in the vertical sides 14 </ b> A and 14 </ b> B and the horizontal side 14 </ b> D of the bonding pad electrode 14.
ボンディングパッド電極１５において、破線の円２３は当該ボンディングパッド電極１５の縦辺１５Ａ及び横辺１５Ｃ，１５Ｄに各々内接するよう設定されている。また、ボンディングパッド電極１６において、破線の円２４は当該ボンディングパッド電極１６の縦辺１６Ａ，１６Ｂ及び横辺１６Ｄに各々内接するよう設定されている。 In the bonding pad electrode 15, a broken-line circle 23 is set to be inscribed in the vertical side 15 </ b> A and the horizontal sides 15 </ b> C and 15 </ b> D of the bonding pad electrode 15. In the bonding pad electrode 16, the broken-line circle 24 is set so as to be inscribed in the vertical sides 16 </ b> A and 16 </ b> B and the horizontal side 16 </ b> D of the bonding pad electrode 16.
なお、図２は、半導体チップ１１の角部１１Ｆ付近の詳細構成を示しているが、図１に示した角部１１Ｅ，１１Ｇ，及び１１Ｈ付近の構成も同様である。 2 shows a detailed configuration near the corner 11F of the semiconductor chip 11, the configuration near the corners 11E, 11G, and 11H shown in FIG. 1 is also the same.
図３は、ボンディングパッド電極１３，１４，１５，１６（以下、１３〜１６という）とメサ領域１２との間の断面を示している。 FIG. 3 shows a cross section between the bonding pad electrodes 13, 14, 15 and 16 (hereinafter referred to as 13 to 16) and the mesa region 12.
図３において、ｎ側電極２５に接したｎ-ＧａＡｓ基板２６の上に、Ａ１0.12Ｇａ0.88Ａｓ量子井戸層／Ａｌ0.3Ｇａ0.7Ａｓ障壁層からなる活性層２７が設けられている。活性層２７の上下には、Ａｌ0.6Ｇａ0.4Ａｓスペーサ層とからなる１波長厚さの共振器領域（以下、スペーサ層という）２８が設けられている。そして、スペーサ層２８が、下部反射鏡（ｎ-ＤＢＲ：n-Distributed Bragg Reflector）２９と上部反射鏡（ｐ-ＤＢＲ：p-Distributed Bragg Reflector）３０とで挟まれて、層状構成を成している。 In FIG. 3, an active layer 27 made of A1 0.12 Ga 0.88 As quantum well layer / Al 0.3 Ga 0.7 As barrier layer is provided on an n-GaAs substrate 26 in contact with the n-side electrode 25. Above and below the active layer 27, a resonator region (hereinafter referred to as a spacer layer) 28 having a thickness of one wavelength composed of an Al 0.6 Ga 0.4 As spacer layer is provided. A spacer layer 28 is sandwiched between a lower reflector (n-DBR: n-Distributed Bragg Reflector) 29 and an upper reflector (p-DBR: p-Distributed Bragg Reflector) 30 to form a layered structure. Yes.
また、上部反射鏡３０には、スペーサ層２８からλ／４離れた位置にＡｌＡｓ被選択酸化層３１が設けられている。そして、ＡｌＡｓ被選択酸化層３１の左右両側には、ＡｌＡｓ被選択酸化層３１を酸化することで、ＡｌｘＯｙの絶縁物層である電流狭窄層３１Ａが形成されている。 The upper reflecting mirror 30 is provided with an AlAs selectively oxidized layer 31 at a position away from the spacer layer 28 by λ / 4. On both the left and right sides of the AlAs selective oxidation layer 31, a current confinement layer 31A, which is an AlxOy insulator layer, is formed by oxidizing the AlAs selective oxidation layer 31.
上部反射鏡３０の上には、コンタクト電極３２と半導体層との導通をとるための、Ｚｎが高濃度にドーピングされたｐ-ＧａＡｓコンタクト層３３が設けられている。コンタクト電極３２はＣｒ／Ａｕ−Ｚｎ／Ａｕの合金で形成されている。 A p-GaAs contact layer 33 doped with Zn at a high concentration is provided on the upper reflecting mirror 30 to establish electrical connection between the contact electrode 32 and the semiconductor layer. The contact electrode 32 is made of a Cr / Au—Zn / Au alloy.
活性層２７、スペーサ層２８、上部反射鏡３０、ＡｌＡｓ被選択酸化層３１、コンタクト電極３２、及びｐ-ＧａＡｓコンタクト層３３等が設けられた部分は、メサ領域（図１や図２において符号１２）である。このメサ領域の外側（図の右側）に外部領域が設けられている。この外部領域は、図１や図２で示したボンディングパッド電極１３〜１６の部分である。また、メサ領域と外部領域の間に、メサ底部が形成されている。 A portion where the active layer 27, the spacer layer 28, the upper reflecting mirror 30, the AlAs selective oxidation layer 31, the contact electrode 32, the p-GaAs contact layer 33, and the like are provided is a mesa region (reference numeral 12 in FIGS. 1 and 2). ). An external region is provided outside the mesa region (right side in the figure). This external region is the portion of the bonding pad electrodes 13 to 16 shown in FIG. 1 and FIG. A mesa bottom is formed between the mesa region and the external region.
半導体チップ１１の上面全体には、メサ領域、メサ底部、及び外部領域に亘って、層間絶縁膜３４が形成されている。層間絶縁膜３４は、ＳｉＯ2、ＳｉＮ、ＳｉＯＮなどがλ／２の厚さで堆積されており、メサ領域上のコンタクト電極３２の部分においては開口が施されている。その開口が施された部分は、光が外部に出力される光出力部３５となっている。 An interlayer insulating film 34 is formed on the entire top surface of the semiconductor chip 11 across the mesa region, the mesa bottom, and the external region. In the interlayer insulating film 34, SiO 2 , SiN, SiON or the like is deposited with a thickness of λ / 2, and an opening is provided in the portion of the contact electrode 32 on the mesa region. The portion provided with the opening serves as a light output unit 35 from which light is output to the outside.
メサ領域におけるコンタクト電極３２及び層間絶縁膜３４の上、並びにメサ底部及び外部領域における層間絶縁膜３４の上には、引き出し電極１７，１８，１９，２０（以下、１７〜２０という）が設けられている。これら引き出し電極１７〜２０は、Ｔｉ層３６／Ａｌ層３７の２層構造で形成されている。 Lead electrodes 17, 18, 19, and 20 (hereinafter referred to as 17 to 20) are provided on the contact electrode 32 and the interlayer insulating film 34 in the mesa region and on the interlayer insulating film 34 in the mesa bottom portion and the external region. ing. These lead electrodes 17 to 20 are formed in a two-layer structure of Ti layer 36 / Al layer 37.
次に、本実施例に係る面発光レーザアレイ１０の製造方法について、図４Ａ〜図４Ｇを用いて説明する。 Next, a method for manufacturing the surface emitting laser array 10 according to the present embodiment will be described with reference to FIGS. 4A to 4G.
〈エピタキシャル成長基板作成〉
先ず、図４Ａに示すように、高濃度ｎ型基板（ｎ-ＧａＡｓ基板）２６上に下部反射鏡（ｎ-ＤＢＲ層）２９、スペーサ層２８、活性層２７、スペーサ層２８、ＡｌＡｓ被選択酸化層３１、上部反射鏡（ｐ-ＤＢＲ層）３０、ｐ-ＧａＡｓコンタクト層３３を、順次、結晶成長させる。この結晶成長には、ＭＯＣＶＤ法やＭＢＥ法を用いて行うことができる。
<Epitaxial growth substrate creation>
First, as shown in FIG. 4A, a lower reflecting mirror (n-DBR layer) 29, a spacer layer 28, an active layer 27, a spacer layer 28, an AlAs selective oxidation on a high-concentration n-type substrate (n-GaAs substrate) 26. The layer 31, the upper reflecting mirror (p-DBR layer) 30, and the p-GaAs contact layer 33 are successively grown. This crystal growth can be performed using MOCVD or MBE.
下部反射鏡２９は、λ／４の光学厚さで４０.５ペアのｎ-Ａｌ0.3Ｇａ0.7Ａｓ高屈折率層／ｎ-Ａｌ0.9Ｇａ0.1Ａｓ低屈折率層からなる。上部反射鏡３０は、２４ペアのｐ-Ａｌ0.3Ｇａ0.7Ａｓ高屈折率層／ｐ-Ａｌ0.9Ｇａ0.1Ａｓ低屈折率層からなる。なお、下部反射鏡２９及び上部反射鏡３０の各層の間には、抵抗低減のために組成が徐々に変わる組成傾斜層を含んでいる。 The lower reflecting mirror 29 is composed of 40.5 pairs of n-Al 0.3 Ga 0.7 As high refractive index layer / n-Al 0.9 Ga 0.1 As low refractive index layer with an optical thickness of λ / 4. The upper reflecting mirror 30 includes 24 pairs of p-Al 0.3 Ga 0.7 As high refractive index layer / p-Al 0.9 Ga 0.1 As low refractive index layer. In addition, between each layer of the lower reflective mirror 29 and the upper reflective mirror 30, the composition gradient layer from which a composition changes gradually for resistance reduction is included.
〈メサ形成〉
次に、図４Ｂに示すように、ドライエッチング法により、面発光レーザとなるメサ領域とボンディングパッド領域となる外部領域を形成する。エッチング深さは、下部反射鏡２９の途中までとする。
<Mesa formation>
Next, as shown in FIG. 4B, a mesa region serving as a surface emitting laser and an external region serving as a bonding pad region are formed by dry etching. The etching depth is up to the middle of the lower reflecting mirror 29.
〈電流狭窄層形成〉
次に、図４Ｃに示すように、上記メサ形成の工程で側面が露出したＡｌＡｓ被選択酸化層３１を、水蒸気中で熱処理し、メサ端面から酸化を進行させ、ＡｌｘＯｙの絶縁物層である電流狭窄層３１Ａを形成する。この電流狭窄層３１Ａにより、素子駆動電流の経路を、中心部の酸化されていないＡｌＡｓ領域（符号３１の部分）だけに制限することができる。
<Formation of current confinement layer>
Next, as shown in FIG. 4C, the AlAs selective oxidation layer 31 whose side surface is exposed in the mesa formation step is heat-treated in water vapor to cause oxidation to proceed from the mesa end surface, and an electric current that is an AlxOy insulator layer. A constriction layer 31A is formed. With this current confinement layer 31A, the path of the element drive current can be limited to only the unoxidized AlAs region (portion 31) at the center.
〈保護膜、コンタクトホール形成〉
続いて、図４Ｄに示すように、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ等の層間絶縁膜３４を、プラズマＣＶＤ法により厚さλ／２で全面に堆積する。
<Protective film, contact hole formation>
Subsequently, as shown in FIG. 4D, an interlayer insulating film 34 such as SiO 2 , SiN, or SiON is deposited on the entire surface with a thickness λ / 2 by a plasma CVD method.
さらに、コンタクト電極３２（図３参照）となるｐ-ＧａＡｓコンタクト層３３上の層間絶縁膜３４をエッチングにより除去し、コンタクトホール３８を形成する。 Further, the interlayer insulating film 34 on the p-GaAs contact layer 33 that becomes the contact electrode 32 (see FIG. 3) is removed by etching to form a contact hole 38.
〈コンタクト電極形成〉
次に、図４Ｅに示すように、リフトオフプロセスと金属の真空蒸着法による金属膜の成膜により、コンタクト電極３２を形成する。詳細には、Ｃｒ：１０ｎｍ／Ａｕ−Ｚｎ（Ｚｎ：３ｗｔ％）：３ｎｍ／Ａｕ：１０ｎｍを真空蒸着法で連続成膜し、リフトオフプロセスにより、コンタクト電極３２のパターン形成を行う。さらに、Ｎ2雰囲気中４００度で３分間の熱処理を行って、ｐ-ＧａＡｓコンタクト層３３との低抵抗なオーミック接触を得ることができる。なお、Ａｕの厚さは、Ｃｒ／Ａｕ−Ｚｎを保護するだけでよく、その厚さは５〜１００ｎｍ、好ましくは１０ｎｍが良い。なお、電極材料としてＴｉ、Ｐｔを採用しても良い。
<Contact electrode formation>
Next, as shown in FIG. 4E, a contact electrode 32 is formed by a metal film formed by a lift-off process and a metal vacuum deposition method. Specifically, Cr: 10 nm / Au—Zn (Zn: 3 wt%): 3 nm / Au: 10 nm is continuously formed by vacuum deposition, and the pattern of the contact electrode 32 is formed by a lift-off process. Furthermore, a low resistance ohmic contact with the p-GaAs contact layer 33 can be obtained by performing a heat treatment at 400 ° C. for 3 minutes in an N 2 atmosphere. Note that the thickness of Au only needs to protect Cr / Au—Zn, and the thickness is 5 to 100 nm, preferably 10 nm. Note that Ti or Pt may be employed as the electrode material.
また、コンタクト電極３２の間には、光が外部に出力される光出力部３５が形成される。 Further, between the contact electrodes 32, a light output portion 35 for outputting light to the outside is formed.
〈ボンディングパッド電極、引き出し配線形成〉
次に、図４Ｆに示すように、スパッタリング法による金属膜の成膜、及びドライエッチング法により、ボンディングパッド電極１３〜１６と引き出し電極１７〜２０を形成する。
<Bonding pad electrode and lead wiring formation>
Next, as shown in FIG. 4F, bonding pad electrodes 13 to 16 and lead electrodes 17 to 20 are formed by forming a metal film by sputtering and by dry etching.
引き出し電極１７〜２０として、Ｔｉ層３６（厚さ３０ｎｍ）、Ａｌ層３７（厚さ７００ｎｍ）をスパッタリング法で連続成膜する。スパッタリング法は、ほぼ１方向から金属粒子が飛んでくる真空蒸着法に比較して、金属粒子が広い電極材料（ターゲット）から飛び出し、低真空雰囲気中ガスと衝突を繰り返し、多方向からウエハに付着するので、ステップカバレッジ性が良い。このスパッタリング法を採用することで、メサ側壁部のステップカバレッジを向上させることができる。 As the extraction electrodes 17 to 20, a Ti layer 36 (thickness 30 nm) and an Al layer 37 (thickness 700 nm) are continuously formed by sputtering. Compared with the vacuum deposition method in which metal particles fly from almost one direction, the sputtering method jumps out of a wide electrode material (target), repeatedly collides with gas in a low vacuum atmosphere, and adheres to the wafer from multiple directions. Therefore, step coverage is good. By employing this sputtering method, the step coverage of the mesa side wall can be improved.
次に、フォトリソプロセスにより、引き出し電極１７〜２０及びボンディングパッド電極１３〜１６のパターン形成を行う。そして、形成したパターンをマスクに塩素系ガスを用いてＴｉ層３６／Ａｌ層３７を連続的にエッチングする２ステップのドライエッチングを行い、引き出し電極１７〜２０及びボンディングパッド電極１３〜１６を形成する。 Next, pattern formation of the lead electrodes 17 to 20 and the bonding pad electrodes 13 to 16 is performed by a photolithography process. Then, using the formed pattern as a mask, a two-step dry etching is performed to continuously etch the Ti layer 36 / Al layer 37 using a chlorine-based gas, thereby forming lead electrodes 17-20 and bonding pad electrodes 13-16. .
なお、Ｃｒ，Ａｕを真空蒸着法で成膜した後、フォトリソプロセスでパターンを形成し、ヨウ化カリウム溶液でＡｕをウェットエッチングする。その後、硝酸セリウムアンモニウム溶液でＣｒをウェットエッチングして、引き出し電極１７〜２０及びボンディングパッド電極１３〜１６を形成することも可能である。 In addition, after forming a film of Cr and Au by a vacuum evaporation method, a pattern is formed by a photolithography process, and Au is wet-etched with a potassium iodide solution. Thereafter, the lead electrodes 17 to 20 and the bonding pad electrodes 13 to 16 can be formed by wet etching of Cr with a cerium ammonium nitrate solution.
〈裏面電極形成〉
最後に、図４Ｇに示すように、真空蒸着法によって、半導体基板裏面にＡｕＧｅ／Ｎｉ／Ａｕのｎ側電極２５を形成する。
<Backside electrode formation>
Finally, as shown in FIG. 4G, an AuGe / Ni / Au n-side electrode 25 is formed on the back surface of the semiconductor substrate by vacuum deposition.
本実施例によれば、ボンディングパッド電極１５，１６は互いに対向する側のコーナ部がカットされ、当該コーナ部には斜辺１５Ｅ，１６Ｅがそれぞれ形成され、さらにボンディングパッド電極１５，１６が互いに重ならないように配置されている。これにより、ボンディングパッド電極１５，１６の面積を小さくすることができ、その結果、半導体チップ全体のサイズの縮小化を図ることが可能となる。 According to this embodiment, the bonding pad electrodes 15 and 16 are cut at the corners facing each other, the hypotenuses 15E and 16E are formed at the corners, and the bonding pad electrodes 15 and 16 do not overlap each other. Are arranged as follows. Thereby, the area of the bonding pad electrodes 15 and 16 can be reduced, and as a result, the size of the entire semiconductor chip can be reduced.
本実施例においては、図４Ｆに示したように、ボンディングパッド電極１３〜１６と引き出し電極１７〜２０のパターン形成をドライエッチングで行うようにしている。このようにすれば、ボンディングパッド電極１３〜１６と引き出し電極１７〜２０に対して、寸法精度の高い加工を施すことが可能となり、特にボンディングパッド電極１３〜１６の面積を容易に縮小化することができる。 In this embodiment, as shown in FIG. 4F, the pattern formation of the bonding pad electrodes 13 to 16 and the lead electrodes 17 to 20 is performed by dry etching. In this way, it becomes possible to process the bonding pad electrodes 13 to 16 and the lead electrodes 17 to 20 with high dimensional accuracy, and in particular, the area of the bonding pad electrodes 13 to 16 can be easily reduced. Can do.
《実施例２》
実施例１では、図２に示したように、ボンディングパッド電極１５，１６は、それらの斜辺１５Ｅ，１６Ｅが対角線Ｌ１に平行となるようには配置されていなかった。ここで、対角線Ｌ１は、半導体チップ１１の角部１１Ｆと角部１１Ｇ（図１参照）と結ぶ線分である。
Example 2
In the first embodiment, as shown in FIG. 2, the bonding pad electrodes 15 and 16 are not arranged so that the oblique sides 15E and 16E are parallel to the diagonal line L1. Here, the diagonal line L1 is a line segment connecting the corner portion 11F and the corner portion 11G (see FIG. 1) of the semiconductor chip 11.
本実施例では、図５に示すように、ボンディングパッド電極１５，１６は、それらの斜辺１５Ｅ，１６Ｅが対角線Ｌ１に平行になるよう配置されている。そして、斜辺１５Ｅと斜辺１６Ｅが対角線Ｌ１を挟んで（斜辺１５Ｅと斜辺１６Ｅの中央を対角線Ｌ１が通るよう）、ボンディングパッド電極１５，１６が配置されている。他の構成は、実施例１の場合と同様である。 In this embodiment, as shown in FIG. 5, the bonding pad electrodes 15 and 16 are arranged such that their hypotenuses 15E and 16E are parallel to the diagonal line L1. Then, the bonding pad electrodes 15 and 16 are arranged such that the hypotenuse 15E and the hypotenuse 16E sandwich the diagonal L1 (so that the diagonal L1 passes through the center of the hypotenuse 15E and the hypotenuse 16E). Other configurations are the same as those in the first embodiment.
本実施例によれば、ボンディングパッド電極１５，１６は、各斜辺１５Ｅ，１６Ｅが対角線Ｌ１を挟んで平行となるよう配置されているので、ボンディングパッド電極１５，１６が互いに重ならず、ボンディングパッド電極１５，１６の面積を小さくすることができる。その結果、半導体チップ１１のサイズの縮小化を図ることが可能となり、面発光レーザアレイ１０の量産性を向上させることができる。 According to the present embodiment, the bonding pad electrodes 15 and 16 are arranged so that the oblique sides 15E and 16E are parallel to each other with the diagonal line L1 therebetween, so that the bonding pad electrodes 15 and 16 do not overlap each other, and the bonding pad The area of the electrodes 15 and 16 can be reduced. As a result, the size of the semiconductor chip 11 can be reduced, and the mass productivity of the surface emitting laser array 10 can be improved.
また、半導体チップ１１のサイズが縮小化されることにより、１ウエハ当たりにおける半導体チップの取れ数を増加させることができ、この点においても、面発光レーザアレイ１０の量産性を向上させることができる。 Further, by reducing the size of the semiconductor chip 11, it is possible to increase the number of semiconductor chips that can be taken per wafer, and in this respect as well, the mass productivity of the surface emitting laser array 10 can be improved. .
また、ボンディングパッド電極は、一般的にフォトレジストで電極パターンを形成し、電極金属を蒸着した後、有機溶剤などでフォトレジストを溶解して不要金属を除去するリフトオフプロセスで形成している。しかし、リフトオフプロセスは、レジスト形状の制御が困難でボンディングパッド電極の端にバリが発生するために、微細加工は困難である。 The bonding pad electrode is generally formed by a lift-off process in which an electrode pattern is formed with a photoresist, electrode metal is deposited, and then the photoresist is dissolved with an organic solvent to remove unnecessary metal. However, the lift-off process is difficult to control because the resist shape is difficult to control and burrs are generated at the ends of the bonding pad electrodes.
以上、本発明の実施例を図面により詳述してきたが、上記各実施例は本発明の例示にしか過ぎないものであり、本発明は上記各実施例の構成にのみ限定されるものではない。本発明の要旨を逸脱しない範囲の設計の変更等があっても、本発明に含まれることは勿論である。 Although the embodiments of the present invention have been described in detail with reference to the drawings, each of the above embodiments is only an example of the present invention, and the present invention is not limited only to the configuration of each of the above embodiments. . Needless to say, changes in design and the like within the scope of the present invention are included in the present invention.
例えば、上記各実施例では、半導体チップ１１は四角形であったが、四角形以外の形状の半導体チップにも適用できる。 For example, in each of the embodiments described above, the semiconductor chip 11 has a rectangular shape, but the present invention can also be applied to a semiconductor chip having a shape other than a rectangular shape.
１０ 面発光レーザアレイ
１１ 半導体チップ（基板）
１２ メサ領域
１３，１４，１５，１６ ボンディングパッド電極（外部領域）
１７，１８，１９，２０ 引き出し電極
２５ ｎ側電極
２６ ｎ型基板（ｎ-ＧａＡｓ基板）
２７ 活性層
２８ スペーサ層（共振器領域）
２９ 下部反射鏡（ｎ-ＤＢＲ層）
３０ 上部反射鏡（ｐ-ＤＢＲ層）
３１ ＡｌＡｓ被選択酸化層
３１Ａ ＡｌｘＯｙ電流狭窄層
３２ コンタクト電極
３３ ｐ-ＧａＡｓコンタクト層
３４ 層間絶縁膜
３５ 光出射部
３６ Ｔｉ層
３７ Ａｌ層
３８ コンタクトホール
ａ 隙間
Ｌ１，Ｌ２ 対角線
10 Surface emitting laser array 11 Semiconductor chip (substrate)
12 Mesa region 13, 14, 15, 16 Bonding pad electrode (external region)
17, 18, 19, 20 Lead electrode 25 n-side electrode 26 n-type substrate (n-GaAs substrate)
27 Active layer 28 Spacer layer (resonator region)
29 Lower reflector (n-DBR layer)
30 Upper reflector (p-DBR layer)
31 AlAs selective oxidation layer 31A AlxOy current confinement layer 32 contact electrode 33 p-GaAs contact layer 34 interlayer insulating film 35 light emitting part 36 Ti layer 37 Al layer 38 contact hole a gap L1, L2 diagonal line
Claims (7)
前記基板上に形成され前記メサ領域の外側に配置された外部領域と、
前記各メサ領域上に設けられたコンタクト電極と、
前記外部領域上に設けられ前記コンタクト電極と同数のボンディングパッド電極と、
前記各コンタクト電極と前記各ボンディングパッド電極とを接続する引き出し配線とを備えた面発光レーザアレイであって、
前記各ボンディングパッド電極のうち、前記基板の角部からの対角線の近傍に配置された２つのボンディングパッド電極は、互いに対向するコーナ部分がカットされたカット部を有し、且つ前記対向するカット部の間に隙間が形成されていることを特徴とする面発光レーザアレイ。 A plurality of mesa regions formed on the substrate and having a light emitting portion;
An external region formed on the substrate and disposed outside the mesa region;
A contact electrode provided on each mesa region;
The same number of bonding pad electrodes as the contact electrodes provided on the external region;
A surface emitting laser array comprising a lead-out line connecting each contact electrode and each bonding pad electrode,
Of the bonding pad electrodes, two bonding pad electrodes arranged in the vicinity of a diagonal line from a corner of the substrate have a cut portion in which a corner portion facing each other is cut, and the opposing cut portion A surface emitting laser array, wherein a gap is formed between the two.
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