JP2015076883A - 遮断用整列パターンを利用する通信装置 - Google Patents
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Abstract
【課題】遮断用整列パターンを利用する通信装置を提供する。
【解決手段】通信装置100は、複数の入力部140、パターン発生器110、マルチプレクサ120、制御回路130、遮断回路135、及び出力部150を備える。整列パターンを生成するようにパターン発生器を構成する。マルチプレクサが複数の入力データストリーム145を直列化された出力データストリーム155へと多重化するように、マルチプレクサを制御すべく制御回路を構成する。直列化された出力データストリームを整列パターンで遮断するように遮断回路を構成する。直列化された出力データストリームが整列パターンによって遮断されたときに、直列化された出力データストリームの代わりに整列パターンを出力するように出力部を構成する。
【選択図】図1A
【解決手段】通信装置100は、複数の入力部140、パターン発生器110、マルチプレクサ120、制御回路130、遮断回路135、及び出力部150を備える。整列パターンを生成するようにパターン発生器を構成する。マルチプレクサが複数の入力データストリーム145を直列化された出力データストリーム155へと多重化するように、マルチプレクサを制御すべく制御回路を構成する。直列化された出力データストリームを整列パターンで遮断するように遮断回路を構成する。直列化された出力データストリームが整列パターンによって遮断されたときに、直列化された出力データストリームの代わりに整列パターンを出力するように出力部を構成する。
【選択図】図1A
Description
高速通信の需要がますます高まってきている。ビデオオンデマンド、高解像度テレビ、及びテレビ会議は、高速通信システムの需要を喚起する用途のいくつかの例である。
企業によるクラウドコンピューティングの採用の増加によって、通信システムの帯域幅拡大への要求がさらに高まっている。かかる要求のために、距離がより長い用途に対してだけではなく、銅線ベースの通信ネットワークによって従来実施されている他の用途に対しても光ファイバーネットワークの採用がますます推進されている。
光ファイバーネットワーク、銅線ベースのネットワーク、または他の通信ネットワークにおいて、多重化は、データ転送速度が遅いいくつかの並列データストリームを直列(シリアル)化することによってそれより高いデータ転送速度を得るために利用される方法の1つである。データストリームの多重化には明らかな利点があるが、いくつかの課題もあり、追加の所望の機能を設けるためには、追加の構成が必要になりうる。
図面に示されている実施形態は、限定ではなく例示のためのものである。本明細書及び図面全体を通じて、(必ずというわけではないが)、同様の参照番号は、同様の要素を指定するために使用されている。図面は、理解を助けるための例示を目的としたものであり、実際のスケールでは描かれていない場合がある。
図1Aは、データ通信を実行するための通信装置100のブロック図である。通信装置100は、複数の入力部140、パターン発生器110、マルチプレクサ120、及び制御回路130を備えることができる。オプションとして、通信装置は、さらに、整列パターンルックアップテーブル112、メモリ122、クロックデータ回復(以下、クロックデータ回復を「CDR」という)回路131、カウンター132、シーケンサー133、及び、遮断回路(または中断回路ないしインタラプト回路。以下同じ)135を備えることができる。
複数の入力部140を、複数の入力データストリーム145を受信するように構成することができる。複数の入力データストリーム145を、イーサネット(Ethernet)ネットワーキングプロトコル、ギガビットイーサネット(Gigabit Ethernet)、ファイバーチャネル(Fiber Channel)、または他の任意のネットワーキングプロトコルに基づくものとすることができる。複数の入力データストリーム145のデータ転送速度を、125Mb/s、1Gb/s、10Gb/s、または他の任意の速度とすることができる。複数の入力データストリーム145を、8B/10B符号化もしくは64B/66Bもしくは他の任意のデータ符号化法で符号化することができる。
1実施形態では、複数の入力データストリーム145は、データ、Preamble(プリアンブル)、フレーム開始デリミタ(Start-of-Frame Delimiter。以下、「SFD」という)、宛先アドレス(Destination Address。以下「DA」という)などのヘッダー、及びソースアドレス(Source Address。以下「SA」という)を含むことができる基本的なイーサネットフレーム構造を有することができる。複数の入力部140のうちの任意の1つで受信された複数の入力データストリーム145を、種々の通信規格で要求されうる約50%の平均デューティサイクルを有するように符号化することができる。
パターン発生器110を、複数の入力部140に結合することができ、及び、整列パターン(アライメントパターンともいう)113を生成するように構成することができる。図1Aに示す実施形態では、複数の入力データストリーム145とは独立して整列パターン113を生成することができる。より具体的には、パターン発生器110を、複数の入力データストリーム145に対するビット単位の検査を実行することなく、または、複数の入力データストリーム145に追加のビットを挿入ないし追加することなく、整列パターン113を生成するように構成することができる。1実施形態では、複数の入力データストリーム145に対するビット単位の検査を実質的に回避することができる。同様に、複数の入力データストリーム145に対する追加ビットの挿入及び/または追加を実質的に回避することができる。この構成は、通信装置100の応答時間を短くするために有利でありうる。別の実施形態では、ビット単位の検査、ビット挿入ないし削除を、イーサネットに関するIEEE規格(IEEE Std 802.3-2012の279-696頁のSection Four。この内容は参照により本明細書に組み込まれるものとする)にしたがってパターン発生器110によって実行することができる。
1実施形態では、パターン発生器110を、平均デューティサイクルが約50%の整列パターン113を生成するように構成することができる。これは、必ずというわけではないが、種々の通信規格によって要求される場合がある。整列パターン113を任意の数の組み合わせとすることができるが、平均デューティサイクルが50%ではない整列パターンを送信する場合は、通信システム(不図示)のハードウェア設計に負担を加えることになりうる。なぜなら、ハードウェアは、極めて高いかまたは極めて低い周波数の信号を処理する必要がありうるからである。整列パターン113の平均デューティサイクルが約50%である場合には、この負担を実質的に回避することができる。
図1Bは、識別子パターン114を用いて整列パターン113を生成するやり方を示している。整列パターンルックアップテーブル112から整列パターン113及び識別子パターン114を取り出すようにパターン発生器110を構成することができる。図1Bに示すように、識別子パターン114は、第1及び第2の直列シーケンスパターンを含むことができる。遮断(または中断ないしインタラプト。以下同じ)中は、マルチプレクサ120が識別子パターン114の第1と第2の直列シーケンスパターンを所定の順番にしたがって多重化して直列化された出力データストリーム155にするように、マルチプレクサ120を制御すべく該マルチプレクサ120に結合された遮断回路135を構成することができる(以下、「直列化された出力データストリーム」を「直列化出力データストリーム」という)。
識別子パターン114を用いて、通信チャンネルを識別することができる(この識別をレーン識別ともいう)。図1Bに示す例では、一方の識別子パターン114のビット値は全て「1」であり、そのときの整列パターン113の平均デューティサイクルは約100%である。これは、要求される平均デューティサイクル50%よりも非常に大きい。図1Bに示されている他方の識別子パターン114のビット値は全て「0」であり、そのときの平均デューティサイクルは約0%である。これは、要求される平均デューティサイクル50%よりも非常に小さい。しかしながら、平均デューティサイクル50%を有する整列パターン113を形成するように、識別子パターン114を直列化することができる。別の通信装置(不図示)において、整列パターン113を識別子パターン114へと逆多重化(デマルチプレクス)し、その識別子パターンを用いて通信チャンネルを識別することができる。
図1Aに示すように、マルチプレクサ120を、複数の入力部140及びパターン発生器110に結合することができる。マルチプレクサ120は出力部150を備えることができる。複数の入力データストリーム145を多重化して、出力部150において直列化出力データストリーム155を生成するように、マルチプレクサ120を構成することができる。マルチプレクサ120を制御するように制御回路130を構成することができ、この場合、制御回路130は、マルチプレクサ120が複数の入力データストリーム145を、データ転送速度がより速い直列化出力データストリーム155へとビット単位で出力するようにマルチプレクサ120を制御する。直列化出力データストリーム155は、複数の入力データストリーム145のPreamble(プリアンブル)またはDAまたはFCSのビットの混合とすることができる、mPreambleまたはmDAまたはmFCSを含むことができる。
別の実施形態では、マルチプレクサ120は、複数の入力データストリーム145を直列化し、または、直列化出力データストリーム155を非直列化するためのシリアライザデシリアライザ(以下「サーデス」という。サーデスの英語表記は「Serdes」である)を備えることができる。
たとえば、複数の入力部140を2つの入力部から構成することができる。複数の入力部140の各々における複数の入力データストリーム145のデータ転送速度を10Gb/sとすることができる。マルチプレクサ120を、複数の入力データストリーム145を多重化して、データ転送速度が20Gb/sの直列化出力データストリーム155を生成するように構成することができる。上記のように、直列化出力データストリーム155のデータ転送速度を、複数の入力データストリーム145のデータ転送速度の約2倍とすることができる。
パターン発生器110と同様に、複数の入力データストリーム145を検査することなく、複数の入力データストリーム145と整列パターン113を多重化するようにマルチプレクサ120を構成することができる。マルチプレクサ120を、整列パターン113を直列化出力データストリーム155に多重化するときに、複数の入力部140のうちの少なくとも1つからの複数の入力データストリーム145を無視するように構成することができる。その結果、複数の入力データストリーム145を直列化出力データストリーム155に変換する際の通信装置100の速度を高めることができる。
制御回路130を、マルチプレクサ120を制御するように構成可能な集積回路、マイクロプロセッサ、コントローラ、制御ロジック(制御論理回路)、状態機械、マイクロコントローラ、及び/または他の任意の回路とすることができる。遮断回路135、カウンター132、及びシーケンサー133は、制御回路130の一部を構成することができるが、別の実施形態では、遮断回路135、カウンター132、及びシーケンサー133を、制御回路130の外部に別々に設けることができる。
遮断回路135を、遮断状態検出器159からの信号を検出するように構成することができる。遮断状態検出器159を通信装置100の一部とすることができ、または、それに代えて、遮断状態検出器159を外部の回路(不図示)の一部とすることができる。遮断状態検出器159を、遮断状態(または中断状態。以下同じ)を監視するための回路とすることができ、遮断回路135を、マルチプレクサ120を起動して、複数の入力部140のうちの少なくとも1つからの複数の入力データストリーム145を整列パターン113で遮断するための遮断信号を生成するように構成することができる。
遮断状態を通信装置100の最初の始動中に引き起こすことができる。代替的には、通信装置100内で、または、通信システム(不図示)全体の1つの外部通信装置(不図示)内でエラーフラグが検出されたときに、遮断状態を引き起こすことができる。遮断信号が検出されたときに、マルチプレクサ120が、複数の入力部140のうちの少なくとも1つからの複数の入力データストリーム145が遮断されるように、整列パターン113を直列化出力データストリーム155に多重化するように、マルチプレクサ120を制御すべく制御回路130を構成することができる。
遮断回路135を、直列化出力データストリーム155を整列パターン113で遮断するように構成することができる。直列化出力データストリーム155が整列パターン113によって遮断されているときに、遮断の結果として、直列化出力データストリーム155の代わりに整列パターン113を出力するように、出力部150を構成することができる。
たとえば、複数の入力部140が2つの入力部である図1Aに示す実施形態では、マルチプレクサ120を、複数の入力部140の全てからの複数の入力データストリーム145を遮断するように構成することができる。複数の入力部140が3つ以上の入力部を有する別の実施形態では、マルチプレクサ120を、複数の入力部140のうちの少なくとも2つからの、または、複数の入力部140のうちの一部からの、または複数の入力部140の全てからの複数の入力データストリーム145を遮断するように構成することができる。
メモリ122をオプションとすることができる。メモリ122を、電気信号及び/または電気信号の状態を記憶するように構成することができるランダムアクセスメモリ(以下では、「RAM」という)、バッファ、FIFO、または他の任意の回路とすることができる。図1Aに示すように、メモリ122をマルチプレクサ120に結合することができる。メモリ122を、直列化出力データストリーム155を記憶ないし格納するように構成することができる。
遮断回路135を、いくつかの異なるやり方のうちの1以上のやり方で、直列化出力データストリーム155を遮断するように構成することができる。たとえば、遮断回路135が、整列パターン113で直列化出力データストリーム155を遮断するように構成されているときには、遮断回路135を、直列化出力データストリーム155を整列パターン113とともに格納しているメモリ122を上書き(すなわちメモリの記憶内容を上書きする)するように構成することができる。
これの代わりにまたはこれに加えて、遮断回路135を、マルチプレクサ120により整列パターン113を直列化出力データストリーム155に多重化することによって複数の入力データストリーム145を遮断するように構成することができる。図1Aに示すように、マルチプレクサ120を、パターン発生器110、及び、入力としての複数の入力データストリーム145に結合することができる。遮断の間、複数の入力データストリーム145を無視することができ、パターン発生器110の出力をメモリ122に出力することができる。
図1Cは、マルチプレクサ120及びパターン発生器110の代替構成のブロック図を示している。図1Cに示すブロック図では、複数の入力部140から入力された複数の入力データストリーム145をパターン発生器110に結合することができる。パターン発生器110は、少なくとも1つのANDゲート158とORゲート157を備えることができ、これによって、遮断回路135が遮断を行うように構成されるときに、複数の入力データストリーム145の代わりに整列パターン113を出力するようにANDゲート158及びORゲート157を構成することができる。
図1Aを再度参照すると、CDR回路131を、クロック信号を生成するように構成することができ、カウンター132を、クロック信号をカウントする(計数する)ように構成することができる。より具体的には、カウンター132を、整列パターン113が送信された後にクロック信号のカウントを開始するように構成することができる。カウンター132は、整列パターン113が送信されるタイミングに対する相対的なタイミングを示すことができるカウント値を有することができる。整列パターン113の送信後にマルチプレクサ120が複数の入力データストリーム145の多重化を再開するようにマルチプレクサ120を起動すべく制御回路130を構成することができる。この多重化を、整列パターン113を送信した直後に、または、カウンター132のカウント値が所定のカウント値に達するまでの間整列パターンを送信した後に(もしくは、整列パターンを送信してからカウンター132が所定のカウント値をカウントした後に)、または、外部の通信装置(不図示)から追加の信号を受信した後に、行うことができる。
所定のシーケンスにしたがって複数の入力データストリーム145を直列化出力データストリーム155へと多重化するようにマルチプレクサ120を制御すべく制御回路130を構成することができる。この所定のシーケンスをシーケンサー133に格納することができる。さらに、シーケンサー133を、図1Bに示す識別子パターン114が(所定のシーケンスで)出力されるところの所定のシーケンスを記憶するように構成することができる。
図1Dは、図1Aに示す通信装置100を有する光ファイバートランシーバー101のブロック図である。すなわち、図1Aに示す通信装置100は、光ファイバートランシーバー101の一部を構成することができる。光ファイバートランシーバー101は、光ファイバー109を介してデータを送信するために、通信装置100、通信装置100に結合された光源ドライバ(光源駆動装置)106、及び、光源ドライバ106に結合された光源105を備えることができる。オプションとして、光ファイバートランシーバー101は、光ファイバー109を介してデータを受信するために、光検出器107及びポストアンプ(後置増幅器)108を備えることができる。
図2Aは、データ通信のための通信装置200のブロック図である。通信装置200を、図1Aに示す直列化出力データストリーム155を受信するように構成された受信機とすることができる。図2Aに示すように、通信装置200は、入力部252、デマルチプレクサ260、制御回路230、パターン検出器270、遮断回路235、及び複数の出力部290を備えることができる。オプションとして、通信装置200は、さらに、整列パターンルックアップテーブル212、バッファ264、セレクター266、カウンター232、及びシーケンサー233を備えることができる。
入力部252を、図1Aに示す直列化出力データストリーム155に類似のものとすることができる直列化された入力データストリーム255を受信するように構成することができる(以下、「直列化された入力データストリーム」を「直列化入力データストリーム」という)。デマルチプレクサ260を入力部252に結合することができる。直列化入力データストリーム255を、複数の出力部290を介して出力することができる複数の出力データストリーム262へと逆多重化するようにデマルチプレクサ260を制御すべく、制御回路230を構成することができる。複数の出力データストリーム262の各々を外部のホストに送ることができる。
複数の出力データストリーム262のうちの1つの例が図2Aの下部に示されている。複数の出力データストリーム262の各々は、データ、Preamble(プリアンブル)、フレーム開始デリミタ(SFD)、宛先アドレス(DA)などのヘッダー、及びソースアドレス(SA)を含むことができる。同様に、直列化入力データストリーム255は、共に直列化されている、複数の出力データストリーム262からのPreamble(プリアンブル)、SFD、DAまたはSAを混合したものである、データ、mPreamble、MSFD、mDAなどのヘッダー、及びmSAを含むことができる。
たとえば、複数の出力データストリーム262は、第1の出力データストリーム262a及び第2の出力データストリーム262bを少なくとも含むことができる。複数の出力部290を第1の出力部291と第2の出力部292から構成することができる。図2Aに示すように、第1と第2の出力データストリームの各々を、第1の出力部291と第2の出力部292のそれぞれによってホストコンピューターに出力することができる。デマルチプレクサ260を、直列化入力データストリーム255を、シーケンサー233によって決定された所定の順番にしたがって、複数の出力データストリーム262へと逆多重化するように構成することができ、この逆多重化は、直列化入力データストリーム255を第1の出力データストリーム262aへと逆多重化し、その後、直列化入力データストリーム255を第2の出力データストリーム262bへと逆多重化することによって行われる。シーケンサー233を、直列化入力データストリーム255を逆多重化するデマルチプレクサ260のシーケンスを制御するように構成することができる。
オプションとして、バッファ264を、デマルチプレクサ260に結合することができ、及び、複数の出力データストリーム262を記憶ないし記憶するように構成することができる。セレクター266を、バッファ264と複数の出力部290の間に結合することができる。セレクター266を、データを送信または受信する際に、シーケンサー233に格納されている所定のレーン整列シーケンスにしたがって、バッファ264に格納されている複数の出力データストリーム262を複数の出力部290に相互接続するように構成することができる。この所定のレーン整列シーケンスは、レーン整列を実行するために通信装置200によって使用されるシーケンスを意味する場合がある。1実施形態では、レーン整列は、所定の順番にしたがって、直列化入力データストリーム255を複数の出力データストリーム262に非直列化し、及び、複数の出力データストリーム262を再配列する(または並べ替える)プロセスを意味する。別の実施形態では、レーン整列を、イーサネットに関するIEEE規格(IEEE Std 802.3-2012の43-696頁のSection Four。この内容は参照により本明細書に組み込まれるものとする)にしたがって、デマルチプレクサ260によって実行することができる。
パターン検出器270をデマルチプレクサ260に結合することができる。パターン検出器270を、複数の出力データストリーム262からの整列パターン213を検出するように構成することができる。パターン検出器270を、整列パターン213を整列パターンルックアップテーブル212と比較するように構成することができる。整列パターン213がパターン検出器270によって検出されたときに、複数の出力データストリーム262を遮断するように、制御回路230の遮断回路235を構成することができる。
整列パターン213を、互いに固有である複数の識別子パターンもしくは複数の直列シーケンスパターンから構成することができる。デマルチプレクサ260を、複数の直列シーケンスパターンの各々を複数の出力データストリーム262の各々へと逆多重化するように構成することができる。制御回路230を、複数の直列シーケンスパターンの各々を検出することによって、複数の出力データストリーム262の各々を識別するように構成することができる。
たとえば、図2Bに示すように、第1のシーケンスパターン213a及び第2のシーケンスパターン213bを、整列パターン213へと直列化することができる。整列パターン213を、直列化入力データストリーム255として通信装置200に入力することができる。デマルチプレクサ260を、第1及び第2のシーケンスパターン213a、213bを、2つの異なる出力データストリーム262へと逆多重化するように構成することができ、この場合、それらの出力データストリーム262のそれぞれは、異なる外部のホストコンピューター(不図示)に送られるように構成される。図2Bに示す例では、第1及び第2のシーケンスパターン213a及び213bを、最終的には複数の出力データストリーム262の意図されている位置にあるようにすることができる。この場合、セレクター266を、複数の出力データストリーム262の各々を、第1の出力部291と第2の出力部292のそれぞれに出力するように構成することができる。
しかしながら、符号化タイミングのミスマッチや他の何らかの理由によって、エラーが発生して、図2Cに示すように、第1及び第2のシーケンスパターン213a、213bが複数の出力データストリーム262の異なる位置で検出される場合があることが理解されるべきである。そのような場合でも、状況に応じて、第1の出力部291と第2の出力部292を交換することによって接続関係ないし接続性を修正するようにセレクター266を構成することができ、これによって、複数の出力データストリーム262を依然としてそれぞれのホストコンピューター(不図示)に送るようにすることができる。図2B及び図2Cに示すように、第1及び第2のシーケンスパターン213a、213bを、通信チャンネルの各々にラベル付けするための識別子として使用することができ、接続関係ないし接続性にエラーが検出された場合には、意図されている相互接続を回復するように、セレクター266を構成することができる。
オプションとして、図2Aに示すように、通信装置200は、シリアル出力部250に結合されたパターン発生器210を備えることができる。パターン発生器210を、整列パターン213が検出されたときに、確認パターン(確認応答パターンまたはアクノリッジパターンともいう。以下同じ)216を生成するように構成することができる。確認パターン216を、シリアル出力部250を介して出力することができる。確認パターン216を、直列化入力データストリーム255を送信する外部の通信装置(不図示)に送信することができる。確認パターン216は、整列パターン213と類似の特性を共有することができる。
図3Aは、直列化されたデータストリーム(すなわち直列化データストリーム)を送受信するように構成されることができる通信装置300のブロック図である。この通信装置を、送信機300a及び受信機300bを備えることができるトランシーバーとすることができる。送信機300aを、直列化された出力データストリーム(すなわち、直列化出力データストリーム)355を送信するように構成することができ、受信機300bを、直列化された入力データストリーム(すなわち直列化入力データストリーム)356を受信するように構成することができる。
通信装置300は、複数の入力部340、マルチプレクサ320、メモリ322、パターン発生器310、整列パターンルックアップテーブル312、パターン検出器370、制御回路330、シリアル出力部350、シリアル入力部352、及び、デマルチプレクサ360を備えることができる。複数の入力部340、マルチプレクサ320、メモリ322、及びパターン発生器310は、送信機300aの一部を構成することができる。デマルチプレクサ360、シリアル入力部352、及びパターン検出器370は、受信機300bの一部を構成することができる。
通信装置300はまた、遮断回路335、カウンター332、シーケンサー333、状態レジスタ334、バッファ364、及びセレクター366を備えることができる。複数の入力部340を、複数の入力データストリーム345を受け取るように構成することができる。複数の入力データストリーム345は、データ、Preamble(プリアンブル)、フレーム開始デリミタ(以下、「SFD」という)、並びに、宛先アドレス(以下、「DA」という)などのヘッダー、及びソースアドレス(以下、「SA」という)を含む基本的なイーサネットフレーム構造を有することができる。複数の入力部340のうちの任意の1つで受け取られた複数の入力データストリーム345を、種々の通信規格で必要とされる場合がある約50%の平均デューティサイクルを有するように符号化することができる。
図3Bは、出力データストリームの説明図である。図3A及び図3Bを参照すると、パターン発生器310を、出力整列パターン315を生成するように構成することができる。図3Aに示す実施形態では、出力整列パターン315を、複数の入力データストリーム345とは独立に生成することができる。より具体的には、複数の入力データストリーム345に対するビット単位の検査を実行することなく、または、複数の入力データストリーム345に追加のビットを挿入ないし追加することなく出力整列パターン315を生成するように、パターン発生器310を構成することができる。すなわち、複数の入力データストリーム345に対するビット単位の検査を実質的に回避することができる。同様に、複数の入力データストリーム345に対する追加ビットの挿入及び/または追加を実質的に回避することができる。パターン発生器310を、整列パターンルックアップテーブル312から出力整列パターン315を取り出すように構成することができる。出力整列パターン315で直列化出力データストリーム355を遮断した後に確認パターン316を生成するように、パターン発生器310を構成することができる。1実施形態では、確認パターン316は、図1Bの整列パターンのいくつかのもしくは全ての特性を共有することができる。
マルチプレクサ320を、複数の入力部340及びパターン発生器310に結合することができる。マルチプレクサ320が、複数の入力データストリーム345を直列化出力データストリーム355へと多重化するように、マルチプレクサ320を制御すべく制御回路330を構成することができる。別の実施形態では、マルチプレクサ320は、複数の入力データストリーム345を直列化するためのサーデスを備えることができる。
制御回路330を、マルチプレクサ320を制御するように構成可能な集積回路、マイクロプロセッサ、コントローラ、制御ロジック(制御論理回路)、状態機械、マイクロコントローラ、及び/または他の任意の回路とすることができる。遮断回路335、カウンター332、及びシーケンサー333は、制御回路330の一部を構成することができるが、別の実施形態では、遮断回路335、カウンター332、及びシーケンサー333を、制御回路330と別個に設けることができる。マルチプレクサ320が、所定のシーケンスにしたがって、複数の入力データストリーム345を直列化出力データストリーム355へと多重化するように、マルチプレクサ320を制御すべく制御回路330を構成することができる。所定のシーケンスをシーケンサー333内に格納することができる。
遮断回路335を、直列化出力データストリーム355を出力整列パターン315で遮断するように構成することができる。直列化出力データストリーム355が出力整列パターン315によって遮断されうるときは、直列化出力データストリーム355の代わりに出力整列パターン315を出力するように、シリアル出力部350を構成することができる。
メモリ322を、電気信号及び/または電気信号の状態を記憶するように構成することができるRAM、バッファ、FIFO、または他の任意の回路とすることができる。メモリ322をマルチプレクサ320に結合することができる。メモリ322を、直列化出力データストリーム355を記憶ないし格納するように構成することができる。
遮断回路335を、いくつかの異なるやり方のうちの1以上のやり方で、直列化出力データストリーム355を遮断するように構成することができる。たとえば、遮断回路335が、出力整列パターン315で直列化出力データストリーム355を遮断するように構成されているときには、遮断回路335を、直列化出力データストリーム355を出力整列パターン315とともに格納しているメモリ322を上書きするように構成することができる。
これの代わりにまたはこれに加えて、遮断回路335を、マルチプレクサ320により出力整列パターン315を直列化出力データストリーム355に多重化することによって複数の入力データストリーム345を遮断するように構成することができる。マルチプレクサ320を、パターン発生器310、及び、入力としての複数の入力部340に結合することができる。遮断の間、複数の入力データストリーム345を無視することができ、パターン発生器310の出力をメモリ322に出力することができる。
シリアル入力部352を、直列化入力データストリーム356を受け取るように構成することができる。デマルチプレクサ360をシリアル入力部352に結合することができる。デマルチプレクサ360が直列化入力データストリーム356を所定のシーケンスないし順番で複数の出力データストリーム362へと逆多重化するように、デマルチプレクサ360を制御すべく制御回路330を構成することができる。複数の出力部390を、複数の出力データストリーム362を出力するように構成することができる。1実施形態では、シーケンサー333を、直列化入力データストリームを逆多重化するデマルチプレクサ360のシーケンスを制御するように構成することができる。別の実施形態では、デマルチプレクサ360を、イーサネットに関するIEEE規格(IEEE Std 802.3-2012の310-696頁のSection Four。この内容は参照により本明細書に組み込まれるものとする)にしたがってデスキュー(スキューの除去)を実行するように構成することができる。
オプションとして、バッファ364を、デマルチプレクサ360に結合することができ、及び、複数の出力データストリーム362を記憶ないし格納するように構成することができる。セレクター366を、データを送信または受信する際に、シーケンサー333に格納されている所定のレーン整列シーケンスにしたがって、バッファ364に格納されている複数の出力データストリーム362を複数の出力部390に相互接続するように構成することができる。バッファ364及びセレクター366は、図2Aに示すバッファ及びセレクターのいくつかもしくは全ての特性を共有することができる。
パターン検出器370を、デマルチプレクサ360に結合することができ、及び、複数の出力データストリーム362からの入力整列パターン313を検出するように構成することができる。パターン検出器370を、整列パターンルックアップテーブル312を参照することによって入力整列パターン313を検出するように構成することができる。1実施形態では、パターン発生器310は、パターン発生器370と同じ整列パターンルックアップテーブル312を共用することができる。別の実施形態では、パターン発生器310は、パターン検出器370とは別の整列パターンルックアップテーブル312を共用することができる。
送信機300aと受信機300bは、同じ制御回路330を共用することができる。受信機300bと送信機300aは、制御回路330を通じて互いに通信することができる。たとえば、1実施形態では、制御回路330の遮断回路335を、入力整列パターン313がパターン検出器370によって検出されたときに、直列化出力データストリーム355と複数の入力部340で受け取った複数の入力データストリーム345とを遮断するように構成することができる。別の実施形態では、受信機300bのパターン検出器370が入力整列パターン313を検出したときに、複数の入力データストリーム345を遮断するように送信機300aのマルチプレクサ320を制御すべく制御回路330を構成することができる。
図3Bを参照すると、通信装置300によって送信された直列化出力データストリーム355は、データストリームを送信する際に遮断があるときには、複数の入力データストリーム345a、345b間に、出力整列パターン315及び確認パターン316を含むことができる。カウンター332は、出力整列パターン315が送信されるタイミングに対する相対的なタイミングを示すことができるカウント値を有することができる。1実施形態では、カウンター332は、出力整列パターン315の終わりを示す基準タイミングT0を示すことができるカウント値を有することができる。別の実施形態では、カウンター332を、タイミング整列を実行するように構成することができる。カウント値を用いて基準タイミングT0からの複数の入力データストリーム345bの開始時点を決定することによってタイミング整列を実行するように、カウンター332を構成することができる。
図3A及び図3Cを参照すると、通信装置300は通信システム(不図示)の一部を構成することができ、該通信システム(不図示)は、追加の通信装置301を備えることができる。状態レジスタ334を、通常モード(通常の動作モード)または整列モードに設定することができる。通信装置300の最初の始動後に、整列モードであるように状態レジスタ334を構成することができる。状態レジスタ334が整列モードのときは、パターン発生器310を、複数の入力部340で受け取った複数の入力データストリーム345を出力整列パターン315で遮断するように構成することができる。
パターン検出器370を、追加の確認パターン317を検出するように構成することができる。1実施形態では、追加の確認パターン317は、図1Bの整列パターンのいくつかのもしくは全ての特性を共有することができる。通過の通信装置301を、追加の確認パターン317を生成するように構成することができる。
追加の通信装置310からの追加の確認パターン317が検出されたときに、状態レジスタ334を、整列モードから通常モードに設定することができる。状態レジスタ334が通常モードのときは、複数の入力データストリーム345を、直列化出力データストリーム355へと多重化して、シリアル出力部350を通じて送信することができる。通常モードでは、直列化出力データストリーム355を、出力整列パターン315なしで送信することができる。1実施形態では、シリアル出力部350を、追加の通信装置301からの追加の確認パターン317がパターン検出器370によって検出された後で、出力整列パターン315の代わりに直列化出力データストリーム355を出力するように構成することができる。
図4Aは、通信システム400のブロック図である。通信システム400は、第1の通信装置402a及び第2の通信装置402bを備えることができる。第1の通信装置402aを、第2の通信装置402bに対して、データストリームを送受信するように構成することができる。第1の通信装置402aは、第1のマルチプレクサ420a、第1のパターン発生器410a、第1の制御回路430a、複数の第1の入力部440a、第1のパターン検出器470a、第1の受信機入力部480a、及び第1のデマルチプレクサ460aを備えることができる。
第1のマルチプレクサ420aを、複数の第1の入力部440aで受け取った複数の入力データストリーム445aを、第1の出力部450aにおける第1のシリアルデータストリーム455aへと多重化するように構成することができる。第1のパターン発生器410aを、第1のマルチプレクサ420aに結合することができ、及び、複数の入力データストリーム445aを第1の整列パターン413aで遮断するように構成することができる。第1の整列パターン413aは、図1の整列パターン113のいくつかのもしくは全ての特性を共有することができる。
第2の通信装置402bは、第2のマルチプレクサ420b、第2のパターン発生器410b、第2の制御回路430b、第2のパターン検出器470b、第2のデマルチプレクサ460b、複数の第2の入力部440b、第2の出力部450b、及び第2の受信機入力部480bを備えることができる。第2の通信装置402bを、第1のシリアルデータストリーム455aを受信するように構成することができる。第1及び第2の通信装置402a、402bは、図3Aに示されている通信装置300のいくつかのもしくは全ての特性を有することができる。
第2のパターン発生器410bを、第1の通信装置402aに対する確認パターン416bを生成するように構成することができる。第2の通信装置402bが第1の通信装置402aからの第1の整列パターン413aを検出すると、確認パターン416bを第2のシリアルデータストリーム455bに変換することができる。第1の通信装置402aからの第1のシリアルデータストリーム455aを所定の順番にしたがって複数の第2の出力データストリーム462bへと逆多重化するように、第2のデマルチプレクサ460bを構成することができる。
図4Bは、図4Aに示されている通信システムの状態図である。第1の制御回路430aを、遮断状態に応答して遮断信号を生成するように構成することができる。遮断状態を、第1の通信装置402aの(ステップ1に「開始」として示されている)最初の始動中の状態とすることができる。第1のマルチプレクサ420aが第1の整列パターン413aを第1のシリアルデータストリーム455aに多重化し、これによって、複数の第1の入力部440aのうちの少なくとも1つからの複数の入力データストリーム445aが遮断信号に応答して遮断されるように、第1のマルチプレクサ420aを制御すべく第1の制御回路430aを構成することができる。第1の通信装置402aを、ステップ2に示すように、第1の整列パターン413aを含む第1のシリアルデータストリーム455aを第2の通信装置402bに送信するように構成することができる。
第2のパターン検出器470bが第1の整列パターン413aを検出したときに、第2のマルチプレクサ420bが第2のパターン発生器410bによって生成された確認パターン416bを多重化するように、第2のマルチプレクサ420bを制御すべく第2の制御回路430bを構成することができる。確認パターン416bを第2のシリアルデータストリーム455bに多重化するように、第2のマルチプレクサ420bを構成することができる。第2の通信装置402bを、確認パターン416bを含む第2のシリアルデータストリーム455bを第1の通信装置402aに送信するように構成することができる。第1の通信装置402aを、ステップ3に示すように、受信レーンを整列させるように構成することができる。第1のデマルチプレクサ460aを用いて、第2のシリアルデータストリーム455bを、第1の制御回路430aによって決定することができる第1の所定の順番で、複数の第1の出力データストリーム462aへと逆多重化することによって受信レーンを整列させるように第1の通信装置402aを構成することができる。第1の制御回路430aを、ステップ4に示すように受信レーンが整列したか否かを検出するように構成することができる。
第1の制御回路430aを、第2のシリアルデータストリーム455bが複数の第1の出力データストリーム462aへと逆多重化された後、または、受信レーンが整列した後に、第1のパターン発生器410aと通信して、第2の整列パターンを生成するように構成することができる。第2の整列パターンは、図1の整列パターン113のいくつかのもしくは全ての特性を共有することができる。複数の入力データストリーム445aが依然として遮断された状態にあるときに、第1のマルチプレクサ420aが、第1の整列パターン413aの代わりに第2の整列パターンを第1のシリアルデータストリーム455aに多重化するように、第1のマルチプレクサ420aを制御すべく第1の制御回路430を構成することができる。第1の通信装置402aを、ステップ5に示すように、第2の通信装置402bに第2の整列パターンを送信するように構成することができる。
第2のデマルチプレクサ460bを、第1のシリアルデータストリーム455aを、第2の制御回路430bによって決定することができる第2の所定の順番にしたがって、複数の第2の出力データストリーム462bへと逆多重化するように構成することができる。第2のデマルチプレクサ460bが第1のシリアルデータストリーム455aを逆多重化した後で、追加の確認パターンを生成するように第2のパターン発生器410bを構成することができる。第2の通信装置402bを、第1の通信装置402aに該追加の確認パターンを送信するように構成することができる。
第1のパターン検出器470aを、ステップ6に示すように、第2の通信装置402bからの該追加の確認パターンを検出するように構成することができる。第1の通信装置402aが第2の通信装置402bから該追加の確認パターンを受け取ると、ステップ7に示すように、第2の通信装置402bに通常のトラフィックを送るように、第1の通信装置402aを構成することができる。1実施形態では、複数の入力データストリーム445aを第1のシリアルデータストリーム455aへと多重化することによって通常のトラフィックを送るように第1の通信装置402aを構成することができる。
第1の制御回路430aを、ステップ8に示すように、遮断状態を検出するように構成することができる。遮断状態が検出された後にステップ2に進むように第1の通信装置402aを構成することができる。第1の通信装置402a内でまたは第2の通信装置402bにおいてエラーフラグが検出されたときに、遮断状態を生じさせることができる。第1の通信装置402aまたは第2の通信装置402bにおいて信号損失(LOS:loss of signal)またはロックの喪失(LOL:loss of lock)状態が存在するときにエラーフラグを立てるようにすることもできる。第1の通信装置402aを、ステップ2〜6を実行するときには整列モードにあるものとすることができる。第1の通信装置402aを、ステップ7〜8を実行するときには通常モードにあるものとすることができる。
図4Cは、図4Aに示されている通信システムの代替の状態図である。第1の制御回路430aを、遮断状態に応答して遮断信号を生成するように構成することができる。遮断状態を、第1の通信装置402aの(ステップ1に「開始」として示されている)最初の始動中の状態とすることができる。第1のマルチプレクサ420aが第1の整列パターン413aを第1のシリアルデータストリーム455aに多重化し、これによって、複数の第1の入力部440aのうちの少なくとも1つにおける複数の入力データストリーム445aが遮断信号に応答して遮断されるように、第1のマルチプレクサ420aを制御すべく第1の制御回路430aを構成することができる。第1の通信装置402aを、ステップ2に示すように、第1の整列パターン413aを含む第1のシリアルデータストリーム455aを第2の通信装置402bに送信するように構成することができる。
第2のパターン検出器470bが第1の整列パターン413aを検出すると、第2のマルチプレクサ420bが第2のパターン発生器410bによって生成された確認パターン416bを多重化するように、第2のマルチプレクサ420bを制御すべく第2の制御回路430bを構成することができる。確認パターン416bを第2のシリアルデータストリーム455bに多重化するように、第2のマルチプレクサ420bを構成することができる。第2の通信装置402bを、確認パターン416bを含む第2のシリアルデータストリーム455bを第1の通信装置402aに送信するように構成することができる。
第1の通信装置402aを、ステップ3に示すように、受信レーンを整列させるように構成することができる。第1のデマルチプレクサ460aを用いて、第2のシリアルデータストリーム455bを、第1の制御回路430aによって決定された所定の順番で、複数の第1の出力データストリーム462aへと逆多重化することによって受信レーンを整列させるように第1の通信装置402aを構成することができる。第1の制御回路430aを、ステップ4に示すように受信レーンが整列したか否かを検出するように構成することができる。
第1の通信装置402aを、第2のシリアルデータストリーム455bが複数の第1の出力データストリーム462aへと逆多重化された後、または、受信レーンが整列した後に、ステップ5に示すように、通常のトラフィックを送るように構成することができる。第1のパターン検出器470aを、ステップ6に示すように、通常のトラフィックが第2の通信装置402bから受信されたか否かを検出するように構成することができる。第1の所定の時間内に第1のパターン検出器470aによって通常のトラフィックが検出されなかった場合には、ステップ7に示すように、第1の整列パターン413aを第2の通信装置402bに送るように、第1の通信装置402aを構成することができる。第1のパターン検出器470aを、ステップ8に示すように、第2の所定の時間内に通常のトラフィックを検出するように構成することができる。第1のパターン検出器470aが第2の所定の時間内に通常のトラフィックを検出しなかった場合には、ステップ5に示すように通常のトラフィックを再度送るように、第1の通信装置402aを構成することができる。1実施形態では、第1及び第2の所定の時間を、第1の通信装置402aまたは第2の通信装置402bが第1の整列パターン413aを検出するのに必要な時間よりは少なくとも長いものとすることができる。別の実施形態では、第1及び第2の所定の時間を、データストリームが、第1の通信装置402aから第2の通信装置402bまで進むのに必要な時間及び/または第2の通信装置402bから第1の通信装置402aまで進むのに必要な時間よりは少なくとも長いものとすることができる。
ステップ6及びステップ8において、通常のトラフィックが、第1のパターン検出器470aによって第1または第2の所定の時間内に検出された場合には、ステップ9に示すように通常のトラフィックを送るように、第1の通信装置402aを構成することができる。第1の制御回路430aを、ステップ10に示すように遮断状態を検出するように構成することができる。第1の通信装置402aを、遮断状態が検出された後で、ステップ2に進むように構成することができる。遮断状態は、図4Bの遮断状態のいくつかもしくは全ての特性を有することができる。第1の通信装置402aを、ステップ2〜8を実行するときには整列モードにあるものとすることができる。第1の通信装置402aを、ステップ9〜10を実行するときには通常モードにあるものとすることができる。
図4Dは、第1のシリアルデータストリーム455aがどのように形成されるかを示している。複数の入力データストリーム445aは、第1のデータストリーム446a、第2のデータストリーム446b、及び第3のデータストリーム446cを含むことができる。整列パターン413aは、第1の識別子パターン414a及び第2の識別子パターン414bを含むことができる。第1のパターン発生器410aを、第1の識別子パターン414aで第1のデータストリームを遮断するように構成することができる。第1のパターン発生器410aを、第2の識別子パターン414bで第2のデータストリームを遮断するように構成することができる。第1のマルチプレクサ420aを、第1の識別子パターン414a、第2の識別子パターン414b、及び第3のデータストリーム446cをビット単位で多重化して、第1のシリアルデータストリーム455aを形成するように構成することができる。その結果、第1のシリアルデータストリーム455aは、所定の順番で配列した、第1の識別子パターン414a、第2の識別子パターン414b、及び第3のデータストリーム446cを含むことができる。第1の識別子パターン414a及び第2の識別子パターン414bは、図1Bに示されている識別子パターン114のいくつかもしくは全ての特性を共有することができる。
図5は、第1と第2の動作モード、たとえば、通常モードと整列モードを有する通信装置500を示している。通信装置500は、複数の入力部540、パターン発生器510、マルチプレクサ520、遮断端子538、制御回路530、及び出力部550を備えることができる。通信装置500は、図1Aに示されている通信装置100のいくつかもしくは全ての特性を共有することができる。複数の入力部540を、複数の入力データストリーム545を受け取るように構成することができる。1実施形態では、複数の入力データストリーム545は、データ、Preamble(プリアンブル)、フレーム開始デリミタ(Start-of-Frame Delimiter。以下、「SFD」という)、宛先アドレス(Destination Address。以下「DA」という)などのヘッダー、及びソースアドレス(Source Address。以下「SA」という)を含む基本的なイーサネットフレーム構造を有することができる。複数の入力部540のうちの任意の1つで受信された複数の入力データストリーム545を、種々の通信規格で要求されうる約50%の平均デューティサイクルを有するように符号化することができる。
パターン発生器510を、整列パターン513を生成するように構成することができる。図5に示す実施形態では、複数の入力データストリーム545とは独立して整列パターン513を生成することができる。より具体的には、パターン発生器510を、複数の入力データストリーム545に対するビット単位の検査を実行することなく、または、複数の入力データストリーム545に追加のビットを挿入ないし追加することなく、整列パターン513を生成するように構成することができる。マルチプレクサ520を、パターン発生器510及び複数の入力部540に結合することができる。マルチプレクサ520は、図1Aに記載されているマルチプレクサのいくつかもしくは全ての特性を有することができる。出力部550をマルチプレクサ520に結合することができる。
制御回路530をマルチプレクサ520に結合することができる。制御回路530を、通常モード中に複数の入力データストリーム545の全てをシリアル出力データストリーム555へと直列化するためにマルチプレクサ520を制御するように構成することができる。遮断端子538を、遮断信号を受け取るように構成することができる。制御回路530を、整列モード中に遮断信号が受信されたときに複数の入力データストリーム545のうちの少なくとも1つを遮断するように構成することができる。制御回路530はカウンター532を備えることができる。通信装置500はさらにCDR回路を備えることができる。CDR回路531を、クロック信号を生成するためにカウンター532に結合することができる。制御回路530が整列モードから通常モードに設定されたときに、クロック信号のカウントを開始するようにカウンター532を構成することができる。
通信装置500はさらにメモリ522を備えることができる。メモリ522を、シリアル出力データストリーム555を記憶ないし格納するように構成することができる。整列モード中に、メモリ522内の複数の入力データストリーム545のうちの該少なくとも1つを整列パターン513で上書きするように、制御回路530を構成することができる。
図6Aは、レーン整列の方法を示している。レーン整列の方法は、ステップ610に示すように、複数の入力部からの複数の入力データストリームを第1の通信装置のシリアルデータストリームへと直列化することを含むことができる。第1の通信装置を、ステップ620に示すように、遮断状態が検出されたときに整列パターンを生成するように構成することができる。第1の通信装置を、ステップ630に示すように、遮断状態が検出されたときに、複数の入力データストリームのうちの少なくとも1つを整列パターンで遮断するように構成することができる。ステップ640において、整列パターンを複数の入力データストリームのうちの該少なくとも1つの代わりにシリアルデータストリームへと直列化するように第1の通信装置を構成することができる。第1の通信装置を、第2の通信装置にシリアルデータストリームを送信するように構成することができる。
ステップ650において、該シリアルデータストリームを複数の出力データストリームへと逆多重化するように第2の通信装置を構成することができる。ステップ660において、第2の通信装置を、該第2の通信装置において受信したシリアルデータストリームから整列パターンを検出するように構成することができる。ステップ670において、第2の通信装置を、複数の出力データストリームの各々における整列パターンを識別するように構成することができる。
図6B〜図6Dは、図6Aに示されている方法に対するオプションの追加ステップを示している。ステップ680において、第2の通信装置を、整列パターンが検出された後で第1の通信装置に確認パターンを送信するように構成することができる。ステップ690において、第2の通信装置を、複数の出力データストリームの各々において検出された整列パターンによって決定された所定のシーケンスないし順番にしたがって、複数の出力データストリームを第2の通信装置の複数の出力部に出力するように構成することができる。ステップ695において、整列パターンを複数の入力データストリームのうちの該少なくとも1つの代わりにシリアルデータストリームへと直列化するように第1の通信装置を構成することができる。
それぞれの側面、実施形態もしくは実装例は、上記利点のうちの1以上を奏しうる(ただし必ずしもそうとは限らない)。たとえば、パターン発生器を、約50%の平均デューティサイクルを有する整列パターンを生成するように構成することができ、これによって、極めて高い周波数を有するデータストリームを処理する際に通信システムのハードウェア設計に負荷が加わることを阻止しまたは実質的に回避することができる。同様に、マルチプレクサが、識別子パターンの第1及び第2の直列シーケンスパターンを所定の順番にしたがって直列化出力データストリームへと多重化するように、マルチプレクサを制御すべく遮断回路を構成することができる。この所定の順番は、該所定の順番にしたがってあるシーケンスで直列化出力データストリームを逆多重化するために、デマルチプレクサを支援し、直列化出力データストリームを受信する際に有益でありうる。
本発明の特定の実施形態を説明及び図示したが、本発明は、説明及び図示した要素の特定の形態もしくは配列のいずれにも限定されない。たとえば、上記のマルチプレクサまたはデマルチプレクサを、本発明の思想から逸脱することなく、シリアライザ(並直列変換回路)またはデシリアライザ(直並列変換器)、または、既知のまたは将来開発される他のマルチプレクサまたはデマルチプレクサとすることができる。同様に、図3、図4、図5の実施形態に関して説明した通常モード及び整列モードを、図1及び図2の実施形態にも同様に適用することができる。同様に、本明細書に記載されている実施形態を、イーサネットに関するIEEE規格(IEEE Std 802.3-2012の37-696頁のSection Four。この内容は参照により本明細書に組み込まれるものとする)にしたがって実行するように構成することができる。本発明の範囲は特許請求の範囲によって画定されべきである。
Claims (20)
- 通信装置であって、
複数の入力データストリームを受信するように構成された複数の入力部と、
整列パターンを生成するように構成されたパターン発生器と、
前記複数の入力部及び前記パターン発生器に結合されたマルチプレクサと、
前記複数の入力データストリームを直列化出力データストリームへと多重化するために前記マルチプレクサを制御するように構成された制御回路と、
前記直列化出力データストリームを前記整列パターンで遮断するように構成された遮断回路と、
前記直列化出力データストリームが前記整列パターンによって遮断されたときに、前記整列パターンを前記直列化出力データストリームの代わりに出力するように構成された出力部
を備える通信装置。 - 前記マルチプレクサに結合されて、前記直列化出力データストリームを記憶するように構成されたメモリをさらに備える、請求項1の通信装置。
- 前記遮断回路が、前記直列化出力データストリームを前記整列パターンで遮断するように構成されている場合には、前記遮断回路は、前記直列化出力データストリームを前記整列パターンと共に記憶しているメモリを上書きするように構成される、請求項2の通信装置。
- 前記遮断回路は、前記マルチプレクサによって前記整列パターンを前記直列化出力データストリームへと多重化することによって前記複数の入力データストリームを遮断するように構成される、請求項1の通信装置。
- 前記遮断回路は前記マルチプレクサに結合され、
前記パターン発生器は、第1及び第2の直列シーケンスパターンを生成するように構成され、
前記遮断回路は、前記第1及び第2の直列シーケンスパターンを、所定の順番にしたがって前記直列化出力データストリームへと多重化するために前記マルチプレクサを制御するように構成される、請求項1の通信装置。 - 前記制御回路に結合されたカウンターと、
クロック信号を生成するように構成されたクロックデータ回復回路
をさらに備え、
前記カウンターは、前記整列パターンが送信された後に前記クロック信号のカウントを開始するように構成される、請求項1の通信装置。 - 前記制御回路は、前記カウンターの所定のカウントにわたって前記整列パターンを送信した後で、前記複数の入力データストリームの多重化を再開するために前記マルチプレクサを起動するように構成される、請求項6の通信装置。
- 所定のシーケンスを格納するように構成されたシーケンサーをさらに備え、
前記制御回路は、前記所定のシーケンスにしたがって前記複数の入力データストリームを前記直列化出力データストリームへと多重化するために前記マルチプレクサを制御するように構成される、請求項1の通信装置。 - 光ファイバートランシーバーの一部を構成する請求項1の通信装置。
- 通信機器であって、
直列化入力データストリームを受信するように構成された入力部と、
前記入力部に結合されたデマルチプレクサと、
前記直列化入力データストリームを複数の出力データストリームに逆多重化するために前記デマルチプレクサを制御するように構成された制御回路と、
前記複数の出力データストリームを出力するように構成された複数の出力部と、
前記デマルチプレクサに結合されて、前記複数の出力データストリームからの整列パターンを検出するように構成されたパターン検出器と、
前記制御回路の遮断回路であって、前記整列パターンが前記パターン検出器によって検出されたときに、前記複数の出力データストリームを遮断するように構成された遮断回路
を備える通信機器。 - 前記複数の出力データストリームが、第1の出力データストリーム及び第2の出力データストリームを少なくとも含み、
前記デマルチプレクサは、前記直列化入力データストリームを前記第2の出力データストリームへと逆多重化する前に、前記直列化入力データストリームを前記第1の出力データストリームへと逆多重化することによって、前記直列化入力データストリームを所定の順番で前記複数の出力データストリームへと逆多重化するように構成される、請求項10の通信機器。 - 前記直列化入力データストリームを逆多重化する前記デマルチプレクサのシーケンスを制御するように構成されたシーケンサーをさらに備える、請求項10の通信機器。
- 前記複数の出力データストリームを格納するように構成されたバッファをさらに備える、請求項10の通信機器。
- 前記バッファと前記複数の出力部の間に結合されたセレクターをさらに備える、請求項13の通信機器。
- 前記セレクターは、所定のレーン整列シーケンスにしたがって、前記バッファに格納されている前記複数の出力データストリームを前記複数の出力部に相互接続するように構成される、請求項14の通信機器。
- パターン発生器をさらに備え、
前記パターン発生器は、前記整列パターンが検出されたときに確認パターンを生成するように構成される、請求項10の通信機器。 - 通信装置であって、
複数の入力データストリームを受信するように構成された複数の入力部と、
出力整列パターンを生成するように構成されたパターン発生器と、
前記複数の入力部及び前記パターン発生器に結合されたマルチプレクサと、
前記複数の入力データストリームを直列化出力データストリームへと多重化するために前記マルチプレクサを制御するように構成された制御回路と、
前記直列化出力データストリームを前記出力整列パターンで遮断するように構成された遮断回路と、
前記直列化出力データストリームが前記出力整列パターンによって遮断されたときに、前記出力整列パターンを前記出力データストリームの代わりに出力するように構成されたシリアル出力部と、
直列化入力データストリームを受信するように構成されたシリアル入力部と、
前記シリアル入力部に結合されたデマルチプレクサであって、前記制御回路は、所定のシーケンスにしたがって前記直列化入力データストリームを複数の出力データストリームへと逆多重化するために前記デマルチプレクサを制御するように構成される、デマルチプレクサと、
前記複数の出力データストリームを出力するように構成された複数の出力部
を備える通信装置。 - 前記デマルチプレクサに結合されて、前記複数の出力データストリームから入力整列パターンを検出するように構成されたパターン検出器をさらに備える、請求項17の通信装置。
- 前記制御回路の前記遮断回路は、前記パターン検出器によって前記入力整列パターンが検出されたときに、前記直列化出力データストリーム及び前記複数の入力データストリームを遮断するように構成されてなる、請求項18の通信装置。
- 前記制御回路に結合された状態レジスタをさらに備え、
前記制御回路は、前記直列化出力データストリームが前記シリアル出力部に送信されたときは、前記状態レジスタを通常モードに設定するように構成され、
前記制御回路は、前記直列化出力データストリームが遮断されたときは、前記状態レジスタを整列モードに設定するように構成される、請求項17の通信装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/050,930 US20150103850A1 (en) | 2013-10-10 | 2013-10-10 | Communication Device Utilizing An Interrupting Alignment Pattern |
US14/050,930 | 2013-10-10 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015076883A true JP2015076883A (ja) | 2015-04-20 |
Family
ID=52738180
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014200203A Pending JP2015076883A (ja) | 2013-10-10 | 2014-09-30 | 遮断用整列パターンを利用する通信装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20150103850A1 (ja) |
JP (1) | JP2015076883A (ja) |
DE (1) | DE102014114754A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11153191B2 (en) * | 2018-01-19 | 2021-10-19 | Intel Corporation | Technologies for timestamping with error correction |
EP4272731A3 (en) | 2018-12-11 | 2024-02-14 | Disruption Labs Inc. | Compositions for the delivery of therapeutic agents and methods of use and making thereof |
US11265096B2 (en) | 2019-05-13 | 2022-03-01 | Intel Corporation | High accuracy time stamping for multi-lane ports |
US11424905B1 (en) * | 2019-09-20 | 2022-08-23 | Astera Labs, Inc. | Retimer with mesochronous intra-lane path controllers |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5572208A (en) * | 1994-07-29 | 1996-11-05 | Industrial Technology Research Institute | Apparatus and method for multi-layered decoding of variable length codes |
US7061939B1 (en) * | 2001-06-13 | 2006-06-13 | Juniper Networs, Inc. | Source synchronous link with clock recovery and bit skew alignment |
US7782778B2 (en) * | 2002-12-24 | 2010-08-24 | Samir Satish Sheth | Apparatus and method for fibre channel distance extension embedded within an optical transport system |
US7949134B2 (en) * | 2007-08-01 | 2011-05-24 | Force 10 Networks, Inc. | Multiplexed multilane hybrid scrambled transmission coding |
US7995695B2 (en) * | 2008-01-04 | 2011-08-09 | Agere Systems Inc. | Data alignment method for arbitrary input with programmable content deskewing info |
-
2013
- 2013-10-10 US US14/050,930 patent/US20150103850A1/en not_active Abandoned
-
2014
- 2014-09-30 JP JP2014200203A patent/JP2015076883A/ja active Pending
- 2014-10-10 DE DE201410114754 patent/DE102014114754A1/de not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
DE102014114754A1 (de) | 2015-04-16 |
US20150103850A1 (en) | 2015-04-16 |
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