JP2015076883A - 遮断用整列パターンを利用する通信装置 - Google Patents

Abstract

【課題】遮断用整列パターンを利用する通信装置を提供する。
【解決手段】通信装置１００は、複数の入力部１４０、パターン発生器１１０、マルチプレクサ１２０、制御回路１３０、遮断回路１３５、及び出力部１５０を備える。整列パターンを生成するようにパターン発生器を構成する。マルチプレクサが複数の入力データストリーム１４５を直列化された出力データストリーム１５５へと多重化するように、マルチプレクサを制御すべく制御回路を構成する。直列化された出力データストリームを整列パターンで遮断するように遮断回路を構成する。直列化された出力データストリームが整列パターンによって遮断されたときに、直列化された出力データストリームの代わりに整列パターンを出力するように出力部を構成する。
【選択図】図１Ａ

Description

高速通信の需要がますます高まってきている。ビデオオンデマンド、高解像度テレビ、及びテレビ会議は、高速通信システムの需要を喚起する用途のいくつかの例である。

企業によるクラウドコンピューティングの採用の増加によって、通信システムの帯域幅拡大への要求がさらに高まっている。かかる要求のために、距離がより長い用途に対してだけではなく、銅線ベースの通信ネットワークによって従来実施されている他の用途に対しても光ファイバーネットワークの採用がますます推進されている。

光ファイバーネットワーク、銅線ベースのネットワーク、または他の通信ネットワークにおいて、多重化は、データ転送速度が遅いいくつかの並列データストリームを直列（シリアル）化することによってそれより高いデータ転送速度を得るために利用される方法の１つである。データストリームの多重化には明らかな利点があるが、いくつかの課題もあり、追加の所望の機能を設けるためには、追加の構成が必要になりうる。

（補充予定）

図面に示されている実施形態は、限定ではなく例示のためのものである。本明細書及び図面全体を通じて、（必ずというわけではないが）、同様の参照番号は、同様の要素を指定するために使用されている。図面は、理解を助けるための例示を目的としたものであり、実際のスケールでは描かれていない場合がある。

通信装置のブロック図である。 整列パターンを直列化及び非直列化するやり方を示す。 パターン発生器及びマルチプレクサの代替構成のブロック図である。 図１Ａに示されている通信装置を有するファイバー光トランシーバーのブロック図である。 通信機器のブロック図である。 直列化されたデータストリームを逆多重化（デマルチプレクス）するセレクターの説明図である。 直列化されたデータストリームを逆多重化（デマルチプレクス）するセレクターの説明図である。 直列化されたデータストリームを送受信するように構成された通信装置のブロック図である。 出力データストリームの説明図である。 図３Ａに示されている通信装置の状態図である。 通信システムのブロック図である。 図４Ａに示されている通信システムの状態図である。 図４Ａに示されている通信システムの代替の状態図である。 最初のシリアルデータストリームを形成するやり方を示す。 通常モードと整列モードを有する通信装置を示す。 レーン整列（レーンアライメント）の方法を示す。 図６Ａに示されている方法に対するオプションの追加のステップを示す。 図６Ａに示されている方法に対するオプションの追加のステップを示す。 図６Ａに示されている方法に対するオプションの追加のステップを示す。

図１Ａは、データ通信を実行するための通信装置１００のブロック図である。通信装置１００は、複数の入力部１４０、パターン発生器１１０、マルチプレクサ１２０、及び制御回路１３０を備えることができる。オプションとして、通信装置は、さらに、整列パターンルックアップテーブル１１２、メモリ１２２、クロックデータ回復（以下、クロックデータ回復を「CDR」という）回路１３１、カウンター１３２、シーケンサー１３３、及び、遮断回路（または中断回路ないしインタラプト回路。以下同じ）１３５を備えることができる。

複数の入力部１４０を、複数の入力データストリーム１４５を受信するように構成することができる。複数の入力データストリーム１４５を、イーサネット（Ethernet）ネットワーキングプロトコル、ギガビットイーサネット（Gigabit Ethernet）、ファイバーチャネル（Fiber Channel）、または他の任意のネットワーキングプロトコルに基づくものとすることができる。複数の入力データストリーム１４５のデータ転送速度を、１２５Mb/s、１Gb/s、１０Gb/s、または他の任意の速度とすることができる。複数の入力データストリーム１４５を、８Ｂ／１０Ｂ符号化もしくは６４Ｂ／６６Ｂもしくは他の任意のデータ符号化法で符号化することができる。

１実施形態では、複数の入力データストリーム１４５は、データ、Preamble（プリアンブル）、フレーム開始デリミタ（Start-of-Frame Delimiter。以下、「SFD」という）、宛先アドレス（Destination Address。以下「ＤＡ」という）などのヘッダー、及びソースアドレス（Source Address。以下「ＳＡ」という）を含むことができる基本的なイーサネットフレーム構造を有することができる。複数の入力部１４０のうちの任意の１つで受信された複数の入力データストリーム１４５を、種々の通信規格で要求されうる約５０％の平均デューティサイクルを有するように符号化することができる。

パターン発生器１１０を、複数の入力部１４０に結合することができ、及び、整列パターン（アライメントパターンともいう）１１３を生成するように構成することができる。図１Ａに示す実施形態では、複数の入力データストリーム１４５とは独立して整列パターン１１３を生成することができる。より具体的には、パターン発生器１１０を、複数の入力データストリーム１４５に対するビット単位の検査を実行することなく、または、複数の入力データストリーム１４５に追加のビットを挿入ないし追加することなく、整列パターン１１３を生成するように構成することができる。１実施形態では、複数の入力データストリーム１４５に対するビット単位の検査を実質的に回避することができる。同様に、複数の入力データストリーム１４５に対する追加ビットの挿入及び／または追加を実質的に回避することができる。この構成は、通信装置１００の応答時間を短くするために有利でありうる。別の実施形態では、ビット単位の検査、ビット挿入ないし削除を、イーサネットに関するIEEE規格（IEEE Std 802.3-2012の279-696頁のSection Four。この内容は参照により本明細書に組み込まれるものとする）にしたがってパターン発生器１１０によって実行することができる。

１実施形態では、パターン発生器１１０を、平均デューティサイクルが約５０％の整列パターン１１３を生成するように構成することができる。これは、必ずというわけではないが、種々の通信規格によって要求される場合がある。整列パターン１１３を任意の数の組み合わせとすることができるが、平均デューティサイクルが５０％ではない整列パターンを送信する場合は、通信システム（不図示）のハードウェア設計に負担を加えることになりうる。なぜなら、ハードウェアは、極めて高いかまたは極めて低い周波数の信号を処理する必要がありうるからである。整列パターン１１３の平均デューティサイクルが約５０％である場合には、この負担を実質的に回避することができる。

図１Ｂは、識別子パターン１１４を用いて整列パターン１１３を生成するやり方を示している。整列パターンルックアップテーブル１１２から整列パターン１１３及び識別子パターン１１４を取り出すようにパターン発生器１１０を構成することができる。図１Ｂに示すように、識別子パターン１１４は、第１及び第２の直列シーケンスパターンを含むことができる。遮断（または中断ないしインタラプト。以下同じ）中は、マルチプレクサ１２０が識別子パターン１１４の第１と第２の直列シーケンスパターンを所定の順番にしたがって多重化して直列化された出力データストリーム１５５にするように、マルチプレクサ１２０を制御すべく該マルチプレクサ１２０に結合された遮断回路１３５を構成することができる（以下、「直列化された出力データストリーム」を「直列化出力データストリーム」という）。

識別子パターン１１４を用いて、通信チャンネルを識別することができる（この識別をレーン識別ともいう）。図１Ｂに示す例では、一方の識別子パターン１１４のビット値は全て「１」であり、そのときの整列パターン１１３の平均デューティサイクルは約１００％である。これは、要求される平均デューティサイクル５０％よりも非常に大きい。図１Ｂに示されている他方の識別子パターン１１４のビット値は全て「０」であり、そのときの平均デューティサイクルは約０％である。これは、要求される平均デューティサイクル５０％よりも非常に小さい。しかしながら、平均デューティサイクル５０％を有する整列パターン１１３を形成するように、識別子パターン１１４を直列化することができる。別の通信装置（不図示）において、整列パターン１１３を識別子パターン１１４へと逆多重化（デマルチプレクス）し、その識別子パターンを用いて通信チャンネルを識別することができる。

図１Ａに示すように、マルチプレクサ１２０を、複数の入力部１４０及びパターン発生器１１０に結合することができる。マルチプレクサ１２０は出力部１５０を備えることができる。複数の入力データストリーム１４５を多重化して、出力部１５０において直列化出力データストリーム１５５を生成するように、マルチプレクサ１２０を構成することができる。マルチプレクサ１２０を制御するように制御回路１３０を構成することができ、この場合、制御回路１３０は、マルチプレクサ１２０が複数の入力データストリーム１４５を、データ転送速度がより速い直列化出力データストリーム１５５へとビット単位で出力するようにマルチプレクサ１２０を制御する。直列化出力データストリーム１５５は、複数の入力データストリーム１４５のPreamble（プリアンブル）またはＤＡまたはFCSのビットの混合とすることができる、ｍPreambleまたはｍＤＡまたはｍFCSを含むことができる。

別の実施形態では、マルチプレクサ１２０は、複数の入力データストリーム１４５を直列化し、または、直列化出力データストリーム１５５を非直列化するためのシリアライザデシリアライザ（以下「サーデス」という。サーデスの英語表記は「Serdes」である）を備えることができる。

たとえば、複数の入力部１４０を２つの入力部から構成することができる。複数の入力部１４０の各々における複数の入力データストリーム１４５のデータ転送速度を１０Gb/sとすることができる。マルチプレクサ１２０を、複数の入力データストリーム１４５を多重化して、データ転送速度が２０Gb/sの直列化出力データストリーム１５５を生成するように構成することができる。上記のように、直列化出力データストリーム１５５のデータ転送速度を、複数の入力データストリーム１４５のデータ転送速度の約２倍とすることができる。

パターン発生器１１０と同様に、複数の入力データストリーム１４５を検査することなく、複数の入力データストリーム１４５と整列パターン１１３を多重化するようにマルチプレクサ１２０を構成することができる。マルチプレクサ１２０を、整列パターン１１３を直列化出力データストリーム１５５に多重化するときに、複数の入力部１４０のうちの少なくとも１つからの複数の入力データストリーム１４５を無視するように構成することができる。その結果、複数の入力データストリーム１４５を直列化出力データストリーム１５５に変換する際の通信装置１００の速度を高めることができる。

制御回路１３０を、マルチプレクサ１２０を制御するように構成可能な集積回路、マイクロプロセッサ、コントローラ、制御ロジック（制御論理回路）、状態機械、マイクロコントローラ、及び／または他の任意の回路とすることができる。遮断回路１３５、カウンター１３２、及びシーケンサー１３３は、制御回路１３０の一部を構成することができるが、別の実施形態では、遮断回路１３５、カウンター１３２、及びシーケンサー１３３を、制御回路１３０の外部に別々に設けることができる。

遮断回路１３５を、遮断状態検出器１５９からの信号を検出するように構成することができる。遮断状態検出器１５９を通信装置１００の一部とすることができ、または、それに代えて、遮断状態検出器１５９を外部の回路（不図示）の一部とすることができる。遮断状態検出器１５９を、遮断状態（または中断状態。以下同じ）を監視するための回路とすることができ、遮断回路１３５を、マルチプレクサ１２０を起動して、複数の入力部１４０のうちの少なくとも１つからの複数の入力データストリーム１４５を整列パターン１１３で遮断するための遮断信号を生成するように構成することができる。

遮断状態を通信装置１００の最初の始動中に引き起こすことができる。代替的には、通信装置１００内で、または、通信システム（不図示）全体の１つの外部通信装置（不図示）内でエラーフラグが検出されたときに、遮断状態を引き起こすことができる。遮断信号が検出されたときに、マルチプレクサ１２０が、複数の入力部１４０のうちの少なくとも１つからの複数の入力データストリーム１４５が遮断されるように、整列パターン１１３を直列化出力データストリーム１５５に多重化するように、マルチプレクサ１２０を制御すべく制御回路１３０を構成することができる。

遮断回路１３５を、直列化出力データストリーム１５５を整列パターン１１３で遮断するように構成することができる。直列化出力データストリーム１５５が整列パターン１１３によって遮断されているときに、遮断の結果として、直列化出力データストリーム１５５の代わりに整列パターン１１３を出力するように、出力部１５０を構成することができる。

たとえば、複数の入力部１４０が２つの入力部である図１Ａに示す実施形態では、マルチプレクサ１２０を、複数の入力部１４０の全てからの複数の入力データストリーム１４５を遮断するように構成することができる。複数の入力部１４０が３つ以上の入力部を有する別の実施形態では、マルチプレクサ１２０を、複数の入力部１４０のうちの少なくとも２つからの、または、複数の入力部１４０のうちの一部からの、または複数の入力部１４０の全てからの複数の入力データストリーム１４５を遮断するように構成することができる。

メモリ１２２をオプションとすることができる。メモリ１２２を、電気信号及び／または電気信号の状態を記憶するように構成することができるランダムアクセスメモリ（以下では、「RAM」という）、バッファ、FIFO、または他の任意の回路とすることができる。図１Ａに示すように、メモリ１２２をマルチプレクサ１２０に結合することができる。メモリ１２２を、直列化出力データストリーム１５５を記憶ないし格納するように構成することができる。

遮断回路１３５を、いくつかの異なるやり方のうちの１以上のやり方で、直列化出力データストリーム１５５を遮断するように構成することができる。たとえば、遮断回路１３５が、整列パターン１１３で直列化出力データストリーム１５５を遮断するように構成されているときには、遮断回路１３５を、直列化出力データストリーム１５５を整列パターン１１３とともに格納しているメモリ１２２を上書き（すなわちメモリの記憶内容を上書きする）するように構成することができる。

これの代わりにまたはこれに加えて、遮断回路１３５を、マルチプレクサ１２０により整列パターン１１３を直列化出力データストリーム１５５に多重化することによって複数の入力データストリーム１４５を遮断するように構成することができる。図１Ａに示すように、マルチプレクサ１２０を、パターン発生器１１０、及び、入力としての複数の入力データストリーム１４５に結合することができる。遮断の間、複数の入力データストリーム１４５を無視することができ、パターン発生器１１０の出力をメモリ１２２に出力することができる。

図１Ｃは、マルチプレクサ１２０及びパターン発生器１１０の代替構成のブロック図を示している。図１Ｃに示すブロック図では、複数の入力部１４０から入力された複数の入力データストリーム１４５をパターン発生器１１０に結合することができる。パターン発生器１１０は、少なくとも１つのANDゲート１５８とORゲート１５７を備えることができ、これによって、遮断回路１３５が遮断を行うように構成されるときに、複数の入力データストリーム１４５の代わりに整列パターン１１３を出力するようにANDゲート１５８及びORゲート１５７を構成することができる。

図１Ａを再度参照すると、CDR回路１３１を、クロック信号を生成するように構成することができ、カウンター１３２を、クロック信号をカウントする（計数する）ように構成することができる。より具体的には、カウンター１３２を、整列パターン１１３が送信された後にクロック信号のカウントを開始するように構成することができる。カウンター１３２は、整列パターン１１３が送信されるタイミングに対する相対的なタイミングを示すことができるカウント値を有することができる。整列パターン１１３の送信後にマルチプレクサ１２０が複数の入力データストリーム１４５の多重化を再開するようにマルチプレクサ１２０を起動すべく制御回路１３０を構成することができる。この多重化を、整列パターン１１３を送信した直後に、または、カウンター１３２のカウント値が所定のカウント値に達するまでの間整列パターンを送信した後に（もしくは、整列パターンを送信してからカウンター１３２が所定のカウント値をカウントした後に）、または、外部の通信装置（不図示）から追加の信号を受信した後に、行うことができる。

所定のシーケンスにしたがって複数の入力データストリーム１４５を直列化出力データストリーム１５５へと多重化するようにマルチプレクサ１２０を制御すべく制御回路１３０を構成することができる。この所定のシーケンスをシーケンサー１３３に格納することができる。さらに、シーケンサー１３３を、図１Ｂに示す識別子パターン１１４が（所定のシーケンスで）出力されるところの所定のシーケンスを記憶するように構成することができる。

図１Ｄは、図１Ａに示す通信装置１００を有する光ファイバートランシーバー１０１のブロック図である。すなわち、図１Ａに示す通信装置１００は、光ファイバートランシーバー１０１の一部を構成することができる。光ファイバートランシーバー１０１は、光ファイバー１０９を介してデータを送信するために、通信装置１００、通信装置１００に結合された光源ドライバ（光源駆動装置）１０６、及び、光源ドライバ１０６に結合された光源１０５を備えることができる。オプションとして、光ファイバートランシーバー１０１は、光ファイバー１０９を介してデータを受信するために、光検出器１０７及びポストアンプ（後置増幅器）１０８を備えることができる。

図２Ａは、データ通信のための通信装置２００のブロック図である。通信装置２００を、図１Ａに示す直列化出力データストリーム１５５を受信するように構成された受信機とすることができる。図２Ａに示すように、通信装置２００は、入力部２５２、デマルチプレクサ２６０、制御回路２３０、パターン検出器２７０、遮断回路２３５、及び複数の出力部２９０を備えることができる。オプションとして、通信装置２００は、さらに、整列パターンルックアップテーブル２１２、バッファ２６４、セレクター２６６、カウンター２３２、及びシーケンサー２３３を備えることができる。

入力部２５２を、図１Ａに示す直列化出力データストリーム１５５に類似のものとすることができる直列化された入力データストリーム２５５を受信するように構成することができる（以下、「直列化された入力データストリーム」を「直列化入力データストリーム」という）。デマルチプレクサ２６０を入力部２５２に結合することができる。直列化入力データストリーム２５５を、複数の出力部２９０を介して出力することができる複数の出力データストリーム２６２へと逆多重化するようにデマルチプレクサ２６０を制御すべく、制御回路２３０を構成することができる。複数の出力データストリーム２６２の各々を外部のホストに送ることができる。

複数の出力データストリーム２６２のうちの１つの例が図２Ａの下部に示されている。複数の出力データストリーム２６２の各々は、データ、Preamble（プリアンブル）、フレーム開始デリミタ（SFD）、宛先アドレス（ＤＡ）などのヘッダー、及びソースアドレス（ＳＡ）を含むことができる。同様に、直列化入力データストリーム２５５は、共に直列化されている、複数の出力データストリーム２６２からのPreamble（プリアンブル）、SFD、ＤＡまたはＳＡを混合したものである、データ、ｍPreamble、MSFD、ｍＤＡなどのヘッダー、及びｍＳＡを含むことができる。

たとえば、複数の出力データストリーム２６２は、第１の出力データストリーム２６２ａ及び第２の出力データストリーム２６２ｂを少なくとも含むことができる。複数の出力部２９０を第１の出力部２９１と第２の出力部２９２から構成することができる。図２Ａに示すように、第１と第２の出力データストリームの各々を、第１の出力部２９１と第２の出力部２９２のそれぞれによってホストコンピューターに出力することができる。デマルチプレクサ２６０を、直列化入力データストリーム２５５を、シーケンサー２３３によって決定された所定の順番にしたがって、複数の出力データストリーム２６２へと逆多重化するように構成することができ、この逆多重化は、直列化入力データストリーム２５５を第１の出力データストリーム２６２ａへと逆多重化し、その後、直列化入力データストリーム２５５を第２の出力データストリーム２６２ｂへと逆多重化することによって行われる。シーケンサー２３３を、直列化入力データストリーム２５５を逆多重化するデマルチプレクサ２６０のシーケンスを制御するように構成することができる。

オプションとして、バッファ２６４を、デマルチプレクサ２６０に結合することができ、及び、複数の出力データストリーム２６２を記憶ないし記憶するように構成することができる。セレクター２６６を、バッファ２６４と複数の出力部２９０の間に結合することができる。セレクター２６６を、データを送信または受信する際に、シーケンサー２３３に格納されている所定のレーン整列シーケンスにしたがって、バッファ２６４に格納されている複数の出力データストリーム２６２を複数の出力部２９０に相互接続するように構成することができる。この所定のレーン整列シーケンスは、レーン整列を実行するために通信装置２００によって使用されるシーケンスを意味する場合がある。１実施形態では、レーン整列は、所定の順番にしたがって、直列化入力データストリーム２５５を複数の出力データストリーム２６２に非直列化し、及び、複数の出力データストリーム２６２を再配列する（または並べ替える）プロセスを意味する。別の実施形態では、レーン整列を、イーサネットに関するIEEE規格（IEEE Std 802.3-2012の43-696頁のSection Four。この内容は参照により本明細書に組み込まれるものとする）にしたがって、デマルチプレクサ２６０によって実行することができる。

パターン検出器２７０をデマルチプレクサ２６０に結合することができる。パターン検出器２７０を、複数の出力データストリーム２６２からの整列パターン２１３を検出するように構成することができる。パターン検出器２７０を、整列パターン２１３を整列パターンルックアップテーブル２１２と比較するように構成することができる。整列パターン２１３がパターン検出器２７０によって検出されたときに、複数の出力データストリーム２６２を遮断するように、制御回路２３０の遮断回路２３５を構成することができる。

整列パターン２１３を、互いに固有である複数の識別子パターンもしくは複数の直列シーケンスパターンから構成することができる。デマルチプレクサ２６０を、複数の直列シーケンスパターンの各々を複数の出力データストリーム２６２の各々へと逆多重化するように構成することができる。制御回路２３０を、複数の直列シーケンスパターンの各々を検出することによって、複数の出力データストリーム２６２の各々を識別するように構成することができる。

たとえば、図２Ｂに示すように、第１のシーケンスパターン２１３ａ及び第２のシーケンスパターン２１３ｂを、整列パターン２１３へと直列化することができる。整列パターン２１３を、直列化入力データストリーム２５５として通信装置２００に入力することができる。デマルチプレクサ２６０を、第１及び第２のシーケンスパターン２１３ａ、２１３ｂを、２つの異なる出力データストリーム２６２へと逆多重化するように構成することができ、この場合、それらの出力データストリーム２６２のそれぞれは、異なる外部のホストコンピューター（不図示）に送られるように構成される。図２Ｂに示す例では、第１及び第２のシーケンスパターン２１３ａ及び２１３ｂを、最終的には複数の出力データストリーム２６２の意図されている位置にあるようにすることができる。この場合、セレクター２６６を、複数の出力データストリーム２６２の各々を、第１の出力部２９１と第２の出力部２９２のそれぞれに出力するように構成することができる。

しかしながら、符号化タイミングのミスマッチや他の何らかの理由によって、エラーが発生して、図２Ｃに示すように、第１及び第２のシーケンスパターン２１３ａ、２１３ｂが複数の出力データストリーム２６２の異なる位置で検出される場合があることが理解されるべきである。そのような場合でも、状況に応じて、第１の出力部２９１と第２の出力部２９２を交換することによって接続関係ないし接続性を修正するようにセレクター２６６を構成することができ、これによって、複数の出力データストリーム２６２を依然としてそれぞれのホストコンピューター（不図示）に送るようにすることができる。図２Ｂ及び図２Ｃに示すように、第１及び第２のシーケンスパターン２１３ａ、２１３ｂを、通信チャンネルの各々にラベル付けするための識別子として使用することができ、接続関係ないし接続性にエラーが検出された場合には、意図されている相互接続を回復するように、セレクター２６６を構成することができる。

オプションとして、図２Ａに示すように、通信装置２００は、シリアル出力部２５０に結合されたパターン発生器２１０を備えることができる。パターン発生器２１０を、整列パターン２１３が検出されたときに、確認パターン（確認応答パターンまたはアクノリッジパターンともいう。以下同じ）２１６を生成するように構成することができる。確認パターン２１６を、シリアル出力部２５０を介して出力することができる。確認パターン２１６を、直列化入力データストリーム２５５を送信する外部の通信装置（不図示）に送信することができる。確認パターン２１６は、整列パターン２１３と類似の特性を共有することができる。

図３Ａは、直列化されたデータストリーム（すなわち直列化データストリーム）を送受信するように構成されることができる通信装置３００のブロック図である。この通信装置を、送信機３００ａ及び受信機３００ｂを備えることができるトランシーバーとすることができる。送信機３００ａを、直列化された出力データストリーム（すなわち、直列化出力データストリーム）３５５を送信するように構成することができ、受信機３００ｂを、直列化された入力データストリーム（すなわち直列化入力データストリーム）３５６を受信するように構成することができる。

通信装置３００は、複数の入力部３４０、マルチプレクサ３２０、メモリ３２２、パターン発生器３１０、整列パターンルックアップテーブル３１２、パターン検出器３７０、制御回路３３０、シリアル出力部３５０、シリアル入力部３５２、及び、デマルチプレクサ３６０を備えることができる。複数の入力部３４０、マルチプレクサ３２０、メモリ３２２、及びパターン発生器３１０は、送信機３００ａの一部を構成することができる。デマルチプレクサ３６０、シリアル入力部３５２、及びパターン検出器３７０は、受信機３００ｂの一部を構成することができる。

通信装置３００はまた、遮断回路３３５、カウンター３３２、シーケンサー３３３、状態レジスタ３３４、バッファ３６４、及びセレクター３６６を備えることができる。複数の入力部３４０を、複数の入力データストリーム３４５を受け取るように構成することができる。複数の入力データストリーム３４５は、データ、Preamble（プリアンブル）、フレーム開始デリミタ（以下、「SFD」という）、並びに、宛先アドレス（以下、「ＤＡ」という）などのヘッダー、及びソースアドレス（以下、「ＳＡ」という）を含む基本的なイーサネットフレーム構造を有することができる。複数の入力部３４０のうちの任意の１つで受け取られた複数の入力データストリーム３４５を、種々の通信規格で必要とされる場合がある約５０％の平均デューティサイクルを有するように符号化することができる。

図３Ｂは、出力データストリームの説明図である。図３Ａ及び図３Ｂを参照すると、パターン発生器３１０を、出力整列パターン３１５を生成するように構成することができる。図３Ａに示す実施形態では、出力整列パターン３１５を、複数の入力データストリーム３４５とは独立に生成することができる。より具体的には、複数の入力データストリーム３４５に対するビット単位の検査を実行することなく、または、複数の入力データストリーム３４５に追加のビットを挿入ないし追加することなく出力整列パターン３１５を生成するように、パターン発生器３１０を構成することができる。すなわち、複数の入力データストリーム３４５に対するビット単位の検査を実質的に回避することができる。同様に、複数の入力データストリーム３４５に対する追加ビットの挿入及び／または追加を実質的に回避することができる。パターン発生器３１０を、整列パターンルックアップテーブル３１２から出力整列パターン３１５を取り出すように構成することができる。出力整列パターン３１５で直列化出力データストリーム３５５を遮断した後に確認パターン３１６を生成するように、パターン発生器３１０を構成することができる。１実施形態では、確認パターン３１６は、図１Ｂの整列パターンのいくつかのもしくは全ての特性を共有することができる。

マルチプレクサ３２０を、複数の入力部３４０及びパターン発生器３１０に結合することができる。マルチプレクサ３２０が、複数の入力データストリーム３４５を直列化出力データストリーム３５５へと多重化するように、マルチプレクサ３２０を制御すべく制御回路３３０を構成することができる。別の実施形態では、マルチプレクサ３２０は、複数の入力データストリーム３４５を直列化するためのサーデスを備えることができる。

制御回路３３０を、マルチプレクサ３２０を制御するように構成可能な集積回路、マイクロプロセッサ、コントローラ、制御ロジック（制御論理回路）、状態機械、マイクロコントローラ、及び／または他の任意の回路とすることができる。遮断回路３３５、カウンター３３２、及びシーケンサー３３３は、制御回路３３０の一部を構成することができるが、別の実施形態では、遮断回路３３５、カウンター３３２、及びシーケンサー３３３を、制御回路３３０と別個に設けることができる。マルチプレクサ３２０が、所定のシーケンスにしたがって、複数の入力データストリーム３４５を直列化出力データストリーム３５５へと多重化するように、マルチプレクサ３２０を制御すべく制御回路３３０を構成することができる。所定のシーケンスをシーケンサー３３３内に格納することができる。

遮断回路３３５を、直列化出力データストリーム３５５を出力整列パターン３１５で遮断するように構成することができる。直列化出力データストリーム３５５が出力整列パターン３１５によって遮断されうるときは、直列化出力データストリーム３５５の代わりに出力整列パターン３１５を出力するように、シリアル出力部３５０を構成することができる。

メモリ３２２を、電気信号及び／または電気信号の状態を記憶するように構成することができるRAM、バッファ、FIFO、または他の任意の回路とすることができる。メモリ３２２をマルチプレクサ３２０に結合することができる。メモリ３２２を、直列化出力データストリーム３５５を記憶ないし格納するように構成することができる。

遮断回路３３５を、いくつかの異なるやり方のうちの１以上のやり方で、直列化出力データストリーム３５５を遮断するように構成することができる。たとえば、遮断回路３３５が、出力整列パターン３１５で直列化出力データストリーム３５５を遮断するように構成されているときには、遮断回路３３５を、直列化出力データストリーム３５５を出力整列パターン３１５とともに格納しているメモリ３２２を上書きするように構成することができる。

これの代わりにまたはこれに加えて、遮断回路３３５を、マルチプレクサ３２０により出力整列パターン３１５を直列化出力データストリーム３５５に多重化することによって複数の入力データストリーム３４５を遮断するように構成することができる。マルチプレクサ３２０を、パターン発生器３１０、及び、入力としての複数の入力部３４０に結合することができる。遮断の間、複数の入力データストリーム３４５を無視することができ、パターン発生器３１０の出力をメモリ３２２に出力することができる。

シリアル入力部３５２を、直列化入力データストリーム３５６を受け取るように構成することができる。デマルチプレクサ３６０をシリアル入力部３５２に結合することができる。デマルチプレクサ３６０が直列化入力データストリーム３５６を所定のシーケンスないし順番で複数の出力データストリーム３６２へと逆多重化するように、デマルチプレクサ３６０を制御すべく制御回路３３０を構成することができる。複数の出力部３９０を、複数の出力データストリーム３６２を出力するように構成することができる。１実施形態では、シーケンサー３３３を、直列化入力データストリームを逆多重化するデマルチプレクサ３６０のシーケンスを制御するように構成することができる。別の実施形態では、デマルチプレクサ３６０を、イーサネットに関するIEEE規格（IEEE Std 802.3-2012の310-696頁のSection Four。この内容は参照により本明細書に組み込まれるものとする）にしたがってデスキュー（スキューの除去）を実行するように構成することができる。

オプションとして、バッファ３６４を、デマルチプレクサ３６０に結合することができ、及び、複数の出力データストリーム３６２を記憶ないし格納するように構成することができる。セレクター３６６を、データを送信または受信する際に、シーケンサー３３３に格納されている所定のレーン整列シーケンスにしたがって、バッファ３６４に格納されている複数の出力データストリーム３６２を複数の出力部３９０に相互接続するように構成することができる。バッファ３６４及びセレクター３６６は、図２Ａに示すバッファ及びセレクターのいくつかもしくは全ての特性を共有することができる。

パターン検出器３７０を、デマルチプレクサ３６０に結合することができ、及び、複数の出力データストリーム３６２からの入力整列パターン３１３を検出するように構成することができる。パターン検出器３７０を、整列パターンルックアップテーブル３１２を参照することによって入力整列パターン３１３を検出するように構成することができる。１実施形態では、パターン発生器３１０は、パターン発生器３７０と同じ整列パターンルックアップテーブル３１２を共用することができる。別の実施形態では、パターン発生器３１０は、パターン検出器３７０とは別の整列パターンルックアップテーブル３１２を共用することができる。

送信機３００ａと受信機３００ｂは、同じ制御回路３３０を共用することができる。受信機３００ｂと送信機３００ａは、制御回路３３０を通じて互いに通信することができる。たとえば、１実施形態では、制御回路３３０の遮断回路３３５を、入力整列パターン３１３がパターン検出器３７０によって検出されたときに、直列化出力データストリーム３５５と複数の入力部３４０で受け取った複数の入力データストリーム３４５とを遮断するように構成することができる。別の実施形態では、受信機３００ｂのパターン検出器３７０が入力整列パターン３１３を検出したときに、複数の入力データストリーム３４５を遮断するように送信機３００ａのマルチプレクサ３２０を制御すべく制御回路３３０を構成することができる。

図３Ｂを参照すると、通信装置３００によって送信された直列化出力データストリーム３５５は、データストリームを送信する際に遮断があるときには、複数の入力データストリーム３４５ａ、３４５ｂ間に、出力整列パターン３１５及び確認パターン３１６を含むことができる。カウンター３３２は、出力整列パターン３１５が送信されるタイミングに対する相対的なタイミングを示すことができるカウント値を有することができる。１実施形態では、カウンター３３２は、出力整列パターン３１５の終わりを示す基準タイミングT0を示すことができるカウント値を有することができる。別の実施形態では、カウンター３３２を、タイミング整列を実行するように構成することができる。カウント値を用いて基準タイミングT0からの複数の入力データストリーム３４５ｂの開始時点を決定することによってタイミング整列を実行するように、カウンター３３２を構成することができる。

図３Ａ及び図３Ｃを参照すると、通信装置３００は通信システム（不図示）の一部を構成することができ、該通信システム（不図示）は、追加の通信装置３０１を備えることができる。状態レジスタ３３４を、通常モード（通常の動作モード）または整列モードに設定することができる。通信装置３００の最初の始動後に、整列モードであるように状態レジスタ３３４を構成することができる。状態レジスタ３３４が整列モードのときは、パターン発生器３１０を、複数の入力部３４０で受け取った複数の入力データストリーム３４５を出力整列パターン３１５で遮断するように構成することができる。

パターン検出器３７０を、追加の確認パターン３１７を検出するように構成することができる。１実施形態では、追加の確認パターン３１７は、図１Ｂの整列パターンのいくつかのもしくは全ての特性を共有することができる。通過の通信装置３０１を、追加の確認パターン３１７を生成するように構成することができる。

追加の通信装置３１０からの追加の確認パターン３１７が検出されたときに、状態レジスタ３３４を、整列モードから通常モードに設定することができる。状態レジスタ３３４が通常モードのときは、複数の入力データストリーム３４５を、直列化出力データストリーム３５５へと多重化して、シリアル出力部３５０を通じて送信することができる。通常モードでは、直列化出力データストリーム３５５を、出力整列パターン３１５なしで送信することができる。１実施形態では、シリアル出力部３５０を、追加の通信装置３０１からの追加の確認パターン３１７がパターン検出器３７０によって検出された後で、出力整列パターン３１５の代わりに直列化出力データストリーム３５５を出力するように構成することができる。

図４Ａは、通信システム４００のブロック図である。通信システム４００は、第１の通信装置４０２ａ及び第２の通信装置４０２ｂを備えることができる。第１の通信装置４０２ａを、第２の通信装置４０２ｂに対して、データストリームを送受信するように構成することができる。第１の通信装置４０２ａは、第１のマルチプレクサ４２０ａ、第１のパターン発生器４１０ａ、第１の制御回路４３０ａ、複数の第１の入力部４４０ａ、第１のパターン検出器４７０ａ、第１の受信機入力部４８０ａ、及び第１のデマルチプレクサ４６０ａを備えることができる。

第１のマルチプレクサ４２０ａを、複数の第１の入力部４４０ａで受け取った複数の入力データストリーム４４５ａを、第１の出力部４５０ａにおける第１のシリアルデータストリーム４５５ａへと多重化するように構成することができる。第１のパターン発生器４１０ａを、第１のマルチプレクサ４２０ａに結合することができ、及び、複数の入力データストリーム４４５ａを第１の整列パターン４１３ａで遮断するように構成することができる。第１の整列パターン４１３ａは、図１の整列パターン１１３のいくつかのもしくは全ての特性を共有することができる。

第２の通信装置４０２ｂは、第２のマルチプレクサ４２０ｂ、第２のパターン発生器４１０ｂ、第２の制御回路４３０ｂ、第２のパターン検出器４７０ｂ、第２のデマルチプレクサ４６０ｂ、複数の第２の入力部４４０ｂ、第２の出力部４５０ｂ、及び第２の受信機入力部４８０ｂを備えることができる。第２の通信装置４０２ｂを、第１のシリアルデータストリーム４５５ａを受信するように構成することができる。第１及び第２の通信装置４０２ａ、４０２ｂは、図３Ａに示されている通信装置３００のいくつかのもしくは全ての特性を有することができる。

第２のパターン発生器４１０ｂを、第１の通信装置４０２ａに対する確認パターン４１６ｂを生成するように構成することができる。第２の通信装置４０２ｂが第１の通信装置４０２ａからの第１の整列パターン４１３ａを検出すると、確認パターン４１６ｂを第２のシリアルデータストリーム４５５ｂに変換することができる。第１の通信装置４０２ａからの第１のシリアルデータストリーム４５５ａを所定の順番にしたがって複数の第２の出力データストリーム４６２ｂへと逆多重化するように、第２のデマルチプレクサ４６０ｂを構成することができる。

図４Ｂは、図４Ａに示されている通信システムの状態図である。第１の制御回路４３０ａを、遮断状態に応答して遮断信号を生成するように構成することができる。遮断状態を、第１の通信装置４０２ａの（ステップ１に「開始」として示されている）最初の始動中の状態とすることができる。第１のマルチプレクサ４２０ａが第１の整列パターン４１３ａを第１のシリアルデータストリーム４５５ａに多重化し、これによって、複数の第１の入力部４４０ａのうちの少なくとも１つからの複数の入力データストリーム４４５ａが遮断信号に応答して遮断されるように、第１のマルチプレクサ４２０ａを制御すべく第１の制御回路４３０ａを構成することができる。第１の通信装置４０２ａを、ステップ２に示すように、第１の整列パターン４１３ａを含む第１のシリアルデータストリーム４５５ａを第２の通信装置４０２ｂに送信するように構成することができる。

第２のパターン検出器４７０ｂが第１の整列パターン４１３ａを検出したときに、第２のマルチプレクサ４２０ｂが第２のパターン発生器４１０ｂによって生成された確認パターン４１６ｂを多重化するように、第２のマルチプレクサ４２０ｂを制御すべく第２の制御回路４３０ｂを構成することができる。確認パターン４１６ｂを第２のシリアルデータストリーム４５５ｂに多重化するように、第２のマルチプレクサ４２０ｂを構成することができる。第２の通信装置４０２ｂを、確認パターン４１６ｂを含む第２のシリアルデータストリーム４５５ｂを第１の通信装置４０２ａに送信するように構成することができる。第１の通信装置４０２ａを、ステップ３に示すように、受信レーンを整列させるように構成することができる。第１のデマルチプレクサ４６０ａを用いて、第２のシリアルデータストリーム４５５ｂを、第１の制御回路４３０ａによって決定することができる第１の所定の順番で、複数の第１の出力データストリーム４６２ａへと逆多重化することによって受信レーンを整列させるように第１の通信装置４０２ａを構成することができる。第１の制御回路４３０ａを、ステップ４に示すように受信レーンが整列したか否かを検出するように構成することができる。

第１の制御回路４３０ａを、第２のシリアルデータストリーム４５５ｂが複数の第１の出力データストリーム４６２ａへと逆多重化された後、または、受信レーンが整列した後に、第１のパターン発生器４１０ａと通信して、第２の整列パターンを生成するように構成することができる。第２の整列パターンは、図１の整列パターン１１３のいくつかのもしくは全ての特性を共有することができる。複数の入力データストリーム４４５ａが依然として遮断された状態にあるときに、第１のマルチプレクサ４２０ａが、第１の整列パターン４１３ａの代わりに第２の整列パターンを第１のシリアルデータストリーム４５５ａに多重化するように、第１のマルチプレクサ４２０ａを制御すべく第１の制御回路４３０を構成することができる。第１の通信装置４０２ａを、ステップ５に示すように、第２の通信装置４０２ｂに第２の整列パターンを送信するように構成することができる。

第２のデマルチプレクサ４６０ｂを、第１のシリアルデータストリーム４５５ａを、第２の制御回路４３０ｂによって決定することができる第２の所定の順番にしたがって、複数の第２の出力データストリーム４６２ｂへと逆多重化するように構成することができる。第２のデマルチプレクサ４６０ｂが第１のシリアルデータストリーム４５５ａを逆多重化した後で、追加の確認パターンを生成するように第２のパターン発生器４１０ｂを構成することができる。第２の通信装置４０２ｂを、第１の通信装置４０２ａに該追加の確認パターンを送信するように構成することができる。

第１のパターン検出器４７０ａを、ステップ６に示すように、第２の通信装置４０２ｂからの該追加の確認パターンを検出するように構成することができる。第１の通信装置４０２ａが第２の通信装置４０２ｂから該追加の確認パターンを受け取ると、ステップ７に示すように、第２の通信装置４０２ｂに通常のトラフィックを送るように、第１の通信装置４０２ａを構成することができる。１実施形態では、複数の入力データストリーム４４５ａを第１のシリアルデータストリーム４５５ａへと多重化することによって通常のトラフィックを送るように第１の通信装置４０２ａを構成することができる。

第１の制御回路４３０ａを、ステップ８に示すように、遮断状態を検出するように構成することができる。遮断状態が検出された後にステップ２に進むように第１の通信装置４０２ａを構成することができる。第１の通信装置４０２ａ内でまたは第２の通信装置４０２ｂにおいてエラーフラグが検出されたときに、遮断状態を生じさせることができる。第１の通信装置４０２ａまたは第２の通信装置４０２ｂにおいて信号損失（LOS：loss of signal）またはロックの喪失（LOL：loss of lock）状態が存在するときにエラーフラグを立てるようにすることもできる。第１の通信装置４０２ａを、ステップ２〜６を実行するときには整列モードにあるものとすることができる。第１の通信装置４０２ａを、ステップ７〜８を実行するときには通常モードにあるものとすることができる。

図４Ｃは、図４Ａに示されている通信システムの代替の状態図である。第１の制御回路４３０ａを、遮断状態に応答して遮断信号を生成するように構成することができる。遮断状態を、第１の通信装置４０２ａの（ステップ１に「開始」として示されている）最初の始動中の状態とすることができる。第１のマルチプレクサ４２０ａが第１の整列パターン４１３ａを第１のシリアルデータストリーム４５５ａに多重化し、これによって、複数の第１の入力部４４０ａのうちの少なくとも１つにおける複数の入力データストリーム４４５ａが遮断信号に応答して遮断されるように、第１のマルチプレクサ４２０ａを制御すべく第１の制御回路４３０ａを構成することができる。第１の通信装置４０２ａを、ステップ２に示すように、第１の整列パターン４１３ａを含む第１のシリアルデータストリーム４５５ａを第２の通信装置４０２ｂに送信するように構成することができる。

第２のパターン検出器４７０ｂが第１の整列パターン４１３ａを検出すると、第２のマルチプレクサ４２０ｂが第２のパターン発生器４１０ｂによって生成された確認パターン４１６ｂを多重化するように、第２のマルチプレクサ４２０ｂを制御すべく第２の制御回路４３０ｂを構成することができる。確認パターン４１６ｂを第２のシリアルデータストリーム４５５ｂに多重化するように、第２のマルチプレクサ４２０ｂを構成することができる。第２の通信装置４０２ｂを、確認パターン４１６ｂを含む第２のシリアルデータストリーム４５５ｂを第１の通信装置４０２ａに送信するように構成することができる。

第１の通信装置４０２ａを、ステップ３に示すように、受信レーンを整列させるように構成することができる。第１のデマルチプレクサ４６０ａを用いて、第２のシリアルデータストリーム４５５ｂを、第１の制御回路４３０ａによって決定された所定の順番で、複数の第１の出力データストリーム４６２ａへと逆多重化することによって受信レーンを整列させるように第１の通信装置４０２ａを構成することができる。第１の制御回路４３０ａを、ステップ４に示すように受信レーンが整列したか否かを検出するように構成することができる。

第１の通信装置４０２ａを、第２のシリアルデータストリーム４５５ｂが複数の第１の出力データストリーム４６２ａへと逆多重化された後、または、受信レーンが整列した後に、ステップ５に示すように、通常のトラフィックを送るように構成することができる。第１のパターン検出器４７０ａを、ステップ６に示すように、通常のトラフィックが第２の通信装置４０２ｂから受信されたか否かを検出するように構成することができる。第１の所定の時間内に第１のパターン検出器４７０ａによって通常のトラフィックが検出されなかった場合には、ステップ７に示すように、第１の整列パターン４１３ａを第２の通信装置４０２ｂに送るように、第１の通信装置４０２ａを構成することができる。第１のパターン検出器４７０ａを、ステップ８に示すように、第２の所定の時間内に通常のトラフィックを検出するように構成することができる。第１のパターン検出器４７０ａが第２の所定の時間内に通常のトラフィックを検出しなかった場合には、ステップ５に示すように通常のトラフィックを再度送るように、第１の通信装置４０２ａを構成することができる。１実施形態では、第１及び第２の所定の時間を、第１の通信装置４０２ａまたは第２の通信装置４０２ｂが第１の整列パターン４１３ａを検出するのに必要な時間よりは少なくとも長いものとすることができる。別の実施形態では、第１及び第２の所定の時間を、データストリームが、第１の通信装置４０２ａから第２の通信装置４０２ｂまで進むのに必要な時間及び／または第２の通信装置４０２ｂから第１の通信装置４０２ａまで進むのに必要な時間よりは少なくとも長いものとすることができる。

ステップ６及びステップ８において、通常のトラフィックが、第１のパターン検出器４７０ａによって第１または第２の所定の時間内に検出された場合には、ステップ９に示すように通常のトラフィックを送るように、第１の通信装置４０２ａを構成することができる。第１の制御回路４３０ａを、ステップ１０に示すように遮断状態を検出するように構成することができる。第１の通信装置４０２ａを、遮断状態が検出された後で、ステップ２に進むように構成することができる。遮断状態は、図４Ｂの遮断状態のいくつかもしくは全ての特性を有することができる。第１の通信装置４０２ａを、ステップ２〜８を実行するときには整列モードにあるものとすることができる。第１の通信装置４０２ａを、ステップ９〜１０を実行するときには通常モードにあるものとすることができる。

図４Ｄは、第１のシリアルデータストリーム４５５ａがどのように形成されるかを示している。複数の入力データストリーム４４５ａは、第１のデータストリーム４４６ａ、第２のデータストリーム４４６ｂ、及び第３のデータストリーム４４６ｃを含むことができる。整列パターン４１３ａは、第１の識別子パターン４１４ａ及び第２の識別子パターン４１４ｂを含むことができる。第１のパターン発生器４１０ａを、第１の識別子パターン４１４ａで第１のデータストリームを遮断するように構成することができる。第１のパターン発生器４１０ａを、第２の識別子パターン４１４ｂで第２のデータストリームを遮断するように構成することができる。第１のマルチプレクサ４２０ａを、第１の識別子パターン４１４ａ、第２の識別子パターン４１４ｂ、及び第３のデータストリーム４４６ｃをビット単位で多重化して、第１のシリアルデータストリーム４５５ａを形成するように構成することができる。その結果、第１のシリアルデータストリーム４５５ａは、所定の順番で配列した、第１の識別子パターン４１４ａ、第２の識別子パターン４１４ｂ、及び第３のデータストリーム４４６ｃを含むことができる。第１の識別子パターン４１４ａ及び第２の識別子パターン４１４ｂは、図１Ｂに示されている識別子パターン１１４のいくつかもしくは全ての特性を共有することができる。

図５は、第１と第２の動作モード、たとえば、通常モードと整列モードを有する通信装置５００を示している。通信装置５００は、複数の入力部５４０、パターン発生器５１０、マルチプレクサ５２０、遮断端子５３８、制御回路５３０、及び出力部５５０を備えることができる。通信装置５００は、図１Ａに示されている通信装置１００のいくつかもしくは全ての特性を共有することができる。複数の入力部５４０を、複数の入力データストリーム５４５を受け取るように構成することができる。１実施形態では、複数の入力データストリーム５４５は、データ、Preamble（プリアンブル）、フレーム開始デリミタ（Start-of-Frame Delimiter。以下、「SFD」という）、宛先アドレス（Destination Address。以下「ＤＡ」という）などのヘッダー、及びソースアドレス（Source Address。以下「ＳＡ」という）を含む基本的なイーサネットフレーム構造を有することができる。複数の入力部５４０のうちの任意の１つで受信された複数の入力データストリーム５４５を、種々の通信規格で要求されうる約５０％の平均デューティサイクルを有するように符号化することができる。

パターン発生器５１０を、整列パターン５１３を生成するように構成することができる。図５に示す実施形態では、複数の入力データストリーム５４５とは独立して整列パターン５１３を生成することができる。より具体的には、パターン発生器５１０を、複数の入力データストリーム５４５に対するビット単位の検査を実行することなく、または、複数の入力データストリーム５４５に追加のビットを挿入ないし追加することなく、整列パターン５１３を生成するように構成することができる。マルチプレクサ５２０を、パターン発生器５１０及び複数の入力部５４０に結合することができる。マルチプレクサ５２０は、図１Ａに記載されているマルチプレクサのいくつかもしくは全ての特性を有することができる。出力部５５０をマルチプレクサ５２０に結合することができる。

制御回路５３０をマルチプレクサ５２０に結合することができる。制御回路５３０を、通常モード中に複数の入力データストリーム５４５の全てをシリアル出力データストリーム５５５へと直列化するためにマルチプレクサ５２０を制御するように構成することができる。遮断端子５３８を、遮断信号を受け取るように構成することができる。制御回路５３０を、整列モード中に遮断信号が受信されたときに複数の入力データストリーム５４５のうちの少なくとも１つを遮断するように構成することができる。制御回路５３０はカウンター５３２を備えることができる。通信装置５００はさらにCDR回路を備えることができる。CDR回路５３１を、クロック信号を生成するためにカウンター５３２に結合することができる。制御回路５３０が整列モードから通常モードに設定されたときに、クロック信号のカウントを開始するようにカウンター５３２を構成することができる。

通信装置５００はさらにメモリ５２２を備えることができる。メモリ５２２を、シリアル出力データストリーム５５５を記憶ないし格納するように構成することができる。整列モード中に、メモリ５２２内の複数の入力データストリーム５４５のうちの該少なくとも１つを整列パターン５１３で上書きするように、制御回路５３０を構成することができる。

図６Ａは、レーン整列の方法を示している。レーン整列の方法は、ステップ６１０に示すように、複数の入力部からの複数の入力データストリームを第１の通信装置のシリアルデータストリームへと直列化することを含むことができる。第１の通信装置を、ステップ６２０に示すように、遮断状態が検出されたときに整列パターンを生成するように構成することができる。第１の通信装置を、ステップ６３０に示すように、遮断状態が検出されたときに、複数の入力データストリームのうちの少なくとも１つを整列パターンで遮断するように構成することができる。ステップ６４０において、整列パターンを複数の入力データストリームのうちの該少なくとも１つの代わりにシリアルデータストリームへと直列化するように第１の通信装置を構成することができる。第１の通信装置を、第２の通信装置にシリアルデータストリームを送信するように構成することができる。

ステップ６５０において、該シリアルデータストリームを複数の出力データストリームへと逆多重化するように第２の通信装置を構成することができる。ステップ６６０において、第２の通信装置を、該第２の通信装置において受信したシリアルデータストリームから整列パターンを検出するように構成することができる。ステップ６７０において、第２の通信装置を、複数の出力データストリームの各々における整列パターンを識別するように構成することができる。

図６Ｂ〜図６Ｄは、図６Ａに示されている方法に対するオプションの追加ステップを示している。ステップ６８０において、第２の通信装置を、整列パターンが検出された後で第１の通信装置に確認パターンを送信するように構成することができる。ステップ６９０において、第２の通信装置を、複数の出力データストリームの各々において検出された整列パターンによって決定された所定のシーケンスないし順番にしたがって、複数の出力データストリームを第２の通信装置の複数の出力部に出力するように構成することができる。ステップ６９５において、整列パターンを複数の入力データストリームのうちの該少なくとも１つの代わりにシリアルデータストリームへと直列化するように第１の通信装置を構成することができる。

それぞれの側面、実施形態もしくは実装例は、上記利点のうちの１以上を奏しうる（ただし必ずしもそうとは限らない）。たとえば、パターン発生器を、約５０％の平均デューティサイクルを有する整列パターンを生成するように構成することができ、これによって、極めて高い周波数を有するデータストリームを処理する際に通信システムのハードウェア設計に負荷が加わることを阻止しまたは実質的に回避することができる。同様に、マルチプレクサが、識別子パターンの第１及び第２の直列シーケンスパターンを所定の順番にしたがって直列化出力データストリームへと多重化するように、マルチプレクサを制御すべく遮断回路を構成することができる。この所定の順番は、該所定の順番にしたがってあるシーケンスで直列化出力データストリームを逆多重化するために、デマルチプレクサを支援し、直列化出力データストリームを受信する際に有益でありうる。

本発明の特定の実施形態を説明及び図示したが、本発明は、説明及び図示した要素の特定の形態もしくは配列のいずれにも限定されない。たとえば、上記のマルチプレクサまたはデマルチプレクサを、本発明の思想から逸脱することなく、シリアライザ（並直列変換回路）またはデシリアライザ（直並列変換器）、または、既知のまたは将来開発される他のマルチプレクサまたはデマルチプレクサとすることができる。同様に、図３、図４、図５の実施形態に関して説明した通常モード及び整列モードを、図１及び図２の実施形態にも同様に適用することができる。同様に、本明細書に記載されている実施形態を、イーサネットに関するIEEE規格（IEEE Std 802.3-2012の37-696頁のSection Four。この内容は参照により本明細書に組み込まれるものとする）にしたがって実行するように構成することができる。本発明の範囲は特許請求の範囲によって画定されべきである。

Claims (20)

1. 通信装置であって、
   複数の入力データストリームを受信するように構成された複数の入力部と、
   整列パターンを生成するように構成されたパターン発生器と、
   前記複数の入力部及び前記パターン発生器に結合されたマルチプレクサと、
   前記複数の入力データストリームを直列化出力データストリームへと多重化するために前記マルチプレクサを制御するように構成された制御回路と、
   前記直列化出力データストリームを前記整列パターンで遮断するように構成された遮断回路と、
   前記直列化出力データストリームが前記整列パターンによって遮断されたときに、前記整列パターンを前記直列化出力データストリームの代わりに出力するように構成された出力部
   を備える通信装置。
2. 前記マルチプレクサに結合されて、前記直列化出力データストリームを記憶するように構成されたメモリをさらに備える、請求項１の通信装置。
3. 前記遮断回路が、前記直列化出力データストリームを前記整列パターンで遮断するように構成されている場合には、前記遮断回路は、前記直列化出力データストリームを前記整列パターンと共に記憶しているメモリを上書きするように構成される、請求項２の通信装置。
4. 前記遮断回路は、前記マルチプレクサによって前記整列パターンを前記直列化出力データストリームへと多重化することによって前記複数の入力データストリームを遮断するように構成される、請求項１の通信装置。
5. 前記遮断回路は前記マルチプレクサに結合され、
   前記パターン発生器は、第１及び第２の直列シーケンスパターンを生成するように構成され、
   前記遮断回路は、前記第１及び第２の直列シーケンスパターンを、所定の順番にしたがって前記直列化出力データストリームへと多重化するために前記マルチプレクサを制御するように構成される、請求項１の通信装置。
6. 前記制御回路に結合されたカウンターと、
   クロック信号を生成するように構成されたクロックデータ回復回路
   をさらに備え、
   前記カウンターは、前記整列パターンが送信された後に前記クロック信号のカウントを開始するように構成される、請求項１の通信装置。
7. 前記制御回路は、前記カウンターの所定のカウントにわたって前記整列パターンを送信した後で、前記複数の入力データストリームの多重化を再開するために前記マルチプレクサを起動するように構成される、請求項６の通信装置。
8. 所定のシーケンスを格納するように構成されたシーケンサーをさらに備え、
   前記制御回路は、前記所定のシーケンスにしたがって前記複数の入力データストリームを前記直列化出力データストリームへと多重化するために前記マルチプレクサを制御するように構成される、請求項１の通信装置。
9. 光ファイバートランシーバーの一部を構成する請求項１の通信装置。
10. 通信機器であって、
    直列化入力データストリームを受信するように構成された入力部と、
    前記入力部に結合されたデマルチプレクサと、
    前記直列化入力データストリームを複数の出力データストリームに逆多重化するために前記デマルチプレクサを制御するように構成された制御回路と、
    前記複数の出力データストリームを出力するように構成された複数の出力部と、
    前記デマルチプレクサに結合されて、前記複数の出力データストリームからの整列パターンを検出するように構成されたパターン検出器と、
    前記制御回路の遮断回路であって、前記整列パターンが前記パターン検出器によって検出されたときに、前記複数の出力データストリームを遮断するように構成された遮断回路
    を備える通信機器。
11. 前記複数の出力データストリームが、第１の出力データストリーム及び第２の出力データストリームを少なくとも含み、
    前記デマルチプレクサは、前記直列化入力データストリームを前記第２の出力データストリームへと逆多重化する前に、前記直列化入力データストリームを前記第１の出力データストリームへと逆多重化することによって、前記直列化入力データストリームを所定の順番で前記複数の出力データストリームへと逆多重化するように構成される、請求項１０の通信機器。
12. 前記直列化入力データストリームを逆多重化する前記デマルチプレクサのシーケンスを制御するように構成されたシーケンサーをさらに備える、請求項１０の通信機器。
13. 前記複数の出力データストリームを格納するように構成されたバッファをさらに備える、請求項１０の通信機器。
14. 前記バッファと前記複数の出力部の間に結合されたセレクターをさらに備える、請求項１３の通信機器。
15. 前記セレクターは、所定のレーン整列シーケンスにしたがって、前記バッファに格納されている前記複数の出力データストリームを前記複数の出力部に相互接続するように構成される、請求項１４の通信機器。
16. パターン発生器をさらに備え、
    前記パターン発生器は、前記整列パターンが検出されたときに確認パターンを生成するように構成される、請求項１０の通信機器。
17. 通信装置であって、
    複数の入力データストリームを受信するように構成された複数の入力部と、
    出力整列パターンを生成するように構成されたパターン発生器と、
    前記複数の入力部及び前記パターン発生器に結合されたマルチプレクサと、
    前記複数の入力データストリームを直列化出力データストリームへと多重化するために前記マルチプレクサを制御するように構成された制御回路と、
    前記直列化出力データストリームを前記出力整列パターンで遮断するように構成された遮断回路と、
    前記直列化出力データストリームが前記出力整列パターンによって遮断されたときに、前記出力整列パターンを前記出力データストリームの代わりに出力するように構成されたシリアル出力部と、
    直列化入力データストリームを受信するように構成されたシリアル入力部と、
    前記シリアル入力部に結合されたデマルチプレクサであって、前記制御回路は、所定のシーケンスにしたがって前記直列化入力データストリームを複数の出力データストリームへと逆多重化するために前記デマルチプレクサを制御するように構成される、デマルチプレクサと、
    前記複数の出力データストリームを出力するように構成された複数の出力部
    を備える通信装置。
18. 前記デマルチプレクサに結合されて、前記複数の出力データストリームから入力整列パターンを検出するように構成されたパターン検出器をさらに備える、請求項１７の通信装置。
19. 前記制御回路の前記遮断回路は、前記パターン検出器によって前記入力整列パターンが検出されたときに、前記直列化出力データストリーム及び前記複数の入力データストリームを遮断するように構成されてなる、請求項１８の通信装置。
20. 前記制御回路に結合された状態レジスタをさらに備え、
    前記制御回路は、前記直列化出力データストリームが前記シリアル出力部に送信されたときは、前記状態レジスタを通常モードに設定するように構成され、
    前記制御回路は、前記直列化出力データストリームが遮断されたときは、前記状態レジスタを整列モードに設定するように構成される、請求項１７の通信装置。
    

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