JP2015072556A - 設計支援方法、設計支援プログラム、設計支援装置、および半導体集積回路 - Google Patents

設計支援方法、設計支援プログラム、設計支援装置、および半導体集積回路 Download PDF

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Abstract

【課題】配線量の低減を図ること。【解決手段】設計支援装置１００は、対象回路に設けられる複数のレシーバｒｖの各位置と、対象回路に設けられる第１クロック配線の位置と、を示すレイアウトデータ１０１を取得する。設計支援装置１００は、取得したレイアウトデータ１０１に基づいて、第１クロック配線ｗ１の配線層と異なる対象回路の配線層に設けられる第２クロック配線ｗ２であって第１クロック配線ｗ１と方向が直交する第２クロック配線ｗ２の数と第２クロック配線ｗ２の位置との複数の組み合わせの各々について、複数のレシーバｒｖの各々を第２クロック配線ｗ２のいずれかと結線する各配線ｌｄｗの長さに応じた値を算出する。【選択図】図１

Description

本発明は、設計支援方法、設計支援プログラム、設計支援装置、および半導体集積回路に関する。
従来、半導体集積回路のクロック配線の設計の一種としてクロックメッシュ設計が公知である。クロックメッシュ設計では、クロック配線が水平方向と垂直方向に格子状に一定間隔で設けられる。複数のクロックドライバの出力が水平方向または垂直方向のクロック配線にショートされるため、クロックメッシュ設計では、クロックスキューのばらつきを低減させることができる。
クロックメッシュ設計において、例えば、クロックスキューを低減させるようにクロックバッファの位置を決定する技術が公知である（例えば、下記特許文献１参照。）。また、クロック供給回路が論理回路群の中央部に配置され、上層配線として、論理回路上に幅広の主配線が形成され、上層配線として、論理回路の位置関係が考慮されて主配線からブランチ配線が形成される技術が公知である（例えば、下記特許文献２参照。）。また、クロック信号が供給される回路ブロックを囲む様にクロックバスが配線されることにより、クロックドライバからの配線におけるクロックスキューの少ないゲートアレイが実現される技術が公知である（例えば、下記特許文献３参照。）。
特開２００７−３０００６７号公報 特開平５−１２１５４８号公報 特開平５−２６７６２５号公報
しかしながら、クロックメッシュ設計においては各クロック配線が一定間隔で設けられるため、クロック配線の配線量が多くなる場合がある。
１つの側面では、本発明は、配線量の低減を図ることができる設計支援方法、設計支援プログラム、設計支援装置、および半導体集積回路を提供することを目的とする。
本発明の一側面によれば、対象回路に設けられる複数のクロックレシーバの各位置と、前記対象回路に設けられる第１クロック配線の位置と、を示すレイアウトデータを取得し、取得した前記レイアウトデータに基づいて、前記第１クロック配線の配線層と異なる前記対象回路の配線層に設けられる第２クロック配線であって前記第１クロック配線と方向が直交する第２クロック配線の数と前記第２クロック配線の位置との複数の組み合わせの各々について、前記複数のクロックレシーバの各々を前記第２クロック配線のいずれかと結線する各配線の長さに応じた値を算出する設計支援方法、設計支援プログラム、および設計支援装置が提案される。
本発明の他の側面によれば、半導体集積回路が有する複数の部分領域の各々は、複数のクロックレシーバと、第１クロック配線と、前記第１クロック配線と方向が直交する第２クロック配線と、前記複数のクロックレシーバと前記第２クロック配線を接続する引き込み配線と、前記複数のクロックレシーバの少なくとも１つと前記引き込み配線を介してクロック信号が供給される回路と、を含み、前記複数の部分領域の中の第１部分領域においては、前記第２クロック配線の数が１であり、前記第２クロック配線の配線幅が基準配線幅であり、前記複数の部分領域の中の第２部分領域においては、前記第２クロック配線の数がｎ（ｎは２以上の整数）であり、前記ｎ個の第２クロック配線の配線幅がそれぞれ、前記基準配線幅とは異なる半導体集積回路が提案される。
本発明の一態様によれば、配線量の低減を図ることができる。
図１は、本発明にかかる設計支援装置による一動作例を示す説明図である。 図２は、実施の形態にかかる設計支援装置のハードウェア構成例を示すブロック図である。 図３は、設計支援装置の機能的構成を示すブロック図である。 図４は、横基幹配線の配置例を示す説明図である。 図５は、分割例１を示す説明図である。 図６は、分割例２を示す説明図である。 図７は、縦基幹配線の数が１の場合における縦基幹配線の配置例を示す説明図である。 図８は、縦基幹配線の数が２の場合におけるレシーバのグループ化例を示す説明図である。 図９は、縦基幹配線の数が２の場合における縦基幹配線の配置例を示す説明図（その１）である。 図１０は、縦基幹配線の数が２の場合における縦基幹配線の配置例を示す説明図（その２）である。 図１１は、縦基幹配線の数が２の場合における縦基幹配線の配置例を示す説明図（その３）である。 図１２は、縦基幹配線の数が２の場合における縦基幹配線の配置例を示す説明図（その４）である。 図１３は、縦基幹配線の数が３の場合におけるレシーバのグループ化例１を示す説明図である。 図１４は、縦基幹配線の数が３の場合における縦基幹配線の配置例１を示す説明図である。 図１５は、縦基幹配線の数が３の場合におけるレシーバのグループ化例２を示す説明図である。 図１６は、縦基幹配線の数が３の場合における縦基幹配線の配置例２を示す説明図である。 図１７は、縦基幹配線の数が３の場合における縦基幹配線の配置例３を示す説明図である。 図１８は、設計支援装置による設計支援処理手順例を示すフローチャートである。 図１９は、実施例１にかかる設計支援装置による決定処理手順例を示すフローチャートである。 図２０は、設計支援装置による関数処理手順例を示すフローチャートである。 図２１は、グループＡについて評価処理手順を示すフローチャートである。 図２２は、グループＢについて評価処理手順を示すフローチャートである。 図２３は、縦基幹配線の数が５の場合についての縦基幹配線の配置例を示す説明図である。 図２４は、縦基幹配線の数が４の場合についての縦基幹配線の配置例を示す説明図である。 図２５は、縦基幹配線の数が３の場合についての縦基幹配線の配置例を示す説明図である。 図２６は、縦基幹配線の数が２の場合についての縦基幹配線の配置例を示す説明図である。 図２７は、縦基幹配線の数が１の場合についての縦基幹配線の配置例を示す説明図である。 図２８は、実施例２にかかる設計支援装置による決定処理手順の一例を示すフローチャートである。 図２９は、クロック配線の構造例を示す説明図である。 図３０は、プリメッシュツリーの一例を示す説明図である。 図３１は、プリメッシュツリーとクロックメッシュ配線とを重ねた例を示す説明図である。 図３２は、クロックメッシュ配線とドライバの構造例を示す説明図である。 図３３は、クロックメッシュ配線とレシーバとドライバの構造例を示す説明図である。 図３４は、クロックメッシュ配線からＦＦまでの配線の構造例を示す説明図である。 図３５は、層構造例を示す説明図である。 図３６は、縦基幹配線が規則的に配置された場合の３次元でのクロックメッシュ配線の構造例を示す説明図である。 図３７は、本実施の形態において縦基幹配線が配置された場合の３次元でのクロックメッシュ配線の構造例を３次元で示す説明図である。 図３８は、プリメッシュツリーの構造例を３次元で示す説明図である。 図３９は、横基幹配線とドライバの構造例を３次元で示す説明図である。 図４０は、クロックメッシュ配線とドライバとレシーバとの構造例を３次元で示す説明図である。 図４１は、クロックメッシュ配線とレシーバとＦＦとの構造例を３次元で示す説明図である。
以下に添付図面を参照して、本発明にかかる設計支援方法、設計支援プログラム、設計支援装置、および半導体集積回路の実施の形態を詳細に説明する。
図１は、本発明にかかる設計支援装置による一動作例を示す説明図である。設計支援装置１００は、クロックメッシュ配線の設計を支援するコンピュータである。まず、設計支援装置１００は、対象回路に設けられる複数のクロックレシーバｒｖの各位置と、対象回路に設けられる第１クロック配線ｗ１の位置と、を示すレイアウトデータ１０１を取得する。ここでの対象回路とは、設計対象回路内の回路ブロックが設けられる所定領域が区切られた部分領域に設けられる回路である。クロックレシーバｒｖ−１〜ｒｖ−３は、クロックドライバの一種であって、クロックメッシュ配線において、ＦＦ（Ｆｌｉｐ Ｆｌｏｐ）などのクロック信号を受け付けるセルにクロック信号を出力するセルである。以降、クロックレシーバｒｖを省略してレシーバｒｖと称し、クロックドライバを省略してドライバと称する。
設計支援装置１００は、取得したレイアウトデータ１０１に基づいて、複数の組み合わせの各々について、複数のレシーバｒｖ−１〜ｒｖ−３の各々を第２クロック配線ｗ２のいずれかと結線する各配線の長さに応じた評価値を算出する。組み合わせは、第２クロック配線ｗ２の数と第２クロック配線ｗ２の位置とである。第２クロック配線ｗ２は、第１クロック配線ｗ１の配線層と異なる対象回路の配線層に設けられるクロック配線であって第１クロック配線ｗ１と方向が直交するクロック配線である。また、第２クロック配線ｗ２は、第１クロック配線ｗ１間を接続する。図１では、４つの組み合わせを例に挙げる。また、ここでは、複数のレシーバｒｖ−１〜ｒｖ−３の各々を第２クロック配線ｗ２のいずれかと結線する配線の各々は、引き込み配線ｌｄｗと称する。
例えば、まず、設計支援装置１００は、第２クロック配線ｗ２の数を決定する。そして、設計支援装置１００は、決定した数の各第２クロック配線の位置を決定する。つぎに、設計支援装置１００は、決定した位置に基づいて各レシーバｒｖをいずれの第２クロック配線に結線させるかを決定する。その後、設計支援装置１００は、結線させるレシーバｒｖの位置と第２クロック配線の位置とに基づいて評価値を算出する。または、例えば、まず、設計支援装置は、第２クロック配線ｗ２の数を決定する。そして、設計支援装置１００は、決定した数の各第２クロック配線のいずれにレシーバｒｖを結線させるかを決定する。そして、設計支援装置１００は、結線させるレシーバｒｖの位置の重心に応じて第２クロック配線の位置を決定する。その後、設計支援装置１００は、結線させるレシーバｒｖの位置と第２クロック配線の位置とに基づいて評価値を算出する。
例えば、長さに応じた評価値は、引き込み配線ｌｄｗの合計の長さである。また、例えば、設計支援装置１００は、複数の組み合わせの各々について、各引き込み配線ｌｄｗの合計の長さと、第２クロック配線ｗ２の合計の長さと、の合計値を評価値として算出してもよい。また、設計支援装置１００は、複数の組み合わせの各々について、各引き込み配線ｌｄｗの幅と算出した長さに応じた値とに基づく引き込み配線ｌｄｗの合計の容量値を算出する。そして、設計支援装置１００は、第２クロック配線ｗ２の数に応じて決定した第２クロック配線ｗ２の配線幅と第２クロック配線ｗ２の合計の長さとに基づく第２クロック配線ｗ２の合計の容量値を算出する。そして、設計支援装置１００は、２つの合計の容量値の合計値を評価値として算出してもよい。また、例えば、第２クロック配線ｗ２の数が１の場合についての基準配線幅が予め定められてあり、各第２クロック配線ｗ２の配線幅は、基準配線幅を第２クロック配線ｗ２の数によって割った値とする。これにより、第２クロック配線ｗ２の数に関係なく、部分領域内の第１クロック配線ｗ１間の第２クロック配線ｗ２の合成抵抗の値を一定にすることができ、ばらつきを低減させることができる。したがって、クロックスキューのばらつきをより低減させることができる。
このように、設計支援装置１００は、第２クロック配線ｗ２の数と第２クロック配線ｗ２の位置との複数の組み合わせの各々について、評価値を算出する。これにより、配線量が少ない第２クロック配線ｗ２の数と第２クロック配線ｗ２の位置とを選択させることができる。したがって、配線量の低減を図ることができる。また、クロックメッシュ配線の抵抗値および容量値を少なくすることができ、クロックスキューのばらつきを低減させることができる。
また、例えば、設計支援装置１００は、組み合わせの各々と、組み合わせについて算出した評価値と、を関連付けて設計支援装置１００がアクセス可能な記憶装置に記憶させる。
また、設計支援装置１００は、複数の組み合わせの各々について算出した評価値に基づいて、複数の組み合わせの中からいずれかの組み合わせを選択する。長さに応じた評価値が各配線の合計の長さである場合、設計支援装置１００は、算出した合計の長さが最も短い組み合わせを選択する。また、例えば、設計支援装置１００は、選択結果を最適な組み合わせとして設計支援装置１００がアクセス可能な記憶装置に記憶させる。
また、第２クロック配線ｗ２の数は、複数のレシーバｒｖの数以下とする。これにより、組み合わせの数を減少させることができ、設計支援装置１００による算出処理を高速化することができる。
（設計支援装置１００のハードウェア構成例）
図２は、実施の形態にかかる設計支援装置のハードウェア構成例を示すブロック図である。図２において、設計支援装置１００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２０１と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２０２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２０３と、ディスクドライブ２０４と、ディスク２０５と、を有する。設計支援装置１００は、Ｉ／Ｆ２０６と、入力装置２０７と、出力装置２０８と、を有する。また、各部はバス２００によってそれぞれ接続される。
ここで、ＣＰＵ２０１は、設計支援装置１００の全体の制御を司る。ＲＯＭ２０２は、ブートプログラムなどのプログラムを記憶する。ＲＡＭ２０３は、ＣＰＵ２０１のワークエリアとして使用される。ディスクドライブ２０４は、ＣＰＵ２０１の制御にしたがってディスク２０５に対するデータのリード／ライトを制御する。ディスク２０５は、ディスクドライブ２０４の制御で書き込まれたデータを記憶する。ディスク２０５としては、磁気ディスク、光ディスクなどが挙げられる。
Ｉ／Ｆ２０６は、通信回線を通じてＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、インターネットなどのネットワークＮＥＴに接続され、このネットワークＮＥＴを介して他の装置に接続される。そして、Ｉ／Ｆ２０６は、ネットワークＮＥＴと内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ２０６には、例えばモデムやＬＡＮアダプタなどを採用することができる。
入力装置２０７は、キーボード、マウス、タッチパネルなど利用者の操作により、各種データの入力を行うインターフェースである。また、入力装置２０７は、カメラから画像や動画を取り込むこともできる。また、入力装置２０７は、マイクから音声を取り込むこともできる。出力装置２０８は、ＣＰＵ２０１の指示により、データを出力するインターフェースである。出力装置２０８には、ディスプレイやプリンタが挙げられる。
（設計支援装置１００の機能的構成例）
図３は、設計支援装置の機能的構成を示すブロック図である。設計支援装置１００は、取得部３０１と、横基幹配線配置部３０２と、分割部３０３と、決定部３０４と、算出部３０５と、選択部３０６と、を含む。各部の処理は、例えば、ＣＰＵ２０１がアクセス可能な記憶装置に記憶された設計支援プログラムにコーディングされる。そして、ＣＰＵ２０１が記憶装置から設計支援プログラムを読み出して、設計支援プログラムにコーディングされてある処理を実行する。これにより、各部の処理が実現される。また、各部の処理結果は、例えば、ＲＡＭ２０３、ディスク２０５などの記憶装置に記憶される。
取得部３０１は、設計対象回路内の所定領域に設けられるドライバおよびドライバと、ドライバおよびドライバの位置を示すレイアウトデータ３１１を取得する。所定領域とは、例えば、設計対象回路内の回路ブロックが設けられる領域である。回路ブロック内のＦＦなどのセルには、例えば、クロック供給回路からのクロック信号がクロック配線、ドライバ等を介して入力される。ドライバとは、バッファなどのドライバｄｒである。レシーバｒｖとは、バッファなどであって、クロック信号によって同期を行うＦＦなどのセルと接続される。
つぎに、横基幹配線配置部３０２は、取得されたレイアウトデータ３１１に基づいて、取得されたレイアウトデータが示すドライバｄｒの位置に基づいて第１クロック配線と、第１クロック配線の位置と、を示すレイアウトデータ３１２を生成する。ここで、第１クロック配線を横基幹配線と称する。
図４は、横基幹配線の配置例を示す説明図である。図４に示すように、所定領域ａｒｅａには、ドライバｄｒとレシーバｒｖとが設けられる。縦の位置が同一のドライバｄｒの出力同士が横基幹配線ｗ１によって結線されるように横基幹配線ｗ１が配置される。クロックメッシュ方式では、クロック信号を複数のドライバｄｒによって駆動させるため、クロックスキューを低減させることができる。
取得部３０１は、設計対象回路内の所定領域ａｒｅａに設けられるドライバｄｒおよびレシーバｒｖと、ドライバｄｒおよびレシーバｒｖの位置と、横基幹配線ｗ１と、横基幹配線ｗ１の位置と、を示すレイアウトデータ３１１を取得する。
つぎに、分割部３０３は、取得したレイアウトデータ３１１に基づいて、設計対象回路内の所定領域ａｒｅａを分割した複数の領域ｐａの各々を示す領域情報を生成する。領域情報には、各領域ｐａの頂点の座標などを有する。例えば、図５と図６とにそれぞれ分割例を示す。
図５は、分割例１を示す説明図である。図５に示すように、分割部３０３は、近いドライバｄｒ間の中点を境界として、横基幹配線ｗ１と当該境界との間の領域ｐａを単位として分割する。一点鎖線が境界を示す。
図６は、分割例２を示す説明図である。図６に示すように、分割部３０３は、ドライバｄｒを境界として、横基幹配線ｗ１と境界との間の領域ｐａを単位として分割する。一点鎖線が境界を示す。
また、ドライバｄｒ間の位置が所定距離以内の場合には、分割部３０３は、複数の領域ｐａを合わせて１つの領域ｐａとしてもよい。所定距離は、例えば、利用者が予め定める値である。このように、各領域ｐａのサイズが小さすぎないようにすることができる。
また、ここでは、取得部３０１は、分割前のレイアウトデータ３１１を取得しているが、分割された各領域ｐａについてのレイアウトデータを取得してもよい。
算出部３０５は、レイアウトデータ３１１に基づいて、第２クロック配線の数と第２クロック配線の位置との複数の組み合わせの各々について、複数のレシーバｒｖの各々を第２クロック配線のいずれかと結線する各配線の長さに応じた値を算出する。第２クロック配線は、レイアウトデータ３１１が示す横基幹配線ｗ１の配線層と異なる配線層に設けられるクロック配線であって、第１クロック配線と方向が直交するクロック配線である。ここで、第２クロック配線は、縦基幹配線ｗ２と称する。例えば、縦基幹配線ｗ２の数はＮとする。例えば、縦基幹配線ｗ２の数Ｎは領域ｐａ内のレシーバｒｖの数以下とする。また、算出部３０５は、縦基幹配線ｗ２の数と、縦基幹配線ｗ２に結線されるレシーバｒｖの重心に基づく縦基幹配線ｗ２の位置と、の複数の組み合わせの各々について評価値を算出する。レシーバｒｖの重心に基づく縦基幹配線ｗ２の位置とは、例えば、当該重心に重なる位置である。より具体的には、複数の組み合わせについては、決定部３０４によって決定される。ここで、決定部３０４、算出部３０５、選択部３０６について実施例１と実施例２を用いて詳細に説明する。
（実施例１）
実施例１では、縦基幹配線ｗ２の数Ｎを１から順に増やしながら再帰的に組み合わせを決定し、決定した各組み合わせについての評価値を算出することにより、配線量が少ない縦基幹配線ｗ２の数と縦基幹配線ｗ２の位置を決定する。
図７は、縦基幹配線の数が１の場合における縦基幹配線の配置例を示す説明図である。まず、決定部３０４は、縦基幹配線ｗ２の数Ｎが１の場合について、縦基幹配線ｗ２の位置を決定する。例えば、縦基幹配線ｗ２の位置は、領域ｐａ内のレシーバｒｖのＸ座標の重心位置とする。ここで、縦基幹配線ｗ２の数Ｎが１の場合における縦基幹配線ｗ２の配線幅は予め定められていることとする。また、例えば、縦基幹配線ｗ２の位置は、領域ｐａ内のレシーバｒｖのうち、横基幹配線ｗ１との距離が所定距離以上あるレシーバｒｖのＸ座標の重心位置とする。所定距離については、予めディスク２０５などの記憶装置に記憶されてあることとする。このように、横基幹配線ｗ１との距離が近いレシーバｒｖは、横基幹配線ｗ１と配線させることとし、縦基幹配線ｗ２の位置の決定の条件から除外してもよい。
つぎに、算出部３０５は、決定した位置に縦基幹配線ｗ２を配置した場合において、縦基幹配線ｗ２とレシーバｒｖとを結線可能な配線の長さに基づく評価値を算出する。評価値は、例えば、配線の長さそのものであってもよいし、配線の長さと配線の幅とに基づく配線の容量値であってもよい。配線の幅については、予め定められていることとする。そして、縦基幹配線ｗ２の数と縦基幹配線ｗ２の位置との組み合わせと、算出した評価値とは、関連付けられてディスク２０５などの記憶装置に記憶される。
つぎに、縦基幹配線ｗ２の数が２の場合についての縦基幹配線ｗ２の位置について説明する。縦基幹配線ｗ２の数が２以上の場合、決定部３０４は、領域ｐａ内のレシーバｒｖを縦基幹配線ｗ２の数のグループのいずれかにグループ化する。そして、決定部３０４は、グループに含まれるレシーバｒｖの位置の重心に基づいて、各縦基幹配線ｗ２の位置を決定する。つぎに、算出部３０５は、決定した位置に各縦基幹配線ｗ２を配置した場合において、縦基幹配線ｗ２とレシーバｒｖとを結線可能な配線の長さに基づく評価値を算出する。そして、縦基幹配線ｗ２の数と縦基幹配線ｗ２の位置との組み合わせと算出した評価値とは、関連付けられてディスク２０５などの記憶装置に記憶される。本実施の形態では、決定部３０４は、レシーバｒｖをグループＡとグループＢとにグループ化する。ここで、グループＡに含まれるレシーバｒｖの数をｍとする。また、本実施の形態では、決定部３０４は、グループについて、階層化してあらたなグループを生成する。階層数は、Ｈとする。
図８は、縦基幹配線の数が２の場合におけるレシーバのグループ化例を示す説明図である。図８の例では、縦基幹配線ｗ２の数Ｎが２であり、レシーバｒｖの数ｍが１であり、階層数Ｈは１である。Ｇ（Ｈ＝１，Ａ）はグループＡを示し、階層数Ｈが１であることを示す。Ｇ（Ｈ＝１，Ｂ）はグループＢを示し、階層数Ｈが１であることを示す。グループＡは、例えば、レシーバｒｖ−１が含まれる。グループＢは、例えば、レシーバｒｖ−２からレシーバｒｖ−７が含まれる。
図９から図１２は、縦基幹配線の数が２の場合における縦基幹配線の配置例を示す説明図である。決定部３０４は、各グループについて、グループに含まれるレシーバｒｖの重心の位置に縦基幹配線ｗ２を配置した場合における縦基幹配線ｗ２とレシーバｒｖとを結線する引き込み配線ｌｄｗの各長さを特定する。縦基幹配線ｗ２とレシーバｒｖとを結線する配線は、引き込み配線ｌｄｗと称する。そして、決定部３０４は、引き込み配線ｌｄｗの各長さに基づく評価値を算出する。図９の例では、グループＡについては、レシーバｒｖが１つしか含まれないため、引き込み配線ｌｄｗの長さは０である。図１０の例では、レシーバｒｖの数ｍが２であり、図１１の例では、レシーバｒｖの数ｍが３である。図１２の例では、レシーバｒｖの数ｍが４である。
例えば、レシーバｒｖの数ｍが４の場合の評価値が、レシーバｒｖの数ｍが３の場合の評価値よりも大きくなる。すなわち、選択部３０６は、階層数Ｈが１の場合におけるグループＡのレシーバｒｖの数ｍを増加させても評価値が減少しない場合、縦基幹配線ｗ２の数ｎが２の場合における最適な組み合わせを選択する。つぎに、決定部３０４は、縦基幹配線ｗ２の数ｎを増やす。
図１３は、縦基幹配線の数が３の場合におけるレシーバのグループ化例１を示す説明図である。図１３の例では、図８に示した縦基幹配線ｗ２の数が２の場合におけるグループＢに含まれるレシーバｒｖを階層数２におけるグループＡとグループＢとにグループ化する。図９〜図１２と同様に、決定部３０４は、階層数Ｈが１の場合におけるグループＢに含まれるレシーバｒｖをグループ化するため、階層数Ｈが２の場合におけるレシーバｒｖの数ｍも１から順に増やす。そして、算出部３０５は、同様に評価値を算出する。
図１４は、縦基幹配線の数が３の場合における縦基幹配線の配置例１を示す説明図である。図１４の例では、縦基幹配線ｗ２の数Ｎが３であり、階層数Ｈが２の場合におけるレシーバｒｖの数ｍが１である。
図１５は、縦基幹配線の数が３の場合におけるレシーバのグループ化例２を示す説明図である。図１６は、縦基幹配線の数が３の場合における縦基幹配線の配置例２を示す説明図である。図１５および図１６の例では、階層数Ｈが２の場合においてレシーバｒｖの数ｍを２にしたため、階層数Ｈが２の場合におけるグループＡのレシーバｒｖの数ｍが２である。
図１７は、縦基幹配線の数が３の場合における縦基幹配線の配置例３を示す説明図である。階層数Ｈが１の場合におけるグループＡのレシーバｒｖの数ｍが２である場合に、グループＢに含まれるレシーバｒｖに対して縦基幹配線ｗ２が２つ配置された例である。
このように、グループＢを再帰的に細分化することにより縦基幹配線ｗ２の数と縦基幹配線ｗ２の位置とのより多くの複数の組み合わせについて評価値が算出される。例えば、選択部３０６は、階層数Ｈが２の場合におけるグループＡのレシーバｒｖの数ｍを増加させても評価値が減少しない場合、レシーバｒｖの数ｍを増加させる前の組み合わせを縦基幹配線ｗ２の数ｎが３の場合における最適な組み合わせとして選択する。そして、選択部３０６は、選択した縦基幹配線ｗ２の数ｎが２の場合における最適な組み合わせについての評価値と、選択した縦基幹配線ｗ２の数ｎが３の場合における最適な組み合わせについての評価値とを比較する。評価値が引き込み配線ｌｄｗおよび縦基幹配線ｗ２の合計の長さであれば、選択部３０６は、評価値が小さい方の組み合わせを最適な組み合わせとして選択する。
（設計支援装置１００による設計支援処理手順例）
図１８は、設計支援装置による設計支援処理手順例を示すフローチャートである。設計支援装置１００は、レイアウトデータ３１１を取得する（ステップＳ１８０１）。設計支援装置１００は、横基幹配線ｗ１を配置する（ステップＳ１８０２）。設計支援装置１００は、所定領域ａｒｅａを分割する（ステップＳ１８０３）。設計支援装置１００は、分割した複数の領域ｐａから処理対象となっていないいずれかの領域ｐａから処理対象の領域ｐａを選択する（ステップＳ１８０４）。設計支援装置１００は、選択した領域ｐａ内の縦基幹配線ｗ２の数と配線幅と位置の決定処理を行う（ステップＳ１８０５）。つぎに、設計支援装置１００は、複数の領域のうちの全領域が処理対象として終了したか否かを判断する（ステップＳ１８０６）。いずれかの領域が終了していない場合（ステップＳ１８０６：Ｎｏ）、設計支援装置１００は、ステップＳ１８０４へ戻る。全領域が終了した場合（ステップＳ１８０６：Ｙｅｓ）、設計支援装置１００は、一連の処理を終了する。
（実施例１にかかる設計支援装置１００による決定処理手順例）
図１９は、実施例１にかかる設計支援装置による決定処理手順例を示すフローチャートである。まず、設計支援装置１００は、縦基幹配線ｗ２の数ｎ＝１とする（ステップＳ１９０１）。設計支援装置１００は、縦基幹配線ｗ２の配線幅ｗ＝基準配線幅とする（ステップＳ１９０２）。上述したように、基準配線幅は予め定められ、ディスク２０５などの記憶装置に記憶される。
つぎに、設計支援装置１００は、階層の数Ｈ＝１とする（ステップＳ１９０３）。設計支援装置１００は、レシーバｒｖの数Ｍ＝選択した領域ｐａ内のレシーバｒｖの数とする（ステップＳ１９０４）。設計支援装置１００は、関数処理Ｆｕｎｃ（ｎ，Ｈ，Ｍ）を行う（ステップＳ１９０５）。ステップＳ１９０５において、（ ）内は引数である。
設計支援装置１００は、縦基幹配線ｗ２の数ｎ＝ｎ＋１とする（ステップＳ１９０６）。設計支援装置１００は、縦基幹配線ｗ２の配線幅ｗ＝ｗ／ｎとする（ステップＳ１９０７）。設計支援装置１００は、関数処理Ｆｕｎｃ（ｎ，Ｈ，Ｍ）を行う（ステップＳ１９０８）。設計支援装置１００は、ＣＯＳＴ（ｎ−１）＞ＣＯＳＴ（ｎ）であるか否かを判断する（ステップＳ１９０９）。ここで、関数処理Ｆｕｎｃの戻り値は、縦基幹配線ｗ２の位置と評価値であり、評価値をＣＯＳＴ（ｎ）とする。
ＣＯＳＴ（ｎ−１）＞ＣＯＳＴ（ｎ）であると判断された場合（ステップＳ１９０９：Ｙｅｓ）、設計支援装置１００は、ｎ＜Ｍであるか否かを判断する（ステップＳ１９１０）。ｎ＜Ｍであると判断された場合（ステップＳ１９１０：Ｙｅｓ）、設計支援装置１００は、ステップＳ１９０６へ戻る。
ｎ＜Ｍでないと判断された場合（ステップＳ１９１０：Ｎｏ）、設計支援装置１００は、縦基幹配線ｗ２の数ｎの場合において選択した組み合わせを最適な組み合わせとして選択し（ステップＳ１９１１）、ステップＳ１９１３へ移行する。一方、設計支援装置１００は、ＣＯＳＴ（ｎ−１）＞ＣＯＳＴ（ｎ）でないと判断された場合（ステップＳ１９０９：Ｎｏ）、設計支援装置１００は、縦基幹配線ｗ２の数（ｎ−１）の場合において選択した組み合わせを最適な組み合わせとして選択する（ステップＳ１９１２）。設計支援装置１００は、選択結果を出力し（ステップＳ１９１３）、一連の処理を終了する。
図２０は、設計支援装置による関数処理手順例を示すフローチャートである。設計支援装置１００は、関数処理を行う際に、縦基幹配線ｗ２の数ｎと、階層の数Ｈと、レシーバｒｖの数Ｍと、を引数として受け付ける。設計支援装置１００は、ｍ＝１とする（ステップＳ２００１）。設計支援装置１００は、Ｍ−ｍ≧ｎ−１、かつｎ＞１であるか否かを判断する（ステップＳ２００２）。
Ｍ−ｍ≧ｎ−１、かつｎ＞１であると判断された場合（ステップＳ２００２：Ｙｅｓ）、設計支援装置１００は、グループＡにｍ個のレシーバｒｖが分類され、グループＢにＭ−ｍ個のレシーバｒｖが分類されるようにグループ化する（ステップＳ２００３）。設計支援装置１００は、グループＡについて評価処理（Ｈ，Ａ）を行う（ステップＳ２００４）。Ｈは引数である。そして、設計支援装置１００は、グループＢについて評価処理（Ｈ，Ｂ）を行う（ステップＳ２００５）。Ｈは引数である。
つぎに、設計支援装置１００は、ＴｏｔａｌＣｏｓｔ（Ｈ，ｍ）＝ｃｏｓｔ（１，Ｈ，Ａ，ｍ）＋ｃｏｓｔ（ｎ−１，Ｈ，Ｂ，Ｍ−ｍ）とする（ステップＳ２００６）。つぎに、設計支援装置１００は、ステップＳ２０１０へ移行する。一方、Ｍ−ｍ≧ｎ−１、またはｎ＞１でないと判断された場合（ステップＳ２００２：Ｎｏ）、設計支援装置１００は、グループＡにＭ個のレシーバｒｖが分類されるようにグループ化する（ステップＳ２００７）。そして、設計支援装置１００は、グループＡについて評価処理（Ｈ，Ａ）を行う（ステップＳ２００８）。設計支援装置１００は、ＴｏｔａｌＣｏｓｔ（Ｈ，ｍ）＝ｃｏｓｔ（１，Ｈ，Ａ，ｍ）とし（ステップＳ２００９）、ステップＳ２０１０へ移行する。
設計支援装置１００は、ＴｏｔａｌＣｏｓｔ（Ｈ，ｍ−１）＞ＴｏｔａｌＣｏｓｔ（Ｈ，ｍ）であるか否かを判断する（ステップＳ２０１０）。ＴｏｔａｌＣｏｓｔ（Ｈ，ｍ−１）＞ＴｏｔａｌＣｏｓｔ（Ｈ，ｍ）でないと判断された場合（ステップＳ２０１０：Ｎｏ）、設計支援装置１００は、ＴｏｔａｌＣｏｓｔ（Ｈ，ｍ−１）と各縦基幹配線ｗ２の位置とを関連付けて戻り値にし（ステップＳ２０１１）、戻り値を呼び出し元に返して一連の処理を終了する。
一方、ＴｏｔａｌＣｏｓｔ（Ｈ，ｍ−１）＞ＴｏｔａｌＣｏｓｔ（Ｈ，ｍ）であると判断された場合（ステップＳ２０１０：Ｙｅｓ）、設計支援装置１００は、ＴｏｔａｌＣｏｓｔ（Ｈ，Ｍ）と各縦基幹配線ｗ２の位置とを関連付けて出力する（ステップＳ２０１２）。出力形式としては、ＲＡＭ２０３やディスク２０５などの記憶装置への出力が挙げられる。そして、設計支援装置１００は、ｍ＝ｍ＋１とする（ステップＳ２０１３）。設計支援装置１００は、ｍ＞Ｍであるか否かを判断する（ステップＳ２０１４）。
ｍ＞Ｍである場合（ステップＳ２０１４：Ｙｅｓ）、設計支援装置１００は、ＴｏｔａｌＣｏｓｔ（Ｈ，ｍ）と各縦基幹配線ｗ２の位置とを関連付けて戻り値にし（ステップＳ２０１５）、戻り値を呼び出し元に返して一連の処理を終了する。ｍ＞Ｍでない場合（ステップＳ２０１４：Ｎｏ）、設計支援装置１００は、ステップＳ２００２へ戻る。
図２１は、グループＡについて評価処理手順を示すフローチャートである。設計支援装置１００は、グループＡに含まれるレシーバｒｖの位置の重心に基づいて縦基幹配線ｗ２の位置を決定する（ステップＳ２１０１）。設計支援装置１００は、縦基幹配線ｗ２とレシーバｒｖとを結線する各引き込み配線の長さと引き込み配線の配線幅ｗとに基づいて引き込み配線の合計の容量値を算出する（ステップＳ２１０２）。
設計支援装置１００は、縦基幹配線ｗ２の配線幅ｗと縦基幹配線ｗ２の合計の長さとに基づき縦基幹配線ｗ２の合計の容量値を決定する（ステップＳ２１０３）。設計支援装置１００は、ｃｏｓｔ（１，Ｈ，Ａ，ｍ）＝引き込み配線の合計の容量値＋縦基幹配線ｗ２の合計の容量値とする（ステップＳ２１０４）。設計支援装置１００は、縦基幹配線ｗ２の位置とｃｏｓｔ（１，Ｈ，Ａ，ｍ）とを関連付けて出力し（ステップＳ２１０５）、一連の処理を終了する。
図２２は、グループＢについて評価処理手順を示すフローチャートである。設計支援装置１００は、Ｆｕｎｃ（ｎ−１，Ｈ＋１，Ｍ−ｍ）を行い（ステップＳ２２０１）、縦基幹配線ｗ２の位置とｃｏｓｔ（ｎ−１，Ｈ，Ｂ，Ｍ−ｍ）とを関連付けて出力し（ステップＳ２２０２）、一連の処理を終了する。
（実施例２）
実施例２では、レシーバｒｖ間の距離に基づきグループをマージすることにより縦基幹配線ｗ２の数Ｎを減らしながら縦基幹配線ｗ２の位置と縦基幹配線ｗ２の数Ｎとの組み合わせを決定し、決定した各組み合わせについての評価値を算出する。
決定部３０４は、縦基幹配線ｗ２の数Ｎをレシーバｒｖの数から順に減らしながらレシーバｒｖ間の距離に基づいて縦基幹配線ｗ２の位置と縦基幹配線ｗ２の数Ｎとの組み合わせを決定する。
図２３は、縦基幹配線の数が５の場合についての縦基幹配線の配置例を示す説明図である。決定部３０４は、縦基幹配線ｗ２の数が５の場合について、領域ｐａに含まれるレシーバｒｖを５つのグループにグループ化する。そして、決定部３０４は、グループのそれぞれについて、グループに含まれるレシーバｒｖの位置の重心に基づいて縦基幹配線ｗ２の位置を決定する。重心に基づく縦基幹配線ｗ２の位置とは、重心と重複する位置であり、より具体的には、重心のＸ方向の座標が同じである。算出部３０５は、決定した位置に縦基幹配線ｗ２を配置した場合における縦基幹配線ｗ２とレシーバｒｖとを結線可能な配線の長さに基づく評価値を算出する。評価値については、実施例１と同一である。
図２４は、縦基幹配線の数が４の場合についての縦基幹配線の配置例を示す説明図である。つぎに、決定部３０４は、縦基幹配線ｗ２の数ｎが４の場合について、グループに含まれるレシーバｒｖのＸ方向の座標が最も近いグループを１つに統合することにより、領域ｐａに含まれるレシーバｒｖを４つのグループにグループ化する。ここでは、レシーバｒｖ−１とレシーバｒｖ−２とが同一のグループとなる。
つぎに、決定部３０４は、グループのそれぞれについて、グループに含まれるレシーバｒｖの位置の重心に基づいて縦基幹配線ｗ２の位置を決定する。そして、算出部３０５は、決定した位置に縦基幹配線ｗ２を配置した場合における引き込み配線ｌｄｗの長さに基づく評価値を算出する。
選択部３０６は、縦基幹配線ｗ２の数ｎが４の場合における組み合わせについての評価値と、縦基幹配線ｗ２の数ｎが５の場合における組み合わせについての評価値と、を比較する。選択部３０６は、評価値が小さい方の組み合わせが縦基幹配線ｗ２の数ｎが大きい方の組み合わせである場合、評価値が小さい方の組み合わせを最適な組み合わせに決定する。選択部３０６は、評価値が小さい方の組み合わせが縦基幹配線ｗ２の数ｎが小さい方の組み合わせである場合、算出部３０５によって縦基幹配線ｗ２の数ｎを１つ減らした場合における組み合わせについての評価値を算出させる。ここでは、縦基幹配線ｗ２の数ｎが４の場合における組み合わせについての評価値の方が小さいため、算出部３０５は、縦基幹配線ｗ２の数ｎが３の場合における組み合わせについて評価値を算出する。
図２５は、縦基幹配線の数が３の場合についての縦基幹配線の配置例を示す説明図である。つぎに、決定部３０４は、縦基幹配線ｗ２の数ｎが３の場合について、グループに含まれるレシーバｒｖのＸ座標が最も近いグループを１つに統合することにより、領域ｐａに含まれるレシーバｒｖを３つのグループにグループ化する。ここでは、レシーバｒｖ−４とレシーバｒｖ−５とが同一のグループとなる。そして、算出部３０５は、縦基幹配線ｗ２の数ｎが４の場合と同様に各評価値を算出する。
選択部３０６は、縦基幹配線ｗ２の数ｎが４の場合における組み合わせについての評価値と、縦基幹配線ｗ２の数ｎが３の場合における組み合わせについての評価値と、を比較する。ここでは、縦基幹配線ｗ２の数ｎが３の場合における組み合わせについての評価値の方が小さいため、算出部３０５は、縦基幹配線ｗ２の数ｎが３の場合における組み合わせについて評価値を算出する。
図２６は、縦基幹配線の数が２の場合についての縦基幹配線の配置例を示す説明図である。つぎに、決定部３０４は、縦基幹配線ｗ２の数ｎが２の場合について、グループに含まれるレシーバｒｖのＸ座標が最も近いグループを１つに統合することにより、領域ｐａに含まれるレシーバｒｖを２つのグループにグループ化する。ここでは、レシーバｒｖ−４とレシーバｒｖ−５とを含むグループとレシーバｒｖ３とが同一のグループとなる。そして、算出部３０５は、縦基幹配線ｗ２の数ｎが４の場合と同様に各評価値を算出する。
選択部３０６は、縦基幹配線ｗ２の数ｎが３の場合における組み合わせについての評価値と、縦基幹配線ｗ２の数ｎが２の場合における組み合わせについての評価値と、を比較する。ここでは、縦基幹配線ｗ２の数ｎが１の場合における組み合わせについての評価値の方が小さいため、算出部３０５は、縦基幹配線ｗ２の数ｎが１の場合における組み合わせについて評価値を算出する。
図２７は、縦基幹配線の数が１の場合についての縦基幹配線の配置例を示す説明図である。つぎに、算出部３０５は、縦基幹配線ｗ２の数ｎが１の場合について、すべてのレシーバｒｖを１つのグループとし、縦基幹配線ｗ２の数ｎが４の場合と同様に評価値を算出する。
選択部３０６は、縦基幹配線ｗ２の数ｎが２の場合における組み合わせについての評価値と、縦基幹配線ｗ２の数ｎが１の場合における組み合わせについての評価値と、を比較する。そして、選択部３０６は、評価値が小さい方の組み合わせを最適な組み合わせとして選択する。ここでは、例えば、縦基幹配線ｗ２の数ｎが２の場合における組み合わせが最適な組み合わせとして選択される。
（実施例２にかかる設計支援装置１００による設計支援処理手順例）
図２８は、実施例２にかかる設計支援装置による決定処理手順の一例を示すフローチャートである。設計支援装置１００が行う全体の設計支援処理手順については、図１９に示した手順と同一であるため、詳細な説明を省略する。まず、設計支援装置１００は、選択した領域ｐａ内のレシーバｒｖのうち、横基幹配線ｗ１から所定距離以内にあるレシーバｒｖを除外する（ステップＳ２８０１）。つぎに、設計支援装置１００は、縦基幹配線ｗ２の数ｎ＝選択した領域ｐａ内のレシーバｒｖのうち、横基幹配線ｗ１から所定距離以内にないレシーバｒｖの数とする（ステップＳ２８０２）。
そして、設計支援装置１００は、選択した領域ｐａ内のレシーバｒｖのうち、横基幹配線ｗ１から所定距離以内にないレシーバｒｖをレシーバｒｖ間の距離に基づいて縦基幹配線ｗ２の数ｎのグループにグループ化する（ステップＳ２８０３）。設計支援装置１００は、縦基幹配線ｗ２の配線幅ｗ＝基準配線幅／縦基幹配線ｗ２の数ｎとする（ステップＳ２８０４）。
つぎに、設計支援装置１００は、各グループについて、グループに含まれるレシーバｒｖの位置の重心に基づいて縦基幹配線ｗ２の位置を決定する（ステップＳ２８０５）。設計支援装置１００は、各グループについて、縦基幹配線ｗ２とレシーバｒｖとを結線する各引き込み配線の長さと引き込み配線の配線幅ｗとに基づいて引き込み配線の合計の容量値を算出する（ステップＳ２８０６）。
設計支援装置１００は、各グループについて、縦基幹配線ｗ２の配線幅ｗと縦基幹配線ｗ２の合計の長さとに基づき縦基幹配線の合計の容量値を算出する（ステップＳ２８０７）。設計支援装置１００は、各グループについて、算出した合計の容量値を合計する（ステップＳ２８０８）。設計支援装置１００は、縦基幹配線ｗ２の数ｎの場合の評価値が縦基幹配線ｗ２の数（ｎ＋１）の場合の評価値よりも減少したか否かを判断する（ステップＳ２８０９）。縦基幹配線ｗ２の数ｎの場合の評価値が縦基幹配線ｗ２の数（ｎ＋１）の場合の評価値よりも減少していないと判断された場合（ステップＳ２８０９：Ｎｏ）、設計支援装置１００は、ステップＳ２８１０へ移行する。設計支援装置１００は、縦基幹配線ｗ２の数（ｎ＋１）と（ｎ＋１）の場合についての縦基幹配線ｗ２の位置と縦基幹配線ｗ２の配線幅ｗとを最適な組み合わせとして選択し（ステップＳ２８１０）、一連の処理を終了する。
縦基幹配線ｗ２の数ｎの場合の評価値が縦基幹配線ｗ２の数（ｎ＋１）の場合の評価値よりも減少した場合（ステップＳ２８０９：Ｙｅｓ）、設計支援装置１００は、ｎ＝１であるか否かを判断する（ステップＳ２８１１）。ｎ＝１であると判断された場合（ステップＳ２８１１：Ｙｅｓ）、設計支援装置１００は、縦基幹配線ｗ２の数ｎと縦基幹配線ｗ２の位置と縦基幹配線ｗ２の配線幅ｗとを最適な組み合わせとして選択し（ステップＳ２８１２）、一連の処理を終了する。ｎ＝１でないと判断された場合（ステップＳ２８１１：Ｎｏ）、設計支援装置１００は、縦基幹配線ｗ２の数ｎ＝ｎ−１とし（ステップＳ２８１３）、ステップＳ２８０３へ戻る。
また、実施例１と実施例２とに限らず、縦基幹配線ｗ２の数と位置との組み合わせは、アニーリング法などのそのほかの方法によって決定されてもよい。アニーリング法では、例えば、決定部３０４は、縦基幹配線ｗ２の位置を決定する際に、縦基幹配線ｗ２の位置を算出部３０５による評価値が小さくなる方向へ局所解とならないように乱数に基づいて縦基幹配線ｗ２の位置を移動させる。そして、決定部３０４は、乱数による変動を小さくすることにより、最適な縦基幹配線ｗ２の位置を決定する。例えば、レシーバｒｖの数が多い場合に有効である。
つぎに、図２９〜図４１を用いて上述した設計支援装置１００を用いて設計したレイアウトデータに基づいて製造された半導体集積回路の配線例について説明する。
図２９は、クロック配線の構造例を示す説明図である。クロック信号が入力されるクロック配線からＨツリー構造のようなプリメッシュツリーのクロック配線では、所定領域ａｒｅａの全面においてクロック信号を分配させるような配線とすることにより、各ドライバｄｒにクロック信号が分配される。
各ドライバｄｒは、出力を結合する横基幹配線ｗ１にクロック信号を出力する。クロックメッシュ配線からレシーバｒｖとなるクロックバッファやＧＣＢ（Ｇａｔｅｄ Ｃｌｏｃｋ Ｂｕｆｆｅｒ）がクロック信号を受け取る。そして、レシーバｒｖがさらにＦＦなどへクロック信号を出力する。また、クロックメッシュ配線が直接ＦＦに接続されクロック信号を伝搬させる場合もある。このようにして、各ＦＦへクロック信号が出力されることにより、設計対象回路が形成される。
図３０は、プリメッシュツリーの一例を示す説明図である。図３１は、プリメッシュツリーとクロックメッシュ配線とを重ねた例を示す説明図である。Ｈツリーの各位置にクロックバッファなどのドライバｄｒが配置されることにより、プリメッシュツリーｔｒｅｅが形成される。
図３２は、クロックメッシュ配線とドライバの構造例を示す説明図である。ドライバｄｒは、横基幹配線ｗ１に沿って配置され、横基幹配線ｗ１にクロック信号を出力する。縦基幹配線ｗ２が横基幹配線ｗ１間を接続することにより、横基幹配線ｗ１間に伝搬されるクロック信号の遅延ばらつきを小さくすることができる。
図３３は、クロックメッシュ配線とレシーバとドライバの構造例を示す説明図である。図３３に示すように、本実施の形態にかかる半導体集積回路は、複数の部分領域を有する。複数の部分領域の各々は、複数のレシーバｒｖと、第１クロック配線である横基幹配線ｗ１と、横基幹配線ｗ１と方向が直交する第２クロック配線である縦基幹配線ｗ２と、を含む。複数のレシーバｒｖの少なくとも１つと前記引き込み配線を介してクロック信号が供給される回路と、を含む。複数の部分領域の中の第１部分領域においては、縦基幹配線ｗ２の配線数が１であり、縦基幹配線ｗ２の配線幅が基準配線幅である。複数の部分領域の中の第２部分領域においては、縦基幹配線ｗ２の数がｎ（ｎは２以上の整数）であり、ｎ個の縦基幹配線ｗ２の配線幅がそれぞれ、基準配線幅とは異なる。また、第２部分領域において、ｎ個の縦基幹配線ｗ２の配線幅の合計が基準配線幅に等しい。また、第２部分領域において、ｎ個の縦基幹配線ｗ２の各々の配線幅の値は、基準配線幅の値をｎで割った値に等しい。
また、縦基幹配線ｗ２とレシーバｒｖを結線する配線がある。また、縦基幹配線ｗ２よりも横基幹配線ｗ１までの距離が近いレシーバｒｖであれば、横基幹配線ｗ１とレシーバｒｖとが結線されてもよい。
図３４は、クロックメッシュ配線からＦＦまでの配線の構造例を示す説明図である。レシーバｒｖとＦＦとを結線する引き込み配線ｌｄｗによって、レシーバｒｖを介してＦＦまでクロック信号が伝搬される。また、ＦＦと縦基幹配線ｗ２とをレシーバｒｖを介さず結線する引き込み配線ｌｄｗがあってもよい。
また、半導体集積回路は、複数のレシーバｒｖと縦基幹配線ｗ２を接続する引き込み配線ｌｄｗを有し、複数のレシーバｒｖの少なくとも１つと引き込み配線ｌｄｗを介してクロック信号が供給される回路であるＦＦを有する。複数の部分領域の間で、縦基幹配線ｗ２の数が、対応する部分領域に含まれる引き込み配線ｌｄｗの長さの合計に応じて異なる。複数の部分領域の間で、縦基幹配線ｗ２の位置が、対応する部分領域に含まれる引き込み配線ｌｄｗの長さの合計に応じて異なる。複数の部分領域の間で、縦基幹配線ｗ２の数が、対応する部分領域に含まれる引き込み配線ｌｄｗの容量値の合計に応じて異なる。また、複数の部分領域の間で、縦基幹配線ｗ２の位置が、対応する部分領域に含まれる引き込み配線ｌｄｗの容量値の合計に応じて異なる。
図３５は、層構造例を示す説明図である。設計対象回路は、クロックメッシュ配線が形成される基幹配線層と、Ｈツリーが形成されるプリメッシュツリー層と、引き込み配線とＦＦとを結線する配線などが形成されるローカルクロック配線層と、を有する。さらに、設計対象回路は、バッファ・インバータ・ＩＣＧ・ＦＦなどのセルが形成されるセル層を有する。このように、複数の層を用いてプリメッシュおよびメッシュ配線などの構造が構築される。
図３６は、縦基幹配線が規則的に配置された場合の３次元でのクロックメッシュ配線の構造例を示す説明図である。図３７は、本実施の形態において縦基幹配線が配置された場合の３次元でのクロックメッシュ配線の構造例を３次元で示す説明図である。従来では、図３６に示すように縦基幹配線ｗ２および横基幹配線ｗ１は規則的に配置される。これに対して、図３７に示すように、本実施の形態では、複数のドライバｄｒの出力を接続する横基幹配線ｗ１が、複数配置される。横基幹配線ｗ１間を接続する縦基幹配線ｗ２は、横基幹配線ｗ１間の抵抗値が一定値以下となるように配置される。縦基幹配線ｗ２は、規則的に配置されるとは限らず、レシーバｒｖの位置に応じて対象回路内に敷設される。
図３８は、プリメッシュツリーの構造例を３次元で示す説明図である。図３８に示すように、Ｈツリーのようなプリメッシュツリーｔｒｅｅでは所定領域ａｒｅａのドライバｄｒへ均等にクロック信号を分配させることができる。
図３９は、横基幹配線とドライバの構造例を３次元で示す説明図である。横基幹配線ｗ１に沿ってドライバｄｒが配置されることにより、複数のドライバｄｒは同一の横基幹配線ｗ１へクロック信号を出力する。
図４０は、クロックメッシュ配線とドライバとレシーバとの構造例を３次元で示す説明図である。縦基幹配線ｗ２は、レシーバｒｖの位置に応じて決定され、レシーバｒｖへクロック信号を伝搬させる。
図４１は、クロックメッシュ配線とレシーバとＦＦとの構造例を３次元で示す説明図である。縦基幹配線ｗ２はレシーバｒｖへクロック信号を伝搬させ、レシーバｒｖはＦＦへクロック信号を出力する。また、これに限らず、縦基幹配線ｗ２または横基幹配線ｗ１とＦＦとが接続されていてもよい。
以上説明したように、設計支援装置１００は、クロックメッシュ配線の設計において、縦基幹配線の数と位置との各組み合わせについて、各レシーバを縦基幹配線に結ぶ各配線の長さに応じた評価値を算出する。これにより、配線量が少ない縦基幹配線の数と縦基幹配線の位置とを選択させることができる。したがって、配線量の低減を図ることができる。また、配線量が少なくなることにより、クロックスキューのばらつきをより低減させることができる。さらに、消費電力を低減させ、配線性を向上させることができる。
設計支援装置１００は、縦基幹配線の数を複数のレシーバの数以下とする。これにより、縦基幹配線の数と縦基幹配線の位置との組み合わせの数を減少させることができ、設計支援装置による算出処理の高速化を図ることができる。横基幹配線と縦基幹配線とは異なる配線層である。
設計支援装置１００は、縦基幹配線の配線幅を第２クロック配線の数に応じた配線幅とする。これにより、縦基幹配線の数に関係なく、部分領域内の横基幹配線間の縦基幹配線の合成抵抗の値を一定にすることができ、ばらつきを低減させることができる。したがって、クロックスキューのばらつきをより低減させることができる。
設計支援装置１００は、縦基幹配線の数と縦基幹配線の位置との組み合わせから評価値に基づいていずれか一つの組み合わせを選択する。これにより、配線量が少ない縦基幹配線の数と縦基幹配線の位置との組み合わせを利用者に自動で知らせることが可能となる。
また、評価値は、各配線の合計の長さである。これにより、少ない算出量によって配線量の多少の比較を行うことができる。
また、設計支援装置１００は、複数の組み合わせの各々について算出した合計の長さに基づいて、複数の組み合わせの中からいずれかの組み合わせを選択する。また、設計支援装置１００は、算出した前記合計の長さが最も短い組み合わせを選択する。これにより、配線量が少ない縦基幹配線の数と縦基幹配線の位置との組み合わせを利用者に自動で知らせることが可能となる。
また、設計支援装置１００は、複数の組み合わせの各々について、各配線の合計の長さと、第２クロック配線の合計の長さと、の合計値を評価値として算出する。これにより、少ない算出量によって配線量の多少の比較を行うことができる。
また、設計支援装置１００は、複数の組み合わせの各々について、各引き込み配線の合計の容量値と、第２クロック配線の配線幅と第２クロック配線の合計の長さとに基づく第２クロック配線の合計の容量値と、の合計値を算出する。各引き込み配線の合計の容量値は、各引き込み配線の幅と算出した長さに応じた値とに基づく値である。また、第２クロック配線の配線幅は第２クロック配線の数に応じて決定される。これにより、配線量の多少の比較を精度よく行うことができる。
また、設計支援装置１００は、複数の組み合わせの各々について算出した合計値に基づいて、複数の組み合わせの中からいずれかの組み合わせを選択する。また、設計支援装置１００は、算出した合計値が最も小さい組み合わせを選択する。また、設計支援装置１００は、算出した合計値が最も小さい組み合わせを選択する。これにより、配線量が少ない縦基幹配線の数と縦基幹配線の位置との組み合わせを利用者に自動で知らせることが可能となる。
また、設計支援装置１００は、第２クロック配線の数と、第２クロック配線に結線されるレシーバの重心に基づく第２クロック配線の位置と、の複数の組み合わせの各々について値を算出する。これにより、第２クロック配線の位置を第２クロック配線に結線されるレシーバのいずれにも距離が近くなるような位置とすることができる。
また、本実施の形態にかかる半導体集積回路は、複数の部分領域の中の第１部分領域においては、縦基幹配線の数が１であり、縦基幹配線の配線幅が基準配線幅である。また、半導体集積回路は、複数の部分領域の中の第２部分領域においては、縦基幹配線の数がｎ（ｎは２以上の整数）であり、ｎ個の縦基幹配線の配線幅がそれぞれ、基準配線幅とは異なる。これにより、部分領域内の横基幹配線間の縦基幹配線の合成抵抗の値を一定にすることができ、ばらつきを低減させることができる。したがって、クロックスキューのばらつきをより低減させることができる。また、引き込み配線の配線容量を低減できる。
また、第２部分領域において、ｎ個の第２クロック配線の配線幅の合計が基準配線幅に等しい。また、第２部分領域において、ｎ個の縦基幹配線の各々の配線幅の値は、基準配線幅の値をｎで割った値に等しい。これにより、縦基幹配線の数に関係なく、部分領域内の横基幹配線間の縦基幹配線の合成抵抗の値が一定になり、ばらつきが低減する。したがって、クロックスキューのばらつきをより低減させることができる。
また、複数の部分領域の間で、縦基幹配線の数が、対応する部分領域に含まれる引き込み配線の長さの合計に応じて異なる。これにより、部分領域内の横基幹配線間の縦基幹配線の合成抵抗の値が一定になり、ばらつきがより低減する。
また、複数の部分領域の間で、縦基幹配線の位置が、対応する部分領域に含まれる引き込み配線の長さの合計に応じて異なる。これにより、部分領域内の横基幹配線間の縦基幹配線の合成抵抗の値が一定になり、ばらつきがより低減する。
また、複数の部分領域の間で、縦基幹配線の数が、対応する部分領域に含まれる引き込み配線の容量値の合計に応じて異なる。これにより、部分領域内の横基幹配線間の縦基幹配線の合成抵抗の値が一定になり、ばらつきがより低減する。
また、複数の部分領域の間で、縦基幹配線の位置が、対応する部分領域に含まれる引き込み配線の容量値の合計に応じて異なる。これにより、部分領域内の横基幹配線間の縦基幹配線の合成抵抗の値が一定になり、ばらつきがより低減する。
なお、本実施の形態で説明した設計支援方法は、予め用意された設計支援プログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本設計支援プログラムは、磁気ディスク、光ディスク、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）フラッシュメモリなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また、設計支援プログラムは、インターネット等のネットワークＮＥＴを介して配布してもよい。
上述した実施の形態に関し、さらに以下の付記を開示する。
（付記１）コンピュータが、
対象回路に設けられる複数のクロックレシーバの各位置と、前記対象回路に設けられる第１クロック配線の位置と、を示すレイアウトデータを取得し、
取得した前記レイアウトデータに基づいて、前記対象回路の配線層に設けられる第２クロック配線であって前記第１クロック配線と方向が直交する第２クロック配線の数と前記第２クロック配線の位置との複数の組み合わせの各々について、前記複数のクロックレシーバの各々を前記第２クロック配線のいずれかと結線する各配線の長さに応じた値を算出する、
処理を実行することを特徴とする設計支援方法。
（付記２）前記第２クロック配線は、前記第１クロック配線の配線層とは異なる配線層に設けられることを特徴とする付記１に記載の設計支援方法。
（付記３）前記第２クロック配線の数は、前記複数のクロックレシーバの数以下であることを特徴とする付記１または２に記載の設計支援方法。
（付記４）前記第２クロック配線の配線幅は、前記第２クロック配線の数に応じた配線幅であることを特徴とする付記１〜３のいずれか一つに記載の設計支援方法。
（付記５）前記コンピュータが、
前記複数の組み合わせの各々について算出した前記長さに応じた値に基づいて、前記複数の組み合わせの中からいずれかの組み合わせを選択する処理を実行することを特徴とする付記１〜４のいずれか一つに記載の設計支援方法。
（付記６）前記長さに応じた値は、前記各配線の合計の長さであることを特徴とする付記１〜５のいずれか一つに記載の設計支援方法。
（付記７）前記コンピュータが、
前記複数の組み合わせの各々について算出した前記合計の長さに基づいて、前記複数の組み合わせの中からいずれかの組み合わせを選択する処理を実行することを特徴とする付記６に記載の設計支援方法。
（付記８）前記いずれかの組み合わせを選択する処理では、算出した前記合計の長さが最も短い組み合わせを選択することを特徴とする付記７に記載の設計支援方法。
（付記９）前記コンピュータが、
前記複数の組み合わせの各々について、前記各配線の合計の長さと、前記第２クロック配線の合計の長さと、の合計値を算出する処理を実行することを特徴とする付記５〜７のいずれか一つに記載の設計支援方法。
（付記１０）前記コンピュータが、
前記複数の組み合わせの各々について、前記結線する各配線の幅と算出した前記長さに応じた値とに基づく前記結線する各配線の合計の容量値と、前記第２クロック配線の数に応じて決定した前記第２クロック配線の配線幅と前記第２クロック配線の合計の長さとに基づく前記第２クロック配線の合計の容量値と、の合計値を算出する処理を実行することを特徴とする付記１〜３のいずれか一つに記載の設計支援方法。
（付記１１）前記コンピュータが、
前記複数の組み合わせの各々について算出した前記合計値に基づいて、前記複数の組み合わせの中からいずれかの組み合わせを選択する処理を実行することを特徴とする付記１０に記載の設計支援方法。
（付記１２）前記いずれかの組み合わせを選択する処理では、算出した前記合計値が最も小さい組み合わせを選択することを特徴とする付記１１に記載の設計支援方法。
（付記１３）前記値を算出する処理では、第２クロック配線の数と、前記第２クロック配線に結線されるクロックレシーバの重心に基づく前記第２クロック配線の位置と、の前記複数の組み合わせの各々について前記値を算出することを特徴とする付記１〜１２のいずれか一つに記載の設計支援方法。
（付記１４）コンピュータに、
対象回路に設けられる複数のクロックレシーバの各位置と、前記対象回路に設けられる第１クロック配線の位置と、を示すレイアウトデータを取得し、
取得した前記レイアウトデータに基づいて、前記対象回路の配線層に設けられる第２クロック配線であって前記第１クロック配線と方向が直交する第２クロック配線の数と前記第２クロック配線の位置との複数の組み合わせの各々について、前記複数のクロックレシーバの各々を前記第２クロック配線のいずれかと結線する各配線の長さに応じた値を算出する、
処理を実行させることを特徴とする設計支援プログラム。
（付記１５）対象回路に設けられる複数のクロックレシーバの各位置と、前記対象回路に設けられる第１クロック配線の位置と、を示すレイアウトデータを取得する取得部と、
前記取得部が取得した前記レイアウトデータに基づいて、前記対象回路の配線層に設けられる第２クロック配線であって前記第１クロック配線と方向が直交する第２クロック配線の数と前記第２クロック配線の位置との複数の組み合わせの各々について、前記複数のクロックレシーバの各々を前記第２クロック配線のいずれかと結線する各配線の長さに応じた値を算出する算出部と、
を有することを特徴とする設計支援装置。
（付記１６）対象回路に設けられる複数のクロックレシーバの各位置と、前記対象回路に設けられる第１クロック配線の位置と、を示すレイアウトデータを取得し、
取得した前記レイアウトデータに基づいて、前記対象回路の配線層に設けられる第２クロック配線であって前記第１クロック配線と方向が直交する第２クロック配線の数と前記第２クロック配線の位置との複数の組み合わせの各々について、前記複数のクロックレシーバの各々を前記第２クロック配線のいずれかと結線する各配線の長さに応じた値を算出する、
処理をコンピュータに実行させる設計支援プログラムを記録したことを特徴とする記録媒体。
（付記１７）複数の部分領域を有する半導体集積回路であって、
前記複数の部分領域の各々は、
複数のクロックレシーバと、
第１クロック配線と、
前記第１クロック配線と方向が直交する第２クロック配線と、
前記複数のクロックレシーバと前記第２クロック配線を接続する引き込み配線と、
前記複数のクロックレシーバの少なくとも１つと前記引き込み配線を介してクロック信号が供給される回路と、
を含み、
前記複数の部分領域の中の第１部分領域においては、前記第２クロック配線の数が１であり、前記第２クロック配線の配線幅が基準配線幅であり、
前記複数の部分領域の中の第２部分領域においては、前記第２クロック配線の数がｎ（ｎは２以上の整数）であり、前記ｎ個の第２クロック配線の配線幅がそれぞれ、前記基準配線幅とは異なることを特徴とする半導体集積回路。
（付記１８）前記第２部分領域において、前記ｎ個の第２クロック配線の配線幅の合計が前記基準配線幅に等しいことを特徴とする付記１７に記載の半導体集積回路。
（付記１９）前記第２部分領域において、前記ｎ個の第２クロック配線の各々の配線幅の値は、前記基準配線幅の値をｎで割った値に等しいことを特徴とする付記１７に記載の半導体集積回路。
（付記２０）前記複数の部分領域の間で、前記第２クロック配線の数が、対応する前記部分領域に含まれる引き込み配線の長さの合計に応じて異なることを特徴とする付記１７〜１９のいずれか一つに記載の半導体集積回路。
（付記２１）前記複数の部分領域の間で、前記第２クロック配線の位置が、対応する前記部分領域に含まれる引き込み配線の長さの合計に応じて異なることを特徴とする付記１７〜１９のいずれか一つに記載の半導体集積回路。
（付記２２）前記複数の部分領域の間で、前記第２クロック配線の数が、対応する前記部分領域に含まれる引き込み配線の容量値の合計に応じて異なることを特徴とする付記１７〜１９のいずれか一つに記載の半導体集積回路。
（付記２３）前記複数の部分領域の間で、前記第２クロック配線の位置が、対応する前記部分領域に含まれる引き込み配線の容量値の合計に応じて異なることを特徴とする付記１７〜１９のいずれか一つに記載の半導体集積回路。
１００ 設計支援装置
１０１，３１１，３１２ レイアウトデータ
３０１ 取得部
３０４ 決定部
３０５ 算出部
３０６ 選択部
ドライバ ｄｒ
レシーバ ｒｖ
ｗ１ 第１クロック配線，横基幹配線
ｗ２ 第２クロック配線，縦基幹配線
ｌｄｗ 引き込み配線
ｐａ 領域

Claims (12)

  1. コンピュータが、
    対象回路に設けられる複数のクロックレシーバの各位置と、前記対象回路に設けられる第１クロック配線の位置と、を示すレイアウトデータを取得し、
    取得した前記レイアウトデータに基づいて、前記対象回路の配線層に設けられる第２クロック配線であって前記第１クロック配線と方向が直交する第２クロック配線の数と前記第２クロック配線の位置との複数の組み合わせの各々について、前記複数のクロックレシーバの各々を前記第２クロック配線のいずれかと結線する各配線の長さに応じた値を算出する、
    処理を実行することを特徴とする設計支援方法。
  2. 前記第２クロック配線の数は、前記複数のクロックレシーバの数以下であることを特徴とする請求項１に記載の設計支援方法。
  3. 前記コンピュータが、
    前記複数の組み合わせの各々について算出した前記長さに応じた値に基づいて、前記複数の組み合わせの中からいずれかの組み合わせを選択する処理を実行することを特徴とする請求項１または２に記載の設計支援方法。
  4. 前記コンピュータが、
    前記複数の組み合わせの各々について、前記結線する各配線の幅と算出した前記長さに応じた値とに基づく前記結線する各配線の合計の容量値と、前記第２クロック配線の数に応じて決定した前記第２クロック配線の配線幅と前記第２クロック配線の合計の長さとに基づく前記第２クロック配線の合計の容量値と、の合計値を算出する処理を実行することを特徴とする請求項１または２に記載の設計支援方法。
  5. 前記値を算出する処理では、第２クロック配線の数と、前記第２クロック配線に結線されるクロックレシーバの重心に基づく前記第２クロック配線の位置と、の前記複数の組み合わせの各々について前記値を算出することを特徴とする請求項１〜４のいずれか一つに記載の設計支援方法。
  6. コンピュータに、
    対象回路に設けられる複数のクロックレシーバの各位置と、前記対象回路に設けられる第１クロック配線の位置と、を示すレイアウトデータを取得し、
    取得した前記レイアウトデータに基づいて、前記対象回路の配線層に設けられる第２クロック配線であって前記第１クロック配線と方向が直交する第２クロック配線の数と前記第２クロック配線の位置との複数の組み合わせの各々について、前記複数のクロックレシーバの各々を前記第２クロック配線のいずれかと結線する各配線の長さに応じた値を算出する、
    処理を実行させることを特徴とする設計支援プログラム。
  7. 対象回路に設けられる複数のクロックレシーバの各位置と、前記対象回路に設けられる第１クロック配線の位置と、を示すレイアウトデータを取得する取得部と、
    前記取得部が取得した前記レイアウトデータに基づいて、前記対象回路の配線層に設けられる第２クロック配線であって前記第１クロック配線と方向が直交する第２クロック配線の数と前記第２クロック配線の位置との複数の組み合わせの各々について、前記複数のクロックレシーバの各々を前記第２クロック配線のいずれかと結線する各配線の長さに応じた値を算出する算出部と、
    を有することを特徴とする設計支援装置。
  8. 複数の部分領域を有する半導体集積回路であって、
    前記複数の部分領域の各々は、
    複数のクロックレシーバと、
    第１クロック配線と、
    前記第１クロック配線と方向が直交する第２クロック配線と、
    前記複数のクロックレシーバと前記第２クロック配線を接続する引き込み配線と、
    前記複数のクロックレシーバの少なくとも１つと前記引き込み配線を介してクロック信号が供給される回路と、
    を含み、
    前記複数の部分領域の中の第１部分領域においては、前記第２クロック配線の数が１であり、前記第２クロック配線の配線幅が基準配線幅であり、
    前記複数の部分領域の中の第２部分領域においては、前記第２クロック配線の数がｎ（ｎは２以上の整数）であり、前記ｎ個の第２クロック配線の配線幅がそれぞれ、前記基準配線幅とは異なることを特徴とする半導体集積回路。
  9. 前記第２部分領域において、前記ｎ個の第２クロック配線の配線幅の合計が前記基準配線幅に等しいことを特徴とする請求項８に記載の半導体集積回路。
  10. 前記第２部分領域において、前記ｎ個の第２クロック配線の各々の配線幅の値は、前記基準配線幅の値をｎで割った値に等しいことを特徴とする請求項８に記載の半導体集積回路。
  11. 前記複数の部分領域の間で、前記第２クロック配線の数が、対応する前記部分領域に含まれる引き込み配線の長さの合計に応じて異なることを特徴とする請求項８〜１０のいずれか一つに記載の半導体集積回路。
  12. 前記複数の部分領域の間で、前記第２クロック配線の位置が、対応する前記部分領域に含まれる引き込み配線の長さの合計に応じて異なることを特徴とする請求項８〜１０のいずれか一つに記載の半導体集積回路。
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