JP2015070368A - 半導体装置 - Google Patents

Abstract

【課題】本発明は、小型化に好適な半導体装置を提供することを目的とする。【解決手段】複数の周波数帯域のＲＦ信号を増幅する電力増幅器１６と、該電力増幅器の出力に接続された出力整合回路１８と、一端が該出力整合回路の出力に接続された第１キャパシタ３０と、複数の出力経路３４と、該第１キャパシタの他端に接続され、該ＲＦ信号を周波数帯域に応じて該複数の出力経路のいずれかに進行させるスイッチ３２と、該複数の出力経路のそれぞれに直列に接続された第２キャパシタを有する複数の第２キャパシタ４０と、を備え、該第１キャパシタと該複数の第２キャパシタの少なくとも一方と、該スイッチとは同一のＭＭＩＣ４６で構成されたことを特徴とする。【選択図】図１

Description

本発明は、例えば携帯端末用のマルチバンド増幅器として用いられる半導体装置に関する。

特許文献１には、ＲＦ信号の周波数帯域ごとに出力経路を切り替えるスイッチ回路が開示されている。このスイッチ回路は、複数の電界効果トランジスタで構成されている。

特開２００５−２６９１２９号公報

Nick Cheng, James P.Young, "Challenges and Requirements of Multimode Multiband Power Amplifiers for Mobile Applications" Compound Semiconductor Integrated Circuit Symposium (CSICS), pp.1-4, 2011

例えば携帯端末などでは正電位を有する単一のバッテリを使用するため、スイッチの構成要素としてエンハンスメント型の電界効果トランジスタ(ＦＥＴ)が使用されている。この電界効果トランジスタは、ＲＦ信号の経路となるドレイン‐ソース間に正のＤＣバイアス電圧を印加した状態で使用される。そして、ゲートに正電圧を与えるとチャネルが開いてドレイン‐ソース間が導通状態となり、ゲートを０Ｖとするとチャネルが閉じてドレイン‐ソース間が遮断状態となる。

上記のＤＣバイアス電圧が漏れ出さないように、スイッチの前後にＤＣカット用のキャパシタを設ける必要がある。特許文献１のＤＣカット用のキャパシタは、ＳＭＤ（Surface Mount Device）部品で構成されている。

スイッチを備えた半導体装置は可能な限り小型化することが好ましい。しかしながら、ＤＣカット用のキャパシタをＳＭＤ部品で形成すると半導体装置が大型化する問題があった。

本発明は、上述のような課題を解決するためになされたもので、小型化に好適な半導体装置を提供することを目的とする。

本願の発明に係る半導体装置は、複数の周波数帯域のＲＦ信号を増幅する電力増幅器と、該電力増幅器の出力に接続された出力整合回路と、一端が該出力整合回路の出力に接続された第１キャパシタと、複数の出力経路と、該第１キャパシタの他端に接続され、該ＲＦ信号を周波数帯域に応じて該複数の出力経路のいずれかに進行させるスイッチと、該複数の出力経路のそれぞれに直列に接続された第２キャパシタを有する複数の第２キャパシタと、を備える。そして、該第１キャパシタと該複数の第２キャパシタの少なくとも一方と、該スイッチとは同一のモノリシックマイクロ波集積回路で構成されたことを特徴とする。

本願の発明に係る他の半導体装置は、複数の周波数帯域のＲＦ信号を増幅する電力増幅器と、該電力増幅器の出力に接続された出力整合回路と、一端が該出力整合回路の出力に接続された第１キャパシタと、複数の出力経路と、該第１キャパシタの他端に接続され、該ＲＦ信号を周波数帯域に応じて該複数の出力経路のいずれかに進行させるスイッチと、該複数の出力経路のそれぞれに直列に接続された第２キャパシタを有する複数の第２キャパシタと、を備える。そして、該第１キャパシタの電気容量は該複数の第２キャパシタのどの第２キャパシタの電気容量よりも大きいことを特徴とする。

本発明によれば、スイッチとスイッチに接続されたキャパシタをＭＭＩＣで構成することにより、又はスイッチの前段のキャパシタの電気容量をスイッチの後段のキャパシタの電気容量より大きくすることにより、小型化に好適な半導体装置を提供できる。

本発明の実施の形態１に係る半導体装置の回路図である。 ＭＭＩＣの拡大図である。 オフセット電気容量ΔＣと合成容量Ｃ_{ＴＯＴＡＬ}の関係を示すグラフである。 分岐数Ｎとキャパシタ総面積の関係を示すグラフである。 本発明の実施の形態２に係る半導体装置の回路図である。 複数の第２キャパシタの電気容量が均一である場合の出力電力の周波数特性を示すグラフである。 本発明の実施の形態２に係る半導体装置の出力電力の周波数特性を示すグラフである。

本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置１０の回路図である。半導体装置１０は、入力端子１２に接続された入力整合回路１４を備えている。入力整合回路１４の出力には、複数の周波数帯域のＲＦ信号を増幅する多段の電力増幅器１６が接続されている。

電力増幅器１６の出力に出力整合回路１８が接続されている。出力整合回路１８の出力には、電力増幅器１６の出力端子２０を介して、第１キャパシタ３０の一端が接続されている。第１キャパシタ３０の他端にはスイッチ３２が接続されている。スイッチ３２には複数の出力経路３４が接続されている。複数の出力経路３４は出力経路３６と出力経路３８の２つの出力経路を備える。つまり、スイッチ３２につながる出力経路の数（分岐数Ｎ）は２である。なお、分岐数Ｎは３以上でもよい。

スイッチ３２は、制御信号に基づきＲＦ信号を出力経路３４又は出力経路３６に進行させる。スイッチ３２は、例えばエンハンスメント型のＦＥＴで構成する。分岐数Ｎの数に応じてＦＥＴを複数組み合わせることで、分岐数Ｎに対応したスイッチ３２を構成することができる。そして、ＲＦ信号の経路となるＦＥＴのドレイン−ソース間に正のＤＣバイアス電圧を印加し、ゲート電位を０Ｖから正電圧に切り替えることでチャネルをＯＦＦ（遮断状態）からＯＮ（導通状態）へと切り替える。なお、スイッチ３２は、高電子移動度トランジスタ（ＨＥＭＴ）で形成することが好ましい。

複数の出力経路３４には複数の第２キャパシタ４０が接続されている。具体的には、出力経路３６、３８にそれぞれ直列に第２キャパシタ４２、４４が接続されている。このように、複数の出力経路３４のそれぞれに直列に第２キャパシタ４２、４４が接続されている。出力経路３６、３８の終端にはそれぞれ出力端子５０、５２が接続されている。

第１キャパシタ３０と複数の第２キャパシタ４０は、スイッチ３２のドレイン‐ソース間に印加したＤＣバイアス電圧が電力増幅器１６又は出力端子５０、５２へ漏れ出すのを防止するために設けられている。簡単に言えば、第１キャパシタ３０と複数の第２キャパシタ４０はＤＣカット用に設けられている。

第１キャパシタ３０、スイッチ３２、及び複数の第２キャパシタ４０は、１つのモノリシックマイクロ波集積回路（ＭＭＩＣ４６）で構成されている。第１キャパシタ３０と複数の第２キャパシタ４０は、ＭＭＩＣ４６の内のＭＩＭ（Metal Insulator Metal）キャパシタにより構成する。

ＭＭＩＣ４６はＳＯＩ（Silicon On Insulator）技術で形成することが好ましい。つまり、ＭＭＩＣ４６は、絶縁膜上に形成されたシリコンに形成することが好ましいがこれに限定されない。

第１キャパシタ３０、スイッチ３２、及び複数の第２キャパシタ４０は１つのＭＭＩＣ４６で形成されているので、第１キャパシタと複数の第２キャパシタをＳＭＤ部品とした場合と比較して、半導体装置は小型化に好適なものとなっている。

図２は、ＭＭＩＣ４６の拡大図である。図２には、図１よりもＭＭＩＣ４６の構造が詳細に示されている。ＭＭＩＣ４６にはスイッチ３２にＤＣ電圧を印加するために、電源端子６０、６２、６４が設けられている。電源端子６０、６２、６４はそれぞれスイッチ３２のゲート、ソース、ドレインに接続されるものであるが、図２ではその接続は示されていない。

ＭＭＩＣ４６には、静電気による半導体装置１０の劣化を抑制するために、ダイオードで形成された３種類の保護回路が設けられている。第１保護回路７０、７１、７２、７３、７４、７５は、半導体装置１０を進行するＲＦ信号の信号経路と接地との間に、ＥＳＤサージが接地へ流れるように設けられている。

第１保護回路７０、７１は第１キャパシタ３０の両端に接続されている。第１保護回路７２、７３は第２キャパシタ４２の両端に接続されている。第１保護回路７４、７５は第２キャパシタ４４の両端に接続されている。例えば、第１キャパシタ３０の一端でＥＳＤサージが生じると、第１保護回路７０に降伏現象が起こり、ＥＳＤサージが接地へ流れる。

第２保護回路８０、８１、８２、８３、８４、８５は、信号経路と電源端子６０、６２、６４の間に設けられている。第２保護回路８０、８１は、第１キャパシタ３０の両端に接続されている。第２保護回路８２、８３は、第２キャパシタ４２の両端に接続されている。第２保護回路８４、８５は、第２キャパシタ４４の両端に接続されている。例えば、電源端子６０側でＥＳＤサージが生じると、第２保護回路８０、８１と第１保護回路７０、７１に降伏現象が起こり、ＥＳＤサージが信号経路と第１保護回路７０、７１を経由して接地へ流れる。

第３保護回路９０、９２、９４は、それぞれ第１キャパシタ３０、第２キャパシタ４２、第２キャパシタ４４に並列に接続されている。第３保護回路９０は、第１キャパシタ３０に並列接続されている。第３保護回路９２は、第２キャパシタ４２に並列接続されている。第３保護回路９４は、第２キャパシタ４４に並列接続されている。第３保護回路９０、９２、９４は、それぞれ、順方向ダイオードと逆方向ダイオードを有している。

例えば、第１キャパシタ３０の右側で生じたＥＳＤサージは、第１保護回路７１を経由して接地へ流れるとともに、第３保護回路９０及び第１保護回路７０を経由して接地へ流れる。

このように、第１キャパシタ３０と複数の第２キャパシタ４０にはダイオードで構成された保護回路が接続されているので、ＥＳＤサージによる半導体装置１０の劣化を回避できる。なお、第１〜第３保護回路はダイオードで形成したが、ＦＥＴで形成することもできる。

次に、半導体装置１０の動作について説明する。入力端子１２から半導体装置１０に入力したＲＦ信号は、電力増幅器１６によって増幅される。増幅されたＲＦ信号はスイッチ３２に進行する。そしてＲＦ信号は、スイッチ３２により周波数帯域に応じて進路が決められ、複数の出力経路３４のいずれかに進行する。

ところで、一般に、出力整合回路は、電力増幅器１６の最終段トランジスタの出力インピーダンス（５Ω前後）を５０Ωへと変換するために使用される。しかし、本発明の実施の形態１に係る半導体装置１０ではスイッチ３２の前後に第１キャパシタ３０と複数の第２キャパシタ４０を設けたので、電力増幅器１６から出力端子５０、５２側を見たインピーダンスは５０[Ω]よりも高い容量性のインピーダンス(５０＋ｊＹ[Ω])となる。従って、インピーダンスの増加分だけ出力整合回路１８のインピーダンス変換比を拡大する必要があるため、出力整合回路１８は大型化及び損失増加する。

出力整合回路１８の大型化及び損失増加を回避するためには、第１キャパシタ３０と複数の第２キャパシタ４０の合成容量（以後、単に合成容量という場合がある）を大きくする必要がある。他方、ＭＩＭで形成したキャパシタの電気容量はキャパシタの面積に比例するので、キャパシタの面積を大きくすることで合成容量を大きくしようとすると、その分半導体装置１０が大型化してしまう。つまり、出力整合回路１８の大型化及び損失増加を抑制することと、キャパシタを小さくすることは、トレードオフの関係となっている。

本発明の実施の形態１の半導体装置は、上記トレードオフの問題を解消するために、第１キャパシタ３０の電気容量を複数の第２キャパシタ４０のどの第２キャパシタの電気容量よりも大きくした。つまり、第１キャパシタ３０の電気容量Ｃ_ＩＮと第２キャパシタの電気容量Ｃ_ＯＵＴは以下の式のとおりとした。

ここで、
Ｎ＝スイッチ３２の分岐数（Ｎは複数の第２キャパシタを構成する第２キャパシタの数と等しい）
ｋ＝１、２、．．．、Ｎ
Ｃ_ＡＶＥは第１キャパシタと複数の第２キャパシタの平均電気容量
ΔＣはオフセット電気容量
である。

図３は、Ｃ_ＡＶＥを５[ｐＦ]としたときのオフセット電気容量ΔＣと合成容量Ｃ_{ＴＯＴＡＬ}の関係を示すグラフである。分岐数が０のときはΔＣ＝０で合成容量Ｃ_{ＴＯＴＡＬ}が極大値となる。しかし、分岐数が１より大きい場合、合成容量Ｃ_{ＴＯＴＡＬ}の極大値を与えるΔＣは０より大きいＣ_ＯＰＴとなる。従って、合成容量Ｃ_{ＴＯＴＡＬ}が極大値をとるように、第１キャパシタ３０の電気容量と複数の第２キャパシタ４０の電気容量を調整しΔＣ＝Ｃ_ＯＰＴとすることが好ましい。

Ｃ_ＯＰＴは以下の式で与えられる。

このように、ΔＣ＝Ｃ_ＯＰＴとすることで、第１キャパシタと複数の第２キャパシタの各第２キャパシタを均一な電気容量とした場合と比較して、第１キャパシタ３０と複数の第２キャパシタ４０の総面積を変えることなく、合成容量を増加させることができる。合成容量を増加させると出力整合回路１８のインピーダンス変換比を抑制できるので、出力整合回路１８の大型化及び損失増加を回避できる。

従って、本発明の実施の形態１に係る半導体装置１０によれば、出力整合回路１８の大型化及び損失増加を抑制しつつ、キャパシタの大型化も回避できる。なお、出力整合回路１８の損失低減によってＲＦ信号が進行する半導体装置１０全体としての電力効率が向上するため、例えば半導体装置１０を携帯端末に用いたときはバッテリ持続時間を伸張できる。

ここで、上記のＣ_ＯＰＴを与える式を、式１、２に代入すると、以下の式が得られる。

ここまでは、ΔＣ＝０の場合とキャパシタ総面積を変えずに、ΔＣ＝Ｃ_ＯＰＴとすることで合成容量を増加させることを述べた。しかし、ΔＣ＝０の場合と合成容量を一致させつつ、ΔＣ＝Ｃ_ＯＰＴとすることでキャパシタ総面積を低下させてもよい。図４は、式５を適用したときの分岐数Ｎとキャパシタ総面積の関係を示す。ΔＣ＝０のときのキャパシタ総面積を１００としている。ΔＣ＝Ｃ_ＯＰＴの曲線は、ΔＣ＝０の場合と同一の合成容量を維持しつつキャパシタ総面積を低減できることを示す。この場合、キャパシタ総面積を低減させることができるので、半導体装置１０は小型化に好適である。

要するに、ΔＣ＝Ｃ_ＯＰＴとすることによる効果を、ΔＣ＝０の場合とキャパシタ総面積を一致させつつ合成容量を増加させることに割り当てるか、ΔＣ＝０の場合と合成容量を一致させつつキャパシタ総面積を低下させることに割り当てるかは任意である。どちらの場合でも、小型化に好適な半導体装置を得ることができる。

ところで、Ｃ_ＩＮとＣ_ＯＵＴは式５を満たすように定め、合成容量を極大値とすることが好ましい。しかしながら、半導体装置１０の製造ばらつきなどを考慮すると、上記の効果を得られる範囲で、Ｃ_ＩＮとＣ_ＯＵＴの値に幅を持たせるべきである。そこで、Ｃ_ＩＮとＣ_ＯＵＴを以下の関係を満たす範囲内で設定するとよい。

本発明の実施の形態１に係る半導体装置１０は、２つの手段により小型化に好適な構成となっている。第１の手段は、第１キャパシタ３０、スイッチ３２、及び複数の第２キャパシタ４０を１つのＭＭＩＣ４６で形成したことである。第２の手段は、ΔＣ＞０とすることである。第２の手段については、ΔＣ＝０の場合と同じキャパシタ総面積としつつ合成容量を高めることで出力整合回路の大型化及び損失増加を抑制するパターンと、ΔＣ＝０の場合と比較してキャパシタ総面積を低減するパターンがある。そのため、第１の手段か第２の手段のいずれか一方を用いて小型化に好適な半導体装置１０を提供してもよい。

本発明の実施の形態１では、第１キャパシタ３０、スイッチ３２、及び複数の第２キャパシタ４０を１つのＭＭＩＣ４０で構成したが、第１キャパシタ３０と複数の第２キャパシタ４０の少なくとも一方と、スイッチ３２とを同一のモノリシックマイクロ波集積回路で構成してもよい。その他、本発明の特徴を失わない範囲で半導体装置１０の構成を適宜変更できる。なお、これらの変形は実施の形態２に係る半導体装置にも応用できる。

実施の形態２．
本発明の実施の形態２に係る半導体装置は、実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。図５は、本発明の実施の形態２に係る半導体装置１００の回路図である。半導体装置１００は複数の第３キャパシタ１１０を備えている。複数の第３キャパシタ１１０は、出力経路３６と接地を結ぶ第３キャパシタ１１２と、出力経路３８と接地を結ぶ第３キャパシタ１１４を備えている。つまり、複数の第３キャパシタ１１０は、複数の出力経路３４のそれぞれと接地を結ぶ第３キャパシタ１１２、１１４からなる。

出力経路３６については、良好なＲＦ特性が得られるように、第２キャパシタ４２と第３キャパシタ１１２の電気容量を調整する。出力経路３８については、良好なＲＦ特性が得られるように、第２キャパシタ４４と第３キャパシタ１１４の電気容量を調整する。

図６、７は、マルチバンド増幅器（半導体装置）の出力電力の周波数特性を示すグラフである。帯域Ａの信号は出力経路３６に進行し、帯域Ｂの信号は出力経路３８に進行する。図６は、第３キャパシタ１１２、１１４が無く、しかも複数の第２キャパシタ４０の電気容量が均一である場合の出力電力の周波数特性を示す。

この場合、図中３６で示す出力経路３６の周波数特性と、３８で示す出力経路３８の周波数特性が等しいので、帯域Ａと帯域Ｂの両方で良好なＲＦ特性を得ることはできない。そのため、ＲＦ特性の悪い周波数帯域（帯域Ｂ）での性能の底上げを図るために、半導体装置全体のサイズを大型化せざるを得ない。

他方、図７は、図５の半導体装置の出力電力の周波数特性を示すグラフである。つまり、図５は、第２キャパシタ４２、４４と第３キャパシタ１１２、１１４の電気容量を、出力経路３６、３８ごとに最適化した場合の出力電力の周波数特性を示す。言い換えれば、周波数帯域の異なるＲＦ信号ごとに、出力電力の周波数特性が最適化されるように、複数の出力経路３４のそれぞれについて第２キャパシタ４２、４４と第３キャパシタの電気容量を調整した。この場合、すべての周波数帯域で良好なＲＦ特性を得ることができる。従って、半導体装置全体のサイズを大型化する必要はない。

このように、出力経路ごとに設けられた第２キャパシタと第３キャパシタの電気容量を調整して出力電力の周波数特性を最適化するので、第２キャパシタの電気容量だけを調整する場合と比較して、出力電力の周波数特性を容易に最適化できる。

第３キャパシタ１１２、１１４を省略して、第２キャパシタ４２、４４のみで上記の最適化を実施しても良い。その場合、例えば、複数の出力経路３４のうち、低い周波数帯域のＲＦ信号が進行する出力経路に接続された第２キャパシタは、高い周波数帯域のＲＦ信号が進行する出力経路に接続された第２キャパシタよりも大きい電気容量を有するようにする。

なお、実施の形態１に係る半導体装置１０の特徴と実施の形態２に係る半導体装置１００の特徴を適宜に組み合わせてもよい。

１０ 半導体装置、 １２ 入力端子、 １４ 入力整合回路、 １６ 電力増幅器、 １８ 出力整合回路、 ２０ 出力端子、 ３０ 第１キャパシタ、 ３２ スイッチ、 ３４ 複数の出力経路、 ３６,３８ 出力経路、 ４０ 複数の第２キャパシタ、 ４２,４４ 第２キャパシタ、 ５０,５２ 出力端子、 ６０,６２,６４ 電源端子、 ７０,７１,７２,７３,７４,７５ 第１保護回路、 ８０,８１,８２,８３,８４,８５ 第２保護回路、 ９０,９２,９４ 第３保護回路、 １００ 半導体装置、 １１０ 複数の第３キャパシタ、 １１２,１１４ 第３キャパシタ

Claims (12)

1. 複数の周波数帯域のＲＦ信号を増幅する電力増幅器と、
   前記電力増幅器の出力に接続された出力整合回路と、
   一端が前記出力整合回路の出力に接続された第１キャパシタと、
   複数の出力経路と、
   前記第１キャパシタの他端に接続され、前記ＲＦ信号を周波数帯域に応じて前記複数の出力経路のいずれかに進行させるスイッチと、
   前記複数の出力経路のそれぞれに直列に接続された第２キャパシタを有する複数の第２キャパシタと、を備え、
   前記第１キャパシタと前記複数の第２キャパシタの少なくとも一方と、前記スイッチとは同一のモノリシックマイクロ波集積回路で構成されたことを特徴とする半導体装置。
2. 前記モノリシックマイクロ波集積回路は、絶縁膜上に形成されたシリコンに形成されたことを特徴とする請求項１に記載の半導体装置。
3. 前記第１キャパシタの電気容量は前記複数の第２キャパシタのどの第２キャパシタの電気容量よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
4. 複数の周波数帯域のＲＦ信号を増幅する電力増幅器と、
   前記電力増幅器の出力に接続された出力整合回路と、
   一端が前記出力整合回路の出力に接続された第１キャパシタと、
   複数の出力経路と、
   前記第１キャパシタの他端に接続され、前記ＲＦ信号を周波数帯域に応じて前記複数の出力経路のいずれかに進行させるスイッチと、
   前記複数の出力経路のそれぞれに直列に接続された第２キャパシタを有する複数の第２キャパシタと、を備え、
   前記第１キャパシタの電気容量は前記複数の第２キャパシタのどの第２キャパシタの電気容量よりも大きいことを特徴とする半導体装置。
5. 前記第１キャパシタと前記複数の第２キャパシタの合成容量が極大値をとるように、前記第１キャパシタの電気容量と前記複数の第２キャパシタの電気容量を調整したことを特徴とする請求項３又は４に記載の半導体装置。
6. 前記第１キャパシタの電気容量Ｃ_ＩＮと前記第２キャパシタの電気容量Ｃ_ＯＵＴは、下記の数式を満たすことを特徴とする請求項３〜５のいずれか１項に記載の半導体装置。
   

   

   ｋ＝１、２、．．．、Ｎ（Ｎは前記複数の第２キャパシタを構成する第２キャパシタの数）
7. 前記ＲＦ信号の信号経路と接地との間に、ＥＳＤサージが前記接地へ流れるように設けられた第１保護回路と、
   前記スイッチにＤＣ電圧を印加するために設けられた電源端子と、
   前記信号経路と前記電源端子の間に、ＥＳＤサージが前記信号経路と前記第１保護回路を経由して前記接地へ流れるように設けられた第２保護回路と、を備えたことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記第１キャパシタ及び前記複数の第２キャパシタの各第２キャパシタに並列に接続されてＥＳＤサージを流す複数の第３保護回路を備えたことを特徴とする請求項７に記載の半導体装置。
9. 前記第１〜第３保護回路はダイオード又はＦＥＴで形成されたことを特徴とする請求項８に記載の半導体装置。
10. 前記複数の出力経路のうち、低い周波数帯域のＲＦ信号が進行する出力経路に接続された前記第２キャパシタは、高い周波数帯域のＲＦ信号が進行する出力経路に接続された前記第２キャパシタよりも大きい電気容量を有することを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
11. 前記複数の出力経路のそれぞれと接地を結ぶ第３キャパシタからなる複数の第３キャパシタを備え、
    周波数帯域の異なるＲＦ信号ごとに、出力電力の周波数特性が最適化されるように、前記複数の出力経路のそれぞれについて前記第２キャパシタと前記第３キャパシタの電気容量を調整したことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
12. 前記スイッチは高電子移動度トランジスタで形成されたことを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。

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