JP2015061256A - Clock generation circuit and clock generation method - Google Patents
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- 238000000034 method Methods 0.000 title claims description 20
- 230000010355 oscillation Effects 0.000 claims abstract description 37
- 238000001228 spectrum Methods 0.000 claims abstract description 37
- 230000008859 change Effects 0.000 claims description 66
- 238000001514 detection method Methods 0.000 claims description 10
- 230000003247 decreasing effect Effects 0.000 claims description 9
- 230000005684 electric field Effects 0.000 description 12
- 230000006870 function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
Description
本発明は、クロック信号生成技術に関し、特に、スペクトラム拡散機能を有するＰＬＬ（Phase Locked Loop）回路を含むクロック生成回路及びこれを用いたクロック生成方法に関する。 The present invention relates to a clock signal generation technique, and more particularly to a clock generation circuit including a PLL (Phase Locked Loop) circuit having a spread spectrum function and a clock generation method using the same.
クロック生成回路は、マイクロプロセッサ等の論理回路を含む電子デバイスの動作に必要なクロック信号（以下、「クロック」という。）を生成する回路であり、典型的には、ＰＬＬ回路を含んで構成される。電子デバイスの高速化への要求に基づくクロック信号の高周波数化は、ＬＳＩ自体やその周辺回路、他の電子デバイス等に対して電磁妨害（ＥＭＩ：Electromagnetic Interference）の影響を与えることから、ＥＭＩを効果的に低減するＳＳＣＧ（Spread Spectrum Clock Generator）技術の重要性は高まっている。 The clock generation circuit is a circuit that generates a clock signal (hereinafter referred to as “clock”) necessary for the operation of an electronic device including a logic circuit such as a microprocessor, and typically includes a PLL circuit. The The higher frequency of clock signals based on the demand for higher speed electronic devices affects the EMI (Electromagnetic Interference) because it affects the LSI itself, its peripheral circuits, and other electronic devices. The importance of SSCG (Spread Spectrum Clock Generator) technology that effectively reduces is increasing.
ＳＳＣＧ技術は、スペクトラム拡散機能を付加したクロック生成技術である。スペクトラム拡散機能を有するクロック生成回路としては、典型的には、ＰＬＬ回路を用いたアナログ方式、及び遅延回路を用いたデジタル方式が知られている。具体的には、ＳＳＣＧ技術は、電子デバイス等が放射するＥＭＩのエネルギーのスペクトルが特定の周波数帯域に集中しないように、クロックの周波数を変調し、これにより、ＥＭＩのエネルギーを所定の周波数帯域に分散し、そのピーク値を抑圧することができる。 The SSCG technology is a clock generation technology to which a spread spectrum function is added. As a clock generation circuit having a spread spectrum function, an analog method using a PLL circuit and a digital method using a delay circuit are typically known. Specifically, the SSCG technology modulates the clock frequency so that the spectrum of EMI energy radiated by an electronic device or the like is not concentrated in a specific frequency band, and thereby the EMI energy is set to a predetermined frequency band. It can be dispersed and its peak value can be suppressed.
例えば、下記特許文献１は、発信器によって生成された基準周波数信号に対して、Ｈｅｒｓｈｅｙ−Ｋｉｓｓと呼ばれる形状の変調プロファイルを用いて周波数変調（スペクトラム拡散）を行うことにより、低減されたＥＭＩスペクトル成分を持つクロック信号を生成するクロック回路を開示する。 For example, the following Patent Document 1 discloses a reduced EMI spectrum component by performing frequency modulation (spread spectrum) on a reference frequency signal generated by a transmitter using a modulation profile having a shape called Hershey-Kiss. A clock circuit for generating a clock signal having
このような変調プロファイルを用いる場合、Ｈｅｒｓｈｅｙ−Ｋｉｓｓを構成する特性テーブルをＲＯＭ等のメモリに格納する必要があるため、回路規模が大きくなる傾向にある。従って、回路規模の増大を避けるため、Ｈｅｒｓｈｅｙ−Ｋｉｓｓ変調プロファイルを用いる代わりに、三角波の変調プロファイルを用いてスペクトラム拡散を行うクロック生成回路も提案されている。 When such a modulation profile is used, it is necessary to store the characteristic table constituting the Hershey-Kiss in a memory such as a ROM, so that the circuit scale tends to increase. Therefore, in order to avoid an increase in circuit scale, a clock generation circuit that performs spectrum spread using a triangular wave modulation profile instead of using the Hershey-Kiss modulation profile has been proposed.
例えば、下記特許文献２は、基準信号と出力発振信号を分周したフィードバック信号との位相差を検出して電圧制御発振器（ＶＣＯ）の発振周波数を制御するＰＬＬ回路を備え、出力発振信号の周波数を所定の周期で変調する機能を有するクロック生成回路を内蔵した半導体集積回路を開示する。具体的には、特許文献２では、基準信号を分周する分周回路又はフィードバックのため出力発振信号を分周する分周回路のいずれか一方の分周回路がカウンタ回路で構成され、出力発振信号の変調周期を変更するように、該カウンタ回路をカウント動作させるとともに、該カウンタ回路の出力に基づいて出力発振信号のスプレッド幅を変更させるようにフィードバック経路上の分周回路の分周比を変化させる論理回路が設けられている。 For example, Patent Document 2 below includes a PLL circuit that detects the phase difference between a reference signal and a feedback signal obtained by dividing the output oscillation signal to control the oscillation frequency of a voltage controlled oscillator (VCO), and the frequency of the output oscillation signal A semiconductor integrated circuit incorporating a clock generation circuit having a function of modulating the signal at a predetermined period is disclosed. Specifically, in Patent Document 2, one of the frequency dividing circuit that divides the reference signal or the frequency dividing circuit that divides the output oscillation signal for feedback is configured by a counter circuit, and the output oscillation The counter circuit counts so as to change the modulation period of the signal, and the frequency dividing ratio of the frequency dividing circuit on the feedback path is changed so as to change the spread width of the output oscillation signal based on the output of the counter circuit. A logic circuit to be changed is provided.
電子デバイスの製品化に当たっては、ＥＭＩノイズ試験において認証を受ける必要がある。ＥＭＩノイズ試験では、供試装置である電子デバイスから空間に放射されたＥＭＩの電界強度が測定され、そのピーク値が基準値以下であるか否かが判定される。電界強度は、一般に、信号の電圧振幅が同じである場合、周波数が高いほど大きくなる。例えば、ディファレンシャルモード（ノーマルモード）ノイズ及びコモンモードノイズの電界強度Ｅｄ及びＥｃは、それぞれ次のように近似される。
ただし、Ｋは定数、Ｉは電流、ｆは周波数、Ｓは電流ループ面積、Ｌは配線長、ｒはアンテナまでの距離、である。
In commercializing electronic devices, it is necessary to obtain certification in EMI noise tests. In the EMI noise test, the electric field intensity of the EMI radiated into the space from the electronic device which is the EUT is measured, and it is determined whether or not the peak value is below a reference value. The electric field strength generally increases as the frequency increases when the voltage amplitude of the signal is the same. For example, the electric field strengths Ed and Ec of differential mode (normal mode) noise and common mode noise are approximated as follows.
Where K is a constant, I is a current, f is a frequency, S is a current loop area, L is a wiring length, and r is a distance to an antenna.
従って、スペクトラム拡散機能を有するクロック回路の出力信号の電圧（又は電力）の周波数スペクトルが基準周波数を中心にして対称形である場合、放射された電界強度のスペクトルは、低周波領域に比べて高周波領域の方が強くなる。即ち、図１２に示すように、電界強度スペクトルでは、スペクトラム拡散による高周波領域におけるエッジの低減量は、電圧スペクトルのそれに比べて小さくなり、低周波領域のエッジの低減量は、電圧スペクトルのそれに比べて大きくなってしまう。 Therefore, when the frequency spectrum of the voltage (or power) of the output signal of the clock circuit having the spread spectrum function is symmetric about the reference frequency, the spectrum of the radiated electric field strength is higher than that in the low frequency region. The area is stronger. That is, as shown in FIG. 12, in the electric field intensity spectrum, the reduction amount of the edge in the high frequency region due to spectrum spreading is smaller than that of the voltage spectrum, and the reduction amount of the edge in the low frequency region is smaller than that of the voltage spectrum. Will become bigger.
一方、電界強度スペクトルにおけるＥＭＩのピークを低減するために、ピーク周波数偏差を増加させることにより、即ち、スペクトラム拡散の周波数幅を拡げることにより対処することができると考えられる。しかしながら、上記従来のＳＳＣＧ技術では、対称形の変調プロファイルを用いていたため、周波数偏差は高調波領域も低周波領域も等しく増加されることとなる。従って、ＥＭＩノイズ試験における基準値に対して比較的余裕のある低周波領域においても必要以上に周波数偏差が増加していた。かかる周波数偏差の増加は、回路設計上、論理回路素子数の増加を招き、結果的に、ＬＳＩの回路規模の増大を招くという問題があった。 On the other hand, in order to reduce the EMI peak in the electric field intensity spectrum, it is considered that it can be dealt with by increasing the peak frequency deviation, that is, by expanding the frequency width of the spread spectrum. However, since the conventional SSCG technique uses a symmetric modulation profile, the frequency deviation is equally increased in both the harmonic region and the low frequency region. Therefore, the frequency deviation is increased more than necessary even in a low frequency region having a relatively sufficient margin with respect to the reference value in the EMI noise test. Such an increase in frequency deviation causes an increase in the number of logic circuit elements in circuit design, resulting in an increase in the circuit scale of the LSI.
そこで、本発明は、ＥＭＩをより効果的に低減することを可能にするスペクトラム拡散機能を有するクロック生成回路及びこれを用いたクロック生成方法を提供することを目的とする。 Accordingly, an object of the present invention is to provide a clock generation circuit having a spread spectrum function capable of more effectively reducing EMI and a clock generation method using the same.
より具体的には、本発明は、ＥＭＩノイズ試験における電界強度スペクトルの特性を考慮した、効果的なスペクトラム拡散のための新たな変調プロファイルを用いたクロック生成回路及びこれを用いたクロック生成方法を提供することを目的とする。 More specifically, the present invention relates to a clock generation circuit using a new modulation profile for effective spread spectrum and a clock generation method using the same, in consideration of the characteristics of the electric field strength spectrum in the EMI noise test. The purpose is to provide.
また、本発明は、クロック生成回路を含む論理回路素子数の増大を抑制しつつ、ＥＭＩをより効果的に低減することを可能にしたクロック生成回路及びこれを用いたクロック生成方法を提供することを目的とする。 In addition, the present invention provides a clock generation circuit capable of more effectively reducing EMI while suppressing an increase in the number of logic circuit elements including a clock generation circuit, and a clock generation method using the clock generation circuit. With the goal.
一の態様に従う本発明は、所定の周波数のクロック信号を生成するＰＬＬ回路と、前記ＰＬＬ回路により生成されるクロック信号に対して所定の周波数変調を行う変調制御回路と、を備えるクロック生成回路である。前記ＰＬＬ回路は、所定の基準周波数の基準信号を生成する第１の発振回路と、前記第１の発振回路により生成された基準信号を第１の分周比に従って分周する第１の分周回路と、前記所定の周波数のクロック信号を生成する第２の発振回路と、前記変調制御回路により制御される第２の分周比に従って、前記第２の発振回路により生成されたクロック信号の周波数を分周する第２の分周回路と、前記第１の分周回路により分周された信号の位相と前記第２の分周回路により分周された信号の位相とを比較して位相差を検出する位相比較回路と、を備える。また、前記第２の発振回路は、前記位相比較回路により検出された位相差に従って前記クロック信号の周波数を可変制御するように構成される。そして、前記変調制御回路は、前記基準周波数を中心にした低周波領域と高周波領域とで前記クロック信号のスペクトラム拡散幅が異なるように前記第２の分周比を制御して、前記クロック信号に対して所定の周波数変調を行うように構成される。 The present invention according to one aspect is a clock generation circuit including a PLL circuit that generates a clock signal having a predetermined frequency, and a modulation control circuit that performs predetermined frequency modulation on the clock signal generated by the PLL circuit. is there. The PLL circuit includes a first oscillation circuit that generates a reference signal having a predetermined reference frequency, and a first frequency division that divides the reference signal generated by the first oscillation circuit according to a first frequency division ratio. A frequency of the clock signal generated by the second oscillation circuit according to a circuit, a second oscillation circuit for generating a clock signal of the predetermined frequency, and a second frequency division ratio controlled by the modulation control circuit A phase difference between the second frequency dividing circuit that divides the phase of the signal, the phase of the signal divided by the first frequency dividing circuit, and the phase of the signal divided by the second frequency dividing circuit And a phase comparison circuit for detecting. The second oscillation circuit is configured to variably control the frequency of the clock signal according to the phase difference detected by the phase comparison circuit. The modulation control circuit controls the second frequency division ratio so that a spectrum spread width of the clock signal is different between a low frequency region centered on the reference frequency and a high frequency region, so that the clock signal is The apparatus is configured to perform predetermined frequency modulation.
前記変調制御回路は、前記クロック信号に基づいてカウントすることにより得られるカウント値を出力するカウンタ回路と、前記カウンタ回路により出力されるカウント値に基づいて、各変調区間における前記第２の分周比を制御する分周比制御回路と、を備える。 The modulation control circuit includes: a counter circuit that outputs a count value obtained by counting based on the clock signal; and the second frequency division in each modulation section based on the count value output by the counter circuit. A frequency division ratio control circuit for controlling the ratio.
また、例えば、前記分周比制御回路は、前記カウンタ回路によるカウント値に従う制御信号に従って、前記第２の分周比を増加させるか減少させるかを決定する符号付与回路を含んで構成される。そして、前記分周比制御回路は、第１の変調期間において、前記符号付与回路によって前記第２の分周比を増加させると決定される場合に、所定の分周変化量に調整量を加算した値に従って、前記第２の分周比を増加させていく一方、前記符号付与回路によって前記第２の分周比を減少させると決定される場合に、前記所定の分周変化量に前記調整量を加算した値に従って、前記第２の分周比を減少させていき、第２の変調期間において、前記符号付与回路によって前記第２の分周比を減少させると決定される場合に、所定の分周変化量に従って、前記第２の分周比を減少させていく一方、前記符号付与回路によって前記第２の分周比を増加させると決定される場合に、前記所定の分周変化量に従って、前記第２の分周比を増加させていき、前記第１の変調期間と前記第２の変調期間とを交互に繰り返すように制御する。 Further, for example, the frequency division ratio control circuit includes a sign adding circuit that determines whether to increase or decrease the second frequency division ratio in accordance with a control signal according to a count value by the counter circuit. The frequency division ratio control circuit adds an adjustment amount to a predetermined frequency division change amount when it is determined by the sign providing circuit to increase the second frequency division ratio in the first modulation period. In accordance with the value, the second frequency division ratio is increased, while the sign providing circuit determines to decrease the second frequency division ratio, the adjustment to the predetermined frequency change amount In a case where it is determined that the second frequency division ratio is decreased according to a value obtained by adding the amount and the second frequency division ratio is decreased by the sign providing circuit in the second modulation period. In the case where it is determined that the second frequency division ratio is decreased according to the frequency division change amount while the second frequency division ratio is increased by the sign providing circuit, the predetermined frequency change amount And increasing the second division ratio according to It controls the serial first and the second modulation period and modulation period to repeat alternately.
また、例えば、前記カウンタ回路は、前記カウント値に基づいて、カウントアップ又はカウントダウンのいずれかを示す信号を出力する。また、前記分周比制御回路は、第１の変調期間において、前記カウントアップを示す信号である場合に、所定の分周変化量に調整量を加算した値に従って、前記第２の分周比を増加させていく一方、前記カウントダウンを示す信号である場合に、前記所定の分周変化量に前記調整量を加算した値に従って、前記第２の分周比を減少させていき、第２の変調期間において、前記カウントダウンを示す信号である場合に、所定の分周変化量に従って、前記第２の分周比を減少させていく一方、前記カウントアップを示す信号である場合に、前記所定の分周変化量に従って、前記第２の分周比を増加させていき、前記第１の変調期間と前記第２の変調期間とを交互に繰り返すように制御する。 For example, the counter circuit outputs a signal indicating either count-up or count-down based on the count value. In the first modulation period, the frequency division ratio control circuit is configured to output the second frequency division ratio according to a value obtained by adding an adjustment amount to a predetermined frequency division change amount when the signal indicates the count-up. When the signal indicates the countdown, the second frequency division ratio is decreased in accordance with a value obtained by adding the adjustment amount to the predetermined frequency division change amount. In the modulation period, when the signal indicates the countdown, the second frequency division ratio is decreased according to a predetermined frequency division change amount, while when the signal indicates the countup, the predetermined frequency The second frequency division ratio is increased according to the frequency division change amount, and control is performed so that the first modulation period and the second modulation period are alternately repeated.
別の態様に従う本発明は、ＰＬＬ回路により生成される所定の周波数のクロック信号に対して所定の周波数変調を行うクロック生成回路におけるクロック生成方法である。かかるクロック生成方法は、第１の発振回路により所定の基準周波数の基準信号を生成することと、第１の分周回路により前記生成された基準信号を第１の分周比に従って分周することと、第２の発振回路により前記所定の周波数のクロック信号を生成することと、前記変調制御回路により制御される第２の分周比に従って、前記第２の発振回路により生成されたクロック信号の周波数を分周することと、位相検出回路により前記第１の分周回路により分周された信号の位相と前記第２の分周回路により分周された信号の位相とを比較して位相差を検出することと、を含み、さらに、前記第２の発振回路により、前記検出された位相差に従って、前記クロック信号の周波数が可変制御される。そして、前記変調制御回路により、前記基準周波数を中心にした低周波領域と高周波領域とで前記クロック信号のスペクトラム拡散幅が異なるように前記第２の分周比が制御され、前記クロック信号に対して所定の周波数変調が行われる。 The present invention according to another aspect is a clock generation method in a clock generation circuit that performs predetermined frequency modulation on a clock signal of a predetermined frequency generated by a PLL circuit. In this clock generation method, a reference signal having a predetermined reference frequency is generated by a first oscillation circuit, and the generated reference signal is divided by a first frequency dividing circuit according to a first frequency division ratio. Generating a clock signal having the predetermined frequency by the second oscillation circuit, and generating a clock signal generated by the second oscillation circuit according to a second frequency division ratio controlled by the modulation control circuit. The frequency difference is compared with the phase of the signal divided by the first divider by the phase detector and the phase of the signal divided by the second divider. Further, the frequency of the clock signal is variably controlled by the second oscillation circuit according to the detected phase difference. The second frequency division ratio is controlled by the modulation control circuit so that a spectrum spread width of the clock signal is different between a low frequency region centered on the reference frequency and a high frequency region. Predetermined frequency modulation.
本発明によれば、論理回路素子数の増加を招くことなく、ＥＭＩをより効果的に低減することができるクロック生成回路を提供することができるようになり、ひいては高速化への要求を満たしつつ、回路規模の増大を抑制したＬＳＩを提供することができるようになる。 According to the present invention, it is possible to provide a clock generation circuit capable of more effectively reducing EMI without causing an increase in the number of logic circuit elements, and thus satisfying the demand for higher speed. Thus, it is possible to provide an LSI in which an increase in circuit scale is suppressed.
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。 Other technical features, objects, effects, and advantages of the present invention will become apparent from the following embodiments described with reference to the accompanying drawings.
本発明は、基準周波数に対して高周波領域と低周波領域とで周波数偏差を非対称にした変調プロファイルを用いてスペクトル拡散を行うＳＳＣＧ技術を開示する。以下、本発明の実施の形態について、図面を参照しつつ説明する。 The present invention discloses an SSCG technique for performing spread spectrum using a modulation profile in which a frequency deviation is asymmetrical between a high frequency region and a low frequency region with respect to a reference frequency. Embodiments of the present invention will be described below with reference to the drawings.
（第１の実施形態）
本実施形態は、基準となる三角波の変調プロファイルにおいて、高周波領域に対する周波数偏差を増加させることで、高周波領域と低周波領域とで周波数偏差を非対称にした変調プロファイルを生成し、かかる変調プロファイルに基づいてスペクトラム拡散を行うクロック生成回路及び該スペクトル拡散を行うための方法である。
(First embodiment)
The present embodiment generates a modulation profile in which the frequency deviation is asymmetric between the high frequency region and the low frequency region by increasing the frequency deviation with respect to the high frequency region in the reference triangular wave modulation profile, and based on the modulation profile. A clock generation circuit for performing spread spectrum and a method for performing the spread spectrum.
図１は、本発明の一実施形態に係るクロック生成回路の構成の一例を示すブロックダイアグラムである。即ち、同図に示すように、クロック生成回路１００は、例えば、発振回路１１０、第１分周回路１２０、位相検出回路１３０、チャージポンプ１４０、ループフィルタ１５０、電圧制御発振回路（ＶＣＯ）１６０、第２分周回路１７０、及び変調制御回路１８０を含む。同図から明らかなように、クロック生成回路１００は、フィードバック制御を行うＰＬＬ回路を含んで構成される。 FIG. 1 is a block diagram showing an example of the configuration of a clock generation circuit according to an embodiment of the present invention. That is, as shown in the figure, the clock generation circuit 100 includes, for example, an oscillation circuit 110, a first frequency dividing circuit 120, a phase detection circuit 130, a charge pump 140, a loop filter 150, a voltage controlled oscillation circuit (VCO) 160, A second frequency dividing circuit 170 and a modulation control circuit 180 are included. As can be seen from the figure, the clock generation circuit 100 includes a PLL circuit that performs feedback control.
発振回路１１０は、例えば水晶振動子等の振動子１１２を接続することによって構成される基準発振回路である。発振回路１１０は、振動子１１２に電圧を印加することによって該振動子１１２の固有振動数に応じた周波数を有する基準クロック信号を出力する。出力された基準クロック信号は、第１分周回路１２０に入力される。 The oscillation circuit 110 is a reference oscillation circuit configured by connecting a vibrator 112 such as a crystal vibrator. The oscillation circuit 110 outputs a reference clock signal having a frequency corresponding to the natural frequency of the vibrator 112 by applying a voltage to the vibrator 112. The output reference clock signal is input to the first frequency dividing circuit 120.
第１分周回路１２０は、発振回路１１０から入力される基準クロック信号の周波数を第１の分周比Ｒで分周する周波数分周回路である。分周比は、任意の値に設定することができる。第１分周回路１２０は、Ｒ分周した信号を位相検出回路１３０に出力する。 The first frequency dividing circuit 120 is a frequency frequency dividing circuit that divides the frequency of the reference clock signal input from the oscillation circuit 110 by the first frequency dividing ratio R. The frequency division ratio can be set to an arbitrary value. The first frequency dividing circuit 120 outputs the R-divided signal to the phase detection circuit 130.
位相検出回路１３０は、第１分周回路１２０から入力されるＲ分周した信号と、フィードバック制御により第２分周回路から入力される信号とを比較し、位相差（周波数差）を検出する回路である。位相検出回路１３０は、典型的には、入力される信号の立ち上がりエッジ同士の時間差を比較するが、これに限られるものではない。位相検出回路１３０は、検出した位相差をチャージポンプに出力する。 The phase detection circuit 130 compares the R-divided signal input from the first frequency dividing circuit 120 with the signal input from the second frequency dividing circuit by feedback control, and detects a phase difference (frequency difference). Circuit. The phase detection circuit 130 typically compares the time difference between the rising edges of the input signal, but is not limited thereto. The phase detection circuit 130 outputs the detected phase difference to the charge pump.
チャージポンプ１４０は、位相検出回路１３０から入力される位相差に応じた電圧振幅値を有する信号を出力する回路である。また、ループフィルタ１５０は、フィードバック制御のためのフィルタ回路であり、チャージポンプ１４０から入力される信号を平滑化する。ループフィルタ１５０は、典型的には、ローパスフィルタが採用される。ループフィルタ１５０から出力される信号は、ＶＣＯ１６０に入力される。 The charge pump 140 is a circuit that outputs a signal having a voltage amplitude value corresponding to the phase difference input from the phase detection circuit 130. The loop filter 150 is a filter circuit for feedback control, and smoothes the signal input from the charge pump 140. The loop filter 150 typically employs a low-pass filter. A signal output from the loop filter 150 is input to the VCO 160.
ＶＣＯ１６０は、入力される電圧値に応じて周波数を制御する発振回路である。即ち、ＶＣＯ１６０は、ループフィルタ１５０から入力される信号の電圧値に応じて、該信号の周波数を変化させる。例えば、ＶＣＯ１６０は、入力される電圧値が高くなれば、出力周波数も高くなるように設計される。ＶＣＯ１６０から出力される信号が、クロック生成回路１００が外部回路に提供するクロック信号ＣＫとなる。 The VCO 160 is an oscillation circuit that controls the frequency according to the input voltage value. That is, the VCO 160 changes the frequency of the signal according to the voltage value of the signal input from the loop filter 150. For example, the VCO 160 is designed so that the output frequency increases as the input voltage value increases. A signal output from the VCO 160 becomes a clock signal CK that the clock generation circuit 100 provides to an external circuit.
第２分周回路１７０は、ＶＣＯ１６０から出力されるクロック信号ＣＫの周波数を第２の分周比Ｎで分周する周波数分周回路である。後述するように、第２の分周比Ｎは、変調制御回路１８０によって可変制御される。第２分周回路１７０によってＮ分周された信号は、位相検出回路１３０にフィードバック信号として入力される。 The second divider circuit 170 is a frequency divider circuit that divides the frequency of the clock signal CK output from the VCO 160 by the second divider ratio N. As will be described later, the second frequency division ratio N is variably controlled by the modulation control circuit 180. The signal divided by N by the second frequency dividing circuit 170 is input to the phase detection circuit 130 as a feedback signal.
変調制御回路１８０は、クロック生成回路１００が出力するクロック信号ＣＫについて、フィードバック制御しながら、スペクトラム拡散を行うための回路である。つまり、変調制御回路１８０は、第２分周回路の分周比をダイナミックに調整することによって、クロック信号ＣＫに対する周波数変調を行う。変調制御回路１８０は、例えばＨｅｒｓｈｅｙ−Ｋｉｓｓ形の変調プロファイルを構成する特性テーブルを記憶したＲＯＭを含んで構成することができるが、本実施形態では、カウント値に基づいて所定の変化量を分周比Ｎに重畳することによって例えば三角波形状の変調プロファイルを再現し、スペクトル拡散を行うように構成されている。 The modulation control circuit 180 is a circuit for performing spread spectrum while performing feedback control on the clock signal CK output from the clock generation circuit 100. That is, the modulation control circuit 180 performs frequency modulation on the clock signal CK by dynamically adjusting the frequency dividing ratio of the second frequency dividing circuit. The modulation control circuit 180 can be configured to include a ROM that stores a characteristic table that configures a Hershey-Kiss type modulation profile, for example, but in this embodiment, a predetermined change amount is divided based on the count value. By superimposing on the ratio N, for example, a modulation profile having a triangular wave shape is reproduced, and spectrum spreading is performed.
より具体的には、変調制御回路１８０は、同図に示すように、例えば、カウンタ回路１８１、加算タイミング調整回路１８２、分周変化量設定レジスタ１８３ａ及び１８３ｂ、第１スイッチ回路１８４、第１加算器１８５、符号付与回路１８６、第２スイッチ回路１８７、分周比保持レジスタ１８８、並びに第２加算器１８９を含んで構成される。図中明示していないが、例えば、加算タイミング調整回路１８２、分周変化量設定レジスタ１８３ａ及び１８３ｂ、第１スイッチ回路１８４、第１加算器１８５、符号付与回路１８６、第２スイッチ回路１８７、分周比保持レジスタ１８８、並びに第２加算器１８９からなる機能ブロックは、カウンタ回路１８１によるカウント値及び制御信号に基づいて第２分周回路１７０に対する分周比を制御する分周比制御回路を構成する。 More specifically, the modulation control circuit 180 includes, for example, a counter circuit 181, an addition timing adjustment circuit 182, frequency division change amount setting registers 183a and 183b, a first switch circuit 184, and a first addition, as shown in FIG. And a second adder 189, a sign adding circuit 186, a second switch circuit 187, a frequency division ratio holding register 188. Although not explicitly shown in the figure, for example, an addition timing adjustment circuit 182, frequency division change amount setting registers 183a and 183b, a first switch circuit 184, a first adder 185, a sign assigning circuit 186, a second switch circuit 187, The functional block including the frequency ratio holding register 188 and the second adder 189 constitutes a frequency division ratio control circuit that controls the frequency division ratio for the second frequency divider circuit 170 based on the count value and the control signal from the counter circuit 181. To do.
カウンタ回路１８１は、ＶＣＯ１６０から出力されるクロック信号ＣＫの周期（即ち、パルス）をカウントアップ／カウントダウンし、そのカウント値を加算タイミング調整回路１８２に出力する。また、カウンタ回路１８１は、２種類の制御信号、即ち、現在のカウント動作がカウントアップ動作であるかカウントダウン動作であるかを示すＵ／Ｄ信号を符号付与回路１８６に出力するとともに、現在の変調が高周波変調区間であるか低周波変調区間であるかを示すＨ／Ｌ信号を第１スイッチ回路１８４に出力する（図４参照）。変調区間は、カウント値を所定数（所定間隔）毎に区切ることによって決定される区間である。 The counter circuit 181 counts up / counts down the cycle (that is, pulse) of the clock signal CK output from the VCO 160 and outputs the count value to the addition timing adjustment circuit 182. The counter circuit 181 outputs two types of control signals, that is, a U / D signal indicating whether the current count operation is a count-up operation or a count-down operation, to the sign assigning circuit 186 and also performs current modulation. H / L signal indicating whether is a high frequency modulation section or a low frequency modulation section is output to the first switch circuit 184 (see FIG. 4). The modulation section is a section determined by dividing the count value every predetermined number (predetermined interval).
加算タイミング調整回路１８２は、予め決められた変調プロファイルの形状に基づいて、ＯＮ／ＯＦＦ制御信号を出力するタイミングを調整する回路である。本実施形態では、ＯＮ／ＯＦＦ制御信号を出力するタイミングは、加算タイミング調整回路１８２がカウンタ回路１８１によるカウント値をデコードした結果に依存し、変調プロファイルが例えば略三角波の形状となるよう、ＯＮ／ＯＦＦ制御信号が一定のタイミングで出力されるように設定されている。一例として、加算タイミング調整回路１８２は、カウント値が偶数のときのタイミングでＯＮを示す信号を出力し、奇数のときのタイミングでＯＦＦを示す信号を出力する。 The addition timing adjustment circuit 182 is a circuit that adjusts the timing of outputting the ON / OFF control signal based on the shape of a predetermined modulation profile. In the present embodiment, the timing at which the ON / OFF control signal is output depends on the result of the addition timing adjustment circuit 182 decoding the count value by the counter circuit 181, and the ON / OFF control signal is set so that the modulation profile has a substantially triangular wave shape, for example. The OFF control signal is set to be output at a constant timing. As an example, the addition timing adjustment circuit 182 outputs a signal indicating ON at a timing when the count value is an even number, and outputs a signal indicating OFF at a timing when the count value is an odd number.
なお、複数の変調プロファイルの形状の中から一の形状を選択したり、変調周期を変更することができるように、例えば、図２Ａに示すように、複数の加算タイミング調整回路１８２（本例では、加算タイミング調整回路１８２ａ〜１８２ｃ）の中から、図示しない制御回路からのセレクタ信号ＳＥＬにより、特定の加算タイミング調整回路１８２が選択される構成が採用されても良い。或いは、図２Ｂに示すように、加算タイミング調整回路１８２は、デコード情報記憶部１８２１からデコード情報を読み込んで、該読み込んだデコード情報に従って動作するように構成されても良い。 Note that, for example, as shown in FIG. 2A, a plurality of addition timing adjustment circuits 182 (in this example, as shown in FIG. 2A) can be selected from a plurality of modulation profile shapes and the modulation period can be changed. Further, a configuration in which a specific addition timing adjustment circuit 182 is selected from among the addition timing adjustment circuits 182a to 182c) by a selector signal SEL from a control circuit (not shown) may be employed. Alternatively, as shown in FIG. 2B, the addition timing adjustment circuit 182 may be configured to read decode information from the decode information storage unit 1821 and operate according to the read decode information.
分周変化量設定レジスタ１８３ａは、分周変化量Δｎを記憶するレジスタであり、分周変化量設定レジスタ１８３ｂは、分周変化量Δｎに対する調整量ａ（ａは正の値）を記憶するレジスタである。 The frequency division change amount setting register 183a is a register that stores the frequency division change amount Δn, and the frequency division change amount setting register 183b is a register that stores an adjustment amount a (a is a positive value) with respect to the frequency division change amount Δn. It is.
第１スイッチ回路１８４は、カウンタ回路１８１によるによるＨ／Ｌ信号に従ってＯＮ動作又はＯＦＦ動作する。つまり、第１スイッチ回路１８４がＯＮ状態の場合、分周変化量設定レジスタ１８３ｂの値（即ち、調整量ａ）が、加算器１８５への入力となる。 The first switch circuit 184 performs an ON operation or an OFF operation in accordance with the H / L signal from the counter circuit 181. That is, when the first switch circuit 184 is in the ON state, the value of the frequency division change amount setting register 183b (that is, the adjustment amount a) is input to the adder 185.
第１加算器１８５は、分周変化量設定レジスタ１８３ａに記憶された分周変化量Δｎに、分周変化量設定レジスタ１８３ｂからの入力を加算し、その結果を符号付与回路１８６に出力する。つまり、第１スイッチ回路１８４がＯＦＦ状態のとき、分周変化量設定レジスタ１８３ｂからの入力はゼロであるので、符号付与回路１８６へは分周変化量設定レジスタ１８３ａに記憶された分周変化量Δｎが出力される。一方、第１スイッチ回路１８４がＯＮ状態のとき、分周変化量設定レジスタ１８３ｂからの入力は調整量ａであるので、符号付与回路１８６へは分周変化量ΔＮ0＋調整量ａが出力される。上述したように、本実施形態では、調整量ａは、変調区間が高周波変調区間である場合に加算される。 The first adder 185 adds the input from the frequency division change amount setting register 183b to the frequency division change amount Δn stored in the frequency division change amount setting register 183a, and outputs the result to the sign adding circuit 186. That is, when the first switch circuit 184 is in the OFF state, the input from the frequency division change amount setting register 183b is zero, so that the frequency change amount stored in the frequency division change amount setting register 183a is input to the sign assigning circuit 186. Δn is output. On the other hand, when the first switch circuit 184 is in the ON state, since the input from the frequency division change amount setting register 183b is the adjustment amount a, the frequency division change amount ΔN0 + the adjustment amount a is output to the sign providing circuit 186. As described above, in the present embodiment, the adjustment amount a is added when the modulation section is a high frequency modulation section.
符号付与回路１８６は、カウンタ回路１８１によるＵ／Ｄ信号に従って、第１加算器１８５から出力される値に対して正の符号（“＋”）又は負の符号（“−”）の付与を行う。正負いずれかの符号が付与された値は、第２スイッチ回路１８７へ出力される。つまり、現カウント時点が、周波数が上昇する区間にあれば、符号付与回路１８６は、第１加算器１８５から出力される値に対して正の符号を付与し、逆に、現カウント時点が、周波数が下降する区間にあれば、符号付与回路１８６は、第１加算器１８５から出力される値に対して負の符号が付与されることになる。 The sign adding circuit 186 adds a positive sign (“+”) or a negative sign (“−”) to the value output from the first adder 185 in accordance with the U / D signal from the counter circuit 181. . The value assigned with either positive or negative sign is output to the second switch circuit 187. That is, if the current count time is in a period in which the frequency increases, the sign providing circuit 186 gives a positive sign to the value output from the first adder 185, and conversely, the current count time is If the frequency falls, the sign assigning circuit 186 gives a negative sign to the value output from the first adder 185.
第２スイッチ回路１８７は、加算タイミング調整回路１８２によるＯＮ／ＯＦＦ信号に従ってＯＮ動作又はＯＦＦ動作する。つまり、第２スイッチ回路１８７がＯＮ状態の場合、符号付与回路１８６からの値が第２加算器１８９への入力となる。 The second switch circuit 187 performs an ON operation or an OFF operation in accordance with an ON / OFF signal from the addition timing adjustment circuit 182. That is, when the second switch circuit 187 is in the ON state, the value from the sign providing circuit 186 is input to the second adder 189.
分周比保持レジスタ１８８は、後述の第２加算器１８９から第２分周回路１７０に供給された分周比ＮRef＋ΔＮiを記憶するレジスタである。記憶された分周比は次カウント動作においてＮRef＋ΔＮi-1 として、第２加算器１８９の入力値になる。なお、分周比保持レジスタ１８８の初期値は、ＮRefである。 The frequency division ratio holding register 188 is a register that stores the frequency division ratio NRef + ΔNi supplied from the second adder 189 described later to the second frequency divider circuit 170. The stored frequency division ratio becomes NRef + ΔNi-1 in the next count operation, and becomes the input value of the second adder 189. Note that the initial value of the division ratio holding register 188 is NRef.
第２加算器１８９は、分周比保持レジスタ１８８に記憶された分周比ＮRef＋ΔＮi-1に、第２スイッチ回路１８７から入力される値を加算し、その結果を第２分周回路１７０に出力する。第２分周回路１７０は、第２加算器１８９から出力される加算結果に従って信号を分周する。また、第２加算器１８９から出力される値は、分周比保持レジスタ１８８にも出力され、分周比が一時的に保持される。 The second adder 189 adds the value input from the second switch circuit 187 to the frequency division ratio NRef + ΔNi−1 stored in the frequency division ratio holding register 188 and outputs the result to the second frequency divider circuit 170. To do. The second frequency dividing circuit 170 divides the signal according to the addition result output from the second adder 189. Further, the value output from the second adder 189 is also output to the frequency division ratio holding register 188, and the frequency division ratio is temporarily held.
なお、本実施形態では、ＶＣＯ１６０から出力されるクロック信号ＣＫを直接的にカウンタ回路１８１に入力する構成を採用しているが、これに限るものではない。例えば、第２分周回路１７０から出力されるフィードバック信号をカウンタ回路１８１に入力する構成を採用しても良い。 In this embodiment, the configuration in which the clock signal CK output from the VCO 160 is directly input to the counter circuit 181 is employed, but the present invention is not limited to this. For example, a configuration in which the feedback signal output from the second frequency dividing circuit 170 is input to the counter circuit 181 may be employed.
図３は、本発明の一実施形態に係るクロック生成回路における変調制御処理を説明するためのフローチャートである。 FIG. 3 is a flowchart for explaining the modulation control processing in the clock generation circuit according to the embodiment of the present invention.
同図に示すように、まず、変調制御回路１８０のカウンタ回路１８１は、ＶＣＯ１６０から出力されるクロック信号ＣＫに基づいてカウントする。現在のカウント動作が高周波変調区間内にあるか否で分岐する（Ｓ３０１）。カウンタ回路１８１が、該カウント動作が高周波変調区間内である場合（Ｓ３０１のＹｅｓ）、“Ｈｉｇｈ”を示すＨ／Ｌ信号が出力され、第１スイッチ回路１８４はＯＮ状態となり、従って、第１加算器１８５は、分周変化量Δｎと調整量ａとを加算し、その加算値を符号付与回路１８６に出力する（Ｓ３０２）。これに対して、該カウント動作が高周波変調区間内にない場合に（Ｓ３０１のＮｏ）、カウンタ回路１８１は、“Ｌｏｗ”を示すＨ／Ｌ信号が出力され、第１加算器１８５は、分周変化量Δｎを符号付与回路１８６に出力する（Ｓ３０３）。 As shown in the figure, first, the counter circuit 181 of the modulation control circuit 180 counts based on the clock signal CK output from the VCO 160. The process branches depending on whether the current counting operation is within the high frequency modulation interval (S301). When the counter circuit 181 performs the counting operation within the high frequency modulation period (Yes in S301), the H / L signal indicating “High” is output, and the first switch circuit 184 is turned on, and thus the first addition is performed. The unit 185 adds the division change amount Δn and the adjustment amount a, and outputs the added value to the sign assigning circuit 186 (S302). On the other hand, when the counting operation is not in the high frequency modulation section (No in S301), the counter circuit 181 outputs an H / L signal indicating “Low”, and the first adder 185 The change amount Δn is output to the sign assigning circuit 186 (S303).
また、カウンタ回路１８１は、現在のカウント動作がカウントアップ動作であるか否かで分岐する（Ｓ３０４）。カウンタ回路１８１が、現在のカウント動作がカウントアップ動作である場合（Ｓ３０４のＹｅｓ）、符号付与回路１８６に“ＵＰ”を示すＵ／Ｄ信号を出力し、従って、符号付与回路１８６は、第１加算器１８５の出力値に正の符号を付与し、これを第２スイッチ回路１８７に出力する（Ｓ３０５）。これに対して、現在のカウント動作がカウントダウンである場合に（Ｓ３０４のＮｏ）、カウンタ回路１８１は、符号付与回路１８６に“ＤＯＷＮ”を示すＵ／Ｄ信号を出力し、符号付与回路１８６は、第１加算器１８５の出力値に負の符号を付与し、これを第２スイッチ回路１８７に出力する（Ｓ３０６）。 The counter circuit 181 branches depending on whether or not the current count operation is a count-up operation (S304). When the current count operation is the count-up operation (Yes in S304), the counter circuit 181 outputs a U / D signal indicating “UP” to the sign assigning circuit 186. Therefore, the sign assigning circuit 186 A positive sign is assigned to the output value of the adder 185, and this is output to the second switch circuit 187 (S305). On the other hand, when the current count operation is countdown (No in S304), the counter circuit 181 outputs a U / D signal indicating “DOWN” to the sign assignment circuit 186, and the sign assignment circuit 186 A negative sign is assigned to the output value of the first adder 185, and this is output to the second switch circuit 187 (S306).
一方で、加算タイミング調整回路１８２は、カウンタ回路１８１によるカウント値に従って、ＯＮ／ＯＦＦ信号を第２スイッチ回路１８７に出力し、第２スイッチ回路１８７のＯＮ／ＯＦＦ制御を行っている（Ｓ３０７）。このとき、第２スイッチ回路１８７がＯＮ状態になっている場合（Ｓ３０８のＹｅｓ）、第２加算器１８９は、分周比保持レジスタ１８８に一時的に保持されている値ＮRef＋ΔＮi-1と符号付与回路１８６からの値＋ΔＮ0又は−ΔＮ0とを加算し、その加算値を分周比ＮRef+ΔＮiとして第２分周回路１７０に出力する（Ｓ３０９）。これに対して、第２スイッチ回路１８７がＯＦＦ状態になっている場合（Ｓ３０８のＮｏ）、第２加算器１８９は、分周比保持レジスタ１８８に一時的に保持されている値ＮRef＋ΔＮi-1を分周比ＮRef+ΔＮiとして第２分周回路１７０に出力する（Ｓ３１０）。 On the other hand, the addition timing adjustment circuit 182 outputs an ON / OFF signal to the second switch circuit 187 according to the count value of the counter circuit 181 and performs ON / OFF control of the second switch circuit 187 (S307). At this time, if the second switch circuit 187 is in the ON state (Yes in S308), the second adder 189 gives a sign to the value NRef + ΔNi-1 temporarily held in the frequency division ratio holding register 188. The value + ΔN0 or −ΔN0 from the circuit 186 is added, and the added value is output to the second frequency dividing circuit 170 as a frequency dividing ratio NRef + ΔNi (S309). On the other hand, when the second switch circuit 187 is in the OFF state (No in S308), the second adder 189 uses the value NRef + ΔNi−1 temporarily stored in the frequency division ratio holding register 188. The frequency dividing ratio NRef + ΔNi is output to the second frequency dividing circuit 170 (S310).
分周比保持レジスタ１８８は、第２加算器１８９から出力された分周比ＮRef+ΔＮiを、次の加算演算に用いるため、一時的に保持するとともに（Ｓ３１１）、第２分周回路１７０は、第２加算器１８９から出力される分周比ＮRef+ΔＮiを用いて、クロック信号ＣＫを分周し、位相検出回路１２０に出力する（Ｓ３１２）。 The frequency division ratio holding register 188 temporarily holds the frequency division ratio NRef + ΔNi output from the second adder 189 for use in the next addition operation (S311). The clock signal CK is frequency-divided using the frequency division ratio NRef + ΔNi output from the second adder 189 and output to the phase detection circuit 120 (S312).
次に、本実施形態のクロック生成回路１００の動作例を説明する。 Next, an operation example of the clock generation circuit 100 of this embodiment will be described.
即ち、クロック生成回路１００の発振回路１１０が基準クロック信号の出力を開始すると、フィードバック制御が開始されるとともに、ＶＣＯ１６０から出力されるクロック信号ＣＫに従って、カウンタ回路１８１がカウントを開始する。第１スイッチ回路１８４は、カウンタ回路１８１によるカウント値に基づく所定の変調区間毎に、ＯＮ／ＯＦＦ状態を切り替えて、分周変化量設定レジスタ１８３ａの分周変化量Δｎに分周変化量設定レジスタ１８３ｂの調整量ａを加算させるか否かを制御する。 That is, when the oscillation circuit 110 of the clock generation circuit 100 starts outputting the reference clock signal, feedback control is started and the counter circuit 181 starts counting according to the clock signal CK output from the VCO 160. The first switch circuit 184 switches the ON / OFF state for each predetermined modulation interval based on the count value by the counter circuit 181 and sets the frequency change amount setting register to the frequency change amount Δn of the frequency change amount setting register 183a. It is controlled whether or not the adjustment amount a of 183b is added.
例えば、図４に示すように、カウンタ回路１８１によるカウント開始後のある時点を時刻Ｔ０とし、カウント値に応じた時刻Ｔｘを考える。第１スイッチ回路１８４は、時刻Ｔ０〜Ｔ２未満まで（即ち、高周波変調区間）はＯＮ状態になり、従って、第１加算器１８５は、分周変化量設定レジスタ１８３ａの分周変化量Δｎに分周変化量設定レジスタ１８３ｂの調整量ａを加算した値を出力し、また、時刻Ｔ２〜Ｔ４未満まで（即ち、低周波変調区間）は、スイッチ回路１８４はＯＦＦ状態となり、第１加算器１８５は、分周変化量設定レジスタ１８３ａの分周変化量Δｎをそのまま出力する。このように、スイッチ回路１８４は、時間２Ｔを経過する毎（即ち、変調区間毎）に、分周変化量設定レジスタ１８３ｂの値を第１加算器１８５に入力するか否かを切り替える。 For example, as shown in FIG. 4, a certain time point after the counter circuit 181 starts counting is defined as a time T0, and a time Tx corresponding to the count value is considered. The first switch circuit 184 is in the ON state from time T0 to less than T2 (that is, the high frequency modulation period), and therefore the first adder 185 divides the frequency into the frequency division change amount Δn of the frequency division change amount setting register 183a. A value obtained by adding the adjustment amount a of the circumferential change amount setting register 183b is output, and the switch circuit 184 is in an OFF state until the time T2 to less than T4 (that is, the low frequency modulation period), and the first adder 185 The frequency division change amount Δn of the frequency division change amount setting register 183a is output as it is. As described above, the switch circuit 184 switches whether or not to input the value of the frequency division change amount setting register 183b to the first adder 185 every time the time 2T elapses (that is, for each modulation section).
また、符号付与回路１８６は、カウンタ回路１８１のカウント動作に従い、分周変化量ΔＮ0の符号を決定する。即ち、符号付与回路１８６は、時刻Ｔ０〜Ｔ１未満の間（即ち、高周波変調区間かつカウントアップ区間）であれば、分周変化量ΔＮ0に正の符号を付与し、時刻Ｔ１〜Ｔ２未満の間（即ち、高周波変調区間かつカウントダウン区間）及び時刻Ｔ２〜Ｔ３の間（即ち、低周波変調区間かつカウントダウン区間）であれば、分周変化量ΔＮ0に負の符号を付与する。同様に、符号付与回路１８６は、時刻Ｔ３〜Ｔ４未満の間（即ち、低周波変調区間かつカウントアップ区間）であれば、分周変化量ΔＮ0に正の符号を付与する。 Further, the sign assigning circuit 186 determines the sign of the frequency division change amount ΔN0 according to the count operation of the counter circuit 181. In other words, the sign assigning circuit 186 assigns a positive sign to the frequency change ΔN0 between the times T1 and T2 if it is less than the time T0 to T1 (ie, the high frequency modulation period and the count up period). In the case of (that is, the high frequency modulation section and the countdown section) and between the times T2 and T3 (that is, the low frequency modulation section and the countdown section), a negative sign is assigned to the frequency division change amount ΔN0. Similarly, the sign assigning circuit 186 assigns a positive sign to the frequency division change amount ΔN0 if it is between times T3 and T4 (that is, the low frequency modulation period and the count up period).
さらに、第２スイッチ回路１８７は、加算タイミング調整回路１８２によるＯＮ／ＯＦＦ信号に従って、ＯＮ／ＯＦＦ制御され、第２加算器１８９に符号付与回路１８６からの値を断続的に出力する。第２加算器１８９は、分周比保持レジスタ１８８に保持された値ＮRef＋ΔＮi-1と、符号付与回路１８６からの値とを加算することにより、第２分周回路１７０に対する分周比を求める。即ち、図５に示すように、現在の変調が高周波変調区間に対応する場合、ΔＮ0の値は、Δｎ＋ａとなるため、低周波変調区間の場合に比べて、分周比の変化量は調整量ａの分だけ大きくなる。 Further, the second switch circuit 187 is ON / OFF controlled in accordance with the ON / OFF signal from the addition timing adjustment circuit 182, and intermittently outputs the value from the sign addition circuit 186 to the second adder 189. The second adder 189 obtains the frequency division ratio for the second frequency divider circuit 170 by adding the value NRef + ΔNi−1 held in the frequency division ratio holding register 188 and the value from the sign providing circuit 186. That is, as shown in FIG. 5, when the current modulation corresponds to the high frequency modulation section, the value of ΔN0 is Δn + a, so that the amount of change in the division ratio is the adjustment amount compared to the case of the low frequency modulation section. Increases by a.
従って、時刻Ｔ０〜Ｔ１の間は、変調が高周波変調区間にあり、カウント値がカウントアップされるため、調整量ａの分だけ変化量が大きい分周変化量＋ΔＮ0に応じた正の傾きの変調プロファイルが得られ、続く、時刻Ｔ１〜Ｔ２の間は、変調が高周波変調区間にあり、カウント値がカウントダウンされるため、調整量ａの分だけ変化量が大きい分周変化量−ΔＮ0に応じた負の傾きの変調プロファイルが得られる。 Therefore, between time T0 and T1, the modulation is in the high-frequency modulation section, and the count value is counted up. Therefore, the positive slope modulation corresponding to the frequency division change amount + ΔN0 having a large change amount by the adjustment amount a. The profile is obtained, and during the subsequent time T1 to T2, the modulation is in the high frequency modulation section, and the count value is counted down, so that the amount of change corresponding to the division change amount −ΔN0 that is large by the adjustment amount a is obtained. A negative slope modulation profile is obtained.
また、時刻Ｔ２〜Ｔ３の間は、変調が低周波変調区間であり、カウント値がカウントダウンされるため、調整量ａを加算しない分周変化量−ΔＮ0に応じた負の傾きの変調プロファイルが得られ、続く、時刻Ｔ３〜Ｔ４の間は、変調が低周波変調区間であり、カウント値がカウントアップされるため、調整量ａを加算しない分周変化量＋ΔＮ0に応じた正の傾きの変調プロファイルが得られる。 Also, between time T2 and T3, the modulation is in the low frequency modulation section, and the count value is counted down, so that a modulation profile having a negative slope according to the frequency division change amount −ΔN0 without adding the adjustment amount a is obtained. Then, between time T3 and time T4, the modulation is in the low frequency modulation section, and the count value is counted up. Therefore, the modulation profile having a positive slope according to the division change amount + ΔN0 without adding the adjustment amount a. Is obtained.
以後、同様に、第１スイッチ回路１８４は、時間２Ｔ（即ち高周波と低周波の変調区間毎）に分周変化量ΔＮ0が変化するように動作する一方、符号付与回路１８６は、カウントアップ動作又はカウントダウン動作に従って、ΔＮ0に付与する符号を交互に切り替えて動作する。 Thereafter, similarly, the first switch circuit 184 operates so that the frequency division change amount ΔN0 changes at time 2T (that is, for each modulation interval of high frequency and low frequency), while the sign providing circuit 186 In accordance with the countdown operation, the sign assigned to ΔN0 is switched alternately.
このように、本実施形態によれば、分周変化量Δｎに対する調整量ａを定義し、三角波変調プロファイルにおける高周波変調区間に対して、分周変化量Δｎに調整量ａを加算した値ΔＮ0を用いて分周比を決定しているので、例えば、図６に示すように、高周波領域と低周波領域とで周波数偏差が非対称の変調プロファイルを生成することができる。つまり、本実施形態では、調整量ａの分だけ、高周波領域に対する周波数偏差を増加させることで、高周波領域がより拡散される。従って、かかる変調プロファイルを用いることで、基準周波数を中心にして高周波領域の周波数をより拡散させることができる。これにより、電界強度スペクトルで見たときに、高周波領域の電界強度を有効に抑圧することができるようになる。 As described above, according to the present embodiment, the adjustment amount a for the frequency division change amount Δn is defined, and the value ΔN0 obtained by adding the adjustment amount a to the frequency division change amount Δn for the high-frequency modulation section in the triangular wave modulation profile. Since the frequency division ratio is determined by using, for example, as shown in FIG. 6, it is possible to generate a modulation profile having an asymmetric frequency deviation between the high frequency region and the low frequency region. That is, in the present embodiment, the high frequency region is further diffused by increasing the frequency deviation with respect to the high frequency region by the adjustment amount a. Therefore, by using such a modulation profile, the frequency in the high frequency region can be further diffused around the reference frequency. This makes it possible to effectively suppress the electric field intensity in the high frequency region when viewed in the electric field intensity spectrum.
（第２の実施形態）
本実施形態は、基準となる三角波の変調プロファイルにおいて、低周波数領域に対する周波数偏差を減少させることで、高周波領域と低周波領域とで周波数偏差を非対称にした変調プロファイルを生成し、かかる変調プロファイルに基づいてスペクトラム拡散を行うクロック生成回路及び該スペクトル拡散を行うための方法である。
(Second Embodiment)
The present embodiment generates a modulation profile in which the frequency deviation is asymmetrical between the high frequency region and the low frequency region by reducing the frequency deviation with respect to the low frequency region in the reference triangular wave modulation profile. A clock generation circuit for performing spread spectrum based on the method and a method for performing the spread spectrum.
本実施形態のクロック生成回路１００は、図１に示したものと同じ構成とすることができ、かかる構成において、分周変化量設定レジスタ１８３ｂに記憶される調整量ａを負の値として定義するとともに、カウンタ回路１８１によるＨ／Ｌ信号による第１スイッチの動作を逆にすることにより、実現される。従って、本実施形態において生成される変調プロファイルは、図７に示すようなものになる。 The clock generation circuit 100 of the present embodiment can have the same configuration as that shown in FIG. 1, and in this configuration, the adjustment amount a stored in the frequency division change amount setting register 183b is defined as a negative value. At the same time, this is realized by reversing the operation of the first switch by the H / L signal by the counter circuit 181. Therefore, the modulation profile generated in the present embodiment is as shown in FIG.
このように、本実施形態によれば、分周変化量Δｎに対する調整量ａを定義し、三角波変調プロファイルにおける低周波変調区間に対して、分周変化量Δｎに調整量ａを加算した値ΔＮ0を用いて分周比を決定しているので、例えば、図８に示すように、高周波領域と低周波領域とで周波数偏差が非対称の変調プロファイルを生成することができる。つまり、本実施形態では、調整量ａの分だけ、低周波領域に対する周波数偏差を減少させることで、低周波領域がより拡散が抑制される。従って、かかる変調プロファイルを用いることで、基準周波数を中心にして低周波領域の周波数の拡散を抑制させることができる。これにより、電界強度スペクトルで見たときに、電界強度のピーク値を超えることなく、周波数偏差を最小限に抑えることができるようになる。 As described above, according to this embodiment, the adjustment amount a for the frequency division change amount Δn is defined, and the value ΔN0 obtained by adding the adjustment amount a to the frequency division change amount Δn for the low frequency modulation section in the triangular wave modulation profile. Therefore, for example, as shown in FIG. 8, it is possible to generate a modulation profile having an asymmetric frequency deviation between the high frequency region and the low frequency region. That is, in the present embodiment, the diffusion in the low frequency region is further suppressed by reducing the frequency deviation with respect to the low frequency region by the adjustment amount a. Therefore, by using such a modulation profile, it is possible to suppress the spread of frequencies in the low frequency region around the reference frequency. This makes it possible to minimize the frequency deviation without exceeding the peak value of the electric field intensity when viewed in the electric field intensity spectrum.
（他の実施形態）
上記の実施形態では、カウンタ回路１８１が正負のカウント値を持ち、該カウント値に従うＵ／Ｄ信号及びＨ／Ｌ信号に基づいて、第１スイッチ回路１８４及び符号付与回路１８６がそれぞれ制御される構成が開示されたが、本実施形態では、カウンタ回路１８１’は正のカウント値のみを持ち、符号付与回路１８６’がＵ／Ｄ信号及びＨ／Ｌ信号に基づいて符号を決定する構成が開示される。図９は、本発明の一実施形態に係るクロック生成回路の構成の一例を示すブロックダイアグラムである。即ち、同図は、図１に示した構成と比較して、カウンタ回路１８１’から出力されるＨ／Ｌ信号が符号付与回路１８６’にも入力される点で異なっている。このような構成により、加算タイミング調整回路１８２’や、カウンタ回路１８１’の構成をより小さくすることができ、従って、チップ面積の肥大を防止することができる。
(Other embodiments)
In the above embodiment, the counter circuit 181 has a positive / negative count value, and the first switch circuit 184 and the sign providing circuit 186 are controlled based on the U / D signal and the H / L signal according to the count value, respectively. However, in the present embodiment, a configuration is disclosed in which the counter circuit 181 ′ has only a positive count value, and the sign adding circuit 186 ′ determines the sign based on the U / D signal and the H / L signal. The FIG. 9 is a block diagram showing an example of the configuration of a clock generation circuit according to an embodiment of the present invention. That is, the figure is different from the configuration shown in FIG. 1 in that the H / L signal output from the counter circuit 181 ′ is also input to the sign providing circuit 186 ′. With such a configuration, the configuration of the addition timing adjustment circuit 182 ′ and the counter circuit 181 ′ can be further reduced, and thus the chip area can be prevented from being enlarged.
即ち、カウンタ回路１８１’は、カウント値に基づくそれぞれのタイミングで、Ｕ／Ｄ信号が示す値“Ｕｐ”及び“Ｄｏｗｎ”を交互に切り替えるとともに、Ｈ／Ｌ信号が示す値“Ｈｉｇｈ”及び“Ｌｏｗ”を交互に切り替える。 That is, the counter circuit 181 ′ alternately switches the values “Up” and “Down” indicated by the U / D signal at the respective timings based on the count value, and at the same time the values “High” and “Low” indicated by the H / L signal. ”Alternately.
また、符号付与回路１８６’は、カウンタ回路１８１によるＵ／Ｄ信号及びＨ／Ｌ信号に従って、第１加算器１８５から出力される値に対して正の符号（“＋”）又は負の符号（“−”）の付与を行う。より具体的には、符号付与回路１８６’は、Ｕ／Ｄ信号＝“Ｕｐ”で、かつＨ／Ｌ信号＝“Ｈｉｇｈ”の場合、及びＵ／Ｄ信号＝“Ｄｏｗｎ”で、かつＨ／Ｌ信号＝“Ｌｏｗ”の場合に、周波数は上昇しているとみなして、正の符号を付与する。これに対して、Ｕ／Ｄ信号＝“Ｄｏｗｎ”で、かつＨ／Ｌ信号＝“Ｈｉｇｈ”の場合、及びＵ／Ｄ信号＝“Ｕｐ”で、かつＨ／Ｌ信号＝“Ｌｏｗ”の場合に、符号付与回路１８６’は、周波数は下降しているとみなして、負の符号を付与する。 Further, the sign providing circuit 186 ′ has a positive sign (“+”) or a negative sign ( “-”). More specifically, the sign assigning circuit 186 ′ operates when the U / D signal = “Up” and the H / L signal = “High”, and when the U / D signal = “Down” and the H / L When the signal = “Low”, the frequency is considered to be rising and a positive sign is given. In contrast, when U / D signal = “Down”, H / L signal = “High”, and when U / D signal = “Up” and H / L signal = “Low”. The sign assigning circuit 186 ′ regards the frequency as decreasing and assigns a negative sign.
以上のようにして、本実施形態のクロック生成回路が生成する変調プロファイルは、図１０のようになる。同図中、カウンタ値の変化を除き、図４に示したものと同じである。また、本実施形態に、第２の実施形態のクロック生成回路を適用した場合の変調プロファイルは、図１１のようになる。同図中、カウンタ値の変化を除き、図７に示したものと同じである。 As described above, the modulation profile generated by the clock generation circuit of this embodiment is as shown in FIG. In the figure, except for the change of the counter value, it is the same as that shown in FIG. Further, the modulation profile when the clock generation circuit of the second embodiment is applied to this embodiment is as shown in FIG. In the figure, except for the change of the counter value, it is the same as that shown in FIG.
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。 Each of the above embodiments is an example for explaining the present invention, and is not intended to limit the present invention only to these embodiments. The present invention can be implemented in various forms without departing from the gist thereof.
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。 For example, in the method disclosed herein, steps, operations, or functions may be performed in parallel or in a different order, as long as the results do not conflict. The steps, operations, and functions described are provided as examples only, and some of the steps, operations, and functions may be omitted and combined with each other without departing from the spirit of the invention. There may be one, and other steps, operations or functions may be added.
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。 Further, although various embodiments are disclosed in this specification, specific features (technical matters) in one embodiment are added to other embodiments while appropriately improving the other features, or other Specific features in the embodiments can be replaced, and such forms are also included in the gist of the present invention.
本発明は、ＳＳＣＧ技術を用いたクロック生成回路に利用することができる。また、本発明は、かかるクロック生成回路を用いた、マイクロプロセッサ等の論理回路を含むあらゆる電子デバイスに利用することができる。 The present invention can be used for a clock generation circuit using SSCG technology. In addition, the present invention can be used for any electronic device including a logic circuit such as a microprocessor using the clock generation circuit.
１００…クロック生成回路
１１０…発振回路
１１２…振動子
１２０…第１分周回路
１３０…位相検出回路
１４０…チャージポンプ
１５０…ループフィルタ
１６０…電圧制御発振回路（ＶＣＯ）
１７０…第２分周回路
１８０…変調制御回路
１８１，１８１’…カウンタ回路
１８２，１８２’…加算タイミング調整回路
１８３ａ，１８３ｂ…分周変化量設定レジスタ
１８４…第１スイッチ回路
１８５…第１加算器
１８６，１８６’…符号付与回路
１８７…第２スイッチ回路
１８８…分周比保持レジスタ
１８９…第２加算器
１８２１…デコード情報記憶部
DESCRIPTION OF SYMBOLS 100 ... Clock generation circuit 110 ... Oscillation circuit 112 ... Oscillator 120 ... 1st frequency dividing circuit 130 ... Phase detection circuit 140 ... Charge pump 150 ... Loop filter 160 ... Voltage control oscillation circuit (VCO)
170 ... second frequency dividing circuit 180 ... modulation control circuits 181 and 181 '... counter circuits 182 and 182' ... addition timing adjustment circuits 183a and 183b ... frequency division change amount setting register 184 ... first switch circuit 185 ... first adder 186, 186 '... sign adding circuit 187 ... second switch circuit 188 ... frequency division ratio holding register 189 ... second adder 1821 ... decode information storage unit
Claims (5)
前記ＰＬＬ回路は、
所定の基準周波数の基準信号を生成する第１の発振回路と、
前記第１の発振回路により生成された基準信号を第１の分周比に従って分周する第１の分周回路と、
前記所定の周波数のクロック信号を生成する第２の発振回路と、
前記変調制御回路により制御される第２の分周比に従って、前記第２の発振回路により生成されたクロック信号の周波数を分周する第２の分周回路と、
前記第１の分周回路により分周された信号の位相と前記第２の分周回路により分周された信号の位相とを比較して位相差を検出する位相比較回路と、を備え、
前記第２の発振回路は、前記位相比較回路により検出された位相差に従って前記クロック信号の周波数を可変制御するように構成され、
前記変調制御回路は、
前記基準周波数を中心にした低周波領域と高周波領域とで前記クロック信号のスペクトラム拡散幅が異なるように前記第２の分周比を制御して、前記クロック信号に対して所定の周波数変調を行う、
クロック生成回路。 A clock generation circuit comprising: a PLL circuit that generates a clock signal having a predetermined frequency; and a modulation control circuit that performs predetermined frequency modulation on the clock signal generated by the PLL circuit,
The PLL circuit includes:
A first oscillation circuit that generates a reference signal having a predetermined reference frequency;
A first frequency divider that divides the reference signal generated by the first oscillation circuit according to a first frequency division ratio;
A second oscillation circuit for generating a clock signal of the predetermined frequency;
A second frequency dividing circuit for frequency-dividing the frequency of the clock signal generated by the second oscillation circuit according to a second frequency division ratio controlled by the modulation control circuit;
A phase comparison circuit that detects a phase difference by comparing the phase of the signal divided by the first frequency divider and the phase of the signal divided by the second frequency divider;
The second oscillation circuit is configured to variably control the frequency of the clock signal according to the phase difference detected by the phase comparison circuit,
The modulation control circuit includes:
A predetermined frequency modulation is performed on the clock signal by controlling the second frequency division ratio so that a spectrum spread width of the clock signal is different between a low frequency region and a high frequency region centered on the reference frequency. ,
Clock generation circuit.
前記クロック信号に基づいてカウントすることにより得られるカウント値を出力するカウンタ回路と、
前記カウンタ回路により出力されるカウント値に基づいて、各変調区間における前記第２の分周比を制御する分周比制御回路と、を備える、
請求項１記載のクロック生成回路。 The modulation control circuit includes:
A counter circuit that outputs a count value obtained by counting based on the clock signal;
A frequency division ratio control circuit for controlling the second frequency division ratio in each modulation section based on the count value output by the counter circuit;
The clock generation circuit according to claim 1.
前記カウンタ回路によるカウント値に従う制御信号に従って、前記第２の分周比を増加させるか減少させるかを決定する符号付与回路を含み、
第１の変調期間において、前記符号付与回路によって前記第２の分周比を増加させると決定される場合に、所定の分周変化量に調整量を加算した値に従って、前記第２の分周比を増加させていく一方、前記符号付与回路によって前記第２の分周比を減少させると決定される場合に、前記所定の分周変化量に前記調整量を加算した値に従って、前記第２の分周比を減少させていき、
第２の変調期間において、前記符号付与回路によって前記第２の分周比を減少させると決定される場合に、所定の分周変化量に従って、前記第２の分周比を減少させていく一方、前記符号付与回路によって前記第２の分周比を増加させると決定される場合に、前記所定の分周変化量に従って、前記第２の分周比を増加させていき、
前記第１の変調期間と前記第２の変調期間とを交互に繰り返すように制御する、
請求項２記載のクロック生成回路。 The frequency division ratio control circuit includes:
A sign providing circuit for determining whether to increase or decrease the second frequency division ratio according to a control signal according to a count value by the counter circuit;
In the first modulation period, when it is determined by the sign providing circuit to increase the second frequency division ratio, the second frequency division is performed according to a value obtained by adding an adjustment amount to a predetermined frequency division change amount. In the case where it is determined by the sign providing circuit to decrease the second frequency division ratio while increasing the ratio, the second frequency ratio is increased according to a value obtained by adding the adjustment amount to the predetermined frequency division change amount. Reduce the division ratio of
In the second modulation period, when it is determined by the sign providing circuit to decrease the second frequency division ratio, the second frequency division ratio is decreased according to a predetermined frequency division change amount. In the case where it is determined that the second frequency division ratio is increased by the sign providing circuit, the second frequency division ratio is increased according to the predetermined frequency division change amount,
Controlling to alternately repeat the first modulation period and the second modulation period;
The clock generation circuit according to claim 2.
前記分周比制御回路は、
第１の変調期間において、前記カウントアップを示す信号である場合に、所定の分周変化量に調整量を加算した値に従って、前記第２の分周比を増加させていく一方、前記カウントダウンを示す信号である場合に、前記所定の分周変化量に前記調整量を加算した値に従って、前記第２の分周比を減少させていき、
第２の変調期間において、前記カウントダウンを示す信号である場合に、所定の分周変化量に従って、前記第２の分周比を減少させていく一方、前記カウントアップを示す信号である場合に、前記所定の分周変化量に従って、前記第２の分周比を増加させていき、
前記第１の変調期間と前記第２の変調期間とを交互に繰り返すように制御する、
請求項２記載のクロック生成回路。 The counter circuit outputs a signal indicating either count-up or count-down based on the count value,
The frequency division ratio control circuit includes:
In the first modulation period, when the signal indicates the count up, the second frequency division ratio is increased according to a value obtained by adding an adjustment amount to a predetermined frequency division change amount, while the countdown is performed. The second dividing ratio is decreased in accordance with a value obtained by adding the adjustment amount to the predetermined dividing change amount,
In the second modulation period, when the signal indicates the countdown, the second division ratio is decreased according to a predetermined frequency division change amount, while the signal indicates the countup. In accordance with the predetermined division change amount, the second division ratio is increased,
Controlling to alternately repeat the first modulation period and the second modulation period;
The clock generation circuit according to claim 2.
第１の発振回路により所定の基準周波数の基準信号を生成することと、
第１の分周回路により前記生成された基準信号を第１の分周比に従って分周することと、
第２の発振回路により前記所定の周波数のクロック信号を生成することと、
前記変調制御回路により制御される第２の分周比に従って、前記第２の発振回路により生成されたクロック信号の周波数を分周することと、
位相検出回路により前記第１の分周回路により分周された信号の位相と前記第２の分周回路により分周された信号の位相とを比較して位相差を検出することと、を含み、
前記第２の発振回路により、前記検出された位相差に従って、前記クロック信号の周波数が可変制御され、
前記変調制御回路により、前記基準周波数を中心にした低周波領域と高周波領域とで前記クロック信号のスペクトラム拡散幅が異なるように前記第２の分周比が制御され、前記クロック信号に対して所定の周波数変調が行われる、
クロック生成回路におけるクロック生成方法。 A clock generation method in a clock generation circuit that performs predetermined frequency modulation on a clock signal of a predetermined frequency generated by a PLL circuit,
Generating a reference signal of a predetermined reference frequency by the first oscillation circuit;
Dividing the reference signal generated by a first divider circuit according to a first divider ratio;
Generating a clock signal of the predetermined frequency by a second oscillation circuit;
Dividing the frequency of the clock signal generated by the second oscillation circuit according to a second division ratio controlled by the modulation control circuit;
Detecting a phase difference by comparing a phase of the signal divided by the first divider circuit with a phase of the signal divided by the second divider circuit by a phase detection circuit. ,
The frequency of the clock signal is variably controlled according to the detected phase difference by the second oscillation circuit,
The second frequency division ratio is controlled by the modulation control circuit so that a spectrum spread width of the clock signal is different between a low frequency region centered on the reference frequency and a high frequency region, and the clock signal is predetermined. Frequency modulation is performed,
A clock generation method in a clock generation circuit.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114740948A (en) * | 2022-04-18 | 2022-07-12 | 西安全志科技有限公司 | Clock frequency division method and device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190753A (en) * | 2000-12-20 | 2002-07-05 | Kenwood Corp | Mobile communication equipment and received signal processing method |
| JP2006074306A (en) * | 2004-09-01 | 2006-03-16 | Renesas Technology Corp | Semiconductor integrated circuit |
| JP2006148840A (en) * | 2004-11-25 | 2006-06-08 | Renesas Technology Corp | Semiconductor integrated circuit and electronic component for clock generation |
| JP2011135262A (en) * | 2009-12-24 | 2011-07-07 | Canon Finetech Inc | Clock signal control device and image forming apparatus |
| JP2013145999A (en) * | 2012-01-16 | 2013-07-25 | Renesas Electronics Corp | Clock control circuit, demodulation device, and spread spectrum method |
-
2013
- 2013-09-20 JP JP2013195060A patent/JP6306848B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190753A (en) * | 2000-12-20 | 2002-07-05 | Kenwood Corp | Mobile communication equipment and received signal processing method |
| JP2006074306A (en) * | 2004-09-01 | 2006-03-16 | Renesas Technology Corp | Semiconductor integrated circuit |
| JP2006148840A (en) * | 2004-11-25 | 2006-06-08 | Renesas Technology Corp | Semiconductor integrated circuit and electronic component for clock generation |
| JP2011135262A (en) * | 2009-12-24 | 2011-07-07 | Canon Finetech Inc | Clock signal control device and image forming apparatus |
| JP2013145999A (en) * | 2012-01-16 | 2013-07-25 | Renesas Electronics Corp | Clock control circuit, demodulation device, and spread spectrum method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114740948A (en) * | 2022-04-18 | 2022-07-12 | 西安全志科技有限公司 | Clock frequency division method and device |
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