JP2015050347A - Semiconductor device and manufacturing method of the same - Google Patents
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Abstract
Description
本明細書に開示する技術は、半導体装置及びその製造方法に関する。 The technology disclosed in this specification relates to a semiconductor device and a manufacturing method thereof.
半導体チップに接続導体等がはんだ接合された半導体装置が知られている。例えば、特許文献1の半導体装置は、半導体チップと、リードフレーム(接続導体の一例)を備えている。半導体チップは、半導体基板と、半導体基板の表面に形成されている表面電極と、半導体基板の裏面に形成されている裏面電極とを備える。半導体チップの表面電極にはリードフレームがはんだ接合されており、裏面電極には基板上の回路パターンがはんだ接合されている。 2. Description of the Related Art A semiconductor device in which a connection conductor or the like is soldered to a semiconductor chip is known. For example, the semiconductor device of Patent Document 1 includes a semiconductor chip and a lead frame (an example of a connection conductor). The semiconductor chip includes a semiconductor substrate, a surface electrode formed on the surface of the semiconductor substrate, and a back electrode formed on the back surface of the semiconductor substrate. A lead frame is soldered to the front electrode of the semiconductor chip, and a circuit pattern on the substrate is soldered to the back electrode.
特許文献1のように、両面に電極が形成された半導体チップにリードフレーム等の被接合部材をはんだ等の接合材により接合する場合、両者を接合材で接合する際に半導体チップが反る虞がある。一般に、表面電極及び裏面電極の線膨張係数は、半導体基板の線膨張係数よりも大きい。このため、はんだ接合するために半導体チップを昇温すると、表面電極及び裏面電極は半導体基板よりも大きく熱膨張しようとする。従って、半導体基板の表面には表面電極による面内方向の引張力が作用し、半導体基板の裏面には裏面電極による面内方向の引張力が作用する。半導体基板の表面に作用する引張力と、半導体基板の裏面に作用する引張力とが相違すると、半導体チップに反りが生じることとなる。この場合に、半導体チップのはんだ接合する面が、被接合部材に対して凹状又は波状に反ると、半導体チップと被接合部材の間のはんだ内に気泡が混入するという問題が生じる。はんだ接合時に気泡が混入すると、はんだ内部に気泡が残留したままはんだ接合されてしまうことになり、半導体装置の電気的特性に影響を与える虞がある。 When a member to be joined such as a lead frame is joined to a semiconductor chip having electrodes formed on both sides by a joining material such as solder as in Patent Document 1, the semiconductor chip may be warped when both are joined by a joining material. There is. In general, the linear expansion coefficients of the front electrode and the back electrode are larger than the linear expansion coefficient of the semiconductor substrate. For this reason, when the temperature of the semiconductor chip is increased for solder bonding, the front surface electrode and the back surface electrode tend to thermally expand larger than the semiconductor substrate. Accordingly, an in-plane tensile force by the surface electrode acts on the surface of the semiconductor substrate, and an in-plane tensile force by the back electrode acts on the back surface of the semiconductor substrate. When the tensile force acting on the surface of the semiconductor substrate is different from the tensile force acting on the back surface of the semiconductor substrate, the semiconductor chip is warped. In this case, if the surface of the semiconductor chip to be solder-joined warps in a concave shape or a wave shape with respect to the member to be joined, there arises a problem that bubbles are mixed in the solder between the semiconductor chip and the member to be joined. If air bubbles are mixed during solder joining, the air bubbles remain inside the solder and are joined by solder, which may affect the electrical characteristics of the semiconductor device.
本明細書では、半導体チップの一方の面に接合材を用いて被接合部材を接合する際に、接合材の内部に気泡が形成されることを抑制する技術を提供する。 The present specification provides a technique for suppressing the formation of bubbles inside a bonding material when bonding a member to be bonded to one surface of a semiconductor chip using the bonding material.
本明細書が開示する半導体装置は、半導体チップと、被接合部材と、を備える。半導体チップは、半導体基板と、第1電極と、第2電極と、を有する。第1電極は、半導体基板の一方の面に配置され、第2電極は半導体基板の他方の面に配置されている。第1電極及び第2電極は、半導体基板よりも大きな線膨張係数を有している。第1電極は、接合材を介して被接合部材に接合されている。接合材の溶融温度において、第1電極の熱膨張により第1電極から半導体基板の一方の面に作用する面内方向の引張力は、上記の溶融温度において、第2電極の熱膨張により第2電極から半導体基板の他方の面に作用する面内方向の引張力以上である。 A semiconductor device disclosed in this specification includes a semiconductor chip and a member to be joined. The semiconductor chip has a semiconductor substrate, a first electrode, and a second electrode. The first electrode is disposed on one surface of the semiconductor substrate, and the second electrode is disposed on the other surface of the semiconductor substrate. The first electrode and the second electrode have a larger linear expansion coefficient than the semiconductor substrate. The first electrode is bonded to the member to be bonded via a bonding material. At the melting temperature of the bonding material, the in-plane tensile force acting on the one surface of the semiconductor substrate from the first electrode due to the thermal expansion of the first electrode is the second due to the thermal expansion of the second electrode at the melting temperature. It is greater than or equal to the in-plane tensile force acting on the other surface of the semiconductor substrate from the electrode.
上記の半導体装置では、接合材の溶融温度において、第1電極の熱膨張により第1電極から半導体基板の一方の面に作用する引張力が、第2電極の熱膨張により第2電極から半導体基板の他方の面に作用する引張力以上となっている。このため、接合材の溶融温度となるまで半導体チップを加熱すると、半導体チップは、第1電極が形成されている面(以下、「半導体チップの一方の面」と称することもある)が被接合部材側に凸となるように反った形状となるか、或いは平坦な形状となる。半導体チップが凸状の場合は、半導体チップの一方の面の中央部分(即ち、凸状に突出した部分)が、接合材と接触している。一方、半導体チップが平坦な形状の場合は、半導体チップの一方の面の全体が、接合材と接触している。上記の半導体装置では、接合材が溶融温度にて溶融し、その後固化することにより、半導体チップの一方の面(即ち、第1電極)が被接合部材に接合される。接合材の溶融温度において半導体チップが被接合部材に対して凸状である場合は、溶融した接合材は、半導体チップの一方の面との接触部分(即ち、半導体チップの一方の面の中央部分)から濡れ広がっていく。従って、接合の過程で接合材内部に気泡が混入し難くなり、接合時に接合材の内部に気泡が形成されることを抑制することができる。同様に、接合材の溶融温度において半導体チップが平坦な形状である場合は、溶融した接合材は、半導体チップの一方の面全体に濡れ広がる。このため、接合の過程で接合材内部に気泡が混入し難くなり、接合時に接合材の内部に気泡が形成されることを抑制することができる。 In the above semiconductor device, at the melting temperature of the bonding material, the tensile force acting on one surface of the semiconductor substrate from the first electrode due to the thermal expansion of the first electrode causes the semiconductor electrode to move from the second electrode to the semiconductor substrate due to the thermal expansion of the second electrode. More than the tensile force acting on the other surface. For this reason, when the semiconductor chip is heated to the melting temperature of the bonding material, the surface of the semiconductor chip on which the first electrode is formed (hereinafter also referred to as “one surface of the semiconductor chip”) is bonded. The shape is warped so as to be convex toward the member side, or a flat shape. When the semiconductor chip is convex, the central portion of one surface of the semiconductor chip (that is, the portion protruding in a convex shape) is in contact with the bonding material. On the other hand, when the semiconductor chip has a flat shape, the entire one surface of the semiconductor chip is in contact with the bonding material. In the above semiconductor device, the bonding material is melted at the melting temperature and then solidified, whereby one surface of the semiconductor chip (that is, the first electrode) is bonded to the member to be bonded. When the semiconductor chip is convex with respect to the member to be joined at the melting temperature of the bonding material, the molten bonding material is in contact with one surface of the semiconductor chip (that is, the central portion of one surface of the semiconductor chip). ) Will spread from the wet. Therefore, it becomes difficult for bubbles to be mixed into the bonding material during the bonding process, and it is possible to suppress the formation of bubbles inside the bonding material during bonding. Similarly, when the semiconductor chip has a flat shape at the melting temperature of the bonding material, the molten bonding material spreads over the entire one surface of the semiconductor chip. For this reason, it becomes difficult for bubbles to be mixed into the bonding material during the bonding process, and it is possible to suppress the formation of bubbles inside the bonding material during bonding.
本明細書が開示する半導体装置の製造方法は、半導体基板準備工程と、電極形成工程と、投入工程と、炉内昇温工程と、降温工程と、を備える。半導体基板準備工程では、半導体素子構造が形成された半導体基板を準備する。電極形成工程では、半導体基板の一方の面に第1電極を形成し、他方の面に第2電極を形成して半導体チップとする。投入工程では、半導体チップの第1電極が接合材を介して被接合部材の一方の面に対向する状態で半導体チップが配置された被接合部材を炉に投入する。炉内昇温工程では、炉内を少なくとも接合材の溶融温度まで昇温して、接合材を溶融する。降温工程では、半導体チップが配置された被接合部材を降温して接合材が固化することで、半導体チップの第1電極を被接合部材の一方の面に接合する。炉内昇温工程では、接合材の溶融温度において、第1電極の熱膨張により第1電極から半導体基板の一方の面に作用する引張力が、第2電極の熱膨張により第2電極から半導体基板の他方の面に作用する引張力以上である。この製造方法によると、半導体チップの一方の面に接合材を用いて被接合部材を接合する際に、接合材の内部に気泡が形成され難い半導体装置を製造することができる。 The method for manufacturing a semiconductor device disclosed in the present specification includes a semiconductor substrate preparation step, an electrode formation step, a charging step, a furnace temperature raising step, and a temperature lowering step. In the semiconductor substrate preparation step, a semiconductor substrate on which a semiconductor element structure is formed is prepared. In the electrode forming step, the first electrode is formed on one surface of the semiconductor substrate, and the second electrode is formed on the other surface to form a semiconductor chip. In the charging step, the member to be bonded on which the semiconductor chip is disposed is charged into the furnace in a state where the first electrode of the semiconductor chip faces one surface of the member to be bonded through the bonding material. In the furnace temperature raising step, the temperature inside the furnace is raised to at least the melting temperature of the bonding material to melt the bonding material. In the temperature lowering process, the first member of the semiconductor chip is bonded to one surface of the member to be bonded by lowering the temperature of the member to be bonded on which the semiconductor chip is arranged and solidifying the bonding material. In the temperature raising process in the furnace, at the melting temperature of the bonding material, the tensile force acting on one surface of the semiconductor substrate from the first electrode due to the thermal expansion of the first electrode causes the semiconductor from the second electrode due to the thermal expansion of the second electrode. It is more than the tensile force acting on the other surface of the substrate. According to this manufacturing method, when a member to be bonded is bonded to one surface of a semiconductor chip using a bonding material, a semiconductor device in which bubbles are not easily formed in the bonding material can be manufactured.
本明細書が開示する技術の詳細、及び、さらなる改良は、発明を実施するための形態、及び、実施例にて詳しく説明する。 Details of the technology disclosed in this specification and further improvements will be described in detail in the detailed description and examples.
以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。 The main features of the embodiments described below are listed. The technical elements described below are independent technical elements and exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. Absent.
(特徴1) 本明細書が開示する半導体装置では、半導体チップの積層方向における第1電極の厚みが、第2電極の厚み以上であってもよい。この構成によると、第1電極の体積が第2電極の体積よりも大きいため、接合材の溶融温度において第1電極の熱膨張により第1電極から半導体基板の一方の面に作用する引張力が、第2電極の熱膨張により第2電極から半導体基板の他方の面に作用する引張力よりも大きくなるように容易に制御することができる。 (Feature 1) In the semiconductor device disclosed in this specification, the thickness of the first electrode in the stacking direction of the semiconductor chips may be equal to or greater than the thickness of the second electrode. According to this configuration, since the volume of the first electrode is larger than the volume of the second electrode, the tensile force acting on one surface of the semiconductor substrate from the first electrode due to the thermal expansion of the first electrode at the melting temperature of the bonding material is The tensile force acting on the other surface of the semiconductor substrate from the second electrode can be easily controlled by the thermal expansion of the second electrode.
(特徴2) 本明細書が開示する半導体装置では、第1電極の線膨張係数は、第2電極の線膨張係数以上であってもよい。この構成によると、第1電極の方が第2電極よりも温度上昇に伴い膨張し易いため、接合材の溶融温度において半導体チップは被接合部材側に凸状に反るか、あるいは平坦な形状となるように容易に制御することができる。 (Feature 2) In the semiconductor device disclosed in this specification, the linear expansion coefficient of the first electrode may be equal to or greater than the linear expansion coefficient of the second electrode. According to this configuration, the first electrode is more likely to expand as the temperature rises than the second electrode. Therefore, the semiconductor chip warps convexly toward the bonded member at the melting temperature of the bonding material, or has a flat shape. Can be easily controlled.
(特徴3) 本明細書が開示する半導体装置では、第1電極の面内方向における表面積が、第2電極の面内方向における表面積以上であってもよい。この構成によると、表面積が大きい分、第1電極のほうが第2電極よりも大きく膨張するため、接合材の溶融温度において半導体チップは被接合部材側に凸状に反るか、あるいは平坦な形状となるように容易に制御することができる。 (Feature 3) In the semiconductor device disclosed in the present specification, the surface area in the in-plane direction of the first electrode may be equal to or greater than the surface area in the in-plane direction of the second electrode. According to this configuration, since the first electrode expands more than the second electrode due to the larger surface area, the semiconductor chip warps convexly toward the bonded member at the melting temperature of the bonding material, or has a flat shape. Can be easily controlled.
(特徴4) 本明細書が開示する半導体装置では、第1電極と第2電極の少なくとも一方は、単層又は複数の層により構成されていてもよい。この構成によると、半導体チップの一方の面及び/又は他方の面に、被接合部材や接続導体などを適切に接続することができる。 (Feature 4) In the semiconductor device disclosed in this specification, at least one of the first electrode and the second electrode may be formed of a single layer or a plurality of layers. According to this configuration, the member to be joined, the connection conductor, and the like can be appropriately connected to one surface and / or the other surface of the semiconductor chip.
(特徴5) 本明細書が開示する半導体装置では、第2電極は、第1層と、第2層と、を有していてもよい。第1層は、半導体基板の他方の面に分離して配置された複数の部分を有していてもよい。隣接する部分の間には絶縁層が配置されていてもよい。第2層は、第1層の各部分及び絶縁層の露出面の少なくとも一部を覆うとともに、第1層の各部分及び絶縁層に跨って配置されていてもよい。第2層の線膨張係数は、第1層の線膨張係数及び絶縁層の線膨張係数以下であってもよい。この構成によると、温度上昇に伴い第1層及び絶縁層がそれぞれ異なる線膨張係数で熱膨張することが第2層により抑制される。即ち、半導体基板の他方の面に、箇所によって異なる引張力が作用することが抑制される。このため、半導体チップが波状に変形する(即ち、被接合部材に対して局所的に凹状に反る)ことが抑制され、接合材の内部に気泡が形成されることを抑制することができる。 (Feature 5) In the semiconductor device disclosed in this specification, the second electrode may include a first layer and a second layer. The first layer may have a plurality of portions arranged separately on the other surface of the semiconductor substrate. An insulating layer may be disposed between adjacent portions. The second layer may cover each part of the first layer and at least a part of the exposed surface of the insulating layer, and may be disposed across each part of the first layer and the insulating layer. The linear expansion coefficient of the second layer may be less than or equal to the linear expansion coefficient of the first layer and the linear expansion coefficient of the insulating layer. According to this configuration, the second layer suppresses thermal expansion of the first layer and the insulating layer with different linear expansion coefficients as the temperature rises. That is, it is possible to suppress a tensile force that varies depending on the location on the other surface of the semiconductor substrate. For this reason, it can suppress that a semiconductor chip deform | transforms into a wave shape (namely, it warps in a concave shape locally with respect to a to-be-joined member), and can suppress that a bubble is formed inside a joining material.
(特徴6) 本明細書が開示する半導体装置の製造方法は、電極形成工程において、半導体基板の他方の面に、第2電極として第1層と、第2層が形成されるとともに、絶縁層が形成されてもよい。第1層は、半導体基板の他方の面に分離して形成された複数の部分を有していてもよい。絶縁層は、隣接する部分の間に形成されてもよい。第2層は、第1層及び絶縁層を構成する材料の線膨張係数以下の材料により構成されており、第1層及び絶縁層の露出面の少なくとも一部を覆うように、マスクスパッタ法を用いて形成されてもよい。この製造方法によると、被接合部材に接合材を用いて半導体チップの一方の面を接合する際に、接合材の内部に気泡が形成され難い半導体装置を製造することができる。 (Feature 6) In the method for manufacturing a semiconductor device disclosed in this specification, in the electrode formation step, the first layer and the second layer are formed as the second electrode on the other surface of the semiconductor substrate, and the insulating layer May be formed. The first layer may have a plurality of portions formed separately on the other surface of the semiconductor substrate. The insulating layer may be formed between adjacent portions. The second layer is made of a material having a coefficient of linear expansion equal to or less than that of the material constituting the first layer and the insulating layer, and mask sputtering is performed so as to cover at least a part of the exposed surface of the first layer and the insulating layer. May be formed. According to this manufacturing method, when bonding one surface of the semiconductor chip to the member to be bonded using the bonding material, it is possible to manufacture a semiconductor device in which bubbles are not easily formed inside the bonding material.
本実施例の半導体装置10について説明する。図1に示すように、半導体装置10は半導体基板12を備えている。半導体基板12には絶縁ゲート型の半導体素子構造が形成されている。半導体基板12にはSi基板が用いられる。半導体基板12の裏面12aには、裏面電極14が形成されている。裏面電極14は、4層の金属膜から成り、裏面12a側から順にAl膜、Ti膜、Ni膜、Au膜により構成されている。裏面電極14はコレクタ電極として機能する。一方、半導体基板12の表面12bには、表面電極16が形成されている。表面電極16にはAlSiが用いられる。表面電極16の外周部には、絶縁層22が形成されている。絶縁層22は、表面電極16の端面及び外周部の表面の一部を覆っている。絶縁層22には、ポリイミドが用いられる。表面電極16の表面及び絶縁層22の表面の一部には、表面電極18が形成されている。表面電極18は、表面電極16及び絶縁層22に跨って形成されている。表面電極18は、2層の金属膜から成り、表面電極16及び絶縁層22の表面側から順に、Ni膜、Au膜により構成されている。表面電極16及び表面電極18により、金属電極20が構成されている。金属電極20はエミッタ電極として機能する。半導体基板12、裏面電極14、金属電極20及び絶縁層22により、IGBTとして機能する半導体チップ24が構成されている。本実施例では、裏面電極14の厚みt1(半導体チップ24の積層方向(図1の上下方向)の厚み)は、金属電極20の厚みt2よりも大きくされている(後述)。なお、裏面電極14は「第1電極」の一例に相当し、金属電極20は「第2電極」の一例に相当する。また、半導体基板12の裏面12aは「半導体基板の一方の面」の一例に相当し、表面12bは「半導体基板の他方の面」の一例に相当する。
The
裏面電極14(即ち、半導体チップ24の裏面24a)には、リードフレーム30がはんだ26を介して接合されている。同様に、金属電極20(即ち、半導体チップ24の表面24b)には、リードフレーム32がはんだ28を介して接合されている。後で詳述するが、本実施例でははんだ接合はリフロー法を用いて行う。リードフレーム30、32にはCuが用いられるが、これに限られない。半導体チップ24及びリードフレーム30、32は、エポキシ樹脂などの熱硬化性樹脂(図示省略)により一体的に樹脂封止されている。これにより、半導体装置10が構成されている。即ち、半導体装置10は、両面接合型の半導体装置である。なお、はんだ26は「接合材」の一例に相当し、リードフレーム30は「被接合部材」の一例に相当し、リードフレーム30の表面30aは、「被接合部材の一方の面」の一例に相当する。
A
次に、半導体チップ24を構成する半導体基板12、裏面電極14及び金属電極20の20[°C]における線膨張係数の大小関係について説明する。半導体基板12を構成するSiの線膨張係数はおよそ2.6[ppm/K]である。裏面電極14を構成するAl、Ti、Ni、Auの線膨張係数はそれぞれおよそ、23[ppm/K]、8.6[ppm/K]、13[ppm/K]、14[ppm/K]である。金属電極20を構成するAlSi、Ni、Auの内、AlSiの線膨張係数はおよそ20[ppm/K]である。このため、裏面電極14を構成する4層の金属膜による、裏面電極14の実効的な線膨張係数(即ち、裏面電極14を1つの部材とみなしたときの実質的な線膨張係数)は、半導体基板12の線膨張係数より大きい。また、金属電極20を構成する各金属膜による金属電極20の実効的な線膨張係数(即ち、金属電極20を1つの部材とみなしたときの実質的な線膨張係数)も、半導体基板12の線膨張係数より大きい。
Next, the magnitude relationship of the linear expansion coefficient at 20 [° C.] of the
次に、裏面電極14の厚みt1と金属電極20の厚みt2の関係について具体的に説明する。一般に、リフロー法によるはんだ接合では、はんだは200〜300[°C]で溶融する。リフロー法により、はんだが溶融する温度まで半導体チップ24を昇温していくと、半導体基板12、裏面電極14及び金属電極20は、それぞれ熱膨張しようとする。裏面電極14は半導体基板12よりも大きな線膨張係数を有するため、裏面電極14は半導体基板12よりも大きく熱膨張しようとする。しかしながら、裏面電極14は半導体基板12の裏面12aによって拘束されているため、裏面電極14が熱膨張することにより、裏面電極14は半導体基板12の裏面12aに面内方向の引張力を作用させる。この引張力は、裏面電極14の体積、実効的な線膨張係数及び温度変化を因数として含んでいる。同様に、金属電極20は半導体基板12よりも大きな線膨張係数を有するため、金属電極20は半導体基板12よりも大きく熱膨張しようとする。しかしながら、金属電極20は半導体基板12の表面12bによって拘束されているため、金属電極20が熱膨張することにより、金属電極20は半導体基板12の表面12bに面内方向の引張力を作用させる。この引張力は、金属電極20の体積、実効的な線膨張係数及び温度変化を因数として含んでいる。本実施例では、裏面電極14の厚みt1を、金属電極20の厚みt2よりも大きくするとともにその表面積を調整し(即ち、裏面電極14の体積を金属電極20の体積よりも大きくし)、かつ、各電極14,20の実効的な線膨張係数及び縦弾性係数を調整することにより、はんだ溶融温度において裏面電極14から半導体基板12の裏面12aに作用する引張力が、金属電極20から半導体基板12の表面12bに作用する引張力よりも大きくなるようにしている。
Next, the relationship between the thickness t1 of the
(半導体装置の製造方法)
次に、半導体装置10の製造方法について、図11から図15を参照して説明する。半導体装置10の製造方法では、半導体基板準備工程、電極形成工程、投入工程、炉内昇温工程、降温工程、上部リードフレーム接合工程、樹脂層形成工程を実施することによって、半導体装置10を製造する。
(Method for manufacturing semiconductor device)
Next, a method for manufacturing the
(半導体基板準備工程、電極形成工程)
まず、図11に示すように、半導体基板12を準備する。半導体基板12には半導体素子構造が形成されている。半導体素子構造の形成方法は従来公知の方法であるため説明を省略する。次に、スパッタ法などで半導体基板12の裏面12aに裏面電極14を形成し、表面12bに表面電極16を形成する。続いて、表面電極16の外周部をエッチングし、半導体基板12の表面12b及び表面電極16の表面に公知の方法によって絶縁層22を形成する。次いで、絶縁層22を、外周部を残してエッチングし、表面電極16を露出させ、その表面にマスクスパッタ法を用いて表面電極18を形成する。表面電極16と表面電極18により金属電極20が形成される。これにより、半導体チップ24が形成される。裏面電極14の厚みt1は金属電極20の厚みt2よりも大きくされている。より詳細には、半導体チップ24をはんだ26の溶融温度まで昇温したときに裏面電極14が熱膨張して半導体基板裏面12aに作用する引張力が、金属電極20が熱膨張して半導体基板表面12bに作用する引張力よりも大きくなるようにt1とt2の値を設定している。なお、t1のt2に対する比率は、各電極14,20を構成する材料の種類や厚みを考慮して決定される。なお、半導体装置10の製造方法では、表面電極18をマスクスパッタ法により形成したが、これに限られず、例えば無電解めっき法を用いて表面電極を形成してもよい。
(Semiconductor substrate preparation process, electrode formation process)
First, as shown in FIG. 11, a
(投入工程)
次に、図12に示すように、リードフレーム30の表面30aにはんだ箔(以下、はんだ26と称する)を置き、その表面に半導体チップ24の裏面電極14が接するように半導体チップ24を配置する。即ち、裏面電極14は、はんだ26を介してリードフレーム30の表面30aに対向している。半導体チップ24を配置したリードフレーム30をリフロー炉に投入する。なお、この時点ではリフロー炉内は常温となっている。
(Input process)
Next, as shown in FIG. 12, a solder foil (hereinafter referred to as solder 26) is placed on the
(炉内昇温工程)
続いて、半導体チップ24を配置したリードフレーム30が投入されたリフロー炉を、はんだ26の溶融温度まで徐々に昇温する。リフロー炉を昇温していくと、半導体基板12と裏面電極14と金属電極20はそれぞれ熱膨張し、これらの線膨張係数の差によって、半導体基板12の裏面12aと表面12bに引張力が作用する。裏面電極14の厚みt1と金属電極20の厚みt2は、はんだ溶融温度において半導体基板裏面12aに作用する引張力の方が、半導体基板表面12bに作用する引張力よりも大きくなるように設定されている。このため、図13に示すように、リフロー炉を昇温していくと、半導体チップ24がリードフレーム30に対して凸となるように反っていき、半導体チップ24は凸状の部分ではんだ26と接触する。炉内がはんだ26の溶融温度まで昇温すると、図14に示すように、はんだ26は溶融を開始し、半導体チップ24との接触部分から濡れ広がる。
(In-furnace heating process)
Subsequently, the temperature of the reflow furnace in which the
(降温工程)
次いで、リフロー炉を常温まで徐々に降温する。リフロー炉を降温していくと、図15に示すように、半導体チップ24は常温時の形状に戻っていくとともに、はんだ26が固化していく。これにより、半導体チップ24の裏面電極14にリードフレーム30の表面30aがはんだ接合される。
(Cooling process)
Next, the reflow furnace is gradually cooled to room temperature. When the temperature of the reflow furnace is lowered, as shown in FIG. 15, the
(上部リードフレーム接合工程)
次に、金属電極20にリードフレーム32(即ち、上部リードフレーム)をはんだ接合する。方法は裏面電極14にリードフレーム30をはんだ接合する方法と同様であるため、説明は省略する。
(Upper lead frame joining process)
Next, the lead frame 32 (that is, the upper lead frame) is soldered to the
(樹脂層形成工程)
次に、熱硬化性樹脂を射出成形して、半導体チップ24を樹脂で封止する。射出成形の方法は従来公知であるため、説明は省略する。熱硬化性樹脂には、例えばエポキシ樹脂が用いられるが、これに限定されない。射出成形により形成された樹脂層は、半導体チップ24の露出面全体、及びリードフレーム30,32の一部を覆うように形成される。その後、リードフレーム30,32が半導体チップ24に接している面とは反対側の面に形成されている樹脂層が、CMP法などを用いて除去される。なお、研磨方法はCMP法に限られない。
(Resin layer forming process)
Next, a thermosetting resin is injection-molded, and the
以上に説明した製造方法により、図1に示す半導体装置10が製造される。
The
本実施例の半導体装置10の作用効果について、従来の半導体チップ124(比較例1)と比較しながら説明する。図2は、従来の半導体チップ124の縦断面図を示す。半導体チップ124は、本実施例の半導体チップ24と同一の材料により構成されているが、金属電極120の厚みt4が、裏面電極114の厚みt3より大きい点で本実施例の半導体チップ24と異なっている。図3は、リフロー法により従来の半導体チップ124の裏面電極114にリードフレーム30をはんだ接合する過程を示す。まず、常温下にてリードフレーム30の表面30aにはんだ126を印刷し、その上に半導体チップ124を載せる。次に、半導体チップ124を載せたリードフレーム30をリフロー炉に投入し、炉内を徐々に昇温する。比較例1では、上述したようにt3<t4であるため、裏面電極114及び金属電極120の実効的な線膨張係数の値によっては、昇温過程において裏面電極114から半導体基板12の裏面12aに作用する引張力は、金属電極120から半導体基板12の表面12bに作用する引張力よりも小さくなる。これにより、半導体基板12は金属電極120側の表面が裏面電極114側の表面よりも大きく熱膨張するため、半導体チップ124はリードフレーム30に対して凹となるように反る。すると、半導体チップ裏面124aとはんだ126の表面との間には隙間50が形成され、半導体チップ裏面124aの外周部分のみがはんだ126と接触することになる。図3から明らかなように、隙間50は閉じられた空間である。
The effects of the
炉内がさらに昇温されてはんだ126の溶融温度に達すると、はんだ126は半導体チップ裏面124aとの接触部分から濡れ広がり、接触部分から接合していく。このとき、隙間50は半導体チップ裏面124aの外周部分に取り囲まれているため、隙間50内の空気は外部に抜け難く、はんだ接合の過程ではんだ126内に取り込まれ、気泡52となる。この結果、半導体チップ124が降温してその形状が昇温前の形状に戻っても、はんだ内部には気泡52が残留してしまう。
When the inside of the furnace is further heated to reach the melting temperature of the
一方、図4は、リフロー法により本実施例の半導体チップ24の裏面電極14にリードフレーム30をはんだ接合する過程を模式的に示している。既に説明したように、従来と同様の方法でリードフレーム30にはんだ26を介して半導体チップ24を載せる。次に、半導体チップ24を載せたリードフレーム30をリフロー炉に投入し、炉内を徐々に昇温する。上述したように、本実施例の半導体チップ24は、昇温すると裏面電極14から半導体基板12の裏面12aに作用する引張力の方が、金属電極20から半導体基板12の表面12bに作用する引張力よりも大きくなる。これにより、半導体チップ24はリードフレーム30に対して凸となるように反るため、半導体チップ24は、裏面24aの中央部分(即ち、リードフレーム30に対して突出している部分)がはんだ26と接触することになる。このとき、半導体チップ裏面24aとはんだ26の表面との間には、隙間54が形成される。図4から明らかなように、隙間54は外部に開かれた空間である。
On the other hand, FIG. 4 schematically shows a process of soldering the
炉内がさらに昇温されてはんだ26の溶融温度に達すると、はんだ26は、半導体チップ裏面24aとの接触部分から濡れ広がり、裏面24aの中央部分から放射状に接合していく。このとき、隙間54は外部に開かれた空間であるため、隙間54の空気は、はんだ26が放射状に濡れ広がる過程で外部に押し出される。従って、はんだ26には空気が取り込まれ難くなり、はんだ接合完了時にはんだ26内に気泡が形成されることを抑制することができる。これにより、はんだ内部に気泡が形成されることに起因して、半導体装置10の熱伝導率が低下したり、電気伝導度が低下したりすることを抑制することができる。
When the inside of the furnace is further heated to reach the melting temperature of the
なお、半導体チップ124がはんだ溶融温度にてリードフレーム30に対して凹となるように反る現象は、両面接合型の半導体装置に特によく見られる現象である。即ち、両面接合型の半導体装置では、半導体チップの表面電極上にリードフレーム等を適切にはんだ接合するため、表面電極上にNi層及びAu層からなる表面電極を形成する。はんだ接合するとNi層の一部が消失してはんだ接合強度が低下することがあるため、一般に、Ni層はある程度厚く作られる。このため、両面接合型の半導体装置では、半導体チップ124のように、表面電極116及び表面電極118の合計の厚みt4が、裏面電極114の厚みt3よりも大きくなることが多い。このような半導体装置では、上述したように、半導体チップの裏面電極にリードフレームをはんだ接合する際、はんだに気泡が混入してしまう場合がある。この問題は、本発明者が鋭意研究した結果得た新たな知見であり、本明細書が開示する技術は、この知見に基づく問題を解決するために提供されたものである。本明細書が開示する技術を用いることにより、両面接合型の半導体装置においても、はんだに気泡が形成され難い半導体装置を製造することができる。なお、本明細書が開示する技術は両面接合型の半導体装置に限られず、例えば、半導体チップの片面のみがリードフレーム等に接合されている半導体装置にも用いることができることは言うまでもない。また、裏面電極及び/又は金属電極が1種類の材料により形成されていてもよい。
The phenomenon that the
次に、図5を参照して実施例2について説明する。以下では、実施例1と相違する点についてのみ説明し、実施例1と同一の構成についてはその詳細な説明を省略する。 Next, Example 2 will be described with reference to FIG. Hereinafter, only differences from the first embodiment will be described, and detailed description of the same configurations as those of the first embodiment will be omitted.
実施例2の半導体チップ224は、実施例1の半導体チップ24と同一の材料により構成されているが、裏面電極214の厚みt5が、金属電極220の厚みt6と略同一とされている点で半導体チップ24と異なる。また、本実施例では、裏面電極214の実効的な線膨張係数が、金属電極220の実効的な線膨張係数よりも大きくなるように、裏面電極214及び金属電極220を構成する各金属膜の厚みが調整されている。
The
この構成によると、リフロー法を用いて半導体チップ224を昇温していくと、裏面電極214と金属電極220の体積は略同一であるため、金属電極220よりも実効的な線膨張係数が大きい裏面電極214の方が、より大きく熱膨張しようとする。このため、裏面電極214の熱膨張により裏面電極214から半導体基板12の裏面12aに作用する引張力が、金属電極220の熱膨張により金属電極220から半導体基板12の表面12bに作用する引張力よりも大きくなる。従って、半導体チップ224はリードフレーム30に対して凸となるように反る。従って、実施例2の半導体チップ224を備える半導体装置も、実施例1の半導体装置10と同様の作用効果を奏する。なお、本実施例では裏面電極214の厚みt5と金属電極220の厚みt6を略同一としたが、金属電極220に対する裏面電極214の実効的な線膨張係数の差を大きくして半導体基板12の裏面12aに作用する引張力が表面12bに作用する引張力よりも大きくなれば、裏面電極214の厚みt5は金属電極220の厚みt6より小さくてもよい。
According to this configuration, when the temperature of the
即ち、実施例1では裏面電極14の体積を金属電極20の体積よりも大きくすることにより、裏面電極14に起因する引張力が金属電極20に起因する引張力よりも大きくなるようにしたのに対し、本実施例では、裏面電極214の実効的な線膨張係数を、金属電極220の実効的な線膨張係数よりも大きくすることにより、裏面電極214に起因する引張力が金属電極220に起因する引張力よりも大きくなるようにしている。
That is, in Example 1, the volume of the
次に、図6を参照して実施例3について説明する。以下では、実施例1と相違する点についてのみ説明し、実施例1と同一の構成についてはその詳細な説明を省略する。 Next, Embodiment 3 will be described with reference to FIG. Hereinafter, only differences from the first embodiment will be described, and detailed description of the same configurations as those of the first embodiment will be omitted.
実施例3の半導体チップ324では、半導体基板12の裏面12aに裏面電極314が形成されている。裏面電極314は、複数の金属膜34と、金属膜36により構成されている。複数の金属膜34はAlから成り、半導体基板12の裏面12aにストライプ状に形成されている。複数の金属膜34は、紙面の左右方向に所定の間隔を空けて配置され、それぞれが紙面奥行き方向に延びている。金属膜36は4層の金属膜から成り、上から順にAl膜、Ti膜、Ni膜、Au膜により構成されている。金属膜36は、半導体基板12の裏面12a、各金属膜34の側面及び裏面に跨って、連続した膜として形成されている。このため、金属膜36の裏面(即ち、半導体チップ324の裏面324a)にはストライプ状の段差が形成される。この結果、半導体チップ324の裏面324aの表面積は、半導体チップ324の表面324bの表面積よりも大きくなる。一般に、材料の表面積を大きくすることにより、材料の膨張量は大きくなる。本実施例では、裏面電極314の裏面324aに段差を形成することにより、裏面324aの表面積を金属電極20の表面324bの表面積よりも大きくしている。このため、裏面電極314の裏面324aの膨張量が金属電極20の表面324bの膨張量よりも大きくなる。別言すれば、裏面電極314の面内方向における膨張量が、金属電極20の面内方向における膨張量よりも大きくなる。これにより、裏面電極314に起因する引張力が金属電極20に起因する引張力よりも大きくなるようにしている。この構成によっても、実施例1の半導体装置10と同様の作用効果を奏する。
In the
即ち、実施例2では金属膜の材料を適宜選択することにより両面電極の実効的な線膨張係数の大小関係を調整しているのに対し、実施例3では各層の形状を変えて表面積を大きくすることにより両面電極の膨張量の大小関係を調整している。 That is, in Example 2, the magnitude relationship between the effective linear expansion coefficients of the double-sided electrodes is adjusted by appropriately selecting the material of the metal film, whereas in Example 3, the surface area is increased by changing the shape of each layer. By doing so, the magnitude relationship between the expansion amounts of the double-sided electrodes is adjusted.
次に、図7、8を参照して実施例4について説明する。以下では、実施例1と相違する点についてのみ説明し、実施例1と同一の構成についてはその詳細な説明を省略する。 Next, Example 4 will be described with reference to FIGS. Hereinafter, only differences from the first embodiment will be described, and detailed description of the same configurations as those of the first embodiment will be omitted.
図7は、実施例4の半導体チップ424の縦断面図を示し、図8は、半導体チップ424の平面図を示す。なお、図7は、図8の半導体チップ424のVIII−VIII線における縦断面図に相当する。厳密には、図7は、図8に示す平面図において、矩形状の絶縁層422(後述)の左端から右端までの縦断面図である。また、図8では、図を見易くするために表面電極418(後述)を二点鎖線で示し、表面電極416cの図示を省略している。図7,8に示すように、本実施例では、半導体基板12の表面12b上に複数の表面電極416(416a〜416c)が所定の間隔を空けて(分離して)形成されている点で、実施例1〜3と異なっている。表面電極416aと表面電極416bは平面視した状態で矩形状をなしており、略同一の大きさを有する。表面電極416aと表面電極416bは半導体基板12の表面12bに間隔を空けて形成されており、その間には、配線層として機能する3つの表面電極416cが形成されている。表面電極416a〜416cは、隣接する端面同士が互いに平行となっている。表面電極416にはAlSiが用いられる。
FIG. 7 is a longitudinal sectional view of the
表面電極416a、416bの外周部、及び隣接する表面電極416の間には、絶縁層422が形成されている。具体的には、絶縁層422は、表面電極416a、416bの端面及び外周部の表面の一部を覆うとともに、表面電極416cの端面及び表面全体を覆うように形成されている。図8に示すように、絶縁層422の輪郭は矩形状であり、表面電極416a、416bの外周部を除く表面が露出するように形成されている。絶縁層422にはポリイミドが用いられる。
An insulating
表面電極416a,416bの露出面及び絶縁層422の外周部を除く表面(即ち、図8の二点鎖線で示す範囲)には、表面電極418が形成されている。表面電極418は連続した一続きの金属膜であり、表面電極416及び絶縁層422に跨って形成されている。後で詳しく説明するが、表面電極418はマスクスパッタ法で形成されている。表面電極418は、下から順に、Ni膜、Au膜により構成されている。表面電極416及び表面電極418により、金属電極420が構成されている。ここで、表面電極416、絶縁層422、及び表面電極418を構成する材料の線膨張係数の大小関係について説明する。ポリイミドの線膨張係数はおよそ40[ppm/K]である。このため、表面電極418を構成する材料(Ni,Au)の線膨張係数は、表面電極416を構成する材料(AlSi)及び絶縁層422を構成する材料(ポリイミド)の線膨張係数より小さくされている。また、本実施例では、裏面電極14の厚みt7を金属電極420の厚みt8よりも大きくして、はんだ溶融温度において裏面電極14から半導体基板12の裏面12aに作用する引張力が、金属電極420から半導体基板12の表面12bに作用する引張力よりも大きくなるようにしている。また、図8に示すように、半導体基板12の表面12bには、ゲートパッド38が形成されている。ゲートパッド38は従来公知の機能を備える部材であるため、その説明は省略する。なお、表面電極416は「第1層」の一例に相当し、表面電極418は「第2層」の一例に相当する。
A
本実施例の半導体装置の作用効果について、従来の半導体チップ524(比較例2)を参照しながら説明する。図9は、従来の半導体チップ524の縦断面図を示す。半導体チップ524は、本実施例の半導体チップ424と同一の材料により構成されているが、表面電極518(518a,518b)が無電解めっき法で形成されている点で、本実施例の半導体チップ424と異なっている。無電解めっき法では、表面電極518は表面電極416a,416bの露出面上にのみ形成される。このため、表面電極416aと表面電極518aにより構成される金属電極520aと、表面電極416bと表面電極518bにより構成される金属電極520bは、半導体基板12の表面12bに間隔を空けて形成されている。ここで、絶縁層422の線膨張係数は、金属電極520の実効的な線膨張係数より大きい。従って、半導体基板12の表面12bには、箇所によって異なる線膨張係数を有する部材が配されていることになる。
The effects of the semiconductor device of this example will be described with reference to a conventional semiconductor chip 524 (Comparative Example 2). FIG. 9 shows a longitudinal sectional view of a
図10は、リフロー法により従来の半導体チップ524の裏面電極114にリードフレーム30をはんだ接合する過程を示す。まず、図3と同様の手順でリードフレーム30の表面30aにはんだ526を介して半導体チップ524を載せる。次に、半導体チップ524を載せたリードフレーム30をリフロー炉に投入し、炉内を徐々に昇温する。すると、絶縁層422は金属電極520よりも大きく熱膨張しようとする。また、絶縁層422は裏面電極114よりも線膨張係数が大きい。この結果、裏面電極114の厚みと絶縁層422の厚みとの大小関係と、裏面電極114と絶縁層422の縦弾性係数によっては、半導体チップ524が波状(即ち、リードフレーム30に対して局所的に凹となるように反る)に反る場合がある。半導体チップ524が波状に反ると、半導体チップ裏面524aとはんだ526の表面との間には隙間56が形成され、半導体チップ524がリードフレーム30に対して凸となっている部分とはんだ526が接触することになる。この場合も、図3の半導体チップ124と同様に、炉内がさらに昇温されてはんだ526の溶融温度に達すると、はんだ526は半導体チップ裏面524aとの接触部分から濡れ広がり、接触部分から接合していく。このとき、隙間56は上記の接触部分に取り囲まれているため、隙間56内の空気は外部に抜け難く、はんだ接合の過程ではんだ526内に取り込まれ、気泡58となる。この結果、半導体チップ524が降温してその形状が昇温前の形状に戻っても、はんだ内部には気泡58が残留してしまう。
FIG. 10 shows a process of soldering the
一方、本実施例では、表面電極416a,416bの露出面及び絶縁層422の外周部を除く表面に、表面電極416及び絶縁層422よりも小さい線膨張係数を有する表面電極418を、一続きの連続した金属膜として形成している。このため、リフロー法の昇温過程において、表面電極416及び絶縁層422がそれぞれ異なる線膨張係数で熱膨張しようとしても、それらの表面を覆う表面電極418が熱膨張する度合いが表面電極416及び絶縁層422が熱膨張する度合いよりも小さいため、表面電極416及び絶縁層422がそれぞれ異なる線膨張係数で熱膨張することが表面電極418によって抑制される。別言すれば、表面電極416と絶縁層422との線膨張係数の差が、それらの表面を覆う表面電極418によって緩和される。このため、半導体基板表面12bに、箇所によって異なる引張力が作用することが抑制される。従って、半導体チップ424がリードフレーム30に対して局所的に凹となるように反ることが抑制される。また、本実施例の半導体チップ424は、t7>t8とすることによりはんだ溶融温度において裏面電極14が半導体基板12の裏面12aに作用する引張力が、金属電極420が半導体基板12の表面12bに作用する引張力よりも大きくなるようにしている。このため、半導体チップ424を昇温するとリードフレーム30に対して凸となるように反るため、リフロー法を用いて半導体チップ424の裏面電極14にリードフレーム30を接合する際に、はんだ内部に気泡が形成されることを抑制することができる。なお、本実施例では、裏面電極14と金属電極420の厚みの大小関係を調節することにより、裏面電極14に起因する引張力を金属電極420に起因する引張力よりも大きくしたが、これに限られない。例えば、裏面電極14と金属電極420の実効的な線膨張係数の大小関係を調節することにより裏面電極14に起因する引張力を金属電極420に起因する引張力よりも大きくしてもよい。
On the other hand, in this embodiment, the
なお、実施例4の半導体チップ424を備える半導体装置は、上述した半導体装置10とほぼ同様の製造方法で製造することができるが、以下の点で半導体装置10の製造方法と異なる。即ち、半導体チップ424を備える半導体装置は、表面電極418をマスクスパッタ法により形成する。即ち、無電解めっき法は用いられない。マスクスパッタ法を用いることにより、表面電極416a,416bの露出面だけでなく、絶縁層422の表面にも、表面電極418を連続した一続きの金属膜として形成することができる。また、表面電極418を構成する材料には、表面電極416及び絶縁層422を構成する材料よりも線膨張係数が小さい材料が用いられる。なお、表面電極418が表面電極416a,416bの露出面、及び絶縁層422の外周部を除く表面に連続した一続きの金属膜として形成される方法であれば、マスクスパッタ法以外の方法が用いられてもよい。
A semiconductor device including the
以上、本明細書が開示する技術の実施例について詳細に説明したが、これらは例示にすぎず、本明細書が開示する半導体装置及び半導体装置の製造方法は、上記の実施例を様々に変形、変更したものが含まれる。 Although the embodiments of the technology disclosed in the present specification have been described in detail above, these are merely examples, and the semiconductor device and the manufacturing method of the semiconductor device disclosed in the present specification are variously modified. , Changes included.
例えば、上記の実施例では常温時、及びリードフレーム30の接合完了後の半導体チップの形状を平坦であるものとして図示しているが、はんだ溶融温度において半導体チップがリードフレーム30に対して凸となるように反る構成であれば、常温時、及びリードフレーム30の接合完了後の半導体チップの形状はどのような形状であってもよい。即ち、リードフレーム30に対して凹となっていてもよいし、凸となっていてもよい。
For example, in the above embodiment, the shape of the semiconductor chip is illustrated as being flat at normal temperature and after completion of the joining of the
また、上部リードフレーム接合工程では、はんだ溶融温度において半導体チップがリードフレーム32(即ち、上部リードフレーム)に対して凹となるように反ることが考えられる。しかしながら、半導体チップの上面に上部リードフレームを接合する際は、半導体チップの裏面に下部リードフレームが接合されており、半導体チップの表面と裏面に作用する引張力の大きさが変化する。このため、上部リードフレーム接合工程においても、半導体チップがリードフレーム32(即ち、上部リードフレーム)に対して凸となるように反っているものと思われる。実際、本明細書が開示する技術を用いて半導体装置を製造したところ、半導体チップの金属電極にリードフレーム32を接合する際には、はんだ内部に気泡が形成される問題は起こらなかった。一方、裏面電極にリードフレーム30を接合する際には、はんだ内部に気泡が形成される問題は大幅に改善した。このため、本明細書が開示する技術は両面接合型の半導体装置に有用であることが確認された。
Further, in the upper lead frame joining step, it is conceivable that the semiconductor chip warps so as to be concave with respect to the lead frame 32 (that is, the upper lead frame) at the solder melting temperature. However, when the upper lead frame is bonded to the upper surface of the semiconductor chip, the lower lead frame is bonded to the back surface of the semiconductor chip, and the magnitude of the tensile force acting on the front and back surfaces of the semiconductor chip changes. For this reason, it is considered that the semiconductor chip is warped so as to be convex with respect to the lead frame 32 (that is, the upper lead frame) also in the upper lead frame joining step. Actually, when a semiconductor device was manufactured using the technique disclosed in this specification, when the
また、上記の実施例では下部リードフレームを接合する工程と上部リードフレームを接合する工程が別々に実施されたが、上下のリードフレームを半導体チップに同時に接合してもよい。具体的には、下部リードフレームの表面にはんだ箔を置き、その表面に半導体チップを配置する。そして、半導体チップの表面にはんだ箔(下部リードフレームの表面に置いたはんだ箔と同じ材質)を置き、その表面に上部リードフレームを配置する。これをリフロー炉に投入し、昇温してはんだ箔を溶融させた後に、降温してはんだを固化させる。こうすることで、上下のリードフレームは同時に半導体チップに接合される。この場合も、下部リードフレームを接合するためのはんだの内部に気泡が形成される問題は大幅に改善された。また、上部リードフレームを接合するためのはんだの内部に気泡が形成される問題は起こらなかった。この方法によれば、上部リードフレームと下部リードフレームを別々に接合する製造方法と比較して、工程数を低減でき、コストを低減することができる。なお、半導体チップの表面と上部リードフレームとの間には金属ブロックが配置されてもよい。 In the above-described embodiment, the step of bonding the lower lead frame and the step of bonding the upper lead frame are performed separately, but the upper and lower lead frames may be bonded to the semiconductor chip simultaneously. Specifically, a solder foil is placed on the surface of the lower lead frame, and a semiconductor chip is placed on the surface. A solder foil (the same material as the solder foil placed on the surface of the lower lead frame) is placed on the surface of the semiconductor chip, and the upper lead frame is placed on the surface. This is put into a reflow furnace, the temperature is raised to melt the solder foil, and the temperature is lowered to solidify the solder. By doing so, the upper and lower lead frames are simultaneously bonded to the semiconductor chip. Also in this case, the problem that bubbles are formed inside the solder for joining the lower lead frame is greatly improved. Also, there was no problem that bubbles were formed inside the solder for joining the upper lead frame. According to this method, the number of steps can be reduced and the cost can be reduced as compared to a manufacturing method in which the upper lead frame and the lower lead frame are separately joined. A metal block may be disposed between the surface of the semiconductor chip and the upper lead frame.
また、上記の実施例における各材料の、半導体基板表面における直交する2方向の線膨張係数は略同一である。このため、半導体チップを昇温すると、各材料は半導体基板表面方向において略等しい割合で熱膨張する。また、一般に線膨張係数は温度依存性を有する係数であるため、半導体チップを常温からはんだ溶融温度まで昇温する過程で線膨張係数の数値も変化する。このため、はんだ溶融温度において半導体基板裏面に作用する引張力が半導体基板表面に作用する引張力よりも大きくなるように、裏面電極及び金属電極の実効的な線膨張係数の値を設定することが好ましい。 Further, the linear expansion coefficients of the respective materials in the above-described embodiments in the two orthogonal directions on the surface of the semiconductor substrate are substantially the same. For this reason, when the temperature of the semiconductor chip is raised, each material thermally expands at a substantially equal rate in the surface direction of the semiconductor substrate. In general, the coefficient of linear expansion is a coefficient having temperature dependence, and therefore the value of the coefficient of linear expansion also changes in the process of raising the temperature of the semiconductor chip from room temperature to the solder melting temperature. For this reason, it is possible to set the values of the effective linear expansion coefficients of the back electrode and the metal electrode so that the tensile force acting on the back surface of the semiconductor substrate at the solder melting temperature is larger than the tensile force acting on the surface of the semiconductor substrate. preferable.
また、上記の実施例では、裏面電極と金属電極とがそれぞれ半導体基板に作用させる引張力に大小関係がある場合を示したが、これに限られず、裏面電極と金属電極とがそれぞれ半導体基板に作用させる引張力が略同一であってもよい。この場合、裏面電極と金属電極の厚みが略同一であってもよいし、それぞれの実効的な線膨張係数が略同一であってもよいし、それぞれの表面積が略同一であってもよし、これらの組合せであってもよい。 In the above embodiment, the case where the back surface electrode and the metal electrode have a magnitude relationship with the tensile force acting on the semiconductor substrate has been shown. However, the present invention is not limited to this, and the back surface electrode and the metal electrode are respectively attached to the semiconductor substrate. The tensile force to be applied may be substantially the same. In this case, the thickness of the back electrode and the metal electrode may be approximately the same, the effective linear expansion coefficient of each may be approximately the same, or the surface area of each may be approximately the same, A combination of these may be used.
また、上記の実施例では半導体チップとしてIGBTを挙げたが、これに限られず、MOSFETを始めとする種々の半導体素子を用いてもよい。また、半導体基板はSi基板に限られず、例えばSiC基板が用いられてもよい。また、はんだ溶融温度において半導体基板裏面に作用する引張力が半導体基板表面に作用する引張力よりも大きくなる構成であれば、裏面電極、各表面電極(金属電極)及び絶縁層を構成する材料は上記の実施例で挙げた材料に限られない。また、炉内昇温工程では、はんだ溶融温度よりも高い温度まで昇温してもよい。 In the above embodiment, the IGBT is exemplified as the semiconductor chip. However, the present invention is not limited to this, and various semiconductor elements such as a MOSFET may be used. Further, the semiconductor substrate is not limited to the Si substrate, and for example, a SiC substrate may be used. In addition, if the tensile force acting on the back surface of the semiconductor substrate at the solder melting temperature is larger than the tensile force acting on the surface of the semiconductor substrate, the material constituting the back surface electrode, each surface electrode (metal electrode) and the insulating layer is The materials are not limited to those mentioned in the above embodiments. In the furnace temperature raising step, the temperature may be raised to a temperature higher than the solder melting temperature.
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.
10:半導体装置
12:半導体基板
14:裏面電極
16:表面電極
18:めっき層
20:金属電極
22:絶縁層
24:半導体チップ
26、28:はんだ
30、32:リードフレーム
10: Semiconductor device 12: Semiconductor substrate 14: Back electrode 16: Front electrode 18: Plating layer 20: Metal electrode 22: Insulating layer 24:
Claims (8)
半導体チップは、半導体基板と、第1電極と、第2電極と、を有しており、
第1電極は半導体基板の一方の面に配置され、第2電極は半導体基板の他方の面に配置されており、
第1電極及び第2電極は、半導体基板よりも大きな線膨張係数を有しており、
第1電極は、接合材を介して被接合部材に接合されており、
接合材の溶融温度において、第1電極の熱膨張により第1電極から半導体基板の一方の面に作用する面内方向の引張力は、前記溶融温度において、第2電極の熱膨張により第2電極から半導体基板の他方の面に作用する面内方向の引張力以上であることを特徴とする、半導体装置。 A semiconductor chip and a member to be joined;
The semiconductor chip has a semiconductor substrate, a first electrode, and a second electrode,
The first electrode is disposed on one surface of the semiconductor substrate, the second electrode is disposed on the other surface of the semiconductor substrate,
The first electrode and the second electrode have a larger linear expansion coefficient than the semiconductor substrate,
The first electrode is bonded to the member to be bonded via a bonding material,
At the melting temperature of the bonding material, the in-plane tensile force acting on the one surface of the semiconductor substrate from the first electrode due to the thermal expansion of the first electrode is the second electrode due to the thermal expansion of the second electrode at the melting temperature. A semiconductor device having a tensile force greater than or equal to an in-plane tensile force acting on the other surface of the semiconductor substrate.
第1層は、半導体基板の他方の面に分離して配置された複数の部分を有しており、
隣接する前記部分の間には絶縁層が配置されており、
第2層は、第1層の各部分及び絶縁層の露出面の少なくとも一部を覆うとともに、第1層の各部分及び絶縁層に跨って配置されており、
第2層の線膨張係数は、第1層の線膨張係数及び絶縁層の線膨張係数以下であることを特徴とする、請求項1〜5のいずれか一項に記載の半導体装置。 The second electrode has a first layer and a second layer,
The first layer has a plurality of portions arranged separately on the other surface of the semiconductor substrate,
An insulating layer is disposed between the adjacent portions,
The second layer covers each part of the first layer and at least a part of the exposed surface of the insulating layer, and is disposed across each part of the first layer and the insulating layer,
6. The semiconductor device according to claim 1, wherein a linear expansion coefficient of the second layer is equal to or less than a linear expansion coefficient of the first layer and a linear expansion coefficient of the insulating layer.
半導体素子構造が形成された半導体基板を準備する半導体基板準備工程と、
半導体基板の一方の面に第1電極を形成し、他方の面に第2電極を形成して半導体チップとする電極形成工程と、
半導体チップの第1電極が接合材を介して被接合部材の一方の面に対向する状態で半導体チップが配置された被接合部材を炉に投入する投入工程と、
炉内を少なくとも接合材の溶融温度まで昇温して、接合材を溶融する炉内昇温工程と、
半導体チップが配置された被接合部材を降温して接合材が固化することで、半導体チップの第1電極を被接合部材の一方の面に接合する降温工程と、を備えており、
炉内昇温工程では、接合材の溶融温度において、第1電極の熱膨張により第1電極から半導体基板の一方の面に作用する引張力が、第2電極の熱膨張により第2電極から半導体基板の他方の面に作用する引張力以上であることを特徴とする、半導体装置の製造方法。 A method of manufacturing the semiconductor device according to claim 1,
A semiconductor substrate preparation step of preparing a semiconductor substrate on which a semiconductor element structure is formed;
Forming an electrode on one surface of the semiconductor substrate and forming a second electrode on the other surface to form a semiconductor chip; and
A charging step of placing the member to be bonded, in which the semiconductor chip is arranged, in a state where the first electrode of the semiconductor chip is opposed to one surface of the member to be bonded through the bonding material;
Raising the temperature in the furnace to at least the melting temperature of the bonding material, and melting the bonding material in the furnace;
A temperature lowering step of bonding the first electrode of the semiconductor chip to one surface of the member to be bonded by lowering the temperature of the member to be bonded in which the semiconductor chip is arranged and solidifying the bonding material.
In the temperature raising process in the furnace, at the melting temperature of the bonding material, the tensile force acting on one surface of the semiconductor substrate from the first electrode due to the thermal expansion of the first electrode causes the semiconductor from the second electrode due to the thermal expansion of the second electrode. A method for manufacturing a semiconductor device, wherein the method is equal to or greater than a tensile force acting on the other surface of the substrate.
第1層は、半導体基板の他方の面に分離して形成された複数の部分を有しており、
絶縁層は、隣接する部分の間に形成され、
第2層は、第1層及び絶縁層を構成する材料の線膨張係数以下の材料により構成されており、第1層及び絶縁層の露出面の少なくとも一部を覆うように、マスクスパッタ法を用いて形成されることを特徴とする、請求項7に記載の半導体装置の製造方法。 In the electrode forming step, the first layer and the second layer are formed as the second electrode on the other surface of the semiconductor substrate, and the insulating layer is formed.
The first layer has a plurality of parts formed separately on the other surface of the semiconductor substrate,
An insulating layer is formed between adjacent portions;
The second layer is made of a material having a coefficient of linear expansion equal to or less than that of the material constituting the first layer and the insulating layer, and mask sputtering is performed so as to cover at least a part of the exposed surface of the first layer and the insulating layer. The method of manufacturing a semiconductor device according to claim 7, wherein the method is formed by using the semiconductor device.
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017011129A (en) * | 2015-06-23 | 2017-01-12 | 三菱電機株式会社 | Semiconductor device |
WO2017126344A1 (en) * | 2016-01-19 | 2017-07-27 | 三菱電機株式会社 | Power semiconductor device and method for manufacturing power semiconductor device |
JP2018061053A (en) * | 2015-04-06 | 2018-04-12 | 三菱電機株式会社 | Semiconductor device and method for manufacturing the same |
US10128196B2 (en) | 2015-08-31 | 2018-11-13 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
DE102018201195B3 (en) | 2018-01-25 | 2019-05-16 | MAPAL Fabrik für Präzisionswerkzeuge Dr. Kress KG | milling tool |
JP2019149469A (en) * | 2018-02-27 | 2019-09-05 | トヨタ自動車株式会社 | Semiconductor module |
EP3979462A1 (en) | 2015-01-19 | 2022-04-06 | IHI Corporation | Power transmission system, foreign object detection device, and coil device |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7226186B2 (en) * | 2019-08-23 | 2023-02-21 | 三菱電機株式会社 | semiconductor equipment |
CN115302031A (en) * | 2022-08-16 | 2022-11-08 | 中国电子科技集团公司第三十八研究所 | Deformation compensation welding method for microstrip plate and cavity and welding workpiece |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10154774A (en) * | 1996-11-26 | 1998-06-09 | Hitachi Ltd | Semiconductor module |
JPH10270612A (en) * | 1997-03-21 | 1998-10-09 | Toyota Motor Corp | Board for connecting heat radiation plate |
JP2002043457A (en) * | 2000-07-26 | 2002-02-08 | Mitsubishi Electric Corp | Insulating substrate for heat dissipation and semiconductor device |
JP2003218303A (en) * | 2002-01-22 | 2003-07-31 | Toyota Motor Corp | Semiconductor device |
JP2003273289A (en) * | 2002-03-15 | 2003-09-26 | Dowa Mining Co Ltd | Ceramic circuit board and power module |
JP2006245437A (en) * | 2005-03-04 | 2006-09-14 | Hitachi Metals Ltd | Ceramic circuit board, power module, and manufacturing method therefor |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5384913B2 (en) * | 2008-11-18 | 2014-01-08 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method thereof |
JP2013118234A (en) * | 2011-12-02 | 2013-06-13 | Taiyo Yuden Co Ltd | Piezoelectric actuator and method of manufacturing the same |
JP5558595B2 (en) * | 2012-03-14 | 2014-07-23 | 株式会社東芝 | Semiconductor device and manufacturing method of semiconductor device |
-
2013
- 2013-09-02 JP JP2013181409A patent/JP2015050347A/en not_active Ceased
-
2014
- 2014-08-11 US US14/456,654 patent/US20150061114A1/en not_active Abandoned
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10154774A (en) * | 1996-11-26 | 1998-06-09 | Hitachi Ltd | Semiconductor module |
JPH10270612A (en) * | 1997-03-21 | 1998-10-09 | Toyota Motor Corp | Board for connecting heat radiation plate |
JP2002043457A (en) * | 2000-07-26 | 2002-02-08 | Mitsubishi Electric Corp | Insulating substrate for heat dissipation and semiconductor device |
JP2003218303A (en) * | 2002-01-22 | 2003-07-31 | Toyota Motor Corp | Semiconductor device |
JP2003273289A (en) * | 2002-03-15 | 2003-09-26 | Dowa Mining Co Ltd | Ceramic circuit board and power module |
JP2006245437A (en) * | 2005-03-04 | 2006-09-14 | Hitachi Metals Ltd | Ceramic circuit board, power module, and manufacturing method therefor |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3979462A1 (en) | 2015-01-19 | 2022-04-06 | IHI Corporation | Power transmission system, foreign object detection device, and coil device |
JP2018061053A (en) * | 2015-04-06 | 2018-04-12 | 三菱電機株式会社 | Semiconductor device and method for manufacturing the same |
JP2017011129A (en) * | 2015-06-23 | 2017-01-12 | 三菱電機株式会社 | Semiconductor device |
US10128196B2 (en) | 2015-08-31 | 2018-11-13 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
WO2017126344A1 (en) * | 2016-01-19 | 2017-07-27 | 三菱電機株式会社 | Power semiconductor device and method for manufacturing power semiconductor device |
JPWO2017126344A1 (en) * | 2016-01-19 | 2018-06-14 | 三菱電機株式会社 | Power semiconductor device and method for manufacturing power semiconductor device |
US10727167B2 (en) | 2016-01-19 | 2020-07-28 | Mitsubishi Electric Corporation | Power semiconductor device and method for manufacturing power semiconductor device |
DE102018201195B3 (en) | 2018-01-25 | 2019-05-16 | MAPAL Fabrik für Präzisionswerkzeuge Dr. Kress KG | milling tool |
JP2019149469A (en) * | 2018-02-27 | 2019-09-05 | トヨタ自動車株式会社 | Semiconductor module |
Also Published As
Publication number | Publication date |
---|---|
US20150061114A1 (en) | 2015-03-05 |
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