JP2015041921A - Pulse signal generating circuit and ic chip - Google Patents
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Abstract
Description
本発明はパルス信号発生回路およびICチップに関し、特にデータ処理用の高周波数のパルス信号と、計時用の低周波数のパルス信号等、2種類の周波数のパルス信号を生成する場合に適用して有用なものである。 The present invention relates to a pulse signal generation circuit and an IC chip, and is particularly useful when applied to the generation of two types of pulse signals such as a high-frequency pulse signal for data processing and a low-frequency pulse signal for timing. Is something.
通信やデータ処理の分野において、基準信号源としてATカットの水晶振動子を用いた数十MHz帯の発振回路が広く使用されている。一方、時間信号のためには、音叉型の16kHzや32kHzの水晶振動子を用いた発振回路がもっぱら使用されている。
In the field of communication and data processing, an oscillation circuit of several tens MHz band using an AT-cut crystal resonator as a reference signal source is widely used. On the other hand, for a time signal, an oscillation circuit using a
従来技術においては、ATカットの水晶振動子を用いて時間信号を取出す場合、その消費電流が音叉型水晶振動子を用いた発振回路に比べて百倍から数百倍になってしまうという問題があった。殆どの携帯用電子機器では計時用信号源は常に動作し続けることを要求されるため、計時用信号源として消費電流が大きいATカット振動子の発振器の使用は極めて困難であった。 In the prior art, when a time signal is extracted using an AT-cut quartz crystal unit, the current consumption becomes 100 to several hundred times that of an oscillation circuit using a tuning fork type crystal unit. It was. In most portable electronic devices, the time signal source is required to keep operating at all times. Therefore, it is extremely difficult to use an AT-cut vibrator having a large current consumption as the time signal source.
このように、多くの電子機器はデータ伝送用と計時用とでは消費電流の要求が大きく異なる2種類の周波数のパルス信号を必要としているため、最低ATカットと音叉型の2つの水晶振動子を使用している。 As described above, since many electronic devices require pulse signals of two types of frequencies that require significantly different current consumption for data transmission and timekeeping, two crystal units of minimum AT cut and tuning fork type are required. I am using it.
この場合には、データ伝送用と計時用との水晶発振器毎に個別の水晶振動子が必要になり、その分コストの高騰を招来してしまう。そこで、一つの圧電振動子を共用してデータ伝送用の高周波数(例えば、25MHz)のパルス信号と、これを分周した計時用の低周波数(例えば、32kHz)のパルス信号とを発生させるパルス信号発生回路が提案されている(例えば、非特許文献1参照)。 In this case, separate crystal resonators are required for each of the crystal oscillators for data transmission and timekeeping, resulting in an increase in cost. Therefore, a pulse that generates a high-frequency (for example, 25 MHz) pulse signal for data transmission and a low-frequency (for example, 32 kHz) pulse signal for time measurement obtained by frequency division by sharing a single piezoelectric vibrator. A signal generation circuit has been proposed (see, for example, Non-Patent Document 1).
上述の如く一つの圧電振動子を共用してデータ処理用の高周波数と計時用のパルス信号とを得る従来技術に係るパルス信号発生回路は、計時用のパルス信号出力のみが必要とされる動作モードにおいても大きな消費電流を必要としていた。 As described above, the pulse signal generation circuit according to the related art that obtains a high frequency for data processing and a pulse signal for timing by sharing one piezoelectric vibrator as described above is an operation that requires only a pulse signal output for timing. Even in the mode, a large current consumption is required.
本発明は、上記従来技術に鑑み、一つの圧電振動子で2種類の周波数のパルス信号を発生させる場合において、発振回路の合理的な動作を実現することにより、消費電流を可及的に抑制し得るパルス信号発生回路およびICチップを提供することを目的とする。 In view of the above prior art, the present invention suppresses current consumption as much as possible by realizing a rational operation of an oscillation circuit when a pulse signal of two types of frequencies is generated by one piezoelectric vibrator. An object of the present invention is to provide a pulse signal generation circuit and an IC chip that can be used.
上記目的を達成する本発明の第1の態様は、一つの圧電振動子を使用して、相対的に小さい消費電流で動作する低消費電流動作モードおよび前記低消費電流動作モードより大きい消費電流で動作する通常動作モードの2種類の動作モードで所定周波数の出力信号を送出する発振回路と、前記出力信号を所定周波数のパルス信号に変換する出力回路と、前記2種類の動作モードのいずれか一方を選択する選択信号を受けて前記発振回路を制御するとともに前記発振回路に印加する動作電源電圧を制御する制御回路とを具備するパルス信号発生回路であって、前記発振回路は、前記低消費電流動作モード時に使用される第1のCMOS発振用増幅回路と前記通常動作モードで使用される第2のCMOS発振用増幅回路を有するとともに、前記第1のCMOS発振用増幅回路は、NMOSトランジスタとPMOSトランジスタのいずれの閾値電圧より高くかつ両閾値電圧の和より低い電源電圧で動作し、前記第2のCMOS発振用増幅回路は、NMOSトランジスタとPMOSトランジスタの両閾値電圧の和より高い電源電圧で動作することを特徴とするパルス信号発生回路にある。 The first aspect of the present invention that achieves the above object is to use a single piezoelectric vibrator with a low current consumption operation mode that operates with a relatively small current consumption and with a current consumption that is greater than the low current consumption operation mode. An oscillation circuit that transmits an output signal of a predetermined frequency in two types of operation modes of a normal operation mode that operates, an output circuit that converts the output signal into a pulse signal of a predetermined frequency, and one of the two types of operation modes And a control circuit for controlling the operating power supply voltage applied to the oscillation circuit and receiving the selection signal for selecting the oscillation circuit, wherein the oscillation circuit includes the low current consumption A first CMOS oscillation amplifier circuit used in the operation mode; and a second CMOS oscillation amplifier circuit used in the normal operation mode. The CMOS oscillation amplifier circuit operates at a power supply voltage that is higher than any threshold voltage of the NMOS transistor and the PMOS transistor and lower than the sum of both threshold voltages, and the second CMOS oscillation amplifier circuit includes the NMOS transistor and the PMOS transistor. The pulse signal generation circuit operates with a power supply voltage higher than the sum of both threshold voltages.
本発明の第2の態様は、第1の態様に記載するパルス信号発生回路において、前記発振回路の両動作モードの間の発振周波数の偏差を抑制するよう、両動作モード間で、発振回路に使用されている容量および/または抵抗の値を調節したことを特徴とするパルス信号発生回路にある。 According to a second aspect of the present invention, in the pulse signal generation circuit described in the first aspect, an oscillation circuit is provided between the two operation modes so as to suppress a deviation in oscillation frequency between the two operation modes of the oscillation circuit. The pulse signal generation circuit is characterized in that the capacitance and / or resistance used is adjusted.
本発明の第3の態様は、第1または第2の態様に記載するパルス信号発生回路において、前記第1および第2のCMOS発振用増幅回路は共に第1の電源ラインに接続され、前記制御回路は前記第1の電源ラインにそれぞれの動作モードに対応した動作電源電圧を供給するととともに前記発振回路にそれぞれの動作モードに対応した前記第1および第2のCMOS発振用増幅回路を選択するための選択信号を供給するように構成したことを特徴とするパルス信号発生回路にある。 According to a third aspect of the present invention, in the pulse signal generation circuit according to the first or second aspect, the first and second CMOS oscillation amplifier circuits are both connected to a first power supply line, and the control The circuit supplies an operation power supply voltage corresponding to each operation mode to the first power supply line, and selects the first and second CMOS oscillation amplifier circuits corresponding to each operation mode to the oscillation circuit. The pulse signal generation circuit is characterized in that the selection signal is supplied.
本発明の第4の態様は、第1〜第3の態様の何れか一つに記載するパルス信号発生回路において、両動作モード時を通して常時パルス信号が出力される第1の出力端子と、通常動作モード時のみパルス信号が出力される第2の出力端子とを、少なくとも一つずつ有することを特徴とするパルス信号発生回路にある。 According to a fourth aspect of the present invention, in the pulse signal generation circuit according to any one of the first to third aspects, a first output terminal that constantly outputs a pulse signal through both operation modes; The pulse signal generation circuit includes at least one second output terminal that outputs a pulse signal only in the operation mode.
本発明の第5の態様は、第4の態様に記載するパルス信号発生回路において、前記第1の出力端子から出力されるパルス信号は、前記発振回路の出力信号が周波数カウンタにより低周波化されたパルス信号であることを特徴とするパルス信号発生回路にある。 According to a fifth aspect of the present invention, in the pulse signal generation circuit according to the fourth aspect, the pulse signal output from the first output terminal is obtained by lowering the frequency of the output signal of the oscillation circuit by a frequency counter. The pulse signal generation circuit is characterized by being a pulse signal.
本発明の第6の態様は、第5の態様に記載するパルス信号発生回路において、通常動作モード時において、前記周波数カウンタは前記第1の電源ラインから電流制限抵抗を介した後に平滑容量に接続された第2の電源ラインの下で動作することを特徴とするパルス信号発生回路にある。 According to a sixth aspect of the present invention, in the pulse signal generation circuit according to the fifth aspect, in the normal operation mode, the frequency counter is connected to the smoothing capacitor after passing through the current limiting resistor from the first power supply line. The pulse signal generation circuit operates under the second power supply line.
本発明の第7の態様は、第6の態様に記載するパルス信号発生回路において、低消費電流動作モード時に前記電流制限抵抗をスイッチ手段により短絡するように構成したことを特徴とするパルス信号発生回路にある。 According to a seventh aspect of the present invention, there is provided the pulse signal generation circuit according to the sixth aspect, wherein the current limiting resistor is short-circuited by the switch means in the low current consumption operation mode. In the circuit.
本発明の第8の態様は、第1〜第7の態様の何れか一つに記載するパルス信号発生回路を搭載したICチップであって、前記チップ面上に、前記圧電振動子を接続するための一組の振動子用端子、前記パルス信号発生回路の駆動用の電源に接続するための電源端子と接地端子、前記動作モードを選択する選択信号を供給するためのモード選択入力端子、前記第1の出力端子および前記第2の出力端子を配置する場合において、前記第1および第2の出力端子が、隣接しないように配置したことを特徴とするICチップにある。 An eighth aspect of the present invention is an IC chip on which the pulse signal generation circuit according to any one of the first to seventh aspects is mounted, and the piezoelectric vibrator is connected on the chip surface. A set of vibrator terminals, a power supply terminal and a ground terminal for connection to a power supply for driving the pulse signal generation circuit, a mode selection input terminal for supplying a selection signal for selecting the operation mode, In the IC chip, when the first output terminal and the second output terminal are arranged, the first and second output terminals are arranged not to be adjacent to each other.
本態様によれば、第1および第2の出力端子からICパッケージへの引出線を共に隣接しないように配設することにより、第1および第2の引出線間からの信号の相互干渉を回避することができる。すなわち、第1および第2の引出線が同一の辺に沿う方向において隣接した場合、第1および第2の引出線間の信号の相互干渉により、一方の出力端子から出力されるパルス信号が他方の出力端子から出力されるパルス信号に対して影響し、ノイズ源となる現象を未然に防止し得る。 According to this aspect, by arranging the lead lines from the first and second output terminals to the IC package so as not to be adjacent to each other, mutual interference of signals from the first and second lead lines is avoided. can do. That is, when the first and second lead lines are adjacent to each other in the direction along the same side, the pulse signal output from one output terminal is caused by the mutual interference of signals between the first and second lead lines. It is possible to prevent a phenomenon that affects the pulse signal output from the output terminal and becomes a noise source.
本発明によれば、低消費電流動作モードと通常動作モードのいずれか一方を選択することで各モードに対応した消費電流で必要なパルス信号を発生することができる。そして、計時用のパルス信号等の常時使用するパルス信号のみを発生させる場合には、低消費電流動作が可能な第1のCMOS発振用増幅回路を使用する。以下この動作状態を低消費電流動作モードと呼ぶ。一方、常時使用するパルス信号のみならず、データ処理等を実行するための他のパルス信号も併せて発生させる場合には、消費電流は多いが周波数ジッタの少ない高品質のパルスを発生できる第2のCMOS発振用増幅回路を使用する。以下この動作状態を通常動作モードと呼ぶことにする。 According to the present invention, by selecting one of the low current consumption operation mode and the normal operation mode, a necessary pulse signal can be generated with the current consumption corresponding to each mode. When only a pulse signal that is always used, such as a pulse signal for timing, is generated, the first CMOS oscillation amplifying circuit capable of operating with low current consumption is used. Hereinafter, this operation state is referred to as a low current consumption operation mode. On the other hand, when generating not only a pulse signal that is always used but also other pulse signals for executing data processing or the like, a high-quality pulse that consumes a large amount of current but has little frequency jitter can be generated. The CMOS oscillation amplifier circuit is used. Hereinafter, this operation state is referred to as a normal operation mode.
ここで、低消費電流動作モードで動作させる第1のCMOS発振用増幅回路は、その動作電源電圧が、NMOSトランジスタとPMOSトランジスタのいずれの閾値電圧より高く、かつ両閾値電圧の和より低くなるように構成されているので、消費電流を小さく抑制することができる。 Here, in the first CMOS oscillation amplifier circuit operated in the low current consumption operation mode, the operation power supply voltage is higher than the threshold voltage of both the NMOS transistor and the PMOS transistor and lower than the sum of both threshold voltages. Therefore, the current consumption can be reduced.
一方、通常動作モードで動作される第2のCMOS発振用増幅回路は、動作電源電圧が高く消費電流が大きいが、安定した周波数の高品質なパルス信号を出力させることができる。 On the other hand, the second CMOS oscillation amplifier circuit operated in the normal operation mode has a high operating power supply voltage and a large current consumption, but can output a high-quality pulse signal having a stable frequency.
すなわち、前記第1と第2のCMOS発振用増幅回路からなる発振回路は、常時必要とされる計時用等のパルス信号のみを発生させる場合には、可及的に消費電流が抑制された状態で動作し、一方、周波数が安定した良質のパルス信号も必要とされる場合には、消費電流は増えるが周波数変動が抑制された状態で動作する。この結果、一つの圧電振動子を使用した場合において、不必要な消費電流を抑制するとともにパルス信号の必要な品質は保持して動作モード毎の合理的な駆動を実現できる。 That is, when the oscillation circuit composed of the first and second CMOS oscillation amplifier circuits generates only a pulse signal for timekeeping that is always required, the current consumption is suppressed as much as possible. On the other hand, when a high-quality pulse signal with a stable frequency is required, the current consumption increases, but the operation is performed in a state where the frequency fluctuation is suppressed. As a result, when one piezoelectric vibrator is used, it is possible to suppress unnecessary current consumption and to maintain a necessary quality of the pulse signal and realize rational driving for each operation mode.
以下、本発明の実施の形態を図面に基づき詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図1は本発明の実施の形態に係るパルス信号発生回路を示すブロック図である。同図に示すように、当該パルス信号発生回路は、制御回路1、発振回路2および出力回路3からなる。
FIG. 1 is a block diagram showing a pulse signal generation circuit according to an embodiment of the present invention. As shown in the figure, the pulse signal generation circuit includes a
制御回路1にはモード選択入力端子7から選択信号Sが電源回路12およびインバータ14Bに入力される。選択信号Sは、低消費電流動作モードまたは通常動作モードに対応して何れかの動作モードを表す「L」または「H」の2値の状態信号である。ここで、低消費電流動作モードとは、相対的に小さい消費電流で発振回路2を動作させる動作モードであり、通常モードとは、低消費電流動作モードよりも大きい消費電流で発振回路2を動作させる動作モードである。モード選択入力端子7から選択信号Sが入力されると、制御回路1は、電源回路12から第1の電源ライン18を介して発振回路2および出力回路3に動作モードに対応した動作電源電圧vdd1を供給するとともに、2連のインバータ14A,14Bの出力信号であるモード選択信号SL,SLZにより発振回路2を動作モードに対応した状態に設定する。電源回路12は、低消費電流動作モードが選択されている場合には、通常モード時の電圧よりも低い動作電源電圧vdd1を出力する。
In the
本形態では、モード選択入力端子7を介して入力される選択信号Sが「L」である場合を低消費電流動作モードに対応させてある。すなわち、低消費電流動作モードでは、モード選択信号SLが「L」となり、モード選択信号SLを反転させた状態信号であるモード選択信号SLZが「H」となる。逆に、通常モードでは、モード選択信号SLZが「L」となり、モード選択信号SLが「H」となる。 In the present embodiment, the case where the selection signal S input through the mode selection input terminal 7 is “L” corresponds to the low current consumption operation mode. That is, in the low current consumption operation mode, the mode selection signal SL becomes “L”, and the mode selection signal SLZ, which is a state signal obtained by inverting the mode selection signal SL, becomes “H”. Conversely, in the normal mode, the mode selection signal SLZ is “L” and the mode selection signal SL is “H”.
発振回路2は、圧電振動子6および帰還抵抗Rfを使用して発振する第1のCMOS発振用増幅回路4および第2のCMOS発振用増幅回路5を有しており、低消費電流動作モードおよび通常動作モードの2種類の動作モードの何れか一方に設定されて所定周波数(例えば、25MHz)の出力信号CK1,CK2を送出する。かかる動作モードの選択は、前述の如く、制御回路1が送出するモード選択信号SL,SLZにより実行され、第1のCMOS発振用増幅回路4は、低消費電流動作モードの際に選択され、第2のCMOS発振用増幅回路5は、通常動作モードの際に選択される。
The
本形態における発振回路2は、抵抗値が異なる2種類の遅延抵抗RDK,RDMおよびスイッチングトランジスタSW0のオン時にコンデンサCG(コンデンサCDでも良い;以下同じ)に並列に接続されるコンデンサC1を有している。2種類の動作モードである低消費電流動作モードと通常動作モードとで駆動する発振用増幅回路が異なり(前者が第1のCMOS発振用増幅回路4,後者が第2のCMOS発振用増幅回路5)、それぞれを駆動する動作電源電圧vdd1も異なる場合に発生する第1および第2のCMOS発振用増幅回路4,5間の発振周波数の偏差を抑制するためである。
The
ここで、スイッチングトランジスタSW0はモード選択信号SLが「H」となる通常動作モードでオンとなり、コンデンサC1をコンデンサCGに並列に接続して発振回路2のコンデンサ容量を増加させるようになっている。モード選択信号SLが「L」となる低消費電流動作モードでは、コンデンサC1はコンデンサCGから切り離されるため前記コンデンサ容量は変化しない。
Here, the switching transistor SW0 is turned on in the normal operation mode in which the mode selection signal SL is “H”, and the capacitor C1 is connected in parallel to the capacitor CG to increase the capacitor capacity of the
なお、発振周波数の偏差を抑制するために、遅延抵抗RDK,RDMおよびコンデンサC1の全てを使って調整する必要はない。遅延抵抗RDK,RDM及びコンデンサC1のどれか一つを用いての調整も考えられる。また、場合によっては、遅延抵抗RDK,RDMのみでも良い。 It is not necessary to adjust using all of the delay resistors RDK and RDM and the capacitor C1 in order to suppress the deviation of the oscillation frequency. Adjustment using any one of the delay resistors RDK and RDM and the capacitor C1 is also conceivable. In some cases, only the delay resistors RDK and RDM may be used.
出力回路3は、発振回路2の出力信号CK1,CK2を受けて所定周波数のパルス信号に変換して出力端子OUT1とOUT2に出力パルスを送出する。本形態の場合、インバータ15、ノア回路16および周波数変換回路17からなる。ここで、出力信号CK1はインバータ15を介して周波数変換回路17の一方の入力端子CKi1に供給される。例えば発振回路2が25MHzの周波数のパルス信号を出力しているとすると、インバータ15を介してCKi1から周波数変換回路17に入力されたパルス信号は、計時用の所定の周波数(例えば、32kHz)に周波数変換されて出力端子CKO1から出力される。この場合、発振回路2からパルス信号出力されている限り、その出力信号CK1は周波数変換回路17に入力され、出力端子CKO1から常に所定周波数のパルス信号が送出される。
The
一方、出力信号CK2はノア回路16を介して周波数変換回路17の入力端子CKi2に供給されている。ノア回路16の他方の入力端子にはモード選択信号SLZが供給されているので、モード選択信号SLZが「L」となる通常動作モード時のみ発振回路2の出力信号CK2は周波数変換回路17の入力端子CKi2に入力される。例えば発振回路2が25MHzの周波数を出力している場合、データ処理用としての所定の周波数が25MHzであればそのままの周波数で、直接出力端子CKO2から出力される。一方データ処理用の所定の周波数が25MHzでない場合には周波数変換した上でCKO2から出力される。したがって、出力端子CKO2からは、通常動作モード時のみ、所定周波数のパルス信号が送出される。
On the other hand, the output signal CK2 is supplied to the input terminal CKi2 of the
ここで、本形態においては、常時パルス信号を送出する出力端子CKO1を一個、通常動作モードでのみパルス信号を送出する出力端子CKO2を一個としたが、これらは少なくとも一個づつ、すなわち一対あれば良く、それ以上何組あっても構わない。 Here, in this embodiment, there is one output terminal CKO1 that constantly sends out a pulse signal and one output terminal CKO2 that sends out a pulse signal only in the normal operation mode. However, these may be at least one by one, that is, a pair. Any number of pairs can be used.
かかる本形態においては、データ処理等のパルス信号を必要とせず、計時用のパルス信号のみを使用する場合には、発振回路2において低消費電流動作モード用の第1のCMOS発振用増幅回路4を駆動して第1の出力端子OUT1からのみ所定周波数(例えば、32kHz)のパルス信号を得ることができる。
In this embodiment, when the pulse signal for data processing or the like is not required and only the pulse signal for timing is used, the
一方、データ処理用のパルス信号も必要とする場合等、即ち常に必要とされる計時用等のパルス信号の他に、データ処理等に使用するパルス信号も生成する場合には第2のCMOS発振用増幅回路5を駆動する通常動作モードで発振回路2を駆動して第1の出力端子OUT1および第2の出力端子OUT2からそれぞれ所定周波数(例えば、32kHzと25MHz)の2種類のパルス信号を送出する。
On the other hand, when a pulse signal for data processing is also required, that is, when a pulse signal used for data processing is generated in addition to a pulse signal for timekeeping that is always required, the second CMOS oscillation The
図2は第1のCMOS発振用増幅回路4を詳細に示す回路図、図3は第2のCMOS発振用増幅回路5を詳細に示す回路図である。図2に示すように、本形態における第1のCMOS発振用増幅回路4は、入力端子X1を介して入力される交流信号を増幅するCMOS回路で構成した増幅回路APとバイアス回路VSとからなる。増幅回路APは、PMOSトランジスタT1およびNMOSトランジスタT2にそれぞれ接続されたスイッチングトランジスタSW1,SW2がいずれもオン状態であることを条件として選択され、所定の増幅機能を発揮する。ここで、スイッチングトランジスタSW1のゲートにはモード選択信号SLが、またスイッチングトランジスタSW2のゲートにはモード選択信号SLZが供給される。したがって、モード選択信号SLが「L」となり、モード選択信号SLZが「H」となる低消費電流動作モードの時に、スイッチングトランジスタSW1,SW2はいずれもオン状態になり、第1のCMOS発振用増幅回路4は所定の増幅動作を行う。さらに詳言すると、増幅回路APにおいては、直列に接続されたPMOSトランジスタT1とNMOSトランジスタT2とのゲート間にキャパシタCcが挿入されており、両ゲートは交流的には短絡されるが、それぞれのゲートに異なるバイアス電圧を与えることができる構成になっている。NMOSトランジスタT2の、入力端子X1に接続されたゲートと出力端子Y1に接続されたドレンは、帰還抵抗Rf(図1参照)により自己バイアスされている。
FIG. 2 is a circuit diagram showing in detail the first CMOS
一方、PMOSトランジスタT1のゲートは連結配線Ndを介してバイアス回路VSに接続されている。ここで、連結配線Ndは、入力端子X1を介して増幅回路APに供給される交流信号をバイアス回路VSに伝達するとともに、バイアス回路VSが交流信号の振幅に応じたバイアス電圧を増幅回路APに返す二つの役割を担っている。 On the other hand, the gate of the PMOS transistor T1 is connected to the bias circuit VS via the connection line Nd. Here, the connection line Nd transmits an AC signal supplied to the amplifier circuit AP via the input terminal X1 to the bias circuit VS, and the bias circuit VS supplies a bias voltage corresponding to the amplitude of the AC signal to the amplifier circuit AP. It has two roles to return.
バイアス回路VSにおいて、PMOSトランジスタT3のドレンとNMOSトランジスタT4のドレンは節点N0で互いに接続されている。また、PMOSトランジスタT3は、そのゲートとドレン間に接続された第2の帰還抵抗Rfbにより自己バイアスされる構成となっている。NMOSトランジスタT4のゲートには、動作電源電圧vdd1からバイアス抵抗Rbを介してバイアス電圧が印加されているので、動作電源電圧vdd1がNMOSトランジスタT4の閾値よりも大きければNMOSトランジスタT4は導通する。従って、動作電源電圧vdd1がPMOSトランジスタT3の閾値よりも大きければPMOSトランジスタT3も導通する。これに伴い増幅回路APのPMOSトランジスタT1も導通し、ひいてはNMOSトランジスタT2も導通状態となる。したがって、バイアス回路VSを有する第1のCMOS発振用増幅回路4は、動作電源電圧vdd1が前記条件を満たしている時に、発振初期の微小振幅の交流信号に対して、発振を成長させる増幅器として動作可能となる。すなわち、増幅回路APはその動作電源電圧vdd1がPMOSトランジスタT1とNMOSトランジスタT2の両閾値の和以下の電圧でも増幅器として機能することになる。
In the bias circuit VS, the drain of the PMOS transistor T3 and the drain of the NMOS transistor T4 are connected to each other at the node N0. The PMOS transistor T3 is self-biased by a second feedback resistor Rfb connected between its gate and drain. Since a bias voltage is applied to the gate of the NMOS transistor T4 from the operating power supply voltage vdd1 via the bias resistor Rb, the NMOS transistor T4 is turned on if the operating power supply voltage vdd1 is larger than the threshold value of the NMOS transistor T4. Therefore, if the operating power supply voltage vdd1 is larger than the threshold value of the PMOS transistor T3, the PMOS transistor T3 is also turned on. As a result, the PMOS transistor T1 of the amplifier circuit AP is also turned on, and the NMOS transistor T2 is also turned on. Therefore, the first CMOS
一方、連結配線Ndを介して伝達される増幅回路APからの交流信号は、PMOSトランジスタT3のゲートに入力されると同時にPMOSトランジスタT3およびNMOSトランジスタのゲート間に挿入された第2の結合キャパシタCcbを介してNMOSトランジスタT4のゲートにも入力される。この構成においては、発振信号の成長に伴いPMOSトランジスタT3はA級動作からAB級動作、さらにはB級動作へと移行する。これにともないPMOSトランジスタT1とNMOSトランジスタT2も共にA級動作からAB級動作、さらにはB級動作へと移行する。したがって、発振が安定状態に達した時には、増幅回路APに流れる無駄な貫通電流を限りなく小さくでき、かつ水晶振動子に振動を継続するために必要最小な電力を供給できる。すなわち消費電流を可及的に低減し得る。 On the other hand, the AC signal from the amplifier circuit AP transmitted through the connection line Nd is input to the gate of the PMOS transistor T3, and at the same time, the second coupling capacitor Ccb inserted between the gates of the PMOS transistor T3 and the NMOS transistor. Is also input to the gate of the NMOS transistor T4. In this configuration, the PMOS transistor T3 shifts from class A operation to class AB operation and further to class B operation as the oscillation signal grows. As a result, both the PMOS transistor T1 and the NMOS transistor T2 shift from class A operation to class AB operation, and further to class B operation. Therefore, when the oscillation reaches a stable state, the wasteful through current flowing through the amplifier circuit AP can be reduced as much as possible, and the minimum electric power necessary to continue the vibration can be supplied to the crystal resonator. That is, current consumption can be reduced as much as possible.
図3に示すように、本形態における第2のCMOS発振用増幅回路5は、PMOSトランジスタT5およびNMOSトランジスタT6を有するとともに、入力端子X2および出力端子Y2の間が帰還抵抗Rf(図1参照)を介して接続されている通常のCMOS増幅回路である。かかる第2のCMOS発振用増幅回路5は、PMOSトランジスタT5およびNMOSトランジスタT6にそれぞれ接続されたスイッチングトランジスタSW3,SW4がいずれもオン状態であることを条件として選択され、所定の増幅機能を発揮する。ここで、スイッチングトランジスタSW3のゲートにはモード選択信号SLZが、またスイッチングトランジスタSW4のゲートにはモード選択信号SLが供給される。したがって、第2のCMOS発振用増幅回路4は、モード選択信号SLZが「L」となり、モード選択信号SLが「H」となる通常動作モードの時に、スイッチングトランジスタSW3,SW4がいずれもオン状態になり、動作電源電圧vdd1がPMOSトランジスタT5とNMOSトランジスタT6の両閾値の和より大きければ所定の増幅動作が可能となる。
As shown in FIG. 3, the second CMOS
図4は、図1の出力回路3に搭載される周波数カウンタの例を示すブロック図である。この場合には、出力信号CK1はインバータ15を介して周波数カウンタ13の入力端子inに供給される。この結果、発振回路2の出力信号CK1が周波数カウンタ13により低周波化されたパルス信号CK11となり、それが出力端子OUT1から出力されることになる。このパルス信号CK11が、計時用等に使用される常時必要な所定周波数の信号となる。なお、通常動作モードで必要となるもう一種類の出力信号CK2は、ノア回路16(図1参照)を介して周波数変換回路17に入力され、出力端子OUT2から出力される。このパルス信号が、データ処理等に使用される周波数の信号となる。
FIG. 4 is a block diagram showing an example of a frequency counter mounted on the
図5は、図4の周波数カウンタ13の電源ライン19が発振回路の電源ライン18と直結していない例を示すブロック図である。同図に示すように、本例では、周波数カウンタ13の電源ライン19は電流制限抵抗RLを介して電源ライン18に接続されている。電源ライン19には平滑容量Cbが接続されて、周波数カウンタ13が発生するスパイクノイズによる電源ライン19の電源電圧vdd2の変動を抑える構成となっている。なお、図5中、図4と同一部分には同一番号を付し、重複する説明は省略する。
FIG. 5 is a block diagram showing an example in which the
本例によれば、周波数カウンタ13のスイッチング信号に起因して発生するスパイクノイズが電流制限抵抗RLおよび平滑容量Cbで構成するフィルタで除去されるので、電源ライン18の動作電圧vdd1にノイズが乗ることを防止できる。
According to the present example, spike noise generated due to the switching signal of the
上記スパイクノイズの除去は、低周波のパルス信号とともに高周波のパルス信号も出力される通常動作モードにおいて有用である。通常動作モードにおいて上記スパイクノイズが除去できないと動作電源電圧vdd1を介して第2のCMOS発振用増幅回路5の出力信号CK2にスパイクノイズが重畳し、出力端子OUT2から出力される高周波のパルス信号の品質劣化を招くからである。なお、通常動作モードにおいては、その動作電源電圧vdd1は低消費電流動作モードの動作電源電圧vdd1より十分高いため、電流制限抵抗RLによる電圧降下があっても周波数カウンタ13の動作を正常に保つことは容易である。
The removal of the spike noise is useful in a normal operation mode in which a high-frequency pulse signal is output together with a low-frequency pulse signal. If the spike noise cannot be removed in the normal operation mode, the spike noise is superimposed on the output signal CK2 of the second CMOS
図6は、図5における電流制限抵抗の両端を短絡する構造を示すブロック図である。なお、図6中において図4または図5と同一部分には同一番号を付し、重複する説明は省略する。 FIG. 6 is a block diagram showing a structure in which both ends of the current limiting resistor in FIG. 5 are short-circuited. In FIG. 6, the same parts as those in FIG. 4 or FIG.
本例では、図6に示すように、電流制限抵抗RLの両端に跨ってスイッチングトランジスタSW5のソース側とドレン側とを接続してある。この結果、スイッチングトランジスタSW5がオン状態になれば、電流制限抵抗RLはスイッチングトランジスタSW5で短絡される。ここで、スイッチングトランジスタSW5のゲートにはモード選択信号SLが供給されている。スイッチングトランジスタSW5はPMOSトランジスタであるので、モード選択信号SLが「L」状態となる低消費電流動作モードのときオン状態となって電流制限抵抗RLを短絡する。 In this example, as shown in FIG. 6, the source side and the drain side of the switching transistor SW5 are connected across both ends of the current limiting resistor RL. As a result, when the switching transistor SW5 is turned on, the current limiting resistor RL is short-circuited by the switching transistor SW5. Here, the mode selection signal SL is supplied to the gate of the switching transistor SW5. Since the switching transistor SW5 is a PMOS transistor, it is turned on in the low current consumption operation mode in which the mode selection signal SL is in the “L” state, and the current limiting resistor RL is short-circuited.
電流制限抵抗RLを短絡しない場合、動作電源電圧vdd1が低い低消費電流動作モードにおいては、電流制限抵抗RL部分での電圧降下で第2の電源ライン19の電源電圧vdd2がさらに下がると、周波数カウンタ13の動作が停止する可能性がある。これに対し、本例の如く構成することにより、第1の電源ライン18と第2の電源ライン19との間での電圧降下を回避し得るので、動作電源電圧vdd1が低い低消費電流動作モードにおいても周波数カウンタ13の安定的な動作が担保される。
When the current limiting resistor RL is not short-circuited, in the low current consumption operation mode in which the operating power supply voltage vdd1 is low, if the power supply voltage vdd2 of the second
図7は本発明のパルス信号発生回路を搭載したICチップの端子の配置を示す平面図である。 FIG. 7 is a plan view showing the arrangement of terminals of an IC chip on which the pulse signal generation circuit of the present invention is mounted.
前記パルス信号発生回路は、圧電振動子6を接続するための一組の振動子用端子XおよびY、前記パルス信号発生回路の駆動用の電源に接続するための電源端子VDDと接地端子GND、動作モードを選択するモード選択入力端子S、第1の出力端子OUT1および第2の出力端子OUT2を有している。そして、これらの端子は、ICチップ面を規定する4個の辺21A,21B,21C,21Dに沿って配置してある。
The pulse signal generation circuit includes a pair of vibrator terminals X and Y for connecting the
本例では、第1の出力端子OUT1が辺21A上に、第2の出力端子OUT2が辺21C上に配置されていて、これら2つの端子は隣接していない。
In this example, the first output terminal OUT1 is disposed on the
本形態によれば、第1および第2の出力端子OUT1,OUT2からICパッケージへの引出線(図示せず)が共に隣接しないよう配設することは容易である。この結果、第1および第2の引出線間の電気的結合による干渉を回避することができる。すなわち、第1および第2の引出線が同一の辺に沿う方向において隣接した場合、第1および第2の引出線間が線間容量等により結合される結果、一方の出力端子から出力されるパルス信号が他方の出力端子から出力されるパルス信号に対して影響しノイズ源となる。本形態によれば、かかる現象を未然に防止し得る。ちなみに、上記パルス信号発生回路における第1の出力端子OUT1からは、例えば計時用の所定の周波数(例えば、32kHz)のパルス信号が、常時出力され、第2の出力端子OUT2からは、例えばデータ処理用の所定の周波数(例えば、25MHz)のパルス信号が出力されている場合、両パルス信号を取出す引出線が隣接することにより容量結合されると、第1の出力端子OUT1から出力される低周波数のパルス信号の立ち上がり時あるいは立下りの時電圧変動が第2の出力端子OUT2から出力される高周波数のパルス信号にノイズとして重畳される。 According to this embodiment, it is easy to arrange the lead lines (not shown) from the first and second output terminals OUT1, OUT2 to the IC package so as not to be adjacent to each other. As a result, interference due to electrical coupling between the first and second lead lines can be avoided. That is, when the first and second lead lines are adjacent in the direction along the same side, the first and second lead lines are coupled by a line capacitance or the like, and as a result, output from one output terminal. The pulse signal affects the pulse signal output from the other output terminal and becomes a noise source. According to this embodiment, such a phenomenon can be prevented in advance. Incidentally, for example, a pulse signal having a predetermined frequency (for example, 32 kHz) for timing is always output from the first output terminal OUT1 in the pulse signal generation circuit, and for example, data processing is performed from the second output terminal OUT2. When a pulse signal having a predetermined frequency (for example, 25 MHz) is output, a low frequency output from the first output terminal OUT1 when the lead lines for taking out both pulse signals are capacitively coupled by being adjacent to each other. When the pulse signal rises or falls, voltage fluctuations are superimposed as noise on the high-frequency pulse signal output from the second output terminal OUT2.
図7に示す配置とすることにより、上述したような引出線間の電気的結合を劇的に軽減できるため、データ処理用として使われる第2の出力端子OUT2から出力される高周波パルス信号を高品質のものとすることができる。 The arrangement shown in FIG. 7 can drastically reduce the electrical coupling between the lead lines as described above. Therefore, the high-frequency pulse signal output from the second output terminal OUT2 used for data processing can be increased. Can be of quality.
第1および第2の出力端子OUT1,OUT2は、同一の辺上に配置する場合においても隣接しないようにすればよい。要するに第1および第2の出力端子OUT1,OUT2に接続される引出線が電気的に結合されないような配置とすれば良い。 The first and second output terminals OUT1 and OUT2 may not be adjacent to each other even when they are arranged on the same side. In short, it may be arranged so that the lead lines connected to the first and second output terminals OUT1 and OUT2 are not electrically coupled.
本発明は、データ処理用のパルス信号とともに計時用のクロック信号を必要とする電子回路の産業分野で有効に利用することができる。 INDUSTRIAL APPLICABILITY The present invention can be effectively used in the industrial field of electronic circuits that require a clock signal for timing along with a pulse signal for data processing.
1 制御回路
2 発振回路
3 出力回路
4 第1のCMOS発振用増幅回路
5 第2のCMOS発振用増幅回路
6 圧電振動子
7 モード選択入力端子
8 遅延抵抗
9 遅延抵抗
10 出力端子
11 出力端子
12 電源回路
13 周波数カウンタ
DESCRIPTION OF
Claims (8)
前記発振回路は、前記低消費電流動作モード時に使用される第1のCMOS発振用増幅回路と前記通常動作モードで使用される第2のCMOS発振用増幅回路を有するとともに、
前記第1のCMOS発振用増幅回路は、NMOSトランジスタとPMOSトランジスタのいずれの閾値電圧より高くかつ両閾値電圧の和より低い電源電圧で動作し、前記第2のCMOS発振用増幅回路は、NMOSトランジスタとPMOSトランジスタの両閾値電圧の和より高い電源電圧で動作することを特徴とするパルス信号発生回路。 A predetermined frequency is used in two types of operation modes, ie, a low current consumption operation mode that operates with a relatively small current consumption and a normal operation mode that operates with a current consumption larger than the low current consumption operation mode, using one piezoelectric vibrator. An oscillation circuit for transmitting the output signal, an output circuit for converting the output signal into a pulse signal having a predetermined frequency, and a selection signal for selecting one of the two operation modes to control the oscillation circuit And a pulse signal generation circuit comprising a control circuit for controlling an operation power supply voltage applied to the oscillation circuit,
The oscillation circuit includes a first CMOS oscillation amplification circuit used in the low current consumption operation mode and a second CMOS oscillation amplification circuit used in the normal operation mode.
The first CMOS oscillation amplifier circuit operates with a power supply voltage that is higher than any threshold voltage of the NMOS transistor and the PMOS transistor and lower than the sum of both threshold voltages, and the second CMOS oscillation amplifier circuit is an NMOS transistor A pulse signal generation circuit which operates at a power supply voltage higher than the sum of both threshold voltages of the PMOS transistor and the PMOS transistor.
前記発振回路の両動作モードの間の発振周波数の偏差を抑制するよう、両動作モード間で、発振回路に使用されている容量および/または抵抗の値を調節したことを特徴とするパルス信号発生回路。 In the pulse signal generation circuit according to claim 1,
Pulse signal generation characterized by adjusting the value of the capacitance and / or resistance used in the oscillation circuit between the two operation modes so as to suppress the deviation of the oscillation frequency between the two operation modes of the oscillation circuit circuit.
前記第1および第2のCMOS発振用増幅回路は共に第1の電源ラインに接続され、
前記制御回路は前記第1の電源ラインにそれぞれの動作モードに対応した動作電源電圧を供給するととともに前記発振回路にそれぞれの動作モードに対応した前記第1および第2のCMOS発振用増幅回路を選択するための選択信号を供給するように構成したことを特徴とするパルス信号発生回路。 In the pulse signal generating circuit according to claim 1 or 2,
The first and second CMOS oscillation amplifier circuits are both connected to a first power line,
The control circuit supplies an operation power supply voltage corresponding to each operation mode to the first power supply line, and selects the first and second CMOS oscillation amplification circuits corresponding to each operation mode to the oscillation circuit. A pulse signal generation circuit configured to supply a selection signal for performing the operation.
両動作モード時を通して常時パルス信号が出力される第1の出力端子と、通常動作モード時のみパルス信号が出力される第2の出力端子とを、少なくとも一つずつ有することを特徴とするパルス信号発生回路。 In the pulse signal generation circuit according to any one of claims 1 to 3,
A pulse signal characterized by having at least one first output terminal from which a pulse signal is always output through both operation modes and one second output terminal from which a pulse signal is output only during the normal operation mode. Generation circuit.
前記第1の出力端子から出力されるパルス信号は、前記発振回路の出力信号が周波数カウンタにより低周波化されたパルス信号であることを特徴とするパルス信号発生回路。 In the pulse signal generation circuit according to claim 4,
The pulse signal generating circuit according to claim 1, wherein the pulse signal output from the first output terminal is a pulse signal obtained by lowering the frequency of the output signal of the oscillation circuit by a frequency counter.
通常動作モード時において、前記周波数カウンタは前記第1の電源ラインから電流制限抵抗を介した後に平滑容量に接続された第2の電源ラインの下で動作することを特徴とするパルス信号発生回路。 In the pulse signal generation circuit according to claim 5,
In a normal operation mode, the frequency counter operates under a second power supply line connected to a smoothing capacitor after passing through a current limiting resistor from the first power supply line.
低消費電流動作モード時に前記電流制限抵抗をスイッチ手段により短絡するように構成したことを特徴とするパルス信号発生回路。 The pulse signal generation circuit according to claim 6,
A pulse signal generation circuit characterized in that the current limiting resistor is short-circuited by a switch means in a low current consumption operation mode.
前記チップ面上に、前記圧電振動子を接続するための一組の振動子用端子、前記パルス信号発生回路の駆動用の電源に接続するための電源端子と接地端子、前記動作モードを選択する選択信号を供給するためのモード選択入力端子、前記第1の出力端子および前記第2の出力端子を配置する場合において、
前記第1および第2の出力端子が、隣接しないように配置したことを特徴とするICチップ。 An IC chip on which the pulse signal generation circuit according to any one of claims 1 to 7 is mounted,
On the chip surface, a set of vibrator terminals for connecting the piezoelectric vibrator, a power supply terminal and a ground terminal for connecting to a power supply for driving the pulse signal generation circuit, and the operation mode are selected. When arranging a mode selection input terminal for supplying a selection signal, the first output terminal and the second output terminal,
An IC chip, wherein the first and second output terminals are arranged so as not to be adjacent to each other.
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