JP2015035903A - Dc-dc converter - Google Patents
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Abstract
Description
本発明は、直流電源の電圧を昇圧または降圧して負荷に供給するＤＣ−ＤＣコンバータ（直流−直流変換装置）に関し、特に、非昇圧時または非降圧時に負荷への電力供給経路となるバイパス回路を備えたＤＣ−ＤＣコンバータに関する。 The present invention relates to a DC-DC converter (DC-DC converter) that boosts or steps down a voltage of a DC power supply and supplies the load to a load, and more particularly, a bypass circuit serving as a power supply path to a load at the time of non-boosting or non-boosting. It is related with the DC-DC converter provided with.
例えば自動車には、各種の車載機器や回路に直流電圧を供給するための電源装置として、ＤＣ−ＤＣコンバータが搭載されている。一般に、ＤＣ−ＤＣコンバータは、スイッチング素子、インダクタ、コンデンサなどから構成される電圧変換回路（昇圧回路または降圧回路）を有しており、直流電源の電圧を高速でスイッチングすることにより、昇圧または降圧された直流電圧を出力する。 For example, an automobile is equipped with a DC-DC converter as a power supply device for supplying a DC voltage to various in-vehicle devices and circuits. In general, a DC-DC converter has a voltage conversion circuit (step-up circuit or step-down circuit) composed of a switching element, an inductor, a capacitor, etc., and boosts or steps down by switching the voltage of a DC power source at high speed. Output the DC voltage.
このようなＤＣ−ＤＣコンバータには、昇圧または降圧が必要な場合だけ電圧変換回路を作動させ、昇圧または降圧が必要ない場合は、電圧変換回路を経由せずに、バイパス回路を経由して負荷へ電力を供給するものがある。後掲の特許文献１〜５には、このようなバイパス回路を設けた電源装置が示されている。
In such a DC-DC converter, the voltage conversion circuit is operated only when boosting or stepping down is necessary, and when boosting or stepping down is not necessary, the load is not passed through the voltage conversion circuit but via the bypass circuit. There is something to supply power to.
特許文献１では、電圧変換回路を経由して電力を出力する第１状態と、バイパス回路を経由して電力を出力する第２状態とを切り替える際に、電圧変換回路とバイパス回路とが共に動作状態となるように制御を行う。
In
特許文献２では、アイドルストップ後の再起動時に動作して入力電圧を所定の出力電圧に変換する電圧変換回路と、アイドルストップ後の再起動時に非導通状態を維持し、再起動時以外のときに導通状態を維持して電圧変換回路の入力側から出力側へ電圧変換回路を通さずに電力を供給するバイパス回路とが設けられている。
In
特許文献３では、バッテリ電圧を昇圧して負荷に供給する電圧変換回路と、この電圧変換回路と並列に接続されたバイパス回路と、電圧変換回路が昇圧する電圧を制御する制御手段とが設けられている。制御手段は、エンジン始動前に、電圧変換回路が昇圧する目標電圧を第１の電圧に制御し、エンジン始動後に、目標電圧を第１の電圧より低い第２の電圧に変更する。
In
特許文献４では、入力電圧を検出する第１電圧センサ、出力電圧を検出する第２電圧センサ、および、バイパス回路に備わるスイッチの故障の有無を判定する故障判定手段が設けられている。故障判定手段は、第１および第２電圧センサが検出した電圧に基づき、バイパス回路のスイッチがオンしないオープン故障、または、バイパス回路のスイッチがオフしないショート故障の有無を判定する。
In
特許文献５では、直流電源の電圧を降圧する降圧回路をバイパスする第１のバイパス回路、上記降圧回路に接続された昇圧回路をバイパスする第２のバイパス回路、または、降圧回路と昇圧回路とを一体化した昇降圧回路をバイパスする第３のバイパス回路が設けられる。
In
上記の特許文献１〜５に記載された装置では、電圧変換回路は、インダクタと、スイッチング素子と、整流用ダイオードとを備えている。また、バイパス回路はリレーやＦＥＴなどのスイッチング素子を有している。
In the devices described in
従来のＤＣ−ＤＣコンバータにおいて、電圧の非昇圧時または非降圧時に、バイパス回路のスイッチング素子がオンしない故障（以下、「断線故障」という。）が発生すると、バイパス回路を経由して負荷に電力が供給されなくなるという問題がある。 In the conventional DC-DC converter, when a failure that does not turn on the switching element of the bypass circuit (hereinafter referred to as “disconnection failure”) occurs when the voltage is not boosted or not, power is supplied to the load via the bypass circuit. Is no longer available.
本発明の目的は、バイパス回路に断線故障が発生しても、負荷への電力供給を継続することが可能なＤＣ−ＤＣコンバータを提供することにある。 An object of the present invention is to provide a DC-DC converter capable of continuing power supply to a load even if a disconnection failure occurs in a bypass circuit.
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力端子と、負荷が接続される出力端子と、入力端子と出力端子との間に設けられ、第１スイッチング素子およびインダクタを有し、第１スイッチング素子のオン・オフ動作により、直流電源の電圧を昇圧または降圧して負荷へ供給する電圧変換回路と、電圧変換回路と並列に設けられ、入力端子と出力端子との間に接続された第２スイッチング素子を有するバイパス回路と、第１および第２スイッチング素子のオン・オフ動作を制御する制御部とを備える。インダクタの一端は入力端子に接続され、第１スイッチング素子はインダクタの他端とグランドとの間に設けられている。制御部は、昇圧時または降圧時に、第２スイッチング素子をオフ状態にするとともに、第１スイッチング素子をオン・オフさせ、非昇圧時または非降圧時に、第２スイッチング素子をオン状態にするとともに、第１スイッチング素子をオフ状態にする。本発明では、電圧変換回路が、制御部によってオン・オフ動作が制御される第３スイッチング素子をさらに有している。この第３スイッチング素子は、インダクタの他端と出力端子との間に設けられている。 A DC-DC converter according to the present invention is provided between an input terminal to which a DC power supply is connected, an output terminal to which a load is connected, an input terminal and an output terminal, and includes a first switching element and an inductor. The voltage conversion circuit for boosting or stepping down the voltage of the DC power supply and supplying it to the load by the on / off operation of the first switching element is provided in parallel with the voltage conversion circuit and connected between the input terminal and the output terminal A bypass circuit having the second switching element and a control unit for controlling the on / off operation of the first and second switching elements. One end of the inductor is connected to the input terminal, and the first switching element is provided between the other end of the inductor and the ground. The control unit turns off the second switching element at the time of boosting or stepping down, turns on and off the first switching element, turns on the second switching element at the time of non-boosting or non-stepping down, The first switching element is turned off. In the present invention, the voltage conversion circuit further includes a third switching element whose on / off operation is controlled by the control unit. The third switching element is provided between the other end of the inductor and the output terminal.
このような構成によると、非昇圧時にバイパス回路の第２スイッチング素子が断線故障しても、電圧変換回路の第３スイッチング素子をオン状態にすることにより、入力端子から出力端子へ至る電流経路が形成される。したがって、バイパス回路の第２スイッチング素子の代わりに、電圧変換回路の第３スイッチング素子を利用して、負荷へ直流電源の電力を供給することができる。 According to such a configuration, even if the second switching element of the bypass circuit breaks at the time of non-boosting, by turning on the third switching element of the voltage conversion circuit, the current path from the input terminal to the output terminal is increased. It is formed. Therefore, the power of the DC power supply can be supplied to the load by using the third switching element of the voltage conversion circuit instead of the second switching element of the bypass circuit.
本発明において、第３スイッチング素子は、入力端子から出力端子へ電流を流す向きにダイオードが並列接続されたＦＥＴであってもよい。 In the present invention, the third switching element may be an FET in which a diode is connected in parallel so that a current flows from the input terminal to the output terminal.
また、第１スイッチング素子は、入力端子からグランドへ電流を流さない向きにダイオードが並列接続されたＦＥＴであってもよい。そして、昇圧時または降圧時に、第１スイッチング素子と第３スイッチング素子は、一方のスイッチング素子がオンしたときは他方のスイッチング素子がオフすることにより、同期整流を行ってもよい。 The first switching element may be an FET in which diodes are connected in parallel in such a direction that no current flows from the input terminal to the ground. Then, at the time of step-up or step-down, the first switching element and the third switching element may perform synchronous rectification by turning off the other switching element when one switching element is turned on.
本発明において、非昇圧時または非降圧時に第２スイッチング素子がオンしない故障を検出する故障検出部をさらに備えていてもよい。この場合、制御部は、非昇圧時または非降圧時に、故障検出部で故障が検出されたときは、第３スイッチング素子をオン状態にする。 The present invention may further include a failure detection unit that detects a failure in which the second switching element is not turned on at the time of non-boosting or non-boosting. In this case, the control unit turns on the third switching element when a failure is detected by the failure detection unit at the time of non-boosting or non-boosting.
本発明において、第３スイッチング素子は、ｎチャンネル型のＦＥＴからなり、第３スイッチング素子のゲートへ駆動電圧を供給するためのコンデンサが設けられていてもよい。この場合、制御部は、非昇圧時または非降圧時に、故障検出部で故障が検出されたときは、第１スイッチング素子を、所定値以下のオンデューティ比でオン・オフするように制御する。そして、この第１スイッチング素子のオン期間にコンデンサが充電され、当該充電の期間だけ第３スイッチング素子がオフする。 In the present invention, the third switching element may be an n-channel FET, and a capacitor for supplying a driving voltage to the gate of the third switching element may be provided. In this case, the control unit controls the first switching element to be turned on / off at an on-duty ratio equal to or less than a predetermined value when a failure is detected by the failure detection unit at the time of non-boosting or non-boosting. The capacitor is charged during the ON period of the first switching element, and the third switching element is turned OFF only during the charging period.
本発明において、故障検出部は、第３スイッチング素子の近傍に配置されたサーミスタを含んでいてもよい。 In the present invention, the failure detection unit may include a thermistor disposed in the vicinity of the third switching element.
本発明において、制御部は、非昇圧時または非降圧時に、第２スイッチング素子をオン状態にするとともに、第３スイッチング素子をオン状態にしてもよい。 In the present invention, the control unit may turn on the second switching element and turn on the third switching element during non-boosting or non-boosting.
本発明によれば、バイパス回路に断線故障が発生しても、負荷への電力供給を継続することが可能なＤＣ−ＤＣコンバータを提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, even if a disconnection failure generate | occur | produces in a bypass circuit, the DC-DC converter which can continue the electric power supply to load can be provided.
以下、本発明の実施形態につき、図面を参照しながら説明する。各図において、同一部分または対応部分には同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each figure, the same reference numerals are given to the same parts or corresponding parts.
最初に、本発明の実施形態に係るＤＣ−ＤＣコンバータの構成を、図１を参照しながら説明する。ＤＣ−ＤＣコンバータ１００は、入力端子１０、入力フィルタ１、電圧変換回路２、出力フィルタ３、出力端子２０、制御部４、ＦＥＴ駆動部５、バイパス切替部６、故障検出部７、およびバイパス回路８を備えている。
First, the configuration of a DC-DC converter according to an embodiment of the present invention will be described with reference to FIG. The DC-
入力端子１０には直流電源５０の正極が接続され、出力端子２０には負荷７０が接続される。直流電源５０は、例えば自動車に搭載される車両用バッテリであり、負荷７０は、例えばエンジンや車載機器などを制御するＥＣＵ（電子制御ユニット）である。
A positive electrode of a
入力フィルタ１は、インダクタＬ１とコンデンサＣ１から構成される公知の回路であって、入力端子１０に接続される直流電源５０のノイズを除去する。インダクタＬ１の一端は入力端子１０に接続されており、他端は後述するインダクタＬ２の一端に接続されている。コンデンサＣ１の一端は、インダクタＬ１とインダクタＬ２との接続点に接続されている。コンデンサＣ１の他端は、グランドＧに接地されている。
The
電圧変換回路２は、直流電源５０の電圧を昇圧する昇圧回路であって、インダクタＬ２と、昇圧用の電界効果トランジスタＦＥＴ１（以下、単に「ＦＥＴ１」と表記する。）と、整流用の電界効果トランジスタＦＥＴ３（以下、単に「ＦＥＴ３」と表記する。）と、コンデンサＣ２とを備えている。
The
ＦＥＴ１は、ｎチャンネル型のＭＯＳ−ＦＥＴであって、インダクタＬ２の他端とグランドＧとの間に設けられている。ＦＥＴ１のドレインｄは、インダクタＬ２の他端に接続されており、ＦＥＴ１のソースｓは、グランドＧに接地されている。ＦＥＴ１のゲートｇは、ＦＥＴ駆動部５のポートＬｏに接続されている。ＦＥＴ１には、入力端子１０からグランドＧへ電流を流さない向きに、ダイオードＤ１が並列接続されている。このダイオードＤ１は、ＦＥＴ１のドレインｄ・ソースｓ間の寄生ダイオードである。また、ＦＥＴ１のゲートｇ・ソースｓ間には、抵抗Ｒ１が接続されている。
The
ＦＥＴ３は、ｎチャンネル型のＭＯＳ−ＦＥＴであって、インダクタＬ２と後述するインダクタＬ３との間に設けられている。ＦＥＴ３のソースｓは、インダクタＬ２の他端に接続されており、ＦＥＴ３のドレインｄは、インダクタＬ３の一端に接続されている。ＦＥＴ３のゲートｇは、ＦＥＴ駆動部５のポートＨｏに接続されている。ＦＥＴ３には、入力端子１０から出力端子２０へ電流を流す向きに、ダイオードＤ３が並列接続されている。このダイオードＤ３は、ＦＥＴ３のドレインｄ・ソースｓ間の寄生ダイオードである。また、ＦＥＴ３のゲートｇ・ソースｓ間には、抵抗Ｒ３が接続されている。
The
コンデンサＣ２は、昇圧された電圧を平滑化するコンデンサである。コンデンサＣ２の一端は、ＦＥＴ３のドレインｄとインダクタＬ３との接続点に接続されており、コンデンサＣ２の他端は、グランドＧに接地されている。
The capacitor C2 is a capacitor that smoothes the boosted voltage. One end of the capacitor C2 is connected to a connection point between the drain d of the
出力フィルタ３は、インダクタＬ３とコンデンサＣ３から構成される公知の回路であって、電圧変換回路２の出力に含まれるノイズを除去する。インダクタＬ３の一端は、ＦＥＴ３のドレインｄに接続されており、インダクタＬ３の他端は、出力端子２０に接続されている。コンデンサＣ３の一端は、インダクタＬ３の他端に接続されており、コンデンサＣ３の他端は、グランドＧに接地されている。
The
制御部４は、ＣＰＵやメモリなどから構成されており、ＤＣ−ＤＣコンバータ１００の動作を制御する。また、制御部４は、図示しない上位装置との間で通信を行う。制御部４には、上位装置から昇圧指令などの指令信号が入力される。
The
ＦＥＴ駆動部５は、ＦＥＴ１とＦＥＴ３を駆動する回路であって、ポートＨｉ、Ｌｉ、Ｈｂ、Ｈｏ、Ｈｓ、Ｌｏを有するＩＣから構成される。ＦＥＴ駆動部５には、電源として、出力端子２０における出力電圧Ｖｏが供給される。ポートＨｉとポートＬｉは、制御部４に接続されている。ポートＨｏは、ＦＥＴ３のゲートｇに接続されている。ポートＬｏは、ＦＥＴ１のゲートｇに接続されている。ポートＨｓは、ＦＥＴ１のドレインｄに接続されている。ポートＨｂとポートＨｓとの間には、コンデンサＣｂが接続されている。このコンデンサＣｂは、ＦＥＴ３のゲートｇに高い電圧を供給するためのブートストラップ・コンデンサであり、電源Ｖｏから、ＩＣ内部の図示しないダイオードを介して充電される。周知のように、ｎチャンネル型のＦＥＴをオンさせるには、ゲート電位をソース電位より高くする必要があることから、このようなブートストラップ・コンデンサが設けられる。
The
バイパス切替部６は、後述するバイパス回路８の動作・非動作を切り替える回路であって、トランジスタＱ１、Ｑ２と、抵抗Ｒ４〜Ｒ８とから構成される。トランジスタＱ１のコレクタは、抵抗Ｒ４を介して、後述するＦＥＴ２のゲートｇに接続されている。トランジスタＱ１のベースは、抵抗Ｒ５を介して、トランジスタＱ２のコレクタおよび電源Ｖｏに接続されている。トランジスタＱ１のベースとエミッタとの間には、抵抗Ｒ６が接続されている。トランジスタＱ１のエミッタは、グランドＧに接地されている。トランジスタＱ２のベースは、抵抗Ｒ７を介して、制御部４に接続されている。トランジスタＱ２のベースとエミッタとの間には、抵抗Ｒ８が接続されている。トランジスタＱ２のエミッタは、グランドＧに接地されている。
The
故障検出部７は、非昇圧時におけるバイパス回路８のＦＥＴ２の断線故障（ＦＥＴ２がオンしない故障）を検出する回路であって、サーミスタＴＨと、抵抗Ｒ９と、コンデンサＣ４とから構成される。サーミスタＴＨと抵抗Ｒ９とは、電源Ｖｄとグランドとの間に直列に接続されており、その接続点Ｐは制御部４に接続されている。コンデンサＣ４は、ノイズ除去用のコンデンサであって、サーミスタＴＨに並列に接続されている。本実施形態では、サーミスタＴＨは、温度とともに抵抗値が減少する負性抵抗特性を有している。また、サーミスタＴＨは、図示しない回路基板上で、電圧変換回路２のＦＥＴ３の近傍に配置されている。
The
バイパス回路８は、非昇圧時に、直流電源５０の電圧を電圧変換回路２を介さずに負荷７０へ供給する回路であって、入力端子１０と出力端子２０との間に、電圧変換回路２と並列に設けられている。バイパス回路８には、バイパス用の電界効果トランジスタＦＥＴ２（以下、単に「ＦＥＴ２」と表記する。）が備わっている。ＦＥＴ２のソースｓは、入力端子１０に接続されており、ＦＥＴ２のドレインｄは、出力端子２０に接続されている。ＦＥＴ２のゲートｇは、抵抗Ｒ４を介して、トランジスタＱ１のコレクタに接続されている。このＦＥＴ２も、ＦＥＴ１およびＦＥＴ３と同様に、ｎチャンネル型のＭＯＳ−ＦＥＴからなる。ＦＥＴ２には、入力端子１０から出力端子２０へ電流を流す向きに、ダイオードＤ２が並列接続されている。このダイオードＤ２は、ＦＥＴ２のドレインｄ・ソースｓ間の寄生ダイオードである。また、ＦＥＴ２のゲートｇ・ドレインｄ間には、抵抗Ｒ２が接続されている。
The
以上の構成において、ＦＥＴ１は本発明における「第１スイッチング素子」の一例であり、ＦＥＴ２は本発明における「第２スイッチング素子」の一例であり、ＦＥＴ３は本発明における「第３スイッチング素子」の一例である。
In the above configuration,
図４は、通常動作におけるＦＥＴ駆動部５の各ポートの信号波形を示している。ポートＨｉには、図４（ａ）のような、ＦＥＴ３を駆動するための制御信号（パルス信号）が、制御部４から入力される。ポートＬｉには、図４（ｂ）のような、ＦＥＴ１を駆動するための制御信号（パルス信号）が、制御部４から入力される。ポートＬｉの入力信号は、ポートＨｉの入力信号を反転したものとなっている。すなわち、ポートＨｉの入力信号がＨ（High）レベルの区間では、ポートＬｉの入力信号がＬ（Low）レベルとなり、ポートＨｉの入力信号がＬレベルの区間では、ポートＬｉの入力信号がＨレベルとなる。
FIG. 4 shows signal waveforms at the respective ports of the
図４（ｃ）のポートＨｂの信号波形は、コンデンサＣｂの電圧波形である。コンデンサＣｂは、前述のように、電源Ｖｏからダイオード（図示省略）を介して充電される。ここで、ポートＨｉの入力信号がＨレベルの区間では、ポートＨｂとポートＨｏとがＩＣ内部で短絡されるようになっている。このため、図４（ｄ）に示すように、ポートＨｏからは、ポートＨｉのＨレベル区間に、コンデンサＣｂの電圧（ポートＨｂの電圧）が出力される。この出力は、ポートＨｉの入力信号に同期した駆動信号（パルス信号）となる。ポートＬｏからは、図４（ｅ）のような、ポートＬｉの入力信号に同期した駆動信号（パルス信号）が出力される。 The signal waveform at the port Hb in FIG. 4C is a voltage waveform of the capacitor Cb. As described above, the capacitor Cb is charged from the power supply Vo via a diode (not shown). Here, when the input signal of the port Hi is at the H level, the port Hb and the port Ho are short-circuited inside the IC. Therefore, as shown in FIG. 4D, the voltage of the capacitor Cb (the voltage of the port Hb) is output from the port Ho in the H level section of the port Hi. This output becomes a drive signal (pulse signal) synchronized with the input signal of the port Hi. A drive signal (pulse signal) synchronized with the input signal of the port Li as shown in FIG. 4E is output from the port Lo.
次に、上述した構成からなるＤＣ−ＤＣコンバータ１００の動作について説明する。まず、バイパス回路８に断線故障が発生していない場合の通常動作について、図２および図３を参照しながら説明する。
Next, the operation of the DC-
図２は、非昇圧時の電流経路を示している。非昇圧時には、上位装置（図示省略）より制御部４へ昇圧指令が与えられない。この状況下では、制御部４からＦＥＴ駆動部５のポートＨｉ、Ｌｉに、図４（ａ）、（ｂ）の制御信号が入力されず、ポートＨｏ、Ｌｏから、図４（ｄ）、（ｅ）の駆動信号も出力されない。このため、ＦＥＴ１とＦＥＴ３は、共にオフ状態となってスイッチング動作をしないので、電圧変換回路２において昇圧動作は行われない。
FIG. 2 shows a current path during non-boosting. At the time of non-boosting, a boost command is not given to the
一方、非昇圧時には、制御部４からバイパス切替部６へ与えられる制御信号に基づき、トランジスタＱ２がオン、トランジスタＱ１がオフとなる。これにより、バイパス回路８のＦＥＴ２はオンとなる。その結果、図２に太矢印で示したように、直流電源５０から、入力端子１０、ＦＥＴ２、および出力端子２０を経由して、負荷７０に昇圧されない直流電圧が供給される。
On the other hand, at the time of non-boosting, the transistor Q2 is turned on and the transistor Q1 is turned off based on a control signal given from the
なお、通常動作においては、故障検出部７のサーミスタＴＨの抵抗値が正常範囲にあり、Ｐ点の電圧も正常範囲にある。このため、制御部４は、Ｐ点の電圧に基づいて、バイパス回路８に断線故障が発生していないと判定する。
In normal operation, the resistance value of the thermistor TH of the
図３は、昇圧時の電流経路を示している。昇圧時には、上位装置（図示省略）より制御部４へ昇圧指令が与えられる。制御部４は、この昇圧指令を受けて、ＦＥＴ駆動部５のポートＨｉ、Ｌｉに、図４（ａ）、（ｂ）の制御信号を出力する。これにより、ＦＥＴ駆動部５のポートＨｏ、Ｌｏから、図４（ｄ）、（ｅ）の駆動信号が出力される。そして、これらの駆動信号が、ＦＥＴ３のゲートｇとＦＥＴ１のゲートｇにそれぞれ与えられる結果、ＦＥＴ３とＦＥＴ１は、同期してオン・オフのスイッチング動作を行う。この場合、図４（ｄ）、（ｅ）からわかるように、各ＦＥＴに与えられる駆動信号は、位相が反転している。したがって、ＦＥＴ１がオンのときはＦＥＴ３はオフとなり、ＦＥＴ１がオフのときはＦＥＴ３はオンとなる。これによって、ＦＥＴ１とＦＥＴ３による同期整流が行われる。
FIG. 3 shows a current path during boosting. At the time of boosting, a boost command is given to the
図３では、ＦＥＴ３がオンしたときの電流経路を実線の太矢印で示し、ＦＥＴ１がオンしたときの電流経路を破線の太矢印で示してある。ＦＥＴ１とＦＥＴ３が交互にオンすることにより、インダクタＬ２に発生した高電圧が同期整流され、コンデンサＣ２で平滑化されて、昇圧された直流電圧が生成される。この直流電圧は、出力フィルタ３を介して出力端子２０へ出力され、負荷７０へ供給される。
In FIG. 3, the current path when the
一方、昇圧時には、制御部４からバイパス切替部６へ与えられる制御信号に基づき、トランジスタＱ２がオフ、トランジスタＱ１がオンとなる。これにより、バイパス回路８のＦＥＴ２はオフとなる。その結果、直流電源５０から、入力端子１０、ＦＥＴ２、および出力端子２０を経由して、負荷７０に直流電圧が供給されるルートは形成されない。
On the other hand, at the time of boosting, the transistor Q2 is turned off and the transistor Q1 is turned on based on a control signal supplied from the
また、通常動作における昇圧時には、故障検出部７のサーミスタＴＨの抵抗値は正常範囲にあり、Ｐ点の電圧も正常範囲にある。このため、制御部４は、Ｐ点の電圧に基づいて、バイパス回路８に断線故障が発生していないと判定する。
At the time of boosting in normal operation, the resistance value of the thermistor TH of the
次に、バイパス回路８に断線故障が発生した場合の動作について、図５および図６を参照しながら説明する。
Next, the operation when a disconnection failure occurs in the
ＦＥＴ２が断線故障すると、ＦＥＴ２のゲートｇに駆動電圧が与えられているにもかかわらず、ＦＥＴ２がオンしない。このため、バイパス回路８に電流は流れず、図５に太矢印で示したように、直流電源５０から、入力端子１０、インダクタＬ１、インダクタＬ２、ダイオードＤ３、インダクタＬ３、および出力端子２０を経由して、負荷７０へ至る電流経路が形成される。
When the FET2 is broken, the FET2 is not turned on even though the drive voltage is applied to the gate g of the FET2. For this reason, no current flows through the
このとき、ＦＥＴ３のダイオードＤ３に流れる電流によって、ダイオードＤ３が発熱する。そして、ＦＥＴ３の近傍に設けられているサーミスタＴＨが、このダイオードＤ３の発熱を検出する。このため、サーミスタＴＨの抵抗値が減少し、故障検出部７におけるＰ点の電位が所定値以下となる。これに基づいて、制御部４は、バイパス回路８のＦＥＴ２に断線故障が発生したと判定する。
At this time, the diode D3 generates heat due to the current flowing through the diode D3 of the FET3. The thermistor TH provided in the vicinity of the
なお、ＦＥＴ２が断線故障した場合、ＦＥＴ２に接続されているダイオードＤ２を経由して、入力端子１０から出力端子２０へ電流が流れることもある。この場合も、ダイオードＤ２に流れる電流によって、ダイオードＤ２が発熱する。したがって、ＦＥＴ２の近傍にも、ダイオードＤ２の発熱を検出するサーミスタ（図示省略）を配置しておくとよい。
When the
制御部４は、バイパス回路８のＦＥＴ２が断線故障したと判定すると、ＦＥＴ駆動部５を介して、電圧変換回路２のＦＥＴ３をオン状態にする。これにより、図６に太矢印で示したように、直流電源５０から、入力端子１０、インダクタＬ１、インダクタＬ２、ＦＥＴ３、インダクタＬ３、および出力端子２０を経由して、負荷７０へ至る電流経路が形成される。このため、非昇圧時に、断線故障したバイパス用のＦＥＴ２の代わりに、電圧変換回路２の整流用のＦＥＴ３を利用して、負荷７０へ電力を供給することができる。
When the
この場合、図６のように、ＦＥＴ１を常時オフ状態とし、ＦＥＴ３を常時オン状態とするのが理想的である。しかしながら、前述したように、ＦＥＴ３はｎチャンネル型のＦＥＴであり、これをオンさせるためにブートストラップ用のコンデンサＣｂを用いている。したがって、コンデンサＣｂに定期的に充電を行う必要があるが、そのためには、充電期間だけＦＥＴ１をオンさせ、ＦＥＴ３をオフさせる必要がある。
In this case, as shown in FIG. 6, it is ideal that the
しかるに、ＦＥＴ１のオン期間（ＦＥＴ３のオフ期間）が必要以上に長くなると、ＦＥＴ１とＦＥＴ３のオン・オフ動作によって、非昇圧時にもかかわらず、昇圧動作が行われてしまう結果となる。そこで、非昇圧時にバイパス回路８の断線故障が検出された場合、制御部４は、ＦＥＴ１とＦＥＴ３が所定値以下のオンデューティ比でオン・オフするように、ＦＥＴ駆動部５を制御する。この様子を図７に示す。
However, if the ON period of FET 1 (OFF period of FET 3) becomes longer than necessary, the ON / OFF operation of
図７において、ｔはコンデンサＣｂが充電される期間を表している。図７（ｅ）の信号（ポートＬｏの出力信号）のＨレベル区間に、ＦＥＴ１がオン、ＦＥＴ３がオフとなって、図７（ｃ）に示すように、コンデンサＣｂへの充電が行われる。ここで、ＦＥＴ１およびＦＥＴ３に対するオンデューティ比は、充電期間ｔが必要最小限となるように、小さな値に設定されているため、各ＦＥＴのオン・オフによって電圧変換回路２で昇圧動作が行われることはない。したがって、正常時のバイパス回路８を経由した場合と同様に、昇圧しない電圧を負荷７０へ供給することができる。
In FIG. 7, t represents a period during which the capacitor Cb is charged. In the H level section of the signal in FIG. 7E (the output signal of the port Lo), the
以上のように、本実施形態では、非昇圧時にバイパス回路８のＦＥＴ２が断線故障しても、電圧変換回路２のＦＥＴ３をオン状態にすることにより、入力端子１０から出力端子２０へ至る電流経路が形成される。したがって、バイパス用のＦＥＴ２の代わりに、整流用のＦＥＴ３を利用して、負荷７０へ直流電源５０の電力を供給することができる。
As described above, in the present embodiment, even if the
また、ＦＥＴ３には、入力端子１０から出力端子２０へ電流を流す向きに、ダイオードＤ３が並列接続されているので、バイパス回路８のＦＥＴ２が断線故障した場合に、ダイオードＤ３に電流が流れて、ダイオードＤ３が発熱する。そして、この発熱をＦＥＴ３の近傍に配置されたサーミスタＴＨで検出することにより、制御部４において、ＦＥＴ２が断線故障したと判定することができる。
In addition, since the diode D3 is connected in parallel to the
また、昇圧時には、ＦＥＴ１とＦＥＴ３は、一方がオンしたときは他方がオフすることにより同期整流を行うので、電圧変換回路２における電力損失を低減して、変換効率を向上させることができる。
Further, at the time of voltage boosting, FET1 and FET3 perform synchronous rectification by turning off the other when one is turned on, so that power loss in the
本発明では、以上述べた以外にも種々の実施形態を採用することができる。例えば、前記の実施形態では、バイパス回路８のスイッチング素子としてＦＥＴ２を用いたが、図８に示すように、バイパス回路８ａのスイッチング素子として、リレーＲＹを用いてもよい。この場合、バイパス切替部６ａは、公知のリレー駆動回路から構成すればよい。
In the present invention, various embodiments other than those described above can be adopted. For example, in the above embodiment, the
また、前記の実施形態では、非昇圧時において、バイパス回路８のＦＥＴ２のみをオン状態にしたが、これに加えて、電圧変換回路２のＦＥＴ３もオン状態にしてもよい。この場合の電流経路は、図９に示すように二重化された経路となる。したがって、バイパス回路８のＦＥＴ２が断線故障しても、電圧変換回路２のＦＥＴ３により、昇圧されない電圧を負荷７０へ供給することができる。また、図９において、電圧変換回路２のＦＥＴ３のみをオン状態にして、非昇圧時の電流経路を形成し、ＦＥＴ３が故障した場合に、バイパス回路８のＦＥＴ２をオンさせるような使い方もできる。
In the above embodiment, only the
また、前記の実施形態では、バイパス回路８の一端を入力端子１０に接続し、他端を出力端子２０に接続したが、バイパス回路８の一端をインダクタＬ１、Ｌ２の接続点に接続し、他端をＦＥＴ３とインダクタＬ３の接続点に接続してもよい。要は、入力端子１０と出力端子２０との間に、バイパス回路８を設ければよい。
In the above embodiment, one end of the
また、前記の実施形態では、ＦＥＴ駆動部５とバイパス切替部６とを分離して設けたが、ＦＥＴ駆動部５とバイパス切替部６とを一体化してもよい。
In the above-described embodiment, the
また、前記の実施形態では、バイパス回路８のＦＥＴ２の断線故障を検出するサーミスタＴＨを設けたが、サーミスタに代えて、断線故障時の出力電圧Ｖｏの変動を検出する電圧検出回路を設けてもよい。
In the above-described embodiment, the thermistor TH for detecting the disconnection failure of the
また、前記の実施形態では、電圧変換回路２を昇圧回路で構成した例を挙げたが、変換する電圧の仕様に応じて、電圧変換回路２を降圧回路で構成してもよい。
In the above-described embodiment, the
また、前記の実施形態では、電圧変換回路２のＦＥＴ３をｎチャンネル型のＦＥＴで構成した例を挙げたが、ＦＥＴ３はｐチャンネル型のＦＥＴであってもよい。この場合は、ＦＥＴをオンさせる際にゲートに高い電圧を印加する必要がないので、ブートストラップ用のコンデンサＣｂは不要となる。また、ＦＥＴ３だけでなく、ＦＥＴ１とＦＥＴ２をｐチャンネル型のＦＥＴで構成することも可能である。
In the above embodiment, the
また、前記の実施形態では、スイッチング素子としてＦＥＴを用いたが、ＦＥＴに代えて、トランジスタやＩＧＢＴなどのスイッチング素子を用いてもよい。 In the above-described embodiment, an FET is used as a switching element. However, a switching element such as a transistor or an IGBT may be used instead of the FET.
また、前記の実施形態では、車両に搭載されるＤＣ−ＤＣコンバータ１００を例に挙げたが、本発明は、これ以外の用途に用いられるＤＣ−ＤＣコンバータにも適用することができる。
Moreover, in the said embodiment, although the DC-
２ 電圧変換回路
４ 制御部
５ ＦＥＴ駆動部
６ バイパス切替部
７ 故障検出部
８ バイパス回路
１０ 入力端子
２０ 出力端子
５０ 直流電源
７０ 負荷
１００ ＤＣ−ＤＣコンバータ
Ｄ１〜Ｄ３ ダイオード
ＦＥＴ１ 電界効果トランジスタ（第１のスイッチング素子）
ＦＥＴ２ 電界効果トランジスタ（第２のスイッチング素子）
ＦＥＴ３ 電界効果トランジスタ（第３のスイッチング素子）
Ｇ グランド
Ｌ２ インダクタ
2
FET2 field effect transistor (second switching element)
FET3 field effect transistor (third switching element)
G ground L2 inductor
Claims (7)
負荷が接続される出力端子と、
前記入力端子と前記出力端子との間に設けられ、第１スイッチング素子およびインダクタを有し、前記第１スイッチング素子のオン・オフ動作により、前記直流電源の電圧を昇圧または降圧して前記負荷へ供給する電圧変換回路と、
前記電圧変換回路と並列に設けられ、前記入力端子と前記出力端子との間に接続された第２スイッチング素子を有するバイパス回路と、
前記第１および第２スイッチング素子のオン・オフ動作を制御する制御部と、を備え、
前記インダクタの一端は前記入力端子に接続され、前記第１スイッチング素子は前記インダクタの他端とグランドとの間に設けられており、
前記制御部は、昇圧時または降圧時に、前記第２スイッチング素子をオフ状態にするとともに、前記第１スイッチング素子をオン・オフさせ、非昇圧時または非降圧時に、前記第２スイッチング素子をオン状態にするとともに、前記第１スイッチング素子をオフ状態にする、ＤＣ−ＤＣコンバータにおいて、
前記電圧変換回路は、前記制御部によってオン・オフ動作が制御される第３スイッチング素子をさらに有し、
前記第３スイッチング素子は、前記インダクタの他端と前記出力端子との間に設けられている、ことを特徴とするＤＣ−ＤＣコンバータ。 An input terminal to which a DC power supply is connected;
An output terminal to which a load is connected;
The first switching element and the inductor are provided between the input terminal and the output terminal, and the voltage of the DC power source is boosted or stepped down to the load by the on / off operation of the first switching element. A voltage conversion circuit to be supplied;
A bypass circuit provided in parallel with the voltage conversion circuit and having a second switching element connected between the input terminal and the output terminal;
A control unit for controlling on / off operation of the first and second switching elements,
One end of the inductor is connected to the input terminal, and the first switching element is provided between the other end of the inductor and the ground,
The control unit turns off the second switching element at the time of step-up or step-down and turns on / off the first switching element, and turns on the second switching element at the time of non-step-up or non-step-down. And a DC-DC converter that turns off the first switching element.
The voltage conversion circuit further includes a third switching element whose on / off operation is controlled by the control unit,
The DC-DC converter, wherein the third switching element is provided between the other end of the inductor and the output terminal.
前記第３スイッチング素子は、前記入力端子から前記出力端子へ電流を流す向きにダイオードが並列接続されたＦＥＴからなる、ことを特徴とするＤＣ−ＤＣコンバータ。 The DC-DC converter according to claim 1, wherein
The third switching element is a DC-DC converter, wherein the third switching element is formed of an FET in which a diode is connected in parallel in a direction in which a current flows from the input terminal to the output terminal.
前記第１スイッチング素子は、前記入力端子から前記グランドへ電流を流さない向きにダイオードが並列接続されたＦＥＴからなり、
昇圧時または降圧時に、前記第１スイッチング素子と前記第３スイッチング素子は、一方のスイッチング素子がオンしたときは他方のスイッチング素子がオフすることにより同期整流を行う、ことを特徴とするＤＣ−ＤＣコンバータ。 The DC-DC converter according to claim 2,
The first switching element is composed of a FET in which a diode is connected in parallel in a direction in which no current flows from the input terminal to the ground,
DC-DC, wherein the first switching element and the third switching element perform synchronous rectification by turning off the other switching element when one of the switching elements is turned on at the time of step-up or step-down. converter.
非昇圧時または非降圧時に前記第２スイッチング素子がオンしない故障を検出する故障検出部をさらに備え、
前記制御部は、非昇圧時または非降圧時に、前記故障検出部で前記故障が検出されたときは、前記第３スイッチング素子をオン状態にする、ことを特徴とするＤＣ−ＤＣコンバータ。 The DC-DC converter according to any one of claims 1 to 3,
A failure detector for detecting a failure in which the second switching element is not turned on at the time of non-boosting or non-boosting,
The controller is configured to turn on the third switching element when the failure is detected by the failure detector during non-boosting or non-boosting.
前記第３スイッチング素子は、ｎチャンネル型のＦＥＴからなり、
前記第３スイッチング素子のゲートへ駆動電圧を供給するためのコンデンサが設けられ、
前記制御部は、非昇圧時または非降圧時に、前記故障検出部で前記故障が検出されたときは、前記第１スイッチング素子を、所定値以下のオンデューティ比でオン・オフするように制御し、
前記第１スイッチング素子のオン期間に前記コンデンサが充電され、当該充電の期間だけ前記第３スイッチング素子がオフする、ことを特徴とするＤＣ−ＤＣコンバータ。 The DC-DC converter according to claim 4, wherein
The third switching element is an n-channel FET,
A capacitor is provided for supplying a driving voltage to the gate of the third switching element;
The control unit controls the first switching element to be turned on / off at an on-duty ratio equal to or less than a predetermined value when the failure is detected by the failure detection unit during non-boosting or non-boosting. ,
The DC-DC converter, wherein the capacitor is charged during an ON period of the first switching element, and the third switching element is OFF during the charging period.
前記故障検出部は、前記第３スイッチング素子の近傍に配置されたサーミスタを含む、ことを特徴とするＤＣ−ＤＣコンバータ。 The DC-DC converter according to claim 4 or 5,
The DC-DC converter according to claim 1, wherein the failure detection unit includes a thermistor disposed in the vicinity of the third switching element.
前記制御部は、非昇圧時または非降圧時に、前記第２スイッチング素子をオン状態にするとともに、前記第３スイッチング素子をオン状態にする、ことを特徴とするＤＣ−ＤＣコンバータ。 The DC-DC converter according to any one of claims 1 to 6,
The controller is configured to turn on the second switching element and turn on the third switching element at the time of non-boosting or non-boosting.
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|---|---|---|---|---|
| JP2007529185A (en) * | 2003-08-05 | 2007-10-18 | 松下電器産業株式会社 | DC power supply device and battery-powered electronic device incorporating the same |
| JP2011239631A (en) * | 2010-05-13 | 2011-11-24 | Toyota Industries Corp | Power circuit |
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