JP2015032823A - 電子部品実装モジュール及びその製造方法 - Google Patents

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Abstract

【課題】封止体の側面にノッチが形成されており、当該ノッチに区画遮蔽構造の側部幅面が露出され、且つ電磁遮蔽層がノッチを介して側部幅面と接続される電子部品実装モジュールを提供する。
【解決手段】上表面Ｓ１に接地パッド１１２を含む基板１１０を提供する工程と、複数の電子素子１２０を基板の上に装着する工程と、複数の電子素子を被覆するように、封止体１３０を形成する工程と、封止体内に溝部Ｆ１を形成し、溝部に接地パッドを露出させ、溝部の端部が封止体内に位置すると共に封止体の側面に接触しないようにする工程と、溝部に導電材料を充填して区画遮蔽構造１４０を形成する工程と、封止体の側面における溝部の端部に封止体の一部を除去することでノッチをそれぞれ形成する工程と、封止体の表面及び区画遮蔽構造を覆うように、ノッチを介して区画遮蔽構造の側部幅面と接続される電磁遮蔽層１５０を形成する工程と、を含む。
【選択図】図１Ｂ

Description

本発明は、電子部品実装モジュールに関し、特に電子部品実装モジュールの製造方法に関する。
現在よく見られる電子部品実装モジュールの多くは、実装材料を使用して各種電子素子を実装し、小型化の趨勢において、全体的な電子部品実装モジュールの実装密度が一層高いものとなっている。また、電子製品の機能がますます多くなっていることから、電子部品実装モジュール内部に統合される電子素子の種類もますます多くなっている。従って、異なる電子素子の間で互いの電磁波が相互に影響を及ぼしやすい問題がある。
例えば電磁干渉（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ、ＥＭＩ）効果及び無線周波数干渉効果といった各種電子素子相互間の影響を低減すべく、通常、電子部品実装モジュール内に内部電磁遮蔽（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｓｈｉｅｌｄｉｎｇ）層が設けられることによって異なる電子素子を隔離する。
一般的に、従来の方式では、金属蓋を内部電磁遮蔽層とすることで電子素子相互間の影響を低減している。従って、電子部品実装モジュールの製品設計の自由度が低く、且つ電子部品実装モジュールの体積を減少させ難い問題があった。
本発明は、形成する封止体の側面に少なくとも１つのノッチが形成されており、当該ノッチに区画遮蔽構造の側部幅面が露出され、且つ電磁遮蔽層がノッチを介して側部幅面と接続される電子部品実装モジュールを提供することを目的としている。
本発明に係る電子部品実装モジュールは、基板、複数の電子素子、封止体、区画遮蔽構造及び電磁遮蔽層を含む。基板は、上表面を有し、且つ上表面に露出される少なくとも１つの接地パッドを含む。複数の電子素子は、基板の上表面に配置されるとともに、基板と電気的に接続される。封止体は、少なくとも局部的に上表面を覆うと共に電子素子を被覆する。封止体は、少なくとも１つの側面を有する。封止体には、封止体を少なくとも２つの実装区画に仕切るための溝部が形成されている。封止体の側面には少なくとも１つのノッチが形成されており、ノッチによって溝部の端部が対応して露出される。区画遮蔽構造は、溝部内に配置されると共にこれらの実装区画の間に位置する。区画遮蔽構造は、接地パッドと電気的に接続される。区画遮蔽構造は、少なくとも１つの側部幅面及び少なくとも１つの側部長手面を有する。ノッチに区画遮蔽構造の側部幅面が露出される。電磁遮蔽層は、封止体の表面に配置されると共に、ノッチを介して側部幅面と接続される。
本発明は更に、既存の電子部品実装モジュールの製造工程を改良するための電子部品実装モジュールの製造方法を提供することを課題とする。
本発明に係る電子部品実装モジュールの製造方法は、上表面を有し且つ前記上表面に露出される少なくとも１つの接地パッドを含む基板を提供する工程と、前記基板と電気的に接続されるように、複数の電子素子を前記基板の前記上表面に装着する工程と、前記複数の電子素子を被覆するように、少なくとも１つの側面を有する封止体を前記基板の前記上表面に形成する工程と、前記封止体を少なくとも２つの実装区画に分けるように前記封止体内に溝部を形成し、前記溝部に前記接地パッドを露出させ、前記溝部の端部が前記封止体内に位置すると共に前記封止体の前記側面に接触しないようにする工程と、前記溝部に導電材料を充填して前記溝部の表面を覆うことで、少なくとも１つの側部幅面及び少なくとも１つの側部長手面を有し且つ前記接地パッドに接続される区画遮蔽構造を形成する工程と、前記封止体の前記側面における前記溝部の端部に対応する近傍において前記封止体の一部を除去することで、前記区画遮蔽構造の前記側部幅面を露出するノッチをそれぞれ形成する工程と、前記封止体の表面を覆うと共に前記ノッチを介して前記区画遮蔽構造の前記側部幅面と接続される電磁遮蔽層を形成する工程と、を含む。
本発明に係る電子部品実装モジュールは、封止体及び区画遮蔽構造を含む。区画遮蔽構造は、隣接する実装区画の間に位置し、実装区画間の電磁干渉効果及び無線周波数干渉効果を低減するのに用いられる。区画遮蔽構造は、受信した電磁干渉信号を接地パッドを介して外界に伝搬させ、これによって電子部品実装モジュールの電磁シールド效果が増強される。電磁遮蔽層は、ノッチを介して区画遮蔽構造の側部幅面と接続され、且つ封止体の頂面に露出した区画遮蔽構造の一部と接続されることもでき、電子素子と外界との間の電磁波伝搬を低減するのに用いられる。
本発明に係る電子部品実装モジュールの製造方法では、封止体を少なくとも２つの実装区画に分けるように封止体内に溝部を形成し、溝部が封止体内に位置すると共に溝部の端部が封止体の側面に接触しないようにする。その後、溝部に導電材料を充填して溝部の表面を覆うことで区画遮蔽構造を形成した後、封止体の側面における溝部の端部に対応する近傍において封止体の一部を除去することで、ノッチをそれぞれ形成する。その後、スプレーメッキの方式で封止体の側面及び区画遮蔽構造の頂面を導電材料で覆うことで、電磁遮蔽層を形成する。電磁遮蔽層は、ノッチを介して区画遮蔽構造の側部幅面と接続されることができる。
本発明の第１の実施形態に係る電子部品実装モジュールの構造を示した図である。 図１ＡにおけるＱ−Ｑ線に沿う断面を示した断面図である。 本発明の第２の実施形態に係る電子部品実装モジュールの構造を示した図である。 本発明の実施形態に係る電子部品実装モジュールの製造方法の各工程において形成された半製品を示した図である。 本発明の実施形態に係る電子部品実装モジュールの製造方法の各工程において形成された半製品を示した図である。 本発明の実施形態に係る電子部品実装モジュールの製造方法の各工程において形成された半製品を示した図である。 本発明の実施形態に係る電子部品実装モジュールの製造方法の各工程において形成された半製品を示した図である。 本発明の実施形態に係る電子部品実装モジュールの製造方法の各工程において形成された半製品を示した図である。 本発明の実施形態に係る電子部品実装モジュールの製造方法の各工程において形成された半製品を示した図である。 本発明の実施形態に係る電子部品実装モジュールの製造方法の各工程において形成された半製品を示した図である。 本発明の実施形態に係る電子部品実装モジュールの製造方法の各工程において形成された半製品を示した図である。 本発明の実施形態に係る電子部品実装モジュールの製造方法の各工程において形成された半製品を示した図である。
本発明が所定の目的を達成するために採用する技術、方法及び効果を更に理解することができるように、以下、本発明について図面を参照しながら詳細に説明する。これにより、本発明の目的、特徴及び特性を深く且つ具体的に理解することができる。但し、図面及び付随する資料は、本発明の参考及び説明のために提供するものに過ぎず、本発明を制限するものではない。
図１Ａは、本発明の第１の実施形態に係る電子部品実装モジュールの構造を示した図である。図１Ｂは、図１ＡにおけるＱ−Ｑ線に沿う断面を示した断面図である。図１Ａ及び図１Ｂに示すように、電子部品実装モジュール１００は、基板１１０、複数の電子素子１２０、封止体１３０、区画遮蔽構造１４０及び電磁遮蔽層１５０を含む。電子素子１２０は、基板１１０上に配置される。封止体１３０は、少なくとも局部的に電子素子１２０を覆う。また、封止体１３０は、少なくとも２つの実装区画１３０ａを含む。区画遮蔽構造１４０は、隣接する実装区画１３０ａの間に配置される。電磁遮蔽層１５０は、封止体１３０の表面、区画遮蔽構造１４０の表面及び基板１１０の側面に形成される。
基板１１０は、上表面Ｓ１を有する。また、基板１１０は、少なくとも１つの接地パッド１１２を含む。接地パッド１１２は、基板１１０の上表面Ｓ１に露出される。一般的に、基板１１０は、配線（ｔｒａｃｅ）及び各種の電子素子１２０が配置されるキャリア（ｃａｒｒｉｅｒ）として用いられる。基板１１０には、接地パッド１１２、ボンディングパッド（ｂｏｎｄｉｎｇ ｐａｄ）（図示せず）及び配線（図示せず）が配置されている。実務において、これらボンディングパッド、接地パッド１１２及び配線は、電子素子１２０のレイアウト要求に基づいて設けることができる。
基板１１０の材料は、通常、エポキシ樹脂（Ｅｐｏｘｙ ｒｅｓｉｎ）、シアン酸エステル樹脂コア材（Ｃｙａｎａｔｅ ｅｓｔｅｒ ｃｏｒｅ、ＣＥ ｃｏｒｅ）、又はビスマレイミドコア材（Ｂｉｓｍａｌｅｉｍｉｄｅ ｃｏｒｅ、ＢＭＩ ｃｏｒｅ）等の材料であってもよい。
電子素子１２０は、基板１１０の上表面Ｓ１に配置されるとともに、基板１１０と電気的に接続される。特筆すべきは、電子素子１２０は、様々な各種類型であってもよい。即ち、これら電子素子１２０の種類は、完全には同一ではない。電子素子１２０は、完全には同一ではない複数の電子素子であってもよく、例えば、チップ、トランジスタ、ダイオード、コンデンサ、インダクタ又はその他の高周波、ＲＦ素子等であってもよい。図１Ｂに示すように、電子素子１２０は、異なる種類を含んでもよく、いずれも電子素子１２０で表す。但し、本発明は、電子素子１２０の種類を限定するものではない。
封止体１３０は、基板１１０上に位置し、少なくとも局部的に基板１１０の上表面Ｓ１を覆うと共に電子素子１２０を被覆する。封止体１３０は、少なくとも１つの側面Ｐ１を有する。側面Ｐ１は、封止体１３０の頂面と接続され且つ頂面の周囲に位置する。注意すべきは、封止体１３０中には溝部Ｆ１が形成されており、溝部Ｆ１によって封止体１３０を少なくとも２つの実装区画１３０ａに仕切ることである。詳述すると、溝部Ｆ１は、封止体１３０の頂面から封止体１３０の底面に直通し、且つ溝部Ｆ１には接地パッド１１２が露出される。封止体１３０の側面Ｐ１には、少なくとも１つのノッチＮ１が形成されている。ノッチＮ１は、側面Ｐ１における内凹部と見做すことができる。ノッチＮ１の数量及び位置は、露出される溝部Ｆ１の端部Ｆ１２の数量及び位置に対応する。
封止体１３０は、少なくとも２つの実装区画１３０ａを含む。少なくとも１つの実装区画１３０ａは、電子素子１２０を覆う。本実施形態において、封止体１３０は２つの実装区画１３０ａを含み、この２つの実装区画１３０ａは、いずれも少なくとも１つの電子素子１２０を被覆する。しかしながら、他の実施形態において、封止体１３０は３つ以上の実装区画１３０ａを含んでもよく、且つこれらの実装区画１３０ａはいずれも電子素子１２０を被覆してもよく、或いはそのうちの少なくとも１つの実装区画１３０ａのみ電子素子１２０を被覆してもよい。但し、本発明は、実装区画１３０ａが被覆する電子素子の数量を制限するものではない。
特筆すべきは、封止体１３０はモールド樹脂であり、電子素子１２０間に不要な電気的接続又は短絡等が生じることを回避するのに用いられることである。封止体１３０は、粘性を有するプリプレグ材料層（Ｐｒｅｉｍｐｒｅｇｎａｔｅｄ Ｍａｔｅｒｉａｌ）であってもよい。プリプレグ材料層は、例えばガラス繊維プリプレグ（Ｇｌａｓｓ ｆｉｂｅｒ ｐｒｅｐｒｅｇ）、炭素繊維プリプレグ（Ｃａｒｂｏｎ ｆｉｂｅｒ ｐｒｅｐｒｅｇ）、エポキシ樹脂（Ｅｐｏｘｙ ｒｅｓｉｎ）等の材料である。
区画遮蔽構造１４０は、溝部Ｆ１中に配置されると共に実装区画１３０ａの間に位置する。区画遮蔽構造１４０は、溝部Ｆ１を介して接地パッド１１２と電気的に接続される。詳述すると、区画遮蔽構造１４０は、封止体１３０の中に位置すると共に封止体１３０の頂面から封止体１３０の底面まで延在され、これにより封止体１３０を異なる実装区画１３０ａに仕切ることができる。区画遮蔽構造１４０は、少なくとも１つの側部幅面Ｃ１及び少なくとも１つの側部長手面Ｃ２を有する。側部幅面Ｃ１は側面Ｐ１の近傍に位置する。ノッチＮ１に区画遮蔽構造１４０の側部幅面Ｃ１が露出される。一方、側部長手面Ｃ２は封止体１３０の内部で延在される。
特筆すべきは、区画遮蔽構造１４０は、実装区画１３０ａ間の電磁干渉効果及び無線周波数干渉効果を低減するのに用いられることである。区画遮蔽構造１４０は、受信した電磁干渉信号を接地パッド１１２を介して外界に伝搬させ、これによって電子部品実装モジュールの電磁シールド效果が増強される。これにより、異なる実装区画１３０ａ内に被覆される複数の電子素子１２０間の電磁遮蔽效果が増強される。
注意すべきは、ノッチＮ１の幅Ｌ２が区画遮蔽構造１４０の幅Ｔ１よりも大きいことである。区画遮蔽構造１４０の幅Ｔ１は、６０マイクロメートル（μｍ）から１８０マイクロメートル（μｍ）の間であり、ノッチＮ１の幅Ｌ２は、８０マイクロメートル（μｍ）から２００マイクロメートル（μｍ）の間である。
特筆すべきは、区画遮蔽構造１４０の材料は、例えば銅、アルミニウム又は洋白（ｎｉｃｋｅｌ ｓｉｌｖｅｒ）等の金属材料であることである。しかしながら、他の実施形態において、区画遮蔽構造１４０は、例えばポリアニリン（Ｐｏｌｙａｎｉｌｉｎｅ、ＰＡｎ）、ポリピロール（Ｐｏｌｙｐｙｒｒｏｌｅ、ＰＹｙ）又はポリチオフェン（Ｐｏｌｙｔｈｉｏｐｈｅｎｅ、ＰＴｈ）等の導電性高分子材料であってもよい。但し、本発明は、区画遮蔽構造１４０の材料を限定するものではない。
電磁遮蔽層１５０は、電子素子１２０間並びに電子素子１２０と外界との間の電磁波干渉を低減するのに用いられる。実際の適用において、電磁遮蔽層１５０は、ノッチＮ１を介して区画遮蔽構造１４０の側部幅面Ｃ１と電気的に接続されると共に、封止体１３０の頂面に露出された区画遮蔽構造１４０と電気的に接続されるようにしてもよい。
本実施形態において、電磁遮蔽層１５０は、封止体１３０の側面Ｐ１から基板１１０の側面まで延在されるとともに、基板１１０の側面に露出された接地パッド（図示せず）と電気的に接続されるようにしてもよい。これにより、電磁遮蔽層１５０は更に、区画遮蔽構造１４０が受信した電磁干渉信号を基板１１０の側面に位置する接地パッド（図示せず）に伝搬させることができ、これによって電子部品実装モジュールの電磁シールド效果が増強される。しかしながら、他の実施形態において、電磁遮蔽層１５０は、封止体１３０の表面を覆うのみで基板１１０の側面にまで延在されないようにしてもよい。但し、本発明は、これについて制限するものではない。
図２は、本発明の第２の実施形態に係る電子部品実装モジュールの構造を示した図である。第２の実施形態に係る電子部品実装モジュール２００と第１の実施形態に係る電子部品実装モジュール１００の双方は、構造が類似し、効果が同じである。例えば電子部品実装モジュール２００は、電子部品実装モジュール１００と同様に基板１１０を含む。以下、電子部品実装モジュール２００における電子部品実装モジュール１００との相違点についてのみ説明し、同一の特徴については説明を省略する。
図２に示すように、同様に、第２の実施形態に係る電子部品実装モジュール２００の溝部Ｆ２によって、封止体１３０を２つの実装区画１３０ａに仕切る。特筆すべきは、異なる電子素子１２０の配置設計及び電磁遮蔽に対する要求に応じるべく、溝部Ｆ２の形状は、例えば直線状、半円形、鋸歯状又は不規則湾曲状等様々な変化を有してもよいことである。また、特筆すべきは、ノッチＮ１の数量及び位置は、いずれも露出される溝部Ｆ２の端部Ｆ２２の数量及び位置に対応していることである。区画遮蔽構造２４０は、溝部Ｆ２中に配置されると共に隣接する実装区画１３０ａの間に位置する。但し、本発明は、溝部Ｆ２の形状を制限するものではない。
図３Ａ乃至図３Ｉは、それぞれ本発明の第１の実施形態に係る電子部品実装モジュールの製造方法の各工程において形成された半製品を示した図である。以下、図３Ａ乃至図３Ｉを用いて説明する。
まず、図３Ａに示すように、基板１１０を提供し、複数の電子素子１２０を基板１１０の上表面Ｓ１に装着する。詳述すると、基板１１０は、上表面Ｓ１に露出される少なくとも１つの接地パッド１１２を含む。本実施形態において、基板１１０は、大サイズの配線基板パネル（ｃｉｒｃｕｉｔ ｓｕｂｓｔｒａｔｅ ｐａｎｅｌ又はｃｉｒｃｕｉｔ ｓｕｂｓｔｒａｔｅ ｓｔｒｉｐ）（図３Ａには基板１１０の一部のみを表示）である。電子素子１２０は、チップ、トランジスタ、ダイオード、コンデンサ、インダクタ又はその他の高周波、無線周波数素子等であってもよい。また、電子素子１２０は、様々な方式によって基板１１０と電気的に接続されることができ、例えば、ワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）、フリップチップ（ｆｌｉｐ ｃｈｉｐ）又はその他の実装方法によって基板の接続パッド及び／又は回路と電気的に接続される。但し、本発明は、電子素子１２０と基板１１０との間の電気的接続方式を限定するものではない。
図３Ｂに示すように、電子素子１２０を被覆するように封止体１３０を基板１１０に形成する。一般的に、封止体１３０は、例えばモールド樹脂などの粘性を有するプリプレグ材料層であってもよい。封止体１３０は、少なくとも局部的に基板１１０の上表面Ｓ１に粘着すると共に電子素子１２０を覆う。また、封止体１３０は少なくとも１つの側面Ｐ１を有する。
図３Ｃに示すように、電子部品実装モジュールの製造方法は、封止体１３０を覆うための保護層１６０を更に形成するようにしてもよい。詳述すると、溝部を形成する工程の前に、封止体１３０を覆うように保護層１６０を形成する。これは主として後続の製造工程でもたらされる汚染を低減するために行われる。一般的に、保護層１６０は絶縁インク塗布層（ｉｎｋ ｃｏａｔｉｎｇ）であってもよい。但し、本発明は、これについて制限するものではない。
図３Ｄに示すように、封止体１３０を少なくとも２つの実装区画１３０ａに分けるように封止体１３０内に溝部Ｆ１を形成する。詳述すると、保護層１６０の表面から封止体１３０の底面まで貫通するようにレーザースクライビング（Ｌａｓｅｒ ｓｃｒｉｂｉｎｇ）により封止体１３０を貫通することで、溝部Ｆ１を形成する。溝部Ｆ１は、接地パッド１１２を露出する。説明すべきことは、本発明は、溝部Ｆ１を形成する方式を限定しないことである。溝部Ｆ１の幅Ｌ１は、８０マイクロメートル（μｍ）から２００マイクロメートル（μｍ）の間である。溝部Ｆ１は封止体１３０内に位置し、且つ溝部Ｆ１の端部Ｆ１２は封止体１３０の側面Ｐ１に接触していない。即ち、溝部Ｆ１の端部Ｆ１２は封止体１３０内の閉鎖端に位置する。注意すべきは、図３Ｅに示すように、溝部Ｆ１の端部Ｆ１２と封止体１３０の側面Ｐ１との間には所定緩衝領域Ａ１が区画される。所定緩衝領域Ａ１は、溝部Ｆ１の端部Ｆ１２と封止体１３０の側面Ｐ１との間に置かれた間隔領域を少なくとも含む。溝部Ｆ１の端部Ｆ１２は、封止体１３０の側面Ｐ１との間に所定緩衝領域Ａ１を置いており、封止体１３０の側面Ｐ１と連通していない。他の実施形態において、異なる電子素子１２０の配置設計及び電磁遮蔽に対する要求に応じるべく、溝部Ｆ１の形状は様々な変化を有してもよく、溝部Ｆ１によって封止体１３０が３つ以上の実装区画１３０ａに分けられてもよい。但し、本発明は、溝部Ｆ１の形状を制限するものではない。
図３Ｆに示すように、溝部Ｆ１に導電材料を充填することによって区画遮蔽構造１４０を形成する。詳述すると、導電材質をスプレーメッキ（ｓｐｒａｙ ｐｌａｔｉｎｇ）又は注入（ｉｎｊｅｃｔｉｏｎ）することによって溝部Ｆ１に導電材料を充填する。本実施形態において、導電材料は、溝部Ｆ１を覆うと共に溝部Ｆ１内全体に充填されるだけではなく、更に溝部Ｆ１に露出された接地パッド１１２と電気的に接続される。他の実施形態において、導電材料は、溝部Ｆ１全体に充填されなくてもよい。次いで、焼成硬化工程を行うことによって、区画遮蔽構造１４０を形成する。図３Ｇに示すように、区画遮蔽構造１４０は、少なくとも１つの側部幅面Ｃ１及び少なくとも１つの側部長手面Ｃ２を有する。区画遮蔽構造１４０は、接地パッド１１２に電気的に接続される。本実施形態において、区画遮蔽構造１４０は、２つの接地パッド１１２と電気的に接続される。但し、他の実施形態において、接地パッド１１２は、実際の溝部の形状に基づいて形成される帯状、ブロック状又はその他のパターンの金属パッドであってもよく、本発明はその数量及び形状を制限するものではない。特筆すべきは、区画遮蔽構造１４０の幅Ｔ１は、溝部Ｆ１の幅Ｌ１とほぼ同じであることである。従って、区画遮蔽構造１４０の幅は、６０マイクロメートル（μｍ）から１８０マイクロメートル（μｍ）の間である。
図３Ｈに示すように、区画遮蔽構造１４０を形成する工程の後、保護層１６０を除去する。特筆すべきは、封止体１３０の一部をレーザースクライビングすることで溝部Ｆ１を形成する過程において、多量の粉塵が発生するが、大部分の粉塵が保護層１６０の表面に付着することである。従って、溶媒によって保護層１６０を洗浄することで、同時に粉塵を除去することができる。
図３Ｉ及び図３Ｅに示すように、図３Ｅにおける所定緩衝領域Ａ１の封止体を除去することでノッチＮ１を形成する。特筆すべきは、ノッチＮ１を形成する工程は、区画遮蔽構造１４０を形成した後であり、ノッチＮ１によって区画遮蔽構造１４０の側部幅面Ｃ１が露出されることである。詳述すると、レーザースクライビングにより所定緩衝領域の封止体１３０を除去することで、ノッチＮ１を形成し、それによって区画遮蔽構造１４０の側部幅面Ｃ１が完全に露出されるようにする。但し、本発明は、ノッチＮ１を形成する方法を限定するものではない。
注意すべきは、溝部Ｆ１の幅Ｌ１が狭いため、後続の電磁遮蔽層１５０を形成する製造工程が円滑に行われるようにすべく、ノッチＮ１の幅Ｌ２は、溝部Ｆ１の幅Ｌ１以上であることである。本実施形態において、ノッチＮ１の幅は、８０マイクロメートル（μｍ）から２００マイクロメートル（μｍ）の間である。また、ノッチＮ１の数量及び位置は、溝部Ｆ１の端部Ｆ１２の数量及び位置に対応するため、溝部Ｆ１の端部Ｆ１２の数量及び位置と同じである。
次いで、カッター又はレーザーにより、個片化するためのダイシングを行うことで、封止体１３０及び基板１１０を複数のセルに切り出す。
その後、図１Ｂに示すように、封止体１３０の表面を覆うように電磁遮蔽層１５０を形成する。本実施形態において、スプレーメッキ又はスパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）の方式を用いて導電材料を封止体１３０表面、区画遮蔽構造１４０の表面及び基板１１０の側面に覆う。但し、本発明は、電磁遮蔽層１５０を形成する方式を限定しない。特筆すべきは、電磁遮蔽層１５０は、ノッチＮ１を介して区画遮蔽構造１４０の側部幅面Ｃ１と電気的に接続されることである。
このように、本発明に係る電子部品実装モジュールは、封止体及び区画遮蔽構造を含む。区画遮蔽構造は、隣接する実装区画の間に位置し、実装区画間の電磁干渉効果及び無線周波数干渉効果を低減するのに用いられる。区画遮蔽構造は、受信した電磁干渉信号を接地パッドを介して外界に伝搬させ、それによって電子部品実装モジュールの電磁シールド效果が増強される。電磁遮蔽層は、ノッチを介して区画遮蔽構造の側部幅面と接続され、且つ封止体の頂面に露出された区画遮蔽構造の一部と接続されることができ、電子素子と外界との間の電磁波伝搬を低減するのに用いられる。これにより、本発明に係る電子部品実装モジュールの製品設計の自由度が向上する。
本発明に係る電子部品実装モジュールの製造方法では、封止体を少なくとも２つの実装区画に分けるように封止体内に溝部を形成し、溝部が封止体内に位置すると共に溝部の端部が封止体の側面に接触しないようにする。その後、導電材質が溝部に充填される過程で溢れ出すことを回避するように、溝部に導電材料を充填して溝部の表面を覆うことで区画遮蔽構造を形成する。その後、封止体の側面における溝部の端部に対応する近傍において封止体の一部を除去することで、ノッチをそれぞれ形成する。その後、スプレーメッキ又は注入の方式で封止体の側面及び区画遮蔽構造の頂面を導電材料で覆うことで、電磁遮蔽層を形成する。電磁遮蔽層は、ノッチを介して区画遮蔽構造の側部幅面と接続されることができる。このように、本発明に係る電子部品実装モジュールの製造方法によって、スパッタリングの方式で区画遮蔽構造を製造する製造コストを低減することができる。
上記は本発明の実施形態に過ぎず、本発明の特許請求の範囲を限定するものではない。従って、当業者が本発明の主旨を逸脱しない範囲内において行った変更や修正といった等価の置換は、すべて本発明の特許請求の範囲に含まれる。
１００，２００ 電子部品実装モジュール
１１０ 基板
１１２ 接地パッド
１２０ 電子素子
１３０ 封止体
１３０ａ 実装区画
１４０，２４０ 区画遮蔽構造
１５０ 電磁遮蔽層
１６０ 保護層
Ａ１ 所定緩衝領域
Ｃ１ 側部幅面
Ｃ２ 側部長手面
Ｆ１，Ｆ２ 溝部
Ｆ１２，Ｆ２２ 端部
Ｎ１ ノッチ
Ｌ１ 溝部の幅
Ｌ２ ノッチの幅
Ｐ１ 側面
Ｓ１ 上表面
Ｔ１ 区画遮蔽構造の幅

Claims (14)

  1. 上表面を有し、且つ前記上表面に露出される少なくとも１つの接地パッドを含む基板と、
    前記基板の前記上表面に配置されるとともに、前記基板と電気的に接続される複数の電子素子と、
    少なくとも局部的に前記基板の前記上表面を覆うと共に前記複数の電子素子を被覆し、少なくとも１つの側面を有する封止体であって、前記封止体中に前記封止体を少なくとも２つの実装区画に仕切る溝部が形成されており、前記側面には前記溝部の端部を対応して露出する少なくとも１つのノッチが形成されている、封止体と、
    前記溝部中に配置されると共に複数の前記実装区画の間に位置し、且つ前記接地パッドと電気的に接続され、少なくとも１つの側部幅面及び少なくとも１つの側部長手面を有する区画遮蔽構造であって、前記ノッチによって前記区画遮蔽構造の前記側部幅面が露出される、区画遮蔽構造と、
    前記封止体の表面及び前記区画遮蔽構造を覆い、且つ前記ノッチを介して前記側部幅面と電気的に接続される、電磁遮蔽層と、
    を含むことを特徴とする電子部品実装モジュール。
  2. 前記ノッチの幅は、前記区画遮蔽構造の幅よりも大きいことを特徴とする請求項１に記載の電子部品実装モジュール。
  3. 前記区画遮蔽構造の幅は、６０マイクロメートル（μｍ）から１８０マイクロメートル（μｍ）の間であることを特徴とする請求項１に記載の電子部品実装モジュール。
  4. 前記ノッチの幅は、８０マイクロメートル（μｍ）から２００マイクロメートル（μｍ）の間であることを特徴とする請求項１に記載の電子部品実装モジュール。
  5. 上表面を有し且つ前記上表面に露出される少なくとも１つの接地パッドを含む基板を提供する工程と、
    前記基板と電気的に接続されるように複数の電子素子を前記基板の前記上表面に装着する工程と、
    前記複数の電子素子を被覆するように、少なくとも１つの側面を有する封止体を前記基板の前記上表面に形成する工程と、
    前記封止体を少なくとも２つの実装区画に分けるように前記封止体内に溝部を形成し、前記溝部に前記接地パッドを露出させ、前記溝部の端部が前記封止体内に位置すると共に前記封止体の前記側面に接触しないようにし、前記溝部の前記端部と前記封止体の前記側面との間に所定緩衝領域を区画する工程と、
    前記溝部に導電材料を充填して前記溝部を覆うことで、少なくとも１つの側部幅面及び少なくとも１つの側部長手面を有し且つ前記接地パッドに接続される区画遮蔽構造を形成する工程と、
    前記所定緩衝領域を除去することで、前記区画遮蔽構造の前記側部幅面を露出するノッチを形成する工程と、
    前記封止体の表面及び前記区画遮蔽構造を覆うように、前記ノッチを介して前記区画遮蔽構造の前記側部幅面と電気的に接続される電磁遮蔽層を形成する工程と、
    を含むことを特徴とする電子部品実装モジュールの製造方法。
  6. 前記溝部を形成する工程は、前記封止体の一部をレーザースクライビングすることで、前記溝部を形成することを含むことを特徴とする請求項５に記載の電子部品実装モジュールの製造方法。
  7. 前記溝部を形成する工程の前に、前記封止体を覆うように保護層を形成する工程を更に含むことを特徴とする請求項５に記載の電子部品実装モジュールの製造方法。
  8. 前記区画遮蔽構造を形成する工程の後に、前記保護層を除去することを特徴とする請求項７に記載の電子部品実装モジュールの製造方法。
  9. 前記ノッチを形成する工程は、前記所定緩衝領域をレーザースクライビングで除去することで、前記ノッチを形成することを含むことを特徴とする請求項５に記載の電子部品実装モジュールの製造方法。
  10. 前記電磁遮蔽層を形成する工程の前に、個片化するためのダイシングを行う工程を更に含むことを特徴とする請求項５に記載の電子部品実装モジュールの製造方法。
  11. 前記ノッチの幅は、前記溝部の幅よりも大きいことを特徴とする請求項５に記載の電子部品実装モジュールの製造方法。
  12. 前記溝部の幅は、６０マイクロメートル（μｍ）から１８０マイクロメートル（μｍ）の間であることを特徴とする請求項５に記載の電子部品実装モジュールの製造方法。
  13. 前記ノッチの幅は、８０マイクロメートル（μｍ）から２００マイクロメートル（μｍ）の間であることを特徴とする請求項５に記載の電子部品実装モジュールの製造方法。
  14. 前記区画遮蔽構造を形成する工程は、スプレーメッキ又は注入により溝部内に前記導電材料を充填することで前記区画遮蔽構造を形成することを含むことを特徴とする請求項５に記載の電子部品実装モジュールの製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887365A (zh) * 2016-09-29 2018-04-06 日月光半导体制造股份有限公司 半导体装置封装及其制造方法
CN109300793A (zh) * 2018-10-10 2019-02-01 环维电子(上海)有限公司 具有电磁屏蔽结构的Sip模组的制作方法及装置
CN110800100A (zh) * 2017-06-29 2020-02-14 株式会社村田制作所 高频模块
CN113611688A (zh) * 2021-08-03 2021-11-05 东莞记忆存储科技有限公司 一种芯片结构及其加工方法
CN113784539A (zh) * 2021-09-08 2021-12-10 深圳市鸿利泰光电科技有限公司 一种pcb贴片接收头工艺结构
CN113811078A (zh) * 2020-06-12 2021-12-17 深南电路股份有限公司 封装结构的制作方法及封装结构

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114678298B (zh) * 2022-03-14 2022-09-09 珠海市众知科技有限公司 一种集成电路块引脚封装装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256842A (ja) * 2011-05-13 2012-12-27 Sharp Corp 半導体モジュールの製造方法及び半導体モジュール

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI278028B (en) * 2002-08-02 2007-04-01 Skc Co Ltd Method for fabricating polishing pad using laser beam and mask
JP4178880B2 (ja) * 2002-08-29 2008-11-12 松下電器産業株式会社 モジュール部品
EP1631137A4 (en) 2004-03-30 2009-05-27 Panasonic Corp MODULAR COMPONENT AND METHOD FOR MANUFACTURING THE SAME
KR20100096115A (ko) * 2007-10-30 2010-09-01 쓰리엠 이노베이티브 프로퍼티즈 컴파니 광학 디스플레이 필터용 전자파 간섭 차폐를 갖는 다중-스택 광학 밴드패스 필름
US8022511B2 (en) * 2008-02-05 2011-09-20 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
TWI393239B (zh) * 2009-10-16 2013-04-11 Advanced Semiconductor Eng 具有內屏蔽體之封裝結構及其製造方法
CN102054821B (zh) 2009-10-30 2013-09-11 日月光半导体制造股份有限公司 具有内屏蔽体的封装结构及其制造方法
MY171813A (en) * 2009-11-13 2019-10-31 Semiconductor Components Ind Llc Electronic device including a packaging substrate having a trench
US8030750B2 (en) * 2009-11-19 2011-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
TWI438885B (zh) * 2011-03-18 2014-05-21 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI417040B (zh) * 2011-05-02 2013-11-21 Powertech Technology Inc 形成雙面電磁遮蔽層之半導體封裝方法及構造

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256842A (ja) * 2011-05-13 2012-12-27 Sharp Corp 半導体モジュールの製造方法及び半導体モジュール

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887365A (zh) * 2016-09-29 2018-04-06 日月光半导体制造股份有限公司 半导体装置封装及其制造方法
CN107887365B (zh) * 2016-09-29 2021-11-26 日月光半导体制造股份有限公司 半导体装置封装及其制造方法
CN110800100A (zh) * 2017-06-29 2020-02-14 株式会社村田制作所 高频模块
CN110800100B (zh) * 2017-06-29 2023-09-05 株式会社村田制作所 高频模块
CN109300793A (zh) * 2018-10-10 2019-02-01 环维电子(上海)有限公司 具有电磁屏蔽结构的Sip模组的制作方法及装置
CN109300793B (zh) * 2018-10-10 2024-01-19 环维电子(上海)有限公司 具有电磁屏蔽结构的Sip模组的制作方法及装置
CN113811078A (zh) * 2020-06-12 2021-12-17 深南电路股份有限公司 封装结构的制作方法及封装结构
CN113611688A (zh) * 2021-08-03 2021-11-05 东莞记忆存储科技有限公司 一种芯片结构及其加工方法
CN113784539A (zh) * 2021-09-08 2021-12-10 深圳市鸿利泰光电科技有限公司 一种pcb贴片接收头工艺结构

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