JP2015032324A - 半導体装置 - Google Patents

Abstract

【課題】チップアドレスとコマンドのタイミングマージンを拡大する。
【解決手段】互いに異なるチップＩＤが割り当てられた複数のコアチップＣＣ０〜ＣＣ３、内部クロック信号ＰＣＬＫＴに同期してチップアドレスＡ１４，Ａ１５をラッチするアドレスラッチ回路３６と、内部クロック信号ＰＣＬＫＢに同期してアクティブ信号ＩＡＣＴ０をラッチするコマンドラッチ回路４８とを備える。コアチップＣＣ０〜ＣＣ３のそれぞれは、アドレスラッチ回路３６にラッチされたチップアドレスＡ１４，Ａ１５とチップＩＤが一致したことに応答して、コマンドラッチ回路４８にラッチされたアクティブ信号ＩＡＣＴ１を実行する。本発明によれば、チップアドレスをラッチするタイミングとコマンドをラッチするタイミングをずらしていることから、タイミングマージンを拡大することが可能となる。
【選択図】図１

Description

本発明は半導体装置に関し、特に、複数の半導体チップからなる半導体装置に関する。

複数の半導体チップからなる半導体装置として、マルチチップパッケージと呼ばれる半導体装置が知られている。マルチチップパッケージは、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体チップがパッケージ基板上に複数個積層されてなる半導体装置であり、個々の半導体チップの選択はチップセレクト信号を用いて行われる。つまり、外部のコントローラは、マルチチップパッケージをあくまで複数の半導体チップとして取り扱う。

これに対し、近年においては、ＤＲＡＭのフロントエンド部が集積されたインターフェースチップと、ＤＲＡＭのバックエンド部が集積された複数のコアチップを積層し、これらを貫通電極によって接続するタイプの半導体装置が提案されている（特許文献１，２参照）。この種の半導体装置は、外部のコントローラからは１個のＤＲＡＭとして認識される。そして、コアチップの選択は、コントローラから入力されるアドレス信号の上位ビットを用いて行われる。

特開２０１２−１５５８１４号公報 特開２０１２−１５５８１５号公報

しかしながら、アドレス信号の上位ビットを用いてコアチップの選択を行う場合、アドレス信号の上位ビットと各コアチップのチップＩＤを比較する動作が必要となるため、アドレス信号が入力されてから選択すべきコアチップが確定するまでにある程度のタイムラグが生じる。そして、選択すべきコアチップが確定した後、コントローラから発行されたコマンドが当該コアチップにて実行される。

ここで、上述したアドレス信号とコマンドは同期して入力されることが一般的である。例えば、いずれも外部クロック信号の立ち上がりエッジに同期して入力される。この場合、外部クロック信号の同じ立ち上がりエッジに同期して入力されたアドレス信号とコマンドを上述したタイミングで処理する必要があり、タイミングマージンが小さいという問題があった。

本発明の一側面による半導体装置は、互いに異なるチップＩＤが割り当てられた複数の半導体チップと、クロック信号に同期した第１のタイミングでチップアドレスをラッチする第１のラッチ回路と、前記第１のタイミングから前記クロック信号の１／２周期遅れた第２のタイミングでコマンドをラッチする第２のラッチ回路と、を備え、前記複数の半導体チップのそれぞれは、前記第１のラッチ回路にラッチされた前記チップアドレスと前記チップＩＤが一致したことに応答してヒット信号を活性化させる比較回路と、前記ヒット信号の活性化に応答して前記第２のラッチ回路にラッチされた前記コマンドを実行するコマンド実行回路と、を含むことを特徴とする。

本発明の他の側面による半導体装置は、互いに異なるチップＩＤが割り当てられた複数の半導体チップと、クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に同期してチップアドレスをラッチする第１のラッチ回路と、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの他方に同期してコマンドをラッチする第２のラッチ回路と、を備え、前記複数の半導体チップのそれぞれは、前記第１のラッチ回路にラッチされた前記チップアドレスと前記チップＩＤが一致したことに応答してヒット信号を活性化させる比較回路と、前記ヒット信号の活性化に応答して前記第２のラッチ回路にラッチされた前記コマンドを実行するコマンド実行回路と、を含むことを特徴とする。

本発明によれば、チップアドレスをラッチするタイミングとコマンドをラッチするタイミングをずらしていることから、ヒット信号とコマンドとの間のタイミングマージンを拡大することが可能となる。

本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。 アドレスラッチ回路３３の回路図である。 アドレスラッチ回路３６の回路図である。 コマンドラッチ回路４８の回路図である。 コアチップＣＣ０の構成を示すブロック図である。 比較回路８２の回路図である。 ロウコマンドラッチ回路９１の回路図である。 ロウコマンドラッチ回路９１の動作を説明するためのタイミング図である。 バンクアクティブレジスタ９３の回路図である。 カラムコマンドラッチ回路９４の回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置は、インターフェースチップＩＦ及び４枚のコアチップＣＣ０〜ＣＣ３が積層された構成を有している。インターフェースチップＩＦはＤＲＡＭのフロントエンド部が集積された半導体チップであり、コアチップＣＣ０〜ＣＣ３はＤＲＡＭのバックエンド部が集積された半導体チップである。但し、本発明の対象がＤＲＡＭに限定されるものではなく、コアチップの枚数も４枚に限定されるものではない。

本実施形態による半導体装置おいては、外部から入力される信号（アドレス信号、コマンド、クロック信号、ライトデータなど）は全てインターフェースチップＩＦに入力される。これらの入力信号は、インターフェースチップＩＦ内において所定の処理が行われた後、コアチップＣＣ０〜ＣＣ３に供給される。コアチップＣＣ０〜ＣＣ３には、当該チップを貫通して設けられた複数の貫通電極ＴＳＶが設けられており、インターフェースチップＩＦから供給される信号は貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ３に供給される。また、コアチップＣＣ０〜ＣＣ３から出力される信号（リードデータ）は、貫通電極ＴＳＶを介してインターフェースチップＩＦに供給され、インターフェースチップＩＦを介して外部に出力される。

尚、全てのコアチップＣＣ０〜ＣＣ３に貫通電極ＴＳＶを設けることは必須でなく、例えば、これら４枚のコアチップＣＣ０〜ＣＣ３をフェイスダウン方式で積層する場合、最上層に位置するコアチップＣＣ０については貫通電極ＴＳＶを設ける必要はない。

図１に示すように、インターフェースチップＩＦには、クロック端子１１，１２及びクロックイネーブル端子１３が設けられている。クロック端子１１，１２はそれぞれ外部クロック信号ＣＫ，／ＣＫが入力される端子であり、クロックイネーブル端子１３はクロックイネーブル信号ＣＫＥが入力される端子である。外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。これらの端子１１〜１３を介して入力された信号は、入力バッファ１４を介してクロックジェネレータ１５に供給される。

クロックジェネレータ１５は、クロックイネーブル信号ＣＫＥが活性化していることを条件として、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＰＣＬＫＴ，ＰＣＬＫＢを生成する。内部クロック信号ＰＣＬＫＴ，ＰＣＬＫＢは互いに相補の信号であり、それぞれ外部クロック信号ＣＫ，／ＣＫと同じ波形を有している。したがって、内部クロック信号ＰＣＬＫＴは外部クロック信号ＣＫの立ち上がりエッジ（外部クロック信号／ＣＫの立ち下がりエッジ）に同期して立ち上がり、外部クロック信号ＣＫの立ち下がりエッジ（外部クロック信号／ＣＫの立ち上がりエッジ）に同期して立ち下がる。逆に、内部クロック信号ＰＣＬＫＢは外部クロック信号／ＣＫの立ち上がりエッジ（外部クロック信号ＣＫの立ち下がりエッジ）に同期して立ち上がり、外部クロック信号／ＣＫの立ち下がりエッジ（外部クロック信号ＣＫの立ち上がりエッジ）に同期して立ち下がる。このような波形を有する内部クロック信号ＰＣＬＫＴ，ＰＣＬＫＢは、後述する各回路ブロックに供給され、これら回路ブロックの動作タイミングを規定するタイミング信号として用いられる。

また、外部クロック信号ＣＫ，／ＣＫはＤＬＬ回路１６にも供給される。ＤＬＬ回路１６は、外部クロック信号ＣＫ，／ＣＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成するクロック生成回路である。内部クロック信号ＬＣＬＫは入出力バッファ２２に供給され、ラッチ回路２１を介してコアチップＣＣ０〜ＣＣ３から転送されるリードデータＤＱの出力タイミングを規定するタイミング信号として用いられる。したがって、リードデータＤＱは、内部クロック信号ＬＣＬＫに同期してデータ入出力端子２３から外部に出力される。一方、データ入出力端子２３に入力されるライトデータＤＱについては、入出力バッファ２２及びラッチ回路２１を介して、コアチップＣＣ０〜ＣＣ３に供給される。

また、インターフェースチップＩＦには、ＯＤＴ端子２４、データマスク端子２５及びデータストローブ端子２６が設けられており、これらの端子は入出力バッファ２２又はラッチ回路２１に接続されている。ＯＤＴ端子２４は、外部からオンダイターミネーション信号ＯＤＴが入力される端子であり、オンダイターミネーション信号ＯＤＴが活性化すると入出力バッファ２２が終端抵抗器として機能する。また、データマスク端子２５は、ライト動作時に外部からデータマスク信号ＤＭが入力される端子であり、データマスク信号ＤＭが活性化すると当該タイミングで入力されたライトデータＤＱの書き込みが禁止される。さらに、データストローブ端子２６は、相補のデータストローブ信号ＤＱＳ，／ＤＱＳが入出力される端子である。データストローブ信号ＤＱＳ，／ＤＱＳは、リードデータＤＱの出力タイミング及びライトデータＤＱの入力タイミングを規定するタイミング信号として用いられる。

さらに、インターフェースチップＩＦにはアドレス端子３１及びチップアドレス端子３４が設けられている。アドレス端子３１は、アドレス信号Ａ０〜Ａ１３及びバンクアドレスＢＡ０，ＢＡ１が入力される端子であり、入力されたこれらの信号は、入力バッファ３２を介してアドレスラッチ回路３３に供給される。一方、チップアドレス端子３４はチップアドレス信号Ａ１４，Ａ１５が入力される端子であり、入力されたチップアドレス信号Ａ１４，Ａ１５は、入力バッファ３５を介してアドレスラッチ回路３６に供給される。アドレスラッチ回路３３，３６にラッチされたこれらの信号は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ３に供給される。コアチップＣＣ０〜ＣＣ３の構造については後述する。

ここで、チップアドレスＡ１４，Ａ１５とは、いずれかのコアチップＣＣ０〜ＣＣ３を選択するための信号であり、本実施形態においてはロウアクセス時に外部から入力される。カラムアクセス時にはチップアドレスＡ１４，Ａ１５は用いられない。また、バンクアドレスＢＡ０，ＢＡ１とは、選択されたコアチップＣＣ０〜ＣＣ３に含まれるいずれかのメモリバンクを選択するための信号であり、本実施形態においてはロウアクセス時及びカラムアクセス時に外部から入力される。アドレス信号Ａ０〜Ａ１３は、選択されたメモリバンクに含まれるいずれかのメモリセルを選択するための信号であり、ロウアクセス時においてはワード線の選択に用いられ、カラムアクセス時にはビット線の選択に用いられる。

図２は、アドレスラッチ回路３３の回路図である。

図２に示すように、アドレスラッチ回路３３は、内部クロック信号ＰＣＬＫＴの立ち上がりエッジに応答してラッチ動作を行うラッチ回路ＬＴ５と、内部クロック信号ＰＣＬＫＢの立ち上がりエッジに応答してラッチ動作を行うラッチ回路ＬＴ４を有しており、これらが縦続接続された構成を有している。尚、図２にはアドレスラッチ回路３３に含まれる１ビット分のラッチ回路ＬＴ５，ＬＴ４を示しており、実際にはこれがアドレスビット分設けられることになる。

かかる構成により、外部クロック信号ＣＫの立ち上がりエッジ（外部クロック信号／ＣＫの立ち下がりエッジ）に同期して入力されたアドレス信号Ａ０〜Ａ１３及びバンクアドレスＢＡ０，ＢＡ１は、まず内部クロック信号ＰＣＬＫＴの立ち上がりエッジに同期してラッチ回路ＬＴ５にラッチされる。そして、ラッチ回路ＬＴ５にラッチされたアドレス信号Ａ０〜Ａ１３及びバンクアドレスＢＡ０，ＢＡ１は、内部クロック信号ＰＣＬＫＢの立ち上がりエッジに同期してラッチ回路ＬＴ４にラッチされる。ラッチ回路ＬＴ４にラッチされたアドレス信号Ａ０〜Ａ１３及びバンクアドレスＢＡ０，ＢＡ１は、アドレスラッチ回路３３から出力され、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ３に供給される。

図３は、アドレスラッチ回路３６の回路図である。

図３に示すように、アドレスラッチ回路３６は、内部クロック信号ＰＣＬＫＴの立ち上がりエッジに応答してラッチ動作を行うラッチ回路ＬＴ１によって構成される。尚、図３にはアドレスラッチ回路３６に含まれる１ビット分のラッチ回路ＬＴ１を示しており、実際にはこれがアドレスビット分設けられることになる。

かかる構成により、外部クロック信号ＣＫの立ち上がりエッジ（外部クロック信号／ＣＫの立ち下がりエッジ）に同期して入力されたチップアドレスＡ１４，Ａ１５は、内部クロック信号ＰＣＬＫＴの立ち上がりエッジに同期してラッチ回路ＬＴ１にラッチされる。ラッチ回路ＬＴ１にラッチされたチップアドレスＡ１４，Ａ１５は、アドレスラッチ回路３６から出力され、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ３に供給される。

このように、アドレスラッチ回路３３は内部クロック信号ＰＣＬＫＢに同期してアドレス信号Ａ０〜Ａ１３及びバンクアドレスＢＡ０，ＢＡ１を出力するのに対し、アドレスラッチ回路３６は内部クロック信号ＰＣＬＫＴに同期してチップアドレスＡ１４，Ａ１５を出力する。したがって、アドレスラッチ回路３３がアドレス信号Ａ０〜Ａ１３及びバンクアドレスＢＡ０，ＢＡ１を出力するタイミングは、アドレスラッチ回路３６がチップアドレスＡ１４，Ａ１５を出力するタイミングよりも外部クロック信号ＣＫ，／ＣＫの１／２周期だけ遅れることになる。

図１に戻って、インターフェースチップＩＦにはコマンド端子４１〜４４がさらに設けられている。コマンド端子４１〜４４は、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥが外部から入力される端子である。コマンド端子４１〜４４に入力されたこれらのコマンド信号は、入力バッファ４５を介してコマンドデコーダ４６に供給される。コマンドデコーダ４６は、これらのコマンド信号をデコードすることによって各種内部コマンドを生成し、これを制御回路４７に供給する。

制御回路４７にはコマンドラッチ回路４８が含まれている。コマンドラッチ回路４８は、内部クロック信号ＰＣＬＫＴ，ＰＣＬＫＢに同期して内部コマンドをラッチする回路である。そして、制御回路４７は、内部クロック信号ＰＣＬＫＢに同期して、プリチャージ信号ＩＰＲＥ０，アクティブ信号ＩＡＣＴ０，カラム信号ＩＣＯＬ０，データ制御信号ＩＤＡＴＡ０などからなる内部コマンドを出力する。プリチャージ信号ＩＰＲＥ０はプリチャージコマンドが発行された場合に活性化する信号であり、アクティブ信号ＩＡＣＴ０はアクティブコマンドが発行された場合に活性化する信号であり、カラム信号ＩＣＯＬ０及びデータ制御信号ＩＤＡＴＡ０はリードコマンド又はライトコマンドが発行された場合に活性化する信号である。これらの内部コマンドは、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ３に供給される。

図４は、コマンドラッチ回路４８の回路図である。

図４に示すように、コマンドラッチ回路４８は、内部クロック信号ＰＣＬＫＴの立ち上がりエッジに応答してラッチ動作を行うラッチ回路ＬＴ３と、内部クロック信号ＰＣＬＫＢの立ち上がりエッジに応答してラッチ動作を行うラッチ回路ＬＴ２を有しており、これらが縦続接続された構成を有している。尚、図４にはコマンドラッチ回路４８に含まれる１ビット分のラッチ回路ＬＴ３，ＬＴ２を示しており、実際にはこれが内部コマンドＣＭＤを構成するビット分設けられることになる。

かかる構成により、外部クロック信号ＣＫの立ち上がりエッジ（外部クロック信号／ＣＫの立ち下がりエッジ）に同期して入力された内部コマンドＣＭＤは、まず内部クロック信号ＰＣＬＫＴの立ち上がりエッジに同期してラッチ回路ＬＴ３にラッチされる。そして、ラッチ回路ＬＴ３にラッチされた内部コマンドＣＭＤは、内部クロック信号ＰＣＬＫＢの立ち上がりエッジに同期してラッチ回路ＬＴ２にラッチされる。ラッチ回路ＬＴ２にラッチされた内部コマンドＣＭＤは制御回路４７から出力され、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ３に供給される。

このように、コマンドラッチ回路４８は、上述したアドレスラッチ回路３３と同様の回路構成を有しており、同様のタイミングで動作する。したがって、制御回路４７が内部コマンドＣＭＤ（例えばアクティブ信号ＩＡＣＴ０）を出力するタイミングは、アドレスラッチ回路３６がチップアドレスＡ１４，Ａ１５を出力するタイミングよりも外部クロック信号ＣＫ，／ＣＫの１／２周期だけ遅れることになる。

図１に戻って、インターフェースチップＩＦにはモードレジスタ５１が含まれている。モードレジスタ５１は、本実施形態による半導体装置の動作モードなどのパラメータが設定される回路であり、モードレジスタセットにエントリしている状態でアドレス端子３１を介してモード信号を入力することによりその設定値を書き替えることができる。

モードレジスタ５１に設定されるパラメータには、レイテンシ情報（アディティブレイテンシ、ＣＡＳレイテンシなど）が含まれる。レイテンシ情報はレイテンシ回路５２，５３に供給され、これによって、レイテンシ情報に応じたバンクアドレスＢＡ０，ＢＡ１及びカラム信号ＩＣＯＬ０の遅延が行われる。遅延されたバンクアドレスＢＡ０，ＢＡ１及びカラム信号ＩＣＯＬ０は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ３に供給される。

図５は、コアチップＣＣ０の構成を示すブロック図である。他のコアチップＣＣ１〜ＣＣ３についても同様の回路構成を有しているため、重複する説明は省略する。

図５に示すように、コアチップＣＣ０は、４つのメモリバンクＢａｎｋ０〜Ｂａｎｋ３を有している。メモリバンクＢａｎｋ０〜Ｂａｎｋ３は、それぞれメモリセルアレイ６１、ロウデコーダ６２、センスアンプ６３及びカラムデコーダ６４を備えている。メモリセルアレイ６１においては複数のワード線ＷＬ及び複数のビット線ＢＬが交差しており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ６２によって行われ、ビット線ＢＬの選択はカラムデコーダ６４によって行われる。カラムデコーダ６４によって選択されたビット線ＢＬの電位はセンスアンプ６３によって増幅され、得られたリードデータＤＱは、データ制御回路６５及び貫通電極ＴＳＶを介してインターフェースチップＩＦに転送される。また、ライト動作時においては、インターフェースチップＩＦから供給されるライトデータＤＱは、貫通電極ＴＳＶ及びデータ制御回路６５を介してメモリセルアレイ６１に書き込まれる。

ロウデコーダ６２によるワード線ＷＬの選択は、貫通電極ＴＳＶ及びロウ制御回路７２を介して供給されるアドレス信号Ａ０〜Ａ１３及びバンクアドレスＢＡ０，ＢＡ１に基づいて行われる。ロウ制御回路７２は、アドレス信号Ａ０〜Ａ１３及びバンクアドレスＢＡ０，ＢＡ１をバッファリングするアドレスバッファや、リフレッシュ動作時にロウアドレスを自動生成するためのリフレッシュカウンタなどを含む回路ブロックである。尚、後述するように、ロウデコーダ６２を活性化させるためには比較回路８２による比較動作の完了を待つ必要があることから、ロウデコーダ６２の活性化タイミングとロウデコーダ６２に入力されるアドレス信号Ａ０〜Ａ１３及びバンクアドレスＢＡ０，ＢＡ１の入力タイミングを合わせるために、アドレス信号Ａ０〜Ａ１３及びバンクアドレスＢＡ０，ＢＡ１の信号パスには遅延調整回路７１が挿入されている。

カラムデコーダ６４によるビット線ＢＬの選択は、貫通電極ＴＳＶ及びカラム制御回路７３を介して供給されるアドレス信号Ａ０〜Ａ１３（の一部）及びバンクアドレスＢＡ０，ＢＡ１に基づいて行われる。カラム制御回路７３は、アドレス信号Ａ０〜Ａ１３（の一部）及びバンクアドレスＢＡ０，ＢＡ１をバッファリングするアドレスバッファや、バーストカウンタなどを含む回路ブロックである。

さらに、コアチップＣＣ０にはチップＩＤ保持回路８１が含まれている。チップＩＤ保持回路８１は、コアチップＣＣ０〜ＣＣ３ごとに異なるチップＩＤを保持する回路である。チップＩＤは、電源投入直後に実行される初期化シーケンスにおいて、貫通電極ＴＳＶを介してインターフェースチップＩＦにより設定される。本実施形態においては４枚のコアチップＣＣ０〜ＣＣ３を備えていることから、チップＩＤは２ビットのバイナリ信号ＬＩＤ０，ＬＩＤ１によって構成される。チップＩＤを構成するバイナリ信号ＬＩＤ０，ＬＩＤ１は、比較回路８２に供給される。

図６は、比較回路８２の回路図である。

図６に示すように、比較回路８２は、バイナリ信号ＬＩＤ０とチップアドレスＡ１４を比較する排他的否論理和回路ＥＸＯＲ０と、バイナリ信号ＬＩＤ１とチップアドレスＡ１５を比較する排他的否論理和回路ＥＸＯＲ１と、これら排他的否論理和回路ＥＸＯＲ０，ＥＸＯＲ１の出力信号を受けるＮＡＮＤ回路Ｇ０によって構成される。排他的否論理和回路ＥＸＯＲ０，ＥＸＯＲ１は、対応する２つの信号が同じ論理レベルである場合にその出力信号をハイレベルとする。これにより、ＮＡＮＤ回路Ｇ０から出力されるヒット信号ＨＩＴＢは、チップＩＤを構成するバイナリ信号ＬＩＤ０，ＬＩＤ１とチップアドレスＡ１４，Ａ１５が一致した場合にローレベルに活性化する。ヒット信号ＨＩＴＢは、図５に示すロウコマンドラッチ回路９１に供給される。

図７は、ロウコマンドラッチ回路９１の回路図である。

図７に示すように、ロウコマンドラッチ回路９１は、アクティブ信号ＩＡＣＴ０の立ち上がりエッジに同期してヒット信号ＨＩＴＢをラッチするラッチ回路ＬＴ６と、ラッチ回路ＬＴ６から出力されるアクティブ信号ＩＡＣＴ１によってセットされるＳＲ（セットリセット）ラッチ回路ＬＴ７を備えている。

ラッチ回路ＬＴ６，ＬＴ７にはパワーオンリセット信号ＰＵＰＴも供給されている。パワーオンリセット信号ＰＵＰＴは、電源投入直後において一時的にハイレベルに活性化する信号であり、その後は常時ローレベルに維持される。パワーオンリセット信号ＰＵＰＴが活性化すると、アクティブ信号ＩＡＣＴ１が強制的にローレベルに非活性化されるとともに、ＳＲラッチ回路ＬＴ７がリセットされる。ＳＲラッチ回路ＬＴ７は、プリチャージ信号ＩＰＲＥ０が活性化した場合にもリセットされる。プリチャージ信号ＩＰＲＥ０は、タイミング調整用の遅延調整回路９２を介してインターフェースチップＩＦから供給される。

図８は、ロウコマンドラッチ回路９１の動作を説明するためのタイミング図である。

図８に示すように、ヒット信号ＨＩＴＢがローレベルに活性化している期間にアクティブ信号ＩＡＣＴ０が立ち上がると、アクティブ信号ＩＡＣＴ０がハイレベルの期間だけ、アクティブ信号ＩＡＣＴ１がローレベルに活性化する。また、これに応答してＳＲラッチ回路ＬＴ７がセットされ、アクティブフラグ信号ＡＦＬＧがハイレベルに活性化する。アクティブ信号ＩＡＣＴ１は、図５に示すロウ制御回路７２、ロウデコーダ６２及びセンスアンプ６３に供給され、これらのコマンド実行回路を活性化させる。

アクティブ信号ＩＡＣＴ１は、バンクアクティブレジスタ９３にも供給される。バンクアクティブレジスタ９３は、各メモリバンクＢａｎｋ０〜Ｂａｎｋ３がアクティブ状態であるか否かを記憶する回路であり、アクティブ状態であるメモリバンクＢａｎｋ０〜Ｂａｎｋ３に対するカラムアクセスが指示された場合、ヒット信号ＢＡＨＩＴＢをローレベルに活性化させる。

図９は、バンクアクティブレジスタ９３の回路図である。

図９に示すように、バンクアクティブレジスタ９３は、バンクアドレスＢＡ０，ＢＡ１をデコードするバンクアドレスデコーダＤＥＣと、メモリバンクＢａｎｋ０〜Ｂａｎｋ３にそれぞれ割り当てられたレジスタ回路ＲＥＧ０〜ＲＥＧ３を備えている。レジスタ回路ＲＥＧ０は、アクティブ信号ＩＡＣＴ１の活性化に応答して、バンクアドレスデコーダＤＥＣの対応する出力信号ＰＤＥＣ０を通過させるゲート回路Ｇ１０と、ゲート回路Ｇ１０の出力信号によってセットされるＳＲラッチ回路ＬＴ１０を備えている。ＳＲラッチ回路ＬＴ１０は、図５に示すバンクアクティブリセット回路９６から出力されるバンクアクティブリセット信号ＢＡＲＳＴに応答してリセットされる。図示しないが、他のレジスタ回路ＲＥＧ１〜ＲＥＧ３についても同様の回路構成を有している。

かかる構成により、メモリバンクＢａｎｋ０〜Ｂａｎｋ３のいずれかを指定したアクティブコマンドが発行されると、当該メモリバンクに対応するレジスタ回路ＲＥＧ０〜ＲＥＧ３内のＳＲラッチ回路ＬＴ１０がセットされ、その出力信号はハイレベルとなる。図９に示すように、レジスタ回路ＲＥＧ０には、ＳＲラッチ回路ＬＴ１０の出力信号とバンクアドレスデコーダＤＥＣの出力信号ＰＤＥＣ０の反転信号を受けるＮＡＮＤゲート回路Ｇ２０が設けられている。このため、ＳＲラッチ回路ＬＴ１０がセットされた状態で、同じメモリバンクに対するリードコマンド又はライトコマンドが発行されると、ＮＡＮＤゲート回路Ｇ２０の出力信号ＢＡＨＩＴ０Ｂがローレベルに活性化する。各レジスタ回路ＲＥＧ０〜ＲＥＧ３から出力される出力信号ＢＡＨＩＴ０Ｂ〜ＢＡＨＩＴ３Ｂは、ＡＮＤゲート回路Ｇ３０に供給され、その出力信号がヒット信号ＢＡＨＩＴＢとして用いられる。

図５に示したように、ヒット信号ＢＡＨＩＴＢはカラムコマンドラッチ回路９４，９５に供給される。カラムコマンドラッチ回路９４は、ヒット信号ＢＡＨＩＴＢの活性化に応答してカラム信号ＩＣＯＬ０をラッチし、生成したカラム信号ＩＣＯＬ１をカラム制御回路７３に出力する。一方、カラムコマンドラッチ回路９５は、ヒット信号ＢＡＨＩＴＢの活性化に応答してデータ制御信号ＩＤＡＴＡ０をラッチし、生成したデータ制御信号ＩＤＡＴＡ１をデータ制御回路６５に出力する。

図１０は、カラムコマンドラッチ回路９４の回路図である。

図１０に示すように、カラムコマンドラッチ回路９４は、カラム信号ＩＣＯＬ０の立ち上がりエッジに同期してヒット信号ＢＡＨＩＴＢをラッチするラッチ回路ＬＴ２０を備えている。ラッチ回路ＬＴ２０は、図７に示したラッチ回路ＬＴ６と同じ回路構成を有しており、パワーオンリセット信号ＰＵＰＴが活性化するとカラム信号ＩＣＯＬ１が強制的にローレベルに非活性化される。

カラムコマンドラッチ回路９５についても、カラム信号ＩＣＯＬ０の代わりにデータ制御信号ＩＤＡＴＡ０が入力される他は、図１０に示したカラムコマンドラッチ回路９４と同じ回路構成を有している。

かかる構成により、ヒット信号ＢＡＨＩＴＢがローレベルに活性化している期間にカラム信号ＩＣＯＬ０が立ち上がると、カラム信号ＩＣＯＬ０がハイレベルの期間だけ、カラム信号ＩＣＯＬ１がローレベルに活性化し、図５に示すカラム制御回路７３が活性化する。同様に、ヒット信号ＢＡＨＩＴＢがローレベルに活性化している期間にデータ制御信号ＩＤＡＴＡ０が立ち上がると、データ制御信号ＩＤＡＴＡ０がハイレベルの期間だけ、データ制御信号ＩＤＡＴＡ１がローレベルに活性化し、図５に示すデータ制御回路６５が活性化する。

図５に示すバンクアクティブレジスタ９７及びカラムコマンドラッチ回路９８は、それぞれバンクアクティブレジスタ９３及びカラムコマンドラッチ回路９４と同じ回路構成を有しており、遅延されたバンクアドレスＢＡ０，ＢＡ１に基づいて上述した動作を行う。

以上が本実施形態による半導体装置の回路構成及び動作である。

このように、本実施形態による半導体装置においては、図８に示すように外部クロック信号ＣＫの立ち上がりエッジに基づいてヒット信号ＨＩＴＢを生成し、それから１／２周期後に現れる外部クロック信号ＣＫの立ち下がりエッジに基づいてアクティブ信号ＩＡＣＴ０を生成していることから、両者間におけるタイミングマージンが増大する。つまり、比較回路８２によってヒット信号ＨＩＴＢを生成するためにはある程度の時間が必要となるため、ヒット信号ＨＩＴＢとアクティブ信号ＩＡＣＴ０を同じエッジ（例えば外部クロック信号ＣＫの同じ立ち上がりエッジ）に基づいて生成すると、ヒット信号ＨＩＴＢをアクティブ信号ＩＡＣＴ０よりも先に生成するためのタイミング調整が難しく、両者間におけるタイミングマージンの確保が困難となってしまう。これに対し、本実施形態では、ヒット信号ＨＩＴＢの生成タイミングとアクティブ信号ＩＡＣＴ０の生成タイミングをずらしていることから、十分なタイミングマージンを確保することが可能となる。

また、アドレス信号Ａ０〜Ａ１３及びバンクアドレスＢＡ０，ＢＡ１についても、外部クロック信号ＣＫの立ち下がりエッジに応答してロウ制御回路７２に供給していることから、ロウ制御回路７２は、アクティブ信号ＩＡＣＴ１に同期してアドレス信号Ａ０〜Ａ１３及びバンクアドレスＢＡ０，ＢＡ１を受信することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、ロウアクセス時にチップアドレスが入力される場合を例に説明したが、カラムアクセス時にもチップアドレスが入力される仕様であっても構わない。この場合、例えば、外部クロック信号ＣＫの立ち上がりエッジに基づいてヒット信号ＨＩＴＢを生成し、それから１／２周期後に現れる外部クロック信号ＣＫの立ち下がりエッジに基づいてカラム信号ＩＣＯＬ０を生成すればよい。

１１，１２ クロック端子
１３ クロックイネーブル端子
１４ 入力バッファ
１５ クロックジェネレータ
１６ ＤＬＬ回路
２１ ラッチ回路
２２ 入出力バッファ
２３ データ入出力端子
２４ ＯＤＴ端子
２５ データマスク端子
２６ データストローブ端子
３１ アドレス端子
３２ 入力バッファ
３３，３６ アドレスラッチ回路
３４ チップアドレス端子
３５ 入力バッファ
４１〜４４ コマンド端子
４５ 入力バッファ
４６ コマンドデコーダ
４７ 制御回路
４８ コマンドラッチ回路
５１ モードレジスタ
５２，５３ レイテンシ回路
６１ メモリセルアレイ
６２ ロウデコーダ
６３ センスアンプ
６４ カラムデコーダ
６５ データ制御回路
７１ 遅延調整回路
７２ ロウ制御回路
７３ カラム制御回路
８１ 保持回路
８２ 比較回路
９１ ロウコマンドラッチ回路
９２ 遅延調整回路
９３，９７ バンクアクティブレジスタ
９４，９５，９８ カラムコマンドラッチ回路
９６ バンクアクティブリセット回路
Ｂａｎｋ０〜Ｂａｎｋ３ メモリバンク
ＢＬ ビット線
ＣＣ０〜ＣＣ３ コアチップ
ＤＥＣ バンクアドレスデコーダ
ＥＸＯＲ０，ＥＸＯＲ１ 排他的否論理和回路
Ｇ０，Ｇ１０，Ｇ２０，Ｇ３０ ゲート回路
ＩＦ インターフェースチップ
ＬＴ１〜ＬＴ７，ＬＴ１０，ＬＴ２０ ラッチ回路
ＭＣ メモリセル
ＲＥＧ０〜ＲＥＧ３ レジスタ回路
ＴＳＶ 貫通電極
ＷＬ ワード線

Claims (12)

1. 互いに異なるチップＩＤが割り当てられた複数の半導体チップと、
   クロック信号に同期した第１のタイミングでチップアドレスをラッチする第１のラッチ回路と、
   前記第１のタイミングから前記クロック信号の１／２周期遅れた第２のタイミングでコマンドをラッチする第２のラッチ回路と、を備え、
   前記複数の半導体チップのそれぞれは、前記第１のラッチ回路にラッチされた前記チップアドレスと前記チップＩＤが一致したことに応答してヒット信号を活性化させる比較回路と、前記ヒット信号の活性化に応答して前記第２のラッチ回路にラッチされた前記コマンドを実行するコマンド実行回路と、を含むことを特徴とする半導体装置。
2. 前記第１のタイミングで前記コマンドをラッチする第３のラッチ回路をさらに備え、前記第２のラッチ回路は、前記第３のラッチ回路にラッチされた前記コマンドを前記第２のタイミングでラッチすることを特徴とする請求項１に記載の半導体装置。
3. 前記複数の半導体チップのそれぞれは、複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイに対してロウアクセスを行うロウデコーダと、をさらに含み、
   前記コマンドは、前記ロウデコーダを活性化させるアクティブコマンドであることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２のタイミングでアドレス信号をラッチする第４のラッチ回路をさらに備え、
   前記ロウデコーダは、前記第４のラッチ回路にラッチされた前記アドレス信号に基づいて前記ロウアクセスを実行することを特徴とする請求項３に記載の半導体装置。
5. 前記第１のタイミングで前記アドレス信号をラッチする第５のラッチ回路をさらに備え、前記第４のラッチ回路は、前記第５のラッチ回路にラッチされた前記アドレス信号を前記第２のタイミングでラッチすることを特徴とする請求項４に記載の半導体装置。
6. 前記チップアドレス及び前記コマンドは、いずれも前記第１のタイミングに同期して外部から供給されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記複数の半導体チップは互いに積層されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記第１及び第２のラッチ回路は、前記複数の半導体チップとは異なる別の半導体チップに設けられていることを特徴とする請求項７に記載の半導体装置。
9. 前記複数の半導体チップの少なくとも一部は、該半導体チップを貫通して設けられた複数の貫通電極を有しており、前記第１のラッチ回路にラッチされた前記チップアドレス及び前記第２のラッチ回路にラッチされた前記コマンドは、前記複数の貫通電極を介して前記別の半導体チップから前記複数の半導体チップに供給されることを特徴とする請求項８に記載の半導体装置。
10. 互いに異なるチップＩＤが割り当てられた複数の半導体チップと、
    クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に同期してチップアドレスをラッチする第１のラッチ回路と、
    前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの他方に同期してコマンドをラッチする第２のラッチ回路と、を備え、
    前記複数の半導体チップのそれぞれは、前記第１のラッチ回路にラッチされた前記チップアドレスと前記チップＩＤが一致したことに応答してヒット信号を活性化させる比較回路と、前記ヒット信号の活性化に応答して前記第２のラッチ回路にラッチされた前記コマンドを実行するコマンド実行回路と、を含むことを特徴とする半導体装置。
11. 前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方に同期して前記コマンドをラッチする第３のラッチ回路をさらに備え、前記第２のラッチ回路は、前記第３のラッチ回路にラッチされた前記コマンドを前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記他方に同期してラッチすることを特徴とする請求項１０に記載の半導体装置。
12. 前記チップアドレス及び前記コマンドは、いずれも前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方に同期して外部から供給されることを特徴とする請求項１０又は１１に記載の半導体装置。

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