JP2015023247A

JP2015023247A - Composite electronic component

Info

Publication number: JP2015023247A
Application number: JP2013152838A
Authority: JP
Inventors: 朋永西川; Tomonaga Nishikawa; 友成　寿緒; Toshio Tomonari; 寿緒友成; 武史奥村; Takeshi Okumura; 知一伊藤; Tomokazu Ito; 文男渡辺; Fumio Watanabe
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2013-07-23
Filing date: 2013-07-23
Publication date: 2015-02-02

Abstract

PROBLEM TO BE SOLVED: To provide a composite electronic component that is composed of a combination of an ESD protection element and a capacitor, has high static-electricity absorption capability, allows reduction in size and thickness, and is easily manufactured.SOLUTION: A composite electronic component 1 includes a substrate 10 and a function layer 11 formed on the substrate 10. The function layer 11 is formed on the substrate 10, and includes first and second discharge electrodes 15a and 15b facing to each other via a gap G, a first capacitor electrode 18a provided on the same plane as the first and second discharge electrodes 15a and 15b and connected to the second discharge electrode 15b, a static-electricity absorption layer 16 disposed at least between the first and second discharge electrodes 15a and 15b, a dielectric layer 17 formed on an upper surface of the first capacitor electrode 18a, and a second capacitor electrode 18b facing the first capacitor electrode 18a via the dielectric layer 17. The static-electricity absorption layer 16 is a composite of a sea-island structure in which an island-shaped conductive inorganic material is planarly and discontinuously distributed in the dielectric layer 17.

Description

本発明は、複合電子部品に関し、特に、ＥＳＤ（Electro-Static Discharge：静電気放電）保護素子とキャパシタとを組み合わせた複合電子部品に関するものである。 The present invention relates to a composite electronic component, and more particularly to a composite electronic component in which an ESD (Electro-Static Discharge) protection element and a capacitor are combined.

近年、電子機器の省電力化が進み、その動作電圧の低下が著しい。このような動作電圧の低下に伴い、電子機器に内蔵されるＩＣその他の電子部品は静電気破壊されやすくなってきており、静電気対策が強く求められている。 In recent years, power saving of electronic devices has progressed, and the operating voltage has been significantly reduced. With such a decrease in operating voltage, ICs and other electronic components built into electronic devices are becoming more susceptible to electrostatic breakdown, and there is a strong demand for countermeasures against static electricity.

静電気対策部品の一つとして、静電気吸収機能を有するチップキャパシタが知られている。例えば、特許文献１に記載のチップキャパシタは、コンデンサと、このコンデンサと並列に挿入された放電ギャップを有する第１および第２の放電電極からなり、放電ギャップに多孔質樹脂が埋め込まれた構造を有している。また特許文献２に記載のチップキャパシタは、誘電体層と内部電極とを交互に積層して一体的に形成されたベアチップと、ベアチップの外面に形成され、誘電体層の絶縁破壊電圧よりも放電開始電圧が低く、所定のギャップを有する一対の放電用電極とを備えている。 A chip capacitor having a static electricity absorbing function is known as one of static electricity countermeasure components. For example, the chip capacitor disclosed in Patent Document 1 includes a capacitor and first and second discharge electrodes having a discharge gap inserted in parallel with the capacitor, and a structure in which a porous resin is embedded in the discharge gap. Have. Further, the chip capacitor described in Patent Document 2 is formed of a bare chip integrally formed by alternately laminating dielectric layers and internal electrodes, and is formed on the outer surface of the bare chip, and discharges more than the dielectric breakdown voltage of the dielectric layer. And a pair of discharge electrodes having a low starting voltage and a predetermined gap.

実開昭５７−１７１２８号公報Japanese Utility Model Publication No. 57-17128 特開平６−２５１９８１号公報JP-A-6-251981

しかしながら、特許文献１においては、多孔質樹脂の静電気吸収性能が低下しないように、多数の絶縁層を含む積層体の焼成後に多孔質樹脂を設ける必要があり、そのためには多孔質樹脂を最上部に設けなければならならず、設計や製造工程上の制約が大きく、製造コストも増加するという問題がある。また、多孔質樹脂は１０μｍ程度の非常に微細なギャップ間に充填されるが、最上部においては、導体パターンが形成された絶縁層を交互に多数積層する構造に起因して平面の凹凸が大きいため、非常に微細なギャップを安定的に形成することは極めて困難である。さらに多孔質樹脂は経時変化等によって変質しやすく、この場合には静電気吸収性能が大幅に低下するという問題がある。 However, in Patent Document 1, it is necessary to provide a porous resin after firing a laminate including a large number of insulating layers so that the electrostatic absorption performance of the porous resin does not deteriorate. There is a problem that the restrictions on the design and manufacturing process are large and the manufacturing cost increases. In addition, the porous resin is filled between very fine gaps of about 10 μm, but in the uppermost part, the planar unevenness is large due to the structure in which a large number of insulating layers on which conductor patterns are formed are alternately laminated. For this reason, it is extremely difficult to stably form a very fine gap. Furthermore, the porous resin is likely to be altered due to changes over time, and in this case, there is a problem that the electrostatic absorption performance is greatly lowered.

特許文献２においては、積層体の上面に微細なギャップを高精度に形成することが難しく、また静電気吸収機能が一対の放電用電極だけで実現されているため、所望の静電気吸収特性を得ることが難しいという問題がある。 In Patent Document 2, it is difficult to form a fine gap with high accuracy on the upper surface of the laminate, and the electrostatic absorption function is realized by only a pair of discharge electrodes, so that desired electrostatic absorption characteristics can be obtained. There is a problem that is difficult.

このように、静電気吸収機能を有する従来のチップキャパシタは、静電気吸収性能や信頼性が十分でなく、その改良が求められている。さらに最近は、スマートフォンやタブレット端末の普及に伴い、非常に薄型な電子部品のニーズが高まっており、部品の小型・薄型化が強く求められている。 As described above, the conventional chip capacitor having the electrostatic absorption function is insufficient in electrostatic absorption performance and reliability, and its improvement is demanded. Furthermore, recently, with the spread of smartphones and tablet terminals, the need for extremely thin electronic components is increasing, and there is a strong demand for smaller and thinner components.

したがって、本発明の目的は、ＥＳＤ保護素子とキャパシタとの組み合わせからなり、静電気吸収性能が高く、小型・薄型化が可能であり、製造も容易な複合電子部品を提供することにある。 Accordingly, an object of the present invention is to provide a composite electronic component that is composed of a combination of an ESD protection element and a capacitor, has high electrostatic absorption performance, can be reduced in size and thickness, and is easy to manufacture.

上記課題を解決するため、本発明による複合電子部品は、基板と、前記基板上に形成された機能層とを備え、前記機能層は、ＥＳＤ保護素子とキャパシタとを組み合わせてなる少なくとも一つの複合素子を含み、前記ＥＳＤ保護素子は、前記基板上に形成され、ギャップを介して互いに対向する第１および第２の放電電極と、少なくとも前記第１および第２の放電電極間に配置された静電気吸収層とを含み、前記キャパシタは、前記第２の放電電極と接続された第１のキャパシタ電極と、前記第１のキャパシタ電極の上面に形成された誘電体層と、前記誘電体層を介して前記第１のキャパシタ電極と対向する第２のキャパシタ電極とを備え、前記静電気吸収層は、前記誘電体層中に島状の導電性無機材料が平面的且つ不連続に分散した海島構造のコンポジットであることを特徴とする。 In order to solve the above problems, a composite electronic component according to the present invention includes a substrate and a functional layer formed on the substrate, and the functional layer includes at least one composite formed by combining an ESD protection element and a capacitor. The ESD protection element is formed on the substrate, and the ESD protection element is disposed between the first and second discharge electrodes facing each other through a gap, and at least the first and second discharge electrodes. The capacitor includes a first capacitor electrode connected to the second discharge electrode, a dielectric layer formed on an upper surface of the first capacitor electrode, and the dielectric layer interposed therebetween. A second capacitor electrode opposed to the first capacitor electrode, and the electrostatic absorption layer includes a sea-island structure in which island-shaped conductive inorganic materials are dispersed in a planar and discontinuous manner in the dielectric layer. Characterized in that it is a composite.

本発明によれば、静電気吸収層が絶縁性無機材料のマトリックス中に島状の導電性無機材料が平面的且つ不連続に分散した海島構造のコンポジットであることから、静電気吸収性能および信頼性が高い複合電子部品を提供することができる。さらに、誘電体層を静電気吸収層の絶縁性無機材料として用いることが可能であり、薄型で製造も容易な信頼性の高い複合電子部品を提供することができる。 According to the present invention, since the electrostatic absorption layer is a sea-island structure composite in which island-like conductive inorganic materials are dispersed in a planar and discontinuous manner in an insulating inorganic material matrix, electrostatic absorption performance and reliability are improved. High composite electronic components can be provided. Further, the dielectric layer can be used as an insulating inorganic material for the electrostatic absorption layer, and a highly reliable composite electronic component that is thin and easy to manufacture can be provided.

本発明において、前記第２のキャパシタ電極は、前記第１の放電電極と平面視にて重ならない領域に設けられていることが好ましい。この構成によれば、ＥＳＤ保護素子が静電気を吸収したときに生じる静電気破壊の影響によって第２のキャパシタ電極が破損してしまう事態を防止することができる。また、第１の放電電極と外部端子電極（バンプ電極）との接続を容易にすることができる。 In the present invention, the second capacitor electrode is preferably provided in a region that does not overlap the first discharge electrode in plan view. According to this configuration, it is possible to prevent the second capacitor electrode from being damaged due to the influence of electrostatic breakdown that occurs when the ESD protection element absorbs static electricity. Further, the connection between the first discharge electrode and the external terminal electrode (bump electrode) can be facilitated.

本発明によれば、ＥＳＤ保護素子とキャパシタとの組み合わせからなり、静電気吸収性能が高く、小型・薄型化が可能であり、製造も容易な複合電子部品を提供することができる。 According to the present invention, it is possible to provide a composite electronic component that includes a combination of an ESD protection element and a capacitor, has high electrostatic absorption performance, can be reduced in size and thickness, and can be easily manufactured.

図１は、本発明の第１の実施の形態による複合電子部品１の外観構成を示す略斜視図である。FIG. 1 is a schematic perspective view showing an external configuration of a composite electronic component 1 according to a first embodiment of the present invention. 図２は、複合電子部品１の層構造を詳細に示す略分解斜視図である。FIG. 2 is a schematic exploded perspective view showing the layer structure of the composite electronic component 1 in detail. 図３は、図２における各層の平面図である。FIG. 3 is a plan view of each layer in FIG. 図４は、複合電子部品１の構成を示す等価回路図である。FIG. 4 is an equivalent circuit diagram showing the configuration of the composite electronic component 1. 図５は、ＥＳＤ保護素子Ｅ１の構造を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。5A and 5B are diagrams showing the structure of the ESD protection element E1, where FIG. 5A is a schematic plan view and FIG. 5B is a schematic cross-sectional view. 図６は、ＥＳＤ保護素子Ｅ１の原理を説明するための模式図である。FIG. 6 is a schematic diagram for explaining the principle of the ESD protection element E1. 図７は、複合電子部品１の製造方法について説明するための略平面図である。FIG. 7 is a schematic plan view for explaining the method for manufacturing the composite electronic component 1. 図８は、本発明の第２の実施の形態による複合電子部品２の層構造を詳細に示す略分解斜視図である。FIG. 8 is a schematic exploded perspective view showing in detail the layer structure of the composite electronic component 2 according to the second embodiment of the present invention. 図９は、図８における各層の平面図である。FIG. 9 is a plan view of each layer in FIG. 図１０は、本発明の第３の実施の形態による複合電子部品３の各層の構造を詳細に示す略平面図である。FIG. 10 is a schematic plan view showing in detail the structure of each layer of the composite electronic component 3 according to the third embodiment of the present invention. 図１１は、複合電子部品３の構成を示す等価回路図である。FIG. 11 is an equivalent circuit diagram showing the configuration of the composite electronic component 3.

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図１は、本発明の第１の実施の形態による複合電子部品１の外観構成を示す略斜視図である。 FIG. 1 is a schematic perspective view showing an external configuration of a composite electronic component 1 according to a first embodiment of the present invention.

図１に示すように、複合電子部品１は、基板１０と、基板１０の上面に設けられた機能層１１と、機能層１１の上面に設けられた第１〜第３のバンプ電極１２ａ〜１２ｃと、第１〜第３のバンプ電極１２ａ〜１２ｃの形成位置を除いた機能層１１の上面に設けられたカバー層１３とを備えている。 As shown in FIG. 1, the composite electronic component 1 includes a substrate 10, a functional layer 11 provided on the upper surface of the substrate 10, and first to third bump electrodes 12 a to 12 c provided on the upper surface of the functional layer 11. And a cover layer 13 provided on the upper surface of the functional layer 11 excluding the positions where the first to third bump electrodes 12a to 12c are formed.

複合電子部品１は略直方体状の表面実装型チップ部品であり、上面１ａ、底面１ｂおよび４つの側面１ｃ〜１ｆ（外周面）を有している。なお、図１の複合電子部品１は実装面が上向きの状態であり、実際の実装時には上下反転し、バンプ電極１２ａ〜１２ｃ側を下向きにして使用されるものである。 The composite electronic component 1 is a substantially rectangular parallelepiped surface-mounted chip component, and has an upper surface 1a, a bottom surface 1b, and four side surfaces 1c to 1f (outer peripheral surfaces). The composite electronic component 1 shown in FIG. 1 has a mounting surface facing upward, and is flipped up and down during actual mounting, and is used with the bump electrodes 12a to 12c facing downward.

基板１０は、複合電子部品１の機械的強度を確保する役割を果たすものである。基板１０の材料としては焼結フェライトやフォルステライト等のセラミック材料を用いることが可能であるが、これらは非磁性体であることが好ましい。特に限定されるものではないが、チップサイズが０６０３サイズ（Ｘ×Ｙ×Ｚ＝０．６×０．３×０．３（ｍｍ））であるとき、基板１０の厚さは０．１〜０．２ｍｍ程度とすることができる。 The substrate 10 plays a role of ensuring the mechanical strength of the composite electronic component 1. As a material for the substrate 10, ceramic materials such as sintered ferrite and forsterite can be used, but these are preferably non-magnetic materials. Although not particularly limited, when the chip size is 0603 size (X × Y × Z = 0.6 × 0.3 × 0.3 (mm)), the thickness of the substrate 10 is 0.1 to 0.1 mm. It can be about 0.2 mm.

機能層１１は、ＥＳＤ保護素子およびキャパシタを含む層であり、基板１０とカバー層１３との間に設けられている。ＥＳＤ保護素子とキャパシタとの組み合わせによれば、静電気ノイズの高周波成分から低周波成分までを効率よく除去することが可能である。 The functional layer 11 is a layer including an ESD protection element and a capacitor, and is provided between the substrate 10 and the cover layer 13. According to the combination of the ESD protection element and the capacitor, it is possible to efficiently remove high-frequency components and low-frequency components of electrostatic noise.

第１〜第３のバンプ電極１２ａ〜１２ｃは、略柱状の電極体からなる外部端子電極であって、上面と少なくとも一つの側面とを電極露出面とし、残りの側面がカバー層１３で覆われた構成を有するものである。本実施形態において、第１のバンプ電極１２ａは部品の長手方向（Ｘ方向）の一端側の一方のコーナー部に位置し、第２および第３のバンプ電極１２ｂ，１２ｃは、Ｘ方向の他端側に両コーナー部にそれぞれ位置する。よって、第１のバンプ電極１２ａは、第１の側面１ｃと第４の側面１ｆの両方に露出面を有し、第２のバンプ電極１２ｂは、第２の側面１ｄと第３の側面１ｅの両方に露出面を有し、第３のバンプ電極１２ｃは、第２の側面１ｄと第４の側面１ｆの両方に露出面を有する。 The first to third bump electrodes 12 a to 12 c are external terminal electrodes made of a substantially columnar electrode body, and the upper surface and at least one side surface are electrode exposed surfaces, and the remaining side surfaces are covered with the cover layer 13. It has a configuration. In the present embodiment, the first bump electrode 12a is positioned at one corner on one end side in the longitudinal direction (X direction) of the component, and the second and third bump electrodes 12b and 12c are the other end in the X direction. Located on both sides at the corners. Therefore, the first bump electrode 12a has exposed surfaces on both the first side face 1c and the fourth side face 1f, and the second bump electrode 12b has the second side face 1d and the third side face 1e. Both have exposed surfaces, and the third bump electrode 12c has exposed surfaces on both the second side surface 1d and the fourth side surface 1f.

なお、本明細書において「バンプ電極」とは、フリップチップボンダーを用いてＣｕ，Ａｕ等の金属ボールを熱圧着することにより形成されるものとは異なり、電解めっきにより形成された厚膜めっき電極を意味する。特に限定されるものではないが、バンプ電極の材料としては、導電性および加工性が容易なＣｕを用いることが好ましい。バンプ電極１２ａ〜１２ｃの厚さは、カバー層１３の厚さと同等かそれ以上である。本実施形態において、バンプ電極１２ａ〜１２ｃは機能層１１内のキャパシタ電極等の導体パターンよりも厚く、特に機能層１１内の導体パターンの５倍以上の厚さを有することが好ましい。 In the present specification, the “bump electrode” is a thick film plating electrode formed by electrolytic plating, unlike the one formed by thermocompression bonding of metal balls such as Cu and Au using a flip chip bonder. Means. Although not particularly limited, it is preferable to use Cu, which is easily conductive and workable, as a material for the bump electrode. The thickness of the bump electrodes 12 a to 12 c is equal to or greater than the thickness of the cover layer 13. In the present embodiment, the bump electrodes 12 a to 12 c are thicker than the conductor pattern such as the capacitor electrode in the functional layer 11, and preferably have a thickness five times or more that of the conductor pattern in the functional layer 11.

カバー層１３は、複合電子部品１の実装面を構成する層であり、基板１０と共に機能層１１を保護する役割を果たす。カバー層１３はバンプ電極１２ａ〜１２ｃ間のスペースを埋めるように設けられており、バンプ電極１２ａ〜１２ｃを補強的に支持している。カバー層１３としては例えばエポキシ樹脂を用いることができる。 The cover layer 13 is a layer that constitutes the mounting surface of the composite electronic component 1, and plays a role of protecting the functional layer 11 together with the substrate 10. The cover layer 13 is provided so as to fill a space between the bump electrodes 12a to 12c, and supports the bump electrodes 12a to 12c in a reinforcing manner. As the cover layer 13, for example, an epoxy resin can be used.

図２は、複合電子部品１の層構造を詳細に示す略分解斜視図である。また、図３は、図２における各層の平面図であり、（ａ）〜（ｅ）は各層を下から上に向かって順に示すものである。 FIG. 2 is a schematic exploded perspective view showing the layer structure of the composite electronic component 1 in detail. FIG. 3 is a plan view of each layer in FIG. 2, and (a) to (e) show each layer in order from the bottom to the top.

図２および図３示すように、複合電子部品１は、基板１０とカバー層１３との間に挟まれた機能層１１を備えている。機能層１１は、基板１０の上面に形成された下地絶縁層１４と、下地絶縁層１４の上面に形成され、ギャップＧを介して互いに対向する第１および第２の放電電極１５ａ，１５ｂと、第１および第２の放電電極１５ａ，１５ｂ間に配置された静電気吸収層１６と、第１および第２の放電電極１５ａ，１５ｂとともに下地絶縁層１４の上面に形成された第１のキャパシタ電極１８ａと、第１のキャパシタ電極１８ａの上面に形成された誘電体層１７と、誘電体層１７を介して第１のキャパシタ電極１８ａの上面と対向する第２のキャパシタ電極１８ｂとを備えている。 As shown in FIGS. 2 and 3, the composite electronic component 1 includes a functional layer 11 sandwiched between a substrate 10 and a cover layer 13. The functional layer 11 includes a base insulating layer 14 formed on the top surface of the substrate 10, a first and second discharge electrodes 15a and 15b that are formed on the top surface of the base insulating layer 14 and face each other with a gap G therebetween. The electrostatic absorption layer 16 disposed between the first and second discharge electrodes 15a and 15b, and the first capacitor electrode 18a formed on the upper surface of the base insulating layer 14 together with the first and second discharge electrodes 15a and 15b. And a dielectric layer 17 formed on the upper surface of the first capacitor electrode 18a, and a second capacitor electrode 18b facing the upper surface of the first capacitor electrode 18a with the dielectric layer 17 in between.

下地絶縁層１４は例えばＡｌ_２Ｏ_３等の無機絶縁性材料からなり、本実施形態においては製造の容易さから基板１０の全面を覆っているが、少なくとも放電電極１５ａ，１５ｂ間のギャップＧとその周辺領域に形成されて静電気吸収層１６の下地となっていればよく、必ずしも全面を覆う必要はない。なお、下地絶縁層１４の形成方法は特に限定されず、真空蒸着法、反応性蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤやＰＶＤ等の気相法等の公知の手法を適用できる。また、下地絶縁層１４の膜厚は、適宜設定可能である。 The base insulating layer 14 is made of, for example, an inorganic insulating material such as Al ₂ O ₃ and covers the entire surface of the substrate 10 in the present embodiment for ease of manufacturing, but at least the gap G between the discharge electrodes 15a and 15b and It suffices if it is formed in the peripheral region and serves as a base for the electrostatic absorption layer 16 and does not necessarily cover the entire surface. The formation method of the base insulating layer 14 is not particularly limited, and a known method such as a vacuum deposition method, a reactive deposition method, a sputtering method, an ion plating method, a vapor phase method such as CVD or PVD can be applied. The film thickness of the base insulating layer 14 can be set as appropriate.

第１および第２の放電電極１５ａ，１５ｂは、同一平面上に形成された一対の平面電極である。第１および第２の放電電極１５ａ，１５ｂの材料としては、例えば、Ｎｉ、Ｃｒ、Ａｌ、Ｐｄ、Ｔｉ、Ｃｕ、Ａｇ、ＡｕおよびＰｔなどから選ばれた少なくとも一種類の金属、或いはこれらの合金等が挙げられるが、導電性および加工性に優れたＣｕを用いることが特に好ましい。第１および第２の放電電極１５ａ，１５ｂの厚さは、適宜設定することができ、特に限定されないが、通常は０．０１〜１０μｍ程度である。 The first and second discharge electrodes 15a and 15b are a pair of planar electrodes formed on the same plane. Examples of the material of the first and second discharge electrodes 15a and 15b include at least one kind of metal selected from Ni, Cr, Al, Pd, Ti, Cu, Ag, Au, Pt, and the like, or alloys thereof. However, it is particularly preferable to use Cu having excellent conductivity and workability. The thicknesses of the first and second discharge electrodes 15a and 15b can be appropriately set and are not particularly limited, but are usually about 0.01 to 10 μm.

第１および第２の放電電極１５ａ，１５ｂは、ギャップＧを介して互いに対向している。第１および第２の放電電極１５ａ，１５ｂは、基板１０の長手方向（Ｘ方向）に配置されており、ギャップＧは基板１０の長手方向と直交する幅方向（Ｙ方向）に延在している。本実施形態において、ギャップＧの形状はＹ方向に延在する直線状であるが、その形状は特に制限されず、例えば、櫛歯状、或いは、鋸状に形成されていてもよい。また、ギャップＧの両端に位置する第１および第２の放電電極１５ａ，１５ｂのコーナー部はラウンド状に面取りされており、これにより放電時の電界集中の緩和が図られている。さらに、第１および第２の放電電極１５ａ，１５ｂのギャップＧを形成する部分のコーナー部は、基板１０の外周ぎりぎりのところではなくそれよりもある程度内側寄りに設定されており、一定幅の余白が確保されている。これは、静電気破壊が部品の外表面にまで及ぶことを防止するためである。 The first and second discharge electrodes 15a and 15b are opposed to each other with a gap G interposed therebetween. The first and second discharge electrodes 15 a and 15 b are arranged in the longitudinal direction (X direction) of the substrate 10, and the gap G extends in the width direction (Y direction) orthogonal to the longitudinal direction of the substrate 10. Yes. In the present embodiment, the shape of the gap G is a straight line extending in the Y direction, but the shape is not particularly limited, and may be formed in, for example, a comb shape or a saw shape. Further, the corner portions of the first and second discharge electrodes 15a and 15b located at both ends of the gap G are chamfered in a round shape, thereby reducing the electric field concentration during discharge. Further, the corner portion of the portion where the gap G between the first and second discharge electrodes 15a and 15b is formed is set not to the margin of the outer periphery of the substrate 10 but rather to the inner side to some extent, so that a margin with a certain width is provided. Is secured. This is to prevent electrostatic breakdown from reaching the outer surface of the component.

ギャップＧおよびその周辺領域には静電気吸収層１６が形成されている。静電気吸収層１６は第１および第２の放電電極１５ａ，１５ｂ間で静電気放電が発生したときにそのエネルギーを吸収する役割を果たすものである。すなわち、静電気吸収層１６は第１および第２の放電電極１５ａ，１５ｂとともにＥＳＤ保護素子として機能する。 An electrostatic absorption layer 16 is formed in the gap G and its peripheral region. The electrostatic absorption layer 16 serves to absorb energy when an electrostatic discharge is generated between the first and second discharge electrodes 15a and 15b. That is, the electrostatic absorption layer 16 functions as an ESD protection element together with the first and second discharge electrodes 15a and 15b.

第１のキャパシタ電極１８ａは、第１および第２の放電電極１５ａ，１５ｂと同一平面上に設けられており、特に第２の放電電極１５ｂと一体的に形成されている。ここにいう一体的とは、同一平面上の一つの導体パターンであることを一見して認識できるように形成されていることを意味し、両者の境界を区別できるように形成されていてもよく、そうでなくてもよい。なお、第２の放電電極１５ｂと第１のキャパシタ電極１８ａとの厳密な境界を必ずしも明確にする必要はないが、少なくとも第２のキャパシタ電極１８ａと平面視で重なる部分は第１のキャパシタ電極１８ａであり、それ以外の部分のうち、第１の放電電極１５ａと近接し、静電気吸収層１６と重なる部分は第２の放電電極１５ｂである。 The first capacitor electrode 18a is provided on the same plane as the first and second discharge electrodes 15a and 15b, and is particularly formed integrally with the second discharge electrode 15b. The term “integral” here means that it is formed so that it can be recognized at a glance that it is one conductor pattern on the same plane, and may be formed so that the boundary between the two can be distinguished. It does n’t have to be. It is not always necessary to clarify the exact boundary between the second discharge electrode 15b and the first capacitor electrode 18a, but at least a portion overlapping the second capacitor electrode 18a in plan view is the first capacitor electrode 18a. Of the other portions, the portion adjacent to the first discharge electrode 15a and overlapping the electrostatic absorption layer 16 is the second discharge electrode 15b.

第１のキャパシタ電極１８ａの面積は、第１および第２の放電電極１５ａ，１５ｂの面積よりも大きいことが好ましい。特に、第１のキャパシタ電極１８ａは、基板１０の上面の面積の半分以上を占めていることが特に好ましい。この構成によれば、より大きなキャパシタンスを得ることができ、静電気ノイズの特に低周波成分を十分に吸収することが可能となる。 The area of the first capacitor electrode 18a is preferably larger than the areas of the first and second discharge electrodes 15a and 15b. In particular, it is particularly preferable that the first capacitor electrode 18 a occupies half or more of the area of the upper surface of the substrate 10. According to this configuration, a larger capacitance can be obtained, and particularly low frequency components of electrostatic noise can be sufficiently absorbed.

誘電体層１７は、第１のキャパシタ電極１８ａの上面の広い範囲を覆っており、これにより第１および第２のキャパシタ電極１８ａ，１８ｂ間の誘電体が形成される。誘電体層１７は、Ａｌ_２Ｏ_３の単層膜であってもよく、ＢａＴｉＯ_３の単層膜であってもよく、第２のキャパシタ電極１８ｂ側がＳｉＮとなるようにＡｉ_２Ｏ_３の上にＳｉＮを重ねたＳｉＮ／Ａｌ_２Ｏ_３の積層膜であってもよい。 The dielectric layer 17 covers a wide range of the upper surface of the first capacitor electrode 18a, whereby a dielectric between the first and second capacitor electrodes 18a, 18b is formed. The dielectric layer 17 may be a single layer film of Al ₂ O _{3 or} a single layer film of BaTiO ₃ , and the top of the Ai ₂ O ₃ so that the second capacitor electrode 18b side is SiN. Alternatively, it may be a SiN / Al ₂ O ₃ laminated film in which SiN is laminated.

誘電体層１７は第１のキャパシタ電極１８ａの上方のみならず第１および第２の放電電極１５ａ，１５ｂ間のギャップＧの上方にまで及んでおり、静電気吸収層１６を覆うように設けられている。そのため誘電体層１７はＥＳＤ保護素子の一部としても機能する。誘電体層１７は、第２の放電電極１５ｂのみならず第１の放電電極１５ａをも部分的に覆っているが、第１の放電電極１５ａの上面を完全には覆っていない。また、誘電体層１７は第１のキャパシタ電極１８ａの上面を完全には覆っておらず、第１のキャパシタ電極１８ａのコーナー部は放電電極１５ａと同様に露出している。 The dielectric layer 17 extends not only above the first capacitor electrode 18a but also above the gap G between the first and second discharge electrodes 15a and 15b, and is provided so as to cover the electrostatic absorption layer 16. Yes. Therefore, the dielectric layer 17 also functions as a part of the ESD protection element. The dielectric layer 17 partially covers not only the second discharge electrode 15b but also the first discharge electrode 15a, but does not completely cover the upper surface of the first discharge electrode 15a. The dielectric layer 17 does not completely cover the upper surface of the first capacitor electrode 18a, and the corner portion of the first capacitor electrode 18a is exposed in the same manner as the discharge electrode 15a.

第２のキャパシタ電極１８ｂは誘電体層１７の上面に形成されている。第２のキャパシタ電極１８ｂは第１のキャパシタ電極１８ａとともに一対の平行平板電極を構成しており、キャパシタを構成している。第２のキャパシタ電極１８ｂの材料は第１のキャパシタ電極１８ａと同一材料であることが好ましく、その厚さも第１のキャパシタ電極１８ａと同じであることが好ましい。 The second capacitor electrode 18 b is formed on the upper surface of the dielectric layer 17. The second capacitor electrode 18b constitutes a pair of parallel plate electrodes together with the first capacitor electrode 18a, and constitutes a capacitor. The material of the second capacitor electrode 18b is preferably the same material as that of the first capacitor electrode 18a, and the thickness thereof is preferably the same as that of the first capacitor electrode 18a.

第２のキャパシタ電極１８ｂと同一平面上には、補助電極１９ａ、１９ｂが設けられている。補助電極１９ａは第１の放電電極１５ａの上面に形成されており、補助電極１９ｂはコーナー部に露出する第１のキャパシタ電極１８ａの上面に形成されている。補助電極１９ａ，１９ｂは第１〜第３のバンプ電極１２ａ〜１２ｃが形成される下地面の高さを揃えるために設けられている。 Auxiliary electrodes 19a and 19b are provided on the same plane as the second capacitor electrode 18b. The auxiliary electrode 19a is formed on the upper surface of the first discharge electrode 15a, and the auxiliary electrode 19b is formed on the upper surface of the first capacitor electrode 18a exposed at the corner portion. The auxiliary electrodes 19a and 19b are provided in order to align the height of the base surface on which the first to third bump electrodes 12a to 12c are formed.

第１の放電電極１５ａの上面は第２のキャパシタ電極１８ｂとの重なりを有しておらず、しかも誘電体層１７にも覆われていないので、第１の補助電極１９ａは第１の放電電極１５ａの主面に直接形成されている。同様に、基板１０の他端側の他方のコーナー部１０ｃにおいて第１のキャパシタ電極１８ａは誘電体層１７に覆われていないので、第２の補助電極１９ｂは第１のキャパシタ電極１８ａの主面に直接形成されている。なお、第１のキャパシタ電極１８ａの他端側の他方のコーナー部１０ｄは誘電体層１７に覆われている。 Since the upper surface of the first discharge electrode 15a does not overlap with the second capacitor electrode 18b and is not covered with the dielectric layer 17, the first auxiliary electrode 19a is the first discharge electrode. It is directly formed on the main surface of 15a. Similarly, since the first capacitor electrode 18a is not covered with the dielectric layer 17 in the other corner portion 10c on the other end side of the substrate 10, the second auxiliary electrode 19b is the main surface of the first capacitor electrode 18a. Is formed directly. The other corner portion 10 d on the other end side of the first capacitor electrode 18 a is covered with the dielectric layer 17.

第１のバンプ電極１２ａは、第１の補助電極１９ａの上面に形成されており、第１の補助電極１９ａを介して第１の放電電極１５ａに接続されている。第２のバンプ電極１２ｂは、第２の補助電極１９ｂの上面に形成されており、第２の補助電極１９ｂを介して第１のキャパシタ電極１８ａに接続されている。第３のバンプ電極１２ｃは、第２のキャパシタ電極１８ｂの上面に形成されており、第２のキャパシタ電極１８ｂに直接接続されている。なお、第１のバンプ電極１２ａは、専らＥＳＤ保護素子の端子電極として設けられており、第３のバンプ電極１２ｃは、専らキャパシタの端子電極として設けられている。 The first bump electrode 12a is formed on the upper surface of the first auxiliary electrode 19a, and is connected to the first discharge electrode 15a via the first auxiliary electrode 19a. The second bump electrode 12b is formed on the upper surface of the second auxiliary electrode 19b, and is connected to the first capacitor electrode 18a via the second auxiliary electrode 19b. The third bump electrode 12c is formed on the upper surface of the second capacitor electrode 18b, and is directly connected to the second capacitor electrode 18b. The first bump electrode 12a is provided exclusively as a terminal electrode of the ESD protection element, and the third bump electrode 12c is provided exclusively as a terminal electrode of the capacitor.

カバー層１３は、バンプ電極１２ａ〜１２ｃと同じ層に設けられており、第２のキャパシタ電極１８ｂ等の導体パターンの全面を覆っている。なお、第２のキャパシタ電極１８ｂを含む電極層とカバー層１３との間にＡｌ_２Ｏ_３等の無機絶縁層を介在させてもよい。 The cover layer 13 is provided in the same layer as the bump electrodes 12a to 12c and covers the entire surface of the conductor pattern such as the second capacitor electrode 18b. An inorganic insulating layer such as Al ₂ O ₃ may be interposed between the electrode layer including the second capacitor electrode 18 b and the cover layer 13.

図３に示すように、基板１０の平面形状は矩形であり、第１のバンプ電極１２ａは、基板１０の長手方向の一端側ＬＤ１に設けられているが、第２および第３のバンプ電極１２ｂ，１２ｃは、基板１０の長手方向の他端側ＬＤ２に設けられている。 As shown in FIG. 3, the planar shape of the substrate 10 is rectangular, and the first bump electrode 12a is provided on one end LD1 in the longitudinal direction of the substrate 10, but the second and third bump electrodes 12b. , 12c are provided on the other end side LD2 of the substrate 10 in the longitudinal direction.

基板１０は、長手方向の一端側ＬＤ１の第１および第２のコーナー部１０ａ，１０ｂと、長手方向の他端側のコーナー部１０ｃ，１０ｄとを有している。第１のコーナー部１０ａと第３のコーナー部１０ｃは互いに対角関係にあり、第２のコーナー部１０ｂと第４のコーナー部１０ｄとは互いに対角関係にある。そして、第１のバンプ電極１２ａは、第１のコーナー部１０ａに設けられており、第２のバンプ電極１２ｂは、第３のコーナー部１０ｃに設けられており、第３のバンプ電極１２ｃは、第４のコーナー部１０ｄに設けられている。相対的には、第２のバンプ電極１２ｂは、第１のバンプ電極１２ａから見てＸ方向に位置しており、第３のバンプ電極１２ｃは、第１のバンプ電極１２ａから見てＸ方向に位置し、且つ、第２のバンプ電極１２ｂから見てＹ方向に位置している。 The substrate 10 includes first and second corner portions 10a and 10b on one end side LD1 in the longitudinal direction and corner portions 10c and 10d on the other end side in the longitudinal direction. The first corner portion 10a and the third corner portion 10c are in a diagonal relationship with each other, and the second corner portion 10b and the fourth corner portion 10d are in a diagonal relationship with each other. The first bump electrode 12a is provided at the first corner portion 10a, the second bump electrode 12b is provided at the third corner portion 10c, and the third bump electrode 12c is It is provided in the fourth corner portion 10d. Relatively, the second bump electrode 12b is positioned in the X direction as viewed from the first bump electrode 12a, and the third bump electrode 12c is in the X direction as viewed from the first bump electrode 12a. And is located in the Y direction when viewed from the second bump electrode 12b.

ただし、第１のバンプ電極１２ａは、第２のコーナー部１０ｂとの重なりを有していない。そのため、第１〜第３のバンプ電極１２ａ〜１２ｃの平面レイアウトは、基板１０の長手方向に延びる対称軸Ｘ０から見て非対称である。特に、第２および第３のバンプ電極１２ｂ、１２ｃは対称軸Ｘ０から見て互いに線対称な関係を有するが、第１のバンプ電極１２ａは対称軸Ｘ０から見て非対称である。 However, the first bump electrode 12a does not overlap with the second corner portion 10b. Therefore, the planar layout of the first to third bump electrodes 12 a to 12 c is asymmetric when viewed from the symmetry axis X <b> 0 extending in the longitudinal direction of the substrate 10. In particular, the second and third bump electrodes 12b and 12c have a line-symmetric relationship with respect to the symmetry axis X0, but the first bump electrode 12a is asymmetric with respect to the symmetry axis X0.

複合電子部品１の実装時に、第１のバンプ電極１２ａはグランドに接続され、第２および第３のバンプ電極１２ｂ，１２ｃは信号ラインに接続される必要があるが、第１〜第３のバンプ電極１２ａ〜１２ｃがこのようにレイアウトされている場合には、第１〜第３のバンプ電極１２ａ〜１２ｃを容易に区別することができ、複合電子部品１の実装の方向性を確実に把握することができる。 When the composite electronic component 1 is mounted, the first bump electrode 12a needs to be connected to the ground, and the second and third bump electrodes 12b and 12c need to be connected to the signal line. When the electrodes 12a to 12c are laid out in this way, the first to third bump electrodes 12a to 12c can be easily distinguished, and the mounting direction of the composite electronic component 1 can be reliably grasped. be able to.

以上の構成を有する複合電子部品１は、第１および第２の放電電極１５ａ，１５ｂとそれら間に形成された静電気吸収層１６とがＥＳＤ保護素子Ｅ１として機能し、誘電体層１７を挟んで対向する第１および第２のキャパシタ電極１８ａ，１８ｂがキャパシタＣ１として機能する。 In the composite electronic component 1 having the above configuration, the first and second discharge electrodes 15a and 15b and the electrostatic absorption layer 16 formed therebetween function as the ESD protection element E1, and the dielectric layer 17 is interposed therebetween. Opposing first and second capacitor electrodes 18a and 18b function as a capacitor C1.

図４は、複合電子部品１の構成を示す等価回路図である。 FIG. 4 is an equivalent circuit diagram showing the configuration of the composite electronic component 1.

図４に示すように、複合電子部品１は、ＥＳＤ保護素子Ｅ１とキャパシタＣ１を備えている。ＥＳＤ保護素子Ｅ１の一端および他端は第１および第２のバンプ電極１２ａ，１２ｂにそれぞれ接続されており、キャパシタＣ１の一端および他端は第２および第３のバンプ電極１２ｂ，１２ｃにそれぞれ接続されている。第２のバンプ電極１２ｂは、ＥＳＤ保護素子Ｅ１とキャパシタＣ１に共通の電極である。通常、第１のバンプ電極１２ａはグランド端子として用いられ、第２および第３のバンプ電極１２ｂ，１２ｃは信号端子として用いられる。信号端子１２ｂ，１２ｃ間に静電気による過電圧が印加された場合、電流はＥＳＤ保護素子Ｅ１を経由してグランドに流れる。このとき、高周波パルスノイズはＥＳＤ保護素子Ｅ１によって除去され、低周波ノイズはキャパシタＣ１によって除去される。 As shown in FIG. 4, the composite electronic component 1 includes an ESD protection element E1 and a capacitor C1. One end and the other end of the ESD protection element E1 are connected to the first and second bump electrodes 12a and 12b, respectively, and one end and the other end of the capacitor C1 are connected to the second and third bump electrodes 12b and 12c, respectively. Has been. The second bump electrode 12b is an electrode common to the ESD protection element E1 and the capacitor C1. Usually, the first bump electrode 12a is used as a ground terminal, and the second and third bump electrodes 12b and 12c are used as signal terminals. When an overvoltage due to static electricity is applied between the signal terminals 12b and 12c, the current flows to the ground via the ESD protection element E1. At this time, the high frequency pulse noise is removed by the ESD protection element E1, and the low frequency noise is removed by the capacitor C1.

なお、上記のように、第１のバンプ電極１２ａは、専らＥＳＤ保護素子Ｅ１の端子電極として設けられており、第３のバンプ電極１２ｃは、専らキャパシタの端子電極Ｃ１として設けられている。したがって、例えばＥＳＤ保護素子Ｅ１と並列に任意のキャパシタが接続されることはなく、逆にキャパシタＣ１と並列に任意のＥＳＤ保護素子が接続されることもない。 As described above, the first bump electrode 12a is provided exclusively as the terminal electrode of the ESD protection element E1, and the third bump electrode 12c is provided exclusively as the terminal electrode C1 of the capacitor. Therefore, for example, an arbitrary capacitor is not connected in parallel with the ESD protection element E1, and conversely, an arbitrary ESD protection element is not connected in parallel with the capacitor C1.

図５は、ＥＳＤ保護素子Ｅ１の構造を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。 5A and 5B are diagrams showing the structure of the ESD protection element E1, where FIG. 5A is a schematic plan view and FIG. 5B is a schematic cross-sectional view.

図５に示すように、ＥＳＤ保護素子Ｅ１は、下地絶縁層１４の表面に形成された第１および第２の放電電極１５ａ，１５ｂと、第１および第２の放電電極１５ａ，１５ｂの間に配設された静電気吸収層１６とを備えている。静電気吸収層１６の上面には誘電体層１７が設けられている。ＥＳＤ保護素子Ｅ１は、静電気による過電圧が印加された際に、静電気吸収層１６を介して放電電極１５ａ，１５ｂ間で初期放電が確保されるように設計されている。 As shown in FIG. 5, the ESD protection element E1 is provided between the first and second discharge electrodes 15a and 15b formed on the surface of the base insulating layer 14 and the first and second discharge electrodes 15a and 15b. And an electrostatic absorption layer 16 disposed. A dielectric layer 17 is provided on the upper surface of the electrostatic absorption layer 16. The ESD protection element E1 is designed such that initial discharge is ensured between the discharge electrodes 15a and 15b via the electrostatic absorption layer 16 when an overvoltage due to static electricity is applied.

第１および第２の放電電極１５ａ，１５ｂの対向する端面どうしは所定幅のギャップＧを介して相互に離間して配設されている。ギャップＧの幅は、所望の放電特性を考慮して適宜設定すればよく、特に限定されないが、通常、０．１〜５０μｍ程度であり、低電圧初期放電を確保するという観点から、より好ましくは０．１〜２０μｍ程度、さらに好ましくは０．１〜１０μｍ程度である。 The opposing end surfaces of the first and second discharge electrodes 15a, 15b are spaced apart from each other with a gap G having a predetermined width. The width of the gap G may be appropriately set in consideration of desired discharge characteristics, and is not particularly limited, but is usually about 0.1 to 50 μm, and more preferably from the viewpoint of securing low voltage initial discharge. About 0.1-20 micrometers, More preferably, it is about 0.1-10 micrometers.

第１および第２の放電電極１５ａ，１５ｂ間に配設された静電気吸収層１６は、上述した下地絶縁層１４および放電電極１５ａ，１５ｂの表面に積層された構成となっている。静電気吸収層１６の形成範囲は、少なくともギャップＧおよびその周囲の一定範囲に形成されていればよく、過電圧が印加された際に自身を介して第１および第２の放電電極１５ａ，１５ｂ間で初期放電が確保されるように設計されている限り、一定範囲の程度は特に限定されない。したがって、例えば基板１０の全面に静電気吸収層１６が形成されていてもかまわない。ただしこの場合、ギャップＧから遠く離れた位置に形成された静電気吸収層１６は静電気吸収に寄与しない部分となる。 The electrostatic absorption layer 16 disposed between the first and second discharge electrodes 15a and 15b is configured to be laminated on the surfaces of the base insulating layer 14 and the discharge electrodes 15a and 15b described above. The formation range of the electrostatic absorption layer 16 only needs to be formed at least in the gap G and a certain range around the gap G, and between the first and second discharge electrodes 15a and 15b through itself when an overvoltage is applied. As long as the initial discharge is designed to be secured, the degree of the certain range is not particularly limited. Therefore, for example, the electrostatic absorption layer 16 may be formed on the entire surface of the substrate 10. However, in this case, the electrostatic absorption layer 16 formed at a position far away from the gap G is a portion that does not contribute to electrostatic absorption.

静電気吸収層１６は、絶縁性無機材料２１のマトリックス中に島状の導電性無機材料２２の集合体が平面的且つ不連続に分散した海島構造のコンポジットである。本実施形態では、静電気吸収層１６は、逐次スパッタリングを行うことにより形成されている。より具体的には、下地絶縁層１４の表面および放電電極１５ａ，１５ｂの表面に、導電性無機材料２２をスパッタリングして部分的に（不完全に）成膜した後、絶縁性無機材料２１をスパッタリングすることにより、謂わば、島状に点在した導電性無機材料２２の層とこれを覆う絶縁性無機材料２１の層との積層構造のコンポジットが形成されている。 The electrostatic absorption layer 16 is a sea-island structure composite in which aggregates of island-shaped conductive inorganic materials 22 are dispersed in a planar and discontinuous manner in a matrix of an insulating inorganic material 21. In this embodiment, the electrostatic absorption layer 16 is formed by performing sequential sputtering. More specifically, after the conductive inorganic material 22 is sputtered and partially (incompletely) formed on the surface of the base insulating layer 14 and the surfaces of the discharge electrodes 15a and 15b, the insulating inorganic material 21 is formed. By so-called sputtering, a composite having a laminated structure of a layer of the conductive inorganic material 22 scattered in an island shape and a layer of the insulating inorganic material 21 covering the island is formed.

絶縁性無機材料２１は、上層に位置する任意の層から第１および第２の放電電極１５ａ，１５ｂや導電性無機材料２２を保護する保護層としても機能する。絶縁性無機材料２１としては、例えば、金属酸化物、金属窒化物等が挙げられるが、これらに特に限定されない。絶縁性やコスト面を考慮すると、Ａｌ_２Ｏ_３、ＴｉＯ_２、ＳｉＯ_２、ＳｉＮ、ＺｎＯ、Ｉｎ_２Ｏ_３、ＮｉＯ、ＣｏＯ、ＳｎＯ_２、Ｖ_２Ｏ_５、ＣｕＯ、ＭｇＯ、ＺｒＯ_２、ＡｌＮ、ＢＮおよびＳｉＣが好ましい。これらは、１種を単独で用いても、２種以上を併用してもよい。これらの中でも、絶縁性マトリックスに高度の絶縁性を付与する観点からは、Ａｌ_２Ｏ_３やＳｉＯ_２等を用いることがより好ましい。 The insulating inorganic material 21 also functions as a protective layer that protects the first and second discharge electrodes 15a and 15b and the conductive inorganic material 22 from an arbitrary layer located in the upper layer. Examples of the insulating inorganic material 21 include, but are not limited to, metal oxides and metal nitrides. In view of insulation and cost, Al ₂ O ₃ , TiO ₂ , SiO ₂ , SiN, ZnO, In ₂ O ₃ , NiO, CoO, SnO ₂ , V ₂ O ₅ , CuO, MgO, ZrO ₂ , AlN, BN and SiC are preferred. These may be used alone or in combination of two or more. Among these, it is more preferable to use Al ₂ O ₃ , SiO ₂ or the like from the viewpoint of imparting a high degree of insulation to the insulating matrix.

絶縁性マトリックスに半導体性を付与する観点から、絶縁性無機材料２１にはＴｉＯ_２やＺｎＯを用いてもよい。絶縁性マトリックスに半導体性を付与することで、放電開始電圧およびクランプ電圧に優れるＥＳＤ保護素子を得ることができる。絶縁性マトリックスに半導体性を付与する方法は、特に限定されないが、例えば、これらＴｉＯ_２やＺｎＯを単独で用いたり、これらを他の絶縁性無機材料と併用したりすればよい。特に、ＴｉＯ_２は、アルゴン雰囲気中でスパッタリングする際に酸素が欠損し易く、電気伝導度が高くなる傾向にあるので、絶縁性マトリックスに半導体性を付与するにはＴｉＯ_２を用いることが特に好ましい。 From the viewpoint of imparting semiconductivity to the insulating matrix, TiO ₂ or ZnO may be used for the insulating inorganic material 21. By imparting semiconductivity to the insulating matrix, an ESD protection element having excellent discharge start voltage and clamp voltage can be obtained. A method for imparting semiconductivity to the insulating matrix is not particularly limited. For example, these TiO ₂ and ZnO may be used alone, or these may be used in combination with other insulating inorganic materials. In particular, TiO ₂ tends to lose oxygen during sputtering in an argon atmosphere and tends to have high electrical conductivity. Therefore, it is particularly preferable to use TiO ₂ to impart semiconductivity to the insulating matrix. .

絶縁性無機材料２１は、誘電体層１７と同一材料であることが好ましく、誘電体層１７と同時且つ一体的に形成されることが好ましい。誘電体層１７が積層膜からなる場合、絶縁性無機材料２１は、自身と接する誘電体層１７の一部（最下層）の構成要素と同一材料であればよい。例えば、誘電体層１７がＳｉＮ／Ａｌ_２Ｏ_３の積層膜からなる場合、絶縁性無機材料２１の材料はＡｌ_２Ｏ_３であることが好ましい。絶縁性無機材料２１を誘電体層１７の一部として形成した場合には、絶縁性無機材料２１と誘電体層１７とを同時に形成することができ、製造工程を簡略化することができる。 The insulating inorganic material 21 is preferably the same material as the dielectric layer 17, and is preferably formed simultaneously and integrally with the dielectric layer 17. In the case where the dielectric layer 17 is formed of a laminated film, the insulating inorganic material 21 may be the same material as the constituent elements of a part (lowermost layer) of the dielectric layer 17 in contact with itself. For example, when the dielectric layer 17 is made of a laminated film of SiN / Al ₂ O ₃ , the material of the insulating inorganic material 21 is preferably Al ₂ O ₃ . When the insulating inorganic material 21 is formed as part of the dielectric layer 17, the insulating inorganic material 21 and the dielectric layer 17 can be formed at the same time, and the manufacturing process can be simplified.

導電性無機材料２２としては、例えば、金属、合金、金属酸化物、金属窒化物、金属炭化物、金属ホウ化物等が挙げられるが、これらに特に限定されない。導電性を考慮すると、Ａｕ、Ｃｕ、Ｃ、Ｎｉ、Ｔｉ、Ｃｒ、Ａｇ、ＰｄおよびＰｔ、或いは、これらの合金が好ましい。 Examples of the conductive inorganic material 22 include, but are not limited to, metals, alloys, metal oxides, metal nitrides, metal carbides, metal borides, and the like. In consideration of conductivity, Au, Cu, C, Ni, Ti, Cr, Ag, Pd and Pt, or alloys thereof are preferable.

放電電極１５ａ，１５ｂ、絶縁性無機材料２１および導電性無機材料２２の組み合わせとしては、Ｃｕ、Ａｌ_２Ｏ_３およびＡｕの組み合わせが特に好ましい。これらの材料で構成されたＥＳＤ保護素子Ｅ１は電気的特性に優れるだけでなく、加工性やコスト面でも極めて有利である。特に、島状の導電性無機材料２２の集合体が不連続に点在した海島構造のコンポジットを高精度且つ容易に形成することができる。 As a combination of the discharge electrodes 15a and 15b, the insulating inorganic material 21, and the conductive inorganic material 22, a combination of Cu, Al ₂ O ₃ and Au is particularly preferable. The ESD protection element E1 made of these materials is not only excellent in electrical characteristics, but also extremely advantageous in terms of workability and cost. In particular, a sea-island structure composite in which aggregates of island-shaped conductive inorganic materials 22 are discontinuously scattered can be formed with high accuracy and easily.

静電気吸収層１６の厚さは特に限定されず、適宜設定することができるが、より一層の薄膜化を達成する観点から、１０ｎｍ〜１０μｍであることが好ましく、１５ｎｍ〜１μｍであることがより好ましく、１５〜５００ｎｍであることがさらに好ましい。本実施形態の如く、謂わば、不連続に点在した島状の導電性無機材料２２の層と絶縁性無機材料２１のマトリックスの層とを形成する場合、導電性無機材料２２の層の厚さは、１〜１０ｎｍであることが好ましい。また絶縁性無機材料２１の層の厚さは静電気吸収層１６の厚さと実質的に等しく、１０ｎｍ〜１０μｍであることが好ましく、１０ｎｍ〜１μｍであることがより好ましく、１０〜５００ｎｍであることがさらに好ましい。 The thickness of the electrostatic absorption layer 16 is not particularly limited and can be set as appropriate. However, from the viewpoint of achieving further thinning, the thickness is preferably 10 nm to 10 μm, and more preferably 15 nm to 1 μm. More preferably, it is 15 to 500 nm. When the so-called so-called island-like conductive inorganic material 22 layer and the insulating inorganic material 21 matrix layer are formed as in the present embodiment, the thickness of the conductive inorganic material 22 layer is formed. The thickness is preferably 1 to 10 nm. The thickness of the insulating inorganic material 21 is substantially equal to the thickness of the electrostatic absorption layer 16, preferably 10 nm to 10 μm, more preferably 10 nm to 1 μm, and more preferably 10 to 500 nm. Further preferred.

本実施形態においては、絶縁性無機材料２１のマトリックス中に不連続に点在した島状の導電性無機材料２２が、低電圧放電タイプの静電気保護材料として機能する。そして、かかる構成により、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性に優れた高性能なＥＳＤ保護素子が実現される。しかも、低電圧放電タイプの静電気保護材料として、絶縁性無機材料２１と導電性無機材料２２とから構成されるコンポジットが採用されている。そのため、有機−無機複合膜のものに比べて耐熱性が高く、また、温度や湿度等の外部環境により特性が変動し難く、その結果、信頼性が高められる。その上さらに、絶縁性無機材料２１と導電性無機材料２２とをスパッタリング法により形成することが可能であり、これにより、生産性および経済性がより一層高められる。なお、本実施形態のＥＳＤ保護素子Ｅ１は、放電電極１５ａ，１５ｂ間に電圧を印加することにより静電気吸収層１６中へ放電電極１５ａ，１５ｂの一部が飛散した結果、静電気吸収層１６が放電電極１５ａ，１５ｂを構成する材料を含む構成であってもよい。 In the present embodiment, the island-shaped conductive inorganic material 22 scattered discontinuously in the matrix of the insulating inorganic material 21 functions as a low-voltage discharge type electrostatic protection material. Such a configuration realizes a high-performance ESD protection element having a small capacitance, a low discharge start voltage, and excellent discharge resistance. Moreover, a composite composed of the insulating inorganic material 21 and the conductive inorganic material 22 is employed as a low-voltage discharge type electrostatic protection material. For this reason, the heat resistance is higher than that of the organic-inorganic composite film, and the characteristics hardly change depending on the external environment such as temperature and humidity. As a result, the reliability is improved. Furthermore, it is possible to form the insulating inorganic material 21 and the conductive inorganic material 22 by a sputtering method, thereby further improving productivity and economy. Note that the ESD protection element E1 according to the present embodiment causes the electrostatic absorption layer 16 to discharge as a result of applying a voltage between the discharge electrodes 15a and 15b to cause part of the discharge electrodes 15a and 15b to scatter into the electrostatic absorption layer 16. The structure containing the material which comprises electrode 15a, 15b may be sufficient.

なお、静電気吸収層１６の形成方法は、上述したスパッタリング法に限定されず、公知の薄膜形成方法を適用して、上述した絶縁性無機材料２１および導電性無機材料２２を付与することにより、静電気吸収層１６を形成することができる。 In addition, the formation method of the electrostatic absorption layer 16 is not limited to the sputtering method described above, and by applying a known thin film formation method and applying the insulating inorganic material 21 and the conductive inorganic material 22 described above, The absorption layer 16 can be formed.

図６は、ＥＳＤ保護素子Ｅ１の原理を説明するための模式図である。 FIG. 6 is a schematic diagram for explaining the principle of the ESD protection element E1.

図６に示すように、第１および第２の放電電極１５ａ，１５ｂ間に静電気による放電電圧が印加されたとき、放電電流は、矢印で示すように、絶縁性無機材料２１のマトリックス中に不連続に点在した島状の導電性無機材料２２によって構成される任意の経路を通って放電電極１５ｂから放電電極１５ａ（グランド）に向かって流れる。このとき、電流経路中のエネルギー集中が大きかった地点の導電性無機材料２２は絶縁性無機材料２１と共に破壊され、静電気の放電エネルギーは吸収される。破壊された経路は非導通となるが、図示のように、不連続に点在した島状に導電性無機材料２２によって多数の電流経路が形成されているため、多数回の静電気吸収が可能である。 As shown in FIG. 6, when a discharge voltage due to static electricity is applied between the first and second discharge electrodes 15a and 15b, the discharge current is not present in the matrix of the insulating inorganic material 21 as indicated by arrows. It flows from the discharge electrode 15b toward the discharge electrode 15a (ground) through an arbitrary path constituted by the island-shaped conductive inorganic materials 22 that are continuously scattered. At this time, the conductive inorganic material 22 at the point where the energy concentration in the current path is large is broken together with the insulating inorganic material 21, and the electrostatic discharge energy is absorbed. The broken path becomes non-conductive, but as shown in the figure, a large number of current paths are formed by the conductive inorganic material 22 in the form of islands that are discontinuously scattered. is there.

次に、図７を参照しながら、複合電子部品１の製造方法について説明する。なお、複合電子部品１を量産する場合、集合基板上に複数の複合電子部品１を形成した後、ダイシングする工程が採られるが、ここでは一個の複合電子部品に着目して説明する。 Next, a method for manufacturing the composite electronic component 1 will be described with reference to FIG. In addition, when mass-producing the composite electronic component 1, a step of dicing is performed after forming the plurality of composite electronic components 1 on the collective substrate. Here, a description will be given focusing on one composite electronic component.

複合電子部品の製造では、まず基板１０を用意し、基板１０の全面に下地絶縁層１４を形成する（図７（ａ））。下地絶縁層１４は例えばＡｌ_２Ｏ_３であり、例えばスパッタリングにより形成することができる。 In the manufacture of the composite electronic component, first, the substrate 10 is prepared, and the base insulating layer 14 is formed on the entire surface of the substrate 10 (FIG. 7A). The base insulating layer 14 is, for example, Al ₂ O ₃ and can be formed by, for example, sputtering.

次に、下地絶縁層１４の上面に第１および第２の放電電極１５ａ，１５ｂおよび第１のキャパシタ電極１８ａを同時に形成する（図７（ａ））。これらの電極パターンは例えばＣｕであり、フォトリソグラフィーを用いたエッチング法やアディティブ法（めっき）により形成することができる。 Next, the first and second discharge electrodes 15a and 15b and the first capacitor electrode 18a are simultaneously formed on the upper surface of the base insulating layer 14 (FIG. 7A). These electrode patterns are, for example, Cu, and can be formed by an etching method using photolithography or an additive method (plating).

次に、第１および第２の放電電極１５ａ，１５ｂ間のギャップＧとその周辺領域に導電性無機材料２２の点在膜を形成する（図７（ｂ））。導電性無機材料２２は例えばＡｕであり、不完全なスパッタリングにより形成することができる。導電性無機材料２２は、下地面の全面にレジストマスクを形成し、次いで全面に導電性無機材料２２をスパッタリングした後、レジストマスクを除去することにより選択的に形成することができる。 Next, a dotted film of the conductive inorganic material 22 is formed in the gap G between the first and second discharge electrodes 15a and 15b and its peripheral region (FIG. 7B). The conductive inorganic material 22 is, for example, Au, and can be formed by incomplete sputtering. The conductive inorganic material 22 can be selectively formed by forming a resist mask on the entire surface of the base surface, then sputtering the conductive inorganic material 22 on the entire surface, and then removing the resist mask.

次に、第１のキャパシタ電極１８ａの主要部と静電気吸収層１６の形成領域を覆うように誘電体層１７を形成する（図７（ｃ））。誘電体層１７は例えばＡｌ_２Ｏ_３であり、同じくスパッタリングにより形成することができる。この誘電体層１７を形成する工程は、静電気吸収層１６の絶縁性無機材料２１を形成する工程も兼ねており、絶縁性無機材料２１と誘電体層１７とが同時に形成される。 Next, the dielectric layer 17 is formed so as to cover the main part of the first capacitor electrode 18a and the formation region of the electrostatic absorption layer 16 (FIG. 7C). The dielectric layer 17 is, for example, Al ₂ O ₃ and can also be formed by sputtering. The step of forming the dielectric layer 17 also serves as the step of forming the insulating inorganic material 21 of the electrostatic absorption layer 16, and the insulating inorganic material 21 and the dielectric layer 17 are formed at the same time.

次に、第２のキャパシタ電極１８ｂ、第１の補助電極１９ａおよび第２の補助電極１９ｂを同時に形成する（図７（ｄ））。ここで、第２のキャパシタ電極１８ａは誘電体層１７の上面であって第１のキャパシタ電極１８ａと平面視にて重なる領域に形成される。また、第１の補助電極１９ａは、誘電体層１７と重ならない領域であって第１の放電電極１５ａの上面に形成され、第２の補助電極１９ｂは、誘電体層１７と重ならない領域であって、第１のキャパシタ電極１８ａの上面に形成される。これらの電極パターンは例えばＣｕであり、フォトリソグラフィーを用いたエッチング法やアディティブ法（めっき）により形成することができる。 Next, the second capacitor electrode 18b, the first auxiliary electrode 19a, and the second auxiliary electrode 19b are formed simultaneously (FIG. 7D). Here, the second capacitor electrode 18a is formed on the upper surface of the dielectric layer 17 and in a region overlapping the first capacitor electrode 18a in plan view. The first auxiliary electrode 19 a is a region that does not overlap the dielectric layer 17 and is formed on the upper surface of the first discharge electrode 15 a, and the second auxiliary electrode 19 b is a region that does not overlap the dielectric layer 17. Therefore, it is formed on the upper surface of the first capacitor electrode 18a. These electrode patterns are, for example, Cu, and can be formed by an etching method using photolithography or an additive method (plating).

次に、第１〜第３のバンプ電極１２ａ〜１２ｃを形成する（図７（ｅ））。バンプ電極１２ａ〜１２ｃの形成では、シートレジストを貼り付け、シートレジストを露光および現像することにより、バンプ電極１２ａ〜１２ｃを形成すべき位置にあるシートレジストを選択的に除去し、バンプ電極形成領域に位置する電極パターンの上面を露出させる。次に、バンプ電極の形成領域にバンプ電極１２ａ〜１２ｃを電解めっきにより形成する。その後、シートレジストを除去することにより、略柱状のバンプ電極１２ａ〜１２ｃが完成する。 Next, first to third bump electrodes 12a to 12c are formed (FIG. 7E). In the formation of the bump electrodes 12a to 12c, a sheet resist is attached, and the sheet resist is exposed and developed to selectively remove the sheet resist at the position where the bump electrodes 12a to 12c are to be formed. The upper surface of the electrode pattern located at is exposed. Next, bump electrodes 12a to 12c are formed by electrolytic plating in the bump electrode formation region. Then, substantially columnar bump electrodes 12a to 12c are completed by removing the sheet resist.

次に、バンプ電極１２ａ〜１２ｃが形成された基板１０上の積層体の全面に樹脂ペーストを充填し、硬化させて、カバー層１３を形成する。カバー層１３を確実に形成するため多量の樹脂ペーストが充填され、これによりバンプ電極１２ａ〜１２ｃは樹脂内に埋没された状態となるため、バンプ電極１２ａ〜１２ｃの上面が露出するまでカバー層１３を研磨して所定の厚さにすると共に表面を平滑化する。さらに必要に応じて、基板１０についても所定の厚さとなるように研磨する。 Next, the entire surface of the laminate on the substrate 10 on which the bump electrodes 12 a to 12 c are formed is filled with a resin paste and cured to form the cover layer 13. Since a large amount of resin paste is filled in order to reliably form the cover layer 13, the bump electrodes 12 a to 12 c are buried in the resin, so that the cover layer 13 is exposed until the upper surfaces of the bump electrodes 12 a to 12 c are exposed. Is polished to a predetermined thickness and the surface is smoothed. Further, if necessary, the substrate 10 is also polished so as to have a predetermined thickness.

その後、集合基板をダイシングし、個々のチップ部品に対するバレル研磨を行ってエッジを除去した後、バレルめっきを行い、バンプ電極１２ａ〜１２ｃの表面を平滑化する。以上により、複合電子部品１が完成する。 Thereafter, the collective substrate is diced, barrel polishing is performed on individual chip parts to remove edges, and then barrel plating is performed to smooth the surfaces of the bump electrodes 12a to 12c. Thus, the composite electronic component 1 is completed.

以上説明したように、本実施形態による複合電子部品１は、第１のキャパシタ電極１８ａが第２の放電電極１５ｂと同一平面上において一体的に形成されているので、小型・薄型で製造も容易な複合電子部品１を提供することができる。また、キャパシタＣ１の誘電体層１７がＥＳＤ保護素子Ｅ１の静電気吸収層１６の絶縁性無機材料２１を兼ねているので、小型・薄型で製造もさらに容易な複合電子部品を提供することができる。 As described above, in the composite electronic component 1 according to the present embodiment, the first capacitor electrode 18a is integrally formed on the same plane as the second discharge electrode 15b. A complex electronic component 1 can be provided. In addition, since the dielectric layer 17 of the capacitor C1 also serves as the insulating inorganic material 21 of the electrostatic absorption layer 16 of the ESD protection element E1, it is possible to provide a composite electronic component that is small, thin, and easier to manufacture.

図８は、本発明の第２の実施の形態による複合電子部品２の層構造を詳細に示す略分解斜視図である。また、図９は、図８における各層の平面図であり、（ａ）〜（ｅ）は各層を下から上に向かって順に示すものである。 FIG. 8 is a schematic exploded perspective view showing in detail the layer structure of the composite electronic component 2 according to the second embodiment of the present invention. 9 is a plan view of each layer in FIG. 8, and (a) to (e) show each layer in order from the bottom to the top.

図８および図９に示すように、この複合電子部品２は、第１の実施の形態と比べて電極レイアウトが異なっている。第１および第２の放電電極１５ａ，１５ｂは、基板１０の長手方向（Ｘ方向）と直交する幅方向（Ｙ方向）に隣り合うように配置されており、ギャップＧはＸ方向に延在している。なお、第１の放電電極１５ａと第１のキャパシタ電極１８ａとの間にもギャップがあるが、その幅は広く、また静電気吸収層１６も設けられていないので、ＥＳＤ保護素子として機能しない部分である。 As shown in FIGS. 8 and 9, the composite electronic component 2 has a different electrode layout compared to the first embodiment. The first and second discharge electrodes 15a and 15b are arranged adjacent to each other in the width direction (Y direction) orthogonal to the longitudinal direction (X direction) of the substrate 10, and the gap G extends in the X direction. ing. Note that there is a gap between the first discharge electrode 15a and the first capacitor electrode 18a, but the width is wide and the electrostatic absorption layer 16 is not provided, so the portion does not function as an ESD protection element. is there.

本実施形態において、キャパシタを構成する誘電体層１７と静電気吸収層１６を覆う誘電体層１７は一体的に形成されておらず、二分割されている。このように、同一層内の誘電体層１７は分割されていてもよく、第１の実施の形態のように一体的に形成されていてもよい。どちらの場合でも、キャパシタの誘電体層１７と静電気吸収層１６の絶縁性無機材料２２を兼ねる誘電体層１７とを同時に形成することが可能である。 In the present embodiment, the dielectric layer 17 constituting the capacitor and the dielectric layer 17 covering the electrostatic absorption layer 16 are not integrally formed and are divided into two. Thus, the dielectric layer 17 in the same layer may be divided | segmented, and may be integrally formed like 1st Embodiment. In either case, the dielectric layer 17 of the capacitor and the dielectric layer 17 serving also as the insulating inorganic material 22 of the electrostatic absorption layer 16 can be formed simultaneously.

第１の放電電極１５ａは、基板１０の長手方向の一端側の一方のコーナー部（第１のコーナー部）１０ａに設けられており、第２の放電電極１５ｂは、基板１０の長手方向の一端側の他方のコーナー部（第２のコーナー部）１０ｂに設けられている。第２の放電電極１５ｂと一体的に形成された第１のキャパシタ電極１８ａは、基板１０の長手方向の他端側に設けられている。なお、図８においては、斜視図の手前側に位置する２つのコーナー部をそれぞれコーナー部１０ａ，１０ｂとしている。 The first discharge electrode 15 a is provided at one corner portion (first corner portion) 10 a on one end side in the longitudinal direction of the substrate 10, and the second discharge electrode 15 b is one end in the longitudinal direction of the substrate 10. It is provided in the other corner portion (second corner portion) 10b on the side. The first capacitor electrode 18 a formed integrally with the second discharge electrode 15 b is provided on the other end side in the longitudinal direction of the substrate 10. In FIG. 8, the two corner portions located on the front side of the perspective view are corner portions 10a and 10b, respectively.

第１および第２のバンプ電極１２ａ，１２ｂは、第１および第２の放電電極１５ａ，１５ｂおよび第１のキャパシタ電極１８ａのレイアウトに合わせて基板１０の長手方向の一端側ＬＤ１に設けられており、第３のバンプ電極１２ｃは、基板１０の長手方向の他端側ＬＤ２に設けられている。特に、第１の放電電極１５ａに接続された第１のバンプ電極１２ａは、基板１０の第１のコーナー部１０ａに配置されており、第２の放電電極１５ｂに接続された第２のバンプ電極１２ｂは、基板１０の第２のコーナー部１０ｂに配置されている。第２のキャパシタ電極１８ｂに接続された第３のバンプ電極１２ｃは、基板１０の長手方向の他端側の第３のコーナー部１０ｃに配置されている。 The first and second bump electrodes 12a and 12b are provided on one end LD1 in the longitudinal direction of the substrate 10 in accordance with the layout of the first and second discharge electrodes 15a and 15b and the first capacitor electrode 18a. The third bump electrode 12c is provided on the other end side LD2 of the substrate 10 in the longitudinal direction. In particular, the first bump electrode 12a connected to the first discharge electrode 15a is disposed at the first corner portion 10a of the substrate 10, and the second bump electrode connected to the second discharge electrode 15b. 12 b is disposed at the second corner portion 10 b of the substrate 10. The third bump electrode 12 c connected to the second capacitor electrode 18 b is disposed at the third corner portion 10 c on the other end side in the longitudinal direction of the substrate 10.

ただし、第３のバンプ電極１２ｃは、第４のコーナー部１０ｄとの重なりを有していない。そのため、第１〜第３のバンプ電極１２ａ〜１２ｃの平面レイアウトは、基板１０の長手方向に延びる対称軸Ｘ０から見て非対称である。特に、第１および第２のバンプ電極１２ａ，１２ｂは対称軸Ｘ０から見て互いに線対称な関係を有するが、第３のバンプ電極１２ｃは対称軸から見て非対称である。そのため、第１〜第３のバンプ電極１２ａ〜１２ｃを容易に区別することができ、複合電子部品２の実装の方向性を確実に把握することができる。 However, the third bump electrode 12c does not overlap with the fourth corner portion 10d. Therefore, the planar layout of the first to third bump electrodes 12 a to 12 c is asymmetric when viewed from the symmetry axis X <b> 0 extending in the longitudinal direction of the substrate 10. In particular, the first and second bump electrodes 12a and 12b have a line-symmetric relationship with respect to the symmetry axis X0, while the third bump electrode 12c is asymmetric with respect to the symmetry axis. Therefore, the first to third bump electrodes 12a to 12c can be easily distinguished, and the mounting direction of the composite electronic component 2 can be reliably grasped.

以上説明したように、本実施形態による複合電子部品２は、第１のキャパシタ電極１８ａが第２の放電電極１５ｂと同一平面上において一体的に形成されているので、第１の実施形態と同様、小型・薄型で製造も容易な複合電子部品２を提供することができる。また、キャパシタの誘電体層１７がＥＳＤ保護素子Ｅ１の静電気吸収層１６の絶縁性無機材料を兼ねているので、小型・薄型で製造もさらに容易な複合電子部品を提供することができる。 As described above, in the composite electronic component 2 according to the present embodiment, since the first capacitor electrode 18a is integrally formed on the same plane as the second discharge electrode 15b, the same as in the first embodiment. Thus, it is possible to provide the composite electronic component 2 that is small, thin, and easy to manufacture. Further, since the dielectric layer 17 of the capacitor also serves as the insulating inorganic material of the electrostatic absorption layer 16 of the ESD protection element E1, it is possible to provide a composite electronic component that is small and thin and can be easily manufactured.

図１０は、本発明の第３の実施の形態による複合電子部品３の各層の構造を詳細に示す略平面図であり、（ａ）〜（ｅ）は各層を下から上に向かって順に示すものである。 FIG. 10 is a schematic plan view showing in detail the structure of each layer of the composite electronic component 3 according to the third embodiment of the present invention, and (a) to (e) show each layer in order from the bottom to the top. Is.

図１０に示すように、本実施の形態による複合電子部品３はいわゆるアレイ部品であり、一つのＥＳＤ保護素子と一つのキャパシタとを組み合わせてなる単一の複合素子をチップ内に２つ備えるものである。第１の複合素子Ｄ１は、対称軸Ｙ０を基準にして基板１０の左半分の領域に設けられており、第２の複合素子Ｄ２は基板１０の右半分の領域に設けられている。 As shown in FIG. 10, the composite electronic component 3 according to the present embodiment is a so-called array component, and includes two single composite elements in a chip formed by combining one ESD protection element and one capacitor. It is. The first composite element D1 is provided in the left half region of the substrate 10 with respect to the symmetry axis Y0, and the second composite element D2 is provided in the right half region of the substrate 10.

第１および第２の複合素子Ｄ１，Ｄ２の各々の基本的な構成は、第１の実施の形態による複合電子部品１と同じである。ただし、基板１０の長手方向（Ｘ方向）の中央部において第１の複合素子Ｄ１の第１の放電電極１５ａ_１と第２の複合素子Ｄ２の第１の放電電極１５ａ_２とが一体的に形成されている。さらに第１の補助電極１９ａ_１，１９ａ_２や第１のバンプ電極１２ａ_１，１２ａ_２もそれぞれ一体化されており、これにより５端子構造の表面実装部品が実現されている。すなわち、第１の複合素子Ｄ１の第１のバンプ電極１２ａ_１と第２の複合素子Ｄ２の第１のバンプ電極１２ａ_２は、第１の放電電極１５ａ_１，１５ｂ_１の結合パターンの位置に合わせて基板１０の中央部に設けられており、第１および第２の複合素子Ｄ１，Ｄ２に共通する単一の端子電極として構成されている。 The basic configuration of each of the first and second composite elements D1 and D2 is the same as that of the composite electronic component 1 according to the first embodiment. However, longitudinal first of the first discharge electrode 15a ₂ and is integrally formed in the first discharge electrode 15a ₁ and the second composite element D2 of the composite element D1 in the central portion of the (X-direction) of the substrate 10 Has been. Furthermore, the first auxiliary electrodes 19a ₁ and 19a ₂ and the first bump electrodes 12a ₁ and 12a ₂ are also integrated, thereby realizing a surface mount component having a five-terminal structure. That is, the first bump electrodes 12a ₂ of the first bump electrodes 12a ₁ and the second composite element D2 of the first composite element D1 is matched to the position of the first coupling pattern of the discharge electrodes _15a 1, 15b ₁ Provided in the central portion of the substrate 10 and configured as a single terminal electrode common to the first and second composite elements D1 and D2.

また、第１の複合素子Ｄ１の第２のバンプ電極１２ｂ_１は、基板１０の長手方向の一端側の第１のコーナー部１０ａに設けられており、第１の複合素子Ｄ１の第２の補助電極１９ｂ_１を介して第１のキャパシタ電極１８ａ_１に接続されている。第１の複合素子Ｄ１の第３のバンプ電極１２ｃ_１は、基板１０の長手方向の一端側の第２のコーナー部１０ｂに設けられており、第１の複合素子Ｄ１の第２のキャパシタ電極１８ｂ_１に直接接続されている。 Also, the second bump electrodes 12b ₁ of the first composite element D1 is provided in the first corner portion 10a of the one longitudinal end of the substrate 10, the second auxiliary first composite element D1 The electrode 19b ₁ is connected to the _first capacitor electrode 18a ₁ . Third bump electrodes 12c ₁ of the first composite element D1 is provided in the second corner portion 10b of the one longitudinal end of the substrate 10, the second capacitor electrode 18b of the first composite element D1 ₁ is directly connected.

また、第２の複合素子Ｄ２の第２のバンプ電極１２ｂ_２は、基板１０の長手方向の他端側の第４のコーナー部１０ｄに設けられており、第２の複合素子Ｄ２の第２の補助電極１９ｂ_２を介して第１のキャパシタ電極１８ａ_２に接続されている。第２の複合素子Ｄ２の第３のバンプ電極１２ｃ_２は、基板１０の長手方向の他端側の第３のコーナー部１０ｃに設けられており、第２の複合素子Ｄ２の第２のキャパシタ電極１８ｂ_２に直接接続されている。 Also, the second bump electrode 12b ₂ of the second composite element D2 is provided in the fourth corner portion 10d of the other longitudinal end side of the substrate 10, the second of the second composite element D2 It is connected to the first capacitor electrode 18a ₂ via the auxiliary electrode 19b ₂ . Third bump electrode 12c ₂ of the second composite element D2 is provided on the third corner 10c of the other longitudinal end side of the substrate 10, a second capacitor electrode of the second composite element D2 18b ₂ is directly connected.

第１のバンプ電極１２ａは、基板１０の全幅に亘って設けられておらず、第３のバンプ電極１２ｃ_１，１２ｃ_２の配置と同じ片側寄りに偏ってレイアウトされている。そのため、バンプ電極１２ａ、１２ｂ_１，１２ｂ_２，１２ｃ_１，１２ｃ_２の平面レイアウトは、基板１０の長手方向に延びる対称軸Ｘ０から見て非対称である。特に、第２および第３のバンプ電極１２ｂ_１，１２ｂ_２，１２ｃ_１，１２ｃ_２は対称軸Ｘ０から見て互いに線対称な関係を有するが、第１のバンプ電極１２ａは対称軸Ｘ０から見て非対称である。 The first bump electrode 12a is not provided over the entire width of the substrate 10, and is laid out so as to be biased toward the same side as the arrangement of the third bump electrodes 12c ₁ and 12c ₂ . Therefore, the planar layout of the bump electrodes 12 a, 12 b ₁ , 12 b ₂ , 12 c ₁ , 12 c ₂ is asymmetric when viewed from the symmetry axis X0 extending in the longitudinal direction of the substrate 10. In particular, the second and third bump electrodes 12b ₁ , 12b ₂ , 12c ₁ , 12c ₂ have a line-symmetric relationship with each other when viewed from the symmetry axis X0, while the first bump electrode 12a is viewed from the symmetry axis X0. Asymmetric.

複合電子部品３の実装時において、バンプ電極１２ａはグランドに接続され、バンプ電極１２ｂ_１，１２ｂ_２，１２ｃ_１，１２ｃ_２は信号ラインに接続される必要があるが、これらのバンプ電極が非対称にレイアウトされている場合には、バンプ電極を容易に区別することができ、複合電子部品３の実装の方向性を確実に把握することができる。 When the composite electronic component 3 is mounted, the bump electrode 12a is connected to the ground, and the bump electrodes 12b ₁ , 12b ₂ , 12c ₁ , 12c ₂ need to be connected to the signal line, but these bump electrodes are asymmetric. In the case of the layout, the bump electrodes can be easily distinguished, and the mounting direction of the composite electronic component 3 can be reliably grasped.

図１１は、複合電子部品３の構成を示す等価回路図である。 FIG. 11 is an equivalent circuit diagram showing the configuration of the composite electronic component 3.

図１１に示すように、複合電子部品３は、第１の複合素子Ｄ１がＥＳＤ保護素子Ｅ１とキャパシタＣ１を備えており、第２の複合素子Ｄ２がＥＳＤ保護素子Ｅ２とキャパシタＣ２を備えている。 As shown in FIG. 11, in the composite electronic component 3, the first composite element D1 includes an ESD protection element E1 and a capacitor C1, and the second composite element D2 includes an ESD protection element E2 and a capacitor C2. .

第１の複合素子Ｄ１において、ＥＳＤ保護素子Ｅ１の一端および他端はバンプ電極１２ａ，１２ｂ_１にそれぞれ接続されており、キャパシタＣ１の一端および他端はバンプ電極１２ｂ_１，１２ｃ_１にそれぞれ接続されている。バンプ電極１２ｂ_１は、ＥＳＤ保護素子Ｅ１とキャパシタＣ１に共通の電極である。通常、バンプ電極１２ａはグランド端子（基準電位点）として用いられ、バンプ電極１２ｂ_１，１２ｃ_１は信号端子として用いられる。信号端子１２ｂ_１，１２ｃ_１間に静電気による過電圧が印加された場合、電流はＥＳＤ保護素子Ｅ１を経由してグランドに流れる。 In the first composite element D1, one end and the other end of the ESD protection element E1 are connected to the bump electrodes 12a and 12b ₁ , respectively, and one end and the other end of the capacitor C1 are connected to the bump electrodes 12b ₁ and 12c ₁ , respectively. ing. The bump electrode 12b ₁ is an electrode common to the ESD protection element E1 and the capacitor C1. Usually, the bump electrode 12a is used as a ground terminal (reference potential point), and the bump electrodes 12b ₁ and 12c ₁ are used as signal terminals. When an overvoltage due to static electricity is applied between the signal terminals 12b ₁ and 12c ₁ , the current flows to the ground via the ESD protection element E1.

第２の複合素子Ｄ２において、ＥＳＤ保護素子Ｅ２の一端および他端はバンプ電極１２ａ，１２ｂ_２にそれぞれ接続されており、キャパシタＣ１の一端および他端はバンプ電極１２ｂ_２，１２ｃ_２にそれぞれ接続されている。バンプ電極１２ｂ_２は、ＥＳＤ保護素子Ｅ２とキャパシタＣ２に共通の電極である。通常、バンプ電極１２ａはグランド端子として用いられ、バンプ電極１２ｂ_２，１２ｃ_２は信号端子として用いられる。信号端子１２ｂ_２，１２ｃ_２間に静電気による過電圧が印加された場合、電流はＥＳＤ保護素子Ｅ２を経由してグランドに流れる。 In the second composite element D2, one end and the other end of the ESD protection element E2 bump electrodes 12a, are connected respectively to 12b _2, one end and the other end of the capacitor C1 is connected to the bump electrodes _12b 2, 12c ₂ ing. Bump electrode 12b ₂ is a common electrode to the ESD protection element E2 and the capacitor C2. Usually, the bump electrode 12a is used as a ground terminal, and the bump electrodes 12b ₂ and 12c ₂ are used as signal terminals. When an overvoltage due to static electricity is applied between the signal terminals 12b ₂ and 12c ₂ , the current flows to the ground via the ESD protection element E2.

第１および第２の複合素子Ｄ１，Ｄ２はいずれも、第１のキャパシタ電極１８ａ_１，１８ａ_２が第２の放電電極１５ｂ_１，１５ｂ_２と同一平面上においてそれぞれ一体的に形成されているので、小型・薄型で製造も容易な複合電子部品３を提供することができる。また、キャパシタＣ１，Ｃ２の誘電体層１７がＥＳＤ保護素子Ｅ１，Ｅ２の静電気吸収層１６の絶縁性無機材料２１を兼ねているので、小型・薄型で製造もさらに容易な複合電子部品を提供することができる。さらに、第１および第２の複合素子Ｄ１，Ｄ２の第１の放電電極１５ａ_１，１５ａ_２どうし並びに第１のバンプ電極１２ａ_１，１２ａ_２どうしが一体化されているので、小型で端子数の少ない複合電子部品アレイを提供することができる。 In each of the first and second composite elements D1 and D2, the first capacitor electrodes 18a ₁ and 18a ₂ are integrally formed on the same plane as the second discharge electrodes 15b ₁ and 15b ₂ , respectively. Therefore, it is possible to provide the composite electronic component 3 that is small, thin, and easy to manufacture. In addition, since the dielectric layer 17 of the capacitors C1 and C2 also serves as the insulating inorganic material 21 of the electrostatic absorption layer 16 of the ESD protection elements E1 and E2, a composite electronic component that is small and thin and can be easily manufactured is provided. be able to. Furthermore, since the first discharge electrodes 15a ₁ and 15a ₂ and the first bump electrodes 12a ₁ and 12a _{2 of} the first and second composite elements D1 and D2 are integrated with each other, the size and the number of terminals are small. Fewer composite electronic component arrays can be provided.

なお、上記複合電子部品アレイは２つの複合素子Ｄ１，Ｄ２を備えるものであるが、複合素子のアレイ数は特に限定されず何個であってもよい。本実施形態によれば、複合素子の個数によらず各複合素子の第１の放電電極およびこれに接続されるバンプ電極を共通化することができ、端子数の削減と複合電子部品アレイの小型化を図ることができる。 The composite electronic component array includes two composite elements D1 and D2, but the number of composite elements is not particularly limited and may be any number. According to the present embodiment, the first discharge electrode of each composite element and the bump electrode connected thereto can be shared regardless of the number of composite elements, and the number of terminals can be reduced and the composite electronic component array can be reduced in size. Can be achieved.

本発明は、以上の実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲で種々の変更を加えることが可能であり、それらも本発明に包含されるものであることは言うまでもない。 The present invention is not limited to the above embodiment, and various modifications can be made without departing from the spirit of the present invention, and it goes without saying that these are also included in the present invention. Yes.

例えば、上記実施形態においては、第１乃至第３のバンプ電極が非対称レイアウトとなっているが、本発明はこの構成に限定されず、対称軸Ｘ０から見て線対称な電極レイアウトを採用してもかまわない。 For example, in the above-described embodiment, the first to third bump electrodes have an asymmetric layout, but the present invention is not limited to this configuration, and an electrode layout that is line symmetric as viewed from the symmetry axis X0 is adopted. It doesn't matter.

また、上記実施形態においては、機能層１１の上面に形成された第１乃至第３のバンプ電極１２ａ〜１２ｃを外部端子電極として用いているが、他の電極構造を採用してもよい。例えば、絶縁基板の底面から側面を経由して上面に引き出されたコの字電極を外部端子電極として用いることも可能である。この場合、カバー層１３に代えて機能層１１の上面の全面を覆うように絶縁基板を設け、第２のキャパシタ電極１８ｂ、第１の補助電極１９ａ、第２の補助電極１９ｂを対応するコの字電極の底面に接続すればよい。 Moreover, in the said embodiment, although the 1st thru | or 3rd bump electrodes 12a-12c formed in the upper surface of the functional layer 11 are used as an external terminal electrode, you may employ | adopt another electrode structure. For example, a U-shaped electrode drawn from the bottom surface of the insulating substrate to the top surface through the side surface can be used as the external terminal electrode. In this case, an insulating substrate is provided so as to cover the entire upper surface of the functional layer 11 instead of the cover layer 13, and the second capacitor electrode 18b, the first auxiliary electrode 19a, and the second auxiliary electrode 19b are connected to the corresponding layers. What is necessary is just to connect to the bottom face of a character electrode.

１，２，３複合電子部品
１ａ複合電子部品の上面
１ｂ複合電子部品の底面
１ｃ，１ｄ，１ｅ，１ｆ複合電子部品の側面（外周面）
１０基板
１０ａ，１０ｂ，１０ｃ，１０ｄ基板のコーナー部
１１機能層
１２ａ，１２ａ_１，１２ａ_２第１のバンプ電極
１２ｂ，１２ｂ_１，１２ｂ_２第２のバンプ電極
１２ｃ，１２ｃ_１，１２ｃ_２第３のバンプ電極
１３カバー層
１４下地絶縁層
１５ａ，１５ａ_１，１５ａ_２第１の放電電極
１５ｂ，１５ｂ_１，１５ｂ_２第２の放電電極
１６静電気吸収層
１７誘電体層
１８ａ，１８ａ_１，１８ａ_２第１のキャパシタ電極
１８ｂ、１８ｂ_１，１８ｂ_２第２のキャパシタ電極
１９ａ，１９ａ_１，１９ａ_２補助電極
１９ｂ，１９ｂ_１，１９ｂ_２補助電極
２１絶縁性無機材料
２２導電性無機材料
Ｃ１，Ｃ２キャパシタ
Ｄ１，Ｄ２複合素子
Ｅ１，Ｅ２ＥＳＤ保護素子
Ｇギャップ
ＬＤ１基板の一端側
ＬＤ２基板の他端側 1, 2, 3 Composite electronic component 1a Top surface 1b of composite electronic component Bottom surface 1c, 1d, 1e, 1f of composite electronic component Side surface (outer peripheral surface) of composite electronic component
10 substrate 10a, 10b, 10c, the corner portions 11 function layer 12a and 10d _substrate, 12a 1, 12a ₂ the first bump electrodes _12b, 12b 1, 12b ₂ the second bump electrodes _12c, 12c 1, 12c ₂ third Bump electrode 13 Cover layer 14 Underlying insulating layers 15a, 15a ₁ and 15a ₂ First discharge electrodes 15b, 15b ₁ and 15b ₂ Second discharge electrode 16 Electrostatic absorption layer 17 Dielectric layers 18a, 18a ₁ and 18a ₂ First the capacitor electrodes _18b, 18b _1, 18b ₂ a second capacitor electrode _19a, 19a _1, 19a ₂ auxiliary electrodes _19b, 19b _1, 19b ₂ auxiliary electrode 21 insulating inorganic material 22 conductive inorganic material C1, C2 capacitor D1, D2 Composite element E1, E2 ESD protection element G Gap LD1 One end side of substrate LD2 The other end side of substrate

Claims

基板と、
前記基板上に形成された機能層とを備え、
前記機能層は、ＥＳＤ保護素子とキャパシタとを組み合わせてなる少なくとも一つの複合素子を含み、
前記ＥＳＤ保護素子は、
前記基板上に形成され、ギャップを介して互いに対向する第１および第２の放電電極と、
少なくとも前記第１および第２の放電電極間に配置された静電気吸収層とを含み、
前記キャパシタは、
前記第２の放電電極と接続された第１のキャパシタ電極と、
前記第１のキャパシタ電極の上面に形成された誘電体層と、
前記誘電体層を介して前記第１のキャパシタ電極と対向する第２のキャパシタ電極とを備え、
前記静電気吸収層は、前記誘電体層中に島状の導電性無機材料が平面的且つ不連続に分散した海島構造のコンポジットであることを特徴とする複合電子部品。 A substrate,
A functional layer formed on the substrate,
The functional layer includes at least one composite element formed by combining an ESD protection element and a capacitor,
The ESD protection element is
First and second discharge electrodes formed on the substrate and facing each other through a gap;
At least an electrostatic absorption layer disposed between the first and second discharge electrodes,
The capacitor is
A first capacitor electrode connected to the second discharge electrode;
A dielectric layer formed on an upper surface of the first capacitor electrode;
A second capacitor electrode facing the first capacitor electrode through the dielectric layer,
The composite electronic component according to claim 1, wherein the electrostatic absorption layer is a sea-island composite in which island-shaped conductive inorganic materials are dispersed in a planar and discontinuous manner in the dielectric layer.

前記第２のキャパシタ電極は、前記第１の放電電極と平面視にて重ならない領域に設けられている、請求項１に記載の複合電子部品。 The composite electronic component according to claim 1, wherein the second capacitor electrode is provided in a region that does not overlap the first discharge electrode in plan view.