JP2015019261A - Sample-and-hold circuit, analog-to-digital conversion circuit and digital control circuit - Google Patents
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Abstract
Description
アナログ入力信号をサンプル・ホールドするサンプル・ホールド回路に関し、特にボトムプレートサンプリング方式のサンプル・ホールド回路に関する。 The present invention relates to a sample and hold circuit that samples and holds an analog input signal, and more particularly to a sample and hold circuit of a bottom plate sampling system.
高速、高精度のアナログデジタル変換回路(ADコンバータ)では、アナログ入力信号をサンプル・ホールドするのがほとんどであり、その中でも特に高精度なサンプル&ホールド回路としてボトムプレートサンプリング方式が提案されている(例えば、非特許文献1参照)。 Most high-speed, high-precision analog-to-digital converters (AD converters) sample and hold an analog input signal, and among them, the bottom plate sampling method has been proposed as a particularly high-precision sample-and-hold circuit ( For example, refer nonpatent literature 1).
しかしながら、従来技術において、差動信号を得るためには、CMFB(common-mode feedback)回路を用いるか、増幅器を2段直列に接続して、それぞれ中間電位に対して加算、減算した出力を発生させる等の工夫が必要となるが、入出力のダイナミックレンジが制限される、出力の位相差が発生する等の問題点があった。 However, in the prior art, in order to obtain a differential signal, a CMFB (common-mode feedback) circuit is used or two stages of amplifiers are connected in series to generate outputs that are added to and subtracted from the intermediate potential, respectively. However, there are problems such as the input / output dynamic range being limited and the occurrence of an output phase difference.
本発明の目的は、上記問題点に鑑みて従来技術の上記問題を解決し、広いダイナミックレンジを設定できると共に、位相差の発生を防止でき、高速、高精度な差動信号を得ることができるサンプル・ホールド回路を提供することにある。 The object of the present invention is to solve the above-mentioned problems of the prior art in view of the above-mentioned problems, to set a wide dynamic range, to prevent occurrence of a phase difference, and to obtain a high-speed and high-accuracy differential signal. To provide a sample and hold circuit.
本発明のサンプル・ホールド回路は、アナログ入力信号をサンプル・ホールドして差動信号を出力するサンプル・ホールド回路であって、第1の基準電圧をサンプル・ホールドするシングルエンドの第1のサンプル・ホールド回路及び第2のサンプル・ホールド回路と、前記アナログ入力信号と第2の基準電圧とに基づく重畳電圧を生成し、生成した前記重畳電圧を前記第1のサンプル・ホールド回路及び第2のサンプル・ホールド回路にホールドされた前記第1の基準電圧に重畳する電圧重畳回路とを具備し、前記第1のサンプル・ホールド回路は、ホールドした前記第1の基準電圧から前記電圧重畳回路によって生成された前記重畳電圧を減少させた低電位側の出力電圧を出力し、前記第2のサンプル・ホールド回路は、ホールドした前記第1の基準電圧から前記電圧重畳回路によって生成された前記重畳電圧を増加させた高電位側の出力電圧を出力することを特徴とする。 The sample-and-hold circuit of the present invention is a sample-and-hold circuit that samples and holds an analog input signal and outputs a differential signal. The sample-and-hold circuit samples and holds a first reference voltage. A superimposed circuit based on the hold circuit and the second sample and hold circuit, the analog input signal and the second reference voltage is generated, and the generated superimposed voltage is used as the first sample and hold circuit and the second sample. A voltage superimposing circuit that superimposes the first reference voltage held in the hold circuit, and the first sample and hold circuit is generated from the held first reference voltage by the voltage superimposing circuit. The output voltage on the low potential side in which the superimposed voltage is reduced is output, and the second sample and hold circuit And outputting the high potential side of the output voltage with the increased superposed voltage generated by the voltage superimposing circuit from the first reference voltage.
本発明によれば、アナログ入力信号と第2の基準電圧とに基づく重畳電圧を、第1のサンプル・ホールド回路及び第2のサンプル・ホールド回路でホールドされた第1の基準電圧に加減算して出力するため、第1の基準電圧の設定によって広いダイナミックレンジを設定できると共に、位相差の発生を防止でき、高速、高精度な差動信号を得ることができるという効果を奏する。 According to the present invention, the superimposed voltage based on the analog input signal and the second reference voltage is added to or subtracted from the first reference voltage held by the first sample and hold circuit and the second sample and hold circuit. Therefore, a wide dynamic range can be set by setting the first reference voltage, the occurrence of a phase difference can be prevented, and a high-speed and highly accurate differential signal can be obtained.
本実施の形態のサンプル・ホールド回路1は、図1を参照すると、二つのシングルエンドのサンプル・ホールド回路であるボトムプレートサンプリング回路L1、L2が、スイッチトキャパシタ回路L3によって接続されている。
In the sample and hold
ボトムプレートサンプリング回路L1は、オペアンプI1と、コンデンサC1_1と、スイッチSW2_1、SW4_1、SW5_1とで構成されている。第1の基準電圧Vref1と、オペアンプI1の反転入力端子との間に、スイッチSW2_1とコンデンサC1_1とが直列に接続されている。そして、低電位側の出力電圧OUT_Lが出力されるオペアンプI1の出力端子と、オペアンプI1の反転入力端子とコンデンサC1_1と接続点X_1との間には、スイッチSW4_1が接続され、さらに、オペアンプI1の出力端子と、スイッチSW2_1とコンデンサC1_1との接続点Y_1との間には、スイッチSW5_1が接続されている。 The bottom plate sampling circuit L1 includes an operational amplifier I1, a capacitor C1_1, and switches SW2_1, SW4_1, and SW5_1. A switch SW2_1 and a capacitor C1_1 are connected in series between the first reference voltage Vref1 and the inverting input terminal of the operational amplifier I1. A switch SW4_1 is connected between the output terminal of the operational amplifier I1 from which the output voltage OUT_L on the low potential side is output, the inverting input terminal of the operational amplifier I1, the capacitor C1_1, and the connection point X_1. A switch SW5_1 is connected between the output terminal and a connection point Y_1 between the switch SW2_1 and the capacitor C1_1.
ボトムプレートサンプリング回路L2もボトムプレートサンプリング回路L1と同様の構成を有しており、オペアンプI2と、コンデンサC1_2と、スイッチSW2_2、SW4_2、SW5_2とで構成されている。第1の基準電圧Vref1と、オペアンプI2の反転入力端子との間に、スイッチSW2_2とコンデンサC1_2とが直列に接続されている。そして、高電位側の出力電圧OUT_Hが出力されるオペアンプI2の出力端子と、オペアンプI2の反転入力端子とコンデンサC1_2と接続点X_2との間には、スイッチSW4_2が接続され、さらに、オペアンプI2の出力端子と、スイッチSW2_2とコンデンサC1_2との接続点Y_2との間には、スイッチSW5_2が接続されている。 The bottom plate sampling circuit L2 has the same configuration as the bottom plate sampling circuit L1, and includes an operational amplifier I2, a capacitor C1_2, and switches SW2_2, SW4_2, and SW5_2. A switch SW2_2 and a capacitor C1_2 are connected in series between the first reference voltage Vref1 and the inverting input terminal of the operational amplifier I2. A switch SW4_2 is connected between the output terminal of the operational amplifier I2 from which the output voltage OUT_H on the high potential side is output, the inverting input terminal of the operational amplifier I2, the capacitor C1_2, and the connection point X_2. A switch SW5_2 is connected between the output terminal and a connection point Y_2 between the switch SW2_2 and the capacitor C1_2.
なお、オペアンプI1の非反転入力端子と、オペアンプI2の非反転入力端子とは、図1に示すように、基準電圧VPLUS1と、基準電圧VPLUS2とにそれぞれ接続されている。基準電圧VPLUS1と基準電圧VPLUS2とは、オペアンプI1とオペアンプI2とにそれぞれ安定して動作する基準電圧を与えてやれば良く、任意のバイアスを印加すれば良いが、簡易化のために、VPLUS1=VPLUS2=Vref1と設定することで、安定した回路動作が得られる。 Note that the non-inverting input terminal of the operational amplifier I1 and the non-inverting input terminal of the operational amplifier I2 are respectively connected to the reference voltage VPLUS1 and the reference voltage VPLUS2 as shown in FIG. The reference voltage VPLUS1 and the reference voltage VPLUS2 only need to apply a reference voltage that operates stably to the operational amplifier I1 and the operational amplifier I2, respectively, and an arbitrary bias may be applied. However, for simplification, VPLUS1 = By setting VPLUS2 = Vref1, stable circuit operation can be obtained.
スイッチトキャパシタ回路L3は、コンデンサC2_1、C2_2と、スイッチSW1_1、SW1_2、SW3とで構成されている。コンデンサC2_1と、スイッチSW3と、コンデンサC2_2とが、ボトムプレートサンプリング回路L1におけるスイッチSW2_1とコンデンサC1_1との接続点Y_1と、ボトムプレートサンプリング回路L2におけるスイッチSW2_2とコンデンサC1_2との接続点Y_2との間に直列に接続されている。また、コンデンサC2_1とスイッチSW3との接続点Z_1は、サンプル・ホールド回路1へのアナログ入力信号である入力電圧VINにスイッチSW1_1を介して接続され、スイッチSW3とコンデンサC2_2との接続点Z_2は、第2の基準電圧Vref2にスイッチSW1_2を介して接続されている。
The switched capacitor circuit L3 includes capacitors C2_1 and C2_2 and switches SW1_1, SW1_2 and SW3. A capacitor C2_1, a switch SW3, and a capacitor C2_2 are connected between a connection point Y_1 between the switch SW2_1 and the capacitor C1_1 in the bottom plate sampling circuit L1, and a connection point Y_2 between the switch SW2_2 and the capacitor C1_2 in the bottom plate sampling circuit L2. Connected in series. A connection point Z_1 between the capacitor C2_1 and the switch SW3 is connected to an input voltage VIN, which is an analog input signal to the sample and hold
次に、本実施の形態のサンプル・ホールド回路1の動作について図2を参照して詳細に説明する。
図2を参照すると、まず、アナログ入力信号のサンプルを開始する時刻T1でスイッチSW1_1及びSW1_2と、スイッチSW2_1及びSW2_2と、スイッチSW4_1及びSW4_2とをオンにする。これはボトムプレートサンプリングにおける入力電圧VIN及び第2の基準電圧Vref2の初期電荷チャージのタイミングに相当する。なお、この時点で、スイッチSW3と、スイッチSW5_1及びSW5_2とは、オフである。スイッチSW4_1及びSW4_2をオンにすることで、オペアンプI1の非反転入力端子と、オペアンプI2の非反転入力端子とがそれぞれ仮想接地点として動作する。これにより、コンデンサC1_1とコンデンサC1_2とには、第1の基準電圧Vref1がそれぞれ印加された状態となり、ボトムプレートサンプリング回路L1、L2によって第1の基準電圧Vref1がサンプリングされる。また、コンデンサC2_1には、入力電圧VINと第1の基準電圧Vref1との差分の電圧が、コンデンサC2_2には、第1の基準電圧Vref1と第2の基準電圧Vref2との差分の電圧がそれぞれ印加された状態となる。
Next, the operation of the sample and hold
Referring to FIG. 2, first, the switches SW1_1 and SW1_2, the switches SW2_1 and SW2_2, and the switches SW4_1 and SW4_2 are turned on at the time T1 when the sampling of the analog input signal is started. This corresponds to the initial charge charge timing of the input voltage VIN and the second reference voltage Vref2 in bottom plate sampling. At this time, the switch SW3 and the switches SW5_1 and SW5_2 are off. By turning on the switches SW4_1 and SW4_2, the non-inverting input terminal of the operational amplifier I1 and the non-inverting input terminal of the operational amplifier I2 operate as virtual ground points. Accordingly, the first reference voltage Vref1 is applied to the capacitors C1_1 and C1_2, and the first reference voltage Vref1 is sampled by the bottom plate sampling circuits L1 and L2. Further, a voltage difference between the input voltage VIN and the first reference voltage Vref1 is applied to the capacitor C2_1, and a voltage difference between the first reference voltage Vref1 and the second reference voltage Vref2 is applied to the capacitor C2_2. It will be in the state.
次に、時刻T1から所定時間経過後の時刻T2でスイッチSW1_1及びSW1_2をオフにし、さらに、時刻T2から所定時間経過後の時刻T3でスイッチSW2_1及びSW2_2をオフにする。なお、スイッチSW1_1及びSW1_2の方を先にオフにするのは、スイッチの遷移中の電荷の抜けを防止するためである。これにより、ボトムプレートサンプリング回路L1、L2によって第1の基準電圧Vref1がホールドされると共に、スイッチSW3の両端にはそれぞれ入力電圧Vinと第2の基準電圧Vref2とがそれぞれホールドされた状態となる。 Next, the switches SW1_1 and SW1_2 are turned off at a time T2 after a lapse of a predetermined time from the time T1, and the switches SW2_1 and SW2_2 are turned off at a time T3 after the lapse of a predetermined time from the time T2. The reason why the switches SW1_1 and SW1_2 are turned off first is to prevent the loss of charge during the transition of the switches. As a result, the first reference voltage Vref1 is held by the bottom plate sampling circuits L1 and L2, and the input voltage Vin and the second reference voltage Vref2 are held at both ends of the switch SW3.
次に時刻T3から所定時間経過後の時刻T4で、スイッチSW3をオンにすると、入力電圧Vinと第2の基準電圧Vref2とに基づく重畳電圧が生成され、生成された重畳電圧がボトムプレートサンプリング回路L1、L2によってホールドされた第1の基準電圧Vref1に重畳される。すなわち、コンデンサC1_1=コンデンサC1_2、且つコンデンサC2_1=コンデンサC2_2、且つC1_1≒C2_1(寄生容量分を補正した値)である場合、容量分配によりスイッチSW3両端の電圧は、(Vin−Vref2)/2となる。なお、本実施の形態では、第2の基準電圧Vref2をグランドレベル基準の0Vとし、スイッチSW3両端の電圧を、Vin/2として、以下、説明する。この場合、スイッチSW3両端の電圧の1/2が重畳電圧となる。そして、コンデンサC1_1とコンデンサC2_1との接続点Y_1の電圧と、コンデンサC1_2とコンデンサC2_2との接続点Y_2の電圧、すなわちボトムプレートサンプリング回路L1、L2によってホールドされた第1の基準電圧Vref1は、容量分圧により重畳電圧(Vin/4)が重畳され、第1の基準電圧Vref1を基準としてVin/4が加減算される。すなわち、コンデンサC1_1とコンデンサC2_1との接続点Y_1の電圧は、Vref1−Vin/4となり、コンデンサC1_2とコンデンサC2_2との接続点Y_2の電圧は、Vref1+Vin/4となる。これにより、第1の基準電圧Vref1を基準とした差動の電圧が得られる。 Next, when the switch SW3 is turned on at time T4 after a predetermined time has elapsed from time T3, a superimposed voltage based on the input voltage Vin and the second reference voltage Vref2 is generated, and the generated superimposed voltage is converted into a bottom plate sampling circuit. Superposed on the first reference voltage Vref1 held by L1 and L2. That is, when capacitor C1_1 = capacitor C1_2, capacitor C2_1 = capacitor C2_2, and C1_1≈C2_1 (value obtained by correcting the parasitic capacitance), the voltage across switch SW3 is (Vin−Vref2) / 2 due to capacitance distribution. Become. In the present embodiment, the second reference voltage Vref2 is assumed to be 0 V based on the ground level, and the voltage across the switch SW3 is assumed to be Vin / 2. In this case, ½ of the voltage across the switch SW3 is the superimposed voltage. The voltage at the connection point Y_1 between the capacitor C1_1 and the capacitor C2_1 and the voltage at the connection point Y_2 between the capacitor C1_2 and the capacitor C2_2, that is, the first reference voltage Vref1 held by the bottom plate sampling circuits L1 and L2 is: The superimposed voltage (Vin / 4) is superimposed by voltage division, and Vin / 4 is added or subtracted with reference to the first reference voltage Vref1. That is, the voltage at the connection point Y_1 between the capacitor C1_1 and the capacitor C2_1 is Vref1-Vin / 4, and the voltage at the connection point Y_2 between the capacitor C1_2 and the capacitor C2_2 is Vref1 + Vin / 4. As a result, a differential voltage based on the first reference voltage Vref1 is obtained.
次に、時刻T5でスイッチSW4_1及びSW4_2をオフにした後、時刻T6でスイッチSW5_1及びSW5_2をオンする。これにより、オペアンプI1の出力端子と非反転入力端子との間にコンデンサC1_1が、オペアンプI2の出力端子と非反転入力端子との間にコンデンサC1_2がそれぞれ接続され、コンデンサC1_1及びコンデンサC1_2に蓄積された電荷はホールドされる。従って、オペアンプI1の出力端子からは、Vref1−Vin/4が低電位側の出力電圧OUT_Lとして出力され、オペアンプI2の出力端子からは、Vref1+Vin/4が高電位側の出力電圧OUT_Hが出力される。なお、スイッチSW3と、スイッチSW5_1及びSW5_2とは、次回のアナログ入力信号のサンプルを開始する時刻T1の直前にオフされる。 Next, after the switches SW4_1 and SW4_2 are turned off at time T5, the switches SW5_1 and SW5_2 are turned on at time T6. As a result, the capacitor C1_1 is connected between the output terminal and the non-inverting input terminal of the operational amplifier I1, and the capacitor C1_2 is connected between the output terminal and the non-inverting input terminal of the operational amplifier I2, and stored in the capacitor C1_1 and the capacitor C1_2. The charge is held. Therefore, Vref1−Vin / 4 is output as the low potential side output voltage OUT_L from the output terminal of the operational amplifier I1, and Vref1 + Vin / 4 is output as the high potential side output voltage OUT_H from the output terminal of the operational amplifier I2. . Note that the switch SW3 and the switches SW5_1 and SW5_2 are turned off immediately before the time T1 when the next analog input signal sampling is started.
このように、上述のコンデンサC1_1〜コンデンサC2_2は、ボトムプレートサンプリングで使用される容量であり、コンデンサC1_1〜コンデンサC2_2の容量比で接続点Y_1〜Z_2の分圧が決定される。また、スイッチSW1_1〜スイッチSW5_2は、ボトムプレートサンプリングとコンデンサC1_1〜コンデンサC2_2による分圧を生成するためのスイッチとして機能し、上述のタイミングでスイッチSW1_1〜スイッチSW5_2のオン・オフを制御することで、オペアンプI1、I2に存在する寄生容量の影響を受けない差動信号を容易に生成することができる。 As described above, the capacitors C1_1 to C2_2 described above are capacitances used in bottom plate sampling, and the divided voltage at the connection points Y_1 to Z_2 is determined by the capacitance ratio of the capacitors C1_1 to C2_2. Further, the switches SW1_1 to SW5_2 function as switches for generating bottom plate sampling and voltage division by the capacitors C1_1 to C2_2, and by controlling the on / off of the switches SW1_1 to SW5_2 at the above timing, A differential signal that is not affected by the parasitic capacitance present in the operational amplifiers I1 and I2 can be easily generated.
オペアンプI1、I2から出力される差動信号は、第1の基準電圧Vref1を基準にして低い電圧(出力電圧OUT_L)と高い電圧(出力電圧OUT_H)とがそれぞれ生成される。従って、第1の基準電圧Vref1の設定により、ダイナミックレンジの設定を容易に行うことができる。また、第1の基準電圧Vref1を電源電圧Vddの1/2に設定すると、出力のダイナミックレンジを最大限に広げることができ、好適である。 The differential signals output from the operational amplifiers I1 and I2 generate a low voltage (output voltage OUT_L) and a high voltage (output voltage OUT_H) with reference to the first reference voltage Vref1. Therefore, the dynamic range can be easily set by setting the first reference voltage Vref1. Further, setting the first reference voltage Vref1 to ½ of the power supply voltage Vdd is preferable because the dynamic range of the output can be maximized.
第2の基準電圧Vref2は、第1の基準電圧Vref1より高くても低くても良いし、等しくても良いが、上述の様に回路の最低電位(グランドレベル基準の場合は0V)もしくは最高電位(電源電圧Vdd)のように、入力電圧Vinよりも低いか高い電圧であることが望ましい。すなわち、入力電圧Vinが第2の基準電圧Vref2を挟んで高低に推移すると、出力電圧OUT_Lと、出力電圧OUT_Hとが逆転してしまい、後段に複雑な回路構成が必要になってしまう。そこで、第2の基準電圧Vref2を、出力電圧OUT_Lと、出力電圧OUT_Hとの逆転が起こらない電圧、すなわち入力電圧Vinのとりうる最低電位よりも低い電圧か、入力電圧Vinのとりうる最高電位よりも高い電圧に設定すると良い。 The second reference voltage Vref2 may be higher, lower, or equal to the first reference voltage Vref1, but may be the lowest potential of the circuit (0V in the case of ground level reference) or the highest potential as described above. It is desirable that the voltage is lower or higher than the input voltage Vin, such as (power supply voltage Vdd). That is, when the input voltage Vin changes between the second reference voltage Vref2 and the output voltage OUT_L and the output voltage OUT_H are reversed, a complicated circuit configuration is required in the subsequent stage. Therefore, the second reference voltage Vref2 is set to a voltage at which the output voltage OUT_L and the output voltage OUT_H do not reverse, that is, a voltage lower than the lowest potential that the input voltage Vin can take, or the highest potential that the input voltage Vin can take. Should be set to a higher voltage.
なお、本実施の形態では、コンデンサC1_1=コンデンサC1_2、且つコンデンサC2_1=コンデンサC2_2、且つC1_1≒C2_1として動作を説明したが、コンデンサC1_1と、コンデンサC2_1と、コンデンサC2_2と、コンデンサC1_2との容量比の組み合わせによりダイナミックレンジを容易に変えることができる。 Note that in this embodiment, the operation is described as capacitor C1_1 = capacitor C1_2, capacitor C2_1 = capacitor C2_2, and C1_1≈C2_1. However, the capacitance ratio of the capacitor C1_1, the capacitor C2_1, the capacitor C2_2, and the capacitor C1_2 The dynamic range can be easily changed by the combination.
図3には、オペアンプI1、I2としてCMOSオペアンプを用いた、サンプル・ホールド回路1の具体的な回路構成が示されている。図3において、MP1〜MP5は、MP1を基準とするカレントミラー回路であり、オペアンプI1、I2に電流を供給する。また、スイッチSW3として、スイッチング時のクロックフィードスルーの影響を低減するために、図4(a)に示すスイッチSW3aや、図4(b)に示すスイッチSW3bを採用すると好適である。なお、クロックフィードスルーとは、各スイッチの寄生容量がコンデンサC1_1〜コンデンサC2_2に重畳することで出力に影響を与える現象のことである。
FIG. 3 shows a specific circuit configuration of the sample and hold
スイッチSW3aは、図4(a)に示すように、スイッチ素子として機能するpチャネルのMOSFET(以下、PMOSスイッチと称す)とnチャネルのMOSFET(以下、NMOSスイッチと称す)とが並列に接続されたCMOSスイッチである。そして、PMOSスイッチの両側、すなわちドレインとソースとには、PMOSスイッチのゲートを駆動するクロックCKBと相補的なクロックCKで駆動される、ソースとドレインがショートされたpチャネルのMOSFET(以下、PMOSダミースイッチと称す)が接続されている。なお、PMOSダミースイッチは、PMOSスイッチのおよそ半分のサイズを有している。また、NMOSスイッチの両側、すなわちドレインとソースとには、NMOSスイッチのゲートを駆動するクロックCKと相補的なクロックCKBで駆動される、ソースとドレインがショートされたnチャネルのMOSFET(以下、NMOSダミースイッチと称す)が接続されている。なお、NMOSダミースイッチは、NMOSスイッチの半分のサイズを有している。 As shown in FIG. 4A, the switch SW3a has a p-channel MOSFET (hereinafter referred to as a PMOS switch) functioning as a switch element and an n-channel MOSFET (hereinafter referred to as an NMOS switch) connected in parallel. CMOS switch. On both sides of the PMOS switch, that is, the drain and the source, a p-channel MOSFET (hereinafter referred to as PMOS), which is driven by a clock CK complementary to the clock CKB that drives the gate of the PMOS switch and whose source and drain are short-circuited. (Referred to as a dummy switch). Note that the PMOS dummy switch has approximately half the size of the PMOS switch. Further, on both sides of the NMOS switch, that is, the drain and the source, an n-channel MOSFET (hereinafter referred to as NMOS) that is driven by a clock CKB that is complementary to the clock CK that drives the gate of the NMOS switch and whose source and drain are short-circuited. (Referred to as a dummy switch). The NMOS dummy switch has half the size of the NMOS switch.
この構成により、PMOSスイッチがオフされると、寄生容量に蓄えられていた電荷が放出されるが、PMOSスイッチのドレイン及びソースに接続されたPMOSダミースイッチがオンされ、PMOSスイッチから放出された電荷がPMOSダミースイッチによって吸収される。同様に、NMOSスイッチがオフされると、寄生容量に蓄えられていた電荷が放出されるが、NMOSスイッチのドレイン及びソースに接続されたNMOSダミースイッチがオンされ、NMOSスイッチから放出された電荷がNMOSダミースイッチによって吸収される。従って、スイッチング時のクロックフィードスルーの影響を低減することができる。 With this configuration, when the PMOS switch is turned off, the charge stored in the parasitic capacitance is released, but the PMOS dummy switch connected to the drain and source of the PMOS switch is turned on and the charge discharged from the PMOS switch. Is absorbed by the PMOS dummy switch. Similarly, when the NMOS switch is turned off, the charge stored in the parasitic capacitance is released, but the NMOS dummy switch connected to the drain and source of the NMOS switch is turned on, and the charge discharged from the NMOS switch is changed. Absorbed by NMOS dummy switch. Therefore, the influence of clock feedthrough during switching can be reduced.
スイッチSW3bは、図4(b)に示すように、図4(a)に示すスイッチSW3aが直列に接続されている。この構成により、PMOSスイッチ及びNMOSスイッチがオフ時には、スイッチSW3aとスイッチSW3aとの接続点Aがフローティングとなる。従って、PMOSスイッチ及びNMOSスイッチのジャンクション容量Cjは、温度特性を有し、温度によって変化するが、PMOSスイッチ及びNMOSスイッチがオフ時に、ジャンクション容量Cjの誤差分をフローティングとなる接続点Aに溜めておくことができる。そして、接続点Aに溜められたジャンクション容量Cjの誤差分は、PMOSスイッチ及びNMOSスイッチがオンにより、接続点Aから放出され、温度によるジャンクション容量Cjが変化分をキャンセルさせることができる。 As shown in FIG. 4 (b), the switch SW3b is connected in series with the switch SW3a shown in FIG. 4 (a). With this configuration, when the PMOS switch and the NMOS switch are off, the connection point A between the switch SW3a and the switch SW3a is in a floating state. Therefore, the junction capacitance Cj of the PMOS switch and the NMOS switch has a temperature characteristic and changes depending on the temperature, but when the PMOS switch and the NMOS switch are turned off, the error amount of the junction capacitance Cj is accumulated at the connection point A where the junction is floating. I can leave. The error of the junction capacitance Cj stored at the connection point A is released from the connection point A when the PMOS switch and the NMOS switch are turned on, and the change in the junction capacitance Cj due to temperature can be canceled.
図5には、本実施の形態のサンプル・ホールド回路1を用いたADコンバータ10の例が示されている。図5に示すADコンバータ10は、差動タイプの逐次比較型である。ローパスフィルタ(LPF)L10と、本実施の形態のサンプル・ホールド回路1と、コンデンサラダー(Cap ladder)回路L11と、比較器(Comp)L12と、制御論理(Control Logic)回路L13とを備えている。
FIG. 5 shows an example of an
Vinから入力されたアナログ入力信号は、ローパスフィルタL10を通して、本実施の形態のサンプル・ホールド回路1に入力される。そして、サンプル・ホールド回路1から出力される差動信号(OUT_L、OUT_H)は、コンデンサラダー回路L11に入力され、コンデンサラダー回路L11と比較器L12とを制御論理回路L13によって制御することで、サンプル・ホールド回路1によってサンプリングされたVinの電圧値の逐次比較が行われ、制御論理回路L13からAD変換されたデジタル信号VOUTsが出力される。
The analog input signal input from Vin is input to the sample and hold
なお、コンデンサラダー回路L11は、CMOSのスイッチでビット制御されるが、シングルエンドの構成では、CMOSスイッチの寄生容量等の影響を受けやすく、高精度のAD変換には対応することができない。これに対し、サンプル・ホールド回路1から出力される差動信号(OUT_L、OUT_H)を用いる構成を採用することで、CMOSスイッチの寄生容量等の影響を低減できるため、高精度のAD変換が可能となる。
The capacitor ladder circuit L11 is bit-controlled by a CMOS switch. However, the single-ended configuration is easily affected by parasitic capacitance of the CMOS switch and cannot cope with high-precision AD conversion. In contrast, by adopting a configuration that uses differential signals (OUT_L, OUT_H) output from the sample-and-
本実施の形態のサンプル・ホールド回路1を用いた図5に示すようなADコンバータ10は、図6に示すようなスイッチング電源回路L20の出力電圧を制御するデジタル制御回路に用いることができる。すなわち、近年、アナログ出力電圧Voのフィードバック制御のデジタル化が行われている。アナログ出力電圧VoをADコンバータ10によってデジタル信号に変換し、変換したデジタル信号に基づき、デジタルエラーアンプ(digital Error-Amp)L21によってエラー信号を生成し、生成したエラー信号に基づき、デジタルPWM(digital PWM)回路L22によってスイッチング電源回路L20のスイッチング動作を制御する。本実施の形態のサンプル・ホールド回路1を用いたADコンバータ10によると、高精度のAD変換が可能となるため、アナログ出力電圧Voを高精度で制御することができる。
The
図7には、サンプル・ホールド回路1の接続点Y_1と接続点Z_1との間に接続された図1に示すコンデンサC2_1の代わりに、容量を変更可能な可変コンデンサC2_1’が接続されている例が示されている。可変コンデンサC2_1’は、コンデンサC2_1_1〜コンデンサC2_1_4と、スイッチSW6_1_2〜スイッチSW6_1_4とを備え、接続点Y_1と接続点Z_1との間に、コンデンサC2_1_1と、コンデンサC2_1_2とスイッチSW6_1_2とからなる直列回路と、コンデンサC2_1_3とスイッチSW6_1_3とからなる直列回路と、コンデンサC2_1_4とスイッチSW6_1_4とからなる直列回路とが並列に接続されている。この構成により、スイッチSW6_1_2〜スイッチSW6_1_4のオン・オフの状態を切り替えることにより、接続点Y_1と接続点Z_1との間の容量が変更される。従って、スイッチSW6_1_2〜スイッチSW6_1_4のオン・オフ制御により、コンデンサC1_1と、可変コンデンサC2_1’と、可変コンデンサC2_2と、コンデンサC1_2との容量比の組み合わせを変更することができ、ダイナミックレンジを容易に変えることができる。なお、サンプル・ホールド回路1の接続点Y_2と接続点Z_2との間も、可変コンデンサC2_1’と同様の構成を有する可変コンデンサC2_2’を接続して、可変コンデンサC2_1’=可変コンデンサC2_2’に制御することで、差動信号(OUT_L、OUT_H)が第1の基準電圧Vref1を挟んで同ゲインになるため、好適である。
FIG. 7 shows an example in which a variable capacitor C2_1 ′ whose capacity can be changed is connected instead of the capacitor C2_1 shown in FIG. 1 connected between the connection point Y_1 and the connection point Z_1 of the sample and hold
このように、ダイナミックレンジを容易に変えることができるため、入力電圧VINの変動の大きさに応じてゲインを切り換えることができる。すなわち、入力電圧VINの変動が大きい場合には、ダイナミックレンジを広くすることで、ゲインを小さくすると共に、入力電圧VINの変動が小さい場合には、ダイナミックレンジを狭くすることで、ゲインを大きくすることで、AD変換の精度を容易に切り替えることができる。例えば、ADコンバータ10を、図6に示すようなスイッチング電源回路L20の出力電圧を制御するデジタル制御回路として用いる場合には、電源投入時のアナログ出力電圧Voが安定しない期間は、ダイナミックレンジを広くすることで、ゲインを小さくし、速やかにアナログ出力電圧Voを安定させ、アナログ出力電圧Voが安定した後は、ダイナミックレンジを狭くすることで、ゲインを大きくし、高精度でアナログ出力電圧Voを制御させることができる。なお、AD変換のゲインが固定である場合でも、可変コンデンサC2_1’を設け、スイッチSW6_1_2〜スイッチSW6_1_4のオン・オフにより、製造プロセスのバラツキなどのトリミング用途として用いることができる。さらに、スイッチSW6_1_2〜スイッチSW6_1_4と同期してオン・オフするスイッチが、コンデンサC2_1_2〜コンデンサC2_1_4のそれぞれと接続点Z_1との間に接続されても良い。このように構成すれば、より高精度な差動信号を得ることができる。
Thus, since the dynamic range can be easily changed, the gain can be switched according to the magnitude of the fluctuation of the input voltage VIN. That is, when the fluctuation of the input voltage VIN is large, the gain is reduced by widening the dynamic range, and when the fluctuation of the input voltage VIN is small, the gain is increased by narrowing the dynamic range. Thus, the AD conversion accuracy can be easily switched. For example, when the
図8には、サンプル・ホールド回路1において、接続点X_1と接続点Y_1との間に接続された図1に示すコンデンサC1_1の代わりに、周辺からの寄生容量の影響をキャンセルするコンデンサC1_1’が接続されていると共に、接続点Y_1と接続点Z_1との間に接続された図1に示すコンデンサC2_1の代わりに、周辺からの寄生容量の影響をキャンセルするコンデンサC2_1’’が接続されている例が示されている。コンデンサC1_1’及びコンデンサC2_1’’は、接続方向が異なる複数のコンデンサによって、周辺からの寄生容量の影響を補正するように構成されている。すなわち、コンデンサは、IC上において異なる基板間や配線Metalの容量を用いて形成されるが、寄生に対しキャンセルする方向にもコンデンサを形成する。図8に示すコンデンサC1_1’及びコンデンサC2_1’’は、A層の基板と、B層の基板との間に形成された2つのコンデンサを、接続点X_1と接続点Y_1との間にそれぞれ異なる方向に接続させている。これにより、周辺からの寄生容量の影響を低減させることができる。なお、補正する接続方向としては逆方向だけではなく、異なるベクトル(例えば、基板や配線Metal間同士の容量)が複数あれば、その数だけキャンセルする方向にコンデンサを接続すると良い。
In FIG. 8, in the sample and hold
以上説明したように、本実施の形態によれば、入力電圧VINをサンプル・ホールドして差動信号を出力するサンプル・ホールド回路1であって、第1の基準電圧Vref1をサンプル・ホールドするシングルエンドのボトムプレートサンプリング回路L1、L2と、入力電圧VINと第2の基準電圧Vref2とに基づく重畳電圧を生成し、生成した重畳電圧をボトムプレートサンプリング回路L1、L2にホールドされた第1の基準電圧Vref1に重畳するスイッチトキャパシタ回路L3とを具備し、ボトムプレートサンプリング回路L1は、ホールドした第1の基準電圧Vref1からスイッチトキャパシタ回路L3によって生成された重畳電圧を減少させた低電位側の出力電圧OUT_Lを出力し、ボトムプレートサンプリング回路L2は、ホールドした前記第1の基準電圧Vref1からスイッチトキャパシタ回路L3によって生成された重畳電圧を増加させた高電位側の出力電圧OUT_Hを出力するように構成されている。
この構成により、入力電圧VINと第2の基準電圧Vref2とに基づく重畳電圧を、ボトムプレートサンプリング回路L1及びボトムプレートサンプリング回路L2でホールドされた第1の基準電圧Vref1に加減算して出力するため、第1の基準電圧Vref1の設定により、ダイナミックレンジの設定を容易に行うことができるため、広いダイナミックレンジを設定できると共に、位相差の発生を防止でき、高速、高精度な差動信号を得ることができる。また、CMFB回路を用いずにサンプル・ホールドの差動出力を得ることができるため、回路構成を簡略化することができる。さらに、2つのシングルエンド回路構成を用いるが、位相のずれはなく独立で設計できるので、回路設計が容易で低消費電力化が可能になる。
As described above, according to the present embodiment, the sample-and-
With this configuration, the superimposed voltage based on the input voltage VIN and the second reference voltage Vref2 is added to and subtracted from the first reference voltage Vref1 held by the bottom plate sampling circuit L1 and the bottom plate sampling circuit L2, and then output. Since the dynamic range can be easily set by setting the first reference voltage Vref1, a wide dynamic range can be set and the occurrence of a phase difference can be prevented, and a high-speed and highly accurate differential signal can be obtained. Can do. In addition, since a sample-and-hold differential output can be obtained without using a CMFB circuit, the circuit configuration can be simplified. Further, although two single-ended circuit configurations are used, there is no phase shift and the design can be made independently, so that the circuit design is easy and the power consumption can be reduced.
さらに、本実施の形態によれば、ボトムプレートサンプリング回路L1は、オペアンプI1の反転入力端子に接続されたコンデンサC1_1(第1のコンデンサ)によって第1の基準電圧Vref1をホールドするシングルエンドのボトムプレートサンプリング回路であり、ボトムプレートサンプリング回路L2は、オペアンプI2の反転入力端子に接続されたコンデンサC1_2(第2のコンデンサ)によって第1の基準電圧Vref1をホールドするシングルエンドのボトムプレートサンプリング回路である。また、スイッチトキャパシタ回路L3は、入力電圧VINがサンプル・ホールドされるコンデンサC2_1(第3のコンデンサ)と、第2の基準電圧Vref2がサンプル・ホールドされるコンデンサC2_2(第4のコンデンサ)と、コンデンサC2_1のサンプリング時に入力電圧VINに接続される接続点Z_1とコンデンサC2_2のサンプリング時に第2の基準電圧Vref2に接続される接続点Z−2との間に接続されたスイッチSW3とを具備し、コンデンサC2_1とスイッチSW3とコンデンサC2_2とからなる直列回路が、ボトムプレートサンプリング回路L1におけるコンデンサC1_1のサンプリング時に第1の基準電圧Vref1に接続される接続点Y_1と、ボトムプレートサンプリング回路L2におけるコンデンサC1_2のサンプリング時に第1の基準電圧Vref1に接続される接続点Y_2との間に接続されている。
この構成により、コンデンサC1_1〜コンデンサC2_2の容量比によってゲインを容易に変更できる。
Further, according to the present embodiment, the bottom plate sampling circuit L1 is a single-ended bottom plate that holds the first reference voltage Vref1 by the capacitor C1_1 (first capacitor) connected to the inverting input terminal of the operational amplifier I1. The bottom plate sampling circuit L2 is a single-ended bottom plate sampling circuit that holds the first reference voltage Vref1 by a capacitor C1_2 (second capacitor) connected to the inverting input terminal of the operational amplifier I2. The switched capacitor circuit L3 includes a capacitor C2_1 (third capacitor) in which the input voltage VIN is sampled and held, a capacitor C2_2 (fourth capacitor) in which the second reference voltage Vref2 is sampled and held, and a capacitor A switch SW3 connected between a connection point Z_1 connected to the input voltage VIN when sampling C2_1 and a connection point Z-2 connected to the second reference voltage Vref2 when sampling the capacitor C2_2; A series circuit composed of C2_1, switch SW3, and capacitor C2_2 is connected to a connection point Y_1 that is connected to the first reference voltage Vref1 when the capacitor C1_1 is sampled in the bottom plate sampling circuit L1, and a circuit in the bottom plate sampling circuit L2. It is connected between the connection point Y_2 that at the time of sampling of the capacitor C1_2 is connected to first reference voltage Vref1.
With this configuration, the gain can be easily changed depending on the capacitance ratio of the capacitors C1_1 to C2_2.
さらに、本実施の形態によれば、コンデンサC2_1とコンデンサC2_2との両方、もしくはいずれかは、容量を変更可能な可変コンデンサ(可変コンデンサC2_1’)で構成されている。
この構成により、可変コンデンサ(可変コンデンサC2_1’)の容量を変更することでゲインを容易に変更できる。
Furthermore, according to the present embodiment, both or either of the capacitor C2_1 and the capacitor C2_2 are configured by a variable capacitor (variable capacitor C2_1 ′) whose capacity can be changed.
With this configuration, the gain can be easily changed by changing the capacitance of the variable capacitor (variable capacitor C2_1 ′).
さらに、本実施の形態によれば、コンデンサC1_1〜コンデンサC2_2は、周辺からの寄生容量の影響をキャンセルする方向に接続された複数のコンデンサ(コンデンサC1_1’、コンデンサC2_1’’)で構成されている。
この構成により、周辺からの寄生容量の影響を低減させることができる。
Furthermore, according to the present embodiment, the capacitors C1_1 to C2_2 are composed of a plurality of capacitors (capacitor C1_1 ′ and capacitor C2_1 ″) connected in a direction to cancel the influence of the parasitic capacitance from the periphery. .
With this configuration, the influence of parasitic capacitance from the periphery can be reduced.
さらに、本実施の形態によれば、スイッチトキャパシタ回路L3のスイッチSW3aは、PMOSスイッチとNMOSスイッチとが並列に接続されたCMOSスイッチであり、PMOSスイッチの両側には、前記PMOSスイッチのゲートを駆動するクロックと相補的なクロックで駆動される、ソースとドレインがショートされたPMOSダミースイッチが接続され、NMOSスイッチの両側には、NMOSスイッチのゲートを駆動するクロックと相補的なクロックで駆動される、ソースとドレインがショートされたNMOSダミースイッチが接続されている。
この構成により、スイッチング時のクロックフィードスルーの影響を低減することができる。
Further, according to the present embodiment, the switch SW3a of the switched capacitor circuit L3 is a CMOS switch in which a PMOS switch and an NMOS switch are connected in parallel, and the gate of the PMOS switch is driven on both sides of the PMOS switch. A PMOS dummy switch whose source and drain are short-circuited is connected with a clock complementary to the clock to be connected, and is driven with a clock complementary to the clock for driving the gate of the NMOS switch on both sides of the NMOS switch. The NMOS dummy switch whose source and drain are short-circuited is connected.
With this configuration, the influence of clock feedthrough during switching can be reduced.
さらに、本実施の形態によれば、スイッチトキャパシタ回路L3のスイッチSW3bは、図4(a)に示すスイッチSW3aが直列に接続されている。
この構成により、温度によるジャンクション容量Cjの温度による変化分をキャンセルさせることができる。
Furthermore, according to the present embodiment, the switch SW3b of the switched capacitor circuit L3 is connected in series with the switch SW3a shown in FIG.
With this configuration, it is possible to cancel the change due to the temperature of the junction capacitance Cj due to the temperature.
さらに、本実施の形態によれば、第1の基準電圧Vref1は、電源電圧Vddの1/2に設定されている。
この構成により、ボトムプレートサンプリングでRail−to−Railで使用でき、出力のダイナミックレンジを最大限に広げることができ、好適である。
Furthermore, according to the present embodiment, the first reference voltage Vref1 is set to ½ of the power supply voltage Vdd.
This configuration is suitable because it can be used by bottom-plate sampling in Rail-to-Rail, and the dynamic range of output can be maximized.
さらに、本実施の形態によれば、第2の基準電圧Vref2は、入力電圧VINよりも低いか高い電圧に設定されている。好ましくは、第2の基準電圧Vref2は、最低電位もしくは最高電位に設定すると良い。
この構成により、出力電圧OUT_Lと、出力電圧OUT_Hとの逆転が起こらないため、後段の回路構成を簡略化することができる。
Furthermore, according to the present embodiment, the second reference voltage Vref2 is set to a voltage that is lower or higher than the input voltage VIN. Preferably, the second reference voltage Vref2 is set to the lowest potential or the highest potential.
With this configuration, since the inversion of the output voltage OUT_L and the output voltage OUT_H does not occur, the circuit configuration of the subsequent stage can be simplified.
以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。 As mentioned above, although this invention was demonstrated by specific embodiment, the said embodiment is an example and it cannot be overemphasized that it can change and implement in the range which does not deviate from the meaning of this invention.
1 サンプル・ホールド回路
10 ADコンバータ
C1_1〜C2_2 コンデンサ
C2_1’ 可変コンデンサ
I1、I2 オペアンプ
L1、L2 ボトムプレートサンプリング回路
L3 スイッチトキャパシタ回路
L10 ローパスフィルタ
L11 コンデンサラダー回路
L12 比較器
L13 制御論理回路
L20 スイッチング電源回路
L21 デジタルエラーアンプ
L22 デジタルPWM回路
SW1_1〜SW5_2 スイッチ
SW3a、SW3b スイッチ
SW6_2〜SW6_4 スイッチ
1 Sample and hold
Claims (12)
第1の基準電圧をサンプル・ホールドするシングルエンドの第1のサンプル・ホールド回路及び第2のサンプル・ホールド回路と、
前記アナログ入力信号と第2の基準電圧とに基づく重畳電圧を生成し、生成した前記重畳電圧を前記第1のサンプル・ホールド回路及び第2のサンプル・ホールド回路にホールドされた前記第1の基準電圧に重畳する電圧重畳回路とを具備し、
前記第1のサンプル・ホールド回路は、ホールドした前記第1の基準電圧から前記電圧重畳回路によって生成された前記重畳電圧を減少させた低電位側の出力電圧を出力し、前記第2のサンプル・ホールド回路は、ホールドした前記第1の基準電圧から前記電圧重畳回路によって生成された前記重畳電圧を増加させた高電位側の出力電圧を出力することを特徴とするサンプル・ホールド回路。 A sample and hold circuit that samples and holds an analog input signal and outputs a differential signal,
A single-ended first sample and hold circuit and a second sample and hold circuit that sample and hold a first reference voltage;
A superimposed voltage based on the analog input signal and a second reference voltage is generated, and the generated superimposed voltage is held in the first sample and hold circuit and the second sample and hold circuit. A voltage superimposing circuit for superimposing on the voltage,
The first sample-and-hold circuit outputs a low-potential-side output voltage obtained by reducing the superimposed voltage generated by the voltage superimposing circuit from the held first reference voltage, and the second sample-and-hold circuit outputs the low-potential-side output voltage. The hold circuit outputs a high-potential-side output voltage obtained by increasing the superimposed voltage generated by the voltage superimposing circuit from the held first reference voltage.
前記第2の基準電圧がサンプル・ホールドされる第4のコンデンサと、
前記第3のコンデンサのサンプリング時に前記アナログ入力信号に接続される接続点と前記第4のコンデンサのサンプリング時に前記第2の基準電圧に接続される接続点との間に接続されたスイッチとを具備し、
前記第3のコンデンサと前記スイッチと前記第4のコンデンサとからなる直列回路が、前記第1のサンプル・ホールド回路における前記第1のコンデンサのサンプリング時に前記第1の基準電圧に接続される接続点と、前記第2のサンプル・ホールド回路における前記第2のコンデンサのサンプリング時に前記第1の基準電圧に接続される接続点との間に接続されていることを特徴とする請求項2記載のサンプル・ホールド回路。 The voltage superimposing circuit includes a third capacitor in which the analog input signal is sampled and held;
A fourth capacitor in which the second reference voltage is sampled and held;
A switch connected between a connection point connected to the analog input signal when sampling the third capacitor and a connection point connected to the second reference voltage when sampling the fourth capacitor; And
A connection point in which a series circuit including the third capacitor, the switch, and the fourth capacitor is connected to the first reference voltage when the first capacitor is sampled in the first sample and hold circuit. 3. The sample according to claim 2, wherein the sample is connected to a connection point connected to the first reference voltage when the second capacitor is sampled in the second sample and hold circuit. -Hold circuit.
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