JP2015018994A - Nonvolatile semiconductor storage device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To achieve a low-consumption-power and highly integrated nonvolatile semiconductor storage device which includes a nonlinear element having sufficient current drive capability and shut-off characteristics in a memory cell.SOLUTION: A nonvolatile semiconductor storage device has a memory cell array in which a plurality of memory cells C in each of which variable resistive elements and a nonlinear element S (punch-through diode) where a semiconductor layer is sandwiched between a first conductor and a second conductor are connected in series are arranged in a matrix shape in column and row directions. When assuming that a film thickness of the semiconductor layer is L [nm] and a dopant concentration is Nd [cm] and y=logL and x=logNd, the film thickness and the dopant concentration are set to satisfy a relation expression y≥a+ax+ax+ax(where a=8.985×10, a=-1.456×10, a=7.899, a=-0.1433 and 10≤Nd≤10).

Description

本発明は、第１電極、第２電極、及び当該両電極間に形成される可変抵抗体を有し、電気抵抗の変化により情報を記憶する不揮発性の可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関し、より詳細には、高集積かつ省電力可能なメモリセルアレイに関する。   The present invention provides a memory cell that includes a first variable electrode, a second variable electrode, and a variable resistance element formed between the two electrodes, and includes a nonvolatile variable resistance element that stores information by a change in electrical resistance. The present invention relates to a semiconductor memory device having a memory cell array that is arranged in a plurality of rows and columns, and more particularly to a highly integrated and power-saving memory cell array.

近年、フラッシュメモリに代わる、高速動作可能な次世代不揮発性ランダムアクセスメモリ(ＮＶＲＡＭ：Nonvolatile Random Access Memory) として、ＦｅＲＡＭ（Ferroelectric RAM）、ＭＲＡＭ（Magnetic RAM）、ＰＣＲＡＭ（Phase Change RAM)、ＲＲＡＭ（Resistance RAM）（登録商標）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。これらの不揮発性メモリの中でもＲＲＡＭは、高速書き換えが可能であり、かつ、材料に単純な二元系の金属酸化物が使用可能なため作製が容易で既存のＣＭＯＳプロセスとの親和性が高いという利点がある。   In recent years, as a next-generation non-volatile random access memory (NVRAM) capable of high-speed operation instead of flash memory, FeRAM (Ferroelectric RAM), MRAM (Magnetic RAM), PCRAM (Phase Change RAM), RRAM (Resistance) Various device structures such as (RAM) (registered trademark) have been proposed, and intense development competition has been conducted from the viewpoint of high performance, high reliability, low cost, and process consistency. Among these non-volatile memories, RRAM can be rewritten at high speed, and since simple binary metal oxides can be used as materials, it is easy to fabricate and has high compatibility with existing CMOS processes. There are advantages.

低コストという点では、単純な２端子型の不揮発性メモリが、メモリセル面積が４Ｆ^２のクロスポイント構造のメモリセルアレイを実現できる点で有利である。当該２端子型不揮発メモリとしては、ＲＲＡＭ、ＰＣＲＡＭ、スピン注入型ＭＲＡＭなどが挙げられる。 In terms of low cost, a simple two-terminal nonvolatile memory is advantageous in that a memory cell array with a memory cell area of 4F ² can be realized. Examples of the two-terminal nonvolatile memory include RRAM, PCRAM, and spin injection MRAM.

クロスポイント構造のメモリセルアレイの最も単純な構成は、メモリセル内に選択素子を持たない１Ｒ型のメモリセルからなるものである。図１５と図１６に、１Ｒ型メモリセルからなる１Ｒ型のメモリセルアレイの例（回路構成図）を、書き換え及び読み出し時の印加電圧と併せて示す。ビット線（Ｂ１〜Ｂ３）と、ワード線（Ｗ１〜Ｗ３）と、それらの交点上に可変抵抗素子Ｒ（Ｒ_１１〜Ｒ_３３）がマトリクス状に配置されることで、メモリセルアレイが構成されている。選択メモリセルの可変抵抗素子に書き換え及び読み出しを行なう最も簡単な方法は、図１５に示されているように、選択メモリセル（例えば、Ｒ_２２）につながるビット線、ワード線間にのみ電圧Ｖ_ＳＬを印加するものであるが、非選択のメモリセルにも電流（リーク電流）が流れるため、消費電流が増大し、読み出しが難しくなるという問題がある。この問題を低減する駆動方法として、非選択ビット線、非選択ワード線にも電圧を印加するものがあり、例えば１／２バイアス法が挙げられる。 The simplest configuration of a memory cell array having a cross-point structure is a 1R type memory cell having no selection element in the memory cell. FIGS. 15 and 16 show an example (circuit configuration diagram) of a 1R type memory cell array including 1R type memory cells, together with applied voltages at the time of rewriting and reading. A bit array (B1 to B3), word lines (W1 to W3), and variable resistance elements R (R _{11 to} R ₃₃ ) are arranged in a matrix on the intersections thereof, thereby forming a memory cell array. Yes. As shown in FIG. 15, the simplest method for rewriting and reading the variable resistance element of the selected memory cell is to apply the voltage V only between the bit line and the word line connected to the selected memory cell (for example, R ₂₂ ). _{Although SL} is applied, current (leakage current) also flows through unselected memory cells, which causes a problem that current consumption increases and reading becomes difficult. As a driving method for reducing this problem, there is a method of applying a voltage to unselected bit lines and unselected word lines, for example, a 1/2 bias method.

１／２バイアス法では、図１６に示されるように、選択メモリセル（例えば、Ｒ_２２）の行或いは列の何れか一方のみが同一の半選択メモリセルには選択メモリセルへ印加される書き換え電圧或いは読み出し電圧の半分が印加される。しかしながらこの方式であっても、アレイ規模が大きくなると、この半選択電圧によるディスターブ、半選択メモリセルに流れる電流（リーク電流）による消費電流増大といった問題が生じる可能性がある。半選択メモリセルに流れる総電流はアレイ規模に比例して大きくなり、それに伴い駆動回路の電流駆動能力を高める必要が生じ、結果、駆動回路を大きくする必要が生じる。更に、半選択メモリセルに流れる総電流が大きくなると、ビット線、ワード線での電圧降下が無視できない程度に大きくなってくる。１／２バイアス法では、理想的には、選択メモリセルと半選択メモリセルにしか電流は流れないが、上記電圧降下が生じると、理想的な電位分布がくずれ、非選択メモリセルにも電流が流れるようになってしまう。個々の非選択メモリセルに夫々流れる電流がわずかであっても、アレイ全体では無視できなくなり、消費電流の増大をもたらす。これを抑制するには、アレイブロック規模を小さく限定する必要があるが、面積利用効率の悪化をもたらし結果的に高コストを招くこととなる。 In the 1/2 bias method, as shown in FIG. 16, only one of the rows or the columns of the selected memory cell (for example, R ₂₂ ) is applied to the selected memory cell in the same half-selected memory cell. A voltage or half of the read voltage is applied. However, even with this method, when the array size is increased, problems such as disturbance due to the half-selected voltage and increase in current consumption due to current (leakage current) flowing through the half-selected memory cell may occur. The total current flowing through the half-selected memory cells increases in proportion to the array size, and accordingly, it is necessary to increase the current driving capability of the driving circuit, and as a result, the driving circuit needs to be enlarged. Further, when the total current flowing through the half-selected memory cells increases, the voltage drop at the bit line and word line increases to a level that cannot be ignored. In the 1/2 bias method, ideally, current flows only to the selected memory cell and the half-selected memory cell. However, when the voltage drop occurs, the ideal potential distribution is disrupted, and current flows to the unselected memory cell. Will begin to flow. Even a small amount of current flowing through each unselected memory cell cannot be ignored in the entire array, resulting in an increase in current consumption. In order to suppress this, it is necessary to limit the size of the array block to a small size. However, the area utilization efficiency is deteriorated, resulting in high cost.

上記問題を回避するための構成として、１Ｄ１Ｒ型のメモリセルアレイが提案されている。これは、非線形素子と可変抵抗素子を直列接続したものをメモリセルとしたものである。非線形素子としては、例えば、特許文献１及び特許文献２のｐｎダイオード、特許文献３のバリスタ、特許文献４のＭＩＭ（Metal-Insulator-Metal）素子、特許文献５のシリコン窒化膜等を用いることができる。   As a configuration for avoiding the above problem, a 1D1R type memory cell array has been proposed. This is a memory cell in which a non-linear element and a variable resistance element are connected in series. As the nonlinear element, for example, a pn diode of Patent Documents 1 and 2, a varistor of Patent Document 3, an MIM (Metal-Insulator-Metal) element of Patent Document 4, a silicon nitride film of Patent Document 5, and the like are used. it can.

特開２００６−１４０４８９号公報JP 2006-140489 A 特開２００７−１６５８７３号公報JP 2007-165873 A 特開２００６−２０３０９８号公報JP 2006-203098 A 米国特許第６７５３５６１号明細書US Pat. No. 6,753,561 特開２００８−２３５６３７号公報JP 2008-235637 A

低ビットコストの不揮発性メモリを実現するためには、メモリセルの大きさを小さくし、アレイ規模を大きくしなくてはならない。メモリセルを小さくするには、可変抵抗素子と非線形素子の両者を小さくする必要があり、高電流密度で電流を流すことのできる非線形素子が要求される。   In order to realize a low bit cost nonvolatile memory, the size of the memory cell must be reduced and the array scale must be increased. In order to reduce the memory cell, it is necessary to reduce both the variable resistance element and the non-linear element, and a non-linear element capable of flowing a current at a high current density is required.

一方、アレイ規模が大きくなると、半選択メモリセルに流れる総電流はアレイ規模に比例して大きくなるため、消費電力が増大する。低消費電力の不揮発性メモリを実現するためには、半選択メモリセルに流れるリーク電流を効率的に抑制できるように、非線形素子は、印加電圧を下げると急峻に電流が遮断される電流電圧特性（遮断特性）を有している必要がある。   On the other hand, when the array scale increases, the total current flowing through the half-selected memory cells increases in proportion to the array scale, and thus power consumption increases. In order to realize a low power consumption nonvolatile memory, the non-linear element has a current-voltage characteristic in which the current is sharply cut off when the applied voltage is lowered so that the leakage current flowing through the half-selected memory cell can be efficiently suppressed. It is necessary to have (interruption characteristics).

上記特許文献１〜５の各例においては、非線形素子の電流駆動能力が不十分であるか、或いは現実的な電流駆動能力を実現するための素子構造が明らかでないとともに、クロスポイント構造のメモリセルアレイで用いる際に必要な遮断特性について明らかとなっていない。   In each of the above-mentioned Patent Documents 1 to 5, the current drive capability of the nonlinear element is insufficient, or the device structure for realizing the realistic current drive capability is not clear, and the memory cell array having a cross-point structure It is not clarified about the necessary shut-off characteristics when using it.

本発明は、上記問題点に鑑みてなされたもので、その目的は、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積の不揮発性半導体記憶装置を提供することである。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a low power consumption and highly integrated nonvolatile semiconductor memory device including a memory cell having a nonlinear element having sufficient current drive capability and cutoff characteristics. Is to provide.

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、
第１電極、第２電極、及び、前記第１電極及び前記第２電極間に狭持された可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、第１導電体と第２導電体の間に半導体層を挟持してなる非線形素子と、を備え、
前記可変抵抗素子と前記非線形素子が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、所定の基準電位を、
列方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として所定の書き換え電圧を、
行方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、
列方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、夫々印加するように構成され、
前記第１導電体及び前記第２導電体は、夫々、前記半導体層と逆の導電型であり、ドーパント濃度が前記半導体層よりも高い高濃度半導体層から構成され、前記高濃度半導体層が、前記半導体層と接し、
前記半導体層のシリコンに換算した膜厚をＬ［ｎｍ］、前記半導体層のドーパント濃度をＮｄ［ｃｍ^−３］として、ｙ＝ｌｏｇ_１０Ｌ、ｘ＝ｌｏｇ_１０Ｎｄとしたとき、ｙ≧ a_０ ＋ a_１ ｘ ＋ a_２ ｘ^２ ＋ a_３ｘ^３ の関係式を満たし、ａ_０＝８．９８５×１０^２、ａ_１＝−１．４５６×１０^２、ａ_２＝７．８９９、ａ_３＝−０．１４３３、及び、１０^１７≦Ｎｄ≦１０^１９であることを第１の特徴とする。 In order to achieve the above object, a nonvolatile semiconductor memory device according to the present invention includes:
A first resistor, a second electrode, and a variable resistor sandwiched between the first electrode and the second electrode, and a resistance by applying a voltage between the first electrode and the second electrode A semiconductor layer is sandwiched between a variable resistance element in which a state transitions between two or more different states and one resistance state after the transition is held in a nonvolatile manner, and a first conductor and a second conductor A non-linear element
A memory cell array in which a plurality of memory cells in which the variable resistance element and the nonlinear element are connected in series by connecting the second electrode and the first conductor are arranged in a matrix in the row and column directions, respectively. A non-volatile semiconductor memory device comprising:
When selecting a selected memory cell to be rewritten from among the memory cells in the memory cell array, and rewriting information stored in the selected memory cell,
A predetermined reference potential is applied to either the first electrode or the second conductor of the memory cell selected in the row direction.
A predetermined rewrite voltage with reference to the reference potential is applied to either the first electrode or the second conductor of the memory cell selected in the column direction.
Either the first electrode or the second conductor of the memory cell that is not selected in the row direction has the same polarity as the rewrite voltage with respect to the reference potential, and the absolute value of the voltage amplitude is equal to the rewrite voltage. Half the voltage,
Either the first electrode or the second conductor of the memory cell that is not selected in the column direction has the same polarity as the rewrite voltage with the reference potential as a reference, and the absolute value of the voltage amplitude is equal to the rewrite voltage. Configured to apply half the voltage,
Each of the first conductor and the second conductor has a conductivity type opposite to that of the semiconductor layer, and is composed of a high-concentration semiconductor layer having a dopant concentration higher than that of the semiconductor layer. In contact with the semiconductor layer;
When the thickness of the semiconductor layer converted to silicon is L [nm], the dopant concentration of the semiconductor layer is Nd [cm ⁻³ ], and y = log ₁₀ L, x = log ₁₀ Nd, y ≧ a ₀ + A ₁ x + a ₂ x ² + a ₃ x ³ is satisfied, a ₀ = 8.985 × 10 ² , a ₁ = −1.456 × 10 ² , a ₂ = 7.899, a ₃ The first feature is that −0.1433 and 10 ¹⁷ ≦ Nd ≦ 10 ¹⁹ .

上記第１の特徴の不揮発性半導体記憶装置に依れば、非線形素子を構成する半導体層の膜厚及びドーパント濃度が上述の関係式を満足することにより、３０ｎｍ×３０ｎｍ〜１００ｎｍ×１００ｎｍの大きさの微細な可変抵抗素子に、同程度の大きさの非線形素子を通じて０．１ＭＡ／ｃｍ^２程度の電流密度の書き替え電流を流すことができ、同時に、３２×３２程度以上の、即ち１Ｋｂｉｔ以上のメモリセルアレイの１／２バイアス法による書き換えにおいて、半選択メモリセルに流れる電流の総和を、選択メモリセルに流れる電流と同程度以下に制限することができる。これにより、半選択メモリセルに流れるリーク電流が抑えられ、低消費電力で、かつ高集積の不揮発性メモリを実現できる。また、上記非線形素子は電流の向きによらず、同様の非線形特性を持たせることができるため、書き込み、消去に互いに逆向きの電流を用いるＭＲＡＭ、ＲＲＡＭ等に用いることが可能である。 According to the nonvolatile semiconductor memory device having the first feature, the thickness of the semiconductor layer constituting the nonlinear element and the dopant concentration satisfy the above relational expression, so that the size is 30 nm × 30 nm to 100 nm × 100 nm. A rewriting current having a current density of about 0.1 MA / cm ² can be supplied to the minute variable resistance element through a non-linear element of the same size, and at the same time, about 32 × 32 or more, that is, 1 Kbit or more. In the rewriting of the memory cell array by the 1/2 bias method, the total sum of the currents flowing through the half-selected memory cells can be limited to the same level or less as the current flowing through the selected memory cells. As a result, a leak current flowing through the half-selected memory cells is suppressed, and a highly integrated nonvolatile memory with low power consumption can be realized. Further, since the nonlinear element can have the same nonlinear characteristic regardless of the direction of current, it can be used for MRAM, RRAM, etc. that use currents in opposite directions for writing and erasing.

上記第１の特徴の本発明に係る不揮発性半導体記憶装置は、更に、
ｙ≦ ｂ_０ ＋ ｂ_１ ｘ ＋ ｂ_２ ｘ^２ ＋ ｂ_３ ｘ^３の関係式を満たし、ｂ_０＝−１．３８１×１０^２、ｂ_１＝２．３４０×１０^１、ｂ_２＝−１．２７７、及び、ｂ_３＝２．２７４×１０^−２であることを第２の特徴とする。 The nonvolatile semiconductor memory device according to the first aspect of the present invention further includes:
y ≦ b ₀ + b ₁ x + b ₂ x ² + b ₃ x ³ is satisfied, b ₀ = −1.381 × 10 ² , b ₁ = 2.340 × 10 ¹ , b ₂ = −1 277 and b ₃ = 2.274 × 10 ⁻² as a second feature.

上記第２の特徴の不揮発性半導体記憶装置に依れば、更に、５Ｖ以下の使いやすい印加電圧でメモリセルアレイを駆動することが可能となる。   According to the nonvolatile semiconductor memory device having the second feature, it is possible to drive the memory cell array with an easily applied voltage of 5 V or less.

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、
第１電極、第２電極、及び、前記第１電極及び前記第２電極間に狭持された可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、第１導電体と第２導電体の間に半導体層を挟持してなる非線形素子と、を備え、
前記可変抵抗素子と前記非線形素子が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、所定の基準電位を、
列方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として所定の書き換え電圧を、
行方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、
列方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、夫々印加するように構成され、
前記第１導電体及び前記第２導電体は、夫々、前記半導体層と逆の導電型であり、ドーパント濃度が前記半導体層よりも高い高濃度半導体層から構成され、前記高濃度半導体層が、前記半導体層と接し、
前記半導体層のシリコンに換算した膜厚をＬ［ｎｍ］、前記半導体層のドーパント濃度をＮｄ［ｃｍ^−３］として、ｙ＝ｌｏｇ_１０Ｌ、ｘ＝ｌｏｇ_１０Ｎｄとしたとき、ｙ≧ ｃ_０ ＋ ｃ_１ ｘ ＋ ｃ_２ ｘ^２＋ ｃ_３ ｘ^３ の関係式を満たし、ｃ_０＝４．８２９×１０^３、ｃ_１＝−７．７１７×１０^２、ｃ_２＝４．１１６×１０^１、ｃ_３＝−０．７３２３、及び、１０^１８≦Ｎｄ≦１０^１９であることを第３の特徴とする。 In order to achieve the above object, a nonvolatile semiconductor memory device according to the present invention includes:
A first resistor, a second electrode, and a variable resistor sandwiched between the first electrode and the second electrode, and a resistance by applying a voltage between the first electrode and the second electrode A semiconductor layer is sandwiched between a variable resistance element in which a state transitions between two or more different states and one resistance state after the transition is held in a nonvolatile manner, and a first conductor and a second conductor A non-linear element
A memory cell array in which a plurality of memory cells in which the variable resistance element and the nonlinear element are connected in series by connecting the second electrode and the first conductor are arranged in a matrix in the row and column directions, respectively. A non-volatile semiconductor memory device comprising:
When selecting a selected memory cell to be rewritten from among the memory cells in the memory cell array, and rewriting information stored in the selected memory cell,
A predetermined reference potential is applied to either the first electrode or the second conductor of the memory cell selected in the row direction.
A predetermined rewrite voltage with reference to the reference potential is applied to either the first electrode or the second conductor of the memory cell selected in the column direction.
Either the first electrode or the second conductor of the memory cell that is not selected in the row direction has the same polarity as the rewrite voltage with respect to the reference potential, and the absolute value of the voltage amplitude is equal to the rewrite voltage. Half the voltage,
Either the first electrode or the second conductor of the memory cell that is not selected in the column direction has the same polarity as the rewrite voltage with the reference potential as a reference, and the absolute value of the voltage amplitude is equal to the rewrite voltage. Configured to apply half the voltage,
Each of the first conductor and the second conductor has a conductivity type opposite to that of the semiconductor layer, and is composed of a high-concentration semiconductor layer having a dopant concentration higher than that of the semiconductor layer. In contact with the semiconductor layer;
When the thickness of the semiconductor layer converted to silicon is L [nm], the dopant concentration of the semiconductor layer is Nd [cm ⁻³ ], and y = log ₁₀ L, x = log ₁₀ Nd, y ≧ c ₀ + C ₁ x + c ₂ x ² + c ₃ x ³ is satisfied, c ₀ = 4.829 × 10 ³ , c ₁ = −7.717 × 10 ² , c ₂ = 4.116 × 10 ¹ , C ₃ = −0.7323, and 10 ¹⁸ ≦ Nd ≦ 10 ¹⁹ .

上記第３の特徴の不揮発性半導体記憶装置に依れば、非線形素子を構成する半導体層の膜厚及びドーパント濃度が上述の関係式を満足することにより、３０ｎｍ×３０ｎｍ〜１００ｎｍ×１００ｎｍの大きさの微細な可変抵抗素子に、同程度の大きさの非線形素子を通じて１ＭＡ／ｃｍ^２程度の電流密度の書き替え電流を流すことができ、同時に、３２×３２程度以上の、即ち１Ｋｂｉｔ以上のメモリセルアレイの１／２バイアス法による書き換えにおいて、半選択メモリセルに流れる電流の総和を、選択メモリセルに流れる電流と同程度以下に制限することができる。これにより、半選択メモリセルに流れるリーク電流が抑えられ、低消費電力で、かつ高集積の不揮発性メモリを実現できる。また、上記非線形素子は電流の向きによらず、同様の非線形特性を持たせることができるため、書き込み、消去に互いに逆向きの電流を用いるＭＲＡＭ、ＲＲＡＭ等に用いることが可能である。 According to the nonvolatile semiconductor memory device having the third feature, the thickness of the semiconductor layer constituting the nonlinear element and the dopant concentration satisfy the above relational expression, so that the size is 30 nm × 30 nm to 100 nm × 100 nm. A rewrite current having a current density of about 1 MA / cm ² can be supplied to the fine variable resistance element through a non-linear element of the same size, and at the same time, a memory cell array of about 32 × 32 or more, that is, 1 Kbit or more. In the rewriting by the 1/2 bias method, the sum of the currents flowing through the half-selected memory cells can be limited to the same level or less as the current flowing through the selected memory cells. As a result, a leak current flowing through the half-selected memory cells is suppressed, and a highly integrated nonvolatile memory with low power consumption can be realized. Further, since the nonlinear element can have the same nonlinear characteristic regardless of the direction of current, it can be used for MRAM, RRAM, etc. that use currents in opposite directions for writing and erasing.

上記第３の特徴の本発明に係る不揮発性半導体記憶装置は、更に、
ｙ≦ ｄ_０ ＋ ｄ_１ ｘ ＋ ｄ_２ ｘ^２ ＋ ｄ_３ ｘ^３の関係式を満たし、ｄ_０＝−２．６４１×１０^２、ｄ_１＝４．２３３×１０^１、ｄ_２＝−２．２２５、及び、ｄ_３＝３．８５６×１０^−２であることを第４の特徴とする。 The nonvolatile semiconductor memory device according to the third aspect of the present invention further includes:
The relational expression of y ≦ d ₀ + d ₁ x + d ₂ x ² + d ₃ x ³ is satisfied, d ₀ = −2.641 × 10 ² , d ₁ = 4.233 × 10 ¹ , d ₂ = −2. .225 and d ₃ = 3.856 × 10 ⁻² is a fourth feature.

上記第４の特徴の不揮発性半導体記憶装置に依れば、更に、５Ｖ以下の使いやすい印加電圧でメモリセルアレイを駆動することが可能となる。   According to the nonvolatile semiconductor memory device of the fourth feature, it is possible to drive the memory cell array with an easily applied voltage of 5 V or less.

上記第１乃至第４の何れかの特徴の不揮発性半導体記憶装置は、前記第１導電体、前記第２導電体、及び前記半導体層がドープされたシリコンであることが好ましい。   The nonvolatile semiconductor memory device having any one of the first to fourth characteristics is preferably silicon doped with the first conductor, the second conductor, and the semiconductor layer.

従って、本発明に依れば、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積の不揮発性半導体記憶装置を実現することができる。   Therefore, according to the present invention, it is possible to realize a low power consumption and highly integrated nonvolatile semiconductor memory device including a memory cell having a non-linear element having sufficient current driving capability and cutoff characteristics.

本発明に係る不揮発性半導体装置（本発明装置）の概略の構成ブロック図。1 is a schematic configuration block diagram of a nonvolatile semiconductor device (device of the present invention) according to the present invention. 本発明装置のメモリセルアレイの回路構成と１／２バイアス法におけるメモリ動作時の印加電圧を示す図。The figure which shows the circuit structure of the memory cell array of this invention apparatus, and the applied voltage at the time of memory operation | movement in a 1/2 bias method. 非線形素子としてのパンチスルーダイオードの構造を模式的に示す図。The figure which shows typically the structure of the punch through diode as a nonlinear element. 本発明装置のメモリセルアレイの構成例。4 shows a configuration example of a memory cell array of the device of the present invention. 本発明装置のメモリセルアレイの他の構成例。6 shows another configuration example of the memory cell array of the device of the present invention. 本発明装置のメモリセルアレイの他の構成例。6 shows another configuration example of the memory cell array of the device of the present invention. 本発明装置のメモリセルアレイの他の構成例。6 shows another configuration example of the memory cell array of the device of the present invention. 本発明装置のメモリセルアレイの他の構成例。6 shows another configuration example of the memory cell array of the device of the present invention. ０．１ＭＡ／ｃｍ^２の電流密度で電流を流す場合に得られる非線形素子のカットオフ比を、半導体層のドーパント濃度Ｎｄと膜厚Ｌとの関係として示すグラフThe graph which shows the cutoff ratio of the nonlinear element obtained when an electric current is sent with a current density of 0.1 MA / cm < ² > as the relationship between the dopant concentration Nd of the semiconductor layer and the film thickness L ０．１ＭＡ／ｃｍ^２の電流密度で電流を流す場合に必要とされる非線形素子の印加電圧を、半導体層のドーパント濃度Ｎｄと膜厚Ｌとの関係として示すグラフThe graph which shows the applied voltage of the nonlinear element required when supplying an electric current with the current density of 0.1 MA / cm < ² > as the relationship between the dopant concentration Nd of a semiconductor layer, and the film thickness L. FIG. ０．１ＭＡ／ｃｍ^２の電流密度で電流を流す場合に、カットオフ比が１００以上であり、かつ５Ｖ以下の低印加電圧でメモリセルアレイが駆動可能となる、非線形素子の半導体層のドーパント濃度Ｎｄと膜厚Ｌの領域（斜線部分）を示すグラフWhen a current is passed at a current density of 0.1 MA / cm ² , the dopant concentration Nd of the semiconductor layer of the nonlinear element is such that the cutoff ratio is 100 or more and the memory cell array can be driven with a low applied voltage of 5 V or less. And graph showing the region of thickness L (shaded area) １ＭＡ／ｃｍ^２の電流密度で電流を流す場合に得られる非線形素子のカットオフ比を、半導体層のドーパント濃度Ｎｄと膜厚Ｌとの関係として示すグラフThe graph which shows the cutoff ratio of the nonlinear element obtained when an electric current is sent with the current density of 1 MA / cm < ² > as the relationship between the dopant concentration Nd and the film thickness L of a semiconductor layer. １ＭＡ／ｃｍ^２の電流密度で電流を流す場合に必要とされる非線形素子の印加電圧を、半導体層のドーパント濃度Ｎｄと膜厚Ｌとの関係として示すグラフThe graph which shows the applied voltage of the nonlinear element required when sending an electric current with the current density of 1 MA / cm < ² > as the relationship between the dopant concentration Nd of a semiconductor layer, and the film thickness L. FIG. １ＭＡ／ｃｍ^２の電流密度で電流を流す場合に、カットオフ比が１００以上であり、かつ５Ｖ以下の低印加電圧でメモリセルアレイが駆動可能となる、非線形素子の半導体層のドーパント濃度Ｎｄと膜厚Ｌの領域（斜線部分）を示すグラフWhen a current is passed at a current density of 1 MA / cm ² , the dopant concentration Nd and the film of the semiconductor layer of the nonlinear element that allows the memory cell array to be driven with a low applied voltage of 5 V or less with a cutoff ratio of 100 or more Graph showing thickness L area (shaded area) 従来の１Ｒ型のメモリセルアレイの回路構成とメモリ動作時の印加電圧を示す図。The figure which shows the circuit structure of the conventional 1R type memory cell array, and the applied voltage at the time of memory operation. 従来の１Ｒ型のメモリセルアレイの回路構成とメモリ動作時の印加電圧を示す図。The figure which shows the circuit structure of the conventional 1R type memory cell array, and the applied voltage at the time of memory operation.

以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以下、適宜「本発明装置１００」と称す）につき、図面を参照して説明する。尚、以降に示す図面では、適宜、要部が強調して示されており、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。   Hereinafter, a nonvolatile semiconductor memory device according to an embodiment of the present invention (hereinafter, appropriately referred to as “present invention device 100”) will be described with reference to the drawings. Note that, in the drawings shown below, the main parts are appropriately emphasized, and the dimensional ratio on the drawings does not necessarily match the actual dimensional ratio.

本発明装置１００の概略の構成ブロック図を図１に示す。図１に示すように、本発明装置１００は、可変抵抗素子及び非線形素子を備えたメモリセルを行方向及び列方向に夫々複数マトリクス状に配列してなるメモリセルアレイ１０１の周辺に、ビット線デコーダ１０２、ワード線デコーダ１０３、読み出し回路１０４、電圧スイッチ回路１０５、電圧発生回路１０６、及び、制御回路１０７を備えて構成される。   A schematic configuration block diagram of the device 100 of the present invention is shown in FIG. As shown in FIG. 1, a device 100 according to the present invention includes a bit line decoder around a memory cell array 101 in which a plurality of memory cells each having a variable resistance element and a nonlinear element are arranged in a matrix in the row direction and the column direction. 102, a word line decoder 103, a read circuit 104, a voltage switch circuit 105, a voltage generation circuit 106, and a control circuit 107.

メモリセルアレイ１０１は、図２の回路図に示すように、列方向に延伸し、メモリセルを行方向に選択するｍ本のビット線（列選択線）Ｂ１〜Ｂｍと、行方向に延伸し、メモリセルを列方向に選択するｎ本のワード線（行選択線）Ｗ１〜Ｗｎの各交点上に配置されたｍ×ｎ個のメモリセルからなるクロスポイント構造のメモリセルアレイである。より具体的には、メモリセルアレイ１０１は、例えば、同一列のメモリセルの可変抵抗素子の第１電極同士を接続して列方向に延伸させ各ビット線Ｂ１〜Ｂｍとし、同一行のメモリセルの非線形素子の第２導電体同士を接続して行方向に延伸させ各ワード線Ｗ１〜Ｗｎとする。また、メモリセルアレイ１０１は、複数のサブアレイの集合で構成し、アドレスの一部をサブアレイの選択に用いる構成としてもよい。当該ｍ本のビット線及び当該ｎ本のワード線の交点上には、可変抵抗素子Ｒ（Ｒ_１１〜Ｒ_ｍｎ）と非線形素子Ｓ（Ｓ_１１〜Ｓ_ｍｎ）を直列に接続したメモリセルＣ（Ｃ_１１〜Ｃ_ｍｎ）が、ｍ×ｎのマトリクス状に配置されることで、メモリセルアレイ１０１が構成されている。 As shown in the circuit diagram of FIG. 2, the memory cell array 101 extends in the column direction and extends in the row direction with m bit lines (column selection lines) B1 to Bm that select memory cells in the row direction. This is a memory cell array having a cross-point structure composed of m × n memory cells arranged at intersections of n word lines (row selection lines) W1 to Wn for selecting memory cells in the column direction. More specifically, in the memory cell array 101, for example, the first electrodes of the variable resistance elements of the memory cells in the same column are connected and extended in the column direction to form the bit lines B1 to Bm. The second conductors of the non-linear elements are connected to each other and extended in the row direction to form word lines W1 to Wn. The memory cell array 101 may be configured by a set of a plurality of subarrays, and a part of the address may be used for selecting the subarray. On the intersection of the m bit lines and the n word lines, a memory cell C (a variable resistance element R (R _{11 to} R _mn ) and a non-linear element S (S _{11 to} S _mn ) are connected in series. C _{11 to} C _mn ) are arranged in an m × n matrix, so that the memory cell array 101 is configured.

可変抵抗素子Ｒ（Ｒ_１１〜Ｒ_ｍｎ）は、第１電極と第２電極の間に可変抵抗体を挟持してなる二端子型の素子であり、当該第１電極と第２電極を両端子として両端子間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態が不揮発的に保持されることで、当該二以上の抵抗状態を情報の記憶に用いることができる。 The variable resistance element R (R _{11 to} R _mn ) is a two-terminal element in which a variable resistor is sandwiched between a first electrode and a second electrode, and the first electrode and the second electrode are connected to both terminals. By applying a voltage between the two terminals, the resistance state transitions between two or more different states, and the resistance state after the transition is held in a nonvolatile manner, so that the two or more resistance states are stored as information. Can be used.

本実施形態において、可変抵抗素子Ｒは、可変抵抗体としての金属酸化物膜を第１電極と第２電極の間に狭持してなる素子（ＲＲＡＭ）を想定している。金属酸化物膜の材料としては、Ａｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの各酸化物もしくは酸窒化物、又はチタン酸ストロンチウム（ＳｒＴｉＯ_Ｘ）等を用いることができる。或いは、これらの材料の積層膜を用いてもよい。しかしながら、本発明は、かかるＲＲＡＭに限定されるものではなく、例えば磁気抵抗メモリ（ＭＲＡＭ）、相変化型メモリ（ＰＲＡＭ）等、電圧又は電流の印加により情報の書き換えを行う素子であれば適用可能である。また、可変抵抗素子を構成する可変抵抗体や電極の材料、或いは素子サイズ等により制限されるものではない。 In the present embodiment, the variable resistance element R is assumed to be an element (RRAM) in which a metal oxide film as a variable resistor is sandwiched between a first electrode and a second electrode. Examples of the material of the metal oxide film include Al, Hf, Ni, Co, Ta, Zr, W, Ti, Cu, V, Zn, and Nb oxides or oxynitrides, or strontium titanate (SrTiO _x ). Can be used. Alternatively, a stacked film of these materials may be used. However, the present invention is not limited to such an RRAM, and can be applied to any element that rewrites information by applying voltage or current, such as a magnetoresistive memory (MRAM) or a phase change memory (PRAM). It is. Further, it is not limited by the material of the variable resistor or electrode constituting the variable resistance element, the element size, or the like.

非線形素子Ｓ（Ｓ_１１〜Ｓ_ｍｎ）は、パンチスルーダイオードであり、図３に示すように、第１導電体１３と第２導電体１５の間に半導体層１４を挟持した構造をしている。パンチスルーダイオードは、ｐ＋半導体層／ｎ型半導体層／ｐ＋半導体層の積層構造で構成されるｐｎｐ型や、金属／半導体層／金属の積層構造で構成されるＭＳＭ型などがある。第１導電体と第２導電体との間の印加電圧の上昇に伴って、中央部の半導体層１４が完全空乏化し、更に印加電圧を上昇させることでキャリアに対するエネルギー障壁が低下する。これにより電流が指数関数的に増加するという特性を備えている。また、対称な構造とすることで、印加電圧の極性に依らず急峻な非線形性を持つ電流電圧特性（ＩＶ特性）が得られる。これは、一方の電圧極性でしか急峻な非線形性が得られないｐｎダイオードやショットキーダイオードとは異なる特徴であり、互いに逆向きの２種類の電流を流して情報の書き換えを行うＭＲＡＭやバイポーラ駆動のＲＲＡＭと組み合わせるのに適している。 The nonlinear element S (S _{11 to} S _mn ) is a punch-through diode, and has a structure in which the semiconductor layer 14 is sandwiched between the first conductor 13 and the second conductor 15 as shown in FIG. . The punch-through diode includes a pnp type having a stacked structure of p + semiconductor layer / n-type semiconductor layer / p + semiconductor layer, an MSM type having a stacked structure of metal / semiconductor layer / metal, and the like. As the applied voltage increases between the first conductor and the second conductor, the central semiconductor layer 14 is completely depleted, and the applied voltage is further increased to lower the energy barrier against carriers. As a result, the current increases exponentially. Further, by using a symmetric structure, a current-voltage characteristic (IV characteristic) having a steep non-linearity can be obtained regardless of the polarity of the applied voltage. This is a feature different from a pn diode or a Schottky diode that can obtain a steep non-linearity only with one voltage polarity. An MRAM or a bipolar drive that rewrites information by flowing two types of currents in opposite directions. Suitable for combination with other RRAMs.

上述の通り、パンチスルーダイオードはｐｎｐ型やＭＳＭ型が可能であるが、より大きな電流を流すためには、ｐｎｐ型が適している。可変抵抗素子Ｒの第２電極と非線形素子Ｓの第１導電体１３を接続することにより、可変抵抗素子Ｒと非線形素子Ｓを直列に接続し、メモリセルＣが構成される。   As described above, the punch-through diode can be a pnp type or an MSM type, but the pnp type is suitable for flowing a larger current. By connecting the second electrode of the variable resistance element R and the first conductor 13 of the nonlinear element S, the variable resistance element R and the nonlinear element S are connected in series, and the memory cell C is configured.

クロスポイント型高集積メモリを実現するためのパンチスルーダイオードの詳細な構成については後述するが、必要な電流密度の電流を所定の印加電圧で流せるように、且つ、急峻な遮断特性が得られるように、中央部の半導体層１４のドーパント濃度と厚さが調整される。   The detailed configuration of the punch-through diode for realizing the cross-point type highly integrated memory will be described later. However, a sharp cutoff characteristic can be obtained so that a current having a required current density can flow at a predetermined applied voltage. In addition, the dopant concentration and thickness of the semiconductor layer 14 in the center are adjusted.

具体的には、例えば、半導体層の膜厚（シリコン換算膜厚）をＬ［ｎｍ］、半導体層のドーパント濃度をＮｄ［ｃｍ^−３］として、ｙ＝ｌｏｇ_１０Ｌ、ｘ＝ｌｏｇ_１０Ｎｄとしたとき、下記数１に示す関係式を満たすように設定する。なお、ここでのドーパント濃度Ｎｄは、電気的に活性な正味のドーパント濃度を意味する。すなわち、ドーパントがｎ型であれば、電気的に活性なドナー濃度から電気的に活性なアクセプタ濃度を引いたものである。 Specifically, for example, assuming that the semiconductor layer thickness (silicon equivalent thickness) is L [nm] and the semiconductor layer dopant concentration is Nd [cm ⁻³ ], y = log ₁₀ L, x = log ₁₀ Nd Is set so as to satisfy the relational expression shown in the following equation (1). Here, the dopant concentration Nd means a net dopant concentration that is electrically active. That is, if the dopant is n-type, it is obtained by subtracting the electrically active acceptor concentration from the electrically active donor concentration.

［数１］
ｙ≧ a_０ + a_１ ｘ + a_２ ｘ^２ + a_３ｘ^３、但し、
ａ_０＝８．９８５×１０^２、
ａ_１＝−１．４５６×１０^２、
ａ_２＝７．８９９、
ａ_３＝−０．１４３３、
１０^１７≦Ｎｄ≦１０^１９（つまり、１７≦ｘ≦１９） [Equation 1]
y ≧ a ₀ + a ₁ x + a ₂ x ² + a ₃ x ³ , provided that
a ₀ = 8.985 × 10 ²
a ₁ = −1.456 × 10 ² ,
a ₂ = 7.899,
a ₃ = −0.1433,
10 ¹⁷ ≦ Nd ≦ 10 ¹⁹ (that is, 17 ≦ x ≦ 19)

これにより、理由については後述するが、０．１ＭＡ／ｃｍ^２程度の電流密度の書き替え電流を流すことが可能であり、同時に、アレイサイズが少なくとも３２×３２程度の、つまり、メモリ容量が１Ｋｂｉｔ以上のメモリセルアレイにおいて、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えられた、低消費電力で、かつ高集積の本発明装置１００が実現される。 Thereby, although the reason will be described later, it is possible to flow a rewriting current having a current density of about 0.1 MA / cm ² and at the same time, the array size is at least about 32 × 32, that is, the memory capacity is 1 Kbit. In the above memory cell array, the inventive device 100 of low power consumption and high integration in which the leakage current flowing through the half-selected memory cell is suppressed to the same level or less as the current flowing through the selected memory cell is realized.

他の例として、半導体層の膜厚（シリコン換算膜厚）をＬ［ｎｍ］、半導体層のドーパント濃度をＮｄ［ｃｍ^−３］として、ｙ＝ｌｏｇ_１０Ｌ、ｘ＝ｌｏｇ_１０Ｎｄとしたとき、下記数２に示す関係式を満たすように設定してもよい。 As another example, when the semiconductor layer film thickness (silicon equivalent film thickness) is L [nm] and the semiconductor layer dopant concentration is Nd [cm ⁻³ ], y = log ₁₀ L and x = log ₁₀ Nd. Alternatively, it may be set so as to satisfy the relational expression shown in Equation 2 below.

［数２］
ｙ≧ ｃ_０ + ｃ_１ ｘ + ｃ_２ｘ^２ + ｃ_３ ｘ^３、
ｃ_０＝４．８２９×１０^３、
ｃ_１＝−７．７１７×１０^２、
ｃ_２＝４．１１６×１０^１、
ｃ_３＝−０．７３２３、
１０^１８≦Ｎｄ≦１０^１９（つまり、１８≦ｘ≦１９） [Equation 2]
y ≧ c ₀ + c ₁ x + c ₂ x ² + c ₃ x ³ ,
c ₀ = 4.829 × 10 ³ ,
c ₁ = −7.717 × 10 ² ,
c ₂ = 4.116 × 10 ¹ ,
c ₃ = −0.7323,
10 ¹⁸ ≦ Nd ≦ 10 ¹⁹ (that is, 18 ≦ x ≦ 19)

これにより、１ＭＡ／ｃｍ^２程度の電流密度の書き替え電流を流すことが可能であり、同時に、アレイサイズが少なくとも３２×３２程度の、つまり、メモリ容量が１Ｋｂｉｔ以上のメモリセルアレイにおいて、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えられた、低消費電力で、かつ高集積の本発明装置１００を実現できる。 As a result, a rewrite current having a current density of about 1 MA / cm ² can be supplied, and at the same time, in a memory cell array having an array size of at least about 32 × 32, that is, a memory capacity of 1 Kbit or more, a half-selected memory It is possible to realize the inventive device 100 of low power consumption and high integration in which the leakage current flowing through the cell is suppressed to the same level or less as the current flowing through the selected memory cell.

ビット線デコーダ１０２とワード線デコーダ１０３は、メモリセルアレイ１０１内のメモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路として機能し、アドレス線１０９から制御回路１０７に入力されたアドレス信号に対応するメモリセルを、読み出し対象或いは書き換え対象のメモリセルとして選択する。即ち、ワード線デコーダ１０３は、アドレス線１０９に入力されたアドレス信号に対応するメモリセルアレイ１０１のワード線を選択し、ビット線デコーダ１０２は、アドレス線１０９に入力されたアドレス信号に対応するメモリセルアレイ１０１のビット線を選択する。   The bit line decoder 102 and the word line decoder 103 function as a memory cell selection circuit that selects memory cells in the memory cell array 101 in units of rows, columns, or memory cells, and are input from the address lines 109 to the control circuit 107. The memory cell corresponding to the address signal thus selected is selected as a memory cell to be read or rewritten. That is, the word line decoder 103 selects the word line of the memory cell array 101 corresponding to the address signal input to the address line 109, and the bit line decoder 102 selects the memory cell array corresponding to the address signal input to the address line 109. 101 bit lines are selected.

読み出し回路１０４は、選択メモリセルに接続するワード線と各ビット線間に流れる読み出し電流のうち、ビット線デコーダ１０２で選択された選択ビット線を流れる読み出し電流を電圧変換して、読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路１０７に転送し、データ線１１０へ出力する。   The read circuit 104 converts the read current flowing through the selected bit line selected by the bit line decoder 102 out of the read current flowing between the word line connected to the selected memory cell and each bit line, and reads the memory to be read. The state of data stored in the cell is determined, and the result is transferred to the control circuit 107 and output to the data line 110.

電圧スイッチ回路１０５は、電圧発生回路１０６によって生成される、メモリセルアレイ１０１の読み出し、書き込み、消去の各メモリ動作時にワード線及びビット線に印加するための電圧の夫々を、各メモリ動作に応じて切り替え、メモリセルアレイ１０１に供給する電圧供給回路として機能する。   The voltage switch circuit 105 generates a voltage generated by the voltage generation circuit 106 to be applied to the word line and the bit line during each memory operation of reading, writing, and erasing of the memory cell array 101 according to each memory operation. It functions as a voltage supply circuit for switching and supplying to the memory cell array 101.

制御回路１０７は、メモリセルアレイ１０１の書き換え動作（書き込み動作と消去動作）と読み出し動作における各制御を行う。また、制御回路１０７は、アドレス線１０９から入力されたアドレス信号、データ線１１０から入力されたデータ入力（書き込み時）、制御信号線１０８から入力された制御入力信号に基づいて、ワード線デコーダ１０３、ビット線デコーダ１０２、電圧スイッチ回路１０５、メモリセルアレイ１０１の読み出し、書き込み、及び、消去動作を制御する。図１に示す例では、制御回路１０７は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。   The control circuit 107 performs each control in the rewrite operation (write operation and erase operation) and read operation of the memory cell array 101. In addition, the control circuit 107 is based on the address signal input from the address line 109, the data input input from the data line 110 (during writing), and the control input signal input from the control signal line 108. The read, write, and erase operations of the bit line decoder 102, voltage switch circuit 105, and memory cell array 101 are controlled. In the example shown in FIG. 1, the control circuit 107 has functions as a general address buffer circuit, data input / output buffer circuit, and control input buffer circuit (not shown).

尚、ビット線デコーダ１０２、ワード線デコーダ１０３、読み出し回路１０４、電圧スイッチ回路１０５、電圧発生回路１０６、及び、制御回路１０７の各回路の具体的な構成については、種々の公知の構成が利用可能であり、本発明の本旨ではないので説明を省略する。   Various known configurations can be used as specific configurations of the bit line decoder 102, the word line decoder 103, the read circuit 104, the voltage switch circuit 105, the voltage generation circuit 106, and the control circuit 107. Since it is not the gist of the present invention, the description is omitted.

本発明装置のメモリセルアレイの構成例を図４に示す。図４に示されるメモリセルアレイ１０１ａは、ワード線２０とビット線２１の各交点上に、第１電極１０、可変抵抗体１１、第２電極１２からなる可変抵抗素子と、第１導電体（高濃度半導体層）１３、半導体層１４、第２導電体（高濃度半導体層）１５からなる非線形素子が順に積層された構成となっている。可変抵抗素子には、抵抗変化型メモリ（ＲＲＡＭ）のほか、スピン注入ＭＲＡＭ、相変化型メモリ（ＰＣＲＡＭ）、固体電解質メモリ等の二端子型不揮発メモリを用いることができる。第１導電体１３及び第２導電体１５は、半導体層１４と逆導電型であり、半導体層１４よりも高濃度にキャリアが添加された高濃度半導体層である。   A configuration example of the memory cell array of the device of the present invention is shown in FIG. A memory cell array 101a shown in FIG. 4 includes a variable resistance element including a first electrode 10, a variable resistor 11, and a second electrode 12 on each intersection of a word line 20 and a bit line 21, and a first conductor (high A non-linear element including a concentration semiconductor layer 13, a semiconductor layer 14, and a second conductor (high concentration semiconductor layer) 15 is sequentially stacked. As the variable resistance element, in addition to a resistance change memory (RRAM), a two-terminal nonvolatile memory such as a spin injection MRAM, a phase change memory (PCRAM), a solid electrolyte memory, or the like can be used. The first conductor 13 and the second conductor 15 are opposite in conductivity type to the semiconductor layer 14 and are high-concentration semiconductor layers to which carriers are added at a higher concentration than the semiconductor layer 14.

本発明装置のメモリセルアレイの他の構成例を図５に示す。図５に示されるメモリセルアレイ１０１ｂは、図４の構成において可変抵抗素子の第２電極１２と非線形素子の第１導電体１３を共通とし、構造を簡略化した構成である。高濃度半導体層である第１導電体１３が、可変抵抗素子の第２電極１２を兼ねて可変抵抗体１１と接触している。   Another configuration example of the memory cell array of the device of the present invention is shown in FIG. The memory cell array 101b shown in FIG. 5 has a configuration in which the second electrode 12 of the variable resistance element and the first conductor 13 of the nonlinear element are shared in the configuration of FIG. The first conductor 13 that is a high-concentration semiconductor layer is in contact with the variable resistor 11 also serving as the second electrode 12 of the variable resistance element.

本発明装置のメモリセルアレイの他の構成例を図６に示す。図６に示されるメモリセルアレイ１０１ｃは、図５の構成を更に簡略化したものであり、非線形素子の第２導電体１５とワード線２０を共通とした構成である。高濃度半導体層である第２導電体１５は、ワード線２０として一方向に延伸している。   Another configuration example of the memory cell array of the device of the present invention is shown in FIG. A memory cell array 101c shown in FIG. 6 is obtained by further simplifying the configuration of FIG. 5 and has a configuration in which the second conductor 15 of the nonlinear element and the word line 20 are shared. The second conductor 15, which is a high concentration semiconductor layer, extends in one direction as the word line 20.

本発明装置のメモリセルアレイの他の構成例を図７に示す。図７に示されるメモリセルアレイ１０１ｄは、図６の構成を更に簡略化したものであり、可変抵抗素子の第１電極１０とビット線２１を共通とした構成である。   FIG. 7 shows another configuration example of the memory cell array of the device of the present invention. A memory cell array 101d shown in FIG. 7 is obtained by further simplifying the configuration of FIG. 6, and has a configuration in which the first electrode 10 of the variable resistance element and the bit line 21 are shared.

更に、本発明装置のメモリセルアレイの他の構成例を図８に示す。図８に示されるメモリセルアレイ１０１ｅは、非線形素子の第２導電体１５を兼ねる板状のワード線３０に直交するように、円筒形状の半導体層３１を形成し、更にその内側に、可変抵抗素子の第２電極を兼ねる非線形素子の第１導電体３２、可変抵抗体３３を配置し、更にその内側に可変抵抗素子の第１電極を兼ね、ワード線３０の面に垂直方向に延伸するビット線３４を配置した構造であり、３次元的に高集積化が可能である。メモリセルアレイ１０１ｅは、絶縁膜と板上のワード線３０を交互に積層し、フォトリソグラフィとエッチングによって、面上のワード線に対して垂直に貫通孔を形成し、貫通孔の内側壁に、ＣＶＤ法等により、半導体層３１、第１導電体３２、可変抵抗体３３、ビット線３４を順に成膜することによって形成できる。   Furthermore, another configuration example of the memory cell array of the device of the present invention is shown in FIG. In the memory cell array 101e shown in FIG. 8, a cylindrical semiconductor layer 31 is formed so as to be orthogonal to the plate-like word line 30 that also serves as the second conductor 15 of the non-linear element, and further, a variable resistance element The first conductor 32 and the variable resistor 33 of the non-linear element that also serves as the second electrode are arranged, and further, the bit line that also serves as the first electrode of the variable resistor and extends in the direction perpendicular to the surface of the word line 30 34, and can be three-dimensionally highly integrated. The memory cell array 101e is formed by alternately laminating insulating films and word lines 30 on a plate, forming through holes perpendicular to the word lines on the surface by photolithography and etching, and forming CVD holes on the inner walls of the through holes. The semiconductor layer 31, the first conductor 32, the variable resistor 33, and the bit line 34 can be formed in this order by a method or the like.

上記図４〜図８に示されるメモリセルアレイにおいては、半導体層１４（３１）のドーパント濃度と膜厚が、上述の数１又は数２を満足するように設定されていることにより、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積のメモリセルアレイが構成されている。   In the memory cell array shown in FIGS. 4 to 8 described above, the semiconductor layer 14 (31) has a dopant concentration and a film thickness that are set so as to satisfy the above formula 1 or 2, so that a sufficient current can be obtained. A memory cell array with low power consumption and high integration, which is composed of memory cells having nonlinear elements having drive capability and cutoff characteristics, is configured.

次に、本発明装置１００（１００ａ〜１００ｅ）のメモリセルアレイ内の非線形素子に必要な電流駆動能力、並びに、メモリセルアレイを省電流駆動するための条件について説明する。   Next, the current drive capability required for the nonlinear elements in the memory cell array of the device 100 (100a to 100e) of the present invention and the conditions for driving the memory cell array in a current saving manner will be described.

パンチスルーダイオードは、電圧の印加により第１導電体と第２導電体との間に挟まれた半導体層が完全空乏化し、更に印加電圧を上昇させることによりキャリアに対するエネルギー障壁が低下して急峻に電流が増加し、オン状態となる。   In the punch-through diode, the semiconductor layer sandwiched between the first conductor and the second conductor is completely depleted by applying a voltage, and by further increasing the applied voltage, the energy barrier against carriers is lowered and sharply increased. The current increases and the device is turned on.

パンチスルーダイオードを選択素子として用いる場合には、現実的な電圧で選択セルのパンチスルーダイオードをオン状態にする必要がある。半導体層を薄くすれば、完全空乏させるのに必要な印加電圧を下げることができる。しかしながら、半導体層の膜厚が薄すぎると、熱平衡状態で完全空乏化してしまい、十分な遮断特性が得られなくなってしまう。また、半導体層の膜厚が同じであれば、半導体層のドーパント濃度が低い方が、低電圧で完全空乏化させることができる。しかしながら、ドーパント濃度が低すぎると熱平衡状態で完全空乏化してしまい、十分な遮断特性が得られなくなってしまう。さらに、ドーパント濃度が低いと、空間電荷制限電流による電流増加の頭打ちが問題となり、オン状態において高い電流密度を得るのが困難になる。   When a punch-through diode is used as a selection element, it is necessary to turn on the punch-through diode of the selected cell with a realistic voltage. If the semiconductor layer is made thinner, the applied voltage required for complete depletion can be reduced. However, if the thickness of the semiconductor layer is too thin, the semiconductor layer is completely depleted in a thermal equilibrium state, and sufficient cutoff characteristics cannot be obtained. Further, if the thickness of the semiconductor layer is the same, the semiconductor layer having a lower dopant concentration can be completely depleted at a low voltage. However, if the dopant concentration is too low, it will be completely depleted in a thermal equilibrium state, and sufficient cutoff characteristics will not be obtained. Further, when the dopant concentration is low, the current increase due to the space charge limited current becomes a problem, and it becomes difficult to obtain a high current density in the ON state.

したがって、必要な高電流密度の電流を所望の電圧で流せるようにし、かつ、十分な遮断特性が得られるように、パンチスルーダイオードを構成する必要がある。   Therefore, it is necessary to configure the punch-through diode so that a current having a necessary high current density can flow at a desired voltage and sufficient cutoff characteristics can be obtained.

ここで、メモリセルアレイ内の選択されたメモリセルの書き換え動作は、１／２バイアス法に基づいた電圧印加により行うのが一般的である。かかる１／２バイアス法では、例えば、図２に示すように、選択メモリセル（例えば、Ｒ_２２）につながるビット線には所定の基準電位（０Ｖ）を印加し、選択メモリセルにつながるワード線には所定の書き換え電圧Ｖ_ＳＬを印加する。選択メモリセルと接続しない非選択のビット線及びワード線には、基準電位を基準として当該書き換え電圧の半分の電圧（１／２Ｖ_ＳＬ）を印加する。 Here, the rewriting operation of the selected memory cell in the memory cell array is generally performed by voltage application based on the 1/2 bias method. In the 1/2 bias method, for example, as shown in FIG. 2, a predetermined reference potential (0 V) is applied to the bit line connected to the selected memory cell (for example, R ₂₂ ), and the word line connected to the selected memory cell. Is applied with a predetermined rewrite voltage _VSL . A voltage (1/2 V _SL ) that is half of the rewrite voltage is applied to unselected bit lines and word lines that are not connected to the selected memory cell with reference to the reference potential.

この結果、メモリセルアレイを１／２バイアス法で駆動する場合、選択メモリセルと行或いは列の何れか一方のみが同一の半選択メモリセルにも、選択メモリセルに印加される電圧のおよそ半分程度の電圧が印加される。即ち、選択メモリセルに書き換え電圧Ｖ_ＳＬを印加すると、（ｍ＋ｎ−２）個の半選択メモリセルにも１／２Ｖ_ＳＬが印加され、リーク電流が生じる。ここで、書き込み時に選択メモリセルの非線形素子に流れる電流をＩ_ＳＬ、個々の半選択メモリセルの非線形素子に流れる電流をＩ_ＨＳとする。各半選択メモリセルに流れるリーク電流量は、メモリセルの可変抵抗素子の抵抗状態に依存するが、可変抵抗素子の抵抗状態が低抵抗状態の半選択メモリセルに流れる電流をＩ_ＨＳ ^（Ｌ）とすると、全リーク電流は、最悪の場合（ｍ＋ｎ−２）Ｉ_ＨＳ ^（Ｌ）となる。 As a result, when the memory cell array is driven by the 1/2 bias method, about half of the voltage applied to the selected memory cell is applied to the half-selected memory cell in which only one of the selected memory cell and the row or column is the same. Is applied. That is, when the rewrite voltage V _SL is applied to the selected memory cell, 1/2 V _SL is also applied to (m + n−2) half-selected memory cells, and a leak current is generated. Here, it is assumed that the current flowing through the nonlinear element of the selected memory cell during writing is I _SL , and the current flowing through the nonlinear element of each half-selected memory cell is I _HS . The amount of leakage current flowing through each half-selected memory cell depends on the resistance state of the variable resistance element of the memory cell, but the current flowing through the half-selected memory cell whose resistance state is the low resistance state is I _HS ^(L) Then, the total leakage current is (m + n−2) I _HS ^{(L) in} the worst case.

当該全リーク電流は可能な限り小さくすることが望ましく、少なくとも選択素子に流れる電流I_ＳＬ程度以下とすべきである。即ち、下記の数３に示す関係式が満足される必要がある。 The total leakage current is desirably as small as possible, and should be at least about the current _ISL flowing through the selection element. That is, it is necessary to satisfy the following relational expression (3).

［数３］
（ｍ＋ｎ−２）Ｉ_ＨＳ ^（Ｌ）＜Ｉ_ＳＬ [Equation 3]
( ^M + n-2) I _HS ^(L) <I _SL

リーク電流が多いと、無駄に電流を消費するだけでなく、リーク電流のため駆動回路の電流駆動能力を高める必要が生じ、駆動回路が大きくなってしまう。例えば、図２では、非線形素子Ｓ_２２と可変抵抗素子Ｒ_２２からなるメモリセルＣ_２２を書き換え対象のメモリセルとして選択した場合を例として示しているが、ワード線Ｗ２から各ビット線に供給される全電流は、最大でＩ_ＳＬ＋Ｉ_ＨＳ ^（Ｌ）（ｍ−１）となり、この電流を十分供給できるだけの能力がワード線側の駆動回路に必要となる。ビット線Ｂ２から各ワード線に供給される電流についても同様である。全リーク電流を小さくするには、Ｉ_ＨＳを小さくするか、ｍおよびｎを小さくすればよいが、ｍ、ｎを小さくすると、所望の記憶容量を実現するためにメモリセルアレイを多数の小さなサブアレイで構成することとなり、周辺回路部の面積が大きくなり、ビットコストの増大を招いてしまう。したがって、Ｉ_ＨＳを十分小さくする必要がある。 When the leakage current is large, not only is the current consumed unnecessarily, but it is necessary to increase the current driving capability of the driving circuit due to the leakage current, and the driving circuit becomes large. For example, FIG. 2 shows an example in which the memory cell C ₂₂ including the non-linear element S ₂₂ and the variable resistance element R ₂₂ is selected as the memory cell to be rewritten, but is supplied from the word line W2 to each bit line. The maximum total current is I _SL + I _HS ^(L) (m−1), and a capacity sufficient to supply this current is required for the drive circuit on the word line side. The same applies to the current supplied from the bit line B2 to each word line. In order to reduce the total leakage current, I _HS can be reduced or m and n can be reduced. However, if m and n are reduced, the memory cell array can be configured with a large number of small subarrays in order to realize a desired storage capacity. As a result, the area of the peripheral circuit portion is increased, and the bit cost is increased. Therefore, it is necessary to make _IHS sufficiently small.

上記数３から、Ｉ_ＳＬ／Ｉ_ＨＳ ^（Ｌ）を大きくすることが省電力駆動に必須であることが分かる。書き込み動作時においてメモリセルアレイを１／２バイアス法で駆動する場合、半選択メモリセルの非線形素子には選択メモリセルの非線形素子に印加される電圧のおよそ半分程度の電圧が印加されるとする。即ち、可変抵抗素子の抵抗状態に依らず、書き込み動作時に選択メモリセルに印加される電圧Ｖ_ＳＬ、及び、半選択メモリセルに印加される電圧Ｖ_ＳＬ／２の殆どが非線形素子に印加されるとすると、非線形素子に流れる電流の電流密度Ｊが満足すべき関係として、数３より、下記の数４が導かれる。ここで、Ｊ（Ｖ_ＳＬ）／Ｊ（Ｖ_ＳＬ／２）をカットオフ比Ｃｏｆｆと呼ぶことにする。 From the above formula 3, it can be seen that increasing I _SL / I _HS ^(L) is essential for power saving driving. When the memory cell array is driven by the ½ bias method during the write operation, a voltage that is approximately half of the voltage applied to the nonlinear element of the selected memory cell is applied to the nonlinear element of the half-selected memory cell. That is, regardless of the resistance state of the variable resistance element, the voltage V _SL applied to the selected memory cell during a write _operation, and, most of the voltage V _{SL / 2} that is applied to half-selected memory cell is applied to the non-linear element Assuming that the current density J of the current flowing through the non-linear element should be satisfied, the following equation 4 is derived from the equation 3. Here, J (V _SL ) / J (V _SL / 2) will be referred to as a cut-off ratio Coff.

［数４］
Ｃｏｆｆ＝Ｊ（Ｖ_ＳＬ）／Ｊ（０．５Ｖ_ＳＬ）＞ｍ＋ｎ−２ [Equation 4]
Coff = J (V _SL ) / J (0.5 V _SL )> m + n−2

実用的な可変抵抗素子への書き込み電流として１０μＡ以上が必要であり、高集積メモリにおいては、非線形素子の面積は３０ｎｍ角〜１００ｎｍ角程度（面積にして１０００〜１００００ｎｍ^２程度）となるため、およそ０．１〜１ＭＡ／ｃｍ^２程度の電流密度が必要である。一方、サブアレイサイズが１Ｋｂｉｔのメモリセルアレイを実現するには、メモリセルを３２×３２のマトリクス状に配置する必要があるが、上記数４から、１００程度のカットオフ比を持つ非線形素子が必要となる。 As a write current to a practical variable resistance element, 10 μA or more is required. In a highly integrated memory, the area of the nonlinear element is about 30 nm square to 100 nm square (about 1000 to 10,000 nm ^{2 in} area). A current density of about 0.1 to 1 MA / cm ² is required. On the other hand, in order to realize a memory cell array with a sub-array size of 1 Kbit, it is necessary to arrange the memory cells in a 32 × 32 matrix, but from the above equation 4, a non-linear element having a cut-off ratio of about 100 is required. Become.

図９は、ｐｎｐ型のパンチスルーダイオードにおいて、０．１ＭＡ／ｃｍ^２の電流密度で電流を流す場合に、その場合の印加電圧の半分の電圧を印加した場合に流れる電流に対する電流比（カットオフ比）を計算したものである。なお、半導体層、第１導電体、及び第２導電体はドープされたシリコンとし、第１導電体及び第２導電体のドーパント濃度は、半導体層よりも十分に高いとして計算を行った。第１導電体及び第２導電体のドーパント濃度が半導体層よりも１桁（１０倍）以上高ければ、十分高いとみなせる。なお、パンチスルーダイオードの原理及び電流電圧特性については、例えば、Journal of Applied Physics, Vol. 43, p.3510, 1972に開示されている。 FIG. 9 shows a current ratio (cut-off) with respect to a current that flows when a current is applied at a current density of 0.1 MA / cm ² in a pnp type punch-through diode when a voltage half the applied voltage is applied. Ratio). The calculation was performed on the assumption that the semiconductor layer, the first conductor, and the second conductor were doped silicon, and the dopant concentrations of the first conductor and the second conductor were sufficiently higher than that of the semiconductor layer. If the dopant concentration of the first conductor and the second conductor is one digit (10 times) or more higher than that of the semiconductor layer, it can be regarded as sufficiently high. The principle and current-voltage characteristics of the punch-through diode are disclosed in, for example, Journal of Applied Physics, Vol. 43, p. 3510, 1972.

図９において、５つの曲線が表示されており、下から順に、カットオフ比Ｃｏｆｆが夫々１０（実線）、１００（破線）、１０００（実線）、１００００（破線）、及び、１０００００となる場合における半導体層１４のドーパント濃度Ｎｄ［ｃｍ^−３］と膜厚Ｌ［ｎｍ］との関係が、両対数プロットにより表示されている。なお、このときの印加電圧Ｖ_ＳＬは、電流密度が０．１ＭＡ／ｃｍ^２となる条件に基づき、ドーパント濃度Ｎｄ及び膜厚Ｌに依存して決まる。具体的には、後述する図１０に示される。 In FIG. 9, five curves are displayed, and the cutoff ratio Coff is 10 (solid line), 100 (broken line), 1000 (solid line), 10000 (broken line), and 100,000 in order from the bottom. The relationship between the dopant concentration Nd [cm ⁻³ ] and the film thickness L [nm] of the semiconductor layer 14 is displayed by a log-log plot. The applied voltage V _{SL at} this time is determined depending on the dopant concentration Nd and the film thickness L based on the condition that the current density is 0.1 MA / cm ² . Specifically, it is shown in FIG.

図９のカットオフ比Ｃｏｆｆが１００となる曲線を、10^１７≦Ｎｄ≦10^１９の範囲において多項式でフィッティングすると、ｙ＝ｌｏｇ_１０Ｌ、ｘ＝ｌｏｇ_１０Ｎｄとしたとき、
ｙ＝ａ_０＋ａ_１ｘ＋ａ_２ｘ^２＋ａ_３ｘ^３、
ａ_０＝８．９８５×１０^２
ａ_１＝−１．４５６×１０^２
ａ_２＝７．８９９
ａ_３＝−０．１４３３
となった。 When a curve having a cutoff ratio Coff of 100 in FIG. 9 is fitted with a polynomial in a range of 10 ¹⁷ ≦ Nd ≦ 10 ¹⁹ , when y = log ₁₀ L and x = log ₁₀ Nd,
y = a ₀ + a ₁ x + a ₂ x ² + a ₃ x ³ ,
a ₀ = 8.985 × 10 ²
a ₁ = −1.456 × 10 ²
a ₂ = 7.899
a ₃ = −0.1433
It became.

したがって、上述の数１を満たすようにＬ、Ｎｄを選べば、１００以上のカットオフ比Ｃｏｆｆが得られる。   Therefore, if L and Nd are selected so as to satisfy the above equation 1, a cutoff ratio Coff of 100 or more can be obtained.

さらに、数１を満たし、且つ、ｙがより大きくなるドーパント濃度Ｎｄ及び膜厚Ｌを選択することで、より高いカットオフ比が得られ、より大きなアレイサイズのメモリセルに対して、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えることができる。   Furthermore, by selecting a dopant concentration Nd and a film thickness L that satisfy Equation 1 and y becomes larger, a higher cut-off ratio can be obtained, and a half-selected memory can be used for a memory cell having a larger array size. The leakage current flowing through the cell can be suppressed to the same level or less as the current flowing through the selected memory cell.

図９から、半導体層１４のドーパント濃度Ｎｄを一定とした場合、その膜厚Ｌをより厚くすることで、より高いカットオフ比が得られる。これにより、より大きなアレイサイズのメモリセルに対して、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えることができる。   From FIG. 9, when the dopant concentration Nd of the semiconductor layer 14 is constant, a higher cutoff ratio can be obtained by increasing the film thickness L. Thereby, for a memory cell having a larger array size, the leakage current flowing through the half-selected memory cell can be suppressed to the same level or less as the current flowing through the selected memory cell.

しかしながら、一方で、膜厚Ｌを厚くするとカットオフ比Ｃｏｆｆを大きくできるものの、０．１ＭＡ／ｃｍ^２の電流を流すための印加電圧が高くなってしまう。 However, on the other hand, when the film thickness L is increased, the cutoff ratio Coff can be increased, but the applied voltage for passing a current of 0.1 MA / cm ² becomes higher.

図１０は、ｐｎｐ型のパンチスルーダイオードにおいて、０．１ＭＡ／ｃｍ^２の電流密度で電流を流すために必要な電圧を、半導体層１４のドーパント濃度Ｎｄ［ｃｍ^−３］と膜厚Ｌ［ｎｍ］との関係として示すものである。図１０において、１０の曲線が表示されており、下から順に、印加電圧が夫々１Ｖ（実線）、２Ｖ（破線）、３Ｖ（実線）、４Ｖ（破線）、５Ｖ（実線）、６Ｖ（破線）、７Ｖ（実線）、８Ｖ（破線）、９Ｖ（実線）、及び、１０Ｖ（破線）の場合における半導体層１４のドーパント濃度Ｎｄ［ｃｍ^−３］と膜厚Ｌ［ｎｍ］との関係が、両対数プロットにより表示されている。 FIG. 10 shows a pnp-type punch-through diode in which a voltage necessary for flowing a current at a current density of 0.1 MA / cm ² is expressed by a dopant concentration Nd [cm ⁻³ ] and a film thickness L [nm] of the semiconductor layer 14. ] Is shown as a relationship with the above. In FIG. 10, ten curves are displayed, and the applied voltages are 1V (solid line), 2V (broken line), 3V (solid line), 4V (broken line), 5V (solid line), and 6V (broken line) in order from the bottom. , 7 V (solid line), 8 V (dashed line), 9 V (solid line), and 10 V (dashed line), the relationship between the dopant concentration Nd [cm ⁻³ ] and the film thickness L [nm] of the semiconductor layer 14 is Displayed by logarithmic plot.

したがって、集積回路で現実的な電圧である５Ｖ以下で０．１ＭＡ／ｃｍ^２を実現するには、図１０中の５Ｖに対応する曲線より下方の領域を選択すればよい。かかる５Ｖに対応する曲線を、１０^１７≦Ｎｄ≦１０^１９の範囲において多項式でフィッティングすると、ｙ＝ｌｏｇ_１０Ｌ、ｘ＝ｌｏｇ_１０Ｎｄとしたとき、下記の数５を満たすことで、５Ｖ以下でのメモリセルアレイの駆動が可能となる。 Therefore, in order to realize 0.1 MA / cm ² at 5 V or less which is a realistic voltage in the integrated circuit, a region below the curve corresponding to 5 V in FIG. 10 may be selected. When a curve corresponding to 5V is fitted with a polynomial in the range of 10 ¹⁷ ≦ Nd ≦ 10 ¹⁹ , when y = log ₁₀ L and x = log ₁₀ Nd, the following equation 5 is satisfied, and 5 V or less The memory cell array can be driven.

［数５］
ｙ≦ｂ_０＋ｂ_１ｘ＋ｂ_２ｘ^２＋ｂ_３ｘ^３、
ｂ_０＝−１．３８１×１０^２、
ｂ_１＝２．３４０×１０^１、
ｂ_２＝−１．２７７、及び、
ｂ_３＝２．２７４×１０^−２
１０^１７≦Ｎｄ≦１０^１９（つまり、１７≦ｘ≦１９） [Equation 5]
y ≦ b ₀ + b ₁ x + b ₂ x ² + b ₃ x ³ ,
b ₀ = −1.381 × 10 ² ,
b ₁ = 2.340 × 10 ¹ ,
b ₂ = −1.277 and
b ₃ = 2.274 × 10 ⁻²
10 ¹⁷ ≦ Nd ≦ 10 ¹⁹ (that is, 17 ≦ x ≦ 19)

上記数１及び数５を満たす領域を図１１の斜線部分に示す。半導体層１４のドーパント濃度Ｎｄ［ｃｍ^−３］と膜厚Ｌ［ｎｍ］が図１１の斜線部分の領域内にある非線形素子（パンチスルーダイオード）を可変抵抗素子に直列に接続してメモリセルを構成することにより、メモリ容量が１Ｋｂｉｔ以上のメモリセルアレイにおいて、０．１ＭＡ／ｃｍ^２程度の電流密度の書き替え電流を流すことが可能であり、かつ、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えられ、さらに、５Ｖ以下の印加電圧でメモリセルアレイを駆動することが可能となる。これにより、低消費電力で、かつ高集積の本発明装置１００を実現することができる。 Regions satisfying the above equations 1 and 5 are indicated by hatched portions in FIG. A non-linear element (punch-through diode) in which the dopant concentration Nd [cm ⁻³ ] and the film thickness L [nm] of the semiconductor layer 14 are within the shaded area in FIG. By configuring, in a memory cell array having a memory capacity of 1 Kbit or more, a rewriting current having a current density of about 0.1 MA / cm ² can be flowed, and a leak current flowing in a half-selected memory cell is selected memory It is possible to drive the memory cell array with an applied voltage of 5 V or less, while being suppressed to the same level or less as the current flowing through the cell. As a result, the present invention device 100 with low power consumption and high integration can be realized.

同様に、図１２は、ｐｎｐ型のパンチスルーダイオードにおいて、１ＭＡ／ｃｍ^２の電流密度で電流を流す場合に、その場合の印加電圧の半分の電圧を印加した場合に流れる電流に対する電流比（カットオフ比）を計算したものである。図１２において、５つの曲線が表示されており、下から順に、カットオフ比Ｃｏｆｆが夫々１０（実線）、１００（破線）、１０００（実線）、１００００（破線）、及び、１０００００となる場合における半導体層１４のドーパント濃度Ｎｄ［ｃｍ^−３］と膜厚Ｌ［ｎｍ］との関係が、両対数プロットにより表示されている。なお、このときの印加電圧Ｖ_ＳＬは、電流密度が１ＭＡ／ｃｍ^２となる条件に基づき、ドーパント濃度Ｎｄ及び膜厚Ｌに依存して決まる。具体的には、後述する図１３に示される。 Similarly, FIG. 12 shows a current ratio (cut) when a current is passed at a current density of 1 MA / cm ² in a pnp punch-through diode when half the applied voltage is applied. Off ratio). In FIG. 12, five curves are displayed, and the cutoff ratio Coff is 10 (solid line), 100 (broken line), 1000 (solid line), 10000 (broken line), and 100000 in order from the bottom. The relationship between the dopant concentration Nd [cm ⁻³ ] and the film thickness L [nm] of the semiconductor layer 14 is displayed by a log-log plot. The applied voltage V _{SL at} this time is determined depending on the dopant concentration Nd and the film thickness L based on the condition that the current density is 1 MA / cm ² . Specifically, it is shown in FIG.

図１２のカットオフ比Ｃｏｆｆが１００となる曲線を、10^１８≦Ｎｄ≦10^１９の範囲において多項式でフィッティングすると、ｙ＝ｌｏｇ_１０Ｌ、ｘ＝ｌｏｇ_１０Ｎｄとしたとき、
ｙ＝ｃ_０＋ｃ_１ｘ＋ｃ_２ｘ^２＋ｃ_３ｘ^３、
ｃ_０＝４．８２９×１０^３、
ｃ_１＝−７．７１７×１０^２、
ｃ_２＝４．１１６×１０^１、
ｃ_３＝−０．７３２３、
となった。 When a curve having a cutoff ratio Coff of 100 in FIG. 12 is fitted with a polynomial in a range of 10 ¹⁸ ≦ Nd ≦ 10 ¹⁹ , when y = log ₁₀ L and x = log ₁₀ Nd,
y = c ₀ + c ₁ x + c ₂ x ² + c ₃ x ³ ,
c ₀ = 4.829 × 10 ³ ,
c ₁ = −7.717 × 10 ² ,
c ₂ = 4.116 × 10 ¹ ,
c ₃ = −0.7323,
It became.

したがって、上述の数２を満たすようにＬ、Ｎｄを選べば、１００以上のカットオフ比Ｃｏｆｆが得られる。   Therefore, if L and Nd are selected so as to satisfy the above-mentioned formula 2, a cutoff ratio Coff of 100 or more can be obtained.

図１２から、半導体層１４のドーパント濃度Ｎｄを一定とした場合、その膜厚Ｌをより厚くすることで、より高いカットオフ比が得られる。これにより、より大きなアレイサイズのメモリセルに対して、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えることができる。   From FIG. 12, when the dopant concentration Nd of the semiconductor layer 14 is constant, a higher cutoff ratio can be obtained by increasing the film thickness L. Thereby, for a memory cell having a larger array size, the leakage current flowing through the half-selected memory cell can be suppressed to the same level or less as the current flowing through the selected memory cell.

しかしながら、一方で、膜厚Ｌを厚くするとカットオフ比Ｃｏｆｆを大きくできるものの、１ＭＡ／ｃｍ^２の電流を流すための印加電圧が高くなってしまう。 However, on the other hand, when the film thickness L is increased, the cutoff ratio Coff can be increased, but the applied voltage for flowing a current of 1 MA / cm ² is increased.

図１３は、ｐｎｐ型のパンチスルーダイオードにおいて、１ＭＡ／ｃｍ^２の電流密度で電流を流すために必要な電圧を、半導体層１４のドーパント濃度Ｎｄ［ｃｍ^−３］と膜厚Ｌ［ｎｍ］との関係として示すものである。図１３において、１０の曲線が表示されており、下から順に、印加電圧が夫々１Ｖ（実線）、２Ｖ（破線）、３Ｖ（実線）、４Ｖ（破線）、５Ｖ（実線）、６Ｖ（破線）、７Ｖ（実線）、８Ｖ（破線）、９Ｖ（実線）、及び、１０Ｖ（破線）の場合における半導体層１４のドーパント濃度Ｎｄ［ｃｍ^−３］と膜厚Ｌ［ｎｍ］との関係が、両対数プロットにより表示されている。 FIG. 13 shows the voltage required to flow a current at a current density of 1 MA / cm ² in a pnp punch-through diode, the dopant concentration Nd [cm ⁻³ ] and the film thickness L [nm] of the semiconductor layer 14. It is shown as a relationship. In FIG. 13, 10 curves are displayed, and the applied voltages are 1 V (solid line), 2 V (broken line), 3 V (solid line), 4 V (broken line), 5 V (solid line), and 6 V (broken line) in order from the bottom. , 7 V (solid line), 8 V (dashed line), 9 V (solid line), and 10 V (dashed line), the relationship between the dopant concentration Nd [cm ⁻³ ] and the film thickness L [nm] of the semiconductor layer 14 is Displayed by logarithmic plot.

したがって、集積回路で現実的な電圧である５Ｖ以下で１ＭＡ／ｃｍ^２を実現するには、図１３中の５Ｖに対応する曲線より下方の領域を選択すればよい。かかる５Ｖに対応する曲線を、１０^１８≦Ｎｄ≦１０^１９の範囲において多項式でフィッティングすると、ｙ＝ｌｏｇ_１０Ｌ、ｘ＝ｌｏｇ_１０Ｎｄとしたとき、下記の数６を満たすことで、５Ｖ以下でのメモリセルアレイの駆動が可能となる。 Therefore, in order to realize 1 MA / cm ² at 5 V or less which is a realistic voltage in the integrated circuit, a region below the curve corresponding to 5 V in FIG. 13 may be selected. When a curve corresponding to 5V is fitted with a polynomial in the range of 10 ¹⁸ ≦ Nd ≦ 10 ¹⁹ , y = log ₁₀ L, x = log ₁₀ Nd The memory cell array can be driven.

［数６］
ｙ≦ｄ_０＋ｄ_１ｘ＋ｄ_２ｘ^２＋ｄ_３ｘ^３、
ｄ_０＝−２．６４１×１０^２、
ｄ_１＝４．２３３×１０^１、
ｄ_２＝−２．２２５、
ｄ_３＝３．８５６×１０^−２
１０^１８≦Ｎｄ≦１０^１９（つまり、１８≦ｘ≦１９） [Equation 6]
y ≦ d ₀ + d ₁ x + d ₂ x ² + d ₃ x ³ ,
d ₀ = −2.641 × 10 ² ,
d ₁ = 4.233 × 10 ¹ ,
d ₂ = −2.225,
d ₃ = 3.856 × 10 ⁻²
10 ¹⁸ ≦ Nd ≦ 10 ¹⁹ (that is, 18 ≦ x ≦ 19)

上記数２及び数６を満たす領域を図１４の斜線部分に示す。半導体層１４のドーパント濃度Ｎｄ［ｃｍ^−３］と膜厚Ｌ［ｎｍ］が図１４の斜線部分の領域内にある非線形素子（パンチスルーダイオード）を可変抵抗素子に直列に接続してメモリセルを構成することにより、メモリ容量が１Ｋｂｉｔ以上のメモリセルアレイにおいて、１ＭＡ／ｃｍ^２程度の電流密度の書き替え電流を流すことが可能であり、かつ、半選択メモリセルに流れるリーク電流が選択メモリセルに流れる電流と同程度以下に抑えられ、さらに、５Ｖ以下の印加電圧でメモリセルアレイを駆動することが可能となる。これにより、低消費電力で、かつ高集積の本発明装置１００を実現することができる。 Regions satisfying the above equations 2 and 6 are shown by hatched portions in FIG. A non-linear element (punch-through diode) in which the dopant concentration Nd [cm ⁻³ ] and the film thickness L [nm] of the semiconductor layer 14 are within the shaded region in FIG. By configuring, in a memory cell array having a memory capacity of 1 Kbit or more, a rewrite current having a current density of about 1 MA / cm ² can be flowed, and a leak current flowing in the half-selected memory cell is applied to the selected memory cell. It is possible to drive the memory cell array with an applied voltage of 5 V or less, which is suppressed to about the same as the flowing current. As a result, the present invention device 100 with low power consumption and high integration can be realized.

以上、本発明に依れば、非線形素子としてのパンチスルーダイオードを構成する半導体層の膜厚及びドーパント濃度を適切に設定することにより、十分な電流駆動能力と遮断特性を有する非線形素子を有するメモリセルからなる、低消費電力で高集積の不揮発性半導体記憶装置を実現することができる。   As described above, according to the present invention, by appropriately setting the film thickness and dopant concentration of the semiconductor layer constituting the punch-through diode as the nonlinear element, the memory having the nonlinear element having sufficient current driving capability and cutoff characteristics A highly integrated nonvolatile semiconductor memory device including cells and having low power consumption can be realized.

なお、上記の計算はｐｎｐ型について行ったものであるが、シリコンにおいてはｐ型とn型で、キャリアの移動度は２倍程度しか違わず、飽和速度はほぼ同じであるので、ｎｐｎ型についてもほとんど同じ特性を実現できる。   The above calculation was performed for the pnp type. In silicon, the p type and the n type are different in carrier mobility only about twice, and the saturation speed is almost the same. Can achieve almost the same characteristics.

また、上記の計算結果はシリコンについてのものであるが、条件をつければ他の半導体材料にも適用できる。電流電圧特性は、半導体層へ注入されるキャリアの特性と空乏層幅に依存する。上記計算は、ｎ型の半導体層１４に注入されたホールの特性に基づいたものであるので、シリコン中のホールよりも電流が流しやすいものであれば、上記計算結果を利用できる。具体的には半導体層１４に注入されるキャリア（半導体層１４がｎ型の場合はホール、ｐ型の場合は電子）の移動度が５００ｃｍ^２／Ｖｓ以上、飽和速度が１０^７ｃｍ／ｓ以上であればよい。通常、電子の方が移動度が高く、飽和速度も大きいので、電流の流しやすさという点ではｎｐｎ型が適している。 The above calculation results are for silicon, but can be applied to other semiconductor materials if conditions are set. The current-voltage characteristics depend on the characteristics of carriers injected into the semiconductor layer and the depletion layer width. Since the above calculation is based on the characteristics of the holes injected into the n-type semiconductor layer 14, the above calculation results can be used as long as current flows more easily than holes in silicon. Specifically, the mobility of carriers injected into the semiconductor layer 14 (holes when the semiconductor layer 14 is n-type, electrons when p-type) is 500 cm ² / Vs or more, and the saturation speed is 10 ⁷ cm / s or more. If it is. In general, electrons have higher mobility and a higher saturation speed, so the npn type is suitable in terms of the ease of current flow.

また、半導体層１４の材料が変わると誘電率が異なることにより、電圧印加に伴って生じる空乏層幅が違ってくるため、完全空乏化に必要な膜厚が変化する。しかしながら、その場合、半導体層の膜厚Ｌを（当該材料の比誘電率／シリコンの比誘電率）の平方根倍したものを求め、シリコンに相当する膜厚Ｌ’に換算したうえで、ｙ＝ｌｏｇ_１０Ｌ’として、数１、数２、数５、数６を適用すればよい。 In addition, when the material of the semiconductor layer 14 is changed, the dielectric constant is changed, so that the width of the depletion layer generated with voltage application is changed, so that the film thickness necessary for complete depletion is changed. However, in that case, a value obtained by multiplying the film thickness L of the semiconductor layer by the square root of (the relative dielectric constant of the material / the relative dielectric constant of silicon) is converted into the film thickness L ′ corresponding to silicon, and then y = As log ₁₀ L ′, Equation 1, Equation 2, Equation 5, and Equation 6 may be applied.

ところで、本発明の半導体不揮発装置のメモリセルは、高集積化されることを想定しており、微細メモリセルであることや、図４のように構成した場合の非線形素子の側面部の影響について考慮しておくことが非常に重要である。隣接メモリセル間には、絶縁膜が埋め込まれるのが一般的であるが、絶縁膜中や絶縁膜／パンチスルーダイオード界面近傍に固定電荷が存在すると、この電荷によってパンチスルーダイオード部の空乏層が影響を受ける。   By the way, it is assumed that the memory cell of the semiconductor nonvolatile device of the present invention is highly integrated, and is a fine memory cell, and the influence of the side surface portion of the nonlinear element when configured as shown in FIG. It is very important to consider. In general, an insulating film is embedded between adjacent memory cells. However, when a fixed charge exists in the insulating film or in the vicinity of the insulating film / punch-through diode interface, a depletion layer in the punch-through diode portion is formed by this charge. to be influenced.

たとえば、パンチスルーダイオードの半導体層がｐ型、絶縁膜中の固定電荷が正電荷である場合、ｐ型半導体層の側面部が空乏化されてしまう問題が生じる。これによって、実効的な素子面積の低下、部分的なエネルギー障壁の低下や、さらには、第１導電体と第２導電体の導通が起こってしまう可能性がある。また、データ書き込み時に隣接メモリセル間に電位差が生じた際にも、同様の影響を受ける。この影響は、隣接メモリセル間の距離が短くなる高集積メモリで影響が大きくなる。   For example, when the semiconductor layer of the punch-through diode is p-type and the fixed charge in the insulating film is positive charge, there arises a problem that the side surface of the p-type semiconductor layer is depleted. As a result, there is a possibility that the effective element area is reduced, the energy barrier is partially reduced, and further the conduction between the first conductor and the second conductor occurs. In addition, when a potential difference is generated between adjacent memory cells during data writing, the same influence is exerted. This effect is significant in highly integrated memories where the distance between adjacent memory cells is shortened.

半導体層１４側面部の影響を考慮していない上記の計算結果では、例えば数１では、ドーパント濃度の下限は１０^１７ｃｍ^−３程度となっている。この場合、例えば、側面部の固定電荷面密度が１０^１０ｃｍ^−２のとき、最大で１ｎｍの空乏層が半導体層側面に形成される。この程度であれば大きな問題は生じないとも考えられるが、固定電荷面密度が１０^１０ｃｍ^−２というのは、かなり小さい場合であり、絶縁膜の成膜方法によっては、もっと大きくなる虞がある。 In the above calculation result in which the influence of the side surface portion of the semiconductor layer 14 is not considered, for example, in Equation 1, the lower limit of the dopant concentration is about 10 ¹⁷ cm ⁻³ . In this case, for example, when the fixed charge surface density of the side surface portion is 10 ¹⁰ cm ⁻² , a depletion layer having a maximum of 1 nm is formed on the side surface of the semiconductor layer. Although it is considered that no major problem occurs at this level, the fixed charge surface density of 10 ¹⁰ cm ⁻² is quite small, and may become larger depending on the method of forming the insulating film. .

上記計算結果の特性を得ようとする１つの方法は、半導体層１４のドーパント濃度を高めに設定することである。例えば、１０^１８ｃｍ^−３以上にするのが好ましい。或いは、半導体層の側面部だけ、例えば５ｎｍ程度以下の厚みだけ１０^１８ｃｍ^−３以上にしてもよい。また別の方法は、固定電荷があっても、半導体層が空乏化でなく、蓄積状態になるようにすることである。蓄積層は、空乏層に比べて薄く生じること、及び、第１導電体と第２導電体に対するエネルギー障壁は高くなることから問題を生じない。隣接メモリセル間の絶縁膜部の固定電荷が正になる成膜方法／条件を用いる場合は、半導体層１４をｎ型に（パンチスルーダイオードはｐｎｐ型に）し、絶縁膜部の固定電荷が負になる成膜方法／条件を用いる場合は、半導体層１４をｐ型に（パンチスルーダイオードはｎｐｎ型に）すればよい。 One method for obtaining the characteristics of the calculation result is to set the dopant concentration of the semiconductor layer 14 higher. For example, it is preferable to be 10 ¹⁸ cm ⁻³ or more. Alternatively, only the side surface of the semiconductor layer, for example, a thickness of about 5 nm or less may be 10 ¹⁸ cm ⁻³ or more. Another method is to allow the semiconductor layer to be in an accumulated state, not depleted, even when there is a fixed charge. Since the accumulation layer is thinner than the depletion layer and the energy barrier for the first conductor and the second conductor is high, no problem occurs. In the case of using a film forming method / condition in which the fixed charge of the insulating film portion between adjacent memory cells is positive, the semiconductor layer 14 is n-type (punch-through diode is pnp type), and the fixed charge of the insulating film portion is In the case of using a negative film forming method / condition, the semiconductor layer 14 may be p-type (punch-through diode is npn-type).

一般的に絶縁膜としてよく使われるシリコン酸化膜やシリコン窒化膜は正の固定電荷を持ちやすいため、ｐｎｐ型のパンチスルーダイオードが上記点から好ましい。一方、負の固定電荷を持ちやすいものとしては、アルミ酸化膜などが挙げられる。この場合は、ｎｐｎ型のパンチスルーダイオードが好ましい。正の固定電荷をもつ絶縁膜と負の固定電荷を持つ絶縁膜を共存するように用いる場合は、全体としての固定電荷の符号によってパンチスルーダイオードの種類を選択すればよい。このようにすることで、上記計算通りの遮断特性をもつパンチスルーダイオードからなるメモリセルを安定に形成することができる。   In general, a silicon oxide film or a silicon nitride film often used as an insulating film tends to have a positive fixed charge, and therefore, a pnp type punch-through diode is preferable from the above point. On the other hand, an aluminum oxide film or the like is likely to have a negative fixed charge. In this case, an npn punch-through diode is preferable. When an insulating film having a positive fixed charge and an insulating film having a negative fixed charge are used so as to coexist, the type of punch-through diode may be selected according to the sign of the fixed charge as a whole. By doing in this way, the memory cell which consists of a punch through diode with the interruption | blocking characteristic as the said calculation can be formed stably.

本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。   INDUSTRIAL APPLICABILITY The present invention can be used for a nonvolatile semiconductor memory device, and in particular, includes a variable resistance element in which a resistance state transitions due to voltage application and the resistance state after the transition is held in a nonvolatile manner. Is available.

１０： 第１電極
１１、３３： 可変抵抗体
１２： 第２電極
１３、３２： 第１導電体（高濃度半導体層）
１４、３１： 半導体層
１５： 第２導電体（高濃度半導体層）
２０、３０： ワード線
２１、３４： ビット線
１００： 本発明に係る不揮発性半導体記憶装置（本発明装置）
１０１、１０１ａ〜１０１ｅ： メモリセルアレイ
１０２： ビット線デコーダ
１０３： ワード線デコーダ
１０４： 読み出し回路
１０５： 電圧スイッチ回路
１０６： 電圧発生回路
１０７： 制御回路
１０８： 制御信号線
１０９： アドレス線
１１０： データ線
Ｂ１〜Ｂｍ： ビット線
Ｃ_１１〜Ｃ_ｍｎ： メモリセル
Ｃｏｆｆ： カットオフ比
Ｌ： 半導体層の膜厚
Ｎｄ： 半導体層のドーパント濃度
Ｒ_１１〜Ｒ_ｍｎ： 可変抵抗素子
Ｓ_１１〜Ｓ_ｍｎ： 非線形素子
Ｗ１〜Ｗｎ： ワード線
10: First electrode 11, 33: Variable resistor 12: Second electrode 13, 32: First conductor (high concentration semiconductor layer)
14, 31: Semiconductor layer 15: Second conductor (high concentration semiconductor layer)
20, 30: Word line 21, 34: Bit line 100: Nonvolatile semiconductor memory device according to the present invention (device of the present invention)
101, 101a to 101e: Memory cell array 102: Bit line decoder 103: Word line decoder 104: Read circuit 105: Voltage switch circuit 106: Voltage generation circuit 107: Control circuit 108: Control signal line 109: Address line 110: Data line B1 to Bm: the bit line _C 11 _{-C mn:} memory cells Coff: cutoff ratio L: thickness of the semiconductor layer Nd: semiconductor layer of dopant concentration _R 11 _{to R mn:} variable resistive element _S 11 _{to S mn:} nonlinear element W1 ~ Wn: Word line

Claims (5)

第１電極、第２電極、及び、前記第１電極及び前記第２電極間に狭持された可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、
第１導電体と第２導電体の間に半導体層を挟持してなる非線形素子と、を備え、
前記可変抵抗素子と前記非線形素子が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、所定の基準電位を、
列方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として所定の書き換え電圧を、
行方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、
列方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、夫々印加するように構成され、
前記第１導電体及び前記第２導電体は、夫々、前記半導体層と逆の導電型であり、ドーパント濃度が前記半導体層よりも高い高濃度半導体層から構成され、
前記高濃度半導体層が、前記半導体層と接し、
前記半導体層のシリコンに換算した膜厚をＬ［ｎｍ］、前記半導体層のドーパント濃度をＮｄ［ｃｍ^−３］として、ｙ＝ｌｏｇ_１０Ｌ、ｘ＝ｌｏｇ_１０Ｎｄとしたとき、
ｙ≧ a_０＋ a_１ ｘ ＋ a_２ｘ^２ ＋ a_３ ｘ^３ の関係式を満たし、
ａ_０＝８．９８５×１０^２、
ａ_１＝−１．４５６×１０^２、
ａ_２＝７．８９９、
ａ_３＝−０．１４３３、及び、
１０^１７≦Ｎｄ≦１０^１９であることを特徴とする不揮発性半導体記憶装置。 A first resistor, a second electrode, and a variable resistor sandwiched between the first electrode and the second electrode, and a resistance by applying a voltage between the first electrode and the second electrode A variable resistance element in which a state transitions between two or more different states, and one resistance state after the transition is held in a nonvolatile manner;
A non-linear element comprising a semiconductor layer sandwiched between a first conductor and a second conductor,
A memory cell array in which a plurality of memory cells in which the variable resistance element and the nonlinear element are connected in series by connecting the second electrode and the first conductor are arranged in a matrix in the row and column directions, respectively. A non-volatile semiconductor memory device comprising:
When selecting a selected memory cell to be rewritten from among the memory cells in the memory cell array, and rewriting information stored in the selected memory cell,
A predetermined reference potential is applied to either the first electrode or the second conductor of the memory cell selected in the row direction.
A predetermined rewrite voltage with reference to the reference potential is applied to either the first electrode or the second conductor of the memory cell selected in the column direction.
Either the first electrode or the second conductor of the memory cell that is not selected in the row direction has the same polarity as the rewrite voltage with respect to the reference potential, and the absolute value of the voltage amplitude is equal to the rewrite voltage. Half the voltage,
Either the first electrode or the second conductor of the memory cell that is not selected in the column direction has the same polarity as the rewrite voltage with the reference potential as a reference, and the absolute value of the voltage amplitude is equal to the rewrite voltage. Configured to apply half the voltage,
The first conductor and the second conductor are each composed of a high-concentration semiconductor layer having a conductivity type opposite to that of the semiconductor layer and having a dopant concentration higher than that of the semiconductor layer,
The high-concentration semiconductor layer is in contact with the semiconductor layer;
When the thickness of the semiconductor layer converted to silicon is L [nm], the dopant concentration of the semiconductor layer is Nd [cm ⁻³ ], and y = log ₁₀ L, x = log ₁₀ Nd,
satisfy the relational expression y ≧ a ₀ + a ₁ x + a ₂ x ² + a ₃ x ³
a ₀ = 8.985 × 10 ²
a ₁ = −1.456 × 10 ² ,
a ₂ = 7.899,
a ₃ = −0.1433, and
10 ¹⁷ ≦ Nd ≦ 10 ¹⁹ A nonvolatile semiconductor memory device, ｙ≦ ｂ_０＋ ｂ_１ ｘ ＋ ｂ_２ ｘ^２ ＋ ｂ_３ ｘ^３ の関係式を満たし、
ｂ_０＝−１．３８１×１０^２、
ｂ_１＝２．３４０×１０^１、
ｂ_２＝−１．２７７、及び、
ｂ_３＝２．２７４×１０^−２であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。 satisfying the relational expression of y ≦ b ₀ + b ₁ x + b ₂ x ² + b ₃ x ³ ,
b ₀ = −1.381 × 10 ² ,
b ₁ = 2.340 × 10 ¹ ,
b ₂ = −1.277 and
The nonvolatile semiconductor memory device according to claim 1, wherein b ₃ = 2.274 × 10 ⁻² . 第１電極、第２電極、及び、前記第１電極及び前記第２電極間に狭持された可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、
第１導電体と第２導電体の間に半導体層を挟持してなる非線形素子と、を備え、
前記可変抵抗素子と前記非線形素子が前記第２電極と前記第１導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、所定の基準電位を、
列方向に選択された前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として所定の書き換え電圧を、
行方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか一方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、
列方向に非選択の前記メモリセルの前記第１電極または前記第２導電体の何れか他方に、前記基準電位を基準として前記書き換え電圧と同一極性で、電圧振幅の絶対値が前記書き換え電圧の半分の電圧を、夫々印加するように構成され、
前記第１導電体及び前記第２導電体は、夫々、前記半導体層と逆の導電型であり、ドーパント濃度が前記半導体層よりも高い高濃度半導体層から構成され、
前記高濃度半導体層が、前記半導体層と接し、
前記半導体層のシリコンに換算した膜厚をＬ［ｎｍ］、前記半導体層のドーパント濃度をＮｄ［ｃｍ^−３］として、ｙ＝ｌｏｇ_１０Ｌ、ｘ＝ｌｏｇ_１０Ｎｄとしたとき、
ｙ≧ ｃ_０ ＋ ｃ_１ ｘ ＋ ｃ_２ｘ^２ ＋ ｃ_３ ｘ^３ の関係式を満たし、
ｃ_０＝４．８２９×１０^３、
ｃ_１＝−７．７１７×１０^２、
ｃ_２＝４．１１６×１０^１、
ｃ_３＝−０．７３２３、及び、
１０^１８≦Ｎｄ≦１０^１９であることを特徴とする不揮発性半導体記憶装置。 A first resistor, a second electrode, and a variable resistor sandwiched between the first electrode and the second electrode, and a resistance by applying a voltage between the first electrode and the second electrode A variable resistance element in which a state transitions between two or more different states, and one resistance state after the transition is held in a nonvolatile manner;
A non-linear element comprising a semiconductor layer sandwiched between a first conductor and a second conductor,
A memory cell array in which a plurality of memory cells in which the variable resistance element and the nonlinear element are connected in series by connecting the second electrode and the first conductor are arranged in a matrix in the row and column directions, respectively. A non-volatile semiconductor memory device comprising:
When selecting a selected memory cell to be rewritten from among the memory cells in the memory cell array, and rewriting information stored in the selected memory cell,
A predetermined reference potential is applied to either the first electrode or the second conductor of the memory cell selected in the row direction.
A predetermined rewrite voltage with reference to the reference potential is applied to either the first electrode or the second conductor of the memory cell selected in the column direction.
Either the first electrode or the second conductor of the memory cell that is not selected in the row direction has the same polarity as the rewrite voltage with respect to the reference potential, and the absolute value of the voltage amplitude is equal to the rewrite voltage. Half the voltage,
Either the first electrode or the second conductor of the memory cell that is not selected in the column direction has the same polarity as the rewrite voltage with the reference potential as a reference, and the absolute value of the voltage amplitude is equal to the rewrite voltage. Configured to apply half the voltage,
The first conductor and the second conductor are each composed of a high-concentration semiconductor layer having a conductivity type opposite to that of the semiconductor layer and having a dopant concentration higher than that of the semiconductor layer,
The high-concentration semiconductor layer is in contact with the semiconductor layer;
When the thickness of the semiconductor layer converted to silicon is L [nm], the dopant concentration of the semiconductor layer is Nd [cm ⁻³ ], and y = log ₁₀ L, x = log ₁₀ Nd,
satisfying the relational expression y ≧ c ₀ + c ₁ x + c ₂ x ² + c ₃ x ³
c ₀ = 4.829 × 10 ³ ,
c ₁ = −7.717 × 10 ² ,
c ₂ = 4.116 × 10 ¹ ,
c ₃ = −0.7323, and
10 ¹⁸ ≦ Nd ≦ 10 ¹⁹ A nonvolatile semiconductor memory device, ｙ≦ ｄ_０ ＋ ｄ_１ ｘ ＋ ｄ_２ ｘ^２＋ ｄ_３ ｘ^３ の関係式を満たし、
ｄ_０＝−２．６４１×１０^２、
ｄ_１＝４．２３３×１０^１、
ｄ_２＝−２．２２５、及び、
ｄ_３＝３．８５６×１０^−２であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。 satisfying the relational expression of y ≦ d ₀ + d ₁ x + d ₂ x ² + d ₃ x ³
d ₀ = −2.641 × 10 ² ,
d ₁ = 4.233 × 10 ¹ ,
d ₂ = −2.225 and
The nonvolatile semiconductor memory device according to claim 3, wherein d ₃ = 3.856 × 10 ⁻² . 前記書き換え電圧が、５Ｖ以下であることを特徴とする請求項２又は４に記載の不揮発性半導体記憶装置。
The nonvolatile semiconductor memory device according to claim 2, wherein the rewrite voltage is 5 V or less.