JP2015015409A - 半導体装置 - Google Patents

Abstract

【課題】ゲート抵抗を低減しつつＣｇｄの増大を抑制し、もって半導体装置の高周波利得を向上させる。【解決手段】ＦＥＴの層構造が形成された基板１２７の上にパッド電極を備えたソース配線１００、パッド電極を備えたドレイン配線１０４、コンタクト１０６、ソース電極１０８、ドレイン電極１１０、第１のゲート電極１１２、第２のゲート電極１１４が形成されている。第１のゲート電極１１２および第２のゲート電極１１４の一方の端部は、信号入力部である第１のゲート配線１１６にて接続され、もう一方の端部は終端部である第２のゲート配線１１８にて接続されている。ソース配線１００およびドレイン配線１０４、第１のゲート電極１１２および第２のゲート電極１１４は、長手方向において互いに平行になるように配置されている。【選択図】図１

Description

本発明は、電界効果トランジスタを有する半導体装置に係り、とりわけ高周波信号を増幅する高周波増幅器に用いられる半導体装置に関する。

携帯電話機等の無線通信機器の基地局では、送信信号を増幅するために高周波増幅器が用いられる。高周波増幅器は制御部、入出力整合部、増幅素子などを有する。この高周波増幅器の高性能化のためには、信号を増幅する素子である増幅素子の特性がとりわけ重要である。

増幅素子は、内部整合回路と電界効果トランジスタ（以下、ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、およびそれらを実装するパッケージからなる。高周波増幅用途のＦＥＴでは、高周波帯における高利得化が極めて重要である。ＦＥＴの高周波利得が低い場合、所望の信号増幅率を得るために素子を多段に接続した多段アンプ構成とする必要がある。しかし、段数が増加すると消費電力が増大する、増幅素子や放熱装置の大型化により増幅器が肥大化する、各素子の段間の整合調整が複雑になり設計が煩雑化するなど、そのデメリットは大きい。すなわち、段数は少ない方が望ましく、ＦＥＴの高利得化は極めて重要である。一般的に高利得化に有利な構造として櫛型構造が挙げられる。ここで、櫛型構造について説明する。ＦＥＴにおいてゲート抵抗が大きいと、ゲートから入力される入力信号が減衰し、利得が減少する。櫛型構造では、ゲートのフィンガー長が短いＦＥＴを並列に多数接続することで、各フィンガーのゲート抵抗を低減している。なお、フィンガー数は要望される出力電力に応じて設計される。

櫛型構造では、フィンガー長を短くするほどゲート抵抗が減少するが、フィンガーを短くすると、所望の出力電力を得るために並列に接続するフィンガー数が増大する。すなわち、フィンガー長を短くすればするほどフィンガーと垂直な方向の素子の長さが長くなり、ＦＥＴを形成する半導体チップのアスペクト比は大きくなる。アスペクト比が大きすぎると、製造工程において搬送時にチップが割れるなどの不具合が生じる。また、半導体チップをパッケージに実装する際、その実装位置には一定の誤差があるが、チップの横幅が大きいほどワイヤー長の誤差も大きくなる。高周波動作時にはワイヤーのインダクタンス成分が無視できず、上記のようにワイヤー長の誤差が大きくなると、チップ内の位置によって入力インピーダンスが異なり、動作の均一性が損なわれる。すなわち、並列に接続したＦＥＴ間で電流密度の不均一が生じ、局所的に高温になる領域が生じるなどの不具合が発生する。このように、実用上選択できるアスペクト比には上限があるため、櫛型構造を採用してもゲート抵抗の低減には限界がある。一方で、無線通信分野においては通信周波数の一層の高周波化が加速しており、高周波帯での高利得化のため、ゲート抵抗の更なる低減が望まれている。

ゲート抵抗を低減する方法として、ゲート長を長くする（電極を太くする）、あるいは電極膜厚を増大するなどのアプローチが考えられる。しかし、ＦＥＴにおいてはゲート長が短いほど寄生容量が少なく、高周波利得が増大する。また、電極膜厚が厚いと微細加工が困難になり、ゲート長を短くすることができない。すなわち、前述のアプローチではゲート抵抗を下げることはできるが、長ゲート化により寄生容量が増大するため、高利得化の解決策にはなり得ない。

櫛型構造におけるゲート抵抗を低減する方法として、図１０に示す構造が提案されている(特許文献１)。図１０のＦＥＴは、並列に接続された各ゲート電極の入力端同士を接続するゲート配線パターンと、ゲート電極の終端部同士を接続するゲート配線パターンを備え、上記２つのゲート配線パターン同士を接続する給電線を具備する。給電線を設けることで信号をゲートの両端から入力せしめ、実効的なフィンガー長が短くし、実効ゲート抵抗を低減することができる。

特開平７−１４２５１２号公報

図７の従来技術では、ゲート電極の終端部同士を接続するゲート配線パターンがドレイン配線と交差し、ゲート−ドレイン間寄生容量（以下、Ｃｇｄ）が増大する。Ｃｇｄは出力端子であるドレイン配線から入力端子であるゲート電極への帰還経路を形成する。したがって、Ｃｇｄが大きいと増幅された出力信号が入力側に帰還し、高周波利得が低下する。よって、従来技術ではゲート抵抗の低減による高周波利得の改善がＣｇｄの増大により部分的に相殺され、十分な改善効果を得ることができないという課題を有する。

そこで、本発明はかかる課題に鑑み、ゲート抵抗を低減しつつＣｇｄの増大を抑制することで、良好な高周波利得を有するＦＥＴを提供することを目的とする。

上述の課題を解決するために、本発明のＦＥＴは、第一の方向と平行に配置された第一および第二のゲート電極と、前記第一の方向と垂直な第二の方向と平行に配置され、前記第一のゲート電極の一端と前記第二のゲート電極の一端とを電気的に接続する第一のゲート配線と、前記第二の方向と平行に配置され、前記第一のゲート電極の他端と、前記第二のゲート電極の他端とを電気的に接続する第二のゲート配線と、前記第一および第二のゲート電極の間に、第一の方向と平行に配置され、前記第一のゲート配線と前記第二のゲート配線とを電気的に接続する給電線と、前記給電線と前記第一のゲート電極の間に、第一の方向と平行に配置された第一のソース配線と、前記給電線と前記第二のゲート電極の間に、第一の方向と平行に配置された第二のソース配線とを備え、前記給電線の下方に位置する半導体層が不活性領域であり、前記第一および第二のゲート配線がいずれもドレイン配線と交差しないことを特徴とする。

本発明では、櫛型ＦＥＴのソース配線を第一および第二のソース配線に２分し、その間に給電線を設けることでソース配線と給電線が交差しない。給電線がソース配線と交差すると、ゲート−ソース間寄生容量（以下、Ｃｇｓ）が増大する。Ｃｇｓが増大すると、ゲートから入力された入力信号の一部が接地端子であるソース配線に漏洩するため、高周波利得が減少する。従って、Ｃｇｓの増大は望ましくない。上述のように、本発明では給電線の追加によるＣｇｓの増大を最小限に留めることが出来る。

また、給電線の下部に位置する半導体層が活性領域であると、活性領域を介して給電線とソース配線が電気的に結合し、Ｃｇｓが増大する。したがって、給電線の下方に位置する半導体層は不活性領域であることが望ましい。不活性領域は、例えばイオン注入によって半導体層を不活性化することで形成する。

さらに、上述のように、Ｃｇｄの増大は高周波利得の低下を招くため、望ましくない。本発明では、ドレイン配線とゲート配線が交差しないため、Ｃｇｄの増大を最小限にとどめることが出来る。

このように、本発明によれば、Ｃｇｓ、Ｃｇｄの増大を抑制しつつ、実効フィンガー長を短くし、ゲート抵抗を低減することができる。すなわち、ゲート抵抗の低減による高周波利得の改善がＣｇｓ、Ｃｇｄの増大により損なわれることがない。

なお、給電線は不活性半導体層上に直接形成しても良いが、ソース配線との電気的結合の遮蔽をより高めることでＣｇｓを一層低減するため、半導体層上に絶縁層を形成し、前記絶縁層上に給電線を形成してもよい。なお、絶縁層は特に限定されないが、酸化珪素や窒化珪素が好適である。

また、給電線はゲート電極と同一配線層である必要はない。給電線は低抵抗であるほどゲート抵抗の低減に有効であるため、例えばメッキ配線層で形成してもよい。メッキ配線層は微細加工が困難である反面、厚膜化による低抵抗化が容易であり、ゲート電極ほどの微細化が必要ない給電線には好適である。この場合、例えばゲート配線をゲート電極と同一配線層で形成し、コンタクトを介してゲート配線と給電線を接続してもよい。

またさらに、給電線を挟む第一および第二のソース配線幅は、必要に応じて適宜設計すればよい。例えば、ソースおよびドレイン配線幅が最大ドレイン電流によって規定される場合がある。すなわち、両電極に流れる電流が長期動作時の信頼性を確保できる電流密度以下になるように電極幅が設計される。ソースおよびドレイン配線に流れる電流値は概ね等しいため、従来の櫛形構造においては両電極の幅は概等しく設計される。本発明においてはソース配線を２分するため、第一および第二のソース配線の電極幅の和がドレイン配線幅に概等しくなるように設計すればよい。一方、ソースおよびドレイン配線の幅が電流密度ではなく放熱性によって規定される場合がある。すなわち、熱的要件が厳しい場合、放熱性が十分になるようにフィンガー間隔を大きく設計する場合がある。この場合、熱源を分散させるためにフィンガー間隔を大きくすることが重要であるため、電極幅は必ずしも大きくする必要はない。すなわち、本発明に係る第一および第二のソース配線の電極幅の和をドレイン配線幅よりも小さくすることで、給電線を配置したときのチップサイズの増大を最小限に抑制することができる。このように、電流密度要件および放熱要件を鑑みた上で、ソース配線幅を適宜設計すればよい。

本発明によれば、ゲート抵抗を低減しつつＣｇｄの増大を抑制でき、半導体装置の高周波利得を向上させることができる。

本発明の第１の実施形態に係る半導体装置の平面図である。 同半導体装置の断面図（図１のＡ−Ａ’線における断面図）である。 同半導体装置を並列接続した際の平面図である。 本発明の第２の実施形態に係る半導体装置の平面図である。 本発明の第３の実施形態に係る半導体装置の平面図である。 同半導体装置の断面図（図５のＡ−Ａ’線における断面図）である。 従来技術と本発明の第３の実施形態とにおける半導体装置の高周波利得特性を比較した図である。 本発明の第３の実施形態に係る半導体装置を並列接続した際の平面図である。 本発明の第４の実施形態に係る半導体装置の平面図である。 従来技術に係る半導体装置の平面図である。

以下、本発明の実施形態について、図面を参照しながら説明する。

なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。またさらに、特に限定されるものではないが、本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）半導体基板や高抵抗珪素基板、窒化ガリウムならびに砒化ガリウムを始めとする化合物半導体基板上に形成された半導体装置において、とりわけ好適である。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の平面図を図１に示し、図１におけるＡ−Ａ’線で切った断面図を図２に示す。

本発明の第１の実施形態に係る半導体装置は、ＦＥＴの層構造が形成された基板１２７（図１においては図示せず）の上にパッド電極を備えたソース配線１００、パッド電極を備えたドレイン配線１０４、コンタクト１０６、ソース電極１０８、ドレイン電極１１０、第１のゲート電極１１２、第２のゲート電極１１４が形成されている。第１のゲート電極１１２および第２のゲート電極１１４の一方の端部は、信号入力部である第１のゲート配線１１６にて接続され、もう一方の端部は終端部である第２のゲート配線１１８にて接続されている。第１のゲート配線１１６および第２のゲート配線１１８は、給電線１２２と接続され、さらにゲート電極パッド１２０に接続されている。給電線１２２の下方に位置する半導体層は、給電線とソースとの結合による寄生容量の増大を避けるため、例えばイオン注入を行い、高抵抗（半絶縁性、抵抗測定限界以下）である不活性層１２４とする。

ソース配線１００およびドレイン配線１０４、第１のゲート電極１１２および第２のゲート電極１１４は、長手方向において互いに平行になるように配置されている。すなわち、これらの配線は、いわゆる櫛型構造（フィンガー構造）となっている。

図１においては、Ａ−Ａ’線に沿って左側よりドレイン配線１０４、第１のゲート電極１１２、ソース配線１００、給電線１２２、ソース配線１００、第２のゲート電極１１４、ドレイン配線１０４が設けられている。給電線１２２より左側のドレイン配線１０４、第１のゲート電極１１２、ソース配線１００にて第１のＦＥＴ１２５が形成され、給電線１２２より右側のソース配線１００、第２のゲート電極１１４、ドレイン配線１０４にて第２のＦＥＴ１２６が形成されている。

図２に示すように、給電線１２２は不活性層１２４の上に形成されている。また、基板１２７の上には、層間絶縁膜１２８が形成されている。

上記構成によれば、櫛形構造の電極（または配線）パターンを備えた半導体装置について、ソース配線１００を２分し、この２分されたソース配線１００の間に第１のゲート電極１１２、第２のゲート電極１１４の給電線１２２を設けることで給電線１２２、ドレイン配線１０４、第１のゲート電極１１２および第２のゲート電極１１４について交差部をなくすことができるので、ゲート・ドレイン間容量Ｃｇｄを低減でき、それにより実効ゲート抵抗を低減することができる。

上記図１に示す半導体装置を並列接続した際の平面図を、図３に示す。

通常の櫛型構造のＦＥＴと同様に、本発明においても並列に接続するフィンガー数を適宜設計することで、所望の出力電力を得ることが出来る。この際、本発明によれば並列に接続するフィンガー数を増やしてもゲート配線とドレイン配線が交差することがなく、Ｃｇｄの増大を低減することができる。

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の平面図を図４に示す。

この第２の実施形態に係る半導体装置については、第１の実施形態に係る半導体装置に対し第１のゲート電極１１２と第２のゲート電極１１４とが中央で途切れ、第３のゲート電極１３２と第４のゲート電極１３４が形成されている点、第３のゲート電極１３２、第４のゲート電極１３４それぞれに対応してコンタクト１０６、ソース電極１０８、ドレイン電極１１０が設けられている点、第３のゲート電極１３２と第４のゲート電極１３４は第２のゲート配線１１８に接続されている点が異なる。なお、第１のゲート電極１１２、第２のゲート電極１１４と第３のゲート電極１３２、第４のゲート電極１３４との間には分離領域１３７が形成されている。

第３のゲート電極１３２とソース電極１０８、ドレイン電極１１０とで第３のＦＥＴ１３５が形成され、第４のゲート電極１３４とソース電極１０８、ドレイン電極１１０とで第４のＦＥＴ１３６が形成されている。

この第２の実施形態に係る半導体装置の詳細を述べると、ＦＥＴの層構造が形成された基板１２７（図４においては図示せず）の上にパッド電極を備えたソース配線１００、パッド電極を備えたドレイン配線１０４、コンタクト１０６、ソース電極１０８、ドレイン電極１１０、第１のゲート電極１１２、第２のゲート電極１１４が形成されている。第１のゲート電極１１２および第２のゲート電極１１４の端部は、信号入力部である第１のゲート配線１１６にて接続されている。第１のゲート配線１１６および第２のゲート配線１１８は給電線１２２と接続され、さらにゲート電極パッド１２０に接続されている。給電線１２２の下方に位置する半導体層は、給電線とソースとの結合による寄生容量の増大を避けるため、例えばイオン注入を行い、高抵抗（半絶縁性、抵抗測定限界以下）である不活性層１２４とする。

ソース配線１００およびドレイン配線１０４、第１のゲート電極１１２および第２のゲート電極１１４は、長手方向において互いに平行になるように配置されている。すなわち、これらの配線は、いわゆる櫛型構造（フィンガー構造）となっている。

図４においては、Ａ−Ａ’線に沿って左側よりドレイン配線１０４、第１のゲート電極１１２、ソース配線１００、給電線１２２、ソース配線１００、第２のゲート電極１１４、ドレイン配線１０４が設けられている。給電線１２２より左側のドレイン配線１０４、第１のゲート電極１１２、ソース配線１００にて第１のＦＥＴ１２５が形成され、給電線１２２より右側のソース配線１００、第２のゲート電極１１４、ドレイン配線１０４にて第２のＦＥＴ１２６が形成されている。

本実施形態においては、第１の実施形態における第一および第二のソース電極と、第一および第二のドレイン電極と、第一および第二のゲート電極をそれぞれ不活性領域で二分する。第１の実施形態ではゲート電極の両端が給電線によって接続されるため、電気的に閉じた閉ループ回路が形成される。このような閉ループ回路が形成されると、ＦＥＴの構造等によっては、ゲートの一端から入力された信号Ａと、ゲートの他端から入力された信号Ｂがゲート電極上で重畳されることにより、動作の安定性が低下することがある。例えば、信号Ａと信号Ｂの位相が逆位相の場合、信号が弱めあうことによって高周波利得が減少する。本実施形態においてはこのような閉ループ回路に起因した動作不安定性を抑制することができる。なお、本実施形態においては第１の実施形態に比べ、同一ゲート幅で比べたときにチップサイズが大きくなる。したがって、実施形態１の構成において安定な動作が得られる場合、本実施形態を用いる必要はない。

（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の平面図を図５に示し、図５におけるＡ−Ａ’線で切った断面図を図６に示す。

図６に示すように、給電線１２２は層間絶縁膜１２８上に形成される。これにより、ソース配線１００との結合をより低減し、Ｃｇｓの増大を最小限に留めることができる。

また、給電線を例えばメッキ層などの上層配線で形成した場合、給電線の抵抗を低減し、実効ゲート抵抗を一層低減することができる。前述の通り、ゲート電極層はゲート電極の微細加工のため、電極膜厚を厚くすることが困難であり、比較的大きな配線抵抗を有する。そこで、給電線をゲート電極よりも上層の低抵抗配線層で形成することで、給電線の抵抗を低減することができる。なお、本実施形態では、給電線はコンタクトを介して第一および第二のゲート配線と接続される。

図７に本実施形態にかかる半導体装置と従来技術にかかる半導体装置の高周波利得の比較を示す。測定したＦＥＴのゲート幅は０．８ｍｍ、周波数は２．１４ＧＨｚである。本発明により高周波利得が改善していることが分かる。

上記図５に示す半導体装置を並列接続した際の平面図を、図８に示す。

なお、第３の実施形態と第２の実施形態とは組み合わせて実施しても良い。

（第４の実施形態）
図９に本発明の半導体装置を用いた高周波増幅器の平面図を例示する。高周波増幅器はパッケージ２０２に半導体基板２０８と入力整合基板２０６と出力整合基板２１０を搭載して成る。パッケージには入力端子２００と出力端子２１６を備える。半導体基板上には本発明にかかる増幅素子であるＦＥＴが形成される。入力整合基板と入力端子間はワイヤー２０４で電気的に接続される。同様に、出力整合基板と出力端子間はワイヤー２０４で電気的に接続される。また、半導体基板はゲート電極に接続された入力端子と、ドレイン電極に接続された出力端子を備える。上記入力端子と、半導体基板の入力端子はワイヤー２０４で電気的に接続される。同様に、上記出力端子と、半導体基板の出力端子はワイヤー２０４で電気的に接続される。また、ソース配線はビア２１８により接地される。

入力整合基板上には入力整合回路パターン２１２が形成される。同様に、出力整合基板上には出力整合回路パターン２１４が形成される。入出力整合回路パターンは配線層で形成され、所望の入出力インピーダンスが得られるよう、配線幅、配線長が設計される。前述の通り、高出力化と高利得化を両立するため、短フィンガーのＦＥＴを多数並列に接続するため、半導体基板のアスペクト比は大きくなることが多い。入出力整合基板は、入出力端子とＦＥＴの入出力インピーダンスを整合させるために具備される。一般に、入出力基板では、配線幅を徐々に変化させることで、入出力端子と半導体基板の長手方向の長さの差分による高周波信号の伝達経路の不均一性を最小化する工夫がなされる。しかし、完全に均一化することは困難であり、ＦＥＴのアスペクト比には上限がある。また、アスペクト比が大きいと、基板実装工程の製造バラつきによりワイヤー長が変化しやすくなる。例えば、入力整合基板が入力端子に対して平行に実装される場合、入力端子と入力整合基板を接続するワイヤー長は均等になる。しかし、実装時のばらつきにより、入力整合基板が入力端子に対して平行に対向しない場合、ワイヤー長に差分が生じ、その差分は入力整合基板の長辺が長いほど大きくなる。ワイヤー長が異なると、入力インピーダンスが変わる。したがって、ワイヤー長のばらつきによりＦＥＴの動作が不均一になる。このような不均一性は、局所的な発熱や位相バラつきに利得の低下ならびに発振による誤作動などを招くため、望ましくない。すなわち、実用上選択できるフィンガー長には下限があるが、本発明によれば、同一のフィンガー長であっても実効的なゲート抵抗を低減し、かつＣｇｄの増大を抑制するため、高利得化が可能となる。

なお、１ＧＨｚ以下など、比較的周波数が低い領域で使用する場合は入出力整合基板を省略する場合がある。このような場合においても、入出力端子と半導体基板間のワイヤー長の製造バラつきによる上記の課題は同一である。すなわち、入出力整合基板の有無で本発明の有用性は変わらない。

なお、以上の実施形態は適宜組み合わせて実施しても良い。また、以上の実施形態における説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。

本発明は、移動体通信用基地局の高周波増幅器等に用いられる半導体装置として有用である。

１００ ソース配線
１０４ ドレイン配線
１０６ コンタクト
１０８ ソース電極
１１０ ドレイン電極
１１２ 第１のゲート電極
１１４ 第２のゲート電極
１１６ 第１のゲート配線
１１８ 第２のゲート配線
１２０ ゲート電極パッド
１２２ 給電線
１２４ 不活性層
１２５ 第１のＦＥＴ
１２６ 第２のＦＥＴ
１２７ 基板
１２８ 層間絶縁膜
１３２ 第３のゲート電極
１３４ 第４のゲート電極
１３５ 第３のＦＥＴ
１３６ 第４のＦＥＴ
１３７ 分離領域
１４１ 入力端子
１４２ ゲート端子
１４３ ドレイン端子
１４４ 出力端子
１４５ ワイヤー
２００ 入力端子
２０２ パッケージ
２０４ ワイヤー
２０６ 入力整合基板
２０８ 半導体基板
２１０ 出力整合基板
２１２ 入力整合回路パターン
２１４ 出力整合回路パターン
２１６ 出力端子
２１８ ビア

Claims (3)

1. 半導体基板上に形成された電界効果トランジスタであって、
   第一の方向と平行に配置された第一および第二のゲート電極と、
   前記第一の方向と垂直な第二の方向と平行に配置され、前記第一のゲート電極の一端と、
   前記第二のゲート電極の一端とを電気的に接続する第一のゲート配線と、
   前記第二の方向と平行に配置され、前記第一のゲート電極の他端と、前記第二のゲート電極の他端とを電気的に接続する第二のゲート配線と、
   前記第一および第二のゲート電極の間に、第一の方向と平行に配置され、前記第一のゲート配線と前記第二のゲート配線とを電気的に接続する給電線と、
   前記給電線と前記第一のゲート電極の間に、第一の方向と平行に配置された第一のソース電極と、
   前記給電線と前記第二のゲート電極の間に、第一の方向と平行に配置された第二のソース電極とを備え、
   前記給電線の下方に位置する半導体層が不活性領域であり、
   前記第一および第二のゲート配線がいずれもドレイン電極と交差しないことを特徴とする半導体装置。
2. 半導体基板上に形成された電界効果トランジスタであって、
   第一の方向と平行に配置された第一、第二、第三および第四のゲート電極と、
   前記第一の方向と垂直な第二の方向と平行に配置された不活性領域と、
   前記第二の方向と平行に配置され、前記第一のゲート電極の一端と、前記第二のゲート電極の一端とを電気的に接続する第一のゲート配線と、
   前記第二の方向と平行に配置され、前記第三のゲート電極の一端と、前記第四のゲート電極の一端とを電気的に接続する第二のゲート配線と、
   前記第一および第三のゲート電極と、前記第一および第三のゲート電極との間に、第一の方向と平行に配置され、前記第一のゲート配線と前記第二のゲート配線とを電気的に接続する給電線と、
   前記給電線と前記第一のゲート電極の間に、第一の方向と平行に配置された第一のソース電極と、
   前記給電線と前記第二のゲート電極の間に、第一の方向と平行に配置された第二のソース電極と、
   前記給電線と前記第三のゲート電極の間に、第一の方向と平行に配置された第三のソース電極と、
   前記給電線と前記第四のゲート電極の間に、第一の方向と平行に配置された第四のソース電極とを備え、
   前記給電線の下方に位置する半導体層が不活性領域であり、
   前記第一および第二のゲート電極の他端と、前記第三および第四のゲート電極の他端がいずれも前記不活性領域の上にあり、
   前記第一および第二のゲート配線がいずれもドレイン電極と交差しないことを特徴とする半導体装置。
3. 請求項１または２記載の半導体装置において、
   前記給電線が絶縁膜上に形成されたことを特徴とする半導体装置。