JP2015005672A - 酸化物トランジスタ - Google Patents

Abstract

【課題】ゲート電極に銅を用いて、良好なＴＦＴ特性が得られる酸化物トランジスタを提供する。
【解決手段】ゲート電極５、ゲート絶縁膜７、酸化物半導体膜９、ソース電極１５及びドレイン電極１７を含み、前記ゲート電極５が少なくとも銅を含み、Ｓ値が０．２以下、オフ電流が１×１０^−１５Ａ／μｍ以下、Ｖｔｈが０Ｖ以上１．０Ｖ以下である酸化物トランジスタ。
【選択図】図１

Description

本発明は、酸化物トランジスタ及びそれを含む積層体に関する。

近年、酸化物半導体を用いて液晶や有機ＥＬ素子を駆動させる技術が広まっている。また、酸化物半導体はその移動度の高さを利用して、低温ポリシリコン（ＬＴＰＳ）と同様に、パネル表示だけでなく、映像信号を制御する回路（ゲートドライバ、デマルチプレクサ、シグナルドライバ）、又はタッチセンサー等のドライバに適用し、パネルの軽量化や生産工程の簡略化を図ることができる。

一方、集積回路に目を向けると、配線抵抗や寄生容量の増大による信号遅延や消費電力の増大により、ムーアの法則に従う従来の集積化技術に対して懸念は年々高まる一方である。
そこで、積層された極めて薄いチップ間と微細な金属マイクロバンプを介して接続する３次元集積化技術が、素子の微細化に頼るこれまでの半導体微細化限界を打破できる革新的な技術として期待されている。そして、この配線工程に、従来の抵抗やコンデンサ程度の機能に加え、トランジスタ機能を設けて、電圧変換や消費電力を低減する技術が注目されている。配線工程にトランジスタが搭載できるようになったのは、酸化物半導体のような比較的低温で作製可能な材料の出現と、低温プロセス技術の発展によるところが大きい。

また、パワーデバイスの分野では、「高耐電圧」「大電流化」「高耐熱化」が製品に求められている。例えば、ＧａＮ系電子デバイスは，従来のＳｉ系電子デバイスと比較し，高耐圧，低オン抵抗が実現できる可能性があり，電源の高効率化，小型化に大きく貢献するものと期待されている。ＧａＮを用いたパワーデバイスとしてＨＦＥＴ（ヘテロ接合電界効果トランジスタ）がある。ＨＦＥＴは、ＳｉＣ基板上に、緩衝層であるＡｌＮ層、ＧａＮ層、ＡｌＧａＮ層が積層され、ＡｌＧａＮ層上にソース電極、ゲート電極、及びドレイン電極が設けられた構造を有する。また、ＧａＮ層及びＡｌＧａＮ層のバンドギャップの違いにより、ＧａＮ層及びＡｌＧａＮ層の界面に高濃度の二次元電子ガス層が形成される。二次元電子ガス層の伝導帯はフェルミ準位よりエネルギー準位が低くなるため、ＨＦＥＴでは二次元電子ガス層がチャネルとなり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオン状態となり、駆動回路や保護回路が複雑になるため問題となっている。パワーデバイスをノーマリーオフ化させるために単純に電子濃度を減少させると、今度は素子の抵抗が増加するため、ノーマリーオフ化と低抵抗化の両立は非常に困難である。またデバイス構造を工夫してノーマリーオフ化を実現しようとする試みもなされているが、デバイスの構造が複雑化して製造コストが増大するといった問題がある。そこで、消費電力の増加を招くことなく、オフの状態を実現することのできる半導体装置を提供するものとして、パワートランジスタに電気的に接続するスイッチング用電界効果トランジスタをキャリア濃度の小さな酸化物半導体で構成する技術が開示されている（特許文献１，２）。

特開２０１３−３８３４９号公報 特開２０１２−２５６８５５号公報

このように、集積回路やパワーデバイスの機能追加として酸化物半導体を使う場面が増えているが、そのためには、銅配線を使いこなすことができれば、配線遅延の防止、大電流化などが実現できる。しかしながら、銅は導電性に優れる一方で密着性や耐熱性に劣り、使いこなしが難しい。さらに、マイグレーションによって絶縁膜と反応・拡散する恐れがある。その結果、リーク電流の発生や、薄膜トランジスタ（ＴＦＴ）のスイッチング性能を表すＳ値の劣化が発生する。Ｓ値が大きいと、オンからオフに切り替える際に高いゲート電圧をかける必要があり、消費電力が大きくなるおそれがある。

以上のことから、銅配線をゲート電極として適用するためには、３５０℃以下の低温で、酸化シリコン以外のパッシベーション性に優れた絶縁膜を成膜する必要があった。さらに当該絶縁膜上にスパッタする酸化物半導体も、３５０℃以下の低温プロセスで行う必要があった。しかしながら、３５０℃以下の条件で得られた絶縁膜や酸化物半導体膜は未結合手や残留水素が多く存在するため、オフ電流が高くなり、Ｓ値も劣化しやすい。このためＯｎ／Ｏｆｆのスイッチング特性が変わり、設定した電源電圧での動作が困難になるという課題があった。

本発明の目的は、ゲート電極に銅を用いて、良好なＴＦＴ特性が得られる酸化物トランジスタを提供することで、集積回路やパワーデバイスの高機能化をオンチップ構造で実現することにある。

本発明によれば、以下の酸化物トランジスタ等が提供される。
１．ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース電極及びドレイン電極を含み、前記ゲート電極が少なくとも銅を含み、
Ｓ値が０．２以下、オフ電流が１×１０^−１５Ａ／μｍ以下、Ｖｔｈが０Ｖ以上１．０Ｖ以下である酸化物トランジスタ。
２．前記ゲート絶縁膜が、ＳｉＯ_ｘを含まない１に記載の酸化物トランジスタ。
３．前記ゲート絶縁膜が、Ａｌ、Ｔａ、Ｈｆ、Ｙ、Ｚｒ及びＳｉから選ばれる１種以上と、酸素及び／又は窒素との反応物を含む１又は２に記載の酸化物トランジスタ。
４．前記ゲート絶縁膜が、ＳｉＯ_ｘを含まない膜と、ＳｉＯ_２を含む膜と、を含む積層体である１〜３のいずれかに記載の酸化物トランジスタ。
５．前記酸化物半導体膜が、Ｉｎ，Ｇａ，Ｚｎ，Ａｌ及びＳｎから選ばれる１種以上と、酸素を含む１〜４のいずれかに記載の酸化物トランジスタ。
６．前記酸化物半導体膜の水素濃度が、前記ゲート絶縁膜の水素濃度よりも高い１〜５のいずれかに記載の酸化物トランジスタ。
７．前記酸化物半導体膜の水素濃度が、５×１０^２０ａｔｍ／ｃｍ^３以上、１×１０^２２ａｔｍ／ｃｍ^３以下であり、前記ゲート絶縁膜の水素濃度が、１×１０^１６ａｔｍ／ｃｍ^３以上、５×１０^２０ａｔｍ／ｃｍ^３以下である１〜６のいずれかに記載の酸化物トランジスタ。
８．半導体デバイス層を有する半導体基板を少なくとも２つ積層した構造を有し、前記半導体基板のうち少なくとも１つが１〜７のいずれかに記載の酸化物トランジスタを含む積層体。

本発明によれば、ゲート電極に銅を用いて、良好なＴＦＴ特性が得られる酸化物トランジスタが提供できる。

実施例１で製造した装置の概略を示す図である。

本発明の酸化物トランジスタは、ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース電極及びドレイン電極を含み、ゲート電極が少なくとも銅を含む。また、Ｓ値が０．２以下、オフ電流が１×１０^−１５Ａ／μｍ以下、Ｖｔｈが０Ｖ以上１．０Ｖ以下である。
本発明のトランジスタの構成として、例えば、ソース電極とドレイン電極の間に、酸化物半導体膜が介在してチャネル層として機能する構成が挙げられる。ソース電極、ドレイン電極、酸化物半導体膜と、ゲート電極の間に、ゲート絶縁膜が設けることができる。

例えば、絶縁膜に、Ａｌ、Ｔａ、Ｈｆ、Ｙ、Ｚｒ、Ｓｉから選ばれる１種以上と酸素及び又は窒素との反応物と用い、酸化物半導体に、Ｉｎ，Ｇａ，Ｚｎ，Ａｌ，Ｓｎから選ばれる１種以上を用いることで、上記のトランジスタが得られる。

本発明の酸化物トランジスタは、後プロセスに制約のある銅ゲート電極を用いてもＳ値等の動作特性に優れるため、高速動作が求められるドライバ回路に適用することができる。また、プラスチック基板やフィルム基板に搭載したＬＣＤやＯＬＥＤのドライバ回路としても使用することができる。さらに、シリコン半導体によって作成したインバータ回路、不揮発性メモリ、電圧変換回路等の制御用として、銅をゲート配線したＴＦＴを酸化物半導体としてオンチップで搭載することができる。
以下、本発明の酸化物トランジスタの各層について説明する。

［ゲート電極］
本発明の酸化物トランジスタは、酸化物半導体を駆動するゲート電極に銅を含む。銅は純銅でもよいし、Ｍｎ等を含む合金でもよい。また、銅の拡散を防止するバリアメタルとして、ゲート電極にＴｉやＳｉ（キャップメタル）を積層してもよいが、合金やキャップメタル付の銅は導電性の低下やプロセスの増加を招く場合があるため、純銅を使用することが好ましい。ゲート電極として、銅配線又は銅合金配線を用いることができる。

［ゲート絶縁膜］
ゲート絶縁膜に用いる材料としては、銅拡散の抑制作用に優れた材料が好ましく、ＳｉＯ_ｘ以外の材料が好ましい。具体的には、Ａｌ、Ｔａ、Ｈｆ、Ｙ、Ｚｒ及びＳｉから選ばれる１種以上と酸素及び／又は窒素との反応物が好ましく、Ａｌ_２Ｏ_３やＳｉＮ_ｘが好ましい。これらの材料であると、Ｓ値、オフ電流及びＶｔｈに優れるＴＦＴが得られる。
また、ゲート絶縁膜は２層以上からなる積層体としてもよく、この場合、上記の材料を含む膜とＳｉＯ_ｘを含む膜との積層体としてもよい。
尚、本願明細書において、ＳｉＯ_ｘとはシリコン酸化物、ＳｉＮ_ｘとはシリコン窒化膜を意味し、いずれも量論比からずれることがあるためｘと記載している。

また、スケーリング則による薄膜化に限界がある場合は、Ｈｉｇｈ−Ｋ膜（高誘電率膜）で膜厚を増やしてもよい。ただし、シリコン単結晶との界面に接する場合は安定なシリコン酸化膜の方がよく、薄い酸化膜との積層構造としてＨｆＳｉＯ（Ｎ）／ＳｉＯ_２やＨｆＡｌＯ（Ｎ）／ＳｉＯ_２等の組合せが好ましい。

これらの材料はプラズマＣＶＤ，ＣＡＴ−ＣＶＤ、光−ＣＶＤ、マイクロ波―ＣＶＤ、ＭＯ−ＣＶＤ、ＩＣＰ−ＣＶＤ，ＡＬＤ法等によって堆積することができる。

ゲート絶縁膜中に存在する水素の濃度は５×１０^２０ａｔｍ／ｃｍ^３以下であることが好ましい。成膜プロセス上、水素濃度は通常１×１０^１６ａｔｍ／ｃｍ^３以上である。
５×１０^２０ａｔｍ／ｃｍ^３以下であると、ゲートリークを招くことなく、酸化物半導体側にドナーとして作用せず、Ｖｔｈシフトを招く要因とならない。

ゲート絶縁膜中の水素濃度は、より好ましくは１×１０^１ａｔｍ／ｃｍ^３以上、１×１０^２０ａｔｍ／ｃｍ^３以下である。
ゲート絶縁膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ）で測定する。具体的には、実施例に記載の方法により測定する。

尚、必要以上の水素混入を防止できるゲート絶縁膜の成膜方法として、原子層成長法（ＡＬＤ）や誘導結合型プラズマ化学気相蒸着（ＩＣＰ−ＣＶＤ）が挙げられ、ＡＬＤによって成膜されたＡｌ_２Ｏ_３や、ＩＣＰ−ＣＶＤによって成膜されたＳｉＮｘ等が好ましい。

［酸化物半導体膜］
酸化物半導体膜の材料としては、Ｉｎ，Ｇａ，Ｚｎ，Ａｌ及びＳｎから選ばれる１種以上と酸素を含む酸化物半導体が好ましい。これらの材料であると、Ｓ値、オフ電流及びＶｔｈに優れるＴＦＴが得られる。
また、Ｓ値を急峻にする観点からインジウム錫亜鉛酸化物（ＩＴＺＯ）系材料が好ましい。安定性を向上するためにＧａやＡｌを添加する場合は、Ｉｎの濃度は４０原子％（ａｔ％）以上、Ｇａの濃度は３０ａｔ％以下、Ａｌの濃度は２０ａｔ％以下が好ましい。

また、酸化物半導体膜には結晶化させた酸化物半導体を用いることもでき、例えば、インジウム錫亜鉛酸化物（ＩＧＯ）（例えばＩｎ：Ｇａ（原子比）＝９５：５）やインジウム亜鉛酸化物（ＩＺＯ（登録商標））（例えばＩｎ：Ｚｎ（原子比）＝９５：５）等、４００℃以下で結晶化する材料が好ましい。
Ｃ軸配向させてもよいが、一般的にプロセス温度５００℃以上が必要となるため、オーブンやホットプレート等基板毎加熱する方法は好ましくない。ランプアニールやレーザー結晶化等、酸化物半導体以外の部分が４００℃以下に抑えられる方式であれば使用可能である。

酸化物半導体膜中に存在する水素の濃度は、５×１０^２０ａｔｍ／ｃｍ^３以上、１×１０^２２ａｔｍ／ｃｍ^３以下であることが好ましい。水素濃度が５×１０^２０ａｔｍ／ｃｍ^３以上であると、外部からの水素の侵入による変動が小さく、動作信頼性が保てる。水素濃度が１×１０^２２ａｔｍ／ｃｍ^３以下であると、ドナーして作用することなくオフ電流が増加しない。
酸化物半導体膜中の水素濃度は、１×１０^２１ａｔｍ／ｃｍ^３以上、１×１０^２２ａｔｍ／ｃｍ^３以下であることが好ましい。

また、酸化物半導体膜の水素濃度は、絶縁膜の水素濃度よりも高いと好ましい。酸化物半導体膜の水素濃度が絶縁膜より高いと、熱力学的に安定であり、経時変化を防止することができる。

［ソース・ドレイン電極］
ソース・ドレイン電極に用いる材料としては、Ｃｕをはじめ、Ａｌ、Ｍｏ、Ｔｉ、Ｗ、Ｃｒ、ＩＴＯ、ＩＺＯ等を用いることができる。ＡｌやＣｕを用いる場合、ヒロックを防止するため、ＭｏやＴｉをコンタクト層としてもよい。
単層、積層に関わらず、酸化物半導体と接触する金属材料は、酸化物半導体と仕事関数が近いことが要求され、４．２〜４．８ｅＶの範囲が好ましい。例えばＡｕやＰｔ等、仕事関数が５ｅＶを超える材料をソース・ドレイン材料として用いると、ゲート電圧が低い場合に電子注入が阻害されるため好ましくない。従って、コンタクトメタルとしてはＭｏ、Ｔｉ、ＩＴＯ，ＩＺＯ等が好ましい。また、Ｍｏ等吸湿性に心配のある金属は、ＴａやＷを少量混ぜた合金としてもよい。

本発明の酸化物トランジスタは、Ｓ値が０．２以下、好ましくは０．１５以下である。Ｓ値（Ｓｗｉｎｇ Ｆａｃｔｏｒ）とは、オフ状態からゲート電圧を増加させた際に、オフ状態からオン状態にかけてドレイン電流が急峻に立ち上がるが、この急峻さを示す値である。下記式で定義されるように、ドレイン電流が１桁（１０倍）上昇するときのゲート電圧の増分をＳ値とする。Ｓ値が小さいほど急峻な立ち上がりとなる（「薄膜トランジスタ技術のすべて」、鵜飼育弘著、２００７年刊、工業調査会）。
Ｓ値＝ｄＶｇ／ｄｌｏｇ（Ｉｄｓ）
Ｓ値は、具体的には実施例に記載の方法により測定する。

本発明の酸化物トランジスタは、オフ電流が１×１０^−１５Ａ／μｍ以下、好ましくは１×１０^−１６Ａ／μｍ以下である。オフ電流はＴＦＴのオフ電流をチャネル幅（μｍ）で除算した値を示す。
オフ電流は、具体的には実施例に記載の方法により測定する。

本発明の酸化物トランジスタは、Ｖｔｈが０Ｖ以上１．０Ｖ以下、好ましくは０．１Ｖ以上０．５Ｖ以下である。
Ｖｔｈは、具体的には実施例に記載の方法により測定する。

［酸化物トランジスタの製造方法］
本発明の酸化物トランジスタは、例えば、３次元積層型チップ上の銅配線をゲート電極として、通常のＴＦＴプロセスを適用して製造することができる。

［積層体］
本発明の積層体は、半導体デバイス層を有する半導体基板を少なくとも２つ積層した構造を有し、半導体基板のうち少なくとも１つが本発明の酸化物トランジスタを含む。
半導体基板のうち、本発明の酸化物トランジスタ以外のものとしては、例えば、シリコン単結晶,ＳｉＣ単結晶（４Ｈ，６Ｈ）,ＧａＮ単結晶,Ｇａ_２Ｏ_３単結晶等が挙げられる。なお、これらの結晶は、サファイアやＳｉ，ＳｉＣなどの基板上に薄膜成長させたものや、ＡｌＮ等のバッファ層を有する積層体でもよい。

例えば、パワー半導体としてＧａＮを用いる場合、ＨＥＭＴ構造にして高周波信号の電力増幅にする用途がある。ＨＥＭＴとは２次元電子ガスで満たされた層と、移動度の高い層とを分離設計することで、高周波動作を可能にした高速トランジスタである。その一方で、２次元電子ガスはゲートに電圧を印加しなくても電流が流れやすく、消費電力や安全面で問題となっていた。そこで、オフ電流を低減するために、ノーマリーオフの半導体をパワー半導体にカスコード接続する方法がある。しかしながら従来の外付けでは素子のサイズが大きくなるため、オンチップで搭載したいとの要望があった。さらに配線についてもゲート遅延の防止のため、従来のＮｉ／Ａｕ系やＰｔ系配線材料よりも銅配線が望まれる。この場合も銅の耐熱性を考慮して、ＨＥＭＴ上に搭載する半導体のプロセスは４００℃以下で行う必要がある。

半導体基板の積層数は特に限定されないが、通常２〜８である。複数の半導体基板のうち、１又は２以上が本発明の酸化物トランジスタであればよく、好ましくは全部が本発明の酸化物トランジスタである。

本発明の酸化物トランジスタ、積層体は、例えば、メモリやＣＰＵ等の集積回路やパワーデバイスのインタフェース回路等に好適に用いることができる。

実施例１
［ＴＦＴの作製］
図１に示す装置を製造した。
基板として、４インチのシリコンウェハー（ｎ型：ｎ−Ｓｉ）１の上に、プラズマＣＶＤ法を用いて、低誘電率の層間絶縁膜としてＳｉＯＣ膜３を１５０℃で３００ｎｍ成膜した。次に、フォトリソグラフィーとドライエッチ（ＣＦ_４／Ａｒ）法を用いてゲート電極用の溝を作成した。続いて、スパッタ法により純銅を成膜し、ＣＭＰ研磨により銅配線（ゲート電極）５を完成させた。

この基板をスパッタ装置に装着し、ＳｉＮ_ｘをターゲットとしてＲＦスパッタを行い、膜厚３０ｎｍの絶縁膜（拡散防止膜）（ゲート絶縁膜）７を得た。続いて、表１に示す組成を有するインジウム錫亜鉛酸化物（ＩＴＺＯ）をターゲットとしてＤＣスパッタを行い、膜厚４０ｎｍの酸化物半導体層（ＩＴＺＯ層）を得た。続いてフォトリソグラフィーとドライエッチ（ＣＦ_４／ＣＨ_４）を行い、チャネルの形状に加工し、チャネル領域（酸化物半導体膜）９を作製した。

次に、プラズマＣＶＤ法により層間絶縁膜としてＳｉＯ_２膜１１を１５０℃で３００ｎｍ成膜後、再度フォトリソとドライエッチ法を用いてビアホール１３を空けた。
最後に、ソース・ドレイン電極１５，１７として、Ｔｉ（１０ｎｍ）、Ａｌ（５０ｎｍ）の順にスパッタ成膜し、再びフォトリソグラフィーとウェットエッチング（関東化学株式会社製専用薬液）によりソース・ドレイン形状に加工した。尚、上記各層の他の成膜条件は表１に示す通りである。

上述したように、多層積層体の構成要件を考慮して、シリコンウェハーにＬｏｗ−ｋ材料に銅配線が埋め込まれた基板を、本実施例で使用した。本基板を用いて良好なＴＦＴ特性が得られれば、既存のデバイス性能を劣化することなく、配線工程にＴＦＴ機能が追加できることを意味する。

［ＴＦＴの評価：トランジスタ特性］
上記で得た銅ゲート電極付ＴＦＴについて、トランジスタ特性をＫＥＹＴＨＬＥＹの半導体評価装置ＳＣＳ４２００を用いて評価した。具体的に、Ｖｄｓ＝０．１Ｖとし、Ｖｇｓを−２０Ｖから２０Ｖまで変化させ、Ｓ値、Ｏｆｆ電流、Ｖｔｈ、電界効果移動度を評価した。
尚、Ｓ値はＶｇｓを増加させてＩｄｓが１０^−９Ａから１０^−８Ａまで変化する際のＩｄｓの傾きから求めた。オフ電流は、−１Ｖから０Ｖまでのオフ電流値を本評価に使用したチャネルの幅１０μｍで除算した値を採用した。ＶｔｈはＯｎ電流が立ち上がる電圧として、Ｉｄｓが１０^−１２Ａを超えた時点のゲート電圧とした。

測定の結果、Ｓ値は０．１５（Ｖ／ｄｅｃ）、オフ電流は＜１０^−１５（Ａ／μｍ）、Ｖｔｈは０．９Ｖ、電界効果移動度（線形領域）は３０（ｃｍ^２／Ｖｓ）であった。結果を表１に示す。

［ＴＦＴの評価：結晶性］
酸化物半導体膜の結晶性について、ＸＲＤにより確認した。ＸＲＤの測定条件は以下の通りである。
装置：（株）リガク製Ｕｌｔｉｍａ−ＩＩＩ
Ｘ線：Ｃｕ−Ｋα線（波長１．５４０６Å、グラファイトモノクロメータにて単色化）
２θ−θ反射法、連続スキャン（１．０°／分）
サンプリング間隔：０．０２°
スリットＤＳ、ＳＳ：２／３°、ＲＳ：０．６ｍｍ

［ＴＦＴの評価：水素濃度］
膜中の水素濃度測定方法は、二次イオン質量分析法（ＳＩＭＳ）によって測定した（ＳＩＭＳの詳細は、例えば、二次イオン質量分析法表面分析技術選書、日本表面科学会（編集）、（丸善）等を参照）。

実施例２〜１２、比較例１〜５
［ＴＦＴの作製・評価］
表１に示す組成を有するターゲットを用い、表２に示す条件とした他は実施例１と同様にしてＴＦＴの作製し、評価した。結果を表２、３に示す。

尚、表１、２中の省略記載は、それぞれ下記を意味する。
「ＩＴＺＡＯ」：インジウム錫亜鉛アルミニウム酸化物
「ＩＧＯ」：インジウムガリウム酸化物
「ＩＺＯ」：インジウム亜鉛酸化物
「ＩＧＺＯ」：インジウムガリウム亜鉛酸化物
「Ｃｕ−Ｍｎ」：銅−マンガン合金
「ＨｆＮ／ＨｆＳｉＮＯ」：窒化ハフニウム／窒化酸化ハフニウムシリコン
「ＡＬＤ」：原子層成長法
「ＩＣＰ−ＣＶＤ」：誘導結合型プラズマ化学気相蒸着
「ＥＣＲ−ＳＰＴ」：電子サイクロトロン共鳴スパッタリング
「ＰＩ」：ポリイミド
「ＰＡｒ」：ポリアリレート
「Ｃｕ／Ｔｉ」：Ｔｉを積層した銅
「表面波ＰＥ−ＣＶＤ」：表面波プラズマ化学気相成長法

比較例１で得られたＴＦＴは性能上問題ないが、ゲート電極にＣｒを用いているため、高周波動作させた場合にゲート遅延の問題が生じる。

本発明の酸化物トランジスタは、液晶や有機ＥＬ素子等の駆動素子、制御回路、集積回路、パワーデバイス等に使用できる。

１ シリコンウェハー
３ ＳｉＯＣ膜（層間絶縁膜）
５ 銅配線（ゲート電極）
７ 絶縁膜（ゲート絶縁膜）
９ チャネル領域（酸化物半導体膜）
１１ ＳｉＯ_２膜（層間絶縁膜）
１３ ビアホール
１５，１７ ソース・ドレイン電極

Claims (8)

1. ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース電極及びドレイン電極を含み、前記ゲート電極が少なくとも銅を含み、
   Ｓ値が０．２以下、オフ電流が１×１０^−１５Ａ／μｍ以下、Ｖｔｈが０Ｖ以上１．０Ｖ以下である酸化物トランジスタ。
2. 前記ゲート絶縁膜が、ＳｉＯ_ｘを含まない請求項１に記載の酸化物トランジスタ。
3. 前記ゲート絶縁膜が、Ａｌ、Ｔａ、Ｈｆ、Ｙ、Ｚｒ及びＳｉから選ばれる１種以上と、酸素及び／又は窒素との反応物を含む請求項１又は２に記載の酸化物トランジスタ。
4. 前記ゲート絶縁膜が、ＳｉＯ_ｘを含まない膜と、ＳｉＯ_２を含む膜と、を含む積層体である請求項１〜３のいずれかに記載の酸化物トランジスタ。
5. 前記酸化物半導体膜が、Ｉｎ，Ｇａ，Ｚｎ，Ａｌ及びＳｎから選ばれる１種以上と、酸素を含む請求項１〜４のいずれかに記載の酸化物トランジスタ。
6. 前記酸化物半導体膜の水素濃度が、前記ゲート絶縁膜の水素濃度よりも高い請求項１〜５のいずれかに記載の酸化物トランジスタ。
7. 前記酸化物半導体膜の水素濃度が、５×１０^２０ａｔｍ／ｃｍ^３以上、１×１０^２２ａｔｍ／ｃｍ^３以下であり、前記ゲート絶縁膜の水素濃度が、１×１０^１６ａｔｍ／ｃｍ^３以上、５×１０^２０ａｔｍ／ｃｍ^３以下である請求項１〜６のいずれかに記載の酸化物トランジスタ。
8. 半導体デバイス層を有する半導体基板を少なくとも２つ積層した構造を有し、前記半導体基板のうち少なくとも１つが請求項１〜７のいずれかに記載の酸化物トランジスタを含む積層体。

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