JP2014520292A - Linear element value estimation method, capacitance detection method, integrated circuit, touch sensor system, and electronic device - Google Patents

Linear element value estimation method, capacitance detection method, integrated circuit, touch sensor system, and electronic device Download PDF

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Abstract

線形素子値推定方法は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極（１０６）と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極（１０７）と、前記複数の垂直電極（１０６）と前記複数の水平電極（１０７）との交点にそれぞれ形成される複数の線形素子とを備え、前記複数の垂直電極（１０６）と前記複数の水平電極（１０７）とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子（１１０）を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子（１１０）は、輪郭が長方形状に形成されているタッチセンサパネルの線形素子値推定方法であって、前記複数の線形素子のそれぞれに対して、符号系列ｄｉに基づいて、前記複数の垂直電極（１０６）を並列に駆動して、前記線形素子に対応する出力の線形和を前記複数の水平電極（１０７）に沿って出力する出力工程と、前記複数の水平電極（１０７）に沿って出力された線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極（１０７）に沿った線形素子の値を推定する推定工程とを包含する。  The linear element value estimation method is formed by repeatedly connecting a first basic shape formed by thin lines in the vertical direction, and a plurality of vertical electrodes (on the vertical electrode surface arranged at predetermined intervals in the horizontal direction). 106) and a plurality of second basic shapes formed by thin lines are repeatedly connected in the horizontal direction, and are arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. Horizontal electrodes (107), and a plurality of linear elements respectively formed at intersections of the plurality of vertical electrodes (106) and the plurality of horizontal electrodes (107), and the plurality of vertical electrodes (106) The plurality of horizontal electrodes (107) are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and form a uniform lattice (110) without any gaps. One basic shape and the second basic A line segment forming a shape is formed along an oblique direction, and the lattice (110) is a linear element value estimation method for a touch sensor panel having a contour formed in a rectangular shape, For each of the linear elements, the plurality of vertical electrodes (106) are driven in parallel based on the code sequence di, and a linear sum of outputs corresponding to the linear elements is applied to the plurality of horizontal electrodes (107). A linear element value along each horizontal electrode (107) based on an output step of outputting along the inner product calculation of the linear sum output along the plurality of horizontal electrodes (107) and the code sequence di And an estimation step for estimating.

Description

本発明は、マトリックス状に構成された線形系の係数、素子値、または静電容量を推定または検出する方法、及びこの方法に従って動作する集積回路、タッチセンサシステム、及び電子機器に関する。   The present invention relates to a method for estimating or detecting a coefficient, element value, or capacitance of a linear system configured in a matrix, and an integrated circuit, a touch sensor system, and an electronic device that operate according to the method.

マトリックス状に分布した線形素子値を検出する装置、例えば、Ｍ本のドライブラインとＬ本のセンスラインとの間に形成される静電容量行列Ｃｉｊ（ｉ＝１、…、Ｍ、ｊ＝１、…、Ｌ）の静電容量値の分布を検出するタッチセンサ装置（接触検出装置）が、特許文献１に開示されている。このタッチセンサ装置は、ドライブラインを順番に選択し、その選択したドライブラインにつながる線形素子の値を検出する走査検出方式により動作する。   A device for detecting linear element values distributed in a matrix, for example, a capacitance matrix Cij (i = 1,..., M, j = 1) formed between M drive lines and L sense lines. ,..., L) is disclosed in Patent Document 1 as a touch sensor device (contact detection device) that detects a distribution of capacitance values. This touch sensor device operates by a scanning detection method in which drive lines are selected in order and the value of a linear element connected to the selected drive line is detected.

また、複数のドライブラインを時系列的な符号系列に基づいて第１のドライブライン群と第２のドライブライン群とに振り分けて駆動し、センスラインに接続され、駆動されたドライブラインとの複数の交差部の容量に生じる電流の総和を電気信号に変換した測定電圧を出力し、センスラインごとに、測定電圧と符号系列とにより積和演算を行い、各交差部の容量に対応する電圧値を求める容量検出回路が特許文献２に記載されている。   Further, a plurality of drive lines are driven by being divided into a first drive line group and a second drive line group based on a time-series code sequence, and are connected to sense lines. Outputs a measurement voltage obtained by converting the total current generated in the capacitance at the intersection of each into an electrical signal, performs a product-sum operation on the sense line for each sense line, and a voltage value corresponding to the capacitance at each intersection Patent Document 2 discloses a capacitance detection circuit for obtaining the above.

従来の静電容量型タッチセンサパネルにおける垂直電極及び水平電極の構成を説明する。図４１は、従来の静電容量型タッチセンサパネルの垂直電極９１及び水平電極９２の構成を示す図であり、特許文献１のFIG.3に対応する。   A configuration of vertical electrodes and horizontal electrodes in a conventional capacitive touch sensor panel will be described. FIG. 41 is a diagram illustrating the configuration of the vertical electrode 91 and the horizontal electrode 92 of the conventional capacitive touch sensor panel, and corresponds to FIG.

特許文献１に示される従来の静電容量型タッチセンサパネルには、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極９１と、垂直方向に所定の間隔を空けて垂直電極面に平行な水平電極面上に配置された複数の水平電極９２とが設けられている。   The conventional capacitive touch sensor panel disclosed in Patent Document 1 includes a plurality of vertical electrodes 91 arranged on the vertical electrode surface with a predetermined interval in the horizontal direction and a predetermined interval in the vertical direction. And a plurality of horizontal electrodes 92 disposed on a horizontal electrode surface parallel to the vertical electrode surface.

垂直電極９１は、ダイヤモンド形状をした四角形状部９３・９４を垂直方向に繰り返し接続して形成されており、水平電極９２は、ダイヤモンド形状をした四角形状部９５・９６を水平方向に繰り返し接続して形成されている。   The vertical electrode 91 is formed by repeatedly connecting diamond-shaped square portions 93 and 94 in the vertical direction, and the horizontal electrode 92 is formed by repeatedly connecting diamond-shaped square portions 95 and 96 in the horizontal direction. Is formed.

このようなダイヤモンド形状をした垂直電極９１及び水平電極９２を交差配置した静電容量型のタッチセンサパネルを、表示装置の上に重ねて使用する場合は、通常、ITO(Indium Tin Oxide)等の透明な導電膜によって垂直電極９１及び水平電極９２を構成する。近年はグラフェンの活用も研究されている。   When a capacitive touch sensor panel in which the diamond-shaped vertical electrode 91 and the horizontal electrode 92 are arranged so as to overlap each other is used on a display device, usually, ITO (Indium Tin Oxide) or the like is used. The vertical electrode 91 and the horizontal electrode 92 are constituted by a transparent conductive film. In recent years, the use of graphene has been studied.

図４１に示すようなダイヤモンド形状をITO等で面の形で形成すると、そのダイヤモン
ド形状は中心線対称であり中心点対称であるため、ペン等のタッチ面積の小さい物体による容量変化には同様な対称性がある。この容量変化の対称性を用いることにより、タッチ位置検出の際に対称な位置補正が行え、位置検出精度を向上することができる。 When a diamond shape as shown in FIG. 41 is formed in a surface shape with ITO or the like, the diamond shape is symmetric with respect to the center line and symmetric with respect to the center point. There is symmetry. By using the symmetry of the capacitance change, symmetrical position correction can be performed at the time of touch position detection, and position detection accuracy can be improved.

図４２は、特許文献２に示される従来の他の静電容量型タッチセンサパネルの垂直電極８１及び水平電極８２の構成を示す図である。垂直電極８１及び水平電極８２は、それぞれ一定間隔で並べられ、互いに直交する方向を向いている。そして、垂直電極８１及び水平電極８２で格子状に形成される。垂直電極８１及び水平電極８２そのものは、それぞれ細線によって構成され、この細線によって網目が構成されている。   FIG. 42 is a diagram illustrating the configuration of the vertical electrode 81 and the horizontal electrode 82 of another conventional capacitive touch sensor panel disclosed in Patent Document 2. In FIG. The vertical electrodes 81 and the horizontal electrodes 82 are arranged at regular intervals, and are directed in directions orthogonal to each other. A vertical electrode 81 and a horizontal electrode 82 form a lattice. The vertical electrode 81 and the horizontal electrode 82 are each formed by a thin line, and a mesh is formed by the thin line.

図４３の（ａ）は、特許文献３に示される従来のさらに他の静電容量型タッチセンサパネルの垂直電極７１の構成を示す図であり、図４３の（ｂ）はその水平電極７２の構成を示す図である。   43 (a) is a diagram showing the configuration of the vertical electrode 71 of yet another conventional capacitive touch sensor panel shown in Patent Document 3, and FIG. 43 (b) shows the horizontal electrode 72 of FIG. It is a figure which shows a structure.

図４３の（ａ）ではダイヤモンドに似た形状が垂直方向に接続された垂直電極７１が整列しており、図４３の（ｂ）では同様にダイヤモンドに似た形状が水平方向に接続された水平電極７２が整列している。   In FIG. 43A, vertical electrodes 71 in which shapes similar to diamond are connected in the vertical direction are aligned, and in FIG. 43B, horizontal shapes in which shapes similar to diamond are similarly connected in the horizontal direction are arranged. The electrodes 72 are aligned.

図４５の（ａ）は特許文献４に示される従来のさらに他の静電容量型タッチセンサパネルの垂直電極の構成を示す図であり、図４５の（ｂ）はその水平電極の構成を示す図である。   FIG. 45 (a) is a diagram showing the configuration of vertical electrodes of still another conventional capacitive touch sensor panel disclosed in Patent Document 4, and FIG. 45 (b) shows the configuration of the horizontal electrodes. FIG.

静電容量式タッチパネルスイッチは、Ｘ方向に複数の導電Ｘ軸６２が僅かな間隔で並ぶ導電性のＸパターン群６１と、Ｙ方向に複数の導電Ｙ軸６７が僅かな間隔で並ぶ導電性のＹパターン群６６とを備えている。   The capacitive touch panel switch includes a conductive X pattern group 61 in which a plurality of conductive X axes 62 are arranged in the X direction at a slight interval, and a conductive X pattern group 61 in which a plurality of conductive Y axes 67 are arranged in the Y direction at a slight interval. Y pattern group 66.

導電Ｘ軸６２は、Ｙ軸方向に沿って配置されて輪郭が略菱形状の複数の導電Ｘパッド６３と、複数の導電Ｘパッド６３を挟むようにＹ軸方向に沿って配置されて輪郭が略二等辺三角形状の導電Ｘパッド６３ａとを有している。隣接する導電Ｘパッド６３、及び隣接する導電Ｘパッド６３・６３ａは、導電Ｘライン６４により接続されている。   The conductive X-axis 62 is arranged along the Y-axis direction and arranged along the Y-axis direction so as to sandwich the plurality of conductive X-pads 63 and the plurality of conductive X-pads 63 having a substantially rhombus outline. The conductive X pad 63a has a substantially isosceles triangular shape. The adjacent conductive X pad 63 and the adjacent conductive X pads 63 and 63 a are connected by a conductive X line 64.

各導電Ｘパッド６３・６３ａは、Ｘ方向に延びる細線とＹ方向に延びる細線とによりメッシュ状に形成されている。各導電Ｘライン６４は、Ｙ方向に延びてＸ方向に所定の間隔で並ぶ３本の直線ライン６５により細長く形成されている。   Each of the conductive X pads 63 and 63a is formed in a mesh shape by a thin line extending in the X direction and a thin line extending in the Y direction. Each conductive X line 64 is elongated by three straight lines 65 extending in the Y direction and arranged at predetermined intervals in the X direction.

導電Ｙ軸６７は、Ｘ軸方向に沿って配置されて輪郭が略菱形状の複数の導電Ｙパッド６８と、複数の導電Ｙパッド６８を挟むようにＸ軸方向に沿って配置されて輪郭が略二等辺三角形状の導電Ｙパッド６８ａとを有している。隣接する導電Ｙパッド６８、及び隣接する導電Ｙパッド６８・６８ａは、導電Ｙライン６９により接続されている。   The conductive Y-axis 67 is disposed along the X-axis direction and is arranged along the X-axis direction so as to sandwich the plurality of conductive Y pads 68 and the plurality of conductive Y pads 68 having a substantially rhombus outline. And a conductive Y pad 68a having a substantially isosceles triangular shape. The adjacent conductive Y pad 68 and the adjacent conductive Y pads 68 and 68 a are connected by a conductive Y line 69.

各導電Ｙパッド６８・６８ａは、Ｘ方向に延びる細線とＹ方向に延びる細線とによりメッシュ状に形成されている。各導電Ｙライン６９は、Ｘ方向に延びてＹ方向に所定の間隔で並ぶ３本の直線ライン６０により細長く形成されている。   Each of the conductive Y pads 68 and 68a is formed in a mesh shape by a thin line extending in the X direction and a thin line extending in the Y direction. Each conductive Y line 69 is elongated by three straight lines 60 extending in the X direction and arranged at a predetermined interval in the Y direction.

このように構成されたＸパターン群６１とＹパターン群６６とを平面視で直交させる場合に、導電Ｘ軸６２の導電Ｘライン６４と導電Ｙ軸６７の導電Ｙライン６９とを積層して、導電Ｘパッド６３及び導電Ｙパッド６８と略同様の光透過性を有する光透過領域を形成するようにしている。   When the X pattern group 61 and the Y pattern group 66 configured in this way are orthogonal to each other in plan view, the conductive X line 64 of the conductive X axis 62 and the conductive Y line 69 of the conductive Y axis 67 are stacked, A light transmissive region having substantially the same light transmittance as that of the conductive X pad 63 and the conductive Y pad 68 is formed.

日本国公開特許公報「特開２０１０−９２２７５号公報（２０１０年４月２２日公開）」Japanese Patent Publication “Japanese Patent Laid-Open No. 2010-92275 (published on April 22, 2010)” 日本国公開特許公報「特許第４３６４６０９号明細書（２００５年６月１６日公開）」Japanese Patent Publication “Patent No. 4364609 Specification (published on June 16, 2005)” 日本国公開特許公報「特許第４３８７７７３号明細書（２００５年６月１６日公開）」Japanese Patent Publication “Patent No. 4387773 (published on June 16, 2005)” 日本国公開特許公報「特開２００５−１１４３６２号公報（２００５年４月２８日公開）」Japanese Patent Publication “Japanese Patent Laid-Open No. 2005-114362 (published on April 28, 2005)” 日本国公開特許公報「特開２００５−１３４２４０号公報（２００５年５月２６日公開）」Japanese Patent Publication “JP 2005-134240 A (published May 26, 2005)” 米国特許第4,639,720号明細書（1987年1月27日）US Pat. No. 4,639,720 (January 27, 1987) 日本国公開特許公報「特開2011-113149公報（2011年6月9日公開）」Japanese Patent Publication “Japanese Unexamined Patent Publication No. 2011-113149 (published on June 9, 2011)” 日本国公開特許公報「特開2010-39537号公報（2010年2月18日公開）」Japanese Patent Gazette “Japanese Patent Laid-Open No. 2010-39537 (published on Feb. 18, 2010)” 日本国公開特許公報「特開2011-175412号公報（2011年9月8日公開）」Japanese Patent Publication “Japanese Unexamined Patent Publication No. 2011-175412 (published on September 8, 2011)”

しかしながら、特許文献１に記載の走査検出方式により動作するタッチセンサ装置においては、二次元に分布する静電容量値を取得するために与えられた時間をＴとし、走査の回数をｍとすると、複数ラインを同時に選択し、それをスキャンして静電容量行列Ｃｉｊの静電容量を検出する処理は時間（Ｔ／ｍ）の間に終わらなければならない。   However, in the touch sensor device that operates according to the scanning detection method described in Patent Document 1, when a given time for acquiring a two-dimensionally distributed capacitance value is T and the number of scans is m, The process of selecting a plurality of lines simultaneously and scanning them to detect the capacitance of the capacitance matrix Cij must be completed during time (T / m).

一般に、検出処理の精度は、例えば平均化等により処理時間が長いほど高めることができるが、タッチセンサ装置が高速な動作に追従できるためには、静電容量値を取得するために与えられる時間Ｔは小さくする必要があり、解像度を上げるためには、走査回数ｍを大きくする必要があり、いずれの場合も処理時間（Ｔ／ｍ）は小さくなり検出精度の劣化を招くという問題がある。   In general, the accuracy of the detection process can be increased as the processing time is increased, for example, by averaging or the like, but in order for the touch sensor device to follow a high-speed operation, the time given for acquiring the capacitance value It is necessary to reduce T, and in order to increase the resolution, it is necessary to increase the number of scans m. In any case, there is a problem that the processing time (T / m) decreases and the detection accuracy deteriorates.

また、特許文献２に記載の容量検出回路では、測定電圧のオフセット誤差をキャンセルするために、符号系列に基づいて第１のドライブラインと第２のドライブラインとに振り分けて駆動し、第１のドライブラインの駆動に基づく測定電圧から、第２のドライブラインの駆動に基づく測定電圧を減算している（特許文献２：明細書段落［００５８］〜［００６１］）。しかしながら、このような構成は、演算過程が２相に渡るため、消費電力を抑えた高速化に不利であるという問題がある。   Further, in the capacitance detection circuit described in Patent Document 2, in order to cancel the offset error of the measurement voltage, the first detection line and the second drive line are driven based on the code sequence, and the first detection line is driven. The measurement voltage based on driving of the second drive line is subtracted from the measured voltage based on driving of the drive line (Patent Document 2: Paragraphs [0058] to [0061] of the specification). However, such a configuration has a problem that it is disadvantageous in speeding up with reduced power consumption because the calculation process takes two phases.

しかしながら、図４１に示す構成では、３０インチ以上の大きな静電容量型のタッチセンサパネルを実現しようとする場合に、ITOやグラフェンでは抵抗値が大きすぎる。この
ため、抵抗値の低い金属(AgやCu)の細い配線を用いてダイヤモンド形状を作成する方法がとられる（特許文献２（図４２）・特許文献３（図４３））。 However, in the configuration shown in FIG. 41, when a large capacitive touch sensor panel of 30 inches or more is to be realized, the resistance value is too large for ITO or graphene. For this reason, a method of creating a diamond shape using a thin wiring of metal (Ag or Cu) having a low resistance value is employed (Patent Document 2 (FIG. 42) and Patent Document 3 (FIG. 43)).

図４２に示す構成では、格子の存在しない十字状の開口９７が周期的に存在するため、開口９７が視認され、モアレが発生するという課題が生じる。また、タッチによる開口９７の容量変化の仕方が他の部分と異なることに起因する位置検出精度劣化という課題が発生する。   In the configuration shown in FIG. 42, since the cross-shaped openings 97 having no lattice periodically exist, the opening 97 is visually recognized, and a problem that moire occurs. In addition, there arises a problem that the position detection accuracy is deteriorated due to the difference in capacitance change of the opening 97 by touch from other parts.

図４４は、垂直電極７１と水平電極７２とにより形成された一様な格子７３を示す図である。図４４に示す構成では、図４２に示すような開口は発生しないが、垂直電極７１及び水平電極７２とも中心線対称でも無く、中心点対象でも無く、垂直電極７１及び水平電極７２を重ね合わせると、図４４に示すように、格子７３の左辺側及び下辺側にジグザグ形状７８・７９が形成され、水平電極７２（あるいは垂直電極７１）を駆動するアドレスラインと、垂直電極７１（あるいは水平電極７２）から信号を読み出すためのアドレスラインとをそのまま容易に格子７３に接合することが困難であるという課題が生じる。   FIG. 44 is a diagram showing a uniform lattice 73 formed by the vertical electrode 71 and the horizontal electrode 72. In the configuration shown in FIG. 44, the opening as shown in FIG. 42 does not occur, but neither the vertical electrode 71 nor the horizontal electrode 72 is symmetric with respect to the center line, nor is the center point target, and the vertical electrode 71 and the horizontal electrode 72 are overlapped. 44, zigzag shapes 78 and 79 are formed on the left side and the lower side of the lattice 73, and address lines for driving the horizontal electrode 72 (or the vertical electrode 71) and the vertical electrode 71 (or the horizontal electrode 72) are formed. The problem arises that it is difficult to easily join the address line for reading the signal from the grid 73 as it is.

図４５に示す構成では、導電Ｘライン６４はＹ軸に平行であり、導電Ｙライン６９はＸ軸に平行になるため、導電Ｘライン６４と導電Ｙライン６９とを積層して形成される光透過領域は、Ｙ軸に平行な直線とＸ軸に平行な直線とから形成されることになる。このため、液晶ディスプレイ等と重ねた時に、モアレが発生するという問題が生じる。   45, since the conductive X line 64 is parallel to the Y axis and the conductive Y line 69 is parallel to the X axis, light formed by stacking the conductive X line 64 and the conductive Y line 69 is used. The transmission region is formed by a straight line parallel to the Y axis and a straight line parallel to the X axis. For this reason, there arises a problem that moire occurs when it is overlapped with a liquid crystal display or the like.

本発明の目的は、検出精度が良好になり、且つ解像度も良好で高速動作が可能な線形系係数推定方法、線形素子列値推定方法、静電容量検出方法、集積回路、タッチセンサシステム、及び電子機器を提供することにある。   An object of the present invention is to provide a linear system coefficient estimation method, a linear element array value estimation method, a capacitance detection method, an integrated circuit, a touch sensor system, which can achieve high-speed operation with good detection accuracy, good resolution, and To provide electronic equipment.

本願発明の目的は、視覚的に隙間の無い一様な格子が形成され、表示装置に重ねた際にモアレ等の発生を防ぐことができる静電容量型タッチセンサパネル、及びこれを用いた静電容量型タッチセンサシステム、情報入出力装置を提供することにある。   An object of the present invention is to provide a capacitive touch sensor panel in which a uniform grid without a visual gap is formed and which can prevent the occurrence of moiré when superimposed on a display device, and a static electricity using the same. An object is to provide a capacitive touch sensor system and an information input / output device.

本発明に係る線形素子値推定方法は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の線形素子とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの線形素子値推定方法であって、前記複数の線形素子のそれぞれに対して、符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記線形素子に対応する出力の線形和を前記複数の水平電極に沿って出力する出力工程と、前記複数の水平電極に沿って出力された線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った線形素子の値を推定する推定工程とを包含することを特徴とする。   A linear element value estimation method according to the present invention is formed by repeatedly connecting a first basic shape formed by a thin line in the vertical direction, and arranged on the vertical electrode surface with a predetermined interval in the horizontal direction. The vertical electrode and the second basic shape formed by thin wires are repeatedly connected in the horizontal direction, and are arranged on the horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of horizontal electrodes, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes; the plurality of vertical electrodes; A plurality of linear elements respectively formed at intersections with the horizontal electrode, and the plurality of vertical electrodes and the plurality of horizontal electrodes have line segments overlapping each other when viewed from a direction perpendicular to the vertical electrode surface. Arranged so that there is no gap A touch sensor in which the line segments forming the first basic shape and the second basic shape are formed along an oblique direction, and the lattice has a rectangular outline. A linear element value estimation method for a panel, wherein, for each of the plurality of linear elements, the plurality of vertical electrodes are driven in parallel based on a code sequence di, and an output linearity corresponding to the linear element is calculated. An output step for outputting a sum along the plurality of horizontal electrodes, and a linear element along each horizontal electrode based on an inner product operation of the linear sum output along the plurality of horizontal electrodes and the code sequence di And an estimation step for estimating the value of.

この特徴により、符号系列ｄｉに基づいて、複数の垂直電極を並列に駆動して、前記線形素子に対応する出力の線形和を前記複数の水平電極に沿って出力するので、複数の垂直電極にすべて同時に入力して各水平電極に沿った線形素子の値を推定する。従って、従来の構成のように、Ｍ本のドライブラインを１本ずつ選択して走査入力する必要が無くなり、線形素子の値を取得するための処理時間が長くなり、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な線形素子値推定方法を得ることができる。   Due to this feature, a plurality of vertical electrodes are driven in parallel based on the code sequence di, and a linear sum of outputs corresponding to the linear elements is output along the plurality of horizontal electrodes. All are entered at the same time to estimate the linear element values along each horizontal electrode. Therefore, unlike the conventional configuration, it is not necessary to select and scan one M drive lines at a time, and the processing time for acquiring the value of the linear element becomes longer, and the detection accuracy is maintained well. However, it is possible to obtain a linear element value estimation method that has a good resolution and can be operated at high speed.

本発明に係る静電容量検出方法は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量検出方法であって、前記複数の静電容量のそれぞれに対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に対応する出力の線形和を前記複数の水平電極に沿って出力する出力工程と、前記出力の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを包含することを特徴とする。   The capacitance detection method according to the present invention is formed by repeatedly connecting a first basic shape formed by thin lines in the vertical direction, and arranged on the vertical electrode surface with a predetermined interval in the horizontal direction. The vertical electrode and the second basic shape formed by thin wires are repeatedly connected in the horizontal direction, and are arranged on the horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of horizontal electrodes, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes; the plurality of vertical electrodes; A plurality of capacitances respectively formed at intersections with the horizontal electrode, and the plurality of vertical electrodes and the plurality of horizontal electrodes have line segments overlapping each other when viewed from a direction perpendicular to the vertical electrode surface. Uniform case with no gaps The line segments that form the first basic shape and the second basic shape are formed along an oblique direction, and the lattice has a rectangular outline in the touch sensor panel For each of the plurality of capacitances, + V when the code sequence is +1 based on a code sequence di in which each element is composed of +1 or −1. The plurality of vertical electrodes are driven in parallel so as to apply volt, or, in the case of −1, −V volt, and a linear sum of outputs corresponding to the capacitance is output along the plurality of horizontal electrodes. An output step; and an estimation step of estimating a capacitance value of the capacitance along each horizontal electrode based on an inner product operation of the linear sum of the outputs and the code sequence di.

本発明に係る集積回路は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルを制御する集積回路であって、前記複数の静電容量のそれぞれに対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿って出力させる駆動部と、前記複数の水平電極に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定部とを備えたことを特徴とする。   An integrated circuit according to the present invention is formed by repeatedly connecting a first basic shape formed of thin lines in a vertical direction, and a plurality of vertical electrodes arranged on a vertical electrode surface at a predetermined interval in a horizontal direction. And a plurality of horizontal lines formed on the horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction, formed by repeatedly connecting the second basic shape formed by thin lines in the horizontal direction. An electrode, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes, the plurality of vertical electrodes and the plurality of horizontal electrodes, And the plurality of vertical electrodes and the plurality of horizontal electrodes do not have overlapping line segments when viewed from a direction perpendicular to the vertical electrode surface. To form a uniform grid without gaps The line segments forming the first basic shape and the second basic shape are formed along an oblique direction, and the grid controls the touch sensor panel whose outline is formed in a rectangular shape. An integrated circuit, for each of the plurality of capacitances, based on a code sequence di each element of which is composed of +1 or −1, when the code sequence is +1, + V volts; A drive unit that drives the plurality of vertical electrodes in parallel so as to apply −V volts in the case of 1, and outputs a linear sum of charges accumulated in the capacitance along the plurality of horizontal electrodes; An estimation unit that estimates a capacitance value of the capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output along the plurality of horizontal electrodes and the code series di. It is characterized by that.

本発明に係るタッチセンサシステムは、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルと、前記タッチセンサパネルを制御する集積回路とを備えたタッチセンサシステムであって、前記集積回路は、前記複数の静電容量のそれぞれに対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿って出力させる駆動部と、前記複数の水平電極に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定部とを備えたことを特徴とする。   The touch sensor system according to the present invention is formed by repeatedly connecting a first basic shape formed of thin lines in the vertical direction, and is arranged on a vertical electrode surface with a predetermined interval in the horizontal direction. A plurality of electrodes and a second basic shape formed by thin wires are repeatedly connected in the horizontal direction, and are arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A horizontal electrode; an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes; the plurality of vertical electrodes and the plurality of horizontal electrodes; A plurality of capacitances respectively formed at intersections with the plurality of vertical electrodes, and the plurality of vertical electrodes and the plurality of horizontal electrodes do not have overlapping line segments when viewed from a direction perpendicular to the vertical electrode surface. Arranged uniformly without gaps A touch sensor in which a lattice is formed, and the line segments forming the first basic shape and the second basic shape are formed along an oblique direction, and the lattice is formed in a rectangular shape. A touch sensor system including a panel and an integrated circuit that controls the touch sensor panel, wherein each element is configured by +1 or −1 for each of the plurality of capacitances. Based on the code sequence di, the plurality of vertical electrodes are driven in parallel so that + V volts is applied when the code sequence is +1, and -V volts is applied when the code sequence is −1. Based on the inner product calculation of the linear sum of the charges output along the plurality of horizontal electrodes and the code series di. , Each water Characterized by comprising a an estimation unit that estimates a capacitance value of the capacitance along the electrode.

本発明に係る電子機器は、本発明に係るタッチセンサシステムと、前記タッチセンサシステムに設けられたセンサパネルに重ねて配置されているか、または、前記センサパネルを内蔵した表示パネルとを備えたことを特徴とする。   An electronic apparatus according to the present invention includes the touch sensor system according to the present invention, and a display panel that is disposed so as to overlap with a sensor panel provided in the touch sensor system or that includes the sensor panel. It is characterized by.

本発明に係る静電容量検出方法は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、前記複数の静電容量のそれぞれに対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを包含し、前記出力工程は、前記アナログ積分器のリセット時にはＶｒｅｆボルトで表される第１電圧により前記複数の垂直電極を駆動し、前記複数の水平電極に沿って出力された電荷の線形和のサンプリング時には、前記符号系列が前記＋１の場合は（Ｖｒｅｆ＋Ｖ）ボルトで表される第２電圧により、前記符号系列が前記−１の場合は（Ｖｒｅｆ−Ｖ）ボルトで表される第３電圧により前記複数の垂直電極を駆動することを特徴とする。   The capacitance detection method according to the present invention is formed by repeatedly connecting a first basic shape formed by thin lines in the vertical direction, and arranged on the vertical electrode surface with a predetermined interval in the horizontal direction. The vertical electrode and the second basic shape formed by thin wires are repeatedly connected in the horizontal direction, and are arranged on the horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of horizontal electrodes, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes; the plurality of vertical electrodes; A plurality of capacitances respectively formed at intersections with the horizontal electrode, and the plurality of vertical electrodes and the plurality of horizontal electrodes have line segments overlapping each other when viewed from a direction perpendicular to the vertical electrode surface. Uniform case with no gaps The line segments that form the first basic shape and the second basic shape are formed along an oblique direction, and the lattice has a rectangular outline in the touch sensor panel A capacitance detection method for detecting a plurality of vertical capacitances based on a code sequence di in which each element is composed of +1 or −1 for each of the plurality of capacitances. An output step of driving the electrodes in parallel and outputting a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of horizontal electrodes; and the analog integration along the plurality of horizontal electrodes An estimation step of estimating the capacitance value of the capacitance along each horizontal electrode based on the inner product calculation of the linear sum of the charges output to the device and the code sequence di, and the output step includes the step of When the analog integrator is reset Drives the plurality of vertical electrodes with a first voltage represented by Vref volts, and when sampling the linear sum of the charges output along the plurality of horizontal electrodes, if the code sequence is +1 (Vref + V When the code sequence is −1, the plurality of vertical electrodes are driven by a third voltage expressed by (Vref−V) volts.

本発明に係る他の静電容量検出方法は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを含み、前記出力工程は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記複数の水平電極に沿って出力された電荷の線形和のサンプリング時に第２電圧により前記複数の垂直電極を駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記線形和のサンプリング時に前記第１電圧により前記複数の垂直電極を駆動することを特徴とする。   Another capacitance detection method according to the present invention is formed by repeatedly connecting a first basic shape formed by a thin line in the vertical direction, and is arranged on the vertical electrode surface with a predetermined interval in the horizontal direction. A plurality of vertical electrodes and a second basic shape formed by thin wires are repeatedly connected in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of horizontal electrodes, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes, the plurality of vertical electrodes, and the A plurality of capacitances formed at intersections with the plurality of horizontal electrodes, and the plurality of vertical electrodes and the plurality of horizontal electrodes overlap each other when viewed from a direction perpendicular to the vertical electrode surface. It is arranged so as not to have a minute and is uniform without gaps A touch sensor in which a lattice is formed, and the line segments forming the first basic shape and the second basic shape are formed along an oblique direction, and the lattice is formed in a rectangular shape. A capacitance detection method for detecting a capacitance of a panel, wherein the plurality of vertical electrodes are driven in parallel based on a code series di in which each element is constituted by +1 or −1, and the electrostatic capacitance is detected. An output step of outputting a linear sum of charges accumulated in a capacitor along the plurality of horizontal electrodes to the analog integrator; a linear sum of charges output to the analog integrator along the plurality of horizontal electrodes; An estimation step of estimating a capacitance value of capacitance along each horizontal electrode based on an inner product operation with the code sequence di, and the output step includes the analog integration when the code sequence is +1. When resetting the instrument The plurality of vertical electrodes are driven by a second voltage during sampling of the linear sum of the charges output along the plurality of horizontal electrodes by the voltage, and when the code sequence is −1, the analog integrator The plurality of vertical electrodes are driven by the second voltage at the time of resetting and by the first voltage at the time of sampling the linear sum.

本発明に係るさらに他の静電容量検出方法は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを含み、前記出力工程の前において、前記アナログ積分器のリセット時、及び前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和のサンプリング時に第１電圧により前記複数の垂直電極を駆動して、前記電荷の線形和の出力を前記アナログ積分器に出力し、前記電荷の線形和の出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする。   Still another capacitance detection method according to the present invention is formed by repeatedly connecting a first basic shape formed by a thin line in a vertical direction and arranged on a vertical electrode surface at a predetermined interval in a horizontal direction. A plurality of vertical electrodes and a second basic shape formed by thin lines are repeatedly connected in the horizontal direction, and are arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of arranged horizontal electrodes, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes, and the plurality of vertical electrodes, A plurality of capacitances formed at intersections with the plurality of horizontal electrodes, and the plurality of vertical electrodes and the plurality of horizontal electrodes overlap each other when viewed from a direction perpendicular to the vertical electrode surface. Arranged so as not to have a line segment, no gap A uniform lattice is formed, and the line segments forming the first basic shape and the second basic shape are formed along an oblique direction, and the lattice is formed in a rectangular shape. A capacitance detection method for detecting a capacitance of a touch sensor panel, wherein the plurality of vertical electrodes are driven in parallel based on a code sequence di in which each element is configured by +1 or −1. An output step of outputting a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of horizontal electrodes; and a linearity of the charges output to the analog integrator along the plurality of horizontal electrodes. An estimation step of estimating a capacitance value of capacitance along each horizontal electrode based on an inner product operation of the sum and the code sequence di, and before the output step, when the analog integrator is reset, And the plurality of horizontal Driving the plurality of vertical electrodes with a first voltage during sampling of a linear sum of charges output to the analog integrator along a pole, and outputting an output of the linear sum of charges to the analog integrator; The output of the linear sum of charges is read out from the analog integrator as an offset output and stored in a memory.

本発明に係る他の集積回路は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルを制御する集積回路であって、前記集積回路は、前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力させる駆動部と、前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定部とを備え、前記駆動部は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記複数の静電容量からの出力のサンプリング時に第２電圧により前記垂直電極を駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記複数の静電容量からの出力のサンプリング時に前記第１電圧により前記垂直電極を駆動することを特徴とする。   Another integrated circuit according to the present invention is formed by repeatedly connecting a first basic shape formed by a thin line in the vertical direction, and is arranged on the vertical electrode surface with a predetermined interval in the horizontal direction. A plurality of vertical electrodes and a second basic shape formed by thin lines are repeatedly connected in the horizontal direction and arranged on the horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A horizontal electrode, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes, the plurality of vertical electrodes and the plurality of horizontal electrodes A plurality of capacitances respectively formed at intersections with the electrodes, and the plurality of vertical electrodes and the plurality of horizontal electrodes have line segments that overlap each other when viewed from a direction perpendicular to the vertical electrode surface. A uniform grid with no gaps The line segments forming the first basic shape and the second basic shape are formed along an oblique direction, and the grid is a touch sensor panel having a rectangular outline. An integrated circuit to be controlled, wherein the integrated circuit drives the plurality of vertical electrodes in parallel based on a code sequence di, each element of which is composed of +1 or −1, with respect to the plurality of capacitances. A driving unit that outputs a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of horizontal electrodes, and is output to the analog integrator along the plurality of horizontal electrodes. An estimation unit configured to estimate a capacitance value of a capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges and the code sequence di, and the driving unit includes the code sequence of the +1 If the analog integrator The first voltage is driven by the first voltage at the time of setting, and the second electrode is driven by the second voltage at the time of sampling the output from the plurality of capacitances. The vertical electrode is driven by the first voltage when sampling the outputs from the plurality of capacitances with two voltages.

本発明に係るさらに他の集積回路は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルを制御する集積回路であって、前記集積回路は、前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力させる駆動部と、前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定部とを備え、前記駆動部は、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力させる前において、前記アナログ積分器のリセット時、及び前記電荷の線形和のサンプリング時に第１電圧により前記複数の垂直電極を駆動して、前記電荷の線形和を前記複数の水平電極に沿って前記アナログ積分器に出力し、前記電荷の線形和をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする。   Still another integrated circuit according to the present invention is formed by repeatedly connecting a first basic shape formed by a thin line in the vertical direction, and arranged on the vertical electrode surface with a predetermined interval in the horizontal direction. The vertical electrode and the second basic shape formed by thin wires are repeatedly connected in the horizontal direction, and are arranged on the horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of horizontal electrodes, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes; the plurality of vertical electrodes; A plurality of capacitances respectively formed at intersections with the horizontal electrode, and the plurality of vertical electrodes and the plurality of horizontal electrodes have line segments overlapping each other when viewed from a direction perpendicular to the vertical electrode surface. It is arranged so that it does not have a uniform A touch sensor in which the line segments forming the first basic shape and the second basic shape are formed along an oblique direction, and the lattice has a rectangular outline. An integrated circuit for controlling a panel, wherein the integrated circuit arranges the plurality of vertical electrodes in parallel with respect to the plurality of capacitances based on a code sequence di in which each element is constituted by +1 or -1. A drive unit that outputs a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of horizontal electrodes, and outputs the analog integrator to the analog integrator along the plurality of horizontal electrodes. An estimation unit that estimates the capacitance value of the capacitance along each horizontal electrode based on the inner product calculation of the linear sum of the generated charges and the code sequence di, and the drive unit includes the capacitance The plurality of linear sums of accumulated charges Before outputting the analog integrator along the horizontal electrode, when the analog integrator is reset and when sampling the linear sum of the charges, the plurality of vertical electrodes are driven by a first voltage to obtain a linear sum of the charges. Is output to the analog integrator along the plurality of horizontal electrodes, and the linear sum of the charges is read from the analog integrator as an offset output and stored in a memory.

本発明に係る他のタッチセンサシステムは、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルと、前記タッチセンサパネルを制御する集積回路とを備えたタッチセンサシステムであって、前記集積回路は、前記複数の静電容量のそれぞれに対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力させる駆動部と、前記複数の水平電極に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定部とを備え、前記駆動部は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記電荷の線形和のサンプリング時に第２電圧により前記複数の垂直電極を駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記電荷の線形和のサンプリング時に前記第１電圧により前記複数の垂直電極を駆動することを特徴とする。   Another touch sensor system according to the present invention is formed by repeatedly connecting a first basic shape formed by thin lines in the vertical direction and arranged on the vertical electrode surface at a predetermined interval in the horizontal direction. The vertical electrode and the second basic shape formed by thin wires are repeatedly connected in the horizontal direction, and are arranged on the horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of horizontal electrodes, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes; the plurality of vertical electrodes; A plurality of capacitances respectively formed at intersections with the horizontal electrode, and the plurality of vertical electrodes and the plurality of horizontal electrodes have line segments overlapping each other when viewed from a direction perpendicular to the vertical electrode surface. Arranged so as not to have a gap A line segment forming the first basic shape and the second basic shape is formed along an oblique direction, and the lattice has a rectangular shape. A touch sensor system comprising a touch sensor panel and an integrated circuit that controls the touch sensor panel, wherein the integrated circuit has +1 or −1 for each element for each of the plurality of capacitances. Driving the plurality of vertical electrodes in parallel based on the configured code sequence di, and outputting the linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of horizontal electrodes And an estimation unit for estimating the capacitance value of the capacitance along each horizontal electrode based on the inner product calculation of the linear sum of the charges output along the plurality of horizontal electrodes and the code sequence di. Comprising said drive When the code sequence is +1, the plurality of vertical electrodes are driven by a first voltage when the analog integrator is reset and by a second voltage when sampling the linear sum of the charges. In the case of −1, the plurality of vertical electrodes are driven by the second voltage when the analog integrator is reset, and by the first voltage when sampling the linear sum of the charges.

本発明に係るさらに他のタッチセンサシステムは、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルと、前記タッチセンサパネルを制御する集積回路とを備えたタッチセンサシステムであって、前記集積回路は、前記複数の静電容量のそれぞれに対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力させる駆動部と、前記複数の水平電極に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定部とを備え、前記駆動部は、前記電荷の線形和を前記アナログ積分器に出力させる前において、前記アナログ積分器のリセット時、及び前記電荷の線形和のサンプリング時に第１電圧により前記複数の垂直電極を駆動して、前記電荷の線形和を前記アナログ積分器に出力し、前記電荷の線形和をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする。   Still another touch sensor system according to the present invention is formed by repeatedly connecting a first basic shape formed by thin lines in the vertical direction, and is arranged on the vertical electrode surface with a predetermined interval in the horizontal direction. A plurality of vertical electrodes and a second basic shape formed by thin wires are repeatedly connected in the horizontal direction, and are arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of horizontal electrodes, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes, the plurality of vertical electrodes, and the plurality of the plurality of vertical electrodes A plurality of capacitances respectively formed at intersections with the horizontal electrodes, and the plurality of vertical electrodes and the plurality of horizontal electrodes overlap each other when viewed from a direction perpendicular to the vertical electrode surface. Arranged so as not to have a gap The line segments forming the first basic shape and the second basic shape are formed along an oblique direction, and the lattice is formed in a rectangular shape. A touch sensor panel, and an integrated circuit that controls the touch sensor panel, wherein each of the elements is +1 or − for each of the plurality of capacitances. The plurality of vertical electrodes are driven in parallel on the basis of the code sequence di constituted by 1, and a linear sum of charges accumulated in the capacitance is output to the analog integrator along the plurality of horizontal electrodes. And an estimation unit that estimates the capacitance value of the capacitance along each horizontal electrode based on the inner product calculation of the linear sum of the charges output along the plurality of horizontal electrodes and the code series di With and before The driving unit drives the plurality of vertical electrodes with a first voltage at the time of resetting the analog integrator and sampling the linear sum of charges before outputting the linear sum of charges to the analog integrator. The linear sum of charges is output to the analog integrator, and the linear sum of charges is read from the analog integrator as an offset output and stored in a memory.

本発明に係る他の電子機器は、本発明に係るタッチセンサシステムと、前記タッチセンサシステムに設けられたセンサパネルに重ねて配置されているか、または、前記センサパネルを内蔵した表示パネルとを備えたことを特徴とする。   Another electronic device according to the present invention includes the touch sensor system according to the present invention, and a display panel that is disposed so as to overlap the sensor panel provided in the touch sensor system or that includes the sensor panel. It is characterized by that.

本発明に係るさらに他の静電容量検出方法は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを包含し、前記出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記アナログ積分器のゲインを切り替えることを特徴とする。   Still another capacitance detection method according to the present invention is formed by repeatedly connecting a first basic shape formed by a thin line in a vertical direction and arranged on a vertical electrode surface at a predetermined interval in a horizontal direction. A plurality of vertical electrodes and a second basic shape formed by thin lines are repeatedly connected in the horizontal direction, and are arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of arranged horizontal electrodes, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes, and the plurality of vertical electrodes, A plurality of capacitances formed at intersections with the plurality of horizontal electrodes, and the plurality of vertical electrodes and the plurality of horizontal electrodes overlap each other when viewed from a direction perpendicular to the vertical electrode surface. Arranged so as not to have a line segment, no gap A uniform lattice is formed, and the line segments forming the first basic shape and the second basic shape are formed along an oblique direction, and the lattice is formed in a rectangular shape. A capacitance detection method for detecting a capacitance of a touch sensor panel, wherein each element is based on a code sequence di constituted by +1 or -1, and when the code sequence is +1, + V volts, In the case of −1, the plurality of vertical electrodes are driven in parallel so as to apply −V volts, and a linear sum of electric charges accumulated in the capacitance is analog integrated along the plurality of horizontal electrodes. Output capacitance to each of the horizontal electrodes based on an output product output to the analog integrator and a code product di of the linear sum of the charges output to the analog integrator along the plurality of horizontal electrodes. An estimation process for estimating the capacitance value; And the output step switches the gain of the analog integrator in accordance with the absolute value of the sum of each element along the column direction of the code sequence in order to prevent saturation of the analog integrator. Features.

本発明に係るさらに他の静電容量検出方法は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを包含し、前記出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記符号系列の列を複数の列に分割して、前記複数の垂直電極の駆動を複数回に分割することを特徴とする。   Still another capacitance detection method according to the present invention is formed by repeatedly connecting a first basic shape formed by a thin line in a vertical direction and arranged on a vertical electrode surface at a predetermined interval in a horizontal direction. A plurality of vertical electrodes and a second basic shape formed by thin lines are repeatedly connected in the horizontal direction, and are arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of arranged horizontal electrodes, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes, and the plurality of vertical electrodes, A plurality of capacitances formed at intersections with the plurality of horizontal electrodes, and the plurality of vertical electrodes and the plurality of horizontal electrodes overlap each other when viewed from a direction perpendicular to the vertical electrode surface. Arranged so as not to have a line segment, no gap A uniform lattice is formed, and the line segments forming the first basic shape and the second basic shape are formed along an oblique direction, and the lattice is formed in a rectangular shape. A capacitance detection method for detecting a capacitance of a touch sensor panel, wherein each element is based on a code sequence di constituted by +1 or -1, and when the code sequence is +1, + V volts, In the case of −1, the plurality of vertical electrodes are driven in parallel so as to apply −V volts, and a linear sum of electric charges accumulated in the capacitance is analog integrated along the plurality of horizontal electrodes. Output capacitance to each of the horizontal electrodes based on an output product output to the analog integrator and a code product di of the linear sum of the charges output to the analog integrator along the plurality of horizontal electrodes. An estimation process for estimating the capacitance value; And the output step includes converting the code sequence columns into a plurality of columns according to the absolute value of the sum of the elements along the column direction of the code sequence in order to prevent saturation of the analog integrator. The driving of the plurality of vertical electrodes is divided into a plurality of times.

本発明に係るさらに他の静電容量検出方法は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、前記複数の静電容量に対して、シルベスター（sylvester）法によって生成されるアダマール（Hadamard）行列の各行に相当する＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、
前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを包含し、前記出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の第１列目を複数の列に分割して、前記符号系列の第１列目に相当する駆動を複数回に分割することを特徴とする。 Still another capacitance detection method according to the present invention is formed by repeatedly connecting a first basic shape formed by a thin line in a vertical direction and arranged on a vertical electrode surface at a predetermined interval in a horizontal direction. A plurality of vertical electrodes and a second basic shape formed by thin lines are repeatedly connected in the horizontal direction, and are arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of arranged horizontal electrodes, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes, and the plurality of vertical electrodes, A plurality of capacitances formed at intersections with the plurality of horizontal electrodes, and the plurality of vertical electrodes and the plurality of horizontal electrodes overlap each other when viewed from a direction perpendicular to the vertical electrode surface. Arranged so as not to have a line segment, no gap A uniform lattice is formed, and the line segments forming the first basic shape and the second basic shape are formed along an oblique direction, and the lattice is formed in a rectangular shape. A capacitance detection method for detecting a capacitance of a touch sensor panel, wherein each of the plurality of capacitances corresponds to each row of a Hadamard matrix generated by a sylvester method. Alternatively, based on a code sequence di composed of −1, the plurality of vertical electrodes are driven in parallel so as to apply + V volts when the code sequence is +1 and −V volts when the code sequence is −1. An output step of outputting a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of horizontal electrodes;
An estimation step of estimating a capacitance value of the capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output to the analog integrator along the plurality of horizontal electrodes and the code sequence di And the output step corresponds to the first column of the code sequence by dividing the first column of the code sequence into a plurality of columns in order to prevent saturation of the analog integrator. The drive is divided into a plurality of times.

本発明に係るさらに他の静電容量検出方法は、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、前記複数の静電容量に対して、シルベスター（sylvester）法によって生成されるアダマール（Hadamard）行列の各行に相当する＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを包含し、前記出力工程は、前記符号系列の列方向に沿った各要素の総和の絶対値が前記アナログ積分器の飽和に関連する閾値Ｎｕｍを超える列を複数の列に分解して、前記符号系列の前記閾値Ｎｕｍを超える列に対応する駆動を複数回に分割することを特徴とする。   Still another capacitance detection method according to the present invention is formed by repeatedly connecting a first basic shape formed by a thin line in a vertical direction and arranged on a vertical electrode surface at a predetermined interval in a horizontal direction. A plurality of vertical electrodes and a second basic shape formed by thin lines are repeatedly connected in the horizontal direction, and are arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of arranged horizontal electrodes, an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes, and the plurality of vertical electrodes, A plurality of capacitances formed at intersections with the plurality of horizontal electrodes, and the plurality of vertical electrodes and the plurality of horizontal electrodes overlap each other when viewed from a direction perpendicular to the vertical electrode surface. Arranged so as not to have a line segment, no gap A uniform lattice is formed, and the line segments forming the first basic shape and the second basic shape are formed along an oblique direction, and the lattice is formed in a rectangular shape. A capacitance detection method for detecting a capacitance of a touch sensor panel, wherein each of the plurality of capacitances corresponds to each row of a Hadamard matrix generated by a sylvester method. Alternatively, based on a code sequence di composed of −1, the plurality of vertical electrodes are driven in parallel so as to apply + V volts when the code sequence is +1 and −V volts when the code sequence is −1. An output step of outputting a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of horizontal electrodes, and a charge output to the analog integrator along the plurality of horizontal electrodes. Line An estimation step of estimating a capacitance value of the electrostatic capacitance along each horizontal electrode based on an inner product operation of the shape sum and the code sequence di, and the output step is performed along a column direction of the code sequence. In addition, the column in which the absolute value of the sum of each element exceeds the threshold Num relating to the saturation of the analog integrator is decomposed into a plurality of columns, and the driving corresponding to the column exceeding the threshold Num in the code sequence is performed a plurality of times. It is characterized by dividing.

本発明に係る線形素子値推定方法は、前記複数の線形素子のそれぞれに対して、符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記線形素子に対応する出力の線形和を前記複数の水平電極に沿って出力する出力工程と、前記複数の水平電極に沿って出力された線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った線形素子の値を推定する推定工程とを包含する。   In the linear element value estimation method according to the present invention, for each of the plurality of linear elements, the plurality of vertical electrodes are driven in parallel on the basis of a code sequence di, and an output linearity corresponding to the linear element is obtained. An output step for outputting a sum along the plurality of horizontal electrodes, and a linear element along each horizontal electrode based on an inner product operation of the linear sum output along the plurality of horizontal electrodes and the code sequence di An estimation step for estimating the value of.

この特徴により、符号系列ｄｉに基づいて、複数の垂直電極を並列に駆動して、前記線形素子に対応する出力の線形和を前記複数の水平電極に沿って出力するので、複数の垂直電極にすべて同時に入力して各水平電極に沿った線形素子の値を推定する。従って、従来の構成のように、Ｍ本のドライブラインを１本ずつ選択して走査入力する必要が無くなり、線形素子の値を取得するための処理時間が長くなり、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な線形素子値推定方法を得ることができる。   Due to this feature, a plurality of vertical electrodes are driven in parallel based on the code sequence di, and a linear sum of outputs corresponding to the linear elements is output along the plurality of horizontal electrodes. All are entered at the same time to estimate the linear element values along each horizontal electrode. Therefore, unlike the conventional configuration, it is not necessary to select and scan one M drive lines at a time, and the processing time for acquiring the value of the linear element becomes longer, and the detection accuracy is maintained well. However, it is possible to obtain a linear element value estimation method that has a good resolution and can be operated at high speed.

実施の形態に係るタッチセンサシステムの構成を示す回路図である。It is a circuit diagram which shows the structure of the touch sensor system which concerns on embodiment. 上記タッチセンサシステムに設けられた集積回路の推定部の構成を示すブロック図である。It is a block diagram which shows the structure of the estimation part of the integrated circuit provided in the said touch sensor system. 上記タッチセンサシステムに設けられたセンサパネルの駆動方法を説明するための図である。It is a figure for demonstrating the drive method of the sensor panel provided in the said touch sensor system. 上記センサパネルの駆動方法を説明するためのタイミングチャートである。It is a timing chart for demonstrating the drive method of the said sensor panel. 上記タッチセンサシステムに設けられたセンサパネルに入力される直交する符号系列の具体例を説明するための図である。It is a figure for demonstrating the specific example of the orthogonal code series input into the sensor panel provided in the said touch sensor system. 上記直交する符号系列の他の具体例を説明するための図である。It is a figure for demonstrating the other specific example of the said orthogonal code sequence. 上記直交する符号系列のさらに他の具体例を説明するための図である。It is a figure for demonstrating the other specific example of the said orthogonal code sequence. 実施の形態２に係るタッチセンサシステムに設けられたセンサパネルの駆動方法を説明するためのタイミングチャートである。6 is a timing chart for explaining a method of driving a sensor panel provided in the touch sensor system according to the second embodiment. 実施の形態２に係るタッチセンサシステムに設けられたセンサパネルの駆動方法を説明するための他のタイミングチャートである。12 is another timing chart for explaining a method of driving a sensor panel provided in the touch sensor system according to the second embodiment. 実施の形態３に係るセンサパネルの駆動方法を説明するための図である。10 is a diagram for explaining a method for driving a sensor panel according to Embodiment 3. FIG. （ａ）及び（ｂ）は実施の形態４に係るセンサパネルを駆動するための符号系列を説明するための図である。(A) And (b) is a figure for demonstrating the code series for driving the sensor panel which concerns on Embodiment 4. FIG. 実施の形態５に係るセンサパネルを駆動するための符号系列を説明するための図である。FIG. 10 is a diagram for describing a code sequence for driving a sensor panel according to a fifth embodiment. 上記センサパネルを駆動する方法を示すグラフである。It is a graph which shows the method of driving the said sensor panel. （ａ）は実施の形態に係るＭ系列に基づく符号系列を説明するための図であり、（ｂ）はＭ系列に基づく符号系列の具体例を示す図である。(A) is a figure for demonstrating the code sequence based on M series which concerns on embodiment, (b) is a figure which shows the specific example of the code sequence based on M sequence. 上記タッチセンサシステムを搭載した携帯電話機の構成を示す機能ブロック図である。It is a functional block diagram which shows the structure of the mobile telephone carrying the said touch sensor system. 実施の形態７に係るタッチセンサシステムの構成を示すブロック図である。FIG. 20 is a block diagram illustrating a configuration of a touch sensor system according to a seventh embodiment. 上記タッチセンサシステムに設けられたタッチパネルの構成を説明するための断面図である。It is sectional drawing for demonstrating the structure of the touchscreen provided in the said touch sensor system. 図１８の（ａ）は上記タッチパネルに設けられた垂直電極を構成する第一の基本形状を示す図であり、図１８の（ｂ）は上記垂直電極の構成を示す図である。FIG. 18A is a diagram showing a first basic shape constituting the vertical electrode provided on the touch panel, and FIG. 18B is a diagram showing a configuration of the vertical electrode. 図１９の（ａ）は上記タッチパネルに設けられた水平電極を構成する第二の基本形状を示す図であり、図１９の（ｂ）は上記水平電極の構成を示す図である。FIG. 19A is a diagram showing a second basic shape constituting a horizontal electrode provided on the touch panel, and FIG. 19B is a diagram showing a configuration of the horizontal electrode. 上記垂直電極と上記水平電極により形成された一様な格子を示す図である。It is a figure which shows the uniform grating | lattice formed of the said vertical electrode and the said horizontal electrode. 図２１の（ａ）は上記タッチパネルに設けられた変形例の垂直電極を構成する第一の基本形状を示す図であり、図２１の（ｂ）は上記変形例の垂直電極の構成を示す図である。FIG. 21A is a view showing a first basic shape constituting the vertical electrode of the modification provided on the touch panel, and FIG. 21B is a view showing the structure of the vertical electrode of the modification. It is. 図２２の（ａ）は上記タッチパネルに設けられた変形例の水平電極を構成する第二の基本形状を示す図であり、図２２の（ｂ）は上記変形例の水平電極の構成を示す図である。FIG. 22A is a diagram showing a second basic shape constituting the horizontal electrode of the modification example provided on the touch panel, and FIG. 22B is a diagram showing the configuration of the horizontal electrode of the modification example. It is. 上記変形例の垂直電極と上記変形例の水平電極により形成された一様な格子を示す図である。It is a figure which shows the uniform grating | lattice formed of the vertical electrode of the said modification, and the horizontal electrode of the said modification. 図２４の（ａ）は上記変形例の垂直電極の第１の基本形状に透明電極材料を埋め込んだ構成を示す図であり、図２４の（ｂ）は上記透明電極材料を埋め込んだ変形例の垂直電極を示す図である。FIG. 24A is a diagram showing a configuration in which a transparent electrode material is embedded in the first basic shape of the vertical electrode of the modification, and FIG. 24B is a diagram of the modification in which the transparent electrode material is embedded. It is a figure which shows a vertical electrode. 図２５の（ａ）は上記変形例の水平電極の第２の基本形状に透明電極材料を埋め込んだ構成を示す図であり、図２５の（ｂ）は上記透明電極材料を埋め込んだ変形例の水平電極を示す図である。FIG. 25A is a diagram showing a configuration in which a transparent electrode material is embedded in the second basic shape of the horizontal electrode of the modification, and FIG. 25B is a modification of the modification in which the transparent electrode material is embedded. It is a figure which shows a horizontal electrode. 図２６の（ａ）は上記変形例の垂直電極にアドレスラインを接続した構成を示す図であり、図２６の（ｂ）は上記変形例の水平電極にアドレスラインを接続した構成を示す図であり、図２６の（ｃ）はアドレスラインを接続した垂直電極及び水平電極により構成される格子を示す図である。FIG. 26A is a diagram showing a configuration in which the address lines are connected to the vertical electrodes of the modification, and FIG. 26B is a diagram showing a configuration in which the address lines are connected to the horizontal electrodes of the modification. FIG. 26 (c) is a diagram showing a grid composed of vertical electrodes and horizontal electrodes to which address lines are connected. 図２７の（ａ）は実施の形態８に係るタッチパネルに設けられた垂直電極を構成する第一の基本形状を示す図であり、図２７の（ｂ）は上記垂直電極の構成を示す図である。FIG. 27A is a view showing a first basic shape constituting the vertical electrode provided in the touch panel according to Embodiment 8, and FIG. 27B is a view showing the structure of the vertical electrode. is there. 図２８の（ａ）は実施の形態８に係るタッチパネルに設けられた水平電極を構成する第二の基本形状を示す図であり、図２８の（ｂ）は上記水平電極の構成を示す図である。(A) of FIG. 28 is a figure which shows the 2nd basic shape which comprises the horizontal electrode provided in the touchscreen which concerns on Embodiment 8, FIG.28 (b) is a figure which shows the structure of the said horizontal electrode. is there. 図２９の（ａ）は実施の形態９に係るタッチパネルに設けられた垂直電極を構成する第一の基本形状を示す図であり、図２９の（ｂ）は上記垂直電極の構成を示す図である。FIG. 29A is a diagram showing a first basic shape constituting the vertical electrode provided in the touch panel according to Embodiment 9, and FIG. 29B is a diagram showing the configuration of the vertical electrode. is there. 図３０の（ａ）は実施の形態９に係るタッチパネルに設けられた水平電極を構成する第二の基本形状を示す図であり、図３０の（ｂ）は上記水平電極の構成を示す図である。FIG. 30A is a view showing a second basic shape constituting the horizontal electrode provided in the touch panel according to Embodiment 9, and FIG. 30B is a view showing the structure of the horizontal electrode. is there. 図３１の（ａ）は実施の形態１０に係るタッチパネルに設けられた垂直電極を構成する第一の基本形状を示す図であり、図３１の（ｂ）は上記垂直電極の構成を示す図である。FIG. 31A is a view showing a first basic shape constituting the vertical electrode provided in the touch panel according to Embodiment 10, and FIG. 31B is a view showing the structure of the vertical electrode. is there. 図３２の（ａ）は実施の形態１０に係るタッチパネルに設けられた水平電極を構成する第二の基本形状を示す図であり、図３２の（ｂ）は上記水平電極の構成を示す図である。FIG. 32A is a diagram showing a second basic shape constituting the horizontal electrode provided in the touch panel according to Embodiment 10, and FIG. 32B is a diagram showing the configuration of the horizontal electrode. is there. 図３３の（ａ）は実施の形態１１に係るタッチパネルに設けられた垂直電極を構成する第一の基本形状を示す図であり、図３３の（ｂ）は上記垂直電極の構成を示す図である。FIG. 33 (a) is a diagram showing a first basic shape constituting the vertical electrode provided in the touch panel according to Embodiment 11, and FIG. 33 (b) is a diagram showing a configuration of the vertical electrode. is there. 図３４の（ａ）は実施の形態１１に係るタッチパネルに設けられた水平電極を構成する第二の基本形状を示す図であり、図３４の（ｂ）は上記水平電極の構成を示す図である。34A is a diagram showing a second basic shape constituting the horizontal electrode provided in the touch panel according to Embodiment 11, and FIG. 34B is a diagram showing a configuration of the horizontal electrode. is there. 上記垂直電極と上記水平電極により形成された一様な格子を示す図である。It is a figure which shows the uniform grating | lattice formed of the said vertical electrode and the said horizontal electrode. 図３６の（ａ）は実施の形態１１に係るタッチパネルに設けられた他の垂直電極を構成する第一の基本形状を示す図であり、図３６の（ｂ）は上記他の垂直電極の構成を示す図である。36A is a diagram showing a first basic shape constituting another vertical electrode provided in the touch panel according to Embodiment 11, and FIG. 36B is a constitution of the other vertical electrode. FIG. 図３７の（ａ）は実施の形態１１に係るタッチパネルに設けられた他の水平電極を構成する第二の基本形状を示す図であり、図３７の（ｂ）は上記他の水平電極の構成を示す図である。FIG. 37A is a view showing a second basic shape constituting another horizontal electrode provided in the touch panel according to Embodiment 11, and FIG. 37B is a constitution of the other horizontal electrode. FIG. 図３８の（ａ）は上記タッチパネルに設けられた変形例の垂直電極を構成する第一の基本形状を示す図であり、図３８の（ｂ）は変形例の水平電極を構成する第二の基本形状を示す図である。FIG. 38 (a) is a diagram showing a first basic shape constituting the vertical electrode of the modification example provided on the touch panel, and FIG. 38 (b) is a second diagram showing the second electrode constituting the horizontal electrode of the modification example. It is a figure which shows a basic shape. 図３９の（ａ）は上記タッチパネルに設けられた他の変形例の垂直電極を構成する第一の基本形状を示す図であり、図３９の（ｂ）は他の変形例の水平電極を構成する第二の基本形状を示す図である。FIG. 39A is a view showing a first basic shape constituting a vertical electrode of another modification provided on the touch panel, and FIG. 39B is a view showing a horizontal electrode of another modification. It is a figure which shows the 2nd basic shape to do. 実施の形態１２に係る電子黒板の外観を示す図である。FIG. 38 shows an external appearance of an electronic blackboard according to Embodiment 12. 従来の静電容量型タッチセンサパネルの垂直電極及び水平電極の構成を示す図である。It is a figure which shows the structure of the vertical electrode of a conventional electrostatic capacitance type touch sensor panel, and a horizontal electrode. 従来の他の静電容量型タッチセンサパネルの垂直電極及び水平電極の構成を示す図である。It is a figure which shows the structure of the vertical electrode of another conventional electrostatic capacitance type touch sensor panel, and a horizontal electrode. 図４３の（ａ）は従来のさらに他の静電容量型タッチセンサパネルの垂直電極の構成を示す図であり、図４３の（ｂ）はその水平電極の構成を示す図である。FIG. 43A is a diagram showing the configuration of the vertical electrode of still another conventional capacitive touch sensor panel, and FIG. 43B is a diagram showing the configuration of the horizontal electrode. 上記垂直電極と上記水平電極により形成された一様な格子を示す図である。It is a figure which shows the uniform grating | lattice formed of the said vertical electrode and the said horizontal electrode. 図４５の（ａ）は従来のさらに他の静電容量型タッチセンサパネルの垂直電極の構成を示す図であり、図４５の（ｂ）はその水平電極の構成を示す図である。FIG. 45A is a diagram showing the configuration of the vertical electrode of still another conventional capacitive touch sensor panel, and FIG. 45B is a diagram showing the configuration of the horizontal electrode.

本発明のタッチセンサシステムに関する実施の一形態について図１〜図４０に基づいて説明すれば以下のとおりである。   One embodiment of the touch sensor system of the present invention will be described below with reference to FIGS.

（実施の形態１）
（実施の形態に係るタッチセンサシステムの構成）
図１は、実施の形態に係るタッチセンサシステム１の構成を示す回路図である。タッチセンサシステム１は、タッチセンサパネル２と、このタッチセンサパネル２を制御する集積回路３とを備えている。タッチセンサパネル２は、水平方向に沿って互いに平行に所定の間隔を空けて配置されたＭ本のドライブラインＤＬ１〜ＤＬＭと、このドライブラインに交差する方向に沿って互いに平行に所定の間隔を空けて配置されたＬ本のセンスラインＳＬ１〜ＳＬＬと、これらＭ本のドライブラインＤＬ１〜ＤＬＭのそれぞれとＬ本のセンスラインＳＬ１〜ＳＬＬのそれぞれとの間にＭ行×Ｌ列のマトリックス状に配置された静電容量Ｃｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｌ）とを備えている。 (Embodiment 1)
(Configuration of Touch Sensor System According to Embodiment)
FIG. 1 is a circuit diagram illustrating a configuration of a touch sensor system 1 according to an embodiment. The touch sensor system 1 includes a touch sensor panel 2 and an integrated circuit 3 that controls the touch sensor panel 2. The touch sensor panel 2 includes M drive lines DL1 to DLM arranged parallel to each other at a predetermined interval along the horizontal direction, and a predetermined interval parallel to each other along a direction intersecting the drive lines. A matrix of M rows and L columns between the L sense lines SL1 to SLL arranged at intervals, and the M drive lines DL1 to DLM and the L sense lines SL1 to SLL, respectively. And disposed electrostatic capacitance Cij (i = 1 to M, j = 1 to L).

集積回路３は、Ｍ本のドライブラインＤＬ１〜ＤＬＭに接続された駆動部４を有している。集積回路３には、推定部５が設けられている。図２は、集積回路３の推定部５の構成を示すブロック図である。   The integrated circuit 3 has a drive unit 4 connected to M drive lines DL1 to DLM. The integrated circuit 3 is provided with an estimation unit 5. FIG. 2 is a block diagram illustrating a configuration of the estimation unit 5 of the integrated circuit 3.

推定部５は、Ｌ本のセンスラインＳＬ１〜ＳＬＬにそれぞれ接続されたＬ個のアナログ積分器６と、Ｌ個のアナログ積分器６に接続されたスイッチ７と、スイッチ７に接続されたＡＤ変換器８と、ＡＤ変換器８に接続された内積演算部９と、内積演算部９に接続されたＲＡＭ１０とを有している。アナログ積分器６は、一方の入力が接地されたオペアンプと、このオペアンプの出力と他方の入力との間に配置された容量Ｃｉｎｔの積分容量と、オペアンプの他方の入力に結合されたトランジスタと、このトランジスタと並列に接続された他のトランジスタとを有している。   The estimation unit 5 includes L analog integrators 6 connected to the L sense lines SL1 to SLL, a switch 7 connected to the L analog integrators 6, and an AD conversion connected to the switch 7. A product 8, an inner product calculation unit 9 connected to the AD converter 8, and a RAM 10 connected to the inner product calculation unit 9. The analog integrator 6 includes an operational amplifier having one input grounded, an integration capacitor of a capacitor Cint disposed between the output of the operational amplifier and the other input, a transistor coupled to the other input of the operational amplifier, This transistor and another transistor connected in parallel are included.

集積回路３には、内積演算部９に接続されて２４０Ｈｚでジェスチャ認識処理（ＡＲＭ等）を実行するアプリケーション処理部１１が設けられている。このように、集積回路３には、アナログ回路とデジタル回路とが混載されている。   The integrated circuit 3 includes an application processing unit 11 that is connected to the inner product calculation unit 9 and executes a gesture recognition process (such as ARM) at 240 Hz. As described above, the integrated circuit 3 includes both an analog circuit and a digital circuit.

（従来のタッチセンサシステムの動作）
本実施の形態の動作を具体的に説明する前に、前述した特許文献１に記載の従来の構成における動作を確認する。Ｍ本のドライブラインとＬ本のセンスラインとの間に形成される静電容量のマトリックスＣｉｊ（ｉ＝１、…、ｍ、ｊ＝１、…、Ｌ）の検出を考える。まず、ドライブラインを一本づつ選択する走査検出を考える。 (Operation of conventional touch sensor system)
Before specifically explaining the operation of the present embodiment, the operation in the conventional configuration described in Patent Document 1 will be confirmed. Consider detection of a capacitance matrix Cij (i = 1,..., M, j = 1,..., L) formed between M drive lines and L sense lines. First, consider scan detection in which drive lines are selected one by one.

選択したドライブラインにつながる容量Ｃｉｊ（ｊ＝１，…ｌ）をＶボルトに充電しＣｉｊ×Ｖの信号を蓄える。この信号をセンスライン経由で読み出す際のゲインをＧとすると、検出信号は、
Ｇ×Ｃｉｊ×Ｖ （式１）
となる。 Capacitance Cij (j = 1,... L) connected to the selected drive line is charged to V volts and a signal of Cij × V is stored. If the gain when reading this signal via the sense line is G, the detection signal is
G × Cij × V (Formula 1)
It becomes.

（本実施の形態のタッチセンサシステムの動作）
図３は、タッチセンサシステム１に設けられたタッチセンサパネル２の駆動方法を説明するための図である。図１及び図２で前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素についての詳細な説明は繰り返さない。 (Operation of the touch sensor system of the present embodiment)
FIG. 3 is a diagram for explaining a driving method of the touch sensor panel 2 provided in the touch sensor system 1. The same components as those described above with reference to FIGS. 1 and 2 are denoted by the same reference numerals. Detailed description of these components will not be repeated.

本発明の実施の形態として、まず、＋１と−１とから構成される互いに直交する符号長Ｎの符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）を準備する。ここで、符号長Ｎの符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）が「直交する」とは、符号系列ｄｉが下記に示す条件を満足することをいう。   As an embodiment of the present invention, first, a code sequence di = (di1, di2,..., DiN) (i = 1,. To do. Here, the code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of the code length N is “orthogonal” means that the code sequence di satisfies the following conditions. Say.

Figure 2014520292
Figure 2014520292

そして、この符号系列ｄｉに基づいて、＋１の場合は＋Ｖボルトが印加され、−１の場合は−Ｖボルトが印加されるように、駆動部４は、Ｍ本のドライブラインＤＬ１〜ＤＬＭを並列に駆動する。すると、各静電容量Ｃｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｌ）に、符号系列の各要素（＋１または−１）に応じて、±Ｃｉｊ・Ｖの電荷を有する信号が蓄えられる。   Based on the code sequence di, the drive unit 4 parallels the M drive lines DL1 to DLM so that + V volts are applied in the case of +1 and -V volts are applied in the case of -1. To drive. Then, a signal having a charge of ± Cij · V is stored in each capacitance Cij (i = 1 to M, j = 1 to L) according to each element (+1 or −1) of the code sequence.

次に、同じセンスラインにつながる各静電容量に蓄積された電荷により表される信号について、センスラインの結線に沿って電荷加算を行い、センスライン毎にアナログ積分器６で読み出し、出力系列ベクトルｓｊ＝（ｓｊ１、ｓｊ２、…、ｓｊＮ）（ｊ＝１、…、Ｌ）を得る。   Next, charge addition is performed along the connection of the sense lines with respect to the signal represented by the charge accumulated in each capacitance connected to the same sense line, and is read by the analog integrator 6 for each sense line, and the output series vector sj = (sj1, sj2,..., sjN) (j = 1,..., L) is obtained.

図４は、タッチセンサパネル２の駆動方法を説明するためのタイミングチャートである。まず、リセット信号により、アナログ積分器６の積分容量Ｃｉｎｔがリセットされるとともに、タッチセンサパネル２にマトリックス状に配置された各静電容量もリセットされる。ここで、リセットとは、容量に蓄積されている電荷を放電するという意味である。そして、ドライブラインＤＬ１〜ＤＬＭを、符号系列ｄ１１、ｄ２１、ｄ３１、…、ｄＭ１の値である＋１または−１に応じて、Ｖｒｅｆ＋Ｖ、またはＶｒｅｆ−Ｖで並列に駆動すると、各静電容量に、符号系列の要素±１に応じた±ＣＶの電荷が蓄えられる。次に、同じセンスラインにつながる各静電容量に蓄積された電荷により表される信号について、センスラインの結線に沿って電荷加算を行い、センスライン毎にアナログ積分器６で読み出す。アナログ積分器６からの出力には、   FIG. 4 is a timing chart for explaining a driving method of the touch sensor panel 2. First, the integration signal Cint of the analog integrator 6 is reset by the reset signal, and each capacitance arranged in a matrix on the touch sensor panel 2 is also reset. Here, the reset means that the electric charge accumulated in the capacitor is discharged. When the drive lines DL1 to DLM are driven in parallel at Vref + V or Vref−V according to +1 or −1 which is the value of the code sequence d11, d21, d31,. Charges of ± CV corresponding to the elements ± 1 of the code sequence are stored. Next, charge addition is performed along the connection of the sense lines with respect to signals represented by the charges accumulated in the respective capacitances connected to the same sense line, and the analog integrator 6 reads out the signals for each sense line. The output from the analog integrator 6 includes

Figure 2014520292
Figure 2014520292

（この回路の場合、Ｇ＝−１／Ｃｉｎｔ）
が表れるので、このアナログ積分器６からの出力をサンプリング信号に基づいてＡＤ変換器８によりＡＤ変換する。 (In this circuit, G = −1 / Cint)
Therefore, the output from the analog integrator 6 is AD converted by the AD converter 8 based on the sampling signal.

出力系列ベクトルｓｊｉは、   The output sequence vector sji is

Figure 2014520292
Figure 2014520292

となり、 And

Figure 2014520292
Figure 2014520292

符号系列ｄｉと出力系列ベクトルｓｊとの内積演算ｄｉ・ｓｊを行うと、 When an inner product operation di · sj between the code sequence di and the output sequence vector sj is performed,

Figure 2014520292
Figure 2014520292

上記（式１）及び上記（式２）を比較すると、本実施の形態の方式により、従来の走査読み出し方式よりもＮ倍大きい検出信号が得られることがわかる。   Comparing the above (Equation 1) and (Equation 2), it can be seen that a detection signal that is N times larger than the conventional scanning readout method can be obtained by the method of the present embodiment.

センスラインの読み出し方式としては、図１及び図２に示されるアナログ積分器６（積分容量Ｃｉｎｔを用いたオペアンプによる電荷積分器）を使用すると、上記ゲインＧは、（１／Ｃｉｎｔ）となる。   When the analog integrator 6 shown in FIGS. 1 and 2 (a charge integrator using an operational amplifier using an integration capacitor Cint) is used as a sense line readout method, the gain G becomes (1 / Cint).

このように、集積回路３の駆動部４は、第１の静電容量列Ｃｉｐ（ｐは１以上（Ｌ−１）以下、ｉ＝１、…、Ｍ）、及び第２の静電容量列Ｃｉｑ（ｐ＜ｑ、ｑは２以上Ｌ以下、ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、符号系列が前記＋１の場合は＋Ｖボルト、−１の場合は−Ｖボルトを印加するようにＭ本のドライブラインを並列に駆動する。そして、第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓｐ１、ｓｐ２、…、ｓｐＮ）、及び、第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓｑ１、ｓｑ２、…、ｓｑＮ）を出力させる。   As described above, the driving unit 4 of the integrated circuit 3 includes the first capacitance string Cip (p is 1 or more and (L−1) or less, i = 1,..., M), and the second capacitance string. For each of Ciq (p <q, q is 2 or more and L or less, i = 1,..., M), each of the elements is +1 or −1 and a length N orthogonal code sequence di = (di1 , Di2,..., DiN) (i = 1,..., M), M drive lines are applied to apply + V volts when the code sequence is +1 and −V volts when −1. Drive in parallel. Then, an output sFirst = (sp1, sp2,..., SpN) from the first capacitance string and an output sSecond = (sq1, sq2,..., SqN) from the second capacitance string are output. .

そして、上記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓｐ１、ｓｐ２、…、ｓｐＮ）は、対応して設けられたアナログ積分器６によって積分され、第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓｑ１、ｓｑ２、…、ｓｑＮ）は、対応して設けられたアナログ積分器６によって積分される。スイッチ７は、各センスラインＳＬ１〜ＳＬＬに対応するアナログ積分器６を順次切り換えて、各アナログ積分器６により積分された静電容量列からの出力をＡＤ変換器８に供給する。   Then, the output sFirst = (sp1, sp2,..., SpN) from the first capacitance string is integrated by the corresponding analog integrator 6 and output from the second capacitance string. sSecond = (sq1, sq2,..., sqN) is integrated by the analog integrator 6 provided correspondingly. The switch 7 sequentially switches the analog integrator 6 corresponding to each of the sense lines SL <b> 1 to SLL, and supplies an output from the capacitance string integrated by each analog integrator 6 to the AD converter 8.

具体的には、まず、第１の静電容量列から出力ｓｐ１がアナログ積分器６に読み出されて積分されると同時に第２の静電容量列から出力ｓｑ１が他のアナログ積分器６に読み出されて積分される。そして、スイッチ７は、アナログ積分器６に接続し、読み出されて積分された出力ｓｐ１をＡＤＣ８に供給する。次に、スイッチ７は、アナログ積分器６との接続を解除して他のアナログ積分器６に接続し、読み出されて積分された出力ｓｑ１をＡＤＣ８に供給する。その後、第１の静電容量列から出力ｓｐ２がアナログ積分器６に読み出されて積分されると同時に第２の静電容量列から出力ｓｑ２が他のアナログ積分器６に読み出されて積分される。そして、スイッチ７は、アナログ積分器６に接続し、読み出されて積分された出力ｓｐ２をＡＤＣ８に供給する。次に、スイッチ７は、アナログ積分器６との接続を解除して他のアナログ積分器６に接続し、読み出されて積分された出力ｓｑ２をＡＤＣ８に供給する。このようにして、出力ｓｐＮ、出力ｓｑＮまでがアナログ積分器６及びスイッチ７により順番にＡＤＣ８に供給される。また、ドライブラインの駆動に合わせて全センスラインのアナログ積分器６が並列に動作する。   Specifically, first, the output sp1 is read from the first capacitance string to the analog integrator 6 and integrated, and at the same time, the output sq1 from the second capacitance string is transferred to the other analog integrator 6. Read and integrate. The switch 7 is connected to the analog integrator 6 and supplies the output sp1 read and integrated to the ADC 8. Next, the switch 7 disconnects the connection with the analog integrator 6 and connects to the other analog integrator 6, and supplies the read and integrated output sq 1 to the ADC 8. Thereafter, the output sp2 is read from the first capacitance string to the analog integrator 6 and integrated. At the same time, the output sq2 is read from the second capacitance string to the other analog integrator 6 and integrated. Is done. The switch 7 is connected to the analog integrator 6 and supplies the output sp2 read and integrated to the ADC 8. Next, the switch 7 releases the connection with the analog integrator 6 and connects to the other analog integrator 6, and supplies the output sq <b> 2 read and integrated to the ADC 8. In this way, the output spN and the output sqN are sequentially supplied to the ADC 8 by the analog integrator 6 and the switch 7. Further, the analog integrators 6 of all the sense lines operate in parallel with driving of the drive lines.

ＡＤ変換器８は、アナログ積分器６により積分された静電容量列からの出力をＡＤ変換して内積演算部９に供給する。   The AD converter 8 AD-converts the output from the capacitance string integrated by the analog integrator 6 and supplies it to the inner product calculation unit 9.

内積演算部９は、出力ｓＦｉｒｓｔと符号系列ｄｉとの内積演算に基づいて、ＲＡＭ１０に格納されたデータを参照しながら、ｋ１番目（１≦ｋ１＜Ｍ）のドライブラインに対応する第１の静電容量列の容量値を推定し、出力ｓＳｅｃｏｎｄと符号系列ｄｉとの内積演算に基づいて、ｋ２番目（ｋ１＜ｋ２、１＜ｋ１≦Ｍ）のドライブラインに対応する第２の静電容量列の容量値を推定する。   The inner product calculation unit 9 refers to the data stored in the RAM 10 based on the inner product calculation of the output sFirst and the code sequence di, and refers to the first static line corresponding to the k1th drive line (1 ≦ k1 <M). A capacitance value of the capacitance string is estimated, and the second capacitance string corresponding to the k2th drive line (k1 <k2, 1 <k1 ≦ M) based on the inner product calculation of the output sSecond and the code sequence di The capacity value of is estimated.

アプリケーション処理部１１は、内積演算部９により推定された静電容量の容量値に基づいて、ジェスチャー認識処理を実行し、ジェスチャーコマンドを生成する。   The application processing unit 11 executes gesture recognition processing based on the capacitance value estimated by the inner product calculation unit 9 and generates a gesture command.

（符号系列の具体例）
図５は、タッチセンサパネルに入力される直交する符号系列の具体例を説明するための図である。長さＮの直交する符号系列ｄｉの具体例としては、例えば、下記に示す符号系列を挙げることができる。 (Specific example of code sequence)
FIG. 5 is a diagram for explaining a specific example of orthogonal code sequences input to the touch sensor panel. Specific examples of the orthogonal code sequence di having the length N include the following code sequences.

代表的な直交する符号系列であるアダマール（Hadamard）行列は、図５に示されるシルベスター（sylvester）法によって生成される。基本的な構造として、２行×２列の基本単位を作る。この基本単位の右上、左上、及び左下のビットは同一であり、右下はこれらのビット反転となっている。   A Hadamard matrix, which is a typical orthogonal code sequence, is generated by the sylvester method shown in FIG. As a basic structure, a basic unit of 2 rows × 2 columns is made. The upper right, upper left, and lower left bits of the basic unit are the same, and the lower right is an inversion of these bits.

次に、前述した２×２の基本要素を、右上、左上、右下、及び左下にブロックとして４つ合成して、４行×４列のビット配列の符号を作る。ここで、２×２の基本単位の作成と同様に、右下のブロックはビット反転となる。同様な手順で、８行×８列、１６行×１６列のビット配列の符号を生成する。これらの行列は、前述した本発明の「直交する」の定義を満足する。   Next, the above-described 2 × 2 basic elements are combined as four blocks in the upper right, upper left, lower right, and lower left to create a code of a bit array of 4 rows × 4 columns. Here, as in the creation of the 2 × 2 basic unit, the lower right block is bit-inverted. The code of the bit arrangement of 8 rows × 8 columns and 16 rows × 16 columns is generated in the same procedure. These matrices satisfy the above-described definition of “orthogonal” in the present invention.

本実施の形態において、例えば、タッチセンサパネル２のドライブラインが１６本で構成されていれば、図５に示す１６行×１６列のビット配列の符号を直交する符号系列として使用することができる。ここで、アダマール（Hadamard）行列とは、要素が１または−１のいずれかであり、かつ各行が互いに直交であるような正方行列をいう。すなわち、アダマール行列の任意の２つの行は、互いに垂直なベクトルを表す。   In the present embodiment, for example, if the touch sensor panel 2 has 16 drive lines, the codes of the 16 rows × 16 columns bit arrangement shown in FIG. 5 can be used as orthogonal code sequences. . Here, the Hadamard matrix refers to a square matrix whose elements are either 1 or −1 and whose rows are orthogonal to each other. That is, any two rows of the Hadamard matrix represent vectors that are perpendicular to each other.

本実施の形態に係る直交する符号系列は、Ｎ次のアダマール行列から任意にＭ行取り出した行列を使用することができる（ここで、Ｍ≦Ｎである）。以下に述べるように、シルベスター法以外の方法によるアダマール行列も本発明に適用することができる。   As the orthogonal code sequence according to the present embodiment, a matrix obtained by arbitrarily extracting M rows from the Nth-order Hadamard matrix can be used (where M ≦ N). As described below, a Hadamard matrix by a method other than the Sylvester method can also be applied to the present invention.

図６は直交する符号系列の他の具体例を説明するための図であり、図７は直交する符号系列のさらに他の具体例を説明するための図である。シルベスター法によるＮ次のアダマール行列は、Ｎ＝２のべき乗になるが、Ｎが４の倍数であれば、アダマール行列は存在するという予想が存在し、例えば、図６には、Ｎ＝１２のときのアダマール行列が示されており、図７には、Ｎ＝２０のときのアダマール行列が示されている。これらのシルベスター法以外の方法によるアダマール行列も、本実施の形態に係る直交する符号系列として使用することができる。   FIG. 6 is a diagram for explaining another specific example of orthogonal code sequences, and FIG. 7 is a diagram for explaining another specific example of orthogonal code sequences. An N-order Hadamard matrix by the Sylvester method is a power of N = 2, but if N is a multiple of 4, there is an expectation that a Hadamard matrix exists. For example, in FIG. FIG. 7 shows the Hadamard matrix when N = 20. Hadamard matrices obtained by methods other than these Sylvester methods can also be used as orthogonal code sequences according to the present embodiment.

（内積演算の実際）
内積マトリックスＣ’ｉｊ＝ｄｉ・ｓｊの計算は次の手順で行う。
（１）まず、推定部５のＲＡＭ１０（図２）に格納された内積マトリックスをＣ’ｉｊ＝０にリセットする。
（２）時刻ｔｋ（ｋ＝１、…、Ｎのいずれか）のタイミングでｉ番目（ｉ＝１、…、Ｍ）のドライブラインＤＬｉを電圧Ｖ×ｄｉｋで並列に駆動し、各静電容量に電荷Ｃｉｊ×Ｖ×ｄｉｋを充電する。
（３）各センスラインｊ（ｊ＝１、…、Ｌ）を対応するアナログ積分器６に接続し、時刻ｔｋで充電した静電容量からの出力電圧ｓｊｋを読み出し、各Ｌ本のセンスラインに対応して配置されたＬ個アナログ積分器６にそれぞれ読み出された時刻ｔｋにおけるＬ個の出力電圧ｓｊｋを、スイッチ７により順番にＡＤ変換器８に供給してＡＤ変換し、ＡＤ変換器８によりＡＤ変換された時刻ｔｋにおける出力電圧ｓｊｋを内積演算部９に供給する。内積演算部９に供給された時刻ｔｋにおける出力電圧ｓｊｋは、 (Actual product operation)
The inner product matrix C′ij = di · sj is calculated according to the following procedure.
(1) First, the inner product matrix stored in the RAM 10 (FIG. 2) of the estimation unit 5 is reset to C′ij = 0.
(2) The i-th (i = 1,..., M) drive line DLi is driven in parallel with the voltage V × dik at the timing of time tk (one of k = 1,. Is charged with a charge Cij × V × dik.
(3) Each sense line j (j = 1,..., L) is connected to the corresponding analog integrator 6, and the output voltage sjk from the capacitance charged at time tk is read out. The L output voltages sjk read at time tk respectively read by the corresponding L analog integrators 6 are supplied to the AD converter 8 in order by the switch 7 to perform AD conversion, and the AD converter 8 The output voltage sjk at time tk that has been subjected to AD conversion by the above is supplied to the inner product calculation unit 9. The output voltage sjk at time tk supplied to the inner product calculation unit 9 is

Figure 2014520292
Figure 2014520292

となる。
（４）内積演算部９は、ＡＤ変換器８から出力されたＬ個の出力電圧ｓｊｋのそれぞれと、ＲＡＭ１０に格納された符号系列ｄｉｋに応じて加減算を行い（符号系列ｄｉｋ＝１のときは加算し、ｄｉｋ＝−１のときは減算する）、その結果に基づいてＣ’ｉｊの値を更新する。 It becomes.
(4) The inner product calculation unit 9 performs addition / subtraction according to each of the L output voltages sjk output from the AD converter 8 and the code sequence dik stored in the RAM 10 (when the code sequence dik = 1). Add and subtract when dik = −1), and update the value of C′ij based on the result.

Figure 2014520292
Figure 2014520292

（５）符号系列の長さに相当するＮ回の処理が回るまでは、時刻をインクリメント（ｔｋ＋１）し、（１）に戻る。
以上の処理が終わると、Ｃ’ｉｊの値は、内積の計算結果となる。 (5) The time is incremented (tk + 1) and the process returns to (1) until N times of processing corresponding to the length of the code sequence are performed.
When the above processing is completed, the value of C′ij becomes the inner product calculation result.

本実施の形態に係るタッチセンサパネル２のドライブラインの本数Ｍ、センスラインの本数Ｌ、及び符号系列の長さＮは、例えば、４インチクラスの携帯情報端末等に適用する場合は、Ｍ＝１６、Ｌ＝３２とすれば、３ｍｍピッチ程度になる。また、例えば、２０インチクラスの画面を有する電子機器に適用する場合は、Ｍ＝４８、Ｌ＝８０により、６ｍｍピッチ程度になる。符号系列の長さＮの自由度は、非常に高いが、例えば、Ｎ＝６４〜５１２である。   The number M of drive lines, the number L of sense lines, and the length N of the code sequence of the touch sensor panel 2 according to the present embodiment are, for example, M = when applied to a 4-inch class portable information terminal or the like. If 16, L = 32, the pitch is about 3 mm. For example, when applied to an electronic device having a 20-inch class screen, M = 48 and L = 80, so that the pitch is about 6 mm. The degree of freedom of the length N of the code sequence is very high, for example, N = 64 to 512.

（駆動概念の先行技術との差異）
前述した特許文献２に記載の容量検出装置も、符号系列に基づいてドライブラインを駆動し、センスラインに接続され、駆動されたドライブラインとの複数の交差部の容量に生じる電流の総和を電気信号に変換した測定電圧を出力し、センスラインごとに、測定電圧と符号系列とにより積和演算を行い、各交差部の容量に対応する電圧値を求めている。しかしながら、ドライブラインの駆動概念が、下記のように、本実施の形態とは異なる。 (Difference from the prior art of driving concept)
The above-described capacitance detection device described in Patent Document 2 also drives a drive line based on a code sequence, is connected to a sense line, and electrically calculates the sum of currents generated in the capacitances at a plurality of intersections with the driven drive line. A measurement voltage converted into a signal is output, and for each sense line, a product-sum operation is performed using the measurement voltage and a code series to obtain a voltage value corresponding to the capacitance of each intersection. However, the drive concept of the drive line is different from the present embodiment as described below.

例えば、説明の簡単化のために、１本のセンスラインと４本のドライブラインとの間に、容量（Ｃ１、Ｃ２、Ｃ３、Ｃ４）が形成されている例を考える。４本のドライブラインの駆動信号（符号系列）が、（１、１、−１、−１）であるとすると（特許文献２の表記では（１、１、０、０））、本実施の形態では、常に全ドライブラインが駆動され、
Ｃ１＋Ｃ２−Ｃ３−Ｃ４ …（式３）
に相当する積分出力を得るが、特許文献２に開示された構成では、「１」に対応するドライブラインのみが駆動され、
Ｃ１＋Ｃ２ …（式４）
に相当する積分出力を得る。本実施の形態の（式３）と特許文献２の（式４）とを比較すると、本実施の形態の積分出力の方が含まれる情報量が多いといえる。 For example, to simplify the description, consider an example in which capacitors (C1, C2, C3, C4) are formed between one sense line and four drive lines. If the drive signals (code sequences) of the four drive lines are (1, 1, -1, -1) (in the notation of Patent Document 2, (1, 1, 0, 0)), In the form, all drive lines are always driven,
C1 + C2-C3-C4 (Formula 3)
In the configuration disclosed in Patent Document 2, only the drive line corresponding to “1” is driven,
C1 + C2 (Formula 4)
An integral output corresponding to is obtained. Comparing (Equation 3) of this embodiment and (Equation 4) of Patent Document 2, it can be said that the amount of information included in the integrated output of this embodiment is larger.

また、
Ｃｉ＝Ｃ＋ΔＣｉ
ΔＣｉ：容量の変化（ΔＣｉは通常、Ｃの１割程度である）
と表すと、
（式３）＝Ｃ１＋Ｃ２−Ｃ３−Ｃ４
＝ΔＣ１＋ΔＣ２−ΔＣ３−ΔＣ４
≒０．２×Ｃ …（式５）
（式４）＝２×Ｃ＋ΔＣ１＋ΔＣ２
≒２×Ｃ …（式６）
となる。 Also,
Ci = C + ΔCi
ΔCi: change in capacity (ΔCi is usually about 10% of C)
And
(Formula 3) = C1 + C2-C3-C4
= ΔC1 + ΔC2-ΔC3-ΔC4
≒ 0.2 × C ... (Formula 5)
(Formula 4) = 2 × C + ΔC1 + ΔC2
≈ 2 x C (Formula 6)
It becomes.

タッチセンサーパネル等では、ΔＣｉはＣの一割程度であるので、（式６）の値は、（式５）の値の１０倍程度になる。即ち、特許文献２の（式６）を実現する積分回路は、（式５）を実現する本実施の形態の積分回路に比べてゲインを１／１０程度に設定せざるを得ず、信号のＳＮ比が劣る。このＳＮ比の違いは、ドライブラインの数Ｍが増加すると、さらに大きくなる。   In a touch sensor panel or the like, ΔCi is about 10% of C, so the value of (Expression 6) is about 10 times the value of (Expression 5). That is, the integration circuit that realizes (Equation 6) of Patent Document 2 must set the gain to about 1/10 as compared with the integration circuit of the present embodiment that realizes (Equation 5). The SN ratio is inferior. This difference in the SN ratio is further increased as the number M of drive lines is increased.

常に全ドライブラインを並列に駆動している本実施の形態は、測定電圧のオフセット誤差をキャンセルするために、符号系列に基づいて第１のドライブライン（Ｃ１、Ｃ２）と第２のドライブライン（Ｃ３、Ｃ４）とに振り分けて駆動している特許文献２に記載の容量検出回路と異なっている。本実施の形態では、リセットスイッチのフィールドスルーによるオフセットは、ドライブラインに信号を入力しない状態（電圧Ｖｒｅｆで駆動している状態）におけるＡＤ変換器の出力によって計測することができるので、この計測値をデジタル回路において減算すれば、オフセット誤差をキャンセルすることができる。   In the present embodiment in which all the drive lines are always driven in parallel, the first drive line (C1, C2) and the second drive line ( This is different from the capacitance detection circuit described in Patent Document 2 that is distributed and driven to C3 and C4). In this embodiment, the offset due to the field-through of the reset switch can be measured by the output of the AD converter in a state where no signal is input to the drive line (a state where the signal is driven by the voltage Vref). Is subtracted in the digital circuit, the offset error can be canceled.

（正負演算の先行技術との差異）
本実施の形態では、符号系列の値に応じて、＋１の場合は＋Ｖボルト、−１の場合は−ＶボルトになるようにＭ本のドライブラインを並列に駆動し、（式３）に相当する値を一挙に演算する。これに対して特許文献２に記載の構成では、（式４）のＣ１＋Ｃ２を演算し、その後、Ｃ３＋Ｃ４に相当する演算を行う。このように特許文献２に記載の構成では、演算が２相になるため、消費電力を抑えた高速化に不利である。 (Difference from prior art of positive and negative operations)
In the present embodiment, M drive lines are driven in parallel so as to be + V volts in the case of +1 and −V volts in the case of −1 in accordance with the value of the code sequence, which corresponds to (Equation 3). The values to be calculated are calculated at once. On the other hand, in the configuration described in Patent Document 2, C1 + C2 of (Equation 4) is calculated, and then an operation corresponding to C3 + C4 is performed. As described above, the configuration described in Patent Document 2 is disadvantageous in increasing the speed while suppressing power consumption because the calculation is performed in two phases.

また、本実施の形態は、符号系列の値が−１の場合は−Ｖボルトになるようにドライブラインを駆動するが、特許文献２に記載の構成は、ドライブラインを＋Ｖボルトに駆動するのみであり、−Ｖボルトに駆動する概念が無い点で相異する。   In the present embodiment, when the value of the code sequence is −1, the drive line is driven to be −V volts. However, the configuration described in Patent Document 2 only drives the drive line to + V volts. And is different in that there is no concept of driving to -V volts.

（推定部５の他の構成）
本実施の形態においては、Ｌ本のセンスラインにそれぞれ対応するアナログ積分器６を配置し、スイッチ７によりこれらのアナログ積分器６を切り換え、ＡＤ変換器８及び内積演算部９を一個ずつ配置した構成の例を示したが、本発明はこれに限定されない。アナログ積分器６を１個設け、このアナログ積分器６の入力切り換えによってセンスライン毎の読み出しを行うように構成してもよい。 (Other configurations of the estimation unit 5)
In the present embodiment, analog integrators 6 respectively corresponding to L sense lines are arranged, these analog integrators 6 are switched by a switch 7, and an AD converter 8 and an inner product operation unit 9 are arranged one by one. Although an example of the configuration is shown, the present invention is not limited to this. One analog integrator 6 may be provided, and reading may be performed for each sense line by switching the input of the analog integrator 6.

また、ＡＤ変換器８を、センスライン及びアナログ積分器毎に設け、スイッチ７をＡＤ変換器８と及び内積演算部９との間に設けるように構成してもよい。   Further, the AD converter 8 may be provided for each sense line and analog integrator, and the switch 7 may be provided between the AD converter 8 and the inner product calculation unit 9.

（他の実施形態の構成）
本実施の形態においては、ドライブラインとセンスラインとの間に形成される静電容量の容量値を検出する例を挙げて説明したが、本発明はこれに限定されない。例えば、ドライブラインとセンスラインとの間に形成される線形素子の値を推定する構成に対しても本発明を適用することができるし、また、Ｍ個の入力ｘｋ（ｋ＝１、…、Ｍ）を有して入出力が線形な系のｋ番目の入力ｘｋに対応する係数Ｃｋを推定する構成に対しても本発明を適用することができる。 (Configuration of other embodiment)
In the present embodiment, the example in which the capacitance value of the capacitance formed between the drive line and the sense line is detected has been described, but the present invention is not limited to this. For example, the present invention can be applied to a configuration for estimating the value of a linear element formed between a drive line and a sense line, and M inputs xk (k = 1,..., The present invention can also be applied to a configuration that estimates the coefficient Ck corresponding to the kth input xk of the system having M) and linear input / output.

また、本実施の形態に記載したタッチセンサシステム１と、タッチセンサシステム１に設けられたタッチセンサパネル２に重ねて配置された表示パネルとを備えた電子機器を構成してもよいし、また、タッチセンサシステム１と、タッチセンサパネル２を内蔵してタッチセンサパネル２の機能を有する表示パネルとを備えた電子機器を構成してもよい。   Moreover, you may comprise the electronic device provided with the touch sensor system 1 described in this Embodiment, and the display panel arrange | positioned on the touch sensor panel 2 provided in the touch sensor system 1, An electronic device including the touch sensor system 1 and a display panel that incorporates the touch sensor panel 2 and has the function of the touch sensor panel 2 may be configured.

（実施の形態２）
（２種類電圧によるタッチセンサパネルの駆動方法）
図８は、実施の形態２に係るタッチセンサシステムに設けられたタッチセンサパネルの駆動方法を説明するためのタイミングチャートである。 (Embodiment 2)
(Driving method of touch sensor panel by two kinds of voltages)
FIG. 8 is a timing chart for explaining a method of driving the touch sensor panel provided in the touch sensor system according to the second embodiment.

図４を参照して前述した実施の形態１に係るタッチセンサパネルの駆動方法では、Ｖｒｅｆ、（Ｖｒｅｆ＋Ｖ）、及び（Ｖｒｅｆ−Ｖ）の３種類の電圧によりタッチセンサパネルを駆動したが、実施の形態２の駆動方法では２種類の電圧Ｖ１・Ｖ２により駆動する。   In the touch sensor panel driving method according to the first embodiment described above with reference to FIG. 4, the touch sensor panel is driven by three kinds of voltages Vref, (Vref + V), and (Vref−V). In the driving method of mode 2, driving is performed with two kinds of voltages V1 and V2.

即ち、符号系列が＋１の場合は、アナログ積分器６（図１）のリセット時に電圧Ｖ１により、各静電容量が結合されたセンスラインからの出力のサンプリング時に電圧Ｖ２によりドライブラインを駆動する。そして、符号系列が−１の場合は、アナログ積分器６のリセット時に電圧Ｖ２により、各静電容量が結合されたセンスラインからの出力のサンプリング時に電圧Ｖ１によりドライブラインを駆動する。   That is, when the code sequence is +1, the drive line is driven by the voltage V1 when the analog integrator 6 (FIG. 1) is reset, and by the voltage V2 when sampling the output from the sense line to which each capacitance is coupled. When the code sequence is −1, the drive line is driven by the voltage V1 when the analog integrator 6 is reset, and by the voltage V1 when sampling the output from the sense line to which each capacitance is coupled.

具体的には、図８に示す例では、ドライブラインＤＬ１は、符号系列の対応する要素ｄ１１＝＋１、ｄ１２＝＋１であるので、アナログ積分器６のリセット時に電圧Ｖ１により駆動された後、サンプリング時に電圧Ｖ２により駆動され、次のリセット時に電圧Ｖ１により駆動された後、次のサンプリング時に電圧Ｖ２により駆動される。ドライブラインＤＬ２は、符号系列の対応する要素ｄ２１＝＋１、ｄ２２＝−１であるので、アナログ積分器６のリセット時に電圧Ｖ１により駆動された後、サンプリング時に電圧Ｖ２により駆動され、次のリセット時に電圧Ｖ２により駆動された後、次のサンプリング時に電圧Ｖ１により駆動される。   Specifically, in the example shown in FIG. 8, since the drive line DL1 has the corresponding elements d11 = + 1 and d12 = + 1 of the code sequence, the sampling is performed after being driven by the voltage V1 when the analog integrator 6 is reset. Sometimes driven by voltage V2, driven by voltage V1 at the next reset, and then driven by voltage V2 at the next sampling. Since the drive line DL2 has corresponding elements d21 = + 1 and d22 = −1 in the code series, after being driven by the voltage V1 when the analog integrator 6 is reset, it is driven by the voltage V2 at the time of sampling and at the time of the next reset. After being driven by the voltage V2, it is driven by the voltage V1 during the next sampling.

ドライブラインＤＬ３は、符号系列の対応する要素ｄ３１＝−１、ｄ３２＝−１であるので、アナログ積分器６のリセット時に電圧Ｖ２により駆動された後、サンプリング時に電圧Ｖ１により駆動され、次のリセット時に電圧Ｖ２により駆動された後、次のサンプリング時に電圧Ｖ１により駆動される。ドライブラインＤＬ４は、符号系列の対応する要素ｄ４１＝−１、ｄ４２＝＋１であるので、アナログ積分器６のリセット時に電圧Ｖ２により駆動された後、サンプリング時に電圧Ｖ１により駆動され、次のリセット時に電圧Ｖ１により駆動された後、次のサンプリング時に電圧Ｖ２により駆動される。ドライブラインＤＬＭは、符号系列の対応する要素ｄＭ１＝−１、ｄＭ２＝＋１であるので、アナログ積分器６のリセット時に電圧Ｖ２により駆動された後、サンプリング時に電圧Ｖ１により駆動され、次のリセット時に電圧Ｖ１により駆動された後、次のサンプリング時に電圧Ｖ２により駆動される。   Since the drive line DL3 has the corresponding elements d31 = −1 and d32 = −1 in the code sequence, it is driven by the voltage V2 when the analog integrator 6 is reset, and is then driven by the voltage V1 at the time of sampling. Sometimes it is driven by voltage V2, and then it is driven by voltage V1 at the next sampling. Since the drive line DL4 has corresponding elements d41 = −1 and d42 = + 1 in the code sequence, it is driven by the voltage V2 when the analog integrator 6 is reset, and is then driven by the voltage V1 at the time of sampling, and at the next reset. After being driven by the voltage V1, it is driven by the voltage V2 at the next sampling. Since the drive line DLM has corresponding elements dM1 = −1 and dM2 = + 1 of the code sequence, it is driven by the voltage V2 when the analog integrator 6 is reset, and then is driven by the voltage V1 at the time of sampling, and at the next reset. After being driven by the voltage V1, it is driven by the voltage V2 at the next sampling.

ここで、Ｖ１＝Ｖｄｄ、Ｖ２＝Ｖｓｓ
とすると、出力は、
（Ｃｆ／Ｃｉｎｔ）×（Ｖ１−Ｖ２）＝（Ｃｆ／Ｃｉｎｔ）×（Ｖｄｄ−Ｖｓｓ）
となり、
図４を参照して前述した実施の形態１に係るタッチセンサパネルの駆動方法において、
Ｖｒｅｆ＝（Ｖｄｄ−Ｖｓｓ）／２、
とおいた場合、
Ｖｄｄ＝Ｖｒｅｆ＋Ｖ、
Ｖｓｓ＝Ｖｒｅｆ−Ｖ、
であるから、
Ｖ＝（Ｖｄｄ−Ｖｓｓ）／２
となり、図８に示す例の半分の出力になる。従って、図８に示す実施の形態２の駆動方法によれば、図４の実施の形態１の駆動方法の２倍の信号強度を得ることができ、静電容量に蓄積される電荷を２倍にすることができる。 Here, V1 = Vdd, V2 = Vss
Then the output is
(Cf / Cint) × (V1−V2) = (Cf / Cint) × (Vdd−Vss)
And
In the driving method of the touch sensor panel according to the first embodiment described above with reference to FIG.
Vref = (Vdd−Vss) / 2,
If you say
Vdd = Vref + V,
Vss = Vref−V,
Because
V = (Vdd−Vss) / 2
Thus, the output is half that of the example shown in FIG. Therefore, according to the driving method of the second embodiment shown in FIG. 8, it is possible to obtain twice the signal intensity of the driving method of the first embodiment of FIG. 4, and double the charge accumulated in the capacitance. Can be.

（オフセット読み出し）
図９は、実施の形態２に係るタッチセンサシステムに設けられたタッチセンサパネルの駆動方法を説明するための他のタイミングチャートである。 (Offset read)
FIG. 9 is another timing chart for explaining a method of driving the touch sensor panel provided in the touch sensor system according to the second embodiment.

図４または図８に示した態様によりドライブラインＤＬ１〜ＤＬＭを並列駆動する前に、図９に示すように、リセット時もサンプリング時も一定電圧ＶｒｅｆによりドライブラインＤＬ１〜ＤＬＭを駆動して、ドライブラインに信号を入れない状態にし、アナログ積分器６（図１及び図２）からオフセット出力値を読み出す。そして、アナログ積分器６から読み出したオフセット出力値をＡＤＣ８によりＡＤ変換する。次に、ＡＤＣ８によりＡＤ変換されたオフセット出力値を内積演算部９により計測し、このオフセット出力値をセンスラインＳＬ１〜ＳＬＬごとにＲＡＭ１０に格納する。   Before driving the drive lines DL1 to DLM in parallel according to the mode shown in FIG. 4 or FIG. 8, as shown in FIG. 9, the drive lines DL1 to DLM are driven by the constant voltage Vref at the time of resetting and sampling. The signal is not input to the line, and the offset output value is read from the analog integrator 6 (FIGS. 1 and 2). The offset output value read from the analog integrator 6 is AD converted by the ADC 8. Next, the offset output value AD-converted by the ADC 8 is measured by the inner product calculation unit 9, and this offset output value is stored in the RAM 10 for each of the sense lines SL1 to SLL.

（オフセット補償方法）
その後、図４または図８に示した態様によりドライブラインＤＬ１〜ＤＬＭを並列駆動して、静電容量列からの出力をアナログ積分器６に出力する。そして、ＡＤＣ８は、アナログ積分器６に出力された静電容量列からの出力をＡＤ変換して内積演算部９に供給する。次に、内積演算部９は、ＡＤＣ８により供給された静電容量列からの出力から、ＲＡＭ１０に格納されたオフセット出力値をセンスラインＳＬ１〜ＳＬＬごとに減算して、アナログ積分器６に設けられたリセットスイッチのフィードスルーによるオフセットをキャンセルする。 (Offset compensation method)
Thereafter, the drive lines DL <b> 1 to DLM are driven in parallel according to the mode shown in FIG. 4 or 8, and the output from the capacitance string is output to the analog integrator 6. The ADC 8 performs AD conversion on the output from the capacitance string output to the analog integrator 6 and supplies it to the inner product calculation unit 9. Next, the inner product calculation unit 9 subtracts the offset output value stored in the RAM 10 from the output from the capacitance string supplied by the ADC 8 for each of the sense lines SL1 to SLL, and is provided in the analog integrator 6. Cancel the offset due to the feedthrough of the reset switch.

なお、リセット時もサンプリング時も一定電圧ＶｒｅｆによりドライブラインＤＬ１〜ＤＬＭを駆動して、アナログ積分器６からオフセット出力値を読み出し、ＡＤＣ８によりＡＤ変換したオフセット出力値を内積演算部９により計測する動作を複数回繰り返して複数個のオフセット出力値を計測し、この複数個のオフセット出力値を平均化することによりオフセットに含まれるノイズ成分を削減した平均オフセット出力値をＲＡＭ１０に格納するように構成してもよい。複数回の繰り返し回数は、例えば、６０Ｈｚの場合、１６回であり、２４０Ｈｚの場合、１００回に設定され得る。   Note that the drive lines DL1 to DLM are driven by the constant voltage Vref at the time of resetting and sampling, the offset output value is read from the analog integrator 6, and the offset output value AD-converted by the ADC 8 is measured by the inner product calculation unit 9. Is repeated a plurality of times, a plurality of offset output values are measured, and the average offset output value in which the noise component contained in the offset is reduced is stored in the RAM 10 by averaging the plurality of offset output values. May be. The number of repetitions is, for example, 16 in the case of 60 Hz, and can be set to 100 in the case of 240 Hz.

（実施の形態３）
（アナログ積分器のゲイン切り替え）
図１０は、実施の形態３に係るタッチセンサパネルの駆動方法を説明するための図である。実施の形態１で前述した構成要素と同一の構成要素には同一の参照符号を付し、その詳細な説明は繰り返さない。 (Embodiment 3)
(Analog integrator gain switching)
FIG. 10 is a diagram for explaining a touch sensor panel driving method according to the third embodiment. The same components as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will not be repeated.

タッチセンサパネル２が４本のドライブラインＤｌ１〜ＤＬ４と４本のセンスラインＳＬ１〜ＳＬ４とを有しており、符号系列が、シルベスター法によって生成される４次のアダマール行列により構成される例を説明する。   An example in which the touch sensor panel 2 has four drive lines D11 to DL4 and four sense lines SL1 to SL4, and the code sequence is composed of a fourth-order Hadamard matrix generated by the Sylvester method. explain.

アナログ積分器６Ａは、一方の入力が基準電圧Ｖｒｅｆに結合されたオペアンプと、このオペアンプの出力と他方の入力との間に配置された容量Ｃｉｎｔの積分容量と、この積分容量に対してそれぞれ並列に接続された３個の他の積分容量と、３個の他の積分容量のそれぞれとオペアンプの出力との間にそれぞれ設けられた３個のスイッチとを有している。   The analog integrator 6A includes an operational amplifier whose one input is coupled to the reference voltage Vref, an integral capacitance of a capacitor Cint disposed between the output of the operational amplifier and the other input, and a parallel to the integral capacitance. Three other integration capacitors connected to each other, and three switches provided respectively between the three other integration capacitors and the output of the operational amplifier.

シルベスター法によって生成される４次のアダマール行列からなる符号系列の各要素の列方向に沿った総和は、１列目が「４」であり、２列目〜４列目が「０」である。従って、この符号系列の１列目の各要素によりドライブラインを駆動するときに、静電容量列からの出力の値は、２列目〜４列目により駆動する場合に比べて著しく大きくなってアナログ積分器６Ａの容量を超え、アナログ積分器６Ａが飽和するおそれがある。   The sum along the column direction of each element of the code sequence composed of the fourth-order Hadamard matrix generated by the Sylvester method is “4” in the first column and “0” in the second to fourth columns. . Therefore, when the drive line is driven by each element of the first column of this code sequence, the value of the output from the capacitance column is significantly larger than when driven by the second to fourth columns. The capacity of the analog integrator 6A may be exceeded, and the analog integrator 6A may be saturated.

そこで、符号系列の各要素の列方向に沿った総和がアナログ積分器６Ａが飽和する程度に大きい列により、ドライブラインを駆動するときは、アナログ積分器６Ａの飽和を防止するように、アナログ積分器６Ａに設けられたスイッチをオフからオンに切り替える。   Therefore, when the drive line is driven by a column in which the sum of the elements of the code sequence along the column direction is large enough to saturate the analog integrator 6A, the analog integration is performed so as to prevent the analog integrator 6A from being saturated. The switch provided in the vessel 6A is switched from OFF to ON.

シルベスター法によって生成されるアダマール行列は、１列目の要素が必ずすべて＋１となり、列の要素の総和が他の列の総和よりも著しく大きくなり、アナログ積分器６Ａが飽和するおそれが生じるが、上記のようにアナログ積分器６Ａに設けられたスイッチをオフからオンに切り替えて、アナログ積分器６Ａのゲインを切り替えることにより、アナログ積分器の飽和を防止することができる。   In the Hadamard matrix generated by the Sylvester method, all the elements in the first column are always +1, and the sum of the elements in the column becomes significantly larger than the sum of the other columns, and the analog integrator 6A may be saturated. By switching the switch provided in the analog integrator 6A from off to on as described above and switching the gain of the analog integrator 6A, saturation of the analog integrator can be prevented.

以上のように実施の形態３によれば、符号系列の列方向に沿った各要素の総和の絶対値に応じて、アナログ積分器のゲインを切り替えるので、アナログ積分器の飽和を防止することができる。   As described above, according to the third embodiment, since the gain of the analog integrator is switched according to the absolute value of the sum of the elements along the column direction of the code sequence, saturation of the analog integrator can be prevented. it can.

（アナログ積分器ゲイン切り替えの内積演算部ゲイン切り替えによる補償）
内積演算部９は、ゲインを切り替え可能なアナログ積分器６Ａに出力された静電容量列からの出力をＡＤＣ８によりＡＤ変換したデジタル値と符号系列との内積演算に基づいて、各ドライブラインに対応する静電容量列の容量値を推定する。ここで、内積演算部９は、符号系列の列方向に沿った各要素の総和の絶対値に応じて、デジタル値の重み付けを切り替えて、アナログ積分器６Ａのゲインとデジタル値の重み付けによるゲインとの積が、符号系列の各列ごとに一定にする。 (Compensation by analog product gain switching inner product calculation unit gain switching)
The inner product calculation unit 9 corresponds to each drive line based on the inner product calculation of the digital value obtained by AD-converting the output from the capacitance string output to the analog integrator 6A whose gain can be switched and the code sequence. The capacitance value of the capacitance string to be estimated is estimated. Here, the inner product calculation unit 9 switches the weighting of the digital value according to the absolute value of the sum of each element along the column direction of the code sequence, and the gain of the analog integrator 6A and the gain by the weighting of the digital value Is constant for each column of the code sequence.

（実施の形態４）
（内積計算の複数駆動による分割）
図１１（ａ）及び（ｂ）は実施の形態４に係るタッチセンサパネルを駆動するための符号系列を説明するための図である。 (Embodiment 4)
(Division of inner product calculation by multiple driving)
FIGS. 11A and 11B are diagrams for explaining a code sequence for driving the touch sensor panel according to the fourth embodiment.

図１１（ａ）には、シルベスター法によって生成される４次のアダマール行列により構成される符号系列が示されている。この符号系列は、図１０に示される符号系列と同様に、各要素の列方向に沿った総和は、１列目が「４」であり、２列目〜４列目が「０」である。従って、この符号系列の１列目の各要素によりドライブラインを駆動するときに、静電容量列からの出力の値は、２列目〜４列目により駆動する場合に比べて著しく大きくなってアナログ積分器６Ａの容量を超え、アナログ積分器６Ａが飽和するおそれがある。   FIG. 11A shows a code sequence composed of a fourth-order Hadamard matrix generated by the Sylvester method. In this code sequence, as in the code sequence shown in FIG. 10, the sum along the column direction of each element is “4” in the first column and “0” in the second to fourth columns. . Therefore, when the drive line is driven by each element of the first column of this code sequence, the value of the output from the capacitance column is significantly larger than when driven by the second to fourth columns. The capacity of the analog integrator 6A may be exceeded, and the analog integrator 6A may be saturated.

そこで、図１１（ｂ）に示すように、符号系列の１列目の（１、１、１、１）を、（１、１、０、０）によって表される列と、（０、０、１、１）によって表される列との２列に分割することにより、４本のドライブラインの駆動を４回から５回にし、各要素の列方向に沿った総和「４」を「２」と「２」とに分割して、列方向に沿った総和の最大値を「４」がら「２」に低減して、アナログ積分器の飽和を防止する。   Therefore, as shown in FIG. 11 (b), (1, 1, 1, 1) in the first column of the code sequence is replaced with a column represented by (1, 1, 0, 0) and (0, 0 1 and 1), the four drive lines are driven four to five times, and the total “4” along the column direction of each element is “2”. ”And“ 2 ”, and the maximum value of the total sum along the column direction is reduced to“ 2 ”from“ 4 ”to prevent saturation of the analog integrator.

実施の形態４では、シルベスター法によって生成される４次のアダマール行列により構成される符号系列の例を示したが、本発明はこれに限定されない。４次以外の２ｎ次のアダマール行列により構成される符号系列に対して本発明を適用できるし、シルベスター法以外の方法により生成される任意の次数のアダマール行列により構成される符号系列に対しても本発明を適用することができる。 In Embodiment 4, an example of a code sequence composed of a fourth-order Hadamard matrix generated by the Sylvester method has been described, but the present invention is not limited to this. The present invention can be applied to code sequences composed of 2n- order Hadamard matrices other than the fourth order, and to code sequences composed of arbitrary-order Hadamard matrices generated by methods other than the Sylvester method. The present invention can also be applied.

（実施の形態５）
（三角山型駆動方法）
図１２は、実施の形態５に係るタッチセンサパネルを駆動するための符号系列を説明するための図である。 (Embodiment 5)
(Triangular drive method)
FIG. 12 is a diagram for explaining a code sequence for driving the touch sensor panel according to the fifth embodiment.

実施の形態５に係るタッチセンサパネルは、Ｍ本のドライブラインとＬ本のセンスラインとの間に形成される静電容量列のそれぞれに対して、シルベスター法によって生成される２ｎ次（Ｍ＜２ｎ）のアダマール行列の各行に相当する＋１または−１によって構成されて互いに直交する符号長Ｎ＞Ｍの符号系列に基づいて、Ｍ本のドライブラインを並列に駆動する。図１２には、１６次のアダマール行列に基づくＭ（＝１３）本のドライブラインに対応した１３行×１６列の符号系列の例を示している。 The touch sensor panel according to the fifth embodiment has a 2 nth order (M) generated by the Sylvester method for each of the capacitance columns formed between the M drive lines and the L sense lines. The M drive lines are driven in parallel based on a code sequence of code length N> M, which is configured by +1 or −1 corresponding to each row of the <2 n ) Hadamard matrix and orthogonal to each other. FIG. 12 shows an example of a code sequence of 13 rows × 16 columns corresponding to M (= 13) drive lines based on a 16th-order Hadamard matrix.

図１３は、タッチセンサパネルを駆動する方法を示すグラフである。横軸は、図１２に示すＮ＝１６のアダマール行列の列方向に沿った位置を示している。縦軸は、このＮ＝１６のアダマール行列の列方向に沿った各要素の総和の絶対値を示している。   FIG. 13 is a graph illustrating a method for driving the touch sensor panel. The horizontal axis indicates the position along the column direction of the N = 16 Hadamard matrix shown in FIG. The vertical axis represents the absolute value of the sum of each element along the column direction of the N = 16 Hadamard matrix.

Ｎ＝１６のアダマール行列の第１列目は、要素がすべて１であるので、列方向に沿った位置（横軸）と列方向に沿った各要素の総和の絶対値（縦軸）との関係は、線形的に単調増加する線Ｌ１により表される。   In the first column of the N = 16 Hadamard matrix, all the elements are 1, so that the position along the column direction (horizontal axis) and the absolute value of the sum of each element along the column direction (vertical axis) The relationship is represented by a linearly monotonically increasing line L1.

Ｎ＝１６のアダマール行列の第９列目（（２（４−１）＋１）列目）は、第１行から第８行までがすべて１であり、第９行から第１６行までがすべて−１であるので、列方向に沿った位置（横軸）と列方向に沿った各要素の総和の絶対値（縦軸）との関係は、線形的に単調増加した後、線形的に単調減少して底辺長さ１６、高さ８の三角山型形状を形成する線Ｌ２によって表される。 The 9th column of the N = 16 Hadamard matrix (column (2 (4-1) +1)) is all 1 from the 1st row to the 8th row, and all from the 9th row to the 16th row. Since −1, the relationship between the position along the column direction (horizontal axis) and the absolute value of the sum of the elements along the column direction (vertical axis) increases linearly and monotonically. It is represented by a line L2 that decreases to form a triangular mountain shape with a base length of 16 and a height of 8.

Ｎ＝１６のアダマール行列の第５列目（（２４−１−２４−２＋１）列目）は、第１行から第４行までがすべて１であり、第５行から第８行までがすべて−１であり、第９行から第１２行までがすべて１であり、第１３行から第１６行までがすべて−１である。従って、列方向に沿った位置（横軸）と列方向に沿った各要素の総和の絶対値（縦軸）との関係は、底辺長さ８、高さ４の三角山型形状を２個形成する線Ｌ３によって表される。第１３列目（（２４−１＋２４−２＋１）列目）も、第１行から第４行までがすべて１であり、第５行から第８行までがすべて−１であり、第９行から第１２行までがすべて−１であり、第１３行から第１６行までがすべて１であるので、同様に、三角山型形状を２個形成する線Ｌ３によって表される。 The fifth column ((2 4-1 -2 4-2 +1) column) of the N = 16 Hadamard matrix is all 1 from the first row to the fourth row, and the fifth row to the eighth row. All of the above are -1, all of the ninth to twelfth lines are 1, and all of the thirteenth to sixteenth lines are -1. Therefore, the relationship between the position along the column direction (horizontal axis) and the absolute value (vertical axis) of the sum of each element along the column direction is two triangular mountain shapes with a base length of 8 and a height of 4. It is represented by the line L3 to be formed. The 13th column (the (2 4-1 +2 4-2 +1) column) is also all 1 from the first row to the fourth row, and all -1 from the fifth row to the eighth row, Since the ninth to twelfth rows are all -1 and the thirteenth to sixteenth rows are all 1, it is similarly represented by a line L3 that forms two triangular mountain shapes.

第３列、第７列、第１１列、及び第１５列は、底辺長さ４、高さ２の三角山型形状を４個形成する線Ｌ４によって表される。第２列、第４列、第６列、第８列、第１０列、第１２列、第１４列、及び第１６列は、底辺の長さ２、高さ１の三角山型形状を８個形成する線Ｌ５により表される。   The third column, the seventh column, the eleventh column, and the fifteenth column are represented by a line L4 that forms four triangular mountain shapes having a base length of 4 and a height of 2. The second column, the fourth column, the sixth column, the eighth column, the tenth column, the twelfth column, the fourteenth column, and the sixteenth column have a triangular mountain shape with a base length of 2 and a height of 8 It is represented by a line L5 that is formed individually.

ここで、閾値Ｎｕｍを、符号系列の列方向に沿った各要素の総和の絶対値がこれを超えると、アナログ積分器６（図１）が飽和する値であるとする。図１２及び図１３に示す例では、Ｎｕｍ＝３であるとする。そして、ドライブライン数Ｍ＝１３であるとする。   Here, it is assumed that the threshold Num is a value at which the analog integrator 6 (FIG. 1) is saturated when the absolute value of the sum of the elements along the column direction of the code sequence exceeds this value. In the example shown in FIGS. 12 and 13, it is assumed that Num = 3. Assume that the drive line number M = 13.

線Ｌ５に対応する第２列、第４列、第６列、第８列、第１０列、第１２列、第１４列、及び第１６列、並びに、線Ｌ４に対応する第３列、第７列、第１１列、及び第１５列は、図１３に示すように、いずれも、閾値Ｎｕｍ＝３を超えないので、Ｍ＝１３本のドライブラインを同時駆動しても、アナログ積分器６は飽和しない。   The second column, the fourth column, the sixth column, the eighth column, the tenth column, the twelfth column, the fourteenth column and the sixteenth column corresponding to the line L5, and the third column corresponding to the line L4, the second column As shown in FIG. 13, the seventh column, the eleventh column, and the fifteenth column do not exceed the threshold value Num = 3. Therefore, even if M = 13 drive lines are driven simultaneously, the analog integrator 6 Is not saturated.

線Ｌ１に対応する第１列は、閾値Ｎｕｍ＝３を超えるので、閾値Ｎｕｍ＝３に基づいて、ドライブラインの１番目から順番に３本のドライブラインずつ４回駆動した後、ドライブラインＤＬ１３を駆動するように第１列を分割して駆動すると、アナログ積分器６は飽和しない。   Since the first column corresponding to the line L1 exceeds the threshold value Num = 3, the drive line DL13 is driven four times by three drive lines in order from the first drive line based on the threshold value Num = 3. When the first column is divided and driven so as to be driven, the analog integrator 6 is not saturated.

一般的には、ドライブラインの１番目からＮｕｍ×［Ｍ／Ｎｕｍ］番目までをＮｕｍ個ずつ駆動することを［Ｍ／Ｎｕｍ］回繰り返した後、残りの（Ｍ／Ｎｕｍ）の余りの個数を並列駆動する。ここで、［ｘ］：ｘの整数部であり、後述する説明においても同様である。   In general, after driving Num from the first drive line to the Num × [M / Num] th by [M / Num] times, the remaining number of remaining (M / Num) is calculated. Drive in parallel. Here, [x] is an integer part of x, and the same applies in the description to be described later.

線Ｌ２に対応する第９列は、閾値Ｎｕｍ＝３を超える。線Ｌ２に対応する第９列は、まず、ドライブラインの第２行目から第１３行目までを符号系列の対応箇所により並列に駆動した後、ドライブラインの１行目を駆動する。   The ninth column corresponding to the line L2 exceeds the threshold Num = 3. In the ninth column corresponding to the line L2, first, the second to thirteenth rows of the drive line are driven in parallel by corresponding portions of the code series, and then the first row of the drive line is driven.

一般的には、ドライブラインの（２ｎ−１−（Ｍ−２ｎ−１））行目＝（２ｎ−Ｍ）行目に基づく行からＭ行目までを並列に駆動した後、ドライブラインの１行目から（２ｎ−１−（Ｍ−２ｎ−１））行目＝（２ｎ−Ｍ）行目までを、Ｎｕｍ個ずつ駆動することを［（２ｎ−１−（Ｍ−２ｎ−１）−１）行目に基づく行／Ｎｕｍ］回繰り返した後、残りの（（２ｎ−１−（Ｍ−２ｎ−１）−１）行目に基づく行／Ｎｕｍ）の余りの個数を並列駆動する。 In general, the drive line is driven in parallel from the (2 n-1 − (M−2 n−1 )) line = (2 n −M) line to the M line in the drive line. Num driving from the first line of the line to the (2 n-1 − (M−2 n−1 )) line = (2 n −M) line [(2 n−1 − ( M-2 n-1 ) -1) line / Num based on the line], and then the remaining ((2 n-1- (M-2 n-1 ) -1) line / Num) ) Are driven in parallel.

実施の形態５で示す例では、ｎ＝４、Ｍ＝１３であるから、（２ｎ−１−（Ｍ−２ｎ−１））行目＝３行目であるが、３行目から１３行目までを並列駆動しても、符号系列の列方向の総和は＋１であり、閾値Ｎｕｍ＝３よりも２小さい。従って、２行目から１３行目までを並列駆動しても、符号系列の列方向の総和は＋２であり、閾値Ｎｕｍ＝３よりも、まだ小さい。このため、（２ｎ−１−（Ｍ−２ｎ−１））行目は３行目であるが、閾値Ｎｕｍの値を考慮し、（２ｎ−１−（Ｍ−２ｎ−１））行目＝３行目に基づく行として２行目を選択し、２行目から１３行目までを並列駆動する。 In the example shown in the fifth embodiment, since n = 4 and M = 13, the (2 n-1 − (M−2 n−1 )) line = the 3rd line, but the 3rd to 13th lines. Even in parallel driving up to the row, the sum in the column direction of the code sequence is +1, which is 2 smaller than the threshold Num = 3. Therefore, even if the second to thirteenth rows are driven in parallel, the sum of the code sequences in the column direction is +2, which is still smaller than the threshold Num = 3. For this reason, the (2 n-1- (M-2 n-1 )) line is the third line, but considering the value of the threshold Num, (2 n-1- (M-2 n-1 )) ) Row = Select the second row as a row based on the third row, and drive the second to thirteenth rows in parallel.

線Ｌ３に対応する第５列及び第１３列は、閾値Ｎｕｍ＝３を超える。線Ｌ３に対応する第５列及び第１３列は、まず、ドライブラインの１行目から８行目までを同時に並列駆動する。そして、ドライブラインの１０行目から１３行目までを駆動する。次に、ドライブラインの９本目を駆動する。   The fifth column and the thirteenth column corresponding to the line L3 exceed the threshold Num = 3. In the fifth and thirteenth columns corresponding to the line L3, first, the first to eighth rows of the drive line are simultaneously driven in parallel. Then, the 10th to 13th rows of the drive line are driven. Next, the ninth drive line is driven.

一般的には、まず、ドライブラインの１行目から（２ｎ−１）行目までを同時並列に駆動する。そして、ドライブラインの（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））行目に基づく行からＭ行目までを並列に駆動する。次に、ドライブラインの（２ｎ−１＋１）行目から（（（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））に基づく行）−１）行目までを、Ｎｕｍ個ずつ駆動することを［（（（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））に基づく行））−（２ｎ−１＋１）／Ｎｕｍ］回繰り返した後、残りの（（（（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））に基づく行））−（２ｎ−１＋１）／Ｎｕｍ）の余りの個数を並列駆動する。 In general, first, the drive line from the first line to the (2 n-1 ) th line is driven simultaneously in parallel. Then, the drive line is driven in parallel from the line based on the ((2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 ))) line of the drive line. Next, from the (2 n−1 +1) th row of the drive line ((((2 n−1 +2 n−2 ) − (M− (2 n−1 +2 n−2 ))) based row) − 1) Drive up to the Num number of rows by [((((2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 ))) based rows))- After (2 n-1 +1) / Num] iterations, the remaining rows based on ((((((2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 )))) ))-(2 n-1 +1) / Num) is driven in parallel.

実施の形態５で示す例では、ｎ＝４、Ｍ＝１３であるから、（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））行目＝１１行目であるが、１１行目から１３行目までを並列駆動しても、符号系列の列方向の総和は＋１であり、閾値Ｎｕｍ＝３よりも２小さい。従って、１０行目から１３行目までを並列駆動しても、符号系列の列方向の総和は＋２であり、閾値Ｎｕｍ＝３よりも、まだ小さい。このため、（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））行目＝１１行目であるが、閾値Ｎｕｍの値を考慮し、（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））行目＝１１行目に基づく行として１０行目を選択し、１０行目から１３行目までを並列駆動する。 In the example shown in the fifth embodiment, since n = 4 and M = 13, the ((2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 ))) line = Although the 11th row, even if the 11th to 13th rows are driven in parallel, the sum of the code sequences in the column direction is +1, which is 2 smaller than the threshold Num = 3. Therefore, even if the 10th to 13th rows are driven in parallel, the sum of the code sequences in the column direction is +2, which is still smaller than the threshold Num = 3. For this reason, the ((2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 ))) line = 11th line, but considering the value of the threshold Num, (( 2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 ))) line = 10th line is selected as a line based on the 11th line, and from the 10th line to the 13th line Are driven in parallel.

次に、ドライブライン数Ｍが１２以下の場合のタッチセンサパネル駆動方法を説明する。まず、８＜Ｍ≦１２の場合を説明する。線Ｌ１及び線Ｌ２の駆動方法は、前述した駆動方法と同じである。線Ｌ３の場合は、まず、ドライブラインの１行目から（２ｎ−１）行目までを同時並列に駆動する。そして、ドライブラインの（２ｎ−１）＋１行目から（２ｎ−１）＋Ｎｕｍ×［（Ｍ−（２ｎ−１））／Ｎｕｍ］番目までをＮｕｍ個ずつ駆動することを［（Ｍ−（２ｎ−１））／Ｎｕｍ］回繰り返した後、残りの（（Ｍ−（２ｎ−１））／Ｎｕｍ）の余りの個数を並列駆動する。 Next, a touch sensor panel driving method when the drive line number M is 12 or less will be described. First, the case of 8 <M ≦ 12 will be described. The driving method of the lines L1 and L2 is the same as the driving method described above. In the case of the line L3, first, the drive line from the first row to the (2 n-1 ) th row is driven simultaneously in parallel. The driveline (2 n-1) +1 row (2 n-1) + Num × [(M- (2 n-1)) / Num] th to drive Num pieces by up to [(M -(2 n-1 )) / Num] iterations, the remaining ((M- (2 n-1 )) / Num) remaining numbers are driven in parallel.

次に、４＜Ｍ≦８の場合を説明する。線Ｌ１の駆動方法は、前述した線Ｌ１の駆動方法と同じである。線Ｌ２の駆動方法は、前述した線Ｌ１の駆動方法と同じである。線Ｌ３の駆動方法は、前述したドライブライン数Ｍ＝１３の場合の線Ｌ２の駆動方法と同じである。   Next, the case of 4 <M ≦ 8 will be described. The driving method of the line L1 is the same as the driving method of the line L1 described above. The driving method of the line L2 is the same as the driving method of the line L1 described above. The driving method of the line L3 is the same as the driving method of the line L2 when the number of drive lines M = 13 described above.

Ｍ≦４の場合は、線Ｌ１の駆動方法は前述した線Ｌ１の駆動方法と同じであり、線Ｌ２及び線Ｌ３の駆動方法も、前述した線Ｌ１の駆動方法と同じである。   In the case of M ≦ 4, the driving method of the line L1 is the same as the driving method of the line L1, and the driving method of the lines L2 and L3 is also the same as the driving method of the line L1.

ここで、閾値Ｎｕｍ＝１となった場合のタッチセンサパネル駆動方法を説明する。ドライブライン数Ｍ＝１３とする。線Ｌ１、線Ｌ２、及び線Ｌ３の駆動方法は、前述した閾値Ｎｕｍ＝３の場合の駆動方法と同じである。線Ｌ４の場合は、まず、ドライブラインの１行目から（２ｎ−１＋２ｎ−２）行目までを同時並列に駆動する。そして、ドライブラインの（２ｎ−１＋２ｎ−２）＋１番目から（２ｎ−１＋２ｎ−２）＋Ｎｕｍ×［（Ｍ−（２ｎ−１＋２ｎ−２））／Ｎｕｍ］番目までをＮｕｍ個ずつ駆動することを［（Ｍ−（２ｎ−１＋２ｎ−２））／Ｎｕｍ］回繰り返した後、残りの（（Ｍ−（２ｎ−１＋２ｎ−２））／Ｎｕｍ）の余りの個数を並列駆動する。 Here, a touch sensor panel driving method when the threshold value Num = 1 is described. The drive line number M = 13. The driving method of the line L1, the line L2, and the line L3 is the same as the driving method when the threshold value Num = 3 described above. In the case of the line L4, first, the drive line from the first line to the (2 n-1 +2 n-2 ) line is driven simultaneously in parallel. Then, from the (2 n-1 +2 n-2 ) + 1th to (2 n-1 +2 n-2 ) + Num × [(M− (2 n−1 +2 n−2 )) / Num] th of the drive line Is repeated [(M− (2 n−1 +2 n− 2 )) / Num] times, and then the remaining ((M− (2 n−1 +2 n−2 )) / Num is driven. ) Are driven in parallel.

２ｎ次（Ｍ＜２ｎ）のアダマール行列の次数が増大して、ｎ＞４となったときも前述した駆動方法と同様の方法により駆動すればよい。 When the order of the 2 n -th order (M <2 n ) Hadamard matrix increases and n> 4, the driving method may be the same as that described above.

なお、符号系列の列方向に沿った位置と、列方向に沿った各要素の総和の絶対値との関係が図１３に示す関係になっていない場合でも、符号系列の行の順番を入れ替えることにより、符号系列の列方向に沿った位置と、列方向に沿った各要素の総和の絶対値とが図１３に示す関係を有するシルベスター法によって生成される２ｎ次（Ｍ＜２ｎ）のアダマール行列とすることができるときは、当該符号系列の行の順番を入れ替えて、上記駆動方法を実施するように構成してもよい。 Note that even if the relationship between the position along the column direction of the code sequence and the absolute value of the sum of the elements along the column direction is not the relationship shown in FIG. 13, the order of the rows of the code sequence is changed. Thus, the position of the code sequence along the column direction and the absolute value of the sum of the elements along the column direction are 2 n order (M <2 n ) generated by the Sylvester method having the relationship shown in FIG. When the Hadamard matrix can be obtained, the above driving method may be implemented by changing the order of the rows of the code sequence.

なお、前述した実施の形態１〜５では、直交符号系列によりドライブラインを並列に駆動する例を示したが、本発明はこれに限定されない。Ｍ系列に基づく符号系列によりドライブラインを駆動してもよい。   In the first to fifth embodiments described above, an example in which drive lines are driven in parallel by orthogonal code sequences has been described, but the present invention is not limited to this. The drive line may be driven by a code sequence based on the M sequence.

図１４の（ａ）は、実施の形態に係るＭ系列に基づく符号系列を説明するための図である。Ｍ系列に基づく符号系列ｄ１＝（ｄ１１、ｄ１２、…、ｄ１Ｎ）、ｄ２＝（ｄ２１、ｄ２２、…、ｄ２Ｎ）、…、ｄＭ＝（ｄＭ１、ｄＭ２、…、ｄＭＮ）は、１番目からＭ番目までのドライブラインを並列駆動し、それぞれ、１または−１の要素を有しているものとし、Ｍ系列に基づく符号系列ｄ１、ｄ２、…、ｄＭは、長さＮ（＝２ｎ−１）のＭ系列を巡回シフトした系列とすると、図１４の（式８）に示す条件を満足する。 (A) of FIG. 14 is a figure for demonstrating the code sequence based on the M series which concerns on embodiment. Code sequence d 1 = (d 11 , d 12 ,..., D 1N ), d 2 = (d 21 , d 22 ,..., D 2N ),..., DM = (d M1 , d M2 ,. , D MN ) drive the first to M-th drive lines in parallel and have 1 or −1 elements, respectively, and code sequences d 1 , d 2 ,. If dM is a sequence obtained by cyclically shifting an M sequence having a length N (= 2 n −1), the condition shown in (Equation 8) in FIG. 14 is satisfied.

「Ｍ系列」は、二進擬似乱数列の一種であり、１と−１（または１と０）の２値のみから構成される。Ｍ系列の１周期の長さは、２ｎ−１である。長さ＝２３−１＝７のＭ系列の例としては、「１、−１、−１、１、１、１、−１」が挙げられる。長さ＝２４−１＝１５のＭ系列の例としては、「１、−１、−１、−１、１、１、１、１、−１、１、−１、１、１、−１、−１」が挙げられる。 The “M sequence” is a kind of binary pseudorandom number sequence, and is composed of only binary values of 1 and −1 (or 1 and 0). The length of one period of the M sequence is 2 n −1. Examples of the M series of length = 2 3 −1 = 7 include “1, −1, −1, 1, 1, 1, −1”. As an example of an M sequence of length = 2 4 −1 = 15, “1, −1, −1, −1, 1, 1, 1, 1, −1, 1, −1, 1, 1, − 1, -1 ".

図１４の（ｂ）は、Ｍ系列に基づく符号系列の具体例を示す図である。Ｍ系列に基づく符号系列ＭＣＳは、１３行×１５列の符号系列である。符号系列ＭＣＳの１行目は、長さ＝１５のＭ系列「１、−１、−１、−１、１、１、１、１、−１、１、−１、１、１、−１、−１」である。符号系列ＭＣＳの２行目は、１行目のＭ系列を左に１桁巡回シフトしたＭ系列であり、符号系列ＭＣＳの３行目は、２行目のＭ系列を左に１桁巡回シフトしたＭ系列である。以下同様に、符号系列ＭＣＳのｋ行目は、ｋ−１行目のＭ系列を左に１桁巡回シフトしたＭ系列である（２≦ｋ≦１３）。   FIG. 14B is a diagram illustrating a specific example of a code sequence based on the M sequence. The code sequence MCS based on the M sequence is a code sequence of 13 rows × 15 columns. The first line of the code sequence MCS is an M sequence “1, −1, −1, −1, 1, 1, 1, 1, −1, 1, −1, 1, 1, −1 of length = 15. -1 ". The second row of the code sequence MCS is an M sequence obtained by cyclically shifting the M sequence of the first row to the left by one digit, and the third row of the code sequence MCS is cyclically shifted by one digit to the left of the M sequence of the second row. M series. Similarly, the kth row of the code sequence MCS is an M sequence obtained by cyclically shifting the M sequence of the (k−1) th row to the left by one digit (2 ≦ k ≦ 13).

（実施の形態６）
（タッチセンサシステムを搭載した電子機器）
図１５は、タッチセンサシステム１を搭載した携帯電話機１２の構成を示す機能ブロック図である。携帯電話機（電子機器）１２は、ＣＰＵ１５と、ＲＡＭ１７と、ＲＯＭ１６と、カメラ２１と、マイクロフォン１８と、スピーカ１９と、操作キー２０と、表示パネル１３と、表示制御回路１４と、タッチセンサシステム１とを備えている。各構成要素は、相互にデータバスによって接続されている。 (Embodiment 6)
(Electronic device with touch sensor system)
FIG. 15 is a functional block diagram showing the configuration of the mobile phone 12 equipped with the touch sensor system 1. The mobile phone (electronic device) 12 includes a CPU 15, a RAM 17, a ROM 16, a camera 21, a microphone 18, a speaker 19, an operation key 20, a display panel 13, a display control circuit 14, and a touch sensor system 1. And. Each component is connected to each other by a data bus.

ＣＰＵ１５は、携帯電話機１２の動作を制御する。ＣＰＵ１５は、たとえばＲＯＭ１６に格納されたプログラムを実行する。操作キー２０は、携帯電話機１２のユーザによる指示の入力を受ける。ＲＡＭ１７は、ＣＰＵ１５によるプログラムの実行により生成されたデータ、または操作キー２０を介して入力されたデータを揮発的に格納する。ＲＯＭ１６は、データを不揮発的に格納する。   The CPU 15 controls the operation of the mobile phone 12. The CPU 15 executes a program stored in the ROM 16, for example. The operation key 20 receives an instruction input by the user of the mobile phone 12. The RAM 17 volatilely stores data generated by execution of a program by the CPU 15 or data input via the operation keys 20. The ROM 16 stores data in a nonvolatile manner.

また、ＲＯＭ１６は、ＥＰＲＯＭ（Erasable Programmable Read-Only Memory）やフラッシュメモリなどの書込みおよび消去が可能なＲＯＭである。なお、図１４には示していないが、携帯電話機１２が、他の電子機器に有線により接続するためのインターフェイス（ＩＦ）を備える構成としてもよい。   The ROM 16 is a ROM capable of writing and erasing, such as an EPROM (Erasable Programmable Read-Only Memory) and a flash memory. Although not shown in FIG. 14, the mobile phone 12 may be configured to include an interface (IF) for connecting to another electronic device by wire.

カメラ２１は、ユーザの操作キー２０の操作に応じて、被写体を撮影する。なお、撮影された被写体の画像データは、ＲＡＭ１７や外部メモリ（たとえば、メモリカード）に格納される。マイクロフォン１８は、ユーザの音声の入力を受付ける。携帯電話機１２は、当該入力された音声（アナログデータ）をデジタル化する。そして、携帯電話機１２は、通信相手（たとえば、他の携帯電話機）にデジタル化した音声を送る。スピーカ１９は、たとえば、ＲＡＭ１７に記憶された音楽データなどに基づく音を出力する。   The camera 21 captures a subject in accordance with the operation of the operation key 20 by the user. The image data of the photographed subject is stored in the RAM 17 or an external memory (for example, a memory card). The microphone 18 receives an input of a user's voice. The mobile phone 12 digitizes the input voice (analog data). Then, the cellular phone 12 sends the digitized voice to a communication partner (for example, another cellular phone). The speaker 19 outputs sound based on, for example, music data stored in the RAM 17.

タッチセンサシステム１は、タッチセンサパネル２と集積回路３とを有している。ＣＰＵ１５は、タッチセンサシステム１の動作を制御する。ＣＰＵ１５は、例えばＲＯＭ１６に記憶されたプログラムを実行する。ＲＡＭ１７は、ＣＰＵ１５によるプログラムの実行により生成されたデータを揮発的に格納する。ＲＯＭ１６は、データを不揮発的に格納する。   The touch sensor system 1 includes a touch sensor panel 2 and an integrated circuit 3. The CPU 15 controls the operation of the touch sensor system 1. For example, the CPU 15 executes a program stored in the ROM 16. The RAM 17 stores data generated by the execution of the program by the CPU 15 in a volatile manner. The ROM 16 stores data in a nonvolatile manner.

表示パネル１３は、表示制御回路１４により、ＲＯＭ１６、ＲＡＭ１７に格納されている画像を表示する。表示パネル１３は、タッチセンサパネル２に重ねられているか、タッチセンサパネル２を内蔵している。   The display panel 13 displays images stored in the ROM 16 and the RAM 17 by the display control circuit 14. The display panel 13 is superimposed on the touch sensor panel 2 or contains the touch sensor panel 2.

（実施の形態７）
まず、静電容量型タッチセンサパネル１０２を備えたタッチセンサシステム１０１の全体構成を説明し、その後、タッチセンサパネル１０２の構成を説明する。 (Embodiment 7)
First, the overall configuration of the touch sensor system 101 including the capacitive touch sensor panel 102 will be described, and then the configuration of the touch sensor panel 102 will be described.

（タッチセンサシステム１０１の全体構成）
図１６は、実施の形態７に係るタッチセンサシステム１０１の構成を示すブロック図である。タッチセンサシステム１０１は、タッチセンサパネル１０２と静電容量値分布検出回路１２２とを備えている。タッチセンサパネル１０２には、水平方向に沿って互いに平行に配置された複数の水平電極１０７（図１７・図１９）と、垂直方向に沿って互いに平行に配置された垂直電極１０６（図１７・図１８）と、水平電極１０７と垂直電極１０６との交点にそれぞれ形成される静電容量とを備えている。 (Overall configuration of touch sensor system 101)
FIG. 16 is a block diagram illustrating a configuration of the touch sensor system 101 according to the seventh embodiment. The touch sensor system 101 includes a touch sensor panel 102 and a capacitance value distribution detection circuit 122. The touch sensor panel 102 includes a plurality of horizontal electrodes 107 (FIGS. 17 and 19) arranged parallel to each other along the horizontal direction, and a vertical electrode 106 (FIG. 17 FIG. 17) arranged parallel to each other along the vertical direction. 18) and capacitances formed at intersections of the horizontal electrode 107 and the vertical electrode 106, respectively.

複数の水平電極１０７はアドレスラインＨＬ１〜ＨＬＭにそれぞれ接続され、複数の垂直電極１０６はアドレスラインＶＬ１〜ＶＬＭにそれぞれ接続されている。   The plurality of horizontal electrodes 107 are connected to the address lines HL1 to HLM, respectively, and the plurality of vertical electrodes 106 are connected to the address lines VL1 to VLM, respectively.

静電容量値分布検出回路１２２は、駆動部１１６を備えている。駆動部１１６は、符号系列に基づいてアドレスラインＨＬ１〜ＨＬＭを介して複数の水平電極１０７に電圧を印加して各静電容量を駆動する。静電容量値分布検出回路１２２には、センスアンプ１１７が設けられている。センスアンプ１１７は、駆動部１１６により駆動された各静電容量に対応する電荷の線形和を、複数の垂直電極１０６及びアドレスラインＶＬ１〜ＶＬＭを通して読み出して、ＡＤ変換器１１９に供給する。ＡＤ変換器１１９は、アドレスラインＶＬ１〜ＶＬＭを通して読み出した各静電容量に対応する電荷の線形和をＡＤ変換して容量分布計算部１２０に供給する。   The capacitance value distribution detection circuit 122 includes a drive unit 116. The drive unit 116 drives each capacitance by applying a voltage to the plurality of horizontal electrodes 107 via the address lines HL1 to HLM based on the code series. The capacitance value distribution detection circuit 122 is provided with a sense amplifier 117. The sense amplifier 117 reads the linear sum of the charges corresponding to each capacitance driven by the driving unit 116 through the plurality of vertical electrodes 106 and the address lines VL <b> 1 to VLM and supplies them to the AD converter 119. The AD converter 119 performs AD conversion on the linear sum of the charges corresponding to the respective capacitances read through the address lines VL <b> 1 to VLM and supplies the result to the capacitance distribution calculation unit 120.

なお、本発明の実施の形態では、水平電極に電圧を印加して駆動し、垂直電極から電圧信号を読み出す例を示すが、本発明はこれに限定されない。垂直電極に電圧を印加して駆動し、水平電極から電圧信号を読み出すように構成してもよい。   In the embodiment of the present invention, an example is shown in which a voltage is applied to a horizontal electrode for driving and a voltage signal is read from the vertical electrode, but the present invention is not limited to this. A configuration may be adopted in which a voltage is applied to the vertical electrode to drive and a voltage signal is read from the horizontal electrode.

容量分布計算部１２０は、実施の形態１〜５と同様に、ＡＤ変換器１１９から供給された各静電容量に対応する電荷の線形和と符号系列とに基づいて、タッチセンサパネル１０２上の静電容量分布を計算してタッチ認識部１２１に供給する。タッチ認識部１２１は、容量分布計算部１２０から供給された静電容量分布に基づいて、タッチセンサパネル１０２上のタッチされた位置を認識する。   Similar to the first to fifth embodiments, the capacitance distribution calculation unit 120 is configured on the touch sensor panel 102 based on the linear sum of charges and the code sequence corresponding to each capacitance supplied from the AD converter 119. The capacitance distribution is calculated and supplied to the touch recognition unit 121. The touch recognition unit 121 recognizes the touched position on the touch sensor panel 102 based on the capacitance distribution supplied from the capacitance distribution calculation unit 120.

静電容量値分布検出回路１２２は、タイミングジェネレータ１１８を有している。タイミングジェネレータ１１８は、駆動部１１６の動作を規定する信号と、センスアンプ１１７の動作を規定する信号と、ＡＤ変換器１１９の動作を規定する信号とを生成して、駆動部１１６、センスアンプ１１７、及びＡＤ変換器１１９に供給する。   The capacitance value distribution detection circuit 122 has a timing generator 118. The timing generator 118 generates a signal that defines the operation of the drive unit 116, a signal that defines the operation of the sense amplifier 117, and a signal that defines the operation of the AD converter 119, and the drive unit 116 and the sense amplifier 117. , And the AD converter 119.

（タッチセンサパネル１０２の構成）
図１７は、タッチセンサシステム１０１に設けられたタッチセンサパネル１０２の構成を説明するための断面図である。タッチセンサパネル１０２は、基板１０３（絶縁体）と、基板１０３の一方の面１０４（垂直電極面）に形成された複数の垂直電極１０６と、基板１０３の他方の面１０５（水平電極面）に形成された複数の水平電極１０７とを備えている。 (Configuration of touch sensor panel 102)
FIG. 17 is a cross-sectional view for explaining the configuration of the touch sensor panel 102 provided in the touch sensor system 101. The touch sensor panel 102 includes a substrate 103 (insulator), a plurality of vertical electrodes 106 formed on one surface 104 (vertical electrode surface) of the substrate 103, and the other surface 105 (horizontal electrode surface) of the substrate 103. And a plurality of horizontal electrodes 107 formed.

基板１０３は、絶縁性を有する誘電体基板である。そして、基板１０３は、複数の垂直電極１０６と複数の水平電極１０７との間に配置されて、複数の垂直電極１０６と複数の水平電極１０７とを絶縁する。基板１０３の垂直電極１０６側には、透明接着剤１１３が垂直電極１０６を覆うように形成されている。透明接着剤１１３の上には、カバーフィルム１１５が接着されている。基板１０３の水平電極１０７側には、透明接着剤１１４が水平電極１０７を覆うように形成されている。透明接着剤１１４には、ディスプレイ１１２が接着されている。   The substrate 103 is an insulating dielectric substrate. The substrate 103 is disposed between the plurality of vertical electrodes 106 and the plurality of horizontal electrodes 107 to insulate the plurality of vertical electrodes 106 from the plurality of horizontal electrodes 107. A transparent adhesive 113 is formed on the vertical electrode 106 side of the substrate 103 so as to cover the vertical electrode 106. A cover film 115 is bonded onto the transparent adhesive 113. A transparent adhesive 114 is formed on the substrate 103 on the side of the horizontal electrode 107 so as to cover the horizontal electrode 107. The display 112 is bonded to the transparent adhesive 114.

（垂直電極１０６の構成）
図１８の（ａ）はタッチセンサパネル１０２に設けられた垂直電極１０６を構成する第一の基本形状１０８を示す図であり、図１８の（ｂ）は垂直電極１０６の構成を示す図である。 (Configuration of vertical electrode 106)
18A is a diagram showing a first basic shape 108 constituting the vertical electrode 106 provided on the touch sensor panel 102, and FIG. 18B is a diagram showing a configuration of the vertical electrode 106. .

垂直電極１０６は、図１７を参照して前述したように、基板１０３の一方の面１０４に形成されており、図１８の（ａ）に示す細線で形成された第一の基本形状１０８を、図１８の（ｂ）に示すように垂直方向に繰り返し接続して形成されている。基本形状１０８は、垂直中心線Ｃ１に対して線対称に形成されている。そして、基本形状１０８は、斜め４５度傾斜した細線及び斜めマイナス４５度傾斜した細線のみによって構成されている。垂直電極１０６は、水平方向に所定の間隔を空けて、例えば約７ｍｍピッチで、基板１０３の一方の面１０４上（図１７）に配置されている。   As described above with reference to FIG. 17, the vertical electrode 106 is formed on one surface 104 of the substrate 103, and the first basic shape 108 formed by a thin line shown in FIG. As shown in FIG. 18B, it is formed by being repeatedly connected in the vertical direction. The basic shape 108 is formed symmetrically with respect to the vertical center line C1. The basic shape 108 is constituted only by a fine line inclined at 45 degrees and a thin line inclined at minus 45 degrees. The vertical electrodes 106 are arranged on one surface 104 (FIG. 17) of the substrate 103 at a predetermined interval in the horizontal direction, for example, at a pitch of about 7 mm.

このように、傾斜した細線によって基本形状１０８を構成すると、タッチセンサパネル１０２を重ねた液晶ディスプレイ１１２に形成された画素を細線が遮蔽してしまうことがないので、モアレの発生を防止することができる。   In this manner, when the basic shape 108 is configured by the slanted thin lines, the fine lines do not shield the pixels formed on the liquid crystal display 112 on which the touch sensor panel 102 is overlaid, so that the occurrence of moire can be prevented. it can.

（水平電極１０７の構成）
図１９の（ａ）はタッチセンサパネル１０２に設けられた水平電極１０７を構成する第二の基本形状１０９を示す図であり、図１９の（ｂ）は水平電極１０７の構成を示す図である。 (Configuration of horizontal electrode 107)
FIG. 19A is a diagram showing a second basic shape 109 constituting the horizontal electrode 107 provided on the touch sensor panel 102, and FIG. 19B is a diagram showing a configuration of the horizontal electrode 107. .

水平電極１０７は、図１７を参照して前述したように、基板１０３の他方の面１０５に形成されており、図１９の（ａ）に示す細線で形成された第二の基本形状１０９を、図１９の（ｂ）に示すように水平方向に繰り返し接続して形成されている。基本形状１０９は、垂直中心線Ｃ１に対して線対称に形成されている。そして、基本形状１０９は、基本形状１０８と同様に、斜め４５度に傾斜した細線及び斜めマイナス４５度に傾斜した細線のみによって構成されている。水平電極１０７は、垂直方向に所定の間隔を空けて、例えば約７ｍｍピッチで、基板１０３の他方の面１０５上（図１７）に配置されている。   As described above with reference to FIG. 17, the horizontal electrode 107 is formed on the other surface 105 of the substrate 103, and the second basic shape 109 formed by a thin line shown in FIG. As shown in FIG. 19B, it is formed by repeatedly connecting in the horizontal direction. The basic shape 109 is formed symmetrically with respect to the vertical center line C1. The basic shape 109 is composed of only a thin line inclined at 45 degrees and a thin line inclined at an angle of minus 45 degrees, like the basic shape 108. The horizontal electrodes 107 are arranged on the other surface 105 (FIG. 17) of the substrate 103 at a predetermined interval in the vertical direction, for example, at a pitch of about 7 mm.

垂直電極１０６及び水平電極１０７は、例えば、金属薄膜のエッチングにより形成されるか、あるいは、導電性のナノ粒子を含むインクによって印刷形成される。導電性のナノ粒子は、銀、金、白金、パラジウム、銅、カーボン、またはそれらの混合物を含む。   The vertical electrode 106 and the horizontal electrode 107 are formed, for example, by etching a metal thin film, or are formed by printing with ink containing conductive nanoparticles. The conductive nanoparticles include silver, gold, platinum, palladium, copper, carbon, or mixtures thereof.

（格子の構成）
図２０は、複数の垂直電極１０６と複数の水平電極１０７とにより形成された一様な格子１１０を示す図である。複数の垂直電極１０６と複数の水平電極１０７とは、基板１０３（図１７）に垂直な方向から見ると、互いに重なる線分を持たないように配置されている。そして、複数の垂直電極１０６と複数の水平電極１０７とは、隙間無く一様に配置された格子１１０を形成する。格子１１０の輪郭は、長方形状に形成されている。 (Lattice structure)
FIG. 20 is a diagram showing a uniform lattice 110 formed by a plurality of vertical electrodes 106 and a plurality of horizontal electrodes 107. The plurality of vertical electrodes 106 and the plurality of horizontal electrodes 107 are arranged so as not to overlap each other when viewed from the direction perpendicular to the substrate 103 (FIG. 17). The plurality of vertical electrodes 106 and the plurality of horizontal electrodes 107 form a lattice 110 that is uniformly arranged without a gap. The outline of the lattice 110 is formed in a rectangular shape.

垂直電極１０６を構成する基本図形１０８及び水平電極１０７を構成する基本図形１０９は、線対称に形成されており、複数の垂直電極１０６と複数の水平電極１０７とにより構成される格子１１０は、開口が生じることなく、隙間無く形成されている。このため、図４２に示す従来の構成のように、格子の存在しない十字状の開口９７が生じ、当該開口９７が視認されて視認性が低下するという問題が解消する。また、図４２に示す従来の構成では、生じた開口９７の周辺では容量変化の態様が開口から離れた場所での容量変化の態様と異なってくるという問題が生じるが、図２０に示す実施の形態７の構成では、開口が生じないため、容量変化の態様が基板１０３全体で一様になるという効果を奏する。   The basic figure 108 constituting the vertical electrode 106 and the basic figure 109 constituting the horizontal electrode 107 are formed in line symmetry, and the grid 110 constituted by the plurality of vertical electrodes 106 and the plurality of horizontal electrodes 107 has an opening. Is formed without gaps. Therefore, as in the conventional configuration shown in FIG. 42, a cross-shaped opening 97 having no lattice is generated, and the problem that the opening 97 is visually recognized and visibility is reduced is solved. Further, in the conventional configuration shown in FIG. 42, there arises a problem that the mode of capacitance change differs from the mode of capacitance change at a place away from the aperture around the generated opening 97. However, the embodiment shown in FIG. In the configuration of the seventh aspect, since no opening is generated, there is an effect that the aspect of capacitance change is uniform throughout the substrate 103.

また、図４３に示す構成では、垂直電極７１は、基本図形７４を垂直方向に繰り返して形成した後、基本図形７４とは異なる基本図形７５を接合して垂直電極７１を構成する。そして、水平電極７２は、基本図形７６を水平方向に繰り返して形成した後、基本図形７６とは異なる基本図形７７を接合して水平電極７２を構成する。このため、垂直電極７１と水平電極７２とを重ね合わせて格子７３を形成すると、図４４に示すように、格子７３の下辺において基本図形７５によるジグザグ形状７８が現れ、格子７３の左辺において基本図形７７によるジグザグ形状７９が現れる。このようなジグザグ形状７８・７９が現れると、水平電極７２を駆動するアドレスラインを、ジグザグ形状７９を構成する水平電極７２にそのまま容易に接合することが困難であり、垂直電極７１を駆動するアドレスラインを、ジグザグ形状７８を構成する垂直電極７１にそのまま容易に接合することが困難であるという問題が生じる。   In the configuration shown in FIG. 43, the vertical electrode 71 is formed by repeatedly forming the basic figure 74 in the vertical direction, and then joining the basic figure 75 different from the basic figure 74 to form the vertical electrode 71. The horizontal electrode 72 is formed by repeatedly forming the basic figure 76 in the horizontal direction, and then joining the basic figure 77 different from the basic figure 76 to form the horizontal electrode 72. For this reason, when the vertical electrode 71 and the horizontal electrode 72 are overlapped to form the lattice 73, a zigzag shape 78 of the basic figure 75 appears on the lower side of the lattice 73 as shown in FIG. A zigzag shape 79 by 77 appears. When such zigzag shapes 78 and 79 appear, it is difficult to easily join the address line for driving the horizontal electrode 72 to the horizontal electrode 72 constituting the zigzag shape 79 as it is. There arises a problem that it is difficult to easily join the line to the vertical electrode 71 constituting the zigzag shape 78 as it is.

これに対して図２０に示す実施の形態７の構成によれば、格子１１０は、その輪郭が長方形状に形成されて、ジグザグ形状が現れない。このため、水平電極１０７を駆動するアドレスラインをそのまま容易に水平電極１０７に接合することができ、垂直電極１０６から信号を読み出すためのアドレスラインをそのまま容易に垂直電極１０６に接合することができる。   On the other hand, according to the configuration of the seventh embodiment shown in FIG. 20, the contour of the grating 110 is formed in a rectangular shape, and a zigzag shape does not appear. Therefore, an address line for driving the horizontal electrode 107 can be easily joined to the horizontal electrode 107 as it is, and an address line for reading a signal from the vertical electrode 106 can be easily joined to the vertical electrode 106 as it is.

さらに、図４５の（ａ）に示す構成では、導電Ｘ軸６２は、導電Ｘパッド６３と導電Ｘライン６４とを組み合わせた基本形状を垂直方向に繰り返して形成した後、この導電Ｘパッド６３と導電Ｘライン６４とを組み合わせた基本形状とは異なる基本形状である導電Ｘパッド６３ａを接合して導電Ｘ軸６２を構成している。従って、図４５の（ａ）に示す導電Ｘ軸６２は、基本形状を垂直方向に繰り返し接続して形成されていないから、図１８に示す実施の形態１の垂直電極１０６とは構成が異なる。   Further, in the configuration shown in FIG. 45A, the conductive X-axis 62 is formed by repeatedly forming a basic shape in which the conductive X pad 63 and the conductive X line 64 are combined in the vertical direction. A conductive X-axis 62 is configured by bonding conductive X pads 63a having a basic shape different from the basic shape in which the conductive X line 64 is combined. Therefore, the conductive X axis 62 shown in FIG. 45A is not formed by repeatedly connecting the basic shapes in the vertical direction, and therefore the configuration is different from the vertical electrode 106 of the first embodiment shown in FIG.

そして、図４５の（ｂ）に示す導電Ｙ軸６７は、導電Ｙパッド６８と導電Ｙライン６９とを組み合わせた基本形状を水平方向に繰り返して形成した後、この導電Ｙパッド６８と導電Ｙライン６９とを組み合わせた基本形状とは異なる基本形状である導電Ｙパッド６８ａを接合して導電Ｙ軸６７を構成している。従って、図４５の（ｂ）に示す導電Ｙ軸６７は、基本形状を水平方向に繰り返し接続して形成されていないから、図１９に示す実施の形態１の水平電極７とは構成が異なる。   The conductive Y axis 67 shown in FIG. 45B is formed by repeatedly forming a basic shape in which the conductive Y pad 68 and the conductive Y line 69 are combined in the horizontal direction, and then the conductive Y pad 68 and the conductive Y line. The conductive Y-axis 67 is configured by joining conductive Y pads 68a having a basic shape different from the basic shape combined with 69. Therefore, the conductive Y-axis 67 shown in FIG. 45B is not formed by repeatedly connecting the basic shapes in the horizontal direction, and therefore has a different configuration from the horizontal electrode 7 of the first embodiment shown in FIG.

このように、本願発明の実施の形態では、基本形状を垂直方向または水平方向に繰り返し接続して形成するので、垂直電極、水平電極の設計が容易になり、電極の自動生成や自動修正等が可能になる。また、タッチパネル製造に用いるフォトマスク及びタッチパネル製品の検査を、繰り返し画像処理により行えるため、タッチパネルの製造も容易に行うことができる。   As described above, in the embodiment of the present invention, the basic shape is formed by repeatedly connecting in the vertical direction or the horizontal direction, so that the design of the vertical electrode and the horizontal electrode is facilitated, and automatic generation and correction of the electrode can be performed. It becomes possible. Moreover, since the inspection of the photomask and touch panel product used for touch panel manufacture can be repeatedly performed by image processing, the touch panel can be easily manufactured.

また、図４５に示す導電Ｘパッド６３及び導電Ｙパッド６８を、Ｙ軸及びＸ軸に平行でない斜め方向に延びる細線により構成すると、導電Ｘライン６４はＹ軸に平行である必要があり、導電Ｙライン６９はＸ軸に平行である必要があるため、一様な格子を構成することができないという問題が生じる。   When the conductive X pad 63 and the conductive Y pad 68 shown in FIG. 45 are configured by thin lines extending in an oblique direction that is not parallel to the Y axis and the X axis, the conductive X line 64 needs to be parallel to the Y axis. Since the Y line 69 needs to be parallel to the X axis, there arises a problem that a uniform lattice cannot be formed.

実施の形態７に係るタッチセンサパネル１０２を製造する際、図１７に示すように垂直電極１０６と水平電極１０７とを同一シート（基板１０３）の両面に形成する構成と、垂直電極１０６を形成したシートと水平電極１０７を形成したシートとを張り合わせる構成とが考えられる。いずれの場合も、位置合わせ精度や張り合わせ精度により、垂直電極１０６と水平電極１０７との位置関係が実施の形態７で開示した位置関係から微妙にずれることはありうる。そこで、要求されるタッチ位置検出精度に応じて、タッチパネル製造工程における位置合わせ精度、張り合わせ精度を決める必要がある。   When manufacturing the touch sensor panel 102 according to the seventh embodiment, the vertical electrode 106 and the horizontal electrode 107 are formed on both sides of the same sheet (substrate 103) as shown in FIG. A configuration is possible in which the sheet and the sheet on which the horizontal electrode 107 is formed are bonded together. In any case, the positional relationship between the vertical electrode 106 and the horizontal electrode 107 can be slightly deviated from the positional relationship disclosed in Embodiment 7 due to the alignment accuracy and the bonding accuracy. Therefore, it is necessary to determine the alignment accuracy and the bonding accuracy in the touch panel manufacturing process according to the required touch position detection accuracy.

（変形例）
図２１の（ａ）はタッチセンサパネル１０２に設けられた変形例の垂直電極１０６ａを構成する第一の基本形状１０８ａを示す図であり、図２１の（ｂ）は上記変形例の垂直電極１０６ａの構成を示す図である。基本形状１０８ａは、上側の細線の配線経路と下側の細線の配線経路とが、接続点Ｑ１において、細線１本分に絞られて接続されている。そして、基本形状１０８ａは、垂直中心線Ｃ１に対して線対称である。 (Modification)
FIG. 21A is a view showing a first basic shape 108a constituting the modified vertical electrode 106a provided on the touch sensor panel 102, and FIG. 21B is a vertical electrode 106a of the modified example. FIG. In the basic shape 108a, the upper fine wire route and the lower fine wire route are connected by being narrowed down to one fine wire at the connection point Q1. The basic shape 108a is line symmetric with respect to the vertical center line C1.

図２２の（ａ）はタッチセンサパネル１０２に設けられた変形例の水平電極１０７ａを構成する第二の基本形状１０９ａを示す図であり、図２２の（ｂ）は上記変形例の水平電極１０７ａの構成を示す図である。基本形状１０９ａは、左側の細線の配線経路と中央の細線の配線経路とが、接続点Ｑ２において、細線１本分に絞られて接続されている。そして、中央の細線の配線経路と右側の細線の配線経路とが、接続点Ｑ３において、細線１本分に絞られて接続されている。また、基本形状１０９ａは、垂直中心線Ｃ１に対して線対称である。   FIG. 22A is a diagram showing a second basic shape 109a constituting the modified horizontal electrode 107a provided on the touch sensor panel 102, and FIG. 22B is a horizontal electrode 107a of the modified example. FIG. In the basic shape 109a, the left fine wire route and the central fine wire route are connected to one fine wire at the connection point Q2. Then, the wiring path of the central thin line and the wiring path of the right thin line are connected by being narrowed down to one thin line at the connection point Q3. The basic shape 109a is line symmetric with respect to the vertical center line C1.

図２３は、変形例の垂直電極１０６ａと変形例の水平電極１０７ａとにより形成された一様な格子１１０ａを示す図である。図２０に示す格子１１０と同様に、複数の垂直電極１０６ａと複数の水平電極１０７ａとは、基板１０３（図１７）に垂直な方向から見ると、互いに重なる線分を持たないように配置されている。そして、複数の垂直電極１０６ａと複数の水平電極１０７ａとは、隙間無く一様に配置された格子１１０ａを形成する。格子１１０ａの輪郭は、長方形状に形成されている。   FIG. 23 is a diagram showing a uniform lattice 110a formed by the modified vertical electrode 106a and the modified horizontal electrode 107a. Similar to the lattice 110 shown in FIG. 20, the plurality of vertical electrodes 106a and the plurality of horizontal electrodes 107a are arranged so as not to overlap each other when viewed from the direction perpendicular to the substrate 103 (FIG. 17). Yes. The plurality of vertical electrodes 106a and the plurality of horizontal electrodes 107a form a lattice 110a that is uniformly arranged without a gap. The outline of the lattice 110a is formed in a rectangular shape.

図２１〜図２３に示す垂直電極１０６ａ、水平電極１０７ａ及び格子１１０ａの構成は、図１８〜図２０に示す垂直電極１０６、水平電極１０７及び格子１１０の構成と同様の効果を奏する。   The configurations of the vertical electrode 106a, the horizontal electrode 107a, and the grating 110a shown in FIGS. 21 to 23 have the same effects as the configurations of the vertical electrode 106, the horizontal electrode 107, and the grating 110 shown in FIGS.

図２４の（ａ）は上記変形例の垂直電極１０６ａの第一の基本形状１０８ａに透明電極材料１２３を埋め込んだ構成を示す図であり、図２４の（ｂ）は透明電極材料１２３を埋め込んだ変形例の垂直電極１０６ａを示す図である。図２５の（ａ）は変形例の水平電極１０７ａの第二の基本形状１０９ａに透明電極材料１２３を埋め込んだ構成を示す図であり、図２５の（ｂ）は透明電極材料１２３を埋め込んだ変形例の水平電極１０７ａを示す図である。   24A is a diagram showing a configuration in which the transparent electrode material 123 is embedded in the first basic shape 108a of the vertical electrode 106a of the above-described modification, and FIG. 24B is a diagram in which the transparent electrode material 123 is embedded. It is a figure which shows the vertical electrode 106a of a modification. FIG. 25A is a diagram showing a configuration in which the transparent electrode material 123 is embedded in the second basic shape 109a of the horizontal electrode 107a of the modification, and FIG. 25B is a modification in which the transparent electrode material 123 is embedded. It is a figure which shows the horizontal electrode 107a of an example.

図２４に示すように、第一の基本形状１０８ａからなる垂直電極１０６ａの外郭に沿って透明電極材料１２３を埋め込むことにより、垂直電極１０６ａの抵抗値をさらに下げることができる。そして、図２５に示すように、第二の基本形状１０９ａからなる水平電極１０７ａの外郭にほぼ沿って透明電極材料１２３を埋め込むことにより、水平電極１０７ａの抵抗値をさらに下げることができる。透明電極材料１２３は、例えば、ＩＴＯ膜、または、グラフェンにより構成することができる。   As shown in FIG. 24, by embedding the transparent electrode material 123 along the outline of the vertical electrode 106a made of the first basic shape 108a, the resistance value of the vertical electrode 106a can be further lowered. Then, as shown in FIG. 25, the resistance value of the horizontal electrode 107a can be further lowered by embedding the transparent electrode material 123 substantially along the outline of the horizontal electrode 107a made of the second basic shape 109a. The transparent electrode material 123 can be composed of, for example, an ITO film or graphene.

これにより、細線の線幅をさらに細かくすることができ、視認性を下げることができる。細線の線幅が、例えば、０．５ｍｍ以上に広いと、タッチパネルを設けた表示装置の画面に視聴者が近づくと、細線が視認される。   Thereby, the line width of a thin line can be made finer and visibility can be lowered. When the line width of the thin line is, for example, 0.5 mm or more, the thin line is visually recognized when the viewer approaches the screen of the display device provided with the touch panel.

図２６の（ａ）は変形例の垂直電極１０６ａにアドレスラインＶＬ１〜ＶＬＭを接続した構成を示す図であり、図２６の（ｂ）は変形例の水平電極１０７ａにアドレスラインＨＬ１〜ＨＬＭを接続した構成を示す図であり、図２６の（ｃ）はアドレスラインＶＬ１〜ＶＬＭ、ＨＬ１〜ＨＬＭを接続した垂直電極１０６ａ及び水平電極１０７ａにより構成される格子１１０ａを示す図である。   FIG. 26A is a diagram showing a configuration in which the address lines VL1 to VLM are connected to the vertical electrode 106a according to the modification, and FIG. 26B is a diagram illustrating the connection of the address lines HL1 to HLM to the horizontal electrode 107a according to the modification. FIG. 26 (c) is a diagram showing a lattice 110a composed of a vertical electrode 106a and a horizontal electrode 107a connected to address lines VL1 to VLM and HL1 to HLM.

垂直電極１０６ａ及び水平電極１０７ａにより構成される格子１１０ａは、格子１１０と同様に、その輪郭が長方形状に形成されて、ジグザグ形状が現れない。このため、水平電極１０７ａを駆動するアドレスラインＨＬ１〜ＨＬＭをそのまま容易に水平電極１０７ａに接合することができ、垂直電極１０６ａから信号を読み出すためのアドレスラインＶＬ１〜ＶＬＭをそのまま容易に垂直電極１０６ａに接合することができる。   Similar to the grating 110, the grating 110 a configured by the vertical electrodes 106 a and the horizontal electrodes 107 a is formed in a rectangular shape and does not have a zigzag shape. For this reason, the address lines HL1 to HLM for driving the horizontal electrode 107a can be easily joined to the horizontal electrode 107a as they are, and the address lines VL1 to VLM for reading signals from the vertical electrode 106a are easily attached to the vertical electrode 106a as they are. Can be joined.

（実施の形態８）
（垂直電極１０６ｂの構成）
図２７の（ａ）は実施の形態８に係るタッチパネルに設けられた垂直電極１０６ｂを構成する第一の基本形状１０８ｂを示す図であり、図２７の（ｂ）は垂直電極１０６ｂの構成を示す図である。垂直電極１０６ｂは、図１７を参照して前述したように、基板３の一方の面４に形成されており、細線で形成された第一の基本形状８ｂを、垂直方向に繰り返し接続して形成されている。基本形状８ｂは、中心点Ｐに対して点対称に形成されている。そして、基本形状１０８ｂは、斜め４５度傾斜した細線及び斜めマイナス４５度傾斜した細線のみによって構成されている。垂直電極１０６ｂは、水平方向に所定の間隔を空けて、例えば約７ｍｍピッチで、基板１０３の一方の面１０４上（図１７）に配置されている。 (Embodiment 8)
(Configuration of vertical electrode 106b)
FIG. 27A shows a first basic shape 108b constituting the vertical electrode 106b provided in the touch panel according to Embodiment 8, and FIG. 27B shows the configuration of the vertical electrode 106b. FIG. As described above with reference to FIG. 17, the vertical electrode 106 b is formed on one surface 4 of the substrate 3, and is formed by repeatedly connecting the first basic shape 8 b formed by thin lines in the vertical direction. Has been. The basic shape 8b is formed point-symmetrically with respect to the center point P. The basic shape 108b is composed only of a thin line inclined at 45 degrees and a thin line inclined at minus 45 degrees. The vertical electrodes 106b are arranged on one surface 104 (FIG. 17) of the substrate 103 at a predetermined interval in the horizontal direction, for example, at a pitch of about 7 mm.

（水平電極１０７ｂの構成）
図２８の（ａ）は実施の形態８に係るタッチパネルに設けられた水平電極１０７ｂを構成する第二の基本形状１０９ｂを示す図であり、図２８の（ｂ）は水平電極１０７ｂの構成を示す図である。水平電極１０７ｂは、図１７を参照して前述したように。基板１０３の他方の面１０５に形成されており、図２８の（ａ）に示す細線で形成された第二の基本形状１０９ｂを、水平方向に繰り返し接続して形成されている。基本形状１０９ｂは、中心点Ｐに対して点対称に形成されている。そして、基本形状１０９ｂは、基本形状１０８ｂと同様に、斜め４５度に傾斜した細線及び斜めマイナス４５度に傾斜した細線のみによって構成されている。水平電極１０７ｂは、垂直方向に所定の間隔を空けて、例えば約７ｍｍピッチで、基板１０３の他方の面１０５上（図１７）に配置されている。 (Configuration of horizontal electrode 107b)
FIG. 28A is a diagram showing a second basic shape 109b constituting the horizontal electrode 107b provided in the touch panel according to Embodiment 8, and FIG. 28B shows the configuration of the horizontal electrode 107b. FIG. The horizontal electrode 107b is as described above with reference to FIG. The second basic shape 109b formed on the other surface 105 of the substrate 103 and formed by a thin line shown in FIG. 28A is repeatedly connected in the horizontal direction. The basic shape 109b is formed point-symmetrically with respect to the center point P. And the basic shape 109b is comprised only by the fine line inclined diagonally 45 degree | times and the fine line inclined diagonally minus 45 degree | times similarly to the basic shape 108b. The horizontal electrodes 107b are arranged on the other surface 105 (FIG. 17) of the substrate 103 at a predetermined interval in the vertical direction, for example, at a pitch of about 7 mm.

（実施の形態９）
（垂直電極１０６ｃの構成）
図２９の（ａ）は実施の形態９に係るタッチパネルに設けられた垂直電極１０６ｃを構成する第一の基本形状１０８ｃを示す図であり、図２９の（ｂ）は垂直電極１０６ｃの構成を示す図である。垂直電極１０６ｃは、図１７に示す基板１０３の一方の面１０４に形成されており、細線で形成された第一の基本形状１０８ｃを、垂直方向に繰り返し接続して形成されている。基本形状１０８ｃは、垂直中心線Ｃ１に対して線対称に形成されているとともに、水平中心線Ｃ２に対しても線対称に形成されている。そして、基本形状１０８ｃは、斜め４５度傾斜した細線及び斜めマイナス４５度傾斜した細線のみによって構成されている。垂直電極１０６ｃは、水平方向に所定の間隔を空けて、例えば約７ｍｍピッチで、基板１０３の一方の面１０４上（図１７）に配置されている。 (Embodiment 9)
(Configuration of vertical electrode 106c)
FIG. 29A shows the first basic shape 108c constituting the vertical electrode 106c provided on the touch panel according to Embodiment 9, and FIG. 29B shows the structure of the vertical electrode 106c. FIG. The vertical electrode 106c is formed on one surface 104 of the substrate 103 shown in FIG. 17, and is formed by repeatedly connecting the first basic shape 108c formed of a thin line in the vertical direction. The basic shape 108c is formed in line symmetry with respect to the vertical center line C1, and is also formed in line symmetry with respect to the horizontal center line C2. The basic shape 108c is composed only of a thin line inclined at 45 degrees and a thin line inclined at minus 45 degrees. The vertical electrodes 106c are arranged on one surface 104 (FIG. 17) of the substrate 103 at a predetermined interval in the horizontal direction, for example, at a pitch of about 7 mm.

（水平電極１０７ｃの構成）
図３０の（ａ）は実施の形態９に係るタッチパネルに設けられた水平電極７ｃを構成する第二の基本形状９ｃを示す図であり、図３０の（ｂ）は水平電極１０７ｃの構成を示す図である。水平電極１０７ｃは、図１７に示す基板１０３の他方の面１０５に形成されており、細線で形成された第二の基本形状１０９ｃを、水平方向に繰り返し接続して形成されている。基本形状１０９ｃは、垂直中心線Ｃ１に対して線対称に形成されているとともに、水平中心線Ｃ２に対しても線対称に形成されている。そして、基本形状１０９ｃは、斜め４５度に傾斜した細線及び斜めマイナス４５度に傾斜した細線のみによって構成されている。水平電極１０７ｃは、垂直方向に所定の間隔を空けて、例えば約７ｍｍピッチで、基板１０３の他方の面１０５上（図１７）に配置されている。 (Configuration of horizontal electrode 107c)
30A is a diagram showing a second basic shape 9c constituting the horizontal electrode 7c provided in the touch panel according to Embodiment 9, and FIG. 30B shows the configuration of the horizontal electrode 107c. FIG. The horizontal electrode 107c is formed on the other surface 105 of the substrate 103 shown in FIG. 17, and is formed by repeatedly connecting the second basic shape 109c formed by a thin line in the horizontal direction. The basic shape 109c is formed in line symmetry with respect to the vertical center line C1, and is also formed in line symmetry with respect to the horizontal center line C2. The basic shape 109c is configured only by a fine line inclined at 45 degrees and a thin line inclined at minus 45 degrees. The horizontal electrodes 107c are arranged on the other surface 105 (FIG. 17) of the substrate 103 at a predetermined interval in the vertical direction, for example, at a pitch of about 7 mm.

（垂直電極、水平電極を対称に構成する効果）
図４３に示す従来の構成では、垂直電極７１及び水平電極７２とも中心線対称でも無く、中心点対象でも無い。このため、図４３に示す電極分布を持つ静電容量型タッチセンサでは、タッチ面積の小さい物体による容量変化に位置による対称性が無い。従って、タッチ位置検出の際に対称な位置補正が行えず、位置検出精度を向上するアルゴリズムが複雑になるという課題が生ずる。これは、演算量、回路規模、メモリ量の増大を招き、消費電力やコストの増大につながる。 (Effect of symmetrical configuration of vertical and horizontal electrodes)
In the conventional configuration shown in FIG. 43, neither the vertical electrode 71 nor the horizontal electrode 72 is symmetric with respect to the center line, nor is it the center point object. Therefore, in the capacitive touch sensor having the electrode distribution shown in FIG. 43, there is no symmetry due to the position in the capacitance change due to the object having a small touch area. Therefore, symmetrical position correction cannot be performed at the time of touch position detection, and there arises a problem that an algorithm for improving position detection accuracy becomes complicated. This leads to an increase in calculation amount, circuit scale, and memory amount, leading to an increase in power consumption and cost.

これに対して、垂直電極または水平電極を線対称または点対称に構成すると、ペン等のタッチ面積の小さい物体による容量変化に同様な対称性が現れる。この容量変化の対称性を用いることにより、タッチ位置検出の際に対称な位置補正が行え、位置検出精度を向上することができる。   On the other hand, when the vertical electrode or the horizontal electrode is configured to be line symmetric or point symmetric, similar symmetry appears in the capacitance change caused by an object having a small touch area such as a pen. By using the symmetry of the capacitance change, symmetrical position correction can be performed at the time of touch position detection, and position detection accuracy can be improved.

このように、位置検出精度の課題を解消するために、本発明の実施の形態では、細い配線を用いた対称性のあるダイヤモンド形状の構成を利用する。これにより、30インチ以上の大きな静電容量型タッチセンサにおいて、ペン等のタッチ面積の小さい物体による位置検出を高精度で行うことが可能になる。   Thus, in order to eliminate the problem of position detection accuracy, the embodiment of the present invention uses a symmetrical diamond-shaped configuration using thin wiring. As a result, in a large capacitive touch sensor of 30 inches or more, position detection with an object having a small touch area such as a pen can be performed with high accuracy.

（実施の形態１０）
（垂直電極１０６ｄの構成）
図３１の（ａ）は実施の形態１０に係るタッチパネルに設けられた垂直電極１０６ｄを構成する第一の基本形状１０８ｄを示す図であり、図３１の（ｂ）は垂直電極１０６ｄの構成を示す図である。垂直電極１０６ｄは、図２１に示した垂直電極１０６ａの格子ピッチを（７／５）倍に変更したものである。基本形状１０８ｄは、上側の細線の配線経路と下側の細線の配線経路とが、接続点Ｑ４において、細線１本分に絞られて接続されている。そして、基本形状１０８ｄは、垂直中心線Ｃ１に対して線対称である。 (Embodiment 10)
(Configuration of vertical electrode 106d)
FIG. 31A shows a first basic shape 108d constituting the vertical electrode 106d provided on the touch panel according to Embodiment 10, and FIG. 31B shows the configuration of the vertical electrode 106d. FIG. The vertical electrode 106d is obtained by changing the lattice pitch of the vertical electrode 106a shown in FIG. 21 to (7/5) times. In the basic shape 108d, the upper fine wire wiring path and the lower fine wire wiring path are connected to each other at a connection point Q4 so as to be narrowed to one thin line. The basic shape 108d is line symmetric with respect to the vertical center line C1.

図３２の（ａ）は実施の形態４に係るタッチパネルに設けられた水平電極１０７ｄを構成する第二の基本形状１０９ｄを示す図であり、図３２の（ｂ）は水平電極１０７ｄの構成を示す図である。水平電極１０７ｄは、図２２に示した水平電極１０７ａの格子ピッチを（７／５）倍に変更したものである。基本形状１０９ｄは、左側の細線の配線経路と中央の細線の配線経路とが、接続点Ｑ５において、細線１本分に絞られて接続されている。そして、中央の細線の配線経路と右側の細線の配線経路とが、接続点Ｑ６において、細線１本分に絞られて接続されている。また、基本形状１０９ｄは、垂直中心線Ｃ１に対して線対称である。   FIG. 32A is a diagram showing a second basic shape 109d constituting the horizontal electrode 107d provided in the touch panel according to Embodiment 4, and FIG. 32B shows the configuration of the horizontal electrode 107d. FIG. The horizontal electrode 107d is obtained by changing the grid pitch of the horizontal electrode 107a shown in FIG. 22 to (7/5) times. In the basic shape 109d, the left thin line wiring path and the central thin line wiring path are connected by being narrowed down to one thin line at the connection point Q5. Then, the wiring path of the central thin line and the wiring path of the right thin line are connected by being narrowed down to one thin line at the connection point Q6. The basic shape 109d is line symmetric with respect to the vertical center line C1.

（実施の形態１１）
（垂直電極１０６ｅの構成）
図３３の（ａ）は実施の形態１１に係るタッチパネルに設けられた垂直電極１０６ｅを構成する第一の基本形状１０８ｅを示す図であり、図３３の（ｂ）は垂直電極１０６ｅの構成を示す図である。垂直電極１０６ｅは、細線で形成された第一の基本形状１０８ｅを、垂直方向に繰り返し接続して形成されている。基本形状１０８ｅは、垂直中心線Ｃ１に対して線対称に形成されている。 (Embodiment 11)
(Configuration of vertical electrode 106e)
FIG. 33 (a) is a diagram showing a first basic shape 108e constituting the vertical electrode 106e provided on the touch panel according to Embodiment 11, and FIG. 33 (b) shows a configuration of the vertical electrode 106e. FIG. The vertical electrode 106e is formed by repeatedly connecting the first basic shape 108e formed of a thin line in the vertical direction. The basic shape 108e is formed symmetrically with respect to the vertical center line C1.

そして、基本形状１０８ｅは、上側の細線の配線経路と下側の細線の配線経路とが、細線１本分に絞られて接続されている箇所を有さず、常に、少なくとも２箇所の細線部分により垂直方向に接続されている。   The basic shape 108e does not have a portion where the upper fine wire route and the lower fine wire route are connected by being narrowed to one fine wire, and always has at least two fine wire portions. Are connected in the vertical direction.

（水平電極１０７ｅの構成）
図３４の（ａ）は実施の形態１１に係るタッチパネルに設けられた水平電極１０７ｅを構成する第二の基本形状１０９ｅを示す図であり、図３４の（ｂ）は水平電極１０７ｅの構成を示す図である。水平電極１０７ｅは、細線で形成された第二の基本形状１０９ｅを、水平方向に繰り返し接続して形成されている。基本形状１０９ｅは、垂直中心線Ｃ１に対して線対称に形成されている。 (Configuration of horizontal electrode 107e)
34A is a diagram showing a second basic shape 109e constituting the horizontal electrode 107e provided on the touch panel according to Embodiment 11, and FIG. 34B shows the configuration of the horizontal electrode 107e. FIG. The horizontal electrode 107e is formed by repeatedly connecting a second basic shape 109e formed of a thin line in the horizontal direction. The basic shape 109e is formed symmetrically with respect to the vertical center line C1.

そして、基本形状１０９ｅは、左側の細線の配線経路と右側の細線の配線経路とが、細線１本分に絞られて接続されている箇所を有さず、常に、少なくとも２箇所の細線部分により水平方向に接続されている。   The basic shape 109e does not have a place where the fine wire line on the left side and the fine wire line on the right side are connected by being narrowed to one fine line, and always has at least two fine line portions. Connected horizontally.

（格子１１０ｅの構成）
図３５は、垂直電極１０６ｅと水平電極１０７ｅにより形成された一様な格子１１０ｅを示す図である。複数の垂直電極１０６ｅと複数の水平電極１０７ｅとは、基板１０３（図１７）に垂直な方向から見ると、互いに重なる線分を持たないように配置されている。そして、複数の垂直電極１０６ｅと複数の水平電極１０７ｅとは、隙間無く一様に配置された格子１１０ｅを形成する。格子１１０ｅの輪郭は、長方形状に形成されている。 (Configuration of lattice 110e)
FIG. 35 is a diagram showing a uniform grating 110e formed by the vertical electrode 106e and the horizontal electrode 107e. The plurality of vertical electrodes 106e and the plurality of horizontal electrodes 107e are arranged so as not to overlap each other when viewed from a direction perpendicular to the substrate 103 (FIG. 17). The plurality of vertical electrodes 106e and the plurality of horizontal electrodes 107e form a lattice 110e that is uniformly arranged without a gap. The outline of the lattice 110e is formed in a rectangular shape.

（垂直電極１０６ｆの構成）
図３６の（ａ）は実施の形態１１に係るタッチパネルに設けられた他の垂直電極１０６ｆを構成する第一の基本形状１０８ｆを示す図であり、図３６の（ｂ）は上記他の垂直電極１０６ｆの構成を示す図である。垂直電極１０６ｆは、細線で形成された第一の基本形状１０８ｆを、垂直方向に繰り返し接続して形成されている。基本形状１０８ｆは、垂直中心線Ｃ１に対して線対称に形成されている。 (Configuration of vertical electrode 106f)
FIG. 36A is a diagram showing a first basic shape 108f constituting another vertical electrode 106f provided in the touch panel according to Embodiment 11, and FIG. 36B is a diagram showing the other vertical electrode. It is a figure which shows the structure of 106f. The vertical electrode 106f is formed by repeatedly connecting the first basic shape 108f formed of a thin line in the vertical direction. The basic shape 108f is formed symmetrically with respect to the vertical center line C1.

そして、基本形状１０８ｆは、基本形状１０８ｅと同様、上側の細線の配線経路と下側の細線の配線経路とが、細線１本分に絞られて接続されている箇所を有さず、常に、少なくとも２箇所の細線部分により垂直方向に接続されている。   The basic shape 108f, like the basic shape 108e, does not have a portion where the upper fine wire wiring path and the lower fine wire wiring route are connected to one fine wire, and always, They are connected in the vertical direction by at least two thin line portions.

（水平電極１０７ｆの構成）
図３７の（ａ）は実施の形態１１に係るタッチパネルに設けられた他の水平電極１０７ｆを構成する第二の基本形状１０９ｆを示す図であり、図３７の（ｂ）は上記他の水平電極１０７ｆの構成を示す図である。水平電極１０７ｆは、細線で形成された第二の基本形状１０９ｆを、水平方向に繰り返し接続して形成されている。基本形状１０９ｆは、垂直中心線Ｃ１に対して線対称に形成されている。 (Configuration of horizontal electrode 107f)
FIG. 37A shows a second basic shape 109f constituting another horizontal electrode 107f provided on the touch panel according to Embodiment 11, and FIG. 37B shows the other horizontal electrode. It is a figure which shows the structure of 107f. The horizontal electrode 107f is formed by repeatedly connecting the second basic shape 109f formed of a thin line in the horizontal direction. The basic shape 109f is formed symmetrically with respect to the vertical center line C1.

そして、基本形状１０９ｆは、基本形状１０９ｅと同様、左側の細線の配線経路と右側の細線の配線経路とが、細線１本分に絞られて接続されている箇所を有さず、常に、少なくとも２箇所の細線部分により水平方向に接続されている。   The basic shape 109f, like the basic shape 109e, does not have a place where the thin wire path on the left side and the thin wire line on the right side are connected by being narrowed to one thin line, and is always at least. Two thin line portions are connected in the horizontal direction.

図４３に示す構成に内在するもう一点の問題点として、図４３の（ａ）の垂直電極７１、及び図４３の（ｂ）の水平電極７２とも、配線経路が細線一本分に絞られて接続される部分を持つことが挙げられる。タッチセンサパネルの製造工程において、この細線一本分に絞られている部分が断線すると、電極全体に通電できなくなるため、断線の可能性のある製造工程を用いる場合は、タッチセンサパネルの歩留まりを低下させるという課題が生じる。   As another problem inherent in the configuration shown in FIG. 43, the wiring paths of the vertical electrode 71 in FIG. 43 (a) and the horizontal electrode 72 in FIG. 43 (b) are narrowed to one thin line. It has a part to be connected. In the touch sensor panel manufacturing process, if the portion that is narrowed to one thin line is disconnected, the entire electrode cannot be energized, so when using a manufacturing process that may cause a disconnection, increase the yield of the touch sensor panel. The problem of reducing occurs.

これに対して本発明の実施形態では、基本形状１０８ｅ・１０８ｆ、基本形状１０９ｅ・１０９ｆは、配線経路が細線１本分に絞られて接続されている箇所を有さず、常に、少なくとも２箇所の細線部分により接続されている。このため、製造工程において１本の細線が切れても、残りの細線により接続が維持され、垂直電極１０６ｅ・１０６ｆ、水平電極１０７ｅ・１０７ｆの断線を防止することができるという効果を奏する。   On the other hand, in the embodiment of the present invention, the basic shapes 108e and 108f and the basic shapes 109e and 109f do not have a place where the wiring path is narrowed down to one thin line and is always connected to at least two places. Are connected by thin wire portions. For this reason, even if one thin line is cut in the manufacturing process, the connection is maintained by the remaining thin lines, and the disconnection of the vertical electrodes 106e and 106f and the horizontal electrodes 107e and 107f can be prevented.

（変形例の第一の基本形状１０８ｇ・第二の基本形状１０９ｇの構成）
図３８の（ａ）は変形例の第一の基本形状１０８ｇを示す図であり、図３８の（ｂ）は変形例の第二の基本形状１０９ｇを示す図である。 (Configuration of the first basic shape 108g and the second basic shape 109g of the modification)
FIG. 38A is a diagram showing a first basic shape 108g of a modification, and FIG. 38B is a diagram showing a second basic shape 109g of the modification.

基本形状１０８ｇは、上側の細線の配線経路と下側の細線の配線経路とが、細線１本分に絞られて接続されている箇所を有さず、常に、少なくとも２箇所の細線部分により垂直方向に接続されている。そして、基本形状１０８ｇは、中心点Ｐに対して点対称に形成されている。   The basic shape 108g does not have a portion where the upper fine wire route and the lower fine wire route are connected by being narrowed to one fine wire, and is always perpendicular to at least two fine wire portions. Connected in the direction. The basic shape 108g is formed point-symmetrically with respect to the center point P.

基本形状１０９ｇは、左側の細線の配線経路と右側の細線の配線経路とが、細線１本分に絞られて接続されている箇所を有さず、常に、少なくとも２箇所の細線部分により水平方向に接続されている。そして、基本形状１０９ｇは、中心点Ｐに対して点対称に形成されている。   The basic shape 109g does not have a place where the fine wire line on the left side and the fine wire line on the right side are narrowed and connected to one fine line, and always in the horizontal direction by at least two fine line parts. It is connected to the. The basic shape 109g is formed point-symmetrically with respect to the center point P.

（他の変形例の第一の基本形状１０８ｈ・第二の基本形状１０９ｈの構成）
図３９の（ａ）は他の変形例の第一の基本形状１０８ｈを示す図であり、図３９の（ｂ）は他の変形例の第二の基本形状１０９ｈを示す図である。 (Configuration of the first basic shape 108h and the second basic shape 109h of another modification)
FIG. 39A is a diagram showing a first basic shape 108h of another modification, and FIG. 39B is a diagram showing a second basic shape 109h of another modification.

基本形状１０８ｈは、上側の細線の配線経路と下側の細線の配線経路とが、細線１本分に絞られて接続されている箇所を有さず、常に、少なくとも２箇所の細線部分により垂直方向に接続されている。そして、基本形状１０８ｈは、垂直中心線Ｃ１及び水平中心線Ｃ２に対して線対称に形成されている。   The basic shape 108h does not have a place where the upper fine wire route and the lower fine wire route are connected by being narrowed to one fine wire, and is always perpendicular to at least two fine wire portions. Connected in the direction. The basic shape 108h is formed symmetrically with respect to the vertical center line C1 and the horizontal center line C2.

基本形状１０９ｈは、左側の細線の配線経路と右側の細線の配線経路とが、細線１本分に絞られて接続されている箇所を有さず、常に、少なくとも２箇所の細線部分により水平方向に接続されている。そして、基本形状１０９ｈは、垂直中心線Ｃ１及び水平中心線Ｃ２に対して線対称に形成されている。   The basic shape 109h does not have a place where the fine wire line on the left side and the fine wire line on the right side are connected by being narrowed down to one fine line, and always in the horizontal direction by at least two fine line parts. It is connected to the. The basic shape 109h is formed symmetrically with respect to the vertical center line C1 and the horizontal center line C2.

（実施の形態１２）
（電子黒板１５０の構成）
図４０は、実施の形態１２に係る電子黒板１５０（情報入出力装置）の外観を示す図である。電子黒板１５０は、本発明の実施の形態に係るタッチセンサシステム１０１を備えており、タッチセンサシステム１０１は、本発明の実施の形態に係るタッチセンサパネル１０２を有している。タッチセンサパネル１０２は、例えば約８０インチのサイズを有している。 (Embodiment 12)
(Configuration of electronic blackboard 150)
FIG. 40 is a diagram showing an external appearance of the electronic blackboard 150 (information input / output device) according to the twelfth embodiment. The electronic blackboard 150 includes the touch sensor system 101 according to the embodiment of the present invention, and the touch sensor system 101 includes the touch sensor panel 102 according to the embodiment of the present invention. The touch sensor panel 102 has a size of about 80 inches, for example.

（本発明の他の表現）
上記の課題を解決するために、本発明に係る線形系係数推定方法は、Ｍ個の入力Ｘｋ（ｋ＝１、…、Ｍ）を有して入出力が線形な系 (Other expressions of the present invention)
In order to solve the above problems, a linear system coefficient estimation method according to the present invention has a system in which M inputs Xk (k = 1,.

Figure 2014520292
Figure 2014520292

に対して、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて前記Ｍ個の入力Ｘｋ（ｋ＝１、…、Ｍ）を入力して、Ｎ個の出力ｓ＝（ｓ１、ｓ２、…、ｓＮ）＝（Ｆ（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））を出力する出力工程と、
前記出力ｓと前記符号系列ｄｉとの内積演算に基づいて、ｋ番目の入力Ｘｋに対応する係数Ｃｋを推定する推定工程とを包含することを特徴とする。 On the other hand, based on M code sequences di = (di1, di2,..., DiN) (i = 1,..., M) orthogonal to length N, the M inputs Xk (k = 1,. , M) and N outputs s = (s1, s2,..., SN) = (F (d11, d21,..., DM1), F (d12, d22,..., DM2),. (D1N, d2N,..., DMN))
An estimation step of estimating a coefficient Ck corresponding to the k-th input Xk based on an inner product operation of the output s and the code sequence di.

この特徴により、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて前記Ｍ個の入力Ｘｋ（ｋ＝１、…、Ｍ）を入力して、Ｎ個の出力ｓ＝（ｓ１、ｓ２、…、ｓＮ）＝（Ｆ（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））を出力するので、Ｍ個の入力にすべて同時に入力して線形系の係数Ｃｋを推定する。従って、従来の構成のように、Ｍ個の入力を１個ずつ選択して走査入力する必要が無くなり、入力数Ｍが増大しても、線形系の係数値を取得するための処理時間は短くならず、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な線形系係数推定方法を得ることができる。   With this feature, the M inputs Xk (k = 1,..., M) based on M code sequences di = (di1, di2,..., DiN) (i = 1,. , M) and N outputs s = (s1, s2,..., SN) = (F (d11, d21,..., DM1), F (d12, d22,..., DM2),. (D1N, d2N,..., DMN)) is output, and all of the M inputs are simultaneously input to estimate the linear system coefficient Ck. Accordingly, unlike the conventional configuration, it is not necessary to select and input M inputs one by one, and even if the number of inputs M increases, the processing time for acquiring the coefficient value of the linear system is short. In addition, it is possible to obtain a linear system coefficient estimation method capable of maintaining high detection accuracy, good resolution, and high-speed operation.

本発明に係る他の線形系係数推定方法は、Ｍ個の入力Ｘｋ（ｋ＝１、…、Ｍ）を有して入出力が線形な第１の系及び第２の系   Another linear system coefficient estimation method according to the present invention includes a first system and a second system having M inputs Xk (k = 1,..., M) and linear inputs and outputs.

Figure 2014520292
Figure 2014520292

のそれぞれに対して、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて前記Ｍ個の入力Ｘｋ（ｋ＝１、…、Ｍ）を入力して、前記第１の系からのＮ個の出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）＝（Ｆ１（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ１（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ１（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））、及び、前記第２の系からのＮ個の出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）＝（Ｆ２（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ２（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ２（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））を出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目の入力Ｘｋに対応する前記第１の系の係数Ｃ１ｋを推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目の入力Ｘｋに対応する前記第２の系の係数Ｃ２ｋを推定する推定工程とを包含することを特徴とする。 .., DiN) (i = 1,..., M), and the M inputs Xk (k = 1). ,..., M) and N outputs from the first system sFirst = (s11, s12,..., S1N) = (F1 (d11, d21,..., DM1), F1 (d12, d22) ,..., DM2),..., F1 (d1N, d2N,..., DMN)) and N outputs from the second system sSecond = (s21, s22,..., S2N) = (F2 (d11, , dM1), F2 (d12, d22,..., dM2),..., F2 (d1N, d2N,..., dMN)), and inner product operation of the output sFirst and the code sequence di The first corresponding to the k1th input Xk An estimation step of estimating a coefficient C2k of the second system corresponding to the k2th input Xk based on an inner product operation of the output sSecond and the code sequence di. It is characterized by that.

この特徴により、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて前記Ｍ個の入力ｘｋ（ｋ＝１、…、Ｍ）を入力して、前記第１の系からのＮ個の出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）＝（Ｆ１（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ１（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ１（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））、及び、前記第２の系からのＮ個の出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）＝（Ｆ２（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ２（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ２（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））を出力するので、Ｍ個の入力にすべて同時に入力して第１の系の係数Ｃ１ｋ及び第２の系の係数Ｃ２ｋを推定する。従って、従来の構成のように、Ｍ個の入力を１個ずつ選択して走査入力する必要が無くなり、入力数Ｍが増大しても、第１及び第２の系の係数値を取得するための処理時間は短くならず、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な線形系係数推定方法を得ることができる。   Due to this characteristic, the M inputs xk (k = 1,..., M) based on M code sequences di = (di1, di2,..., DiN) (i = 1,. , M) and N outputs from the first system sFirst = (s11, s12,..., S1N) = (F1 (d11, d21,..., DM1), F1 (d12, d22,. , DM2),..., F1 (d1N, d2N,..., DMN)) and N outputs from the second system sSecond = (s21, s22,..., S2N) = (F2 (d11, d21, .., DM1), F2 (d12, d22,..., DM2),..., F2 (d1N, d2N,..., DMN)) are output simultaneously. Estimate C1k and the second system coefficient C2k. Therefore, unlike the conventional configuration, it is not necessary to select and input M inputs one by one, and the coefficient values of the first and second systems are obtained even when the number of inputs M increases. Thus, it is possible to obtain a linear system coefficient estimation method capable of high-speed operation while maintaining good detection accuracy and good resolution.

本発明に係る線形素子列値推定方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の線形素子列Ｃ１ｉ（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の線形素子列Ｃ２ｉ（ｉ＝１，…，Ｍ）のそれぞれに対して、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の線形素子列からのＮ個の出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の線形素子列からのＮ個の出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の線形素子列の線形素子の値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の線形素子列の線形素子の値を推定する推定工程とを包含することを特徴とする。   The linear element array value estimation method according to the present invention includes a first linear element array C1i (i = 1,..., M) formed between M drive lines and one sense line, and the M M codes orthogonal to each other in length N for each of the second linear element rows C2i (i = 1,..., M) formed between one drive line and another sense line Based on the series di = (di1, di2,..., DiN) (i = 1,..., M), the M drive lines are driven in parallel, and N pieces from the first linear element array are driven. An output step of outputting an output sFirst = (s11, s12,..., S1N), and N outputs sSecond = (s21, s22,..., S2N) from the second linear element array, and the output sFirst Based on the inner product operation with the code sequence di, the k1 th A value of a linear element of the first linear element array corresponding to the live line is estimated, and the second linear corresponding to the k2nd drive line is calculated based on an inner product operation of the output sSecond and the code sequence di. And an estimation step of estimating a value of a linear element of the element array.

この特徴により、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の線形素子列からのＮ個の出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の線形素子列からのＮ個の出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力するので、Ｍ本のドライブラインにすべて同時に入力して第１の線形素子列の線形素子の値及び第２の線形素子列の線形素子の値を推定する。従って、従来の構成のように、Ｍ本のドライブラインを１本ずつ選択して走査入力する必要が無くなり、第１の線形素子列の線形素子の値及び第２の線形素子列の線形素子の値を取得するための処理時間が長くなり、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な線形系係数推定方法を得ることができる。   Due to this feature, the M drive lines are driven in parallel on the basis of M code sequences of length N orthogonal to each other, di = (di1, di2,..., DiN) (i = 1,..., M). N outputs from the first linear element array sFirst = (s11, s12,..., S1N), and N outputs from the second linear element array sSecond = (s21, s22,. , S2N) are output to the M drive lines at the same time, and the values of the linear elements of the first linear element array and the linear elements of the second linear element array are estimated. Therefore, unlike the conventional configuration, it is not necessary to select and drive M drive lines one by one, and the values of the linear elements of the first linear element array and the linear elements of the second linear element array are eliminated. It is possible to obtain a linear system coefficient estimation method that requires a long processing time for acquiring a value, maintains a good detection accuracy, has a good resolution, and can operate at high speed.

本願発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃ１ｉ（ｉ＝１，…，Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃ２ｉ（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含することを特徴とする。   The capacitance detection method according to the present invention includes a first capacitance column C1i (i = 1,..., M) formed between M drive lines and one sense line, and the M Each element is configured by +1 or −1 for each of the second capacitance columns C2i (i = 1,..., M) formed between one drive line and another sense line. Based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of length N, the code sequence is + V volts when the code sequence is +1, In this case, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = (s11, s12,..., S1N) from the first capacitance string, and the first SSecond = (s21, s22,... s2N) is output, and based on the inner product calculation of the output sFirst and the code sequence di, the capacitance value of the first capacitance string corresponding to the k1th drive line is estimated, and the output an estimation step of estimating a capacitance value of the second capacitance string corresponding to the k2nd drive line based on an inner product operation of sSecond and the code sequence di.

この特徴により、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力するので、Ｍ本のドライブラインにすべて同時に入力して、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する。従って、従来の構成のように、Ｍ本のドライブラインを１本ずつ選択して走査入力する必要が無くなり、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を取得するための処理時間が長くなり、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な静電容量検出方法を得ることができる。   With this feature, the code sequence based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. When the value of +1 is + V volts, and in the case of −1, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = ( s11, s12,..., s1N), and the output sSecond = (s21, s22,..., s2N) from the second capacitance row, so that all are input to the M drive lines simultaneously, A capacitance value of the first capacitance string corresponding to the k1th drive line and a capacitance value of the second capacitance string corresponding to the k2th drive line are estimated. Therefore, unlike the conventional configuration, it is not necessary to select and scan and input M drive lines one by one, and the capacitance value of the first capacitance column corresponding to the k1th drive line and k2 The processing time for acquiring the capacitance value of the second capacitance row corresponding to the second drive line is lengthened, the detection accuracy is kept good, the resolution is good, and the high-speed operation is possible. A capacitance detection method can be obtained.

また、Ｍ本の全ドライブラインを、符号系列に応じて＋Ｖボルト又は−Ｖボルトで並列に駆動するので、符号系列に応じてドライブラインを分割して駆動する特許文献２に記載の構成に比べて、静電容量列からの出力信号に含まれる情報量が多くなり、ＳＮ比も良好になる。さらに、２相演算する特許文献２に記載の構成に比べて、演算が一層で済むため、高速化に有利である。   In addition, since all M drive lines are driven in parallel at + V volts or −V volts according to the code sequence, the drive line is divided and driven according to the code sequence. As a result, the amount of information included in the output signal from the capacitance string increases, and the SN ratio also improves. Furthermore, compared with the configuration described in Patent Document 2 that performs a two-phase operation, the calculation is further completed, which is advantageous for speeding up.

本発明に係る集積回路は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃ１ｉ（ｉ＝１，…，Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃ２ｉ（ｉ＝１，…，Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力させる駆動部と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを備えたことを特徴とする。   The integrated circuit according to the present invention includes a first capacitance column C1i (i = 1,..., M) formed between M drive lines and one sense line, and the M drives. A length in which each element is constituted by +1 or −1 for each of the second capacitance columns C2i (i = 1,..., M) formed between the line and one other sense line N orthogonal code sequences di = (di1, di2,..., DiN) (i = 1,..., M), + V volts when the code sequence is +1, and − when the code sequence is −1. The M drive lines are driven in parallel so as to apply V volts, and the output from the first capacitance string sFirst = (s11, s12,..., S1N), and the second static Output from the capacitance string sSecond = (s21, s22,..., S2N) Based on the driving unit to output, and the inner product calculation of the output sFirst and the code sequence di, the capacitance value of the first capacitance string corresponding to the k1th drive line is estimated, and the output sSecond and the output And an estimation unit that estimates a capacitance value of the second capacitance string corresponding to the k2nd drive line based on an inner product calculation with the code sequence di.

この特徴により、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力させるので、Ｍ本のドライブラインにすべて同時に入力して、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する。従って、従来の構成のように、Ｍ本のドライブラインを１本ずつ選択して走査入力する必要が無くなり、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定するための処理時間が長くなり、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な静電容量検出方法に用いる集積回路を得ることができる。   With this feature, the code sequence based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. When the value of +1 is + V volts, and in the case of −1, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = ( s11, s12,..., s1N) and the output sSecond = (s21, s22,..., s2N) from the second capacitance string are output simultaneously, so that all the M drive lines are input simultaneously. A capacitance value of the first capacitance string corresponding to the k1th drive line and a capacitance value of the second capacitance string corresponding to the k2th drive line are estimated. Therefore, unlike the conventional configuration, it is not necessary to select and scan and input M drive lines one by one, and the capacitance value of the first capacitance column corresponding to the k1th drive line and k2 The processing time for estimating the capacitance value of the second capacitance row corresponding to the second drive line is lengthened, the detection accuracy is kept good, the resolution is good, and the high-speed operation is possible. An integrated circuit used for the capacitance detection method can be obtained.

また、Ｍ本の全ドライブラインを、符号系列に応じて＋Ｖボルト又は−Ｖボルトで並列に駆動するので、符号系列に応じてドライブラインを分割して駆動する特許文献２に記載の構成に比べて、静電容量列からの出力信号に含まれる情報量が多くなり、ＳＮ比も良好になる。さらに、２相演算する特許文献２に記載の構成に比べて、演算が一層で済むため、高速化に有利である。   In addition, since all M drive lines are driven in parallel at + V volts or −V volts according to the code sequence, the drive line is divided and driven according to the code sequence. As a result, the amount of information included in the output signal from the capacitance string increases, and the SN ratio also improves. Furthermore, compared with the configuration described in Patent Document 2 that performs a two-phase operation, the calculation is further completed, which is advantageous for speeding up.

本発明に係るタッチセンサシステムは、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃ１ｉ（ｉ＝１，…，Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃ２ｉ（ｉ＝１、…、Ｍ）とを備えるセンサパネルと、上記センサパネルを制御する集積回路とを備えたタッチセンサシステムであって、上記集積回路は、前記第１の静電容量列Ｃ１ｉ（ｉ＝１、…、Ｍ）、及び前記第２の静電容量列Ｃ２ｉ（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力させる駆動部と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを有することを特徴とする。   The touch sensor system according to the present invention includes a first capacitance column C1i (i = 1,..., M) formed between M drive lines and one sense line, A sensor panel including a second capacitance column C2i (i = 1,..., M) formed between the drive line and another sense line; and an integrated circuit for controlling the sensor panel. The integrated circuit includes the first capacitance column C1i (i = 1,..., M) and the second capacitance column C2i (i = 1,...). For each of M), based on an orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of length N, each element consisting of +1 or -1. , If the code sequence is +1, + V volts, if it is -1, -V The M drive lines are driven in parallel so as to apply a fault, and an output sFirst = (s11, s12,..., S1N) from the first capacitance string, and the second electrostatic capacitance Based on the inner product operation of the output sFirst and the code sequence di based on the drive unit that outputs the output sSecond = (s21, s22,..., S2N) from the capacitor string, the first corresponding to the k1st drive line The capacitance value of the second capacitance string corresponding to the k2th drive line is estimated based on the inner product calculation of the output sSecond and the code sequence di. And an estimation unit.

この特徴により、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力させるので、Ｍ本のドライブラインにすべて同時に入力して、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する。従って、従来の構成のように、Ｍ本のドライブラインを１本ずつ選択して走査入力する必要が無くなり、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定するための処理時間が長くなり、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能なタッチセンサシステムを得ることができる。   With this feature, the code sequence based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. When the value of +1 is + V volts, and in the case of −1, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = ( s11, s12,..., s1N) and the output sSecond = (s21, s22,..., s2N) from the second capacitance string are output simultaneously, so that all the M drive lines are input simultaneously. A capacitance value of the first capacitance string corresponding to the k1th drive line and a capacitance value of the second capacitance string corresponding to the k2th drive line are estimated. Therefore, unlike the conventional configuration, it is not necessary to select and scan and input M drive lines one by one, and the capacitance value of the first capacitance column corresponding to the k1th drive line and k2 The processing time for estimating the capacitance value of the second capacitance row corresponding to the second drive line becomes longer, and the touch with high detection speed and good resolution while maintaining good detection accuracy. A sensor system can be obtained.

また、Ｍ本の全ドライブラインを、符号系列に応じて＋Ｖボルト又は−Ｖボルトで並列に駆動するので、符号系列に応じてドライブラインを分割して駆動する特許文献２に記載の構成に比べて、静電容量列からの出力信号に含まれる情報量が多くなり、ＳＮ比も良好になる。さらに、２相演算する特許文献２に記載の構成に比べて、演算が一層で済むため、高速化に有利である。   In addition, since all M drive lines are driven in parallel at + V volts or −V volts according to the code sequence, the drive line is divided and driven according to the code sequence. As a result, the amount of information included in the output signal from the capacitance string increases, and the SN ratio also improves. Furthermore, compared with the configuration described in Patent Document 2 that performs a two-phase operation, the calculation is further completed, which is advantageous for speeding up.

本発明に係る電子機器は、本発明に係るタッチセンサシステムと、前記タッチセンサシステムに設けられたセンサパネルに重ねて配置されているか、または、前記センサパネルを内蔵した表示パネルとを備えたことを特徴とする。   An electronic apparatus according to the present invention includes the touch sensor system according to the present invention, and a display panel that is disposed so as to overlap with a sensor panel provided in the touch sensor system or that includes the sensor panel. It is characterized by.

この特徴により、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力させるので、Ｍ本のドライブラインにすべて同時に入力して、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する。従って、従来の構成のように、Ｍ本のドライブラインを１本ずつ選択して走査入力する必要が無くなり、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定するための処理時間が長くなり、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能なタッチセンサシステムを備えた電子機器を得ることができる。   With this feature, the code sequence based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. When the value of +1 is + V volts, and in the case of −1, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = ( s11, s12,..., s1N) and the output sSecond = (s21, s22,..., s2N) from the second capacitance string are output simultaneously, so that all the M drive lines are input simultaneously. A capacitance value of the first capacitance string corresponding to the k1th drive line and a capacitance value of the second capacitance string corresponding to the k2th drive line are estimated. Therefore, unlike the conventional configuration, it is not necessary to select and scan and input M drive lines one by one, and the capacitance value of the first capacitance column corresponding to the k1th drive line and k2 The processing time for estimating the capacitance value of the second capacitance row corresponding to the second drive line becomes longer, and the touch with high detection speed and good resolution while maintaining good detection accuracy. An electronic device including a sensor system can be obtained.

また、Ｍ本の全ドライブラインを、符号系列に応じて＋Ｖボルト又は−Ｖボルトで並列に駆動するので、符号系列に応じてドライブラインを分割して駆動する特許文献２に記載の構成に比べて、静電容量列からの出力信号に含まれる情報量が多くなり、ＳＮ比も良好になる。さらに、２相演算する特許文献２に記載の構成に比べて、演算が一層で済むため、高速化に有利である。   In addition, since all M drive lines are driven in parallel at + V volts or −V volts according to the code sequence, the drive line is divided and driven according to the code sequence. As a result, the amount of information included in the output signal from the capacitance string increases, and the SN ratio also improves. Furthermore, compared with the configuration described in Patent Document 2 that performs a two-phase operation, the calculation is further completed, which is advantageous for speeding up.

本発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程は、前記アナログ積分器のリセット時にはＶｒｅｆボルトで表される第１電圧により前記Ｍ本のドライブラインを駆動し、前記第１及び第２静電容量列からの出力のサンプリング時には、前記符号系列が前記＋１の場合は（Ｖｒｅｆ＋Ｖ）ボルトで表される第２電圧により、前記符号系列が前記−１の場合は（Ｖｒｅｆ−Ｖ）ボルトで表される第３電圧により前記Ｍ本のドライブラインを駆動することを特徴とする。   The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M Each element is configured by +1 or −1 for each of the second capacitance columns Ci2 (i = 1,..., M) formed between one drive line and one other sense line. The M drive lines are driven in parallel based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. SFirst = (s11, s12,..., S1N) and the output sSecond = (s21, s22,... S2N) from the second capacitance string are output to the analog integrator. Output step, the output sFirst and the code sequence di The capacitance value of the first capacitance string corresponding to the k1th drive line is estimated based on the inner product calculation of the k1th drive line, and the k2nd drive based on the inner product calculation of the output sSecond and the code sequence di An estimation step of estimating a capacitance value of the second capacitance row corresponding to the line, wherein the output step is expressed by Vref volts when the analog integrator is reset. When the M drive lines are driven by the first voltage and the output from the first and second capacitance columns is sampled, if the code sequence is +1, the Vth is represented by (Vref + V) volts. When the code sequence is −1 by two voltages, the M drive lines are driven by a third voltage expressed by (Vref−V) volts.

上記特徴により、符号系列に基づいて、簡単な構成により、ドライブラインを並列に駆動することができる。   With the above feature, the drive lines can be driven in parallel with a simple configuration based on the code sequence.

本発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記第１及び第２静電容量列からの出力のサンプリング時に第２電圧により前記ドライブラインを駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記第１及び第２静電容量列からの出力のサンプリング時に前記第１電圧により前記ドライブラインを駆動することを特徴とする。   The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M Each element is configured by +1 or −1 for each of the second capacitance columns Ci2 (i = 1,..., M) formed between one drive line and one other sense line. The M drive lines are driven in parallel based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. SFirst = (s11, s12,..., S1N) and the output sSecond = (s21, s22,... S2N) from the second capacitance string are output to the analog integrator. Output step, the output sFirst and the code sequence di The capacitance value of the first capacitance string corresponding to the k1th drive line is estimated based on the inner product calculation of the k1th drive line, and the k2nd drive based on the inner product calculation of the output sSecond and the code sequence di An estimation step of estimating a capacitance value of the second capacitance string corresponding to a line, wherein the output step includes the analog step when the code sequence is +1. When the integrator is reset, the drive line is driven by the first voltage when the output from the first and second capacitance strings is sampled, and when the code sequence is −1, The drive line is driven by the second voltage when the integrator is reset, and by the first voltage when the output from the first and second capacitance strings is sampled. That.

上記特徴により、より高い信号強度を得ることができ、静電容量に蓄積される電荷を増大させることができる。   With the above characteristics, higher signal intensity can be obtained, and the charge accumulated in the capacitance can be increased.

本発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程の前において、前記アナログ積分器のリセット時、及び前記第１及び第２静電容量列からの出力のサンプリング時に第１電圧により前記ドライブラインを駆動して、前記第１及び第２の静電容量列からの出力を前記アナログ積分器に出力し、前記第１及び第２の静電容量列からの出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする。   The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M Each element is configured by +1 or −1 for each of the second capacitance columns Ci2 (i = 1,..., M) formed between one drive line and one other sense line. The M drive lines are driven in parallel based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. SFirst = (s11, s12,..., S1N) and the output sSecond = (s21, s22,... S2N) from the second capacitance string are output to the analog integrator. Output step, the output sFirst and the code sequence di The capacitance value of the first capacitance string corresponding to the k1th drive line is estimated based on the inner product calculation of the k1th drive line, and the k2nd drive based on the inner product calculation of the output sSecond and the code sequence di An estimation step of estimating a capacitance value of the second capacitance row corresponding to a line, before the output step, when the analog integrator is reset, and Driving the drive line with a first voltage when sampling the output from the first and second capacitance strings, and outputting the outputs from the first and second capacitance strings to the analog integrator; The outputs from the first and second capacitance arrays are read from the analog integrator as offset outputs and stored in a memory.

上記特徴により、アナログ積分器により生じるオフセットをキャンセルすることができる。   With the above feature, the offset caused by the analog integrator can be canceled.

本発明に係る集積回路は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する駆動部と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを備えた集積回路であって、前記駆動部は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記第１及び第２静電容量列からの出力のサンプリング時に第２電圧により前記ドライブラインを駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記第１及び第２静電容量列からの出力のサンプリング時に前記第１電圧により前記ドライブラインを駆動することを特徴とする。   The integrated circuit according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M drives. For each of the second capacitance columns Ci2 (i = 1,..., M) formed between the line and one other sense line, each element is constituted by +1 or −1 .., DiN) (i = 1,..., M), the M drive lines are driven in parallel, and the first electrostatic A drive unit that outputs the output sFirst = (s11, s12,..., S1N) from the capacitance string and the output sSecond = (s21, s22,... S2N) from the second capacitance string to the analog integrator. And the inner product of the output sFirst and the code sequence di Is used to estimate the capacitance value of the first capacitance string corresponding to the k1st drive line, and corresponds to the k2th drive line based on the inner product calculation of the output sSecond and the code sequence di. And an estimation unit that estimates a capacitance value of the second capacitance string, wherein the driving unit is configured to reset the analog integrator when the code sequence is +1. When the output from the first and second capacitance strings is sampled by one voltage, the drive line is driven by a second voltage. When the code sequence is −1, the analog integrator is reset when the analog integrator is reset. The drive line is driven by the first voltage when sampling the output from the first and second capacitance arrays by the second voltage.

上記特徴により、より高い信号強度を得ることができ、静電容量に蓄積される電荷を増大させることができる。   With the above characteristics, higher signal intensity can be obtained, and the charge accumulated in the capacitance can be increased.

本発明に係る集積回路は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する駆動部と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを備えた集積回路であって、前記駆動部は、前記第１及び第２静電容量列からの出力を前記アナログ積分器に出力する前において、前記アナログ積分器のリセット時、及び前記第１及び第２静電容量列からの出力のサンプリング時に第１電圧により前記ドライブラインを駆動して、前記第１及び第２の静電容量列からの出力を前記アナログ積分器に出力し、前記第１及び第２の静電容量列からの出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする。   The integrated circuit according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M drives. For each of the second capacitance columns Ci2 (i = 1,..., M) formed between the line and one other sense line, each element is constituted by +1 or −1 .., DiN) (i = 1,..., M), the M drive lines are driven in parallel, and the first electrostatic A drive unit that outputs the output sFirst = (s11, s12,..., S1N) from the capacitance string and the output sSecond = (s21, s22,... S2N) from the second capacitance string to the analog integrator. And the inner product of the output sFirst and the code sequence di Is used to estimate the capacitance value of the first capacitance string corresponding to the k1st drive line, and corresponds to the k2th drive line based on the inner product calculation of the output sSecond and the code sequence di. And an estimation unit that estimates a capacitance value of the second capacitance string, wherein the drive unit outputs outputs from the first and second capacitance strings to the analog integrator. Before driving the drive line with the first voltage when the analog integrator is reset and when the output from the first and second capacitance columns is sampled. The output from the capacitance string is output to the analog integrator, and the outputs from the first and second capacitance strings are read from the analog integrator as offset outputs and stored in the memory. To.

上記特徴により、アナログ積分器により生じるオフセットをキャンセルすることができる。   With the above feature, the offset caused by the analog integrator can be canceled.

本発明に係るタッチセンサシステムは、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）とを備えるセンサパネルと、前記センサパネルを制御する集積回路とを備えたタッチセンサシステムであって、前記集積回路は、前記第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び前記第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する駆動部と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを有しており、前記駆動部は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記第１及び第２静電容量列からの出力のサンプリング時に第２電圧により前記ドライブラインを駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記第１及び第２静電容量列からの出力のサンプリング時に前記第１電圧により前記ドライブラインを駆動することを特徴とする。   The touch sensor system according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M number of the capacitance lines. A sensor panel including a second capacitance column Ci2 (i = 1,..., M) formed between the drive line and another sense line; and an integrated circuit for controlling the sensor panel. The integrated circuit includes the first capacitance row Ci1 (i = 1,..., M) and the second capacitance row Ci2 (i = 1,...). For each of M), based on an orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of length N, each element consisting of +1 or -1. , Driving the M drive lines in parallel to form the first capacitance row Output sFirst = (s11, s12,..., S1N) and an output sSecond = (s21, s22,..., S2N) from the second capacitance string to an analog integrator; Based on the inner product calculation of the output sFirst and the code sequence di, the capacitance value of the first capacitance string corresponding to the k1th drive line is estimated, and the inner product of the output sSecond and the code sequence di And an estimation unit that estimates a capacitance value of the second capacitance string corresponding to the k2nd drive line based on the calculation, and the drive unit is configured such that when the code sequence is +1, Driving the drive line with a first voltage when the analog integrator is reset and with a second voltage when sampling the outputs from the first and second capacitance strings; When the analog integrator is reset, the drive line is driven by the second voltage when the analog integrator is reset and by the first voltage when the outputs from the first and second capacitance columns are sampled. Features.

上記特徴により、より高い信号強度を得ることができ、静電容量に蓄積される電荷を増大させることができる。   With the above characteristics, higher signal intensity can be obtained, and the charge accumulated in the capacitance can be increased.

本発明に係るタッチセンサシステムは、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）とを備えるセンサパネルと、前記センサパネルを制御する集積回路とを備えたタッチセンサシステムであって、前記集積回路は、前記第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び前記第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する駆動部と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを有しており、前記駆動部は、前記第１及び第２静電容量列からの出力を前記アナログ積分器に出力する前において、前記アナログ積分器のリセット時、及び前記第１及び第２静電容量列からの出力のサンプリング時に第１電圧により前記ドライブラインを駆動して、前記第１及び第２の静電容量列からの出力を前記アナログ積分器に出力し、前記第１及び第２の静電容量列からの出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする。   The touch sensor system according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M number of the capacitance lines. A sensor panel including a second capacitance column Ci2 (i = 1,..., M) formed between the drive line and another sense line; and an integrated circuit for controlling the sensor panel. The integrated circuit includes the first capacitance row Ci1 (i = 1,..., M) and the second capacitance row Ci2 (i = 1,...). For each of M), based on an orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of length N, each element consisting of +1 or -1. , Driving the M drive lines in parallel to form the first capacitance row Output sFirst = (s11, s12,..., S1N) and an output sSecond = (s21, s22,..., S2N) from the second capacitance string to an analog integrator; Based on the inner product calculation of the output sFirst and the code sequence di, the capacitance value of the first capacitance string corresponding to the k1th drive line is estimated, and the inner product of the output sSecond and the code sequence di And an estimation unit that estimates a capacitance value of the second capacitance row corresponding to the k2nd drive line based on the calculation, and the driving unit includes the first and second capacitances. Before outputting the output from the string to the analog integrator, when the analog integrator is reset and when sampling the output from the first and second capacitance strings, the first voltage causes the The live line is driven, the outputs from the first and second capacitance strings are output to the analog integrator, and the outputs from the first and second capacitance strings are used as the offset output to the analog It is characterized by being read from the integrator and stored in a memory.

上記特徴により、アナログ積分器により生じるオフセットをキャンセルすることができる。   With the above feature, the offset caused by the analog integrator can be canceled.

本発明に係る電子機器は、本発明に係るタッチセンサシステムと、前記タッチセンサシステムに設けられたセンサパネルに重ねて配置されているか、または、前記センサパネルを内蔵した表示パネルとを備えたことを特徴とする。   An electronic apparatus according to the present invention includes the touch sensor system according to the present invention, and a display panel that is disposed so as to overlap with a sensor panel provided in the touch sensor system or that includes the sensor panel. It is characterized by.

本発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記アナログ積分器のゲインを切り替えることを特徴とする。   The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M Each element is configured by +1 or −1 for each of the second capacitance columns Ci2 (i = 1,..., M) formed between one drive line and one other sense line. Based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of length N, the code sequence is + V volts when the code sequence is +1, In this case, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = (s11, s12,..., S1N) from the first capacitance string, and the first SSecond = (s21, s22,... 2N) is output to the analog integrator, and the capacitance value of the first capacitance string corresponding to the k1st drive line is estimated based on the inner product operation of the output sFirst and the code sequence di. And an estimation step of estimating a capacitance value of the second capacitance string corresponding to the k2nd drive line based on the inner product calculation of the output sSecond and the code sequence di. In the method, the output step switches a gain of the analog integrator according to an absolute value of a sum of each element along a column direction of the code sequence in order to prevent saturation of the analog integrator. It is characterized by that.

上記特徴により、アナログ積分器の飽和を回避することができる。   With the above feature, saturation of the analog integrator can be avoided.

本発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記符号系列の列を複数の列に分割して、前記Ｍ本のドライブラインの駆動を複数回に分割することを特徴とする。   The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M Each element is configured by +1 or −1 for each of the second capacitance columns Ci2 (i = 1,..., M) formed between one drive line and one other sense line. Based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of length N, the code sequence is + V volts when the code sequence is +1, In this case, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = (s11, s12,..., S1N) from the first capacitance string, and the first SSecond = (s21, s22,... 2N) is output to the analog integrator, and the capacitance value of the first capacitance string corresponding to the k1st drive line is estimated based on the inner product operation of the output sFirst and the code sequence di. And an estimation step of estimating a capacitance value of the second capacitance string corresponding to the k2nd drive line based on the inner product calculation of the output sSecond and the code sequence di. In the method, in the output step, in order to prevent saturation of the analog integrator, a plurality of code sequence columns are converted into a plurality of code sequence columns according to an absolute value of a sum of elements along the code sequence column direction. The driving of the M drive lines is divided into a plurality of times by dividing into rows.

上記特徴により、アナログ積分器の飽和を回避することができる。   With the above feature, saturation of the analog integrator can be avoided.

本発明に係る静電容量検出方法は、（Ｍ＝２ｎ）本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記（Ｍ＝２ｎ）本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、シルベスター（sylvester）法によって生成される２ｎ次のアダマール（Hadamard）行列の各行に相当する＋１または−１によって構成されて互いに直交する符号長Ｎ＝Ｍの符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の第１列目を複数の列に分割して、前記符号系列の第１列目に相当する駆動を複数回に分割することを特徴とする。 The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between (M = 2 n ) drive lines and one sense line. , And for each of the second capacitance columns Ci2 (i = 1,..., M) formed between the (M = 2 n ) drive lines and the other sense line. A code sequence of code length N = M, which is composed of +1 or −1 corresponding to each row of a 2 n -th order Hadamard matrix generated by the sylvester method and orthogonal to each other, di = (di1, di2, .., DiN) (i = 1,..., M), the M drive lines are applied to apply + V volts when the code sequence is +1 and −V volts when the code sequence is −1. Driving in parallel, the output sF from the first capacitance string rst = (s11, s12,..., s1N) and an output step of outputting an output sSecond = (s21, s22,..., s2N) from the second capacitance string to an analog integrator, and the output sFirst And the code sequence di to estimate the capacitance value of the first capacitance string corresponding to the k1th drive line, and based on the dot product calculation of the output sSecond and the code sequence di And an estimation step of estimating a capacitance value of the second capacitance row corresponding to the k2th drive line, wherein the output step includes saturation of the analog integrator. In order to prevent this, the first column of the code sequence is divided into a plurality of columns, and the drive corresponding to the first column of the code sequence is divided into a plurality of times.

上記特徴により、アナログ積分器の飽和を回避することができる。   With the above feature, saturation of the analog integrator can be avoided.

本発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、シルベスター（sylvester）法によって生成される２ｎ次（Ｍ＜２ｎ）のアダマール（Hadamard）行列の各行に相当する＋１または−１によって構成されて互いに直交する符号長Ｎ＞Ｍの符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程は、前記符号系列の列方向に沿った各要素の総和の絶対値が前記アナログ積分器の飽和に関連する閾値Ｎｕｍを超える列を複数の列に分解して、前記符号系列の前記閾値Ｎｕｍを超える列に対応する駆動を複数回に分割することを特徴とする。 The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M Each of the second capacitance columns Ci2 (i = 1,..., M) formed between one drive line and another sense line is generated by a sylvester method. A code sequence di = (di1, di2,..., DiN) composed of +1 or -1 corresponding to each row of a 2 nth- order (M <2 n ) Hadamard matrix and orthogonal to each other. Based on (i = 1,..., M), the M drive lines are driven in parallel so that + V volts is applied when the code sequence is +1 and −V volts is applied when the code sequence is −1. Output sFirst from the first capacitance string (S11, s12,..., S1N) and an output step of outputting an output sSecond = (s21, s22,..., S2N) from the second capacitance string to an analog integrator, and the output sFirst and the Based on the inner product operation with the code sequence di, the capacitance value of the first capacitance string corresponding to the k1th drive line is estimated, and based on the inner product operation between the output sSecond and the code sequence di, a capacitance detection method including an estimation step of estimating a capacitance value of the second capacitance column corresponding to the k2nd drive line, wherein the output step is along a column direction of the code sequence. Further, a column in which the absolute value of the sum of each element exceeds a threshold value Num relating to the saturation of the analog integrator is decomposed into a plurality of columns, and a drive corresponding to a column exceeding the threshold value Num in the code sequence is combined. It is divided into several times.

上記特徴により、２ｎ次（Ｍ＜２ｎ）のアダマール行列による駆動において、アナログ積分器の飽和を回避することができる。 With the above feature, the saturation of the analog integrator can be avoided in driving with a 2 n -th order (M <2 n ) Hadamard matrix.

本発明に係る線形系係数推定方法は、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて前記Ｍ個の入力ｘｋ（ｋ＝１、…、Ｍ）を入力して、Ｎ個の出力ｓ＝（ｓ１、ｓ２、…、ｓＮ）＝（Ｆ（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））を出力するので、Ｍ個の入力にすべて同時に入力して線形系の係数Ｃｋを推定する。従って、従来の構成のように、Ｍ個の入力を１個ずつ選択して走査入力する必要が無くなり、入力数Ｍが増大しても、線形系の係数値を取得するための処理時間は短くならず、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な線形系係数推定方法を得ることができるという効果を奏する。   The linear system coefficient estimation method according to the present invention is based on M code sequences di = (di1, di2,..., DiN) (i = 1,. xk (k = 1,..., M) and N outputs s = (s1, s2,..., sN) = (F (d11, d21,..., dM1), F (d12, d22,...) , DM2),..., F (d1N, d2N,..., DMN)) are output simultaneously, and the coefficients Ck of the linear system are estimated by inputting all the M inputs simultaneously. Accordingly, unlike the conventional configuration, it is not necessary to select and input M inputs one by one, and even if the number of inputs M increases, the processing time for acquiring the coefficient value of the linear system is short. In addition, there is an effect that it is possible to obtain a linear system coefficient estimation method capable of high-speed operation with good resolution while maintaining good detection accuracy.

本実施の形態に係る線形素子列値推定方法では、前記符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）の各要素は、＋Ｖまたは−Ｖによって構成されることが好ましい。   In the linear element sequence value estimation method according to the present embodiment, each element of the code sequence di = (di1, di2,..., DiN) (i = 1,..., M) is configured by + V or −V. It is preferable.

上記構成により、各ドライブラインを＋Ｖボルトまたは−Ｖボルトの電圧を印加して駆動することができる。   With the above configuration, each drive line can be driven by applying a voltage of + V volts or -V volts.

本実施の形態に係る静電容量検出方法では、前記推定工程は、前記符号系列による１回の並列駆動ごとに、内積に必要な、符号に応じた加減算を実行することが好ましい。   In the capacitance detection method according to the present embodiment, it is preferable that the estimation step performs addition / subtraction according to the sign, which is necessary for the inner product, for each parallel drive by the code series.

上記構成により、１回の並列駆動ごとに内積演算を実行するので、符号系列の長さに対応するＮ回の並列駆動ごとに内積演算を実行する構成に比較して、パイプライン処理が可能で短時間で演算することができ、また、演算に必要なメモリが少なくて済む。   With the above configuration, the inner product operation is executed for each parallel drive, so that pipeline processing is possible as compared to the configuration in which the inner product operation is executed every N parallel drives corresponding to the length of the code sequence. The calculation can be performed in a short time, and the memory required for the calculation can be reduced.

上記静電容量検出方法では、前記出力工程は、前記第１の静電容量列からの出力ｓＦｉｒｓｔを第１アナログ積分器に出力し、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄを第２アナログ積分器に出力し、前記推定工程は、前記第１アナログ積分器に出力された出力ｓＦｉｒｓｔをＡＤ変換器によりＡＤ変換して前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算を実行し、前記第２アナログ積分器に出力された出力ｓＳｅｃｏｎｄを前記ＡＤ変換器によりＡＤ変換して前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算を実行することが好ましい。   In the capacitance detection method, the output step outputs the output sFirst from the first capacitance string to the first analog integrator and outputs the output sSecond from the second capacitance string to the second. Output to the analog integrator, the estimating step performs AD conversion of the output sFirst output to the first analog integrator by an AD converter, and performs an inner product operation of the output sFirst and the code sequence di, It is preferable that the output sSecond output to the second analog integrator is AD-converted by the AD converter and an inner product operation between the output sSecond and the code sequence di is executed.

上記構成により、アナログ積分器が各センスラインに対応して並列に配置されるので、マトリックス状に配置された静電容量の全体を検出する検出速度を向上させることができる。   With the above configuration, the analog integrator is arranged in parallel corresponding to each sense line, so that the detection speed for detecting the entire capacitance arranged in a matrix can be improved.

上記静電容量検出方法では、前記出力工程は、前記第１の静電容量列からの出力ｓＦｉｒｓｔをアナログ積分器に出力した後、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄを前記アナログ積分器に出力し、前記推定工程は、前記アナログ積分器に出力された出力ｓＦｉｒｓｔをＡＤ変換器によりＡＤ変換して前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算を実行し、前記アナログ積分器に出力された出力ｓＳｅｃｏｎｄを前記ＡＤ変換器によりＡＤ変換して前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算を実行することが好ましい。   In the capacitance detection method, the output step outputs the output sFirst from the first capacitance string to the analog integrator, and then outputs the output sSecond from the second capacitance string to the analog integration. In the estimation step, the output sFirst output to the analog integrator is AD-converted by an AD converter, and an inner product operation of the output sFirst and the code sequence di is performed. It is preferable that the output sSecond output is AD-converted by the AD converter to perform an inner product operation between the output sSecond and the code sequence di.

上記構成により、単一のアナログ積分器により推定工程を構成することができるので、より簡単な構成により静電容量を検出することができる。   With the above configuration, since the estimation step can be configured with a single analog integrator, the capacitance can be detected with a simpler configuration.

上記静電容量検出方法では、前記出力工程は、前記第１の静電容量列からの出力ｓＦｉｒｓｔを第１アナログ積分器に出力し、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄを第２アナログ積分器に出力し、前記推定工程は、前記第１アナログ積分器に出力された出力ｓＦｉｒｓｔを第１ＡＤ変換器によりＡＤ変換して前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算を実行し、前記第２アナログ積分器に出力された出力ｓＳｅｃｏｎｄを第２ＡＤ変換器によりＡＤ変換して前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算を実行することが好ましい。   In the capacitance detection method, the output step outputs the output sFirst from the first capacitance string to the first analog integrator and outputs the output sSecond from the second capacitance string to the second. Output to the analog integrator, and the estimation step performs AD conversion of the output sFirst output to the first analog integrator by a first AD converter and performs an inner product operation of the output sFirst and the code sequence di, It is preferable that the output sSecond output to the second analog integrator is AD-converted by a second AD converter and an inner product operation between the output sSecond and the code sequence di is performed.

上記構成により、アナログ積分器及びＡＤ変換器が各センスラインに対応して並列に配置されるので、マトリックス状に配置された静電容量の全体を検出する検出速度をより一層向上させることができる。   With the above configuration, the analog integrator and the AD converter are arranged in parallel corresponding to each sense line, so that the detection speed for detecting the entire capacitance arranged in a matrix can be further improved. .

本実施の形態に係る静電容量検出方法では、前記推定工程は、前記メモリに格納された第１の静電容量列からのオフセット出力を前記出力ｓＦｉｒｓｔから減算した結果と、前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記メモリに格納された第２の静電容量列からのオフセット出力を前記出力ｓＳｅｃｏｎｄから減算した結果と、前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定することが好ましい。   In the capacitance detection method according to the present embodiment, the estimation step includes subtracting the offset output from the first capacitance string stored in the memory from the output sFirst, the code sequence di, The capacitance value of the first capacitance string corresponding to the k1th drive line is estimated based on the inner product calculation of the first product, and the offset output from the second capacitance string stored in the memory is output as the output It is preferable to estimate the capacitance value of the second capacitance string corresponding to the k2nd drive line based on the inner product calculation of the result obtained by subtracting from sSecond and the code sequence di.

上記構成により、アナログ積分器により生じるオフセットをキャンセルすることができる。   With the above configuration, the offset caused by the analog integrator can be canceled.

本実施の形態に係る静電容量検出方法では、前記出力工程の前において、前記アナログ積分器のリセット時、及び前記第１及び第２静電容量列からの出力のサンプリング時に第１電圧により前記ドライブラインを駆動して、前記第１及び第２の静電容量列からの出力を前記アナログ積分器に出力し、前記第１及び第２の静電容量列からの出力をオフセット出力として前記アナログ積分器から読み出す動作を複数回繰り返して得られた複数個のオフセット出力を平均化してメモリに格納することが好ましい。   In the capacitance detection method according to the present embodiment, before the output step, when the analog integrator is reset, and when the output from the first and second capacitance strings is sampled, the first voltage is used. Driving the drive line, outputting the output from the first and second capacitance strings to the analog integrator, and using the output from the first and second capacitance strings as the offset output, the analog It is preferable to average a plurality of offset outputs obtained by repeating the operation of reading from the integrator a plurality of times and store them in the memory.

上記構成により、アナログ積分器により生じるオフセットに含まれるノイズ成分を削減した後、メモリに格納することができる。   With the above configuration, the noise component included in the offset generated by the analog integrator can be reduced and stored in the memory.

本実施の形態に係る静電容量検出方法では、前記推定工程は、前記出力ｓＦｉｒｓｔをＡＤ変換した第１デジタル値と前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄをＡＤ変換した第２デジタル値と前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定し、前記推定工程は、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記第１及び第２デジタル値の重み付けを切り替えることが好ましい。   In the capacitance detection method according to the present embodiment, the estimation step corresponds to the k1th drive line based on the inner product operation of the first digital value obtained by AD-converting the output sFirst and the code sequence di. The second capacitance corresponding to the k2nd drive line is estimated based on the inner product calculation of the second digital value obtained by estimating the capacitance value of the first capacitance string and AD converting the output sSecond and the code sequence di. The capacitance value of the first and second digital values is switched in accordance with the absolute value of the sum of each element along the code sequence column direction. Is preferred.

上記構成により、アナログ積分器から内積演算部までのゲインを符号系列による駆動ごとに一定にすることができる。   With the above configuration, the gain from the analog integrator to the inner product calculation unit can be made constant for each drive by the code sequence.

本実施の形態に係る静電容量検出方法では、前記符号系列の列方向に沿った各要素の総和の絶対値が前記アナログ積分器の飽和に関連する閾値Ｎｕｍを超える列は、前記２ｎ次のアダマール行列の１列目、（２ｎ−１＋１）列目、（２ｎ−１＋２ｎ−２＋１）列目、及び（２ｎ−１−２ｎ−２＋１）列目のうちの少なくとも１つであることが好ましい。 In the capacitance detection method according to the present embodiment, the column in which the absolute value of the sum of the elements along the column direction of the code sequence exceeds the threshold Num related to the saturation of the analog integrator is the 2 nth order. Of the first, (2 n-1 +1), (2 n-1 +2 n-2 +1), and (2 n-1 -2 n-2 +1) columns At least one is preferred.

上記構成により、２ｎ次（Ｍ＜２ｎ）のアダマール行列による駆動において、簡単なアルゴリズムにより、アナログ積分器の飽和を回避することができる。 With the above configuration, saturation of the analog integrator can be avoided by a simple algorithm in driving with a 2 n -th order (M <2 n ) Hadamard matrix.

本実施の形態に係る静電容量検出方法では、［ｘ］をｘの整数部とし、前記２ｎ次のアダマール行列の１列目が前記閾値Ｎｕｍを超える場合、ドライブラインの１番目からＮｕｍ×［Ｍ／Ｎｕｍ］番目までをＮｕｍ個ずつ駆動することを［Ｍ／Ｎｕｍ］回繰り返した後、残りの（Ｍ／Ｎｕｍ）の余りの個数を並列駆動し、前記アダマール行列の（２ｎ−１＋１）列目が前記閾値Ｎｕｍを超える場合、ドライブラインの（２ｎ−１−（Ｍ−２ｎ−１））行目に基づく行からＭ行目までを並列に駆動した後、ドライブラインの１行目から（２ｎ−１−（Ｍ−２ｎ−１）−１）行目に基づく行までを、Ｎｕｍ個ずつ駆動することを［（２ｎ−１−（Ｍ−２ｎ−１）−１）行目に基づく行／Ｎｕｍ］回繰り返した後、残りの（（２ｎ−１−（Ｍ−２ｎ−１）−１）行目に基づく行／Ｎｕｍ）の余りの個数を並列駆動し、前記アダマール行列の（２ｎ−１＋２ｎ−２＋１）列目が前記閾値Ｎｕｍを超える場合、まず、ドライブラインの１行目から（２ｎ−１）行目までを同時並列に駆動し、そして、ドライブラインの（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））行目に基づく行からＭ行目までを並列に駆動し、次に、ドライブラインの（２ｎ−１＋１）行目から（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））行目に基づく行までを、Ｎｕｍ個ずつ駆動することを［（（（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））に基づく行））−（２ｎ−１＋１）／Ｎｕｍ］回繰り返した後、残りの（（（（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））に基づく行））−（２ｎ−１＋１）／Ｎｕｍ）の余りの個数を並列駆動することが好ましい。 In the capacitance detection method according to the present embodiment, when [x] is an integer part of x and the first column of the 2 n -th order Hadamard matrix exceeds the threshold Num, the first Num × of drive lines After driving [M / Num] th by Num by [M / Num] times, the remaining number of remaining (M / Num) is driven in parallel, and (2 n−1 ) of the Hadamard matrix is driven. +1) When the column exceeds the threshold value Num, after driving from the row based on the (2 n-1- (M-2 n-1 )) row of the drive line to the M row in parallel, Driving from the first row to the row based on the (2 n-1- (M-2 n-1 ) -1) row by Num units [[2 n-1- (M-2 n-1 ) -1) Row / Num] based on the row, and then the remaining ((2 n-1 − (M-2 n-1 ) -1) The remaining number of rows / Num) based on the row is driven in parallel, and the (2 n-1 +2 n-2 +1) -th column of the Hadamard matrix sets the threshold value Num. In the case of exceeding, first, the drive line from the first line to the (2 n-1 ) line is simultaneously driven in parallel, and the drive line ((2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 ))) Drive from the row to the M-th row in parallel, and then from the (2 n-1 +1) -th row of the drive line to ((2 n-1 +2 n) −2 ) − (M− (2 n−1 +2 n−2 ))) Num driving up to the row based on the row [(((((2 n−1 +2 n−2 ) − ( Row based on M- (2 n-1 +2 n-2 )))))-(2 n-1 +1) / Num] iterations and then the remaining ((((((2 n−1 +2 n−2 ) − (row based on M− (2 n−1 +2 n−2 ))))) − (2 n−1 +1) / Num) can be driven in parallel. preferable.

上記構成により、２ｎ次（Ｍ＜２ｎ）のアダマール行列による駆動において、簡単なアルゴリズムにより、アナログ積分器の飽和を回避することができる。 With the above configuration, saturation of the analog integrator can be avoided by a simple algorithm in driving with a 2 n -th order (M <2 n ) Hadamard matrix.

本実施の形態に係る静電容量検出方法では、行の順番を入れ替えることにより、シルベスター法によって生成される２ｎ次（Ｍ＜２ｎ）のアダマール行列からなる符号系列を生成し、当該符号系列に基づいて前記Ｍ本のドライブラインを並列に駆動することが好ましい。 In the capacitance detection method according to the present embodiment, by changing the order of the rows, a code sequence composed of a 2 n -th order (M <2 n ) Hadamard matrix generated by the Sylvester method is generated, and the code sequence Preferably, the M drive lines are driven in parallel based on the above.

本発明に係る静電容量型タッチセンサパネルは、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成することを特徴とする。   The capacitive touch sensor panel according to the present invention is formed by repeatedly connecting a first basic shape formed of thin lines in the vertical direction, and is disposed on the vertical electrode surface with a predetermined interval in the horizontal direction. A plurality of vertical electrodes and a second basic shape formed by thin wires are repeatedly connected in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A plurality of horizontal electrodes, and an insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes from the plurality of horizontal electrodes. And the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and form a uniform lattice without any gap.

この特徴により、細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極とを、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置し、隙間無く一様な格子を形成する。このため、絶縁膜を挟んで垂直電極と水平電極との電極分布を作成することにより、視覚的に隙間の無い一様な格子が形成され、表示装置に重ねた際にモアレ等の発生を防ぐことができる。   With this feature, a plurality of vertical electrodes formed by repeatedly connecting the first basic shape formed of fine lines in the vertical direction and arranged on the vertical electrode surface with a predetermined interval in the horizontal direction, and the fine lines A plurality of horizontal electrodes formed by repeatedly connecting the formed second basic shape in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction; When viewed from the direction perpendicular to the vertical electrode surface, the layers are arranged so as not to overlap each other, and a uniform lattice is formed without a gap. For this reason, by creating an electrode distribution between the vertical electrode and the horizontal electrode across the insulating film, a uniform lattice without a visual gap is formed, and generation of moire or the like is prevented when the display is stacked on a display device. be able to.

本発明に係る静電容量型タッチセンサシステムは、本発明に係るタッチセンサパネルを備えたことを特徴とする。   A capacitive touch sensor system according to the present invention includes the touch sensor panel according to the present invention.

本発明に係る情報入出力装置は、本発明に係るタッチセンサシステムを備えたことを特徴とする。   An information input / output device according to the present invention includes the touch sensor system according to the present invention.

本発明に係る静電容量型タッチセンサパネルは、複数の垂直電極と複数の水平電極とが、垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成する。この結果、表示装置に重ねた際にモアレ等の発生を防ぐことができる。   In the capacitive touch sensor panel according to the present invention, a plurality of vertical electrodes and a plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and there is no gap. A uniform lattice is formed. As a result, it is possible to prevent the occurrence of moire or the like when stacked on the display device.

本実施の形態に係る静電容量型タッチセンサパネルでは、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されていることが好ましい。   In the capacitive touch sensor panel according to the present embodiment, it is preferable that the line segments forming the first basic shape and the second basic shape are formed along an oblique direction.

上記構成によれば、第一の基本形状及び第二の基本形状を形成する線分が、ディスプレイのブラックマトリックスに対して傾斜することになるので、モアレが発生しにくくなる。   According to the above configuration, since the line segments forming the first basic shape and the second basic shape are inclined with respect to the black matrix of the display, moire is less likely to occur.

本実施の形態に係る静電容量型タッチセンサパネルでは、前記格子は、輪郭が長方形状に形成されていることが好ましい。   In the capacitive touch sensor panel according to the present embodiment, it is preferable that the grid has a rectangular outline.

上記構成によれば、複数の垂直電極と複数の水平電極とは、垂直電極面に垂直な方向から見て、輪郭が長方形状の格子を形成する。従って、隙間無く一様な格子の長方形状の輪郭の辺の箇所に、水平電極または垂直電極を駆動するアドレスラインと、垂直電極または水平電極から信号を読み出すためのアドレスラインとをそのまま容易に接合することができる。   According to the above configuration, the plurality of vertical electrodes and the plurality of horizontal electrodes form a lattice whose outline is rectangular when viewed from the direction perpendicular to the vertical electrode surface. Therefore, the address line for driving the horizontal electrode or the vertical electrode and the address line for reading a signal from the vertical electrode or the horizontal electrode are easily joined as they are at the sides of the rectangular outline of the uniform lattice without a gap. can do.

本実施の形態に係る静電容量型タッチセンサパネルでは、前記第一の基本形状及び前記第二の基本形状は、垂直方向に延びる垂直中心線に対して線対称であることが好ましい。   In the capacitive touch sensor panel according to the present embodiment, it is preferable that the first basic shape and the second basic shape are axisymmetric with respect to a vertical center line extending in the vertical direction.

上記構成により、前記第一の基本形状及び前記第二の基本形状が対称形状となるので、ペンを用いたタッチ入力による静電容量分布変化に基づく座標読み取り精度を向上させることができる。   With the above configuration, since the first basic shape and the second basic shape are symmetrical, it is possible to improve the coordinate reading accuracy based on a change in capacitance distribution due to touch input using a pen.

本実施の形態に係る静電容量型タッチセンサパネルでは、前記第一の基本形状及び前記第二の基本形状は、点対称であることが好ましい。   In the capacitive touch sensor panel according to the present embodiment, it is preferable that the first basic shape and the second basic shape are point-symmetric.

上記構成により、前記第一の基本形状及び前記第二の基本形状が対称形状となるので、ペンを用いたタッチ入力による静電容量分布変化に基づく座標読み取り精度を向上させることができる。   With the above configuration, since the first basic shape and the second basic shape are symmetrical, it is possible to improve the coordinate reading accuracy based on a change in capacitance distribution due to touch input using a pen.

本実施の形態に係る静電容量型タッチセンサパネルでは、前記第一の基本形状及び前記第二の基本形状は、垂直方向に延びる垂直中心線及び水平方向に延びる水平中心線のそれぞれに対して線対称であることが好ましい。   In the capacitive touch sensor panel according to the present embodiment, the first basic shape and the second basic shape are respectively for a vertical center line extending in the vertical direction and a horizontal center line extending in the horizontal direction. It is preferably line symmetric.

上記構成により、前記第一の基本形状及び前記第二の基本形状が対称形状となるので、ペンを用いたタッチ入力による静電容量分布変化に基づく座標読み取り精度を向上させることができる。   With the above configuration, since the first basic shape and the second basic shape are symmetrical, it is possible to improve the coordinate reading accuracy based on a change in capacitance distribution due to touch input using a pen.

本実施の形態に係る静電容量型タッチセンサパネルでは、前記第一の基本形状は、少なくとも２箇所の細線部分により垂直方向に接続されており、前記第二の基本形状は、少なくとも２箇所の細線部分により水平方向に接続されていることが好ましい。   In the capacitive touch sensor panel according to the present embodiment, the first basic shape is connected in the vertical direction by at least two thin line portions, and the second basic shape is at least two locations. It is preferable that the thin line portions are connected in the horizontal direction.

上記構成により、前記第一の基本形状及び前記第二の基本形状が少なくとも２箇所の細線部分により接続されるので、製造工程において一方の細線部分が切れても、他方の細線部分が残るので、断線を回避することができる。   With the above configuration, since the first basic shape and the second basic shape are connected by at least two thin wire portions, even if one thin wire portion is cut in the manufacturing process, the other thin wire portion remains, Disconnection can be avoided.

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。   The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention.

本発明は、マトリックス状に構成された線形系の係数、素子値、または静電容量を推定または検出する方法、及びこの方法に従って動作する集積回路、タッチセンサシステム、及び電子機器に適用することができる。また本発明は、指紋検出システムに適用することもできる。   The present invention can be applied to a method of estimating or detecting a coefficient, element value, or capacitance of a linear system configured in a matrix, and an integrated circuit, a touch sensor system, and an electronic device that operate according to the method. it can. The present invention can also be applied to a fingerprint detection system.

本発明は、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、垂直方向に所定の間隔を空けて垂直電極面に平行な水平電極面上に配置された複数の水平電極と、垂直電極面と水平電極面との間に配置されて複数の垂直電極と複数の水平電極とを絶縁する絶縁体とを備えた静電容量型タッチセンサパネル、及びこれを用いた静電容量型タッチセンサシステム、情報入出力装置に利用することができる。   The present invention has a plurality of vertical electrodes arranged on the vertical electrode surface with a predetermined interval in the horizontal direction, and a plurality of vertical electrodes arranged on the horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction. A capacitive touch sensor panel comprising a plurality of horizontal electrodes and an insulator disposed between the vertical electrode surfaces and the horizontal electrode surfaces to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes, and It can be used for the used capacitive touch sensor system and information input / output device.

１ タッチセンサシステム
２ センサパネル
３ 集積回路
４ 駆動部
５ 推定部
６、６Ａ アナログ積分器
７ スイッチ
８ ＡＤ変換器
９ 内積演算部
１０ ＲＡＭ
１１ アプリケーション処理部
１２ 携帯電話機
１３ 表示パネル
１４ 表示制御回路
１５ ＣＰＵ
１６ ＲＯＭ
１７ ＲＡＭ
１８ マイクロフォン
１９ スピーカ
２０ 操作キー
２１ カメラ
１０１ タッチセンサシステム（静電容量型タッチセンサシステム）
１０２ タッチセンサパネル（静電容量型タッチセンサパネル）
１０３ 基板（絶縁体）
１０４ 面（垂直電極面）
１０５ 面（水平電極面）
１０６ 垂直電極
１０７ 水平電極
１０８ 基本形状（第一の基本形状）
１０９ 基本形状（第二の基本形状）
１１０ 格子
１１２ ディスプレイ
１１３、１１４ 透明接着剤
１１５ カバーフィルム
１１６ 駆動部
１１７ センスアンプ
１１８ タイミングジェネレータ
１１９ ＡＤ変換器
１２０ 容量分布計算部
１２１ タッチ認識部
１２２ 静電容量値分布検出回路
１５０ 電子黒板（情報入出力装置）
Ｃ１ 垂直中心線
Ｃ２ 水平中心線
Ｐ 中心点 DESCRIPTION OF SYMBOLS 1 Touch sensor system 2 Sensor panel 3 Integrated circuit 4 Drive part 5 Estimation part 6, 6A Analog integrator 7 Switch 8 AD converter 9 Inner product calculation part 10 RAM
11 Application Processing Unit 12 Mobile Phone 13 Display Panel 14 Display Control Circuit 15 CPU
16 ROM
17 RAM
18 Microphone 19 Speaker 20 Operation Key 21 Camera 101 Touch Sensor System (Capacitive Touch Sensor System)
102 Touch sensor panel (Capacitive touch sensor panel)
103 Substrate (insulator)
104 plane (vertical electrode plane)
105 surface (horizontal electrode surface)
106 Vertical electrode 107 Horizontal electrode 108 Basic shape (first basic shape)
109 Basic shape (second basic shape)
110 Grid 112 Display 113, 114 Transparent adhesive 115 Cover film 116 Drive unit 117 Sense amplifier 118 Timing generator 119 AD converter 120 Capacitance distribution calculation unit 121 Touch recognition unit 122 Capacitance value distribution detection circuit 150 Electronic blackboard (information input / output) apparatus)
C1 Vertical center line C2 Horizontal center line P Center point

Claims (18)

細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、
細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、
前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、
前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の線形素子とを備え、
前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの線形素子値推定方法であって、
前記複数の線形素子のそれぞれに対して、符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記線形素子に対応する出力の線形和を前記複数の水平電極に沿って出力する出力工程と、
前記複数の水平電極に沿って出力された線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った線形素子の値を推定する推定工程とを包含することを特徴とする線形素子値推定方法。 A plurality of vertical electrodes formed by repeatedly connecting the first basic shape formed of thin lines in the vertical direction and arranged on the vertical electrode surface with a predetermined interval in the horizontal direction;
A plurality of horizontal electrodes formed by repeatedly connecting a second basic shape formed of thin wires in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction; ,
An insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes;
A plurality of linear elements respectively formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes;
The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and form a uniform lattice without gaps, A linear element value estimation method for a touch sensor panel, wherein line segments forming one basic shape and the second basic shape are formed along an oblique direction, and the grid has a rectangular outline. Because
For each of the plurality of linear elements, the plurality of vertical electrodes are driven in parallel based on the code sequence di, and a linear sum of outputs corresponding to the linear elements is output along the plurality of horizontal electrodes. An output process to
An estimation step of estimating a value of a linear element along each horizontal electrode based on an inner product operation of the linear sum output along the plurality of horizontal electrodes and the code sequence di. Linear element value estimation method. 前記符号系列ｄｉの各要素は、＋Ｖまたは−Ｖによって構成される請求項１記載の線形素子値推定方法。   The linear element value estimation method according to claim 1, wherein each element of the code sequence di is configured by + V or −V. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、
細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、
前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、
前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、
前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量検出方法であって、
前記複数の静電容量のそれぞれに対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に対応する出力の線形和を前記複数の水平電極に沿って出力する出力工程と、
前記出力の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを包含することを特徴とする静電容量検出方法。 A plurality of vertical electrodes formed by repeatedly connecting the first basic shape formed of thin lines in the vertical direction and arranged on the vertical electrode surface with a predetermined interval in the horizontal direction;
A plurality of horizontal electrodes formed by repeatedly connecting a second basic shape formed of thin wires in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface with a predetermined interval in the vertical direction; ,
An insulator disposed between the vertical electrode surface and the horizontal electrode surface to insulate the plurality of vertical electrodes and the plurality of horizontal electrodes;
A plurality of capacitances formed respectively at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes;
The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and form a uniform lattice without gaps, A line segment forming one basic shape and the second basic shape is formed along an oblique direction, and the grid has a rectangular outline, and a capacitance detection method for a touch sensor panel Because
For each of the plurality of capacitances, based on a code sequence di in which each element is composed of +1 or -1, + V volts is used when the code sequence is +1, and -V when the code sequence is -1. An output step of driving the plurality of vertical electrodes in parallel to apply a bolt and outputting a linear sum of outputs corresponding to the capacitance along the plurality of horizontal electrodes;
A capacitance detection method comprising: an estimation step of estimating a capacitance value of a capacitance along each horizontal electrode based on an inner product calculation of the linear sum of the outputs and the code sequence di. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルを制御する集積回路であって、
前記複数の静電容量のそれぞれに対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿って出力させる駆動部と、
前記複数の水平電極に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定部とを備えたことを特徴とする集積回路。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and Line segments forming the second basic shape is formed along the oblique direction, the grid is an integrated circuit for controlling the touch sensor panel contour is formed in a rectangular shape,
For each of the plurality of capacitances, based on a code sequence di in which each element is composed of +1 or -1, + V volts is used when the code sequence is +1, and -V when the code sequence is -1. A drive unit that drives the plurality of vertical electrodes in parallel to apply a bolt, and outputs a linear sum of charges accumulated in the capacitance along the plurality of horizontal electrodes;
An estimation unit for estimating a capacitance value of the capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output along the plurality of horizontal electrodes and the code sequence di An integrated circuit characterized by. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルと、
前記タッチセンサパネルを制御する集積回路とを備えたタッチセンサシステムであって、
前記集積回路は、前記複数の静電容量のそれぞれに対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿って出力させる駆動部と、
前記複数の水平電極に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定部とを備えたことを特徴とするタッチセンサシステム。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and Line segments forming the second basic shape is formed along the oblique direction, the grid includes a touch sensor panel contour is formed in a rectangular shape,
A touch sensor system comprising an integrated circuit for controlling the touch sensor panel,
For each of the plurality of capacitances, the integrated circuit uses + V volts when the code sequence is +1 based on a code sequence di in which each element is composed of +1 or −1, A driving unit that drives the plurality of vertical electrodes in parallel so as to apply −V volts, and outputs a linear sum of charges accumulated in the capacitance along the plurality of horizontal electrodes;
An estimation unit for estimating a capacitance value of the capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output along the plurality of horizontal electrodes and the code sequence di A touch sensor system characterized by 請求項５記載のタッチセンサシステムと、
前記タッチセンサシステムに設けられたタッチセンサパネルに重ねて配置されているか、または、前記タッチセンサパネルを内蔵した表示パネルとを備えたことを特徴とする電子機器。 The touch sensor system according to claim 5;
An electronic apparatus comprising: a touch panel provided in the touch sensor system, or a display panel including the touch sensor panel. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、
前記複数の静電容量のそれぞれに対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、
前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを包含し、
前記出力工程は、前記アナログ積分器のリセット時にはＶｒｅｆボルトで表される第１電圧により前記複数の垂直電極を駆動し、前記複数の水平電極に沿って出力された電荷の線形和のサンプリング時には、前記符号系列が前記＋１の場合は（Ｖｒｅｆ＋Ｖ）ボルトで表される第２電圧により、前記符号系列が前記−１の場合は（Ｖｒｅｆ−Ｖ）ボルトで表される第３電圧により前記複数の垂直電極を駆動することを特徴とする静電容量検出方法。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and The line segment that forms the second basic shape is formed along an oblique direction, and the grid detects the capacitance of the touch sensor panel whose outline is formed in a rectangular shape. A method,
For each of the plurality of capacitances, the plurality of vertical electrodes are driven in parallel and accumulated in the capacitance based on a code sequence di in which each element is composed of +1 or -1. An output step of outputting a linear sum of electric charges to the analog integrator along the plurality of horizontal electrodes;
An estimation step of estimating a capacitance value of the capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output to the analog integrator along the plurality of horizontal electrodes and the code sequence di And
The output step drives the plurality of vertical electrodes with a first voltage represented by Vref volts when the analog integrator is reset, and samples a linear sum of charges output along the plurality of horizontal electrodes. When the code sequence is +1, the plurality of vertical lines are expressed by a second voltage expressed by (Vref + V) volts, and when the code sequence is -1, the plurality of vertical voltages are expressed by a third voltage expressed by (Vref−V) volts. A capacitance detection method comprising driving an electrode. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、
各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、
前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを含み、
前記出力工程は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記複数の水平電極に沿って出力された電荷の線形和のサンプリング時に第２電圧により前記複数の垂直電極を駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記線形和のサンプリング時に前記第１電圧により前記複数の垂直電極を駆動することを特徴とする静電容量検出方法。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and The line segment that forms the second basic shape is formed along an oblique direction, and the grid detects the capacitance of the touch sensor panel whose outline is formed in a rectangular shape. A method,
The plurality of vertical electrodes are driven in parallel on the basis of a code sequence di each element is composed of +1 or −1, and a linear sum of charges accumulated in the capacitance is along the plurality of horizontal electrodes. Output process to the analog integrator,
An estimation step of estimating a capacitance value of the capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output to the analog integrator along the plurality of horizontal electrodes and the code sequence di Including
When the code sequence is +1, the output step uses the first voltage when the analog integrator is reset, and the second voltage when sampling the linear sum of the charges output along the plurality of horizontal electrodes. When a plurality of vertical electrodes are driven and the code sequence is −1, the plurality of vertical electrodes are driven by the second voltage when the analog integrator is reset and by the first voltage when the linear sum is sampled. A capacitance detection method characterized by: 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、
各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、
前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを含み、
前記出力工程の前において、前記アナログ積分器のリセット時、及び前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和のサンプリング時に第１電圧により前記複数の垂直電極を駆動して、前記電荷の線形和の出力を前記アナログ積分器に出力し、前記電荷の線形和の出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする静電容量検出方法。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and The line segment that forms the second basic shape is formed along an oblique direction, and the grid detects the capacitance of the touch sensor panel whose outline is formed in a rectangular shape. A method,
The plurality of vertical electrodes are driven in parallel on the basis of a code sequence di each element is composed of +1 or −1, and a linear sum of charges accumulated in the capacitance is along the plurality of horizontal electrodes. Output process to the analog integrator,
An estimation step of estimating a capacitance value of the capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output to the analog integrator along the plurality of horizontal electrodes and the code sequence di Including
Prior to the output step, the plurality of vertical electrodes are driven by a first voltage when the analog integrator is reset and when sampling a linear sum of charges output to the analog integrator along the plurality of horizontal electrodes. The output of the linear sum of the charges is output to the analog integrator, and the output of the linear sum of the charges is read from the analog integrator as an offset output and stored in a memory. Method. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルを制御する集積回路であって、
前記集積回路は、前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力させる駆動部と、
前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定部とを備え、
前記駆動部は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記複数の静電容量からの出力のサンプリング時に第２電圧により前記垂直電極を駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記複数の静電容量からの出力のサンプリング時に前記第１電圧により前記垂直電極を駆動することを特徴とする集積回路。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and Line segments forming the second basic shape is formed along the oblique direction, the grid is an integrated circuit for controlling the touch sensor panel contour is formed in a rectangular shape,
The integrated circuit drives the plurality of vertical electrodes in parallel with respect to the plurality of capacitances based on a code sequence di in which each element is composed of +1 or −1, thereby obtaining the capacitance. A drive unit for outputting a linear sum of accumulated charges to the analog integrator along the plurality of horizontal electrodes;
An estimation unit that estimates a capacitance value of capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output to the analog integrator along the plurality of horizontal electrodes and the code series di And
When the code sequence is +1, the driving unit drives the vertical electrode with the first voltage when the analog integrator is reset, and with the second voltage when sampling the outputs from the plurality of capacitances, When the code sequence is −1, the vertical electrode is driven by the second voltage when the analog integrator is reset and by the first voltage when sampling the outputs from the plurality of capacitances. Integrated circuit. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルを制御する集積回路であって、
前記集積回路は、前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力させる駆動部と、
前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定部とを備え、
前記駆動部は、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力させる前において、前記アナログ積分器のリセット時、及び前記電荷の線形和のサンプリング時に第１電圧により前記複数の垂直電極を駆動して、前記電荷の線形和を前記複数の水平電極に沿って前記アナログ積分器に出力し、前記電荷の線形和をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする集積回路。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and Line segments forming the second basic shape is formed along the oblique direction, the grid is an integrated circuit for controlling the touch sensor panel contour is formed in a rectangular shape,
The integrated circuit drives the plurality of vertical electrodes in parallel with respect to the plurality of capacitances based on a code sequence di in which each element is composed of +1 or −1, thereby obtaining the capacitance. A drive unit for outputting a linear sum of accumulated charges to the analog integrator along the plurality of horizontal electrodes;
An estimation unit that estimates a capacitance value of capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output to the analog integrator along the plurality of horizontal electrodes and the code series di And
The driving unit outputs the linear sum of the charges accumulated in the capacitance before the analog integrator is reset along the plurality of horizontal electrodes and when the analog integrator is reset. Driving the plurality of vertical electrodes with a first voltage during sampling, outputting a linear sum of the charges along the plurality of horizontal electrodes to the analog integrator, and using the linear sum of the charges as an offset output, the analog integration An integrated circuit which is read out from a container and stored in a memory. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルと、
前記タッチセンサパネルを制御する集積回路とを備えたタッチセンサシステムであって、
前記集積回路は、前記複数の静電容量のそれぞれに対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力させる駆動部と、
前記複数の水平電極に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定部とを備え、
前記駆動部は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記電荷の線形和のサンプリング時に第２電圧により前記複数の垂直電極を駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記電荷の線形和のサンプリング時に前記第１電圧により前記複数の垂直電極を駆動することを特徴とするタッチセンサシステム。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and Line segments forming the second basic shape is formed along the oblique direction, the grid includes a touch sensor panel contour is formed in a rectangular shape,
A touch sensor system comprising an integrated circuit for controlling the touch sensor panel,
The integrated circuit drives the plurality of vertical electrodes in parallel to each of the plurality of electrostatic capacitances based on a code sequence di in which each element is composed of +1 or −1, and A driving unit that outputs a linear sum of charges accumulated in a capacitor to the analog integrator along the plurality of horizontal electrodes;
An estimation unit that estimates a capacitance value of capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output along the plurality of horizontal electrodes and the code sequence di;
When the code sequence is +1, the driving unit drives the plurality of vertical electrodes with a first voltage when the analog integrator is reset and with a second voltage when sampling the linear sum of the charges. When the series is -1, the plurality of vertical electrodes are driven by the second voltage when the analog integrator is reset and by the first voltage when sampling the linear sum of the charges. system. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルと、
前記タッチセンサパネルを制御する集積回路とを備えたタッチセンサシステムであって、
前記集積回路は、前記複数の静電容量のそれぞれに対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力させる駆動部と、
前記複数の水平電極に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定部とを備え、
前記駆動部は、前記電荷の線形和を前記アナログ積分器に出力させる前において、前記アナログ積分器のリセット時、及び前記電荷の線形和のサンプリング時に第１電圧により前記複数の垂直電極を駆動して、前記電荷の線形和を前記アナログ積分器に出力し、前記電荷の線形和をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とするタッチセンサシステム。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and Line segments forming the second basic shape is formed along the oblique direction, the grid includes a touch sensor panel contour is formed in a rectangular shape,
A touch sensor system comprising an integrated circuit for controlling the touch sensor panel,
The integrated circuit drives the plurality of vertical electrodes in parallel to each of the plurality of electrostatic capacitances based on a code sequence di in which each element is composed of +1 or −1, and A driving unit that outputs a linear sum of charges accumulated in a capacitor to the analog integrator along the plurality of horizontal electrodes;
An estimation unit that estimates a capacitance value of capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output along the plurality of horizontal electrodes and the code sequence di;
The driving unit drives the plurality of vertical electrodes with a first voltage at the time of resetting the analog integrator and sampling the linear sum of charges before outputting the linear sum of charges to the analog integrator. And outputting the linear sum of the charges to the analog integrator, reading the linear sum of the charges as an offset output from the analog integrator and storing the same in a memory. 請求項１２または１３記載のタッチセンサシステムと、
前記タッチセンサシステムに設けられたセンサパネルに重ねて配置されているか、または、前記センサパネルを内蔵した表示パネルとを備えたことを特徴とする電子機器。 The touch sensor system according to claim 12 or 13,
An electronic apparatus comprising: a display panel that is disposed so as to overlap with a sensor panel provided in the touch sensor system, or includes the sensor panel. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、
各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、
前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを包含し、
前記出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記アナログ積分器のゲインを切り替えることを特徴とする静電容量検出方法。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and The line segment that forms the second basic shape is formed along an oblique direction, and the grid detects the capacitance of the touch sensor panel whose outline is formed in a rectangular shape. A method,
The plurality of vertical electrodes are applied so that + V volts is applied when the code sequence is +1, and −V volts is applied when the code sequence is −1, based on a code sequence di configured by +1 or −1. An output step of driving in parallel and outputting a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of horizontal electrodes;
An estimation step of estimating a capacitance value of the capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output to the analog integrator along the plurality of horizontal electrodes and the code sequence di And
In the output step, the gain of the analog integrator is switched in accordance with the absolute value of the sum of each element along the column direction of the code sequence in order to prevent saturation of the analog integrator. Capacitance detection method. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、
各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、
前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを包含し、
前記出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記符号系列の列を複数の列に分割して、前記複数の垂直電極の駆動を複数回に分割することを特徴とする静電容量検出方法。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and The line segment that forms the second basic shape is formed along an oblique direction, and the grid detects the capacitance of the touch sensor panel whose outline is formed in a rectangular shape. A method,
The plurality of vertical electrodes are applied so that + V volts is applied when the code sequence is +1, and −V volts is applied when the code sequence is −1, based on a code sequence di configured by +1 or −1. An output step of driving in parallel and outputting a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of horizontal electrodes;
An estimation step of estimating a capacitance value of the capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output to the analog integrator along the plurality of horizontal electrodes and the code sequence di And
In the output step, in order to prevent saturation of the analog integrator, the code sequence column is divided into a plurality of columns according to the absolute value of the sum of the elements along the code sequence column direction. A method of detecting a capacitance, wherein the driving of the plurality of vertical electrodes is divided into a plurality of times. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、
前記複数の静電容量に対して、シルベスター（sylvester）法によって生成されるアダマール（Hadamard）行列の各行に相当する＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、
前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを包含し、
前記出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の第１列目を複数の列に分割して、前記符号系列の第１列目に相当する駆動を複数回に分割することを特徴とする静電容量検出方法。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and The line segment that forms the second basic shape is formed along an oblique direction, and the grid detects the capacitance of the touch sensor panel whose outline is formed in a rectangular shape. A method,
Based on a code sequence di composed of +1 or −1 corresponding to each row of a Hadamard matrix generated by a sylvester method, the code sequence is +1 for the plurality of capacitances. In this case, the plurality of vertical electrodes are driven in parallel so as to apply + V volt, and in the case of −1, the linear sum of the charges accumulated in the capacitance is obtained by the plurality of horizontal electrodes. An output process to output to the analog integrator along
An estimation step of estimating a capacitance value of the capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output to the analog integrator along the plurality of horizontal electrodes and the code sequence di And
In the output step, in order to prevent saturation of the analog integrator, the first column of the code sequence is divided into a plurality of columns, and driving corresponding to the first column of the code sequence is performed a plurality of times. A capacitance detection method characterized by dividing. 細線で形成された第一の基本形状を垂直方向に繰り返し接続して形成され、水平方向に所定の間隔を空けて垂直電極面上に配置された複数の垂直電極と、細線で形成された第二の基本形状を水平方向に繰り返し接続して形成され、垂直方向に所定の間隔を空けて前記垂直電極面に平行な水平電極面上に配置された複数の水平電極と、前記垂直電極面と前記水平電極面との間に配置されて前記複数の垂直電極と前記複数の水平電極とを絶縁する絶縁体と、前記複数の垂直電極と前記複数の水平電極との交点にそれぞれ形成される複数の静電容量とを備え、前記複数の垂直電極と前記複数の水平電極とは、前記垂直電極面に垂直な方向から見て、互いに重なる線分を持たないように配置され、隙間無く一様な格子を形成し、前記第一の基本形状及び前記第二の基本形状を形成する線分は、斜め方向に沿って形成されており、前記格子は、輪郭が長方形状に形成されているタッチセンサパネルの静電容量を検出する静電容量検出方法であって、
前記複数の静電容量に対して、シルベスター（sylvester）法によって生成されるアダマール（Hadamard）行列の各行に相当する＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の垂直電極を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の水平電極に沿ってアナログ積分器に出力する出力工程と、
前記複数の水平電極に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各水平電極に沿った静電容量の容量値を推定する推定工程とを包含し、
前記出力工程は、前記符号系列の列方向に沿った各要素の総和の絶対値が前記アナログ積分器の飽和に関連する閾値Ｎｕｍを超える列を複数の列に分解して、前記符号系列の前記閾値Ｎｕｍを超える列に対応する駆動を複数回に分割することを特徴とする静電容量検出方法。 A first basic shape formed by thin lines is formed by repeatedly connecting in the vertical direction, a plurality of vertical electrodes arranged on the vertical electrode surface at predetermined intervals in the horizontal direction, and a first line formed by thin lines. A plurality of horizontal electrodes formed by repeatedly connecting two basic shapes in the horizontal direction and arranged on a horizontal electrode surface parallel to the vertical electrode surface at a predetermined interval in the vertical direction; and An insulator disposed between the horizontal electrode surfaces and insulating the plurality of vertical electrodes and the plurality of horizontal electrodes, and a plurality formed at intersections of the plurality of vertical electrodes and the plurality of horizontal electrodes, respectively. The plurality of vertical electrodes and the plurality of horizontal electrodes are arranged so as not to overlap each other when viewed from a direction perpendicular to the vertical electrode surface, and are uniform without gaps. The first basic shape and The line segment that forms the second basic shape is formed along an oblique direction, and the grid detects the capacitance of the touch sensor panel whose outline is formed in a rectangular shape. A method,
Based on a code sequence di composed of +1 or −1 corresponding to each row of a Hadamard matrix generated by a sylvester method, the code sequence is +1 for the plurality of capacitances. In this case, the plurality of vertical electrodes are driven in parallel so as to apply + V volt, and in the case of −1, the linear sum of the charges accumulated in the capacitance is obtained by the plurality of horizontal electrodes. An output process to output to the analog integrator along
An estimation step of estimating a capacitance value of the capacitance along each horizontal electrode based on an inner product operation of a linear sum of charges output to the analog integrator along the plurality of horizontal electrodes and the code sequence di And
The output step decomposes a column in which the absolute value of the sum of each element along the column direction of the code sequence exceeds a threshold Num related to saturation of the analog integrator into a plurality of columns, and A capacitance detection method, wherein driving corresponding to a column exceeding a threshold value Num is divided into a plurality of times.
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