JP2014519629A - Linear element value estimation method, capacitance detection method, integrated circuit, touch sensor system, electronic device - Google Patents
Linear element value estimation method, capacitance detection method, integrated circuit, touch sensor system, electronic device Download PDFInfo
- Publication number
- JP2014519629A JP2014519629A JP2013556093A JP2013556093A JP2014519629A JP 2014519629 A JP2014519629 A JP 2014519629A JP 2013556093 A JP2013556093 A JP 2013556093A JP 2013556093 A JP2013556093 A JP 2013556093A JP 2014519629 A JP2014519629 A JP 2014519629A
- Authority
- JP
- Japan
- Prior art keywords
- capacitance
- signal line
- signal lines
- time
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Position Input By Displaying (AREA)
Abstract
静電容量値分布検出回路（１０２）は、マルチプレクサ（１０４）と、駆動部（１０５）と、センスアンプ（１０６）とを備え、マルチプレクサ（１０４）は、第１信号線（ＨＬ１〜ＨＬＭ）をドライバ（１０５）に接続し、第２信号線（ＶＬ１〜ＶＬＭ）をセンスアンプ（１０６）に接続する第１接続状態と、第１信号線（ＨＬ１〜ＨＬＭ）をセンスアンプ（１０６）に接続し、第２信号線（ＶＬ１〜ＶＬＭ）をドライバ（１０５）に接続する第２接続状態とを切替え、第１接続状態では、１または−１によって構成される長さＮの符号系列（ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ））に基づいて、Ｖボルトまたは−Ｖボルトを印加するように第１信号線（ＨＬ１〜ＨＬＭ）を並列に駆動して、静電容量に蓄積された電荷の線形和を第２信号線（ＶＬ１〜ＶＬＭ）に沿って出力し、第２信号線（ＶＬ１〜ＶＬＭ）に沿って出力された電荷の線形和と符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、第２接続状態では、符号系列（ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ））に基づいて、Ｖボルトまたは−Ｖボルトを印加するように第２信号線（ＶＬ１〜ＶＬＭ）を並列に駆動して、静電容量に蓄積された電荷の線形和を第１信号線（ＨＬ１〜ＨＬＭ）に沿って出力し、第１信号線（ＨＬ１〜ＨＬＭ）に沿って出力された電荷の線形和と符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する。 The capacitance value distribution detection circuit (102) includes a multiplexer (104), a drive unit (105), and a sense amplifier (106). The multiplexer (104) includes first signal lines (HL1 to HLM). Connected to the driver (105), connected to the sense amplifier (106) with the second signal lines (VL1 to VLM), and connected to the sense amplifier (106) with the first signal lines (HL1 to HLM). The second connection state in which the second signal lines (VL1 to VLM) are connected to the driver (105) is switched. In the first connection state, the code sequence of length N (di = ( (di1, di2,..., diN) (i = 1,..., M)), the first signal lines (HL1 to HLM) are driven in parallel so as to apply V volts or -V volts. The power stored in the capacity Is output along the second signal lines (VL1 to VLM), and based on the inner product operation of the linear sum of the charges output along the second signal lines (VL1 to VLM) and the code sequence di, The capacitance value of the capacitance along each second signal line is estimated, and based on the code sequence (di = (di1, di2,..., DiN) (i = 1,..., M)) in the second connection state. Then, the second signal lines (VL1 to VLM) are driven in parallel so as to apply V volts or -V volts, and the linear sum of the charges accumulated in the capacitance is obtained from the first signal lines (HL1 to HLM). And the capacitance of the capacitance along each first signal line based on the inner product calculation of the linear sum of the charges output along the first signal lines (HL1 to HLM) and the code series di. Estimate the value.
Description
本発明は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する線形素子値推定方法、静電容量検出方法、集積回路、タッチセンサシステム、電子機器に関する。 The present invention relates to a linear element value estimation method, a capacitance detection method, and an integration for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. The present invention relates to a circuit, a touch sensor system, and an electronic device.
マトリックス状に分布した線形素子値を検出する装置、例えば、Ｍ本のドライブラインとＬ本のセンスラインとの間に形成される静電容量行列Ｃｉｊ（ｉ＝１、…、Ｍ、ｊ＝１、…、Ｌ）の静電容量値の分布を検出するタッチセンサ装置（接触検出装置）が、特許文献１に開示されている。このタッチセンサ装置は、ドライブラインを順番に選択し、その選択したドライブラインにつながる線形素子の値を検出する走査検出方式により動作する。
A device for detecting linear element values distributed in a matrix, for example, a capacitance matrix Cij (i = 1,..., M, j = 1) formed between M drive lines and L sense lines. ,..., L) is disclosed in
また、複数のドライブラインを時系列的な符号系列に基づいて第１のドライブライン群と第２のドライブライン群とに振り分けて駆動し、センスラインに接続され、駆動されたドライブラインとの複数の交差部の容量に生じる電流の総和を電気信号に変換した測定電圧を出力し、センスラインごとに、測定電圧と符号系列とにより積和演算を行い、各交差部の容量に対応する電圧値を求める容量検出回路が特許文献２に記載されている。
Further, a plurality of drive lines are driven by being divided into a first drive line group and a second drive line group based on a time-series code sequence, and are connected to sense lines. Outputs a measurement voltage obtained by converting the total current generated in the capacitance at the intersection of each into an electrical signal, performs a product-sum operation on the sense line for each sense line, and a voltage value corresponding to the capacitance at each
複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量値分布検出回路が特許文献６に開示されている。特許文献６の図１にも示されているように、タッチパネルを駆動するドライブラインと、タッチパネルから信号を読み出すセンスラインとのタッチパネルに対する位置関係は固定されている。
図２７は、従来のタッチセンサシステム９１の構成を示すブロック図である。図２８は、タッチセンサシステム９１に設けられたタッチパネル９３の構成を示す模式図である。タッチセンサシステム９１は、タッチパネル９３と静電容量値分布検出回路９２とを備えている。タッチパネル９３は、水平方向に沿って互いに平行に配置されたドライブラインＨＬ１〜ＨＬＭと、垂直方向に沿って互いに平行に配置されたセンスラインＶＬ１〜ＶＬＭと、ドライブラインＨＬ１〜ＨＬＭとセンスラインＶＬ１〜ＶＬＭとの交点にそれぞれ形成される静電容量Ｃ１１〜ＣＭＭとを備えている。
FIG. 27 is a block diagram showing a configuration of a conventional
静電容量値分布検出回路９２は、ドライバ９５を備えている。ドライバ９５は、符号系列に基づいてドライブラインＨＬ１〜ＨＬＭに電圧を印加して各静電容量Ｃ１１〜ＣＭＭを駆動する。静電容量値分布検出回路９２には、センスアンプ９６が設けられている。センスアンプ９６は、ドライバ９５により駆動された各静電容量Ｃ１１〜ＣＭＭに対応する電圧の線形和を、センスラインＶＬ１〜ＶＬＭを通して読み出して、ＡＤ変換器９８に供給する。ＡＤ変換器９８は、センスラインＶＬ１〜ＶＬＭを通して読み出した各静電容量に対応する電圧の線形和をＡＤ変換して容量分布計算部９９に供給する。
The capacitance value
容量分布計算部９９は、ＡＤ変換器９８から供給された各静電容量に対応する電圧の線形和と符号系列とに基づいて、タッチパネル９３上の静電容量分布を計算してタッチ認識部９０に供給する。タッチ認識部９０は、容量分布計算部９９から供給された静電容量分布に基づいて、タッチパネル９３上のタッチされた位置を認識する。
The capacitance
静電容量値分布検出回路９２は、タイミングジェネレータ９７を有している。タイミングジェネレータ９７は、ドライバ９５の動作を規定する信号と、センスアンプ９６の動作を規定する信号と、ＡＤ変換器９８の動作を規定する信号とを生成して、ドライバ９５、センスアンプ９６、及びＡＤ変換器９８に供給する。
The capacitance value
しかしながら、特許文献１に記載の走査検出方式により動作するタッチセンサ装置においては、二次元に分布する静電容量値を取得するために与えられた時間をＴとし、走査の回数をｍとすると、複数ラインを同時に選択し、それをスキャンして静電容量行列Ｃｉｊの静電容量を検出する処理は時間（Ｔ／ｍ）の間に終わらなければならない。
However, in the touch sensor device that operates according to the scanning detection method described in
一般に、検出処理の精度は、例えば平均化等により処理時間が長いほど高めることができるが、タッチセンサ装置が高速な動作に追従できるためには、静電容量値を取得するために与えられる時間Ｔは小さくする必要があり、解像度を上げるためには、走査回数ｍを大きくする必要があり、いずれの場合も処理時間（Ｔ／ｍ）は小さくなり検出精度の劣化を招くという問題がある。 In general, the accuracy of the detection process can be increased as the processing time is increased, for example, by averaging or the like, but in order for the touch sensor device to follow a high-speed operation, the time given for acquiring the capacitance value It is necessary to reduce T, and in order to increase the resolution, it is necessary to increase the number of scans m. In any case, there is a problem that the processing time (T / m) decreases and the detection accuracy deteriorates.
また、特許文献２に記載の容量検出回路では、測定電圧のオフセット誤差をキャンセルするために、符号系列に基づいて第１のドライブラインと第２のドライブラインとに振り分けて駆動し、第１のドライブラインの駆動に基づく測定電圧から、第２のドライブラインの駆動に基づく測定電圧を減算している（特許文献２：明細書段落［００５８］〜［００６１］）。しかしながら、このような構成は、演算過程が２相に渡るため、消費電力を抑えた高速化に不利であるという問題がある。
Further, in the capacitance detection circuit described in
タッチセンサシステム９１のタッチパネル９３に導電性ペンにより入力する場合を考える。図２９は、タッチセンサシステム９１で発生するファントムノイズを説明するための図である。導電性ペンの先端は、使用感を落とさないため、直径１ｍｍ〜４ｍｍ程度と細いことが好ましい。また、書きやすさのためには、手のひらを大型のタッチパネルに着いた状態でペンを使用できることが好ましい。
Consider a case where a
本明細書では、入力用導電性ペンを把持した手がタッチパネル上に着いた領域を「お手付き領域」という。 In this specification, an area where the hand holding the input conductive pen is put on the touch panel is referred to as a “hand-held area”.
図２９に示すお手付き領域ＨＤＲに配置された静電容量からセンスラインを通って読み出される信号は採用しないように静電容量値分布検出回路９２を構成すれば、入力用導電性ペンを把持した手をタッチパネル上に着いた状態でペン入力位置Ｐにペン入力できるはずである。
If the capacitance value
上記の設定において、入力用導電性ペンのペン先のタッチ信号は、入力用導電性ペンを把持した手をタッチパネル上に着いたタッチ信号に比べて非常に弱く、ＳＮ比で１０倍〜２０倍程度の差がある。 In the above setting, the touch signal of the pen tip of the input conductive pen is very weak compared to the touch signal when the hand holding the input conductive pen is put on the touch panel, and the SN ratio is 10 to 20 times. There is a difference in degree.
さらに、人体は空間中の電磁ノイズを受け、人体が空間から受けた電磁ノイズが、入力用導電性ペンを把持した手を通じてタッチパネルに入力される。タッチパネルに入力された電磁ノイズは、入力用導電性ペンを把持した手が乗ったセンスラインを流れる信号に重畳される。このため、図２９のファントムノイズＮＺに示すように、手が乗っていないセンスラインの位置に誤信号を生じさせ、ペン信号の検出が困難になるという問題がある。 Further, the human body receives electromagnetic noise in the space, and the electromagnetic noise received by the human body from the space is input to the touch panel through the hand holding the input conductive pen. The electromagnetic noise input to the touch panel is superimposed on the signal flowing through the sense line on which the hand holding the input conductive pen is placed. For this reason, as shown in the phantom noise NZ in FIG. 29, there is a problem that an erroneous signal is generated at the position of the sense line where the hand is not placed, and it becomes difficult to detect the pen signal.
また、ペン入力に限らず、スマートフォンにおいてソフトウェアキーボード（アプリケーション）を使用中に、使用者の人体が受ける電磁ノイズが大きいと、使用者の指等がタッチしたセンスライン上にファントムノイズが発生し、押してもいないソフトウェアキーボードのキーが反応するという問題がある。 Also, not only pen input, but when using a software keyboard (application) on a smartphone, if the electromagnetic noise received by the user's human body is large, phantom noise will occur on the sense line touched by the user's finger, There is a problem that the keys on the software keyboard that are not pressed react.
本明細書では、このように、人体が空間から受けた電磁ノイズが、手、指等を通じてタッチパネルに入力され、手、指等がタッチしたセンスラインを流れる信号に重畳されて生じる誤信号を「ファントムノイズ」という。例えば、図２９に示すように、ファントムノイズＮＺは、お手付き領域ＨＤＲにセンスラインＳＬ１〜ＳＬＭに沿って外接する外接ラインＬ１、Ｌ２の間であって、お手付き領域ＨＤＲの外側に発生する。 In this specification, in this way, an electromagnetic signal received from a space by a human body is input to a touch panel through a hand, a finger, etc., and an error signal generated by being superimposed on a signal flowing through a sense line touched by the hand, a finger, etc. It is called “phantom noise”. For example, as shown in FIG. 29, the phantom noise NZ occurs between the circumscribing lines L1 and L2 circumscribing the touched region HDR along the sense lines SL1 to SLM and outside the touched region HDR.
本発明の目的は、電磁ノイズを受けた人体の手、指等のパネルへのタッチに起因して生じるファントムノイズの影響を除去することができる線形素子値推定方法、静電容量検出方法、集積回路、タッチセンサシステム、電子機器を提供することにある。 An object of the present invention is to provide a linear element value estimation method, a capacitance detection method, and an integration method that can eliminate the influence of phantom noise caused by touching a panel of a human hand or finger that has received electromagnetic noise. It is to provide a circuit, a touch sensor system, and an electronic device.
本発明に係る線形素子値推定方法は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の線形素子の値の分布を推定する線形素子値推定方法であって、第１時刻において、前記第１信号線を駆動して前記線形素子に対応する出力を前記第２信号線から出力させる第１信号線駆動工程と、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記線形素子に対応する出力を前記第１信号線から出力させる第２信号線駆動工程とを包含し、前記第１信号線駆動工程は、符号系列ｄｉに基づいて、前記複数の第１信号線を並列に駆動して、前記線形素子に対応する出力の線形和を前記複数の第２信号線に沿って出力する第１出力工程と、前記複数の第２信号線に沿って出力された線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った線形素子の値を推定する第１推定工程とを含み、前記第２信号線駆動工程は、前記符号系列ｄｉに基づいて、前記複数の第２信号線を並列に駆動して、前記線形素子に対応する出力の線形和を前記複数の第１信号線に沿って出力する第２出力工程と、前記複数の第１信号線に沿って出力された線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った線形素子の値を推定する第２推定工程とを含むことを特徴とする。 The linear element value estimation method according to the present invention is a linear element value estimation method for estimating a distribution of values of a plurality of linear elements respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. A first signal line driving step of driving the first signal line and outputting an output corresponding to the linear element from the second signal line at a first time, and a second after the first time. At the time, the switching step of switching and controlling the connection of the first and second signal lines and the third time after the second time drive the second signal line to correspond to the linear element. A second signal line driving step of outputting an output from the first signal line, wherein the first signal line driving step drives the plurality of first signal lines in parallel based on a code sequence di. , A linear sum of outputs corresponding to the linear elements Linear elements along each second signal line based on a first output step of outputting along the line, and an inner product operation of the linear sum output along the plurality of second signal lines and the code sequence di The second signal line driving step drives the plurality of second signal lines in parallel based on the code sequence di to correspond to the linear element. Based on a second output step of outputting a linear sum of outputs along the plurality of first signal lines, and an inner product operation of the linear sum output along the plurality of first signal lines and the code sequence di And a second estimating step of estimating the value of the linear element along each first signal line.
この特徴により、第１時刻において、第１信号線を駆動して線形素子に対応する出力を第２信号線から出力させ、第１時刻よりも後の第２時刻において、第１及び第２信号線の接続を切替制御し、第２時刻よりも後の第３時刻において、第２信号線を駆動して線形素子に対応する出力を第１信号線から出力させる。従って、線形素子に対応する出力を、第１信号線と第２信号線との双方から出力させることができる。このため、手、指等を通じてタッチパネルに入力され、センスラインの信号に重畳される電磁ノイズの影響を除去することができる。 With this feature, at the first time, the first signal line is driven to output the output corresponding to the linear element from the second signal line, and at the second time after the first time, the first and second signals are output. The line connection is controlled to be switched, and at a third time after the second time, the second signal line is driven to output an output corresponding to the linear element from the first signal line. Therefore, the output corresponding to the linear element can be output from both the first signal line and the second signal line. For this reason, it is possible to remove the influence of electromagnetic noise that is input to the touch panel through a hand, a finger, or the like and superimposed on the signal of the sense line.
本発明に係る静電容量検出方法は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量検出方法であって、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、前記第１信号線駆動工程は、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力する第１出力工程と、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、前記第２信号線駆動工程は、前記符号系列に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力する第２出力工程と、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含むことを特徴とする。 The capacitance detection method according to the present invention is a capacitance detection method for detecting a distribution of values of a plurality of capacitances formed at intersections of a plurality of first signal lines and a plurality of second signal lines. A first signal line driving step of driving the first signal line and outputting a charge corresponding to the capacitance from the second signal line at a first time; and a time later than the first time. At the second time, at the switching step for switching control of the connection between the first and second signal lines, and at the third time after the second time, the second signal line is driven and the capacitance And a second signal line driving step for outputting a charge corresponding to 1 from the first signal line, and the first signal line driving step is based on a code sequence di in which each element is constituted by +1 or -1. , If the code sequence is +1, + V volts; Drives the plurality of first signal lines in parallel so as to apply −V volts, and outputs a linear sum of charges accumulated in the capacitance along the plurality of second signal lines. Capacitance values of capacitances along the second signal lines are estimated based on an output process and an inner product operation of the linear sum of the charges output along the plurality of second signal lines and the code series di And the second signal line driving step applies + V volt when the code sequence is +1 and −V volt when the code sequence is −1 based on the code sequence. A second output step of driving the plurality of second signal lines in parallel to output a linear sum of charges accumulated in the capacitance along the plurality of first signal lines; and Based on the inner product operation of the linear sum of charges output along one signal line and the code sequence di. Te, characterized in that it comprises a second estimation step of estimating a capacitance value of the capacitance along each first signal line.
本発明に係る集積回路は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する集積回路であって、前記集積回路は、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させ、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御し、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させ、前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように、前記第１時刻において、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力させ、前記第３時刻において、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力させる駆動部と、前記第１時刻において、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、前記第３時刻において、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する推定部とを備えたことを特徴とする。 An integrated circuit according to the present invention is an integrated circuit that detects a distribution of values of a plurality of capacitances formed at intersections of a plurality of first signal lines and a plurality of second signal lines, said integrated circuit The first signal line is driven at a first time to output a charge corresponding to the capacitance from the second signal line, and at a second time after the first time, the first signal line is output. And switching control of the connection of the second signal line, and at a third time after the second time, the second signal line is driven to charge corresponding to the capacitance from the first signal line. For each of the plurality of capacitances, based on a code sequence di that is composed of +1 or -1, each element is + V volts if the code sequence is +1, and-if the code sequence is -1. At the first time, the plurality of The first signal lines are driven in parallel to output a linear sum of charges accumulated in the capacitance along the plurality of second signal lines, and at the third time, the plurality of second signal lines Are driven in parallel to output a linear sum of charges accumulated in the capacitance along the plurality of first signal lines, and at the first time, to the plurality of second signal lines. A capacitance value of the capacitance along each second signal line is estimated based on the inner product calculation of the linear sum of the charges output along the code sequence di, and at the third time, the plurality of second values An estimation unit for estimating the capacitance value of the electrostatic capacitance along each first signal line based on an inner product operation of a linear sum of charges output along one signal line and the code sequence di It is characterized by.
本発明に係るタッチセンサシステムは、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量を有するセンサパネルと前記記センサパネルを制御する集積回路とを備え、前記複数の静電容量の値の分布を検出するタッチセンサシステムであって、前記タッチセンサシステムは、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させ、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御し、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させ、上記集積回路は、前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように、前記第１時刻において、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力させ、前記第３時刻において、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力させる駆動部と、前記第１時刻において、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、前記第３時刻において、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する推定部とを有することを特徴とする。 A touch sensor system according to the present invention includes a sensor panel having a plurality of capacitances formed at intersections of a plurality of first signal lines and a plurality of second signal lines, and an integrated circuit for controlling the sensor panel, respectively. The touch sensor system detects a distribution of the plurality of capacitance values, and the touch sensor system drives the first signal line at a first time to correspond to the capacitance. Electric charge is output from the second signal line, and at a second time after the first time, the connection control of the connection between the first and second signal lines is performed, and a third after the second time. At a time, the second signal line is driven to output a charge corresponding to the capacitance from the first signal line, and the integrated circuit is configured such that each element is +1 or more than the plurality of capacitances. A sign composed of -1 Based on the series di, the plurality of first signal lines are driven in parallel at the first time so that + V volts is applied when the code series is +1 and −V volts is applied when the code series is −1. Then, a linear sum of charges accumulated in the capacitance is output along the plurality of second signal lines, and the plurality of second signal lines are driven in parallel at the third time, A drive unit that outputs a linear sum of charges accumulated in an electrostatic capacity along the plurality of first signal lines; and a linearity of charges output along the plurality of second signal lines at the first time. Based on the inner product calculation of the sum and the code sequence di, the capacitance value of the capacitance along each second signal line is estimated, and is output along the plurality of first signal lines at the third time. Based on the inner product operation of the linear sum of the charges and the code sequence di, And having a an estimation unit that estimates a capacitance value of the capacitance along the first signal line.
本発明に係る電子機器は、本発明に係るタッチセンサシステムと、前記タッチセンサシステムに設けられたセンサパネルに重ねて配置されているか、または、前記センサパネルを内蔵した表示パネルとを備えたことを特徴とする。 An electronic apparatus according to the present invention includes the touch sensor system according to the present invention, and a display panel that is disposed so as to overlap with a sensor panel provided in the touch sensor system or that includes the sensor panel. It is characterized by.
本発明に係る他の静電容量検出方法は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量検出方法であって、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、前記第１信号線駆動工程は、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿ってアナログ積分器に出力する第２出力工程と、前記複数の第１信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、前記第１出力工程は、前記アナログ積分器のリセット時にはＶｒｅｆボルトで表される第１電圧により前記複数の第１信号線を駆動し、前記複数の第２信号線に沿って出力された電荷の線形和のサンプリング時には、前記符号系列が前記＋１の場合は（Ｖｒｅｆ＋Ｖ）ボルトで表される第２電圧により、前記符号系列が前記−１の場合は（Ｖｒｅｆ−Ｖ）ボルトで表される第３電圧により前記複数の第１信号線を駆動することを特徴とする。 Another capacitance detection method according to the present invention is a capacitance detection method for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. A first signal line driving step of driving the first signal line and outputting a charge corresponding to the capacitance from the second signal line at a first time, and more than the first time. At a second time later, a switching step for switching control of the connection between the first and second signal lines, and at a third time after the second time, the second signal line is driven and the static signal is driven. A second signal line driving step of outputting a charge corresponding to the electric capacity from the first signal line, wherein the first signal line driving step includes a code sequence di configured by +1 or −1. And driving the plurality of first signal lines in parallel to generate the electrostatic capacitance. A first output step of outputting a linear sum of accumulated charges to the analog integrator along the plurality of second signal lines; and a linear sum of the charges output along the plurality of second signal lines and the sign A first estimation step of estimating a capacitance value of the electrostatic capacitance along each second signal line based on an inner product calculation with the series di, and the second signal line driving step is based on the code series. A second output step of driving the plurality of second signal lines in parallel to output a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of first signal lines; Based on the inner product calculation of the linear sum of the charges output to the analog integrator along the plurality of first signal lines and the code sequence di, the capacitance value of the capacitance along each first signal line is calculated. A second estimation step of estimating, wherein the first output step comprises the analog integrator At the time of reset, the plurality of first signal lines are driven by a first voltage expressed by Vref volts, and at the time of sampling the linear sum of the charges output along the plurality of second signal lines, the code sequence is the +1 In this case, the plurality of first signal lines are driven by a second voltage expressed by (Vref + V) volts, and when the code sequence is -1, the third voltage expressed by (Vref−V) volts. It is characterized by that.
本発明に係るさらに他の静電容量検出方法は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量検出方法であって、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、前記第１信号線駆動工程は、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って前記アナログ積分器に出力する第２出力工程と、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、前記第１出力工程は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記複数の第２信号線に沿って出力された電荷の線形和のサンプリング時に第２電圧により前記複数の第１信号線を駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記線形和のサンプリング時に前記第１電圧により前記複数の第１信号線を駆動することを特徴とする。 In still another capacitance detection method according to the present invention, a capacitance detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. A first signal line driving step of driving the first signal line to output a charge corresponding to the capacitance from the second signal line at a first time; A switching step of switching and controlling connection between the first and second signal lines at a second time later, and driving the second signal line at a third time after the second time to A second signal line driving step of outputting a charge corresponding to an electrostatic capacity from the first signal line, wherein the first signal line driving step includes a code sequence di in which each element is constituted by +1 or −1. And driving the plurality of first signal lines in parallel to A first output step of outputting a linear sum of charges accumulated in a capacitor to the analog integrator along the plurality of second signal lines; and a linear sum of charges output along the plurality of second signal lines; A first estimation step of estimating a capacitance value of a capacitance along each second signal line based on an inner product operation with the code sequence di, and the second signal line driving step includes: And a second output that drives the plurality of second signal lines in parallel and outputs a linear sum of the charges accumulated in the capacitance to the analog integrator along the plurality of first signal lines. A capacitance value of the capacitance along each first signal line is estimated on the basis of the step and an inner product operation of the linear sum of the charges output along the plurality of first signal lines and the code sequence di. A second estimation step, wherein the first output step is when the code sequence is +1 The plurality of first signal lines are driven by the second voltage when sampling the linear sum of the charges output along the plurality of second signal lines by the first voltage when the analog integrator is reset, and the code When the series is −1, the plurality of first signal lines are driven by the second voltage when the analog integrator is reset and by the first voltage when the linear sum is sampled.
本発明に係るさらに他の静電容量値分布検出方法は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量検出方法であって、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、前記第１信号線駆動工程は、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、前記複数の第２信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って前記アナログ積分器に出力する第２出力工程と、前記複数の第１信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、前記第１出力工程の前において、前記アナログ積分器のリセット時、及び前記複数の第２信号線に沿って前記アナログ積分器に出力された電荷の線形和のサンプリング時に第１電圧により前記複数の第１信号線を駆動して、前記電荷の線形和の出力を前記アナログ積分器に出力し、前記電荷の線形和の出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする。 Still another capacitance value distribution detection method according to the present invention is a static value detection method for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. A capacitance detection method, wherein a first signal line driving step of driving the first signal line and outputting a charge corresponding to the capacitance from the second signal line at a first time, and the first At a second time after the time, a switching step for switching control of connection between the first and second signal lines, and at a third time after the second time, the second signal line is driven. And a second signal line driving step for outputting a charge corresponding to the capacitance from the first signal line, wherein the first signal line driving step is a code in which each element is constituted by +1 or −1 Based on the series di, the plurality of first signal lines are driven in parallel, A first output step of outputting a linear sum of charges accumulated in the electrostatic capacitance to the analog integrator along the plurality of second signal lines; and the analog integrator along the plurality of second signal lines. A first estimation step of estimating a capacitance value of a capacitance along each second signal line based on an inner product operation of a linear sum of the output charges and the code sequence di, and the second signal line In the driving step, the plurality of second signal lines are driven in parallel based on the code series, and a linear sum of charges accumulated in the capacitance is calculated along the plurality of first signal lines. Based on the second output step of outputting to the integrator, and the inner product operation of the linear sum of the charges output to the analog integrator along the plurality of first signal lines and the code sequence di, each first signal A second estimating step for estimating a capacitance value of the capacitance along the line, and Before the first output step, when the analog integrator is reset, and when sampling the linear sum of the charges output to the analog integrator along the plurality of second signal lines, the plurality of second voltages are generated by the first voltage. Driving one signal line, outputting an output of the linear sum of the charges to the analog integrator, reading out the output of the linear sum of the charges as an offset output from the analog integrator and storing it in a memory; To do.
本発明に係る他の集積回路は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する集積回路であって、前記集積回路は、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させ、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御し、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させ、前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記第１時刻において、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力させ、前記第３時刻において、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力させる駆動部と、前記第１時刻において、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、前記第３時刻において、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する推定部とを備え、前記駆動部は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記複数の静電容量からの出力のサンプリング時に第２電圧により前記ドライブラインを駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記複数の静電容量からの出力のサンプリング時に前記第１電圧により前記ドライブラインを駆動することを特徴とする。 Another integrated circuit according to the present invention is an integrated circuit that detects distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines, The integrated circuit drives the first signal line at a first time to output a charge corresponding to the capacitance from the second signal line, and at a second time after the first time, The connection between the first signal line and the second signal line is switched and, at a third time after the second time, the second signal line is driven to charge corresponding to the capacitance to the first signal. The plurality of first signal lines are driven in parallel at the first time based on a code sequence di each element is composed of +1 or −1 with respect to the plurality of capacitances. Then, a linear sum of the charges accumulated in the capacitance is calculated as the second values. Output along the signal line, and at the third time, the plurality of second signal lines are driven in parallel, and a linear sum of the electric charges accumulated in the capacitance is along the plurality of first signal lines. Based on the inner product calculation of the linear sum of the electric charges output along the plurality of second signal lines and the code series di at the first time, and along the second signal lines A capacitance value of the capacitance is estimated, and each first signal is calculated based on an inner product operation of a linear sum of charges output along the plurality of first signal lines and the code sequence di at the third time. An estimation unit configured to estimate a capacitance value of a capacitance along a line, and when the code sequence is +1, the driving unit is configured to output the plurality of static voltages by a first voltage when the analog integrator is reset. When sampling the output from the capacitance, the second voltage When the code line is −1, the drive line is driven by the second voltage when the analog integrator is reset and by the first voltage when sampling the outputs from the plurality of capacitances. It is characterized by being driven.
本発明に係るさらに他の集積回路は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する集積回路であって、前記集積回路は、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させ、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御し、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させ、前記複数の静電容量に対して、各要素が＋１または−１によって構成される直交する符号系列ｄｉに基づいて、前記第１時刻において、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力させ、前記第３時刻において、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力させる駆動部と、前記第１時刻において、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、前記第３時刻において、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する推定部とを備え、前記駆動部は、前記複数の静電容量からの出力を前記アナログ積分器に出力する前において、前記アナログ積分器のリセット時、及び前記複数の静電容量からの出力のサンプリング時に第１電圧により前記第１信号線または第２信号線を駆動して、前記複数の静電容量からの出力を前記アナログ積分器に出力し、前記複数の静電容量からの出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする。 Still another integrated circuit according to the present invention is an integrated circuit that detects distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines, The integrated circuit drives the first signal line at a first time to output a charge corresponding to the capacitance from the second signal line, and at a second time after the first time, The connection between the first signal line and the second signal line is switched and, at a third time after the second time, the second signal line is driven to charge corresponding to the capacitance to the first time. The plurality of first signal lines are output at the first time based on an orthogonal code sequence di configured by +1 or −1 for each of the plurality of capacitances. Drive in parallel to calculate the linear sum of the charges accumulated in the capacitance Output along the plurality of second signal lines, and drive the plurality of second signal lines in parallel at the third time to obtain a linear sum of the charges accumulated in the capacitance. A first driving unit that outputs the signal along one signal line, and an inner product operation of a linear sum of charges output along the plurality of second signal lines and the code sequence di at the first time. Capacitance values of capacitances along two signal lines are estimated, and based on an inner product operation of a linear sum of charges output along the plurality of first signal lines and the code series di at the third time. An estimation unit that estimates the capacitance value of the capacitance along each first signal line, and the drive unit outputs the output from the plurality of capacitances to the analog integrator, When the analog integrator is reset and output from the plurality of capacitances Driving the first signal line or the second signal line with a first voltage during sampling, outputting outputs from the plurality of capacitances to the analog integrator, and outputting outputs from the plurality of capacitances The offset output is read from the analog integrator and stored in a memory.
本発明に係る他のタッチセンサシステムは、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量を有するセンサパネルと前記記センサパネルを制御する集積回路とを備え、前記複数の静電容量の値の分布を検出するタッチセンサシステムであって、前記タッチセンサシステムは、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させ、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御し、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させ、上記集積回路は、前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように、前記第１時刻において、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力させ、前記第３時刻において、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力させる駆動部と、前記第１時刻において、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、前記第３時刻において、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する推定部とを有しており、前記駆動部は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記複数の静電容量からの出力のサンプリング時に第２電圧により前記第１信号線または第２信号線を駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記複数の静電容量からの出力のサンプリング時に前記第１電圧により前記第１信号線または第２信号線を駆動することを特徴とする。 Another touch sensor system according to the present invention includes a sensor panel having a plurality of capacitances formed at intersections of a plurality of first signal lines and a plurality of second signal lines, and an integrated circuit for controlling the sensor panel. A touch sensor system that detects a distribution of values of the plurality of capacitances, wherein the touch sensor system drives the first signal line to the capacitance at a first time. The corresponding charge is output from the second signal line, and at a second time after the first time, the connection control of the connection between the first and second signal lines is performed, and the second time is later than the second time. At a third time, the second signal line is driven to output a charge corresponding to the capacitance from the first signal line, and the integrated circuit has each element for the plurality of capacitances. Composed of +1 or -1 Based on the code sequence di, the first signal lines are connected in parallel at the first time so that + V volts is applied when the code sequence is +1 and -V volts is applied when the code sequence is -1. Driving, outputting a linear sum of charges accumulated in the capacitance along the plurality of second signal lines, and driving the plurality of second signal lines in parallel at the third time; A drive unit that outputs a linear sum of charges accumulated in the capacitance along the plurality of first signal lines; and a charge that is output along the plurality of second signal lines at the first time. Based on the inner product calculation of the linear sum and the code sequence di, the capacitance value of the capacitance along each second signal line is estimated, and output along the plurality of first signal lines at the third time. Based on the inner product operation of the linear sum of the generated charges and the code sequence di And an estimation unit that estimates the capacitance value of the electrostatic capacitance along each first signal line. When the code sequence is +1, the driving unit is configured to reset the analog integrator when the analog integrator is reset. When the output from the plurality of capacitances is sampled by voltage, the first signal line or the second signal line is driven by a second voltage, and the analog integrator is reset when the code sequence is -1. The first signal line or the second signal line is driven by the first voltage when sampling the output from the plurality of capacitances.
本発明に係るさらに他のタッチセンサシステムは、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量を有するセンサパネルと前記記センサパネルを制御する集積回路とを備え、前記複数の静電容量の値の分布を検出するタッチセンサシステムであって、前記タッチセンサシステムは、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させ、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御し、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させ、上記集積回路は、前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように、前記第１時刻において、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力させ、前記第３時刻において、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力させる駆動部と、前記第１時刻において、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、前記第３時刻において、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する推定部とを有しており、前記駆動部は、前記複数の静電容量からの出力を前記アナログ積分器に出力する前において、前記アナログ積分器のリセット時、及び前記複数の静電容量からの出力のサンプリング時に第１電圧により前記第１信号線または第２信号線を駆動して、前記複数の静電容量からの出力を前記アナログ積分器に出力し、前記複数の静電容量からの出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする。 Still another touch sensor system according to the present invention controls a sensor panel having a plurality of capacitances formed at intersections of a plurality of first signal lines and a plurality of second signal lines, and the sensor panel. And a touch sensor system that detects a distribution of values of the plurality of capacitances, the touch sensor system driving the first signal line at a first time and the capacitances. Is output from the second signal line, and at a second time after the first time, the connection control of the connection between the first and second signal lines is performed, and after the second time. At the third time, the second signal line is driven to output a charge corresponding to the capacitance from the first signal line. Is +1 or -1. The first signal lines are connected at the first time so that + V volts is applied when the code sequence is +1 and −V volts is applied when the code sequence is −1. Driving in parallel to output a linear sum of charges accumulated in the capacitance along the plurality of second signal lines, and driving the plurality of second signal lines in parallel at the third time. And a drive unit that outputs a linear sum of charges accumulated in the capacitance along the plurality of first signal lines, and is output along the plurality of second signal lines at the first time. Based on the inner product calculation of the linear sum of charges and the code series di, the capacitance value of the capacitance along each second signal line is estimated, and along the plurality of first signal lines at the third time. Based on the inner product operation of the linear sum of the charges output and the code sequence di. And an estimation unit that estimates the capacitance value of the capacitance along each first signal line, and the driving unit outputs outputs from the plurality of capacitances to the analog integrator. Before, when the analog integrator is reset and when the output from the plurality of capacitances is sampled, the first signal line or the second signal line is driven by a first voltage, and from the plurality of capacitances Is output to the analog integrator, and outputs from the plurality of capacitances are read out from the analog integrator as offset outputs and stored in a memory.
本発明に係る他の電子機器は、本発明に係るタッチセンサシステムと、前記タッチセンサシステムに設けられたセンサパネルに重ねて配置されているか、または、前記センサパネルを内蔵した表示パネルとを備えたことを特徴とする。 Another electronic device according to the present invention includes the touch sensor system according to the present invention, and a display panel that is disposed so as to overlap the sensor panel provided in the touch sensor system or that includes the sensor panel. It is characterized by that.
本発明に係るさらに他の静電容量検出方法は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量検出方法であって、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、前記第１信号線駆動工程は、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の第１信号線が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、前記複数の第２信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って前記アナログ積分器に出力する第２出力工程と、前記複数の第１信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、前記第１出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記アナログ積分器のゲインを切り替えることを特徴とする。 In still another capacitance detection method according to the present invention, a capacitance detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. A first signal line driving step of driving the first signal line to output a charge corresponding to the capacitance from the second signal line at a first time; A switching step of switching and controlling connection between the first and second signal lines at a second time later, and driving the second signal line at a third time after the second time to A second signal line driving step of outputting a charge corresponding to an electrostatic capacity from the first signal line, wherein the first signal line driving step includes a code sequence di in which each element is constituted by +1 or −1. When the plurality of first signal lines is +1, + V In the case of −1, the plurality of first signal lines are driven in parallel so as to apply −V volts, and the linear sum of the electric charges accumulated in the capacitance is obtained by the plurality of second signal lines. Based on a first output step of outputting to the analog integrator along the linear signal sum of the charges output to the analog integrator along the plurality of second signal lines and the code series di, A first estimating step of estimating a capacitance value of capacitance along each second signal line, wherein the second signal line driving step parallels the plurality of second signal lines based on the code sequence. And a second output step for outputting a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of first signal lines, and along the plurality of first signal lines. The inner product of the linear sum of the charges output to the analog integrator and the code sequence di A second estimation step of estimating a capacitance value of the capacitance along each first signal line based on the calculation, wherein the first output step includes the step of preventing the analog integrator from being saturated. The gain of the analog integrator is switched according to the absolute value of the total sum of the elements along the column direction of the code sequence.
本発明に係るさらに他の静電容量検出方法は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量検出方法であって、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、前記第１信号線駆動工程は、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、前記複数の第２信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って前記アナログ積分器に出力する第２出力工程と、前記複数の第１信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、前記第１出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記符号系列の列を複数の列に分割して、前記複数の第１信号線の駆動を複数回に分割することを特徴とする。 In still another capacitance detection method according to the present invention, a capacitance detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. A first signal line driving step of driving the first signal line to output a charge corresponding to the capacitance from the second signal line at a first time; A switching step of switching and controlling connection between the first and second signal lines at a second time later, and driving the second signal line at a third time after the second time to A second signal line driving step of outputting a charge corresponding to an electrostatic capacity from the first signal line, wherein the first signal line driving step includes a code sequence di in which each element is constituted by +1 or −1. + V volts if the code sequence is +1, In the case of −1, the plurality of first signal lines are driven in parallel so as to apply −V volts, and a linear sum of the electric charges accumulated in the capacitance is along the plurality of second signal lines. Based on a first output step of outputting to the analog integrator and an inner product operation of the linear sum of the charges output to the analog integrator along the plurality of second signal lines and the code sequence di, A first estimating step of estimating a capacitance value of the capacitance along the signal line, wherein the second signal line driving step drives the plurality of second signal lines in parallel based on the code series. A second output step of outputting a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of first signal lines, and the analog along the plurality of first signal lines. Based on the inner product operation of the linear sum of the charges output to the integrator and the code sequence di. And a second estimating step for estimating a capacitance value of the electrostatic capacitance along each first signal line, wherein the first output step includes a step of detecting the code sequence in order to prevent saturation of the analog integrator. The code sequence column is divided into a plurality of columns according to the absolute value of the sum of the elements along the column direction, and the driving of the plurality of first signal lines is divided into a plurality of times. .
本発明に係るさらに他の静電容量検出方法は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量値分布検出方法であって、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、前記第１信号線駆動工程は、シルベスター（sylvester）法によって生成される２ｎ次のアダマール（Hadamard）行列の各行に相当する＋１または−１によって構成された符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、前記複数の第２信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って前記アナログ積分器に出力する第２出力工程と、前記複数の第１信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、前記第１出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の第１列目を複数の列に分割して、前記符号系列の第１列目に相当する駆動を複数回に分割することを特徴とする。 In still another capacitance detection method according to the present invention, a capacitance detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. In the value distribution detection method, a first signal line driving step of driving the first signal line to output a charge corresponding to the capacitance from the second signal line at a first time; At a second time after the time, a switching step for switching control of connection between the first and second signal lines, and at a third time after the second time, the second signal line is driven. And a second signal line driving step for outputting a charge corresponding to the capacitance from the first signal line, wherein the first signal line driving step is generated by a 2 nth order generated by a sylvester method. +1 or-corresponding to each row of the Hadamard matrix The plurality of first signal lines are driven in parallel so that + V volts is applied when the code sequence is +1 and −V volts is applied when the code sequence is −1. A first output step of outputting a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of second signal lines; and the analog integrator along the plurality of second signal lines. A first estimation step of estimating a capacitance value of the capacitance along each second signal line based on an inner product calculation of a linear sum of charges output to the code sequence di and the second signal In the line driving step, the plurality of second signal lines are driven in parallel based on the code series, and a linear sum of the electric charges accumulated in the capacitance is along the plurality of first signal lines. A second output step of outputting to the analog integrator; and the plurality of first signals A second estimating step of estimating a capacitance value of the capacitance along each first signal line based on an inner product operation of a linear sum of charges output to the analog integrator along the line and the code series di And the first output step divides the first column of the code sequence into a plurality of columns in order to prevent saturation of the analog integrator, and corresponds to the first column of the code sequence The driving to be performed is divided into a plurality of times.
本発明に係るさらに他の静電容量検出方法は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量検出方法であって、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、前記第１信号線駆動工程は、シルベスター（sylvester）法によって生成される２ｎ次のアダマール（Hadamard）行列の各行に相当する＋１または−１によって構成された符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、前記複数の第２信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って前記アナログ積分器に出力する第２出力工程と、前記複数の第１信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、前記第１出力工程は、前記符号系列の列方向に沿った各要素の総和の絶対値が前記アナログ積分器の飽和に関連する閾値Ｎｕｍを超える列を複数の列に分解して、前記符号系列の前記閾値Ｎｕｍを超える列に対応する駆動を複数回に分割することを特徴とする。 In still another capacitance detection method according to the present invention, a capacitance detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. A first signal line driving step of driving the first signal line to output a charge corresponding to the capacitance from the second signal line at a first time; A switching step of switching and controlling connection between the first and second signal lines at a second time later, and driving the second signal line at a third time after the second time to A second signal line driving step of outputting a charge corresponding to the capacitance from the first signal line, wherein the first signal line driving step includes a 2 n -th order Hadamard generated by a sylvester method. (Hadamard) +1 or -1 corresponding to each row of the matrix The plurality of first signal lines are driven in parallel so that + V volts is applied when the code sequence is +1 and −V volts is applied when the code sequence is −1. A first output step of outputting a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of second signal lines; and the analog integrator along the plurality of second signal lines. A first estimation step of estimating a capacitance value of the capacitance along each second signal line based on an inner product calculation of a linear sum of charges output to the code sequence di and the second signal In the line driving step, the plurality of second signal lines are driven in parallel based on the code series, and a linear sum of the electric charges accumulated in the capacitance is along the plurality of first signal lines. A second output step of outputting to the analog integrator, and the plurality of first signal lines A second estimating step of estimating a capacitance value of the capacitance along each first signal line based on an inner product operation of the linear sum of the charges output to the analog integrator and the code sequence di. The first output step decomposes a column in which the absolute value of the sum of each element along the column direction of the code sequence exceeds a threshold Num related to saturation of the analog integrator into a plurality of columns, The drive corresponding to the sequence exceeding the threshold value Num of the code sequence is divided into a plurality of times.
本発明に係る線形素子値推定方法は、第１時刻において、前記第１信号線を駆動して前記線形素子に対応する出力を前記第２信号線から出力させる第１信号線駆動工程と、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記線形素子に対応する出力を前記第１信号線から出力させる第２信号線駆動工程とを包含する。 The linear element value estimation method according to the present invention includes a first signal line driving step of driving the first signal line and outputting an output corresponding to the linear element from the second signal line at a first time, A switching step of switching and controlling connection between the first and second signal lines at a second time after the first time; and a second signal line at a third time after the second time. A second signal line driving step of driving and outputting an output corresponding to the linear element from the first signal line.
従って、第１時刻において、第１信号線を駆動して静電容量に対応する電荷を第２信号線から出力させ、第１時刻よりも後の第２時刻において、第１及び第２信号線の接続を切替制御し、第２時刻よりも後の第３時刻において、第２信号線を駆動して静電容量に対応する電荷を第１信号線から出力させる。従って、線形素子に対応する出力を、第１信号線と第２信号線との双方から出力させることができる。このため、手、指等を通じてタッチパネルに入力され、センスラインの信号に重畳される電磁ノイズの影響を除去することができる。 Accordingly, at the first time, the first signal line is driven to output the charge corresponding to the capacitance from the second signal line, and at the second time after the first time, the first and second signal lines. The third signal line is driven to drive the second signal line to output a charge corresponding to the capacitance from the first signal line at a third time after the second time. Therefore, the output corresponding to the linear element can be output from both the first signal line and the second signal line. For this reason, it is possible to remove the influence of electromagnetic noise that is input to the touch panel through a hand, a finger, or the like and superimposed on the signal of the sense line.
本発明のタッチセンサシステムに関する実施の一形態について図１〜図２６に基づいて説明すれば以下のとおりである。 One embodiment of the touch sensor system of the present invention will be described below with reference to FIGS.
（実施の形態１）
（実施の形態に係るタッチセンサシステムの構成）
図１は、実施の形態に係るタッチセンサシステム１の構成を示す回路図である。タッチセンサシステム１は、センサパネル２と、このセンサパネル２を制御する集積回路３とを備えている。センサパネル２は、水平方向に沿って互いに平行に所定の間隔を空けて配置されたＭ本のドライブラインＤＬ１〜ＤＬＭと、このドライブラインに交差する方向に沿って互いに平行に所定の間隔を空けて配置されたＬ本のセンスラインＳＬ１〜ＳＬＬと、これらＭ本のドライブラインＤＬ１〜ＤＬＭのそれぞれとＬ本のセンスラインＳＬ１〜ＳＬＬのそれぞれとの間にＭ行×Ｌ列のマトリックス状に配置された静電容量Ｃｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｌ）とを備えている。
(Embodiment 1)
(Configuration of Touch Sensor System According to Embodiment)
FIG. 1 is a circuit diagram illustrating a configuration of a
集積回路３は、Ｍ本のドライブラインＤＬ１〜ＤＬＭに接続された駆動部４を有している。集積回路３には、推定部５が設けられている。図２は、集積回路３の推定部５の構成を示すブロック図である。
The
推定部５は、Ｌ本のセンスラインＳＬ１〜ＳＬＬにそれぞれ接続されたＬ個のアナログ積分器６と、Ｌ個のアナログ積分器６に接続されたスイッチ７と、スイッチ７に接続されたＡＤ変換器８と、ＡＤ変換器８に接続された内積演算部９と、内積演算部９に接続されたＲＡＭ１０とを有している。アナログ積分器６は、一方の入力が接地されたオペアンプと、このオペアンプの出力と他方の入力との間に配置された容量Ｃｉｎｔの積分容量と、オペアンプの他方の入力に結合されたトランジスタと、このトランジスタと並列に接続された他のトランジスタとを有している。
The
集積回路３には、内積演算部９に接続されて２４０Ｈｚでジェスチャ認識処理（ＡＲＭ等）を実行するアプリケーション処理部１１が設けられている。このように、集積回路３には、アナログ回路とデジタル回路とが混載されている。
The
（従来のタッチセンサシステムの動作）
本実施の形態の動作を具体的に説明する前に、前述した特許文献１に記載の従来の構成における動作を確認する。Ｍ本のドライブラインとＬ本のセンスラインとの間に形成される静電容量のマトリックスＣｉｊ（ｉ＝１、…、ｍ、ｊ＝１、…、Ｌ）の検出を考える。まず、ドライブラインを一本づつ選択する走査検出を考える。
(Operation of conventional touch sensor system)
Before specifically explaining the operation of the present embodiment, the operation in the conventional configuration described in
選択したドライブラインにつながる容量Ｃｉｊ（ｊ＝１，…ｌ）をＶボルトに充電しＣｉｊ×Ｖの信号を蓄える。この信号をセンスライン経由で読み出す際のゲインをＧとすると、検出信号は、
Ｇ×Ｃｉｊ×Ｖ （式１）
となる。
Capacitance Cij (j = 1,... L) connected to the selected drive line is charged to V volts and a signal of Cij × V is stored. If the gain when reading this signal via the sense line is G, the detection signal is
G × Cij × V (Formula 1)
It becomes.
（本実施の形態のタッチセンサシステムの動作）
図３は、タッチセンサシステム１に設けられたセンサパネル２の駆動方法を説明するための図である。図１及び図２で前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素についての詳細な説明は繰り返さない。
(Operation of the touch sensor system of the present embodiment)
FIG. 3 is a diagram for explaining a driving method of the
本発明の実施の形態として、まず、＋１と−１とから構成される互いに直交する符号長Ｎの符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）を準備する。ここで、符号長Ｎの符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）が「直交する」とは、符号系列ｄｉが下記に示す条件を満足することをいう。 As an embodiment of the present invention, first, a code sequence di = (di1, di2,..., DiN) (i = 1,. To do. Here, the code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of the code length N is “orthogonal” means that the code sequence di satisfies the following conditions. Say.
そして、この符号系列ｄｉに基づいて、＋１の場合は＋Ｖボルトが印加され、−１の場合は−Ｖボルトが印加されるように、駆動部４は、Ｍ本のドライブラインＤＬ１〜ＤＬＭを並列に駆動する。すると、各静電容量Ｃｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｌ）に、符号系列の各要素（＋１または−１）に応じて、±Ｃｉｊ・Ｖの電荷を有する信号が蓄えられる。
Based on the code sequence di, the
次に、同じセンスラインにつながる各静電容量に蓄積された電荷により表される信号について、センスラインの結線に沿って電荷加算を行い、センスライン毎にアナログ積分器６で読み出し、出力系列ベクトルｓｊ＝（ｓｊ１、ｓｊ２、…、ｓｊＮ）（ｊ＝１、…、Ｌ）を得る。
Next, charge addition is performed along the connection of the sense lines with respect to the signal represented by the charge accumulated in each capacitance connected to the same sense line, and is read by the
図４は、センサパネル２の駆動方法を説明するためのタイミングチャートである。まず、
リセット信号により、アナログ積分器６の積分容量Ｃｉｎｔがリセットされるとともに、センサパネル２にマトリックス状に配置された各静電容量もリセットされる。ここで、リセットとは、容量に蓄積されている電荷を放電するという意味である。そして、ドライブラインＤＬ１〜ＤＬＭを、符号系列ｄ１１、ｄ２１、ｄ３１、…、ｄＭ１の値である＋１または−１に応じて、Ｖｒｅｆ＋Ｖ、またはＶｒｅｆ−Ｖで並列に駆動すると、各静電容量に、符号系列の要素±１に応じた±ＣＶの電荷が蓄えられる。次に、同じセンスラインにつながる各静電容量に蓄積された電荷により表される信号について、センスラインの結線に沿って電荷加算を行い、センスライン毎にアナログ積分器６で読み出す。アナログ積分器６からの出力には、
FIG. 4 is a timing chart for explaining a driving method of the
The integration signal Cint of the
（この回路の場合、Ｇ＝−１／Ｃｉｎｔ）
が表れるので、このアナログ積分器６からの出力をサンプリング信号に基づいてＡＤ変換器８によりＡＤ変換する。
(In this circuit, G = −1 / Cint)
Therefore, the output from the
出力系列ベクトルｓｊｉは、 The output sequence vector sji is
となり、 And
符号系列ｄｉと出力系列ベクトルｓｊとの内積演算ｄｉ・ｓｊを行うと、 When an inner product operation di · sj between the code sequence di and the output sequence vector sj is performed,
上記（式１）及び上記（式２）を比較すると、本実施の形態の方式により、従来の走査読み出し方式よりもＮ倍大きい検出信号が得られることがわかる。 Comparing the above (Equation 1) and (Equation 2), it can be seen that a detection signal that is N times larger than the conventional scanning readout method can be obtained by the method of the present embodiment.
センスラインの読み出し方式としては、図１及び図２に示されるアナログ積分器６（積分容量Ｃｉｎｔを用いたオペアンプによる電荷積分器）を使用すると、上記ゲインＧは、（１／Ｃｉｎｔ）となる。
When the
このように、集積回路３の駆動部４は、第１の静電容量列Ｃｉｐ（ｐは１以上（Ｌ−１）以下、ｉ＝１、…、Ｍ）、及び第２の静電容量列Ｃｉｑ（ｐ＜ｑ、ｑは２以上Ｌ以下、ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、符号系列が前記＋１の場合は＋Ｖボルト、−１の場合は−Ｖボルトを印加するようにＭ本のドライブラインを並列に駆動する。そして、第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓｐ１、ｓｐ２、…、ｓｐＮ）、及び、第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓｑ１、ｓｑ２、…、ｓｑＮ）を出力させる。
As described above, the driving
そして、上記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓｐ１、ｓｐ２、…、ｓｐＮ）は、対応して設けられたアナログ積分器６によって積分され、第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓｑ１、ｓｑ２、…、ｓｑＮ）は、対応して設けられたアナログ積分器６によって積分される。スイッチ７は、各センスラインＳＬ１〜ＳＬＬに対応するアナログ積分器６を順次切り換えて、各アナログ積分器６により積分された静電容量列からの出力をＡＤ変換器８に供給する。
Then, the output sFirst = (sp1, sp2,..., SpN) from the first capacitance string is integrated by the
具体的には、まず、第１の静電容量列から出力ｓｐ１がアナログ積分器６に読み出されて積分されると同時に第２の静電容量列から出力ｓｑ１が他のアナログ積分器６に読み出されて積分される。そして、スイッチ７は、アナログ積分器６に接続し、読み出されて積分された出力ｓｐ１をＡＤＣ８に供給する。次に、スイッチ７は、アナログ積分器６との接続を解除して他のアナログ積分器６に接続し、読み出されて積分された出力ｓｑ１をＡＤＣ８に供給する。その後、第１の静電容量列から出力ｓｐ２がアナログ積分器６に読み出されて積分されると同時に第２の静電容量列から出力ｓｑ２が他のアナログ積分器６に読み出されて積分される。そして、スイッチ７は、アナログ積分器６に接続し、読み出されて積分された出力ｓｐ２をＡＤＣ８に供給する。次に、スイッチ７は、アナログ積分器６との接続を解除して他のアナログ積分器６に接続し、読み出されて積分された出力ｓｑ２をＡＤＣ８に供給する。このようにして、出力ｓｐＮ、出力ｓｑＮまでがアナログ積分器６及びスイッチ７により順番にＡＤＣ８に供給される。また、ドライブラインの駆動に合わせて全センスラインのアナログ積分器６が並列に動作する。
Specifically, first, the output sp1 is read from the first capacitance string to the
ＡＤ変換器８は、アナログ積分器６により積分された静電容量列からの出力をＡＤ変換して内積演算部９に供給する。
The
内積演算部９は、出力ｓＦｉｒｓｔと符号系列ｄｉとの内積演算に基づいて、ＲＡＭ１０に格納されたデータを参照しながら、ｋ１番目（１≦ｋ１＜Ｍ）のドライブラインに対応する第１の静電容量列の容量値を推定し、出力ｓＳｅｃｏｎｄと符号系列ｄｉとの内積演算に基づいて、ｋ２番目（ｋ１＜ｋ２、１＜ｋ１≦Ｍ）のドライブラインに対応する第２の静電容量列の容量値を推定する。
The inner product calculation unit 9 refers to the data stored in the
アプリケーション処理部１１は、内積演算部９により推定された静電容量の容量値に基づいて、ジェスチャー認識処理を実行し、ジェスチャーコマンドを生成する。
The
（符号系列の具体例）
図５は、センサパネルに入力される直交する符号系列の具体例を説明するための図である。長さＮの直交する符号系列ｄｉの具体例としては、例えば、下記に示す符号系列を挙げることができる。
(Specific example of code sequence)
FIG. 5 is a diagram for explaining a specific example of orthogonal code sequences input to the sensor panel. Specific examples of the orthogonal code sequence di having the length N include the following code sequences.
代表的な直交する符号系列であるアダマール（Hadamard）行列は、図５に示されるシルベスター（sylvester）法によって生成される。基本的な構造として、２行×２列の基本単位を作る。この基本単位の右上、左上、及び左下のビットは同一であり、右下はこれらのビット反転となっている。 A Hadamard matrix, which is a typical orthogonal code sequence, is generated by the sylvester method shown in FIG. As a basic structure, a basic unit of 2 rows × 2 columns is made. The upper right, upper left, and lower left bits of the basic unit are the same, and the lower right is an inversion of these bits.
次に、前述した２×２の基本要素を、右上、左上、右下、及び左下にブロックとして４つ合成して、４行×４列のビット配列の符号を作る。ここで、２×２の基本単位の作成と同様に、右下のブロックはビット反転となる。同様な手順で、８行×８列、１６行×１６列のビット配列の符号を生成する。これらの行列は、前述した本発明の「直交する」の定義を満足する。 Next, the above-described 2 × 2 basic elements are combined as four blocks in the upper right, upper left, lower right, and lower left to create a code of a bit array of 4 rows × 4 columns. Here, as in the creation of the 2 × 2 basic unit, the lower right block is bit-inverted. The code of the bit arrangement of 8 rows × 8 columns and 16 rows × 16 columns is generated in the same procedure. These matrices satisfy the above-described definition of “orthogonal” in the present invention.
本実施の形態において、例えば、センサパネル２のドライブラインが１６本で構成されていれば、図５に示す１６行×１６列のビット配列の符号を直交する符号系列として使用することができる。ここで、アダマール（Hadamard）行列とは、要素が１または−１のいずれかであり、かつ各行が互いに直交であるような正方行列をいう。すなわち、アダマール行列の任意の２つの行は、互いに垂直なベクトルを表す。
In the present embodiment, for example, if the
本実施の形態に係る直交する符号系列は、Ｎ次のアダマール行列から任意にＭ行取り出した行列を使用することができる（ここで、Ｍ≦Ｎである）。以下に述べるように、シルベスター法以外の方法によるアダマール行列も本発明に適用することができる。 As the orthogonal code sequence according to the present embodiment, a matrix obtained by arbitrarily extracting M rows from the Nth-order Hadamard matrix can be used (where M ≦ N). As described below, a Hadamard matrix by a method other than the Sylvester method can also be applied to the present invention.
図６は直交する符号系列の他の具体例を説明するための図であり、図７は直交する符号系列のさらに他の具体例を説明するための図である。シルベスター法によるＮ次のアダマール行列は、Ｎ＝２のべき乗になるが、Ｎが４の倍数であれば、アダマール行列は存在するという予想が存在し、例えば、図６には、Ｎ＝１２のときのアダマール行列が示されており、図７には、Ｎ＝２０のときのアダマール行列が示されている。これらのシルベスター法以外の方法によるアダマール行列も、本実施の形態に係る直交する符号系列として使用することができる。 FIG. 6 is a diagram for explaining another specific example of orthogonal code sequences, and FIG. 7 is a diagram for explaining another specific example of orthogonal code sequences. An N-order Hadamard matrix by the Sylvester method is a power of N = 2, but if N is a multiple of 4, there is an expectation that a Hadamard matrix exists. For example, in FIG. FIG. 7 shows the Hadamard matrix when N = 20. Hadamard matrices obtained by methods other than these Sylvester methods can also be used as orthogonal code sequences according to the present embodiment.
（内積演算の実際）
内積マトリックスＣ’ｉｊ＝ｄｉ・ｓｊの計算は次の手順で行う。
（１）まず、推定部５のＲＡＭ１０（図２）に格納された内積マトリックスをＣ’ｉｊ＝０にリセットする。
（２）時刻ｔｋ（ｋ＝１、…、Ｎのいずれか）のタイミングでｉ番目（ｉ＝１、…、Ｍ）のドライブラインＤＬｉを電圧Ｖ×ｄｉｋで並列に駆動し、各静電容量に電荷Ｃｉｊ×Ｖ×ｄｉｋを充電する。
（３）各センスラインｊ（ｊ＝１、…、Ｌ）を対応するアナログ積分器６に接続し、時刻ｔｋで充電した静電容量からの出力電圧ｓｊｋを読み出し、各Ｌ本のセンスラインに対応して配置されたＬ個アナログ積分器６にそれぞれ読み出された時刻ｔｋにおけるＬ個の出力電圧ｓｊｋを、スイッチ７により順番にＡＤ変換器８に供給してＡＤ変換し、ＡＤ変換器８によりＡＤ変換された時刻ｔｋにおける出力電圧ｓｊｋを内積演算部９に供給する。内積演算部９に供給された時刻ｔｋにおける出力電圧ｓｊｋは、
(Actual product operation)
The inner product matrix C′ij = di · sj is calculated according to the following procedure.
(1) First, the inner product matrix stored in the RAM 10 (FIG. 2) of the
(2) The i-th (i = 1,..., M) drive line DLi is driven in parallel with the voltage V × dik at the timing of time tk (one of k = 1,. Is charged with a charge Cij × V × dik.
(3) Each sense line j (j = 1,..., L) is connected to the
となる。
（４）内積演算部９は、ＡＤ変換器８から出力されたＬ個の出力電圧ｓｊｋのそれぞれと、ＲＡＭ１０に格納された符号系列ｄｉｋに応じて加減算を行い（符号系列ｄｉｋ＝１のときは加算し、ｄｉｋ＝−１のときは減算する）、その結果に基づいてＣ’ｉｊの値を更新する。
It becomes.
(4) The inner product calculation unit 9 performs addition / subtraction according to each of the L output voltages sjk output from the
（５）符号系列の長さに相当するＮ回の処理が回るまでは、時刻をインクリメント（ｔｋ＋１）し、（１）に戻る。
以上の処理が終わると、Ｃ’ｉｊの値は、内積の計算結果となる。
(5) The time is incremented (tk + 1) and the process returns to (1) until N times of processing corresponding to the length of the code sequence are performed.
When the above processing is completed, the value of C′ij becomes the inner product calculation result.
本実施の形態に係るセンサパネル２のドライブラインの本数Ｍ、センスラインの本数Ｌ、及び符号系列の長さＮは、例えば、４インチクラスの携帯情報端末等に適用する場合は、Ｍ＝１６、Ｌ＝３２とすれば、３ｍｍピッチ程度になる。また、例えば、２０インチクラスの画面を有する電子機器に適用する場合は、Ｍ＝４８、Ｌ＝８０により、６ｍｍピッチ程度になる。符号系列の長さＮの自由度は、非常に高いが、例えば、Ｎ＝６４〜５１２である。
The number M of drive lines, the number L of sense lines, and the length N of the code sequence of the
（駆動概念の先行技術との差異）
前述した特許文献２に記載の容量検出装置も、符号系列に基づいてドライブラインを駆動し、センスラインに接続され、駆動されたドライブラインとの複数の交差部の容量に生じる電流の総和を電気信号に変換した測定電圧を出力し、センスラインごとに、測定電圧と符号系列とにより積和演算を行い、各交差部の容量に対応する電圧値を求めている。しかしながら、ドライブラインの駆動概念が、下記のように、本実施の形態とは異なる。
(Difference from the prior art of driving concept)
The above-described capacitance detection device described in
例えば、説明の簡単化のために、１本のセンスラインと４本のドライブラインとの間に、容量（Ｃ１、Ｃ２、Ｃ３、Ｃ４）が形成されている例を考える。４本のドライブラインの駆動信号（符号系列）が、（１、１、−１、−１）であるとすると（特許文献２の表記では（１、１、０、０））、本実施の形態では、常に全ドライブラインが駆動され、
Ｃ１＋Ｃ２−Ｃ３−Ｃ４ …（式３）
に相当する積分出力を得るが、特許文献２に開示された構成では、「１」に対応するドライブラインのみが駆動され、
Ｃ１＋Ｃ２ …（式４）
に相当する積分出力を得る。本実施の形態の（式３）と特許文献２の（式４）とを比較すると、本実施の形態の積分出力の方が含まれる情報量が多いといえる。
For example, to simplify the description, consider an example in which capacitors (C1, C2, C3, C4) are formed between one sense line and four drive lines. If the drive signals (code sequences) of the four drive lines are (1, 1, -1, -1) (in the notation of
C1 + C2-C3-C4 (Formula 3)
In the configuration disclosed in
C1 + C2 (Formula 4)
An integral output corresponding to is obtained. Comparing (Equation 3) of this embodiment and (Equation 4) of
また、
Ｃｉ＝Ｃ＋ΔＣｉ
ΔＣｉ：容量の変化（ΔＣｉは通常、Ｃの１割程度である）
と表すと、
（式３）＝Ｃ１＋Ｃ２−Ｃ３−Ｃ４
＝ΔＣ１＋ΔＣ２−ΔＣ３−ΔＣ４
≒０．２×Ｃ …（式５）
（式４）＝２×Ｃ＋ΔＣ１＋ΔＣ２
≒２×Ｃ …（式６）
となる。
Also,
Ci = C + ΔCi
ΔCi: change in capacity (ΔCi is usually about 10% of C)
And
(Formula 3) = C1 + C2-C3-C4
= ΔC1 + ΔC2-ΔC3-ΔC4
≒ 0.2 × C ... (Formula 5)
(Formula 4) = 2 × C + ΔC1 + ΔC2
≈ 2 x C (Formula 6)
It becomes.
タッチセンサーパネル等では、ΔＣｉはＣの一割程度であるので、（式６）の値は、（式５）の値の１０倍程度になる。即ち、特許文献２の（式６）を実現する積分回路は、（式５）を実現する本実施の形態の積分回路に比べてゲインを１／１０程度に設定せざるを得ず、信号のＳＮ比が劣る。このＳＮ比の違いは、ドライブラインの数Ｍが増加すると、さらに大きくなる。
In a touch sensor panel or the like, ΔCi is about 10% of C, so the value of (Expression 6) is about 10 times the value of (Expression 5). That is, the integration circuit that realizes (Equation 6) of
常に全ドライブラインを並列に駆動している本実施の形態は、測定電圧のオフセット誤差をキャンセルするために、符号系列に基づいて第１のドライブライン（Ｃ１、Ｃ２）と第２のドライブライン（Ｃ３、Ｃ４）とに振り分けて駆動している特許文献２に記載の容量検出回路と異なっている。本実施の形態では、リセットスイッチのフィールドスルーによるオフセットは、ドライブラインに信号を入力しない状態（電圧Ｖｒｅｆで駆動している状態）におけるＡＤ変換器の出力によって計測することができるので、この計測値をデジタル回路において減算すれば、オフセット誤差をキャンセルすることができる。
In the present embodiment in which all the drive lines are always driven in parallel, the first drive line (C1, C2) and the second drive line ( This is different from the capacitance detection circuit described in
（正負演算の先行技術との差異）
本実施の形態では、符号系列の値に応じて、＋１の場合は＋Ｖボルト、−１の場合は−ＶボルトになるようにＭ本のドライブラインを並列に駆動し、（式３）に相当する値を一挙に演算する。これに対して特許文献２に記載の構成では、（式４）のＣ１＋Ｃ２を演算し、その後、Ｃ３＋Ｃ４に相当する演算を行う。このように特許文献２に記載の構成では、演算が２相になるため、消費電力を抑えた高速化に不利である。
(Difference from prior art of positive and negative operations)
In the present embodiment, M drive lines are driven in parallel so as to be + V volts in the case of +1 and −V volts in the case of −1 in accordance with the value of the code sequence, which corresponds to (Equation 3). The values to be calculated are calculated at once. On the other hand, in the configuration described in
また、本実施の形態は、符号系列の値が−１の場合は−Ｖボルトになるようにドライブラインを駆動するが、特許文献２に記載の構成は、ドライブラインを＋Ｖボルトに駆動するのみであり、−Ｖボルトに駆動する概念が無い点で相異する。
In the present embodiment, when the value of the code sequence is −1, the drive line is driven to be −V volts. However, the configuration described in
（推定部５の他の構成）
本実施の形態においては、Ｌ本のセンスラインにそれぞれ対応するアナログ積分器６を配置し、スイッチ７によりこれらのアナログ積分器６を切り換え、ＡＤ変換器８及び内積演算部９を一個ずつ配置した構成の例を示したが、本発明はこれに限定されない。アナログ積分器６を１個設け、このアナログ積分器６の入力切り換えによってセンスライン毎の読み出しを行うように構成してもよい。
(Other configurations of the estimation unit 5)
In the present embodiment,
また、ＡＤ変換器８を、センスライン及びアナログ積分器毎に設け、スイッチ７をＡＤ変換器８と及び内積演算部９との間に設けるように構成してもよい。
Further, the
（他の実施形態の構成）
本実施の形態においては、ドライブラインとセンスラインとの間に形成される静電容量の容量値を検出する例を挙げて説明したが、本発明はこれに限定されない。例えば、ドライブラインとセンスラインとの間に形成される線形素子の値を推定する構成に対しても本発明を適用することができるし、また、Ｍ個の入力ｘｋ（ｋ＝１、…、Ｍ）を有して入出力が線形な系のｋ番目の入力ｘｋに対応する係数Ｃｋを推定する構成に対しても本発明を適用することができる。
(Configuration of other embodiment)
In the present embodiment, the example in which the capacitance value of the capacitance formed between the drive line and the sense line is detected has been described, but the present invention is not limited to this. For example, the present invention can be applied to a configuration for estimating the value of a linear element formed between a drive line and a sense line, and M inputs xk (k = 1,..., The present invention can also be applied to a configuration that estimates the coefficient Ck corresponding to the kth input xk of the system having M) and linear input / output.
また、本実施の形態に記載したタッチセンサシステム１と、タッチセンサシステム１に設けられたセンサパネル２に重ねて配置された表示パネルとを備えた電子機器を構成してもよいし、また、タッチセンサシステム１と、センサパネル２を内蔵してセンサパネル２の機能を有する表示パネルとを備えた電子機器を構成してもよい。
Moreover, you may comprise the electronic device provided with the
（実施の形態２）
（２種類電圧によるセンサパネルの駆動方法）
図８は、実施の形態２に係るタッチセンサシステムに設けられたセンサパネルの駆動方法を説明するためのタイミングチャートである。
(Embodiment 2)
(Driving method of sensor panel by two kinds of voltages)
FIG. 8 is a timing chart for explaining a method of driving a sensor panel provided in the touch sensor system according to the second embodiment.
図４を参照して前述した実施の形態１に係るセンサパネルの駆動方法では、Ｖｒｅｆ、（Ｖｒｅｆ＋Ｖ）、及び（Ｖｒｅｆ−Ｖ）の３種類の電圧によりセンサパネルを駆動したが、実施の形態２の駆動方法では２種類の電圧Ｖ１・Ｖ２により駆動する。 In the sensor panel driving method according to the first embodiment described above with reference to FIG. 4, the sensor panel is driven by three kinds of voltages Vref, (Vref + V), and (Vref−V). In this driving method, driving is performed by two kinds of voltages V1 and V2.
即ち、符号系列が＋１の場合は、アナログ積分器６（図１）のリセット時に電圧Ｖ１により、各静電容量が結合されたセンスラインからの出力のサンプリング時に電圧Ｖ２によりドライブラインを駆動する。そして、符号系列が−１の場合は、アナログ積分器６のリセット時に電圧Ｖ２により、各静電容量が結合されたセンスラインからの出力のサンプリング時に電圧Ｖ１によりドライブラインを駆動する。
That is, when the code sequence is +1, the drive line is driven by the voltage V1 when the analog integrator 6 (FIG. 1) is reset, and by the voltage V2 when sampling the output from the sense line to which each capacitance is coupled. When the code sequence is −1, the drive line is driven by the voltage V1 when the
具体的には、図８に示す例では、ドライブラインＤＬ１は、符号系列の対応する要素ｄ１１＝＋１、ｄ１２＝＋１であるので、アナログ積分器６のリセット時に電圧Ｖ１により駆動された後、サンプリング時に電圧Ｖ２により駆動され、次のリセット時に電圧Ｖ１により駆動された後、次のサンプリング時に電圧Ｖ２により駆動される。ドライブラインＤＬ２は、符号系列の対応する要素ｄ２１＝＋１、ｄ２２＝−１であるので、アナログ積分器６のリセット時に電圧Ｖ１により駆動された後、サンプリング時に電圧Ｖ２により駆動され、次のリセット時に電圧Ｖ２により駆動された後、次のサンプリング時に電圧Ｖ１により駆動される。
Specifically, in the example shown in FIG. 8, since the drive line DL1 has the corresponding elements d11 = + 1 and d12 = + 1 of the code sequence, the sampling is performed after being driven by the voltage V1 when the
ドライブラインＤＬ３は、符号系列の対応する要素ｄ３１＝−１、ｄ３２＝−１であるので、アナログ積分器６のリセット時に電圧Ｖ２により駆動された後、サンプリング時に電圧Ｖ１により駆動され、次のリセット時に電圧Ｖ２により駆動された後、次のサンプリング時に電圧Ｖ１により駆動される。ドライブラインＤＬ４は、符号系列の対応する要素ｄ４１＝−１、ｄ４２＝＋１であるので、アナログ積分器６のリセット時に電圧Ｖ２により駆動された後、サンプリング時に電圧Ｖ１により駆動され、次のリセット時に電圧Ｖ１により駆動された後、次のサンプリング時に電圧Ｖ２により駆動される。ドライブラインＤＬＭは、符号系列の対応する要素ｄＭ１＝−１、ｄＭ２＝＋１であるので、アナログ積分器６のリセット時に電圧Ｖ２により駆動された後、サンプリング時に電圧Ｖ１により駆動され、次のリセット時に電圧Ｖ１により駆動された後、次のサンプリング時に電圧Ｖ２により駆動される。
Since the drive line DL3 has the corresponding elements d31 = −1 and d32 = −1 in the code sequence, it is driven by the voltage V2 when the
ここで、Ｖ１＝Ｖｄｄ、Ｖ２＝Ｖｓｓ
とすると、出力は、
（Ｃｆ／Ｃｉｎｔ）×（Ｖ１−Ｖ２）＝（Ｃｆ／Ｃｉｎｔ）×（Ｖｄｄ−Ｖｓｓ）
となり、
図４を参照して前述した実施の形態１に係るセンサパネルの駆動方法において、
Ｖｒｅｆ＝（Ｖｄｄ−Ｖｓｓ）／２、
とおいた場合、
Ｖｄｄ＝Ｖｒｅｆ＋Ｖ、
Ｖｓｓ＝Ｖｒｅｆ−Ｖ、
であるから、
Ｖ＝（Ｖｄｄ−Ｖｓｓ）／２
となり、図８に示す例の半分の出力になる。従って、図８に示す実施の形態２の駆動方法によれば、図４の実施の形態１の駆動方法の２倍の信号強度を得ることができ、静電容量に蓄積される電荷を２倍にすることができる。
Here, V1 = Vdd, V2 = Vss
Then the output is
(Cf / Cint) × (V1−V2) = (Cf / Cint) × (Vdd−Vss)
And
In the sensor panel driving method according to the first embodiment described above with reference to FIG.
Vref = (Vdd−Vss) / 2,
If you say
Vdd = Vref + V,
Vss = Vref−V,
Because
V = (Vdd−Vss) / 2
Thus, the output is half that of the example shown in FIG. Therefore, according to the driving method of the second embodiment shown in FIG. 8, it is possible to obtain twice the signal intensity of the driving method of the first embodiment of FIG. 4, and double the charge accumulated in the capacitance. Can be.
（オフセット読み出し）
図９は、実施の形態２に係るタッチセンサシステムに設けられたセンサパネルの駆動方法を説明するための他のタイミングチャートである。
(Offset read)
FIG. 9 is another timing chart for explaining a driving method of the sensor panel provided in the touch sensor system according to the second embodiment.
図４または図８に示した態様によりドライブラインＤＬ１〜ＤＬＭを並列駆動する前に、図９に示すように、リセット時もサンプリング時も一定電圧ＶｒｅｆによりドライブラインＤＬ１〜ＤＬＭを駆動して、ドライブラインに信号を入れない状態にし、アナログ積分器６（図１及び図２）からオフセット出力値を読み出す。そして、アナログ積分器６から読み出したオフセット出力値をＡＤＣ８によりＡＤ変換する。次に、ＡＤＣ８によりＡＤ変換されたオフセット出力値を内積演算部９により計測し、このオフセット出力値をセンスラインＳＬ１〜ＳＬＬごとにＲＡＭ１０に格納する。
Before driving the drive lines DL1 to DLM in parallel according to the mode shown in FIG. 4 or FIG. 8, as shown in FIG. 9, the drive lines DL1 to DLM are driven by the constant voltage Vref at the time of resetting and sampling. The signal is not input to the line, and the offset output value is read from the analog integrator 6 (FIGS. 1 and 2). The offset output value read from the
（オフセット補償方法）
その後、図４または図８に示した態様によりドライブラインＤＬ１〜ＤＬＭを並列駆動して、静電容量列からの出力をアナログ積分器６に出力する。そして、ＡＤＣ８は、アナログ積分器６に出力された静電容量列からの出力をＡＤ変換して内積演算部９に供給する。次に、内積演算部９は、ＡＤＣ８により供給された静電容量列からの出力から、ＲＡＭ１０に格納されたオフセット出力値をセンスラインＳＬ１〜ＳＬＬごとに減算して、アナログ積分器６に設けられたリセットスイッチのフィードスルーによるオフセットをキャンセルする。
(Offset compensation method)
Thereafter, the drive lines DL <b> 1 to DLM are driven in parallel according to the mode shown in FIG. 4 or 8, and the output from the capacitance string is output to the
なお、リセット時もサンプリング時も一定電圧ＶｒｅｆによりドライブラインＤＬ１〜ＤＬＭを駆動して、アナログ積分器６からオフセット出力値を読み出し、ＡＤＣ８によりＡＤ変換したオフセット出力値を内積演算部９により計測する動作を複数回繰り返して複数個のオフセット出力値を計測し、この複数個のオフセット出力値を平均化することによりオフセットに含まれるノイズ成分を削減した平均オフセット出力値をＲＡＭ１０に格納するように構成してもよい。複数回の繰り返し回数は、例えば、６０Ｈｚの場合、１６回であり、２４０Ｈｚの場合、１００回に設定され得る。
Note that the drive lines DL1 to DLM are driven by the constant voltage Vref at the time of resetting and sampling, the offset output value is read from the
（実施の形態３）
（アナログ積分器のゲイン切り替え）
図１０は、実施の形態３に係るセンサパネルの駆動方法を説明するための図である。実施の形態１で前述した構成要素と同一の構成要素には同一の参照符号を付し、その詳細な説明は繰り返さない。
(Embodiment 3)
(Analog integrator gain switching)
FIG. 10 is a diagram for explaining a driving method of the sensor panel according to the third embodiment. The same components as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will not be repeated.
センサパネル２が４本のドライブラインＤｌ１〜ＤＬ４と４本のセンスラインＳＬ１〜ＳＬ４とを有しており、符号系列が、シルベスター法によって生成される４次のアダマール行列により構成される例を説明する。
An example in which the
アナログ積分器６Ａは、一方の入力が基準電圧Ｖｒｅｆに結合されたオペアンプと、このオペアンプの出力と他方の入力との間に配置された容量Ｃｉｎｔの積分容量と、この積分容量に対してそれぞれ並列に接続された３個の他の積分容量と、３個の他の積分容量のそれぞれとオペアンプの出力との間にそれぞれ設けられた３個のスイッチとを有している。
The
シルベスター法によって生成される４次のアダマール行列からなる符号系列の各要素の列方向に沿った総和は、１列目が「４」であり、２列目〜４列目が「０」である。従って、この符号系列の１列目の各要素によりドライブラインを駆動するときに、静電容量列からの出力の値は、２列目〜４列目により駆動する場合に比べて著しく大きくなってアナログ積分器６Ａの容量を超え、アナログ積分器６Ａが飽和するおそれがある。
The sum along the column direction of each element of the code sequence composed of the fourth-order Hadamard matrix generated by the Sylvester method is “4” in the first column and “0” in the second to fourth columns. . Therefore, when the drive line is driven by each element of the first column of this code sequence, the value of the output from the capacitance column is significantly larger than when driven by the second to fourth columns. The capacity of the
そこで、符号系列の各要素の列方向に沿った総和がアナログ積分器６Ａが飽和する程度に大きい列により、ドライブラインを駆動するときは、アナログ積分器６Ａの飽和を防止するように、アナログ積分器６Ａに設けられたスイッチをオフからオンに切り替える。
Therefore, when the drive line is driven by a column in which the sum of the elements of the code sequence along the column direction is large enough to saturate the
シルベスター法によって生成されるアダマール行列は、１列目の要素が必ずすべて＋１となり、列の要素の総和が他の列の総和よりも著しく大きくなり、アナログ積分器６Ａが飽和するおそれが生じるが、上記のようにアナログ積分器６Ａに設けられたスイッチをオフからオンに切り替えて、アナログ積分器６Ａのゲインを切り替えることにより、アナログ積分器の飽和を防止することができる。
In the Hadamard matrix generated by the Sylvester method, all the elements in the first column are always +1, and the sum of the elements in the column becomes significantly larger than the sum of the other columns, and the
以上のように実施の形態３によれば、符号系列の列方向に沿った各要素の総和の絶対値に応じて、アナログ積分器のゲインを切り替えるので、アナログ積分器の飽和を防止することができる。 As described above, according to the third embodiment, since the gain of the analog integrator is switched according to the absolute value of the sum of the elements along the column direction of the code sequence, saturation of the analog integrator can be prevented. it can.
（アナログ積分器ゲイン切り替えの内積演算部ゲイン切り替えによる補償）
内積演算部９は、ゲインを切り替え可能なアナログ積分器６Ａに出力された静電容量列からの出力をＡＤＣ８によりＡＤ変換したデジタル値と符号系列との内積演算に基づいて、各ドライブラインに対応する静電容量列の容量値を推定する。ここで、内積演算部９は、符号系列の列方向に沿った各要素の総和の絶対値に応じて、デジタル値の重み付けを切り替えて、アナログ積分器６Ａのゲインとデジタル値の重み付けによるゲインとの積が、符号系列の各列ごとに一定にする。
(Compensation by analog product gain switching inner product calculation unit gain switching)
The inner product calculation unit 9 corresponds to each drive line based on the inner product calculation of the digital value obtained by AD-converting the output from the capacitance string output to the
（実施の形態４）
（内積計算の複数駆動による分割）
図１１（ａ）及び（ｂ）は実施の形態４に係るセンサパネルを駆動するための符号系列を説明するための図である。
(Embodiment 4)
(Division of inner product calculation by multiple driving)
FIGS. 11A and 11B are diagrams for explaining a code sequence for driving the sensor panel according to the fourth embodiment.
図１１（ａ）には、シルベスター法によって生成される４次のアダマール行列により構成される符号系列が示されている。この符号系列は、図１０に示される符号系列と同様に、各要素の列方向に沿った総和は、１列目が「４」であり、２列目〜４列目が「０」である。従って、この符号系列の１列目の各要素によりドライブラインを駆動するときに、静電容量列からの出力の値は、２列目〜４列目により駆動する場合に比べて著しく大きくなってアナログ積分器６Ａの容量を超え、アナログ積分器６Ａが飽和するおそれがある。
FIG. 11A shows a code sequence composed of a fourth-order Hadamard matrix generated by the Sylvester method. In this code sequence, as in the code sequence shown in FIG. 10, the sum along the column direction of each element is “4” in the first column and “0” in the second to fourth columns. . Therefore, when the drive line is driven by each element of the first column of this code sequence, the value of the output from the capacitance column is significantly larger than when driven by the second to fourth columns. The capacity of the
そこで、図１１（ｂ）に示すように、符号系列の１列目の（１、１、１、１）を、（１、１、０、０）によって表される列と、（０、０、１、１）によって表される列との２列に分割することにより、４本のドライブラインの駆動を４回から５回にし、各要素の列方向に沿った総和「４」を「２」と「２」とに分割して、列方向に沿った総和の最大値を「４」がら「２」に低減して、アナログ積分器の飽和を防止する。 Therefore, as shown in FIG. 11 (b), (1, 1, 1, 1) in the first column of the code sequence is replaced with a column represented by (1, 1, 0, 0) and (0, 0 1 and 1), the four drive lines are driven four to five times, and the total “4” along the column direction of each element is “2”. ”And“ 2 ”, and the maximum value of the total sum along the column direction is reduced to“ 2 ”from“ 4 ”to prevent saturation of the analog integrator.
実施の形態４では、シルベスター法によって生成される４次のアダマール行列により構成される符号系列の例を示したが、本発明はこれに限定されない。４次以外の２ｎ次のアダマール行列により構成される符号系列に対して本発明を適用できるし、シルベスター法以外の方法により生成される任意の次数のアダマール行列により構成される符号系列に対しても本発明を適用することができる。
In
（実施の形態５）
（三角山型駆動方法）
図１２は、実施の形態５に係るセンサパネルを駆動するための符号系列を説明するための図である。
(Embodiment 5)
(Triangular drive method)
FIG. 12 is a diagram for explaining a code sequence for driving the sensor panel according to the fifth embodiment.
実施の形態５に係るセンサパネルは、Ｍ本のドライブラインとＬ本のセンスラインとの間に形成される静電容量列のそれぞれに対して、シルベスター法によって生成される２ｎ次（Ｍ＜２ｎ）のアダマール行列の各行に相当する＋１または−１によって構成されて互いに直交する符号長Ｎ＞Ｍの符号系列に基づいて、Ｍ本のドライブラインを並列に駆動する。図１２には、１６次のアダマール行列に基づくＭ（＝１３）本のドライブラインに対応した１３行×１６列の符号系列の例を示している。 The sensor panel according to the fifth embodiment has a 2 n order (M <) generated by the Sylvester method for each of the capacitance columns formed between the M drive lines and the L sense lines. 2 n ) M drive lines are driven in parallel based on code sequences of code length N> M, which are constituted by +1 or −1 corresponding to each row of the 2 n ) Hadamard matrix and are orthogonal to each other. FIG. 12 shows an example of a code sequence of 13 rows × 16 columns corresponding to M (= 13) drive lines based on a 16th-order Hadamard matrix.
図１３は、センサパネルを駆動する方法を示すグラフである。横軸は、図１２に示すＮ＝１６のアダマール行列の列方向に沿った位置を示している。縦軸は、このＮ＝１６のアダマール行列の列方向に沿った各要素の総和の絶対値を示している。 FIG. 13 is a graph showing a method for driving the sensor panel. The horizontal axis indicates the position along the column direction of the N = 16 Hadamard matrix shown in FIG. The vertical axis represents the absolute value of the sum of each element along the column direction of the N = 16 Hadamard matrix.
Ｎ＝１６のアダマール行列の第１列目は、要素がすべて１であるので、列方向に沿った位置（横軸）と列方向に沿った各要素の総和の絶対値（縦軸）との関係は、線形的に単調増加する線Ｌ１により表される。 In the first column of the N = 16 Hadamard matrix, all the elements are 1, so that the position along the column direction (horizontal axis) and the absolute value of the sum of each element along the column direction (vertical axis) The relationship is represented by a linearly monotonically increasing line L1.
Ｎ＝１６のアダマール行列の第９列目（（２（４−１）＋１）列目）は、第１行から第８行までがすべて１であり、第９行から第１６行までがすべて−１であるので、列方向に沿った位置（横軸）と列方向に沿った各要素の総和の絶対値（縦軸）との関係は、線形的に単調増加した後、線形的に単調減少して底辺長さ１６、高さ８の三角山型形状を形成する線Ｌ２によって表される。 The 9th column of the N = 16 Hadamard matrix (column (2 (4-1) +1)) is all 1 from the 1st row to the 8th row, and all from the 9th row to the 16th row. Since −1, the relationship between the position along the column direction (horizontal axis) and the absolute value of the sum of the elements along the column direction (vertical axis) increases linearly and monotonically. It is represented by a line L2 that decreases to form a triangular mountain shape with a base length of 16 and a height of 8.
Ｎ＝１６のアダマール行列の第５列目（（２４−１−２４−２＋１）列目）は、第１行から第４行までがすべて１であり、第５行から第８行までがすべて−１であり、第９行から第１２行までがすべて１であり、第１３行から第１６行までがすべて−１である。従って、列方向に沿った位置（横軸）と列方向に沿った各要素の総和の絶対値（縦軸）との関係は、底辺長さ８、高さ４の三角山型形状を２個形成する線Ｌ３によって表される。第１３列目（（２４−１＋２４−２＋１）列目）も、第１行から第４行までがすべて１であり、第５行から第８行までがすべて−１であり、第９行から第１２行までがすべて−１であり、第１３行から第１６行までがすべて１であるので、同様に、三角山型形状を２個形成する線Ｌ３によって表される。 The fifth column ((2 4-1 -2 4-2 +1) column) of the N = 16 Hadamard matrix is all 1 from the first row to the fourth row, and the fifth row to the eighth row. All of the above are -1, all of the ninth to twelfth lines are 1, and all of the thirteenth to sixteenth lines are -1. Therefore, the relationship between the position along the column direction (horizontal axis) and the absolute value (vertical axis) of the sum of each element along the column direction is two triangular mountain shapes with a base length of 8 and a height of 4. It is represented by the line L3 to be formed. The 13th column (the (2 4-1 +2 4-2 +1) column) is also all 1 from the first row to the fourth row, and all -1 from the fifth row to the eighth row, Since the ninth to twelfth rows are all -1 and the thirteenth to sixteenth rows are all 1, it is similarly represented by a line L3 that forms two triangular mountain shapes.
第３列、第７列、第１１列、及び第１５列は、底辺長さ４、高さ２の三角山型形状を４個形成する線Ｌ４によって表される。第２列、第４列、第６列、第８列、第１０列、第１２列、第１４列、及び第１６列は、底辺の長さ２、高さ１の三角山型形状を８個形成する線Ｌ５により表される。 The third column, the seventh column, the eleventh column, and the fifteenth column are represented by a line L4 that forms four triangular mountain shapes having a base length of 4 and a height of 2. The second column, the fourth column, the sixth column, the eighth column, the tenth column, the twelfth column, the fourteenth column, and the sixteenth column have a triangular mountain shape with a base length of 2 and a height of 8 It is represented by a line L5 that is formed individually.
ここで、閾値Ｎｕｍを、符号系列の列方向に沿った各要素の総和の絶対値がこれを超えると、アナログ積分器６（図１）が飽和する値であるとする。図１２及び図１３に示す例では、Ｎｕｍ＝３であるとする。そして、ドライブライン数Ｍ＝１３であるとする。 Here, it is assumed that the threshold Num is a value at which the analog integrator 6 (FIG. 1) is saturated when the absolute value of the sum of the elements along the column direction of the code sequence exceeds this value. In the example shown in FIGS. 12 and 13, it is assumed that Num = 3. Assume that the drive line number M = 13.
線Ｌ５に対応する第２列、第４列、第６列、第８列、第１０列、第１２列、第１４列、及び第１６列、並びに、線Ｌ４に対応する第３列、第７列、第１１列、及び第１５列は、図１３に示すように、いずれも、閾値Ｎｕｍ＝３を超えないので、Ｍ＝１３本のドライブラインを同時駆動しても、アナログ積分器６は飽和しない。
The second column, the fourth column, the sixth column, the eighth column, the tenth column, the twelfth column, the fourteenth column and the sixteenth column corresponding to the line L5, and the third column corresponding to the line L4, the second column As shown in FIG. 13, the seventh column, the eleventh column, and the fifteenth column do not exceed the threshold value Num = 3. Therefore, even if M = 13 drive lines are driven simultaneously, the
線Ｌ１に対応する第１列は、閾値Ｎｕｍ＝３を超えるので、閾値Ｎｕｍ＝３に基づいて、ドライブラインの１番目から順番に３本のドライブラインずつ４回駆動した後、ドライブラインＤＬ１３を駆動するように第１列を分割して駆動すると、アナログ積分器６は飽和しない。
Since the first column corresponding to the line L1 exceeds the threshold value Num = 3, the drive line DL13 is driven four times by three drive lines in order from the first drive line based on the threshold value Num = 3. When the first column is divided and driven so as to be driven, the
一般的には、ドライブラインの１番目からＮｕｍ×［Ｍ／Ｎｕｍ］番目までをＮｕｍ個ずつ駆動することを［Ｍ／Ｎｕｍ］回繰り返した後、残りの（Ｍ／Ｎｕｍ）の余りの個数を並列駆動する。ここで、［ｘ］：ｘの整数部であり、後述する説明においても同様である。 In general, after driving Num from the first drive line to the Num × [M / Num] th by [M / Num] times, the remaining number of remaining (M / Num) is calculated. Drive in parallel. Here, [x] is an integer part of x, and the same applies in the description to be described later.
線Ｌ２に対応する第９列は、閾値Ｎｕｍ＝３を超える。線Ｌ２に対応する第９列は、まず、ドライブラインの第２行目から第１３行目までを符号系列の対応箇所により並列に駆動した後、ドライブラインの１行目を駆動する。 The ninth column corresponding to the line L2 exceeds the threshold Num = 3. In the ninth column corresponding to the line L2, first, the second to thirteenth rows of the drive line are driven in parallel by corresponding portions of the code series, and then the first row of the drive line is driven.
一般的には、ドライブラインの（２ｎ−１−（Ｍ−２ｎ−１））行目＝（２ｎ−Ｍ）行目に基づく行からＭ行目までを並列に駆動した後、ドライブラインの１行目から（２ｎ−１−（Ｍ−２ｎ−１））行目＝（２ｎ−Ｍ）行目までを、Ｎｕｍ個ずつ駆動することを［（２ｎ−１−（Ｍ−２ｎ−１）−１）行目に基づく行／Ｎｕｍ］回繰り返した後、残りの（（２ｎ−１−（Ｍ−２ｎ−１）−１）行目に基づく行／Ｎｕｍ）の余りの個数を並列駆動する。 In general, the drive line is driven in parallel from the (2 n-1 − (M−2 n−1 )) line = (2 n −M) line to the M line in the drive line. Num driving from the first line of the line to the (2 n-1 − (M−2 n−1 )) line = (2 n −M) line [(2 n−1 − ( M-2 n-1 ) -1) line / Num based on the line], and then the remaining ((2 n-1- (M-2 n-1 ) -1) line / Num) ) Are driven in parallel.
実施の形態５で示す例では、ｎ＝４、Ｍ＝１３であるから、（２ｎ−１−（Ｍ−２ｎ−１））行目＝３行目であるが、３行目から１３行目までを並列駆動しても、符号系列の列方向の総和は＋１であり、閾値Ｎｕｍ＝３よりも２小さい。従って、２行目から１３行目までを並列駆動しても、符号系列の列方向の総和は＋２であり、閾値Ｎｕｍ＝３よりも、まだ小さい。このため、（２ｎ−１−（Ｍ−２ｎ−１））行目は３行目であるが、閾値Ｎｕｍの値を考慮し、（２ｎ−１−（Ｍ−２ｎ−１））行目＝３行目に基づく行として２行目を選択し、２行目から１３行目までを並列駆動する。 In the example shown in the fifth embodiment, since n = 4 and M = 13, the (2 n-1 − (M−2 n−1 )) line = the 3rd line, but the 3rd to 13th lines. Even in parallel driving up to the row, the sum in the column direction of the code sequence is +1, which is 2 smaller than the threshold Num = 3. Therefore, even if the second to thirteenth rows are driven in parallel, the sum of the code sequences in the column direction is +2, which is still smaller than the threshold Num = 3. For this reason, the (2 n-1- (M-2 n-1 )) line is the third line, but considering the value of the threshold Num, (2 n-1- (M-2 n-1 )) ) Row = Select the second row as a row based on the third row, and drive the second to thirteenth rows in parallel.
線Ｌ３に対応する第５列及び第１３列は、閾値Ｎｕｍ＝３を超える。線Ｌ３に対応する第５列及び第１３列は、まず、ドライブラインの１行目から８行目までを同時に並列駆動する。そして、ドライブラインの１０行目から１３行目までを駆動する。次に、ドライブラインの９本目を駆動する。 The fifth column and the thirteenth column corresponding to the line L3 exceed the threshold Num = 3. In the fifth and thirteenth columns corresponding to the line L3, first, the first to eighth rows of the drive line are simultaneously driven in parallel. Then, the 10th to 13th rows of the drive line are driven. Next, the ninth drive line is driven.
一般的には、まず、ドライブラインの１行目から（２ｎ−１）行目までを同時並列に駆動する。そして、ドライブラインの（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））行目に基づく行からＭ行目までを並列に駆動する。次に、ドライブラインの（２ｎ−１＋１）行目から（（（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））に基づく行）−１）行目までを、Ｎｕｍ個ずつ駆動することを［（（（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））に基づく行））−（２ｎ−１＋１）／Ｎｕｍ］回繰り返した後、残りの（（（（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））に基づく行））−（２ｎ−１＋１）／Ｎｕｍ）の余りの個数を並列駆動する。 In general, first, the drive line from the first line to the (2 n-1 ) th line is driven simultaneously in parallel. Then, the drive line is driven in parallel from the line based on the ((2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 ))) line of the drive line. Next, from the (2 n−1 +1) th row of the drive line ((((2 n−1 +2 n−2 ) − (M− (2 n−1 +2 n−2 ))) based row) − 1) Drive up to the Num number of rows by [((((2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 ))) based rows))- After (2 n-1 +1) / Num] iterations, the remaining rows based on ((((((2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 )))) ))-(2 n-1 +1) / Num) is driven in parallel.
実施の形態５で示す例では、ｎ＝４、Ｍ＝１３であるから、（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））行目＝１１行目であるが、１１行目から１３行目までを並列駆動しても、符号系列の列方向の総和は＋１であり、閾値Ｎｕｍ＝３よりも２小さい。従って、１０行目から１３行目までを並列駆動しても、符号系列の列方向の総和は＋２であり、閾値Ｎｕｍ＝３よりも、まだ小さい。このため、（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））行目＝１１行目であるが、閾値Ｎｕｍの値を考慮し、（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））行目＝１１行目に基づく行として１０行目を選択し、１０行目から１３行目までを並列駆動する。 In the example shown in the fifth embodiment, since n = 4 and M = 13, the ((2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 ))) line = Although the 11th row, even if the 11th to 13th rows are driven in parallel, the sum of the code sequences in the column direction is +1, which is 2 smaller than the threshold Num = 3. Therefore, even if the 10th to 13th rows are driven in parallel, the sum of the code sequences in the column direction is +2, which is still smaller than the threshold Num = 3. For this reason, the ((2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 ))) line = 11th line, but considering the value of the threshold Num, (( 2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 ))) line = 10th line is selected as a line based on the 11th line, and from the 10th line to the 13th line Are driven in parallel.
次に、ドライブライン数Ｍが１２以下の場合のセンサパネル駆動方法を説明する。まず、８＜Ｍ≦１２の場合を説明する。線Ｌ１及び線Ｌ２の駆動方法は、前述した駆動方法と同じである。線Ｌ３の場合は、まず、ドライブラインの１行目から（２ｎ−１）行目までを同時並列に駆動する。そして、ドライブラインの（２ｎ−１）＋１行目から（２ｎ−１）＋Ｎｕｍ×［（Ｍ−（２ｎ−１））／Ｎｕｍ］番目までをＮｕｍ個ずつ駆動することを［（Ｍ−（２ｎ−１））／Ｎｕｍ］回繰り返した後、残りの（（Ｍ−（２ｎ−１））／Ｎｕｍ）の余りの個数を並列駆動する。 Next, a sensor panel driving method when the drive line number M is 12 or less will be described. First, the case of 8 <M ≦ 12 will be described. The driving method of the lines L1 and L2 is the same as the driving method described above. In the case of the line L3, first, the drive line from the first row to the (2 n-1 ) th row is driven simultaneously in parallel. The driveline (2 n-1) +1 row (2 n-1) + Num × [(M- (2 n-1)) / Num] th to drive Num pieces by up to [(M -(2 n-1 )) / Num] iterations, the remaining ((M- (2 n-1 )) / Num) remaining numbers are driven in parallel.
次に、４＜Ｍ≦８の場合を説明する。線Ｌ１の駆動方法は、前述した線Ｌ１の駆動方法と同じである。線Ｌ２の駆動方法は、前述した線Ｌ１の駆動方法と同じである。線Ｌ３の駆動方法は、前述したドライブライン数Ｍ＝１３の場合の線Ｌ２の駆動方法と同じである。 Next, the case of 4 <M ≦ 8 will be described. The driving method of the line L1 is the same as the driving method of the line L1 described above. The driving method of the line L2 is the same as the driving method of the line L1 described above. The driving method of the line L3 is the same as the driving method of the line L2 when the number of drive lines M = 13 described above.
Ｍ≦４の場合は、線Ｌ１の駆動方法は前述した線Ｌ１の駆動方法と同じであり、線Ｌ２及び線Ｌ３の駆動方法も、前述した線Ｌ１の駆動方法と同じである。 In the case of M ≦ 4, the driving method of the line L1 is the same as the driving method of the line L1, and the driving method of the lines L2 and L3 is also the same as the driving method of the line L1.
ここで、閾値Ｎｕｍ＝１となった場合のセンサパネル駆動方法を説明する。ドライブライン数Ｍ＝１３とする。線Ｌ１、線Ｌ２、及び線Ｌ３の駆動方法は、前述した閾値Ｎｕｍ＝３の場合の駆動方法と同じである。線Ｌ４の場合は、まず、ドライブラインの１行目から（２ｎ−１＋２ｎ−２）行目までを同時並列に駆動する。そして、ドライブラインの（２ｎ−１＋２ｎ−２）＋１番目から（２ｎ−１＋２ｎ−２）＋Ｎｕｍ×［（Ｍ−（２ｎ−１＋２ｎ−２））／Ｎｕｍ］番目までをＮｕｍ個ずつ駆動することを［（Ｍ−（２ｎ−１＋２ｎ−２））／Ｎｕｍ］回繰り返した後、残りの（（Ｍ−（２ｎ−１＋２ｎ−２））／Ｎｕｍ）の余りの個数を並列駆動する。 Here, a sensor panel driving method when the threshold value Num = 1 is described. The drive line number M = 13. The driving method of the line L1, the line L2, and the line L3 is the same as the driving method when the threshold value Num = 3 described above. In the case of the line L4, first, the drive line from the first line to the (2 n-1 +2 n-2 ) line is driven simultaneously in parallel. Then, from the (2 n-1 +2 n-2 ) + 1th to (2 n-1 +2 n-2 ) + Num × [(M− (2 n−1 +2 n−2 )) / Num] th of the drive line Is repeated [(M− (2 n−1 +2 n− 2 )) / Num] times, and then the remaining ((M− (2 n−1 +2 n−2 )) / Num is driven. ) Are driven in parallel.
２ｎ次（Ｍ＜２ｎ）のアダマール行列の次数が増大して、ｎ＞４となったときも前述した駆動方法と同様の方法により駆動すればよい。 When the order of the 2 n -th order (M <2 n ) Hadamard matrix increases and n> 4, the driving method may be the same as that described above.
なお、符号系列の列方向に沿った位置と、列方向に沿った各要素の総和の絶対値との関係が図１３に示す関係になっていない場合でも、符号系列の行の順番を入れ替えることにより、符号系列の列方向に沿った位置と、列方向に沿った各要素の総和の絶対値とが図１３に示す関係を有するシルベスター法によって生成される２ｎ次（Ｍ＜２ｎ）のアダマール行列とすることができるときは、当該符号系列の行の順番を入れ替えて、上記駆動方法を実施するように構成してもよい。 Note that even if the relationship between the position along the column direction of the code sequence and the absolute value of the sum of the elements along the column direction is not the relationship shown in FIG. 13, the order of the rows of the code sequence is changed. Thus, the position of the code sequence along the column direction and the absolute value of the sum of the elements along the column direction are 2 n order (M <2 n ) generated by the Sylvester method having the relationship shown in FIG. When the Hadamard matrix can be obtained, the above driving method may be implemented by changing the order of the rows of the code sequence.
なお、前述した実施の形態１〜５では、直交符号系列によりドライブラインを並列に駆動する例を示したが、本発明はこれに限定されない。Ｍ系列に基づく符号系列によりドライブラインを駆動してもよい。 In the first to fifth embodiments described above, an example in which drive lines are driven in parallel by orthogonal code sequences has been described, but the present invention is not limited to this. The drive line may be driven by a code sequence based on the M sequence.
図１４の（ａ）は、実施の形態に係るＭ系列に基づく符号系列を説明するための図である。Ｍ系列に基づく符号系列ｄ１＝（ｄ１１、ｄ１２、…、ｄ１Ｎ）、ｄ２＝（ｄ２１、ｄ２２、…、ｄ２Ｎ）、…、ｄＭ＝（ｄＭ１、ｄＭ２、…、ｄＭＮ）は、１番目からＭ番目までのドライブラインを並列駆動し、それぞれ、１または−１の要素を有しているものとし、Ｍ系列に基づく符号系列ｄ１、ｄ２、…、ｄＭは、長さＮ（＝２ｎ−１）のＭ系列を巡回シフトした系列とすると、図１４の（式８）に示す条件を満足する。 (A) of FIG. 14 is a figure for demonstrating the code sequence based on the M series which concerns on embodiment. Code sequence d 1 = (d 11 , d 12 ,..., D 1N ), d 2 = (d 21 , d 22 ,..., D 2N ),..., DM = (d M1 , d M2 ,. , D MN ) drive the first to M-th drive lines in parallel and have 1 or −1 elements, respectively, and code sequences d 1 , d 2 ,. If dM is a sequence obtained by cyclically shifting an M sequence having a length N (= 2 n −1), the condition shown in (Equation 8) in FIG. 14 is satisfied.
「Ｍ系列」は、二進擬似乱数列の一種であり、１と−１（または１と０）の２値のみから構成される。Ｍ系列の１周期の長さは、２ｎ−１である。長さ＝２３−１＝７のＭ系列の例としては、「１、−１、−１、１、１、１、−１」が挙げられる。長さ＝２４−１＝１５のＭ系列の例としては、「１、−１、−１、−１、１、１、１、１、−１、１、−１、１、１、−１、−１」が挙げられる。 The “M sequence” is a kind of binary pseudorandom number sequence, and is composed of only binary values of 1 and −1 (or 1 and 0). The length of one period of the M sequence is 2 n −1. Examples of the M series of length = 2 3 −1 = 7 include “1, −1, −1, 1, 1, 1, −1”. As an example of an M sequence of length = 2 4 −1 = 15, “1, −1, −1, −1, 1, 1, 1, 1, −1, 1, −1, 1, 1, − 1, -1 ".
図１４の（ｂ）は、Ｍ系列に基づく符号系列の具体例を示す図である。Ｍ系列に基づく符号系列ＭＣＳは、１３行×１５列の符号系列である。符号系列ＭＣＳの１行目は、長さ＝１５のＭ系列「１、−１、−１、−１、１、１、１、１、−１、１、−１、１、１、−１、−１」である。符号系列ＭＣＳの２行目は、１行目のＭ系列を左に１桁巡回シフトしたＭ系列であり、符号系列ＭＣＳの３行目は、２行目のＭ系列を左に１桁巡回シフトしたＭ系列である。以下同様に、符号系列ＭＣＳのｋ行目は、ｋ−１行目のＭ系列を左に１桁巡回シフトしたＭ系列である（２≦ｋ≦１３）。 FIG. 14B is a diagram illustrating a specific example of a code sequence based on the M sequence. The code sequence MCS based on the M sequence is a code sequence of 13 rows × 15 columns. The first line of the code sequence MCS is an M sequence “1, −1, −1, −1, 1, 1, 1, 1, −1, 1, −1, 1, 1, −1 of length = 15. -1 ". The second row of the code sequence MCS is an M sequence obtained by cyclically shifting the M sequence of the first row to the left by one digit, and the third row of the code sequence MCS is cyclically shifted by one digit to the left of the M sequence of the second row. M series. Similarly, the kth row of the code sequence MCS is an M sequence obtained by cyclically shifting the M sequence of the (k−1) th row to the left by one digit (2 ≦ k ≦ 13).
（実施の形態６）
（タッチセンサシステムを搭載した電子機器）
図１５は、タッチセンサシステム１を搭載した携帯電話機１２の構成を示す機能ブロック図である。携帯電話機（電子機器）１２は、ＣＰＵ１５と、ＲＡＭ１７と、ＲＯＭ１６と、カメラ２１と、マイクロフォン１８と、スピーカ１９と、操作キー２０と、表示パネル１３と、表示制御回路１４と、タッチセンサシステム１とを備えている。各構成要素は、相互にデータバスによって接続されている。
(Embodiment 6)
(Electronic device with touch sensor system)
FIG. 15 is a functional block diagram showing the configuration of the
ＣＰＵ１５は、携帯電話機１２の動作を制御する。ＣＰＵ１５は、たとえばＲＯＭ１６に格納されたプログラムを実行する。操作キー２０は、携帯電話機１２のユーザによる指示の入力を受ける。ＲＡＭ１７は、ＣＰＵ１５によるプログラムの実行により生成されたデータ、または操作キー２０を介して入力されたデータを揮発的に格納する。ＲＯＭ１６は、データを不揮発的に格納する。
The
また、ＲＯＭ１６は、ＥＰＲＯＭ（Erasable Programmable Read-Only Memory）やフラッシュメモリなどの書込みおよび消去が可能なＲＯＭである。なお、図１４には示していないが、携帯電話機１２が、他の電子機器に有線により接続するためのインターフェイス（ＩＦ）を備える構成としてもよい。
The
カメラ２１は、ユーザの操作キー２０の操作に応じて、被写体を撮影する。なお、撮影された被写体の画像データは、ＲＡＭ１７や外部メモリ（たとえば、メモリカード）に格納される。マイクロフォン１８は、ユーザの音声の入力を受付ける。携帯電話機１２は、当該入力された音声（アナログデータ）をデジタル化する。そして、携帯電話機１２は、通信相手（たとえば、他の携帯電話機）にデジタル化した音声を送る。スピーカ１９は、たとえば、ＲＡＭ１７に記憶された音楽データなどに基づく音を出力する。
The
タッチセンサシステム１は、センサパネル２と集積回路３とを有している。ＣＰＵ１５は、タッチセンサシステム１の動作を制御する。ＣＰＵ１５は、例えばＲＯＭ１６に記憶されたプログラムを実行する。ＲＡＭ１７は、ＣＰＵ１５によるプログラムの実行により生成されたデータを揮発的に格納する。ＲＯＭ１６は、データを不揮発的に格納する。
The
表示パネル１３は、表示制御回路１４により、ＲＯＭ１６、ＲＡＭ１７に格納されている画像を表示する。表示パネル１３は、センサパネル２に重ねられているか、センサパネル２を内蔵している。
The
（実施の形態７）
（タッチセンサシステム１ａの構成）
図１６は、実施の形態７に係るタッチセンサシステム１０１ａの構成を示すブロック図である。図１７は、タッチセンサシステム１０１ａに設けられたセンサパネル１０３の構成を示す模式図である。
(Embodiment 7)
(Configuration of touch sensor system 1a)
FIG. 16 is a block diagram illustrating a configuration of a
タッチセンサシステム１０１ａは、センサパネル１０３と静電容量値分布検出回路１０２とを備えている。センサパネル１０３は、水平方向に沿って互いに平行に配置された信号線ＨＬ１〜ＨＬＭ（第１信号線）と、垂直方向に沿って互いに平行に配置された信号線ＶＬ１〜ＶＬＭ（第２信号線）と、信号線ＨＬ１〜ＨＬＭと信号線ＶＬ１〜ＶＬＭとの交点にそれぞれ形成される静電容量Ｃ１１〜ＣＭＭとを備えている。センサパネル１０３は、入力用ペンを把持した手を着くことができる広さを有していることが好ましいが、スマートフォンに使用される大きさであってもよい。
The
静電容量値分布検出回路１０２は、駆動部１０５を備えている。駆動部１０５は、符号系列に基づいてドライブラインＤＬ１〜ＤＬＭに電圧を印加する。静電容量値分布検出回路１０２には、センスアンプ１０６が設けられている。センスアンプ１０６は、各静電容量に対応する電荷の線形和を、センスラインＳＬ１〜ＳＬＭを通して読み出して、ＡＤ変換器１０８に供給する。
The capacitance value
静電容量値分布検出回路１０２は、マルチプレクサ１０４を有している。図１８は、センサパネル１０３に接続された信号線ＨＬ１〜ＨＬＭ、ＶＬ１〜ＶＬＭと駆動部１０５に接続されたドライブラインＤＬ１〜ＤＬＭ及びセンスアンプ１０６に接続されたセンスラインＳＬ１〜ＳＬＭとの接続切替回路の構成を示す回路図である。
The capacitance value
マルチプレクサ１０４は、信号線ＨＬ１〜ＨＬＭを駆動部１０５のドライブラインＤＬ１〜ＤＬＭに接続し、信号線ＶＬ１〜ＶＬＭをセンスアンプ１０６のセンスラインＳＬ１〜ＳＬＭに接続する第１接続状態と、信号線ＨＬ１〜ＨＬＭをセンスアンプ１０６のセンスラインＳＬ１〜ＳＬＭに接続し、信号線ＶＬ１〜ＶＬＭを駆動部１０５のドライブラインＤＬ１〜ＤＬＭに接続する第２接続状態とを切替える。
The
図１９は、タッチセンサシステム１０１ａの静電容量分布検出回路１０２に設けられたマルチプレクサ１０４の構成を示す回路図である。マルチプレクサ１０４は、直列に接続された４個のＣＭＯＳスイッチＳＷ１〜ＳＷ４を有している。タイミングジェネレータ１０７からの制御ラインＣＬは、ＣＭＯＳスイッチＳＷ１のＣＭＯＳスイッチＳＷ２と反対側の一端と、ＣＭＯＳスイッチＳＷ２とＣＭＯＳスイッチＳＷ３との間と、ＣＭＯＳスイッチＳＷ４のＣＭＯＳスイッチＳＷ３と反対側の一端と、反転器ｉｎｖの入力とに接続されている。反転器ｉｎｖの出力は、ＣＭＯＳスイッチＳＷ１とＣＭＯＳスイッチＳＷ２との間と、ＣＭＯＳスイッチＳＷ３とＣＭＯＳスイッチＳＷ４との間とに接続されている。信号線ＨＬ１〜ＨＬＭは、ＣＭＯＳスイッチＳＷ１・ＳＷ２に接続されている。信号線ＶＬ１〜ＶＬＭは、ＣＭＯＳスイッチＳＷ３・ＳＷ４に接続されている。ドライブラインＤＬ１〜ＤＬＭは、ＣＭＯＳスイッチＳＷ１・ＳＷ４に接続されている。センスラインＳＬ１〜ＳＬＭは、ＣＭＯＳスイッチＳＷ２・ＳＷ３に接続されている。
FIG. 19 is a circuit diagram showing a configuration of the
制御線ＣＬの信号をＬｏｗにすると、信号線ＨＬ１〜ＨＬＭは、ドライブラインＤＬ１〜ＤＬＭにつながり、信号線ＶＬ１〜ＶＬＭは、センスラインＳＬ１〜ＳＬＭにつながる。制御線ＣＬの信号をＨｉｇｈにすると、信号線ＨＬ１〜ＨＬＭは、センスラインＳＬ１〜ＳＬＭにつながり、信号線ＶＬ１〜ＶＬＭは、ドライブラインＤＬ１〜ＤＬＭにつながる。 When the signal of the control line CL is set to Low, the signal lines HL1 to HLM are connected to the drive lines DL1 to DLM, and the signal lines VL1 to VLM are connected to the sense lines SL1 to SLM. When the signal of the control line CL is set to High, the signal lines HL1 to HLM are connected to the sense lines SL1 to SLM, and the signal lines VL1 to VLM are connected to the drive lines DL1 to DLM.
ＡＤ変換器１０８は、センスラインＳＬ１〜ＳＬＭを通して読み出した各静電容量に対応する電荷の線形和をＡＤ変換して容量分布計算部１０９に供給する。
The
容量分布計算部１０９は、実施の形態１〜実施の形態５と同様に、ＡＤ変換器１０８から供給された各静電容量に対応する電荷の線形和と符号系列とに基づいて、センサパネル１０３上の静電容量分布を計算してタッチ認識部１１０に供給する。タッチ認識部１１０は、容量分布計算部１０９から供給された静電容量分布に基づいて、センサパネル１０３上のタッチされた位置を認識する。
Similar to the first to fifth embodiments, the capacitance
センスアンプ１０６、ＡＤ変換器１０８、及び容量分布計算部１０９は、図１に示す推定部５に対応する。
The
静電容量値分布検出回路１０２は、タイミングジェネレータ１０７を有している。タイミングジェネレータ１０７は、駆動部１０５の動作を規定する信号と、センスアンプ１０６の動作を規定する信号と、ＡＤ変換器１０８の動作を規定する信号とを生成して、駆動部１０５、センスアンプ１０６、及びＡＤ変換器１０８に供給する。
The capacitance value
（タッチセンサシステム１０１ａの動作）
図２０の（ａ）（ｂ）は、タッチセンサシステム１０１ａの動作方法を説明するための模式図である。図２９を参照して前述したように、ファントムノイズＮＺが、お手付き領域ＨＤＲにセンスラインＳＬ１〜ＳＬＭに沿って外接する外接ラインＬ１・Ｌ２の間であって、お手付き領域ＨＤＲの外側に発生するという問題がある。しかしながら、図２０の（ａ）に示すように、お手付き領域ＨＤＲと重ならないセンスライン上、即ち、外接ラインＬ１・Ｌ２の外側に存在するペン入力位置Ｐに入力されたペン信号は、ペン入力位置Ｐを通るセンスライン上にファントムノイズＮＺが発生しないので、ファントムノイズＮＺによるＳＮＲの劣化が無く、検出可能である。
(Operation of
20A and 20B are schematic diagrams for explaining an operation method of the
従って、お手付き領域ＨＤＲとペン入力位置Ｐとが、図２９に示す位置関係にあるときは、ドライブラインＤＬ１〜ＤＬＭとセンスラインＳＬ１〜ＳＬＭとを入れ替えて、図２０の（ｂ）に示すように、水平方向の信号線ＨＬ１〜ＨＬＭをドライブラインＤＬ１〜ＤＬＭとして機能させ、垂直方向の信号線ＶＬ１〜ＶＬＭをセンスラインＳＬ１〜ＳＬＭとして機能させ、外接ラインＬ３・Ｌ４の外側の信号を検出するように構成すると、ペン入力位置Ｐへのペン信号の検出が可能となる。 Therefore, when the hand-held region HDR and the pen input position P are in the positional relationship shown in FIG. 29, the drive lines DL1 to DLM and the sense lines SL1 to SLM are exchanged as shown in FIG. The horizontal signal lines HL1 to HLM function as drive lines DL1 to DLM, and the vertical signal lines VL1 to VLM function as sense lines SL1 to SLM to detect signals outside the circumscribed lines L3 and L4. With this configuration, the pen signal to the pen input position P can be detected.
従って、例えば、信号線ＨＬ１〜ＨＬＭを駆動部１０５のドライブラインＤＬ１〜ＤＬＭに接続し、信号線ＶＬ１〜ＶＬＭをセンスアンプ１０６のセンスラインＳＬ１〜ＳＬＭに接続する第１接続状態（図２０の（ｂ））と、信号線ＨＬ１〜ＨＬＭをセンスアンプ１０６のセンスラインＳＬ１〜ＳＬＭに接続し、信号線ＶＬ１〜ＶＬＭを駆動部１０５のドライブラインＤＬ１〜ＤＬＭに接続する第２接続状態（図２９）とを、１フレームごとに交互に、マルチプレクサ１０４により切替えれば、お手付き領域ＨＤＲによりファントムノイズＮＺが発生しても、第１接続状態と第２接続状態とのいずれか一方のタイミングでペン信号の検出が可能となる。他方のタイミングでファントムノイズＮＺがのるため、ペン信号のＳＮＲとしては半分になるが、第１接続状態と第２接続状態とを交互に切替えれば、お手付き領域ＨＤＲによりファントムノイズＮＺが発生してもペン信号の検出が可能となる。
Therefore, for example, the signal lines HL1 to HLM are connected to the drive lines DL1 to DLM of the
したがって、例えば、タッチセンサシステム１０１ａは、第１時刻において、信号線ＨＬ１〜ＨＬＭを駆動して静電容量に対応する電荷を信号線ＶＬ１〜ＶＬＭから出力させ（第１信号線駆動工程）、そして、第１時刻よりも後の第２時刻において、信号線ＨＬ１〜ＨＬＭ及び信号線ＶＬ１〜ＶＬＭの接続をマルチプレクサ１０４により切替制御し（切替工程）、次に、第２時刻以降の第３時刻において、信号線ＶＬ１〜ＶＬＭを駆動して静電容量に対応する電荷を信号線ＨＬ１〜ＨＬＭから出力させる（第２信号線駆動工程）。
Therefore, for example, at the first time, the
容量分布計算部１０９は、お手付き領域ＨＤＲに外接する長方形の中に配置された静電容量からセンスラインを通って読み出される信号は採用しないように構成されている。お手付き領域ＨＤＲは、入力用導電性ペンを把持した手がタッチパネル上に着いた領域であり、図示しない画像認識手段により認識するように構成することができる。また、お手付き領域ＨＤＲは、タッチセンサシステム１０１ａのユーザが定義するように構成してもよい。
The capacitance
また、ペン入力によるお手付き領域ＨＤＲが発生しないスマートフォンにおいても、上記と同様に、ドライブラインとセンスラインとの切替を行うと、検出すべき指タッチの信号は、いずれの駆動状態でも発生するが、ファントムノイズによる誤信号は、ドライブラインとセンスラインとの切替により発生場所が異なるため、除去可能になる。 In addition, even in a smartphone in which a hand-held region HDR by pen input does not occur, when switching between a drive line and a sense line as described above, a finger touch signal to be detected is generated in any driving state. An error signal due to phantom noise can be removed because the generation location differs depending on the switching between the drive line and the sense line.
図２１の（ａ）（ｂ）は、タッチセンサシステム１０１ａの他の動作方法を説明するための模式図である。図２１の（ａ）に示すように、垂直信号線ＶＬ１〜ＶＬＭをドライブラインＤＬ１〜ＤＬＭに接続して駆動し、水平信号線ＨＬ１〜ＨＬＭをセンスラインＳＬ１〜ＳＬＭに接続すると、指をタッチした指タッチ領域ＦＲに水平方向に沿って外接する外接ラインＬ５・Ｌ６の間であって指タッチ領域ＦＲの外側に発生するファントムノイズＮＺが指タッチ領域ＦＲに対応する信号とともにセンスラインを通して読み出される。そして、図２１の（ｂ）に示すように、水平信号線ＨＬ１〜ＨＬＭをドライブラインＤＬ１〜ＤＬＭに接続して駆動し、垂直信号線ＶＬ１〜ＶＬＭをセンスラインＳＬ１〜ＳＬＭに接続すると、指タッチ領域ＦＲに垂直方向に沿って外接する外接ラインＬ７・Ｌ８の間に発生するファントムノイズＮＺが指タッチ領域ＦＲに対応する信号とともにセンスラインを通して読み出される。
FIGS. 21A and 21B are schematic diagrams for explaining another operation method of the
図２１の（ａ）に示す外接ラインＬ５・Ｌ６の間のファントムノイズＮＺと、図２１の（ｂ）に示す外接ラインＬ７・Ｌ８の間のファントムノイズとは、互いに無関係にランダムに発生するので、図２１の（ａ）に示すセンスラインを通して読み出した外接ラインＬ５・Ｌ６の間のファントムノイズＮＺ及び指タッチ領域ＦＲに対応する信号と、図２１の（ｂ）に示すセンスラインを通して読み出した外接ラインＬ７・Ｌ８の間のファントムノイズＮＺ及び指タッチ領域ＦＲに対応する信号とのＡＮＤ操作を行うと、外接ラインＬ５・Ｌ６の間のファントムノイズＮＺと、外接ラインＬ７・Ｌ８の間のファントムノイズＮＺとをキャンセルすることができる。 Since the phantom noise NZ between the circumscribed lines L5 and L6 shown in FIG. 21A and the phantom noise between the circumscribed lines L7 and L8 shown in FIG. 21B are randomly generated regardless of each other. , Signals corresponding to the phantom noise NZ and the finger touch area FR between the circumscribed lines L5 and L6 read through the sense line shown in FIG. 21A, and the circumscribed read out through the sense line shown in FIG. When an AND operation is performed on the phantom noise NZ between the lines L7 and L8 and the signal corresponding to the finger touch area FR, the phantom noise NZ between the circumscribed lines L5 and L6 and the phantom noise between the circumscribed lines L7 and L8 NZ can be canceled.
（実施の形態８）
（タッチセンサシステム１０１ｂの構成）
図２２は、実施の形態８に係るタッチセンサシステム１０１ｂの構成を示すブロック図である。図２３は、センサパネル１０３に接続された信号線ＨＬ１〜ＨＬＭ、ＶＬ１〜ＶＬＭと駆動部１０５ａ・１０５ｂに接続されたドライブラインＤＬ１〜ＤＬＭ及びセンスアンプ１０６ａ・１０６ｂに接続されたセンスラインＳＬ１〜ＳＬＭとの接続切替回路（マルチプレクサ１０４ａ・１０４ｂ）の構成を示す回路図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は繰り返さない。
(Embodiment 8)
(Configuration of
FIG. 22 is a block diagram illustrating a configuration of the
タッチセンサシステム１０１ｂは、静電容量値分布検出回路１０２ａを備えている。静電容量値分布検出回路１０２ａは、２個のマルチプレクサ１０４ａ・１０４ｂを有している。マルチプレクサ１０４ａは、信号線ＨＬ１〜ＨＬＭを介して固定的にセンサパネル１０３に接続されている。静電容量値分布検出回路１０２ａには、駆動部１０５ａ及びセンスアンプ１０６ａが設けられている。駆動部１０５ａは、ドライブラインＤＬ１〜ＤＬＭを介してマルチプレクサ１０４ａに接続されており、センスアンプ１０６ａは、センスラインＳＬ１〜ＳＬＭを介してマルチプレクサ１０４ａに接続されている。
The
静電容量値分布検出回路１０２ａは、ＡＤ変換器１０８ａ及びタイミングジェネレータ１０７ａを有している。ＡＤ変換器１０８ａは、センスアンプ１０６ａからの出力をＡＤ変換して容量分布計算部１０９に供給する。タイミングジェネレータ１０７ａは、駆動部１０５ａの動作を規定する信号と、センスアンプ１０６ａの動作を規定する信号と、ＡＤ変換器１０８ａの動作を規定する信号とを生成して、駆動部１０５ａ、センスアンプ１０６ａ、及びＡＤ変換器１０８ａに供給する。タイミングジェネレータ１０７ａは、マルチプレクサ１０４ａを制御するための信号を、制御ラインＣＬａを介して供給する。
The capacitance value
マルチプレクサ１０４ｂは、信号線ＶＬ１〜ＶＬＭを介して固定的にセンサパネル１０３に接続されている。静電容量値分布検出回路１０２ａには、駆動部１０５ｂ及びセンスアンプ１０６ｂが設けられている。駆動部１０５ｂは、ドライブラインＤＬ１〜ＤＬＭを介してマルチプレクサ１０４ｂに接続されており、センスアンプ１０６ｂは、センスラインＳＬ１〜ＳＬＭを介してマルチプレクサ１０４ｂに接続されている。
The
静電容量値分布検出回路１０２ａは、ＡＤ変換器１０８ｂ及びタイミングジェネレータ１０７ｂを有している。ＡＤ変換器１０８ｂは、センスアンプ１０６ｂからの出力をＡＤ変換して容量分布計算部１０９に供給する。タイミングジェネレータ１０７ｂは、駆動部１０５ｂの動作を規定する信号と、センスアンプ１０６ｂの動作を規定する信号と、ＡＤ変換器１０８ｂの動作を規定する信号とを生成して、駆動部１０５ｂ、センスアンプ１０６ｂ、及びＡＤ変換器１０８ｂに供給する。タイミングジェネレータ１０７ｂは、マルチプレクサ１０４ｂを制御するための信号を、制御ラインＣＬｂを介して供給する。
The capacitance value
静電容量値分布検出回路１０２ａは、同期信号生成部１１１を有している。同期信号生成部１１１は、信号線ＨＬ１〜ＨＬＭを駆動部１０５ａに接続し、信号線ＶＬ１〜ＶＬＭをセンスアンプ１０６ｂに接続する第１接続状態と、信号線ＨＬ１〜ＨＬＭをセンスアンプ１０６ａに接続し、信号線ＶＬ１〜ＶＬＭを駆動部１０５ｂに接続する第２接続状態とを切替えるようにタイミングジェネレータ１０７ａ・１０７ｂがマルチプレクサ１０４ａ・１０４ｂを制御するための同期信号を生成してタイミングジェネレータ１０７ａ・１０７ｂに供給する。
The capacitance value
センスアンプ１０６ａ・１０６ｂ、ＡＤ変換器１０８ａ・１０８ｂ、及び容量分布計算部１０９は、図１に示す推定部５に対応する。
The
図２４は、タッチセンサシステム１０１ｂの静電容量分布検出回路１０２ａに設けられたマルチプレクサ１０４ａ・１０４ｂの構成を示す回路図である。マルチプレクサ１０４ａは、直列に接続された２個のＣＭＯＳスイッチＳＷ５〜ＳＷ６を有している。タイミングジェネレータ１０７ａからの制御ラインＣＬａは、ＣＭＯＳスイッチＳＷ５のＣＭＯＳスイッチＳＷ６と反対側の一端と、ＣＭＯＳスイッチＳＷ６のＣＭＯＳスイッチＳＷ５と反対側の一端と、反転器ｉｎｖの入力とに接続されている。反転器ｉｎｖの出力は、ＣＭＯＳスイッチＳＷ５とＣＭＯＳスイッチＳＷ６との間に接続されている。信号線ＨＬ１〜ＨＬＭは、ＣＭＯＳスイッチＳＷ５・ＳＷ６に接続されている。ドライブラインＤＬ１〜ＤＬＭは、ＣＭＯＳスイッチＳＷ５に接続されている。センスラインＳＬ１〜ＳＬＭは、ＣＭＯＳスイッチＳＷ６に接続されている。
FIG. 24 is a circuit diagram illustrating a configuration of the multiplexers 104a and 104b provided in the capacitance
（タッチセンサシステム１０１ｂの動作）
制御線ＣＬａの信号をＬｏｗにすると、信号線ＨＬ１〜ＨＬＭは、ドライブラインＤＬ１〜ＤＬＭにつながる。制御線ＣＬの信号をＨｉｇｈにすると、信号線ＨＬ１〜ＨＬＭは、センスラインＳＬ１〜ＳＬＭにつながる。マルチプレクサ１０４ｂも同様に構成されている。
(Operation of
When the signal of the control line CLa is set to Low, the signal lines HL1 to HLM are connected to the drive lines DL1 to DLM. When the signal of the control line CL is set to High, the signal lines HL1 to HLM are connected to the sense lines SL1 to SLM. The
このように、相似な構成のマルチプレクサ１０４ａ・１０４ｂを備え、マルチプレクサ１０４ａはセンサパネル１０３の信号線ＨＬ１〜ＨＬＭと固定的に接続され、マルチプレクサ１０４ｂはセンサパネル１０３の信号線ＶＬ１〜ＶＬＭと固定的に接続され、マルチプレクサ１０４ａ・１０４ｂは、同期信号生成部１１１が生成した同期信号に基づいて、同期して動作する。マルチプレクサ１０４ａが駆動部１０５ａと接続されるときは、マルチプレクサ１０４ｂはセンスアンプ１０６ｂと接続され、マルチプレクサ１０４ａがセンスアンプ１０６ａと接続されるときは、マルチプレクサ１０４ｂは駆動部１０５ｂと接続される。
As described above, the
（実施の形態９）
図２５は、実施の形態９に係るタッチセンサシステム１０１ｃの構成を示すブロック図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は繰り返さない。
(Embodiment 9)
FIG. 25 is a block diagram illustrating a configuration of a
タッチセンサシステム１０１ｃは、静電容量値分布検出回路１０２ｃを備えている。静電容量値分布検出回路１０２ｃは、コントローラ１１２ａ・１１２ｂを有している。コントローラ１１２ａは、マルチプレクサ１０４ａ１〜１０４ａ４を有している。マルチプレクサ１０４ａ１〜１０４ａ４は、図２２〜図２４を参照して前述したマルチプレクサ１０４ａと同様の構成を有しているが、接続される信号線数が少なく、マルチプレクサ１０４ａ１は信号線ＨＬ１〜ＨＬ（ｍ１）と接続され、マルチプレクサ１０４ａ２は信号線ＨＬ（ｍ１＋１）〜ＨＬ（ｍ２）と接続され、マルチプレクサ１０４ａ３は信号線ＨＬ（ｍ２＋１）〜ＨＬ（ｍ３）と接続され、マルチプレクサ１０４ａ４は信号線ＨＬ（ｍ３＋１）〜ＨＬＭと接続されている。但し、１＜ｍ１＜ｍ２＜ｍ３＜Ｍである。
The
コントローラ１１２ｂは、マルチプレクサ１０４ｂ１〜１０４ｂ４を有している。マルチプレクサ１０４ｂ１〜１０４ｂ４は、図２２〜図２４を参照して前述したマルチプレクサ１０４ｂと同様の構成を有しているが、接続される信号線数が少なく、マルチプレクサ１０４ｂ１は信号線ＶＬ１〜ＶＬ（ｋ１）と接続され、マルチプレクサ１０４ｂ２は信号線ＶＬ（ｋ１＋１）〜ＶＬ（ｋ２）と接続され、マルチプレクサ１０４ｂ３は信号線ＶＬ（ｋ２＋１）〜ＶＬ（ｋ３）と接続され、マルチプレクサ１０４ｂ４は信号線ＶＬ（ｋ３＋１）〜ＶＬＭと接続されている。但し、１＜ｋ１＜ｋ２＜ｋ３＜Ｍである。
The
マルチプレクサ１０４ａ１〜１０４ａ４及びマルチプレクサ１０４ｂ１〜１０４ｂ４は、それぞれ対応するドライバ、センスアンプ、タイミングジェネレータ、ＡＤＣを有しており、同期信号生成部が生成する同期信号により同期して動作する。コントローラ１１２ａ・１１２ｂは、集積回路（ＩＣ）として実現してもよい。
The multiplexers 104a1 to 104a4 and the multiplexers 104b1 to 104b4 each have corresponding drivers, sense amplifiers, timing generators, and ADCs, and operate in synchronization with the synchronization signal generated by the synchronization signal generation unit. The
タッチセンサシステム１０１ｃでは、信号線ＨＬ１〜ＨＬ（ｍ１）・信号線ＨＬ（ｍ１＋１）〜ＨＬ（ｍ２）・信号線ＨＬ（ｍ２＋１）〜ＨＬ（ｍ３）・信号線ＨＬ（ｍ３＋１）〜ＨＬＭをドライバに接続し、信号線ＶＬ１〜ＶＬ（ｋ１）・信号線ＶＬ（ｋ１＋１）〜ＶＬ（ｋ２）・信号線ＶＬ（ｋ２＋１）〜ＶＬ（ｋ３）・信号線ＶＬ（ｋ３＋１）〜ＶＬＭをセンスアンプに接続する第１接続状態と、信号線ＨＬ１〜ＨＬ（ｍ１）・信号線ＨＬ（ｍ１＋１）〜ＨＬ（ｍ２）・信号線ＨＬ（ｍ２＋１）〜ＨＬ（ｍ３）・信号線ＨＬ（ｍ３＋１）〜ＨＬＭをセンスアンプに接続し、信号線ＶＬ１〜ＶＬ（ｋ１）・信号線ＶＬ（ｋ１＋１）〜ＶＬ（ｋ２）・信号線ＶＬ（ｋ２＋１）〜ＶＬ（ｋ３）・信号線ＶＬ（ｋ３＋１）〜ＶＬＭをドライバに接続する第２接続状態を切替制御する。
In the
（実施の形態１０）
図２６は、実施の形態１０に係るタッチセンサシステム１０１ｄの構成を示すブロック図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。これらの構成要素の詳細な説明は繰り返さない。
(Embodiment 10)
FIG. 26 is a block diagram illustrating a configuration of the
タッチセンサシステム１０１ｄのセンスアンプは、隣り合うセンスラインからの信号を減算して読み出し、液晶パネル等からのノイズをキャンセルしてＳＮＲを高める構成を有している。
The sense amplifier of the
タッチセンサシステム１０１ｄは、静電容量値分布検出回路１０２ｄを備えている。静電容量値分布検出回路１０２ｄは、コントローラ１１３ａ・１１３ｂを有している。コントローラ１１３ａは、マルチプレクサ１１４ａ１〜１１４ａ４を有している。マルチプレクサ１１４ａ１〜１１４ａ４は、図２２〜図２４を参照して前述したマルチプレクサ１０４ａと同様の構成を有しているが、接続される信号線数が少なく、隣接するマルチプレクサは、その境界に配置された信号線を共有する。
The
マルチプレクサ１１４ａ１は信号線ＨＬ１〜ＨＬ（ｍ１）と接続され、マルチプレクサ１１４ａ２は信号線ＨＬ（ｍ１）〜ＨＬ（ｍ２）と接続され、マルチプレクサ１１４ａ３は信号線ＨＬ（ｍ２）〜ＨＬ（ｍ３）と接続され、マルチプレクサ１１４ａ４は信号線ＨＬ（ｍ３）〜ＨＬＭと接続されている。但し、１＜ｍ１＜ｍ２＜ｍ３＜Ｍである。このように、隣接するマルチプレクサ１１４ａ１・１１４ａ２は、その境界に配置された信号線ＨＬ（ｍ１）を共有し、隣接するマルチプレクサ１１４ａ２・１１４ａ３は、その境界に配置された信号線ＨＬ（ｍ２）を共有し、隣接するマルチプレクサ１１４ａ３・１１４ａ４は、その境界に配置された信号線ＨＬ（ｍ３）を共有する。 The multiplexer 114a1 is connected to the signal lines HL1 to HL (m1), the multiplexer 114a2 is connected to the signal lines HL (m1) to HL (m2), and the multiplexer 114a3 is connected to the signal lines HL (m2) to HL (m3). The multiplexer 114a4 is connected to the signal lines HL (m3) to HLM. However, 1 <m1 <m2 <m3 <M. As described above, the adjacent multiplexers 114a1 and 114a2 share the signal line HL (m1) arranged at the boundary, and the adjacent multiplexers 114a2 and 114a3 share the signal line HL (m2) arranged at the boundary. Adjacent multiplexers 114a3 and 114a4 share the signal line HL (m3) arranged at the boundary.
コントローラ１１３ｂは、マルチプレクサ１１４ｂ１〜１１４ｂ４を有している。マルチプレクサ１１４ｂ１〜１１４ｂ４は、図２２〜図２４を参照して前述したマルチプレクサ１０４ｂと同様の構成を有しているが、接続される信号線数が少なく、隣接するマルチプレクサは、その境界に配置された信号線を共有する。
The
マルチプレクサ１１４ｂ１は信号線ＶＬ１〜ＶＬ（ｋ１）と接続され、マルチプレクサ１１４ｂ２は信号線ＶＬ（ｋ１）〜ＶＬ（ｋ２）と接続され、マルチプレクサ１１４ｂ３は信号線ＶＬ（ｋ２）〜ＶＬ（ｋ３）と接続され、マルチプレクサ１１４ｂ４は信号線ＶＬ（ｋ３）〜ＶＬＭと接続されている。但し、１＜ｋ１＜ｋ２＜ｋ３＜Ｍである。このように、隣接するマルチプレクサ１１４ｂ１・１１４ｂ２は、その境界に配置された信号線ＶＬ（ｋ１）を共有し、隣接するマルチプレクサ１１４ｂ２・１１４ｂ３は、その境界に配置された信号線ＶＬ（ｋ２）を共有し、隣接するマルチプレクサ１１４ｂ３・１１４ｂ４は、その境界に配置された信号線ＶＬ（ｋ３）を共有する。 The multiplexer 114b1 is connected to the signal lines VL1 to VL (k1), the multiplexer 114b2 is connected to the signal lines VL (k1) to VL (k2), and the multiplexer 114b3 is connected to the signal lines VL (k2) to VL (k3). The multiplexer 114b4 is connected to the signal lines VL (k3) to VLM. However, 1 <k1 <k2 <k3 <M. As described above, the adjacent multiplexers 114b1 and 114b2 share the signal line VL (k1) arranged at the boundary, and the adjacent multiplexers 114b2 and 114b3 share the signal line VL (k2) arranged at the boundary. The adjacent multiplexers 114b3 and 114b4 share the signal line VL (k3) arranged at the boundary.
マルチプレクサ１１４ａ１〜１１４ａ４及びマルチプレクサ１１４ｂ１〜１１４ｂ４は、それぞれ対応するドライバ、センスアンプ、タイミングジェネレータ、ＡＤＣを有しており、同期信号生成部が生成する同期信号により同期して動作する。コントローラ１１３ａ・１１３ｂは、集積回路（ＩＣ）として実現してもよい。
Each of the multiplexers 114a1 to 114a4 and the multiplexers 114b1 to 114b4 has a corresponding driver, sense amplifier, timing generator, and ADC, and operates in synchronization with a synchronization signal generated by the synchronization signal generation unit. The
このように、隣り合うセンスラインからの信号を減算して読み出し、液晶パネル等からのノイズをキャンセルしてＳＮＲを高めるようにセンスアンプを構成した場合は、隣接するマルチプレクサが、その境界線に配置された信号線を共有することにより、隣接するマルチプレクサの分担の境界に配置されたセンスラインの差動読み出しが、その境界線を超えて連続的に行える。 In this way, when the sense amplifier is configured to read out by subtracting the signal from the adjacent sense line and cancel the noise from the liquid crystal panel or the like to increase the SNR, the adjacent multiplexer is arranged at the boundary line. By sharing the signal lines, the differential readout of the sense lines arranged at the boundary of sharing of the adjacent multiplexers can be continuously performed beyond the boundary line.
実施の形態７〜１０に係るタッチセンサシステムは、液晶表示パネルに重ねて配置するか、液晶表示パネルに内蔵して、複数人のマルチタッチによる手書き入力が可能な電子黒板（情報入出力機器）を構成することができる。 The touch sensor system according to Embodiments 7 to 10 is an electronic blackboard (information input / output device) that can be placed on a liquid crystal display panel or built in a liquid crystal display panel and capable of handwriting input by multiple touches Can be configured.
本発明に係る線形系係数推定方法は、Ｍ個の入力Ｘｋ（ｋ＝１、…、Ｍ）を有して入出力が線形な系 The linear system coefficient estimation method according to the present invention is a system having M inputs Xk (k = 1,..., M) and linear inputs and outputs.
に対して、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて前記Ｍ個の入力Ｘｋ（ｋ＝１、…、Ｍ）を入力して、Ｎ個の出力ｓ＝（ｓ１、ｓ２、…、ｓＮ）＝（Ｆ（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））を出力する出力工程と、
前記出力ｓと前記符号系列ｄｉとの内積演算に基づいて、ｋ番目の入力Ｘｋに対応する係数Ｃｋを推定する推定工程とを包含することを特徴とする。
On the other hand, based on M code sequences di = (di1, di2,..., DiN) (i = 1,..., M) orthogonal to length N, the M inputs Xk (k = 1,. , M) and N outputs s = (s1, s2,..., SN) = (F (d11, d21,..., DM1), F (d12, d22,..., DM2),. (D1N, d2N,..., DMN))
An estimation step of estimating a coefficient Ck corresponding to the k-th input Xk based on an inner product operation of the output s and the code sequence di.
この特徴により、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて前記Ｍ個の入力Ｘｋ（ｋ＝１、…、Ｍ）を入力して、Ｎ個の出力ｓ＝（ｓ１、ｓ２、…、ｓＮ）＝（Ｆ（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））を出力するので、Ｍ個の入力にすべて同時に入力して線形系の係数Ｃｋを推定する。従って、従来の構成のように、Ｍ個の入力を１個ずつ選択して走査入力する必要が無くなり、入力数Ｍが増大しても、線形系の係数値を取得するための処理時間は短くならず、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な線形系係数推定方法を得ることができる。 With this feature, the M inputs Xk (k = 1,..., M) based on M code sequences di = (di1, di2,..., DiN) (i = 1,. , M) and N outputs s = (s1, s2,..., SN) = (F (d11, d21,..., DM1), F (d12, d22,..., DM2),. (D1N, d2N,..., DMN)) is output, and all of the M inputs are simultaneously input to estimate the linear system coefficient Ck. Accordingly, unlike the conventional configuration, it is not necessary to select and input M inputs one by one, and even if the number of inputs M increases, the processing time for acquiring the coefficient value of the linear system is short. In addition, it is possible to obtain a linear system coefficient estimation method capable of maintaining high detection accuracy, good resolution, and high-speed operation.
本発明に係る他の線形系係数推定方法は、Ｍ個の入力Ｘｋ（ｋ＝１、…、Ｍ）を有して入出力が線形な第１の系及び第２の系 Another linear system coefficient estimation method according to the present invention includes a first system and a second system having M inputs Xk (k = 1,..., M) and linear inputs and outputs.
のそれぞれに対して、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて前記Ｍ個の入力Ｘｋ（ｋ＝１、…、Ｍ）を入力して、前記第１の系からのＮ個の出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）＝（Ｆ１（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ１（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ１（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））、及び、前記第２の系からのＮ個の出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）＝（Ｆ２（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ２（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ２（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））を出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目の入力Ｘｋに対応する前記第１の系の係数Ｃ１ｋを推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目の入力Ｘｋに対応する前記第２の系の係数Ｃ２ｋを推定する推定工程とを包含することを特徴とする。 .., DiN) (i = 1,..., M), and the M inputs Xk (k = 1). ,..., M) and N outputs from the first system sFirst = (s11, s12,..., S1N) = (F1 (d11, d21,..., DM1), F1 (d12, d22) ,..., DM2),..., F1 (d1N, d2N,..., DMN)) and N outputs from the second system sSecond = (s21, s22,..., S2N) = (F2 (d11, , dM1), F2 (d12, d22,..., dM2),..., F2 (d1N, d2N,..., dMN)), and inner product operation of the output sFirst and the code sequence di The first corresponding to the k1th input Xk An estimation step of estimating a coefficient C2k of the second system corresponding to the k2th input Xk based on an inner product operation of the output sSecond and the code sequence di. It is characterized by that.
この特徴により、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて前記Ｍ個の入力ｘｋ（ｋ＝１、…、Ｍ）を入力して、前記第１の系からのＮ個の出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）＝（Ｆ１（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ１（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ１（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））、及び、前記第２の系からのＮ個の出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）＝（Ｆ２（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ２（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ２（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））を出力するので、Ｍ個の入力にすべて同時に入力して第１の系の係数Ｃ１ｋ及び第２の系の係数Ｃ２ｋを推定する。従って、従来の構成のように、Ｍ個の入力を１個ずつ選択して走査入力する必要が無くなり、入力数Ｍが増大しても、第１及び第２の系の係数値を取得するための処理時間は短くならず、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な線形系係数推定方法を得ることができる。 Due to this characteristic, the M inputs xk (k = 1,..., M) based on M code sequences di = (di1, di2,..., DiN) (i = 1,. , M) and N outputs from the first system sFirst = (s11, s12,..., S1N) = (F1 (d11, d21,..., DM1), F1 (d12, d22,. , DM2),..., F1 (d1N, d2N,..., DMN)) and N outputs from the second system sSecond = (s21, s22,..., S2N) = (F2 (d11, d21, .., DM1), F2 (d12, d22,..., DM2),..., F2 (d1N, d2N,..., DMN)) are output simultaneously. Estimate C1k and the second system coefficient C2k. Therefore, unlike the conventional configuration, it is not necessary to select and input M inputs one by one, and the coefficient values of the first and second systems are obtained even when the number of inputs M increases. Thus, it is possible to obtain a linear system coefficient estimation method capable of high-speed operation while maintaining good detection accuracy and good resolution.
本発明に係る線形素子列値推定方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の線形素子列Ｃ１ｉ（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の線形素子列Ｃ２ｉ（ｉ＝１，…，Ｍ）のそれぞれに対して、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の線形素子列からのＮ個の出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の線形素子列からのＮ個の出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の線形素子列の線形素子の値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の線形素子列の線形素子の値を推定する推定工程とを包含することを特徴とする。 The linear element array value estimation method according to the present invention includes a first linear element array C1i (i = 1,..., M) formed between M drive lines and one sense line, and the M M codes orthogonal to each other in length N for each of the second linear element rows C2i (i = 1,..., M) formed between one drive line and another sense line Based on the series di = (di1, di2,..., DiN) (i = 1,..., M), the M drive lines are driven in parallel, and N pieces from the first linear element array are driven. An output step of outputting an output sFirst = (s11, s12,..., S1N), and N outputs sSecond = (s21, s22,..., S2N) from the second linear element array, and the output sFirst Based on the inner product operation with the code sequence di, the k1 th A value of a linear element of the first linear element array corresponding to the live line is estimated, and the second linear corresponding to the k2nd drive line is calculated based on an inner product operation of the output sSecond and the code sequence di. And an estimation step of estimating a value of a linear element of the element array.
この特徴により、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の線形素子列からのＮ個の出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の線形素子列からのＮ個の出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力するので、Ｍ本のドライブラインにすべて同時に入力して第１の線形素子列の線形素子の値及び第２の線形素子列の線形素子の値を推定する。従って、従来の構成のように、Ｍ本のドライブラインを１本ずつ選択して走査入力する必要が無くなり、第１の線形素子列の線形素子の値及び第２の線形素子列の線形素子の値を取得するための処理時間が長くなり、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な線形系係数推定方法を得ることができる。 Due to this feature, the M drive lines are driven in parallel on the basis of M code sequences of length N orthogonal to each other, di = (di1, di2,..., DiN) (i = 1,..., M). N outputs from the first linear element array sFirst = (s11, s12,..., S1N), and N outputs from the second linear element array sSecond = (s21, s22,. , S2N) are output to the M drive lines at the same time, and the values of the linear elements of the first linear element array and the linear elements of the second linear element array are estimated. Therefore, unlike the conventional configuration, it is not necessary to select and drive M drive lines one by one, and the values of the linear elements of the first linear element array and the linear elements of the second linear element array are eliminated. It is possible to obtain a linear system coefficient estimation method that requires a long processing time for acquiring a value, maintains a good detection accuracy, has a good resolution, and can operate at high speed.
本願発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃ１ｉ（ｉ＝１，…，Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃ２ｉ（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含することを特徴とする。 The capacitance detection method according to the present invention includes a first capacitance column C1i (i = 1,..., M) formed between M drive lines and one sense line, and the M Each element is configured by +1 or −1 for each of the second capacitance columns C2i (i = 1,..., M) formed between one drive line and another sense line. Based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of length N, the code sequence is + V volts when the code sequence is +1, In this case, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = (s11, s12,..., S1N) from the first capacitance string, and the first SSecond = (s21, s22,... s2N) is output, and based on the inner product calculation of the output sFirst and the code sequence di, the capacitance value of the first capacitance string corresponding to the k1th drive line is estimated, and the output an estimation step of estimating a capacitance value of the second capacitance string corresponding to the k2nd drive line based on an inner product operation of sSecond and the code sequence di.
この特徴により、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力するので、Ｍ本のドライブラインにすべて同時に入力して、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する。従って、従来の構成のように、Ｍ本のドライブラインを１本ずつ選択して走査入力する必要が無くなり、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を取得するための処理時間が長くなり、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な静電容量検出方法を得ることができる。 With this feature, the code sequence based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. When the value of +1 is + V volts, and in the case of −1, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = ( s11, s12,..., s1N), and the output sSecond = (s21, s22,..., s2N) from the second capacitance row, so that all are input to the M drive lines simultaneously, A capacitance value of the first capacitance string corresponding to the k1th drive line and a capacitance value of the second capacitance string corresponding to the k2th drive line are estimated. Therefore, unlike the conventional configuration, it is not necessary to select and scan and input M drive lines one by one, and the capacitance value of the first capacitance column corresponding to the k1th drive line and k2 The processing time for acquiring the capacitance value of the second capacitance row corresponding to the second drive line is lengthened, the detection accuracy is kept good, the resolution is good, and the high-speed operation is possible. A capacitance detection method can be obtained.
また、Ｍ本の全ドライブラインを、符号系列に応じて＋Ｖボルト又は−Ｖボルトで並列に駆動するので、符号系列に応じてドライブラインを分割して駆動する特許文献２に記載の構成に比べて、静電容量列からの出力信号に含まれる情報量が多くなり、ＳＮ比も良好になる。さらに、２相演算する特許文献２に記載の構成に比べて、演算が一層で済むため、高速化に有利である。
In addition, since all M drive lines are driven in parallel at + V volts or −V volts according to the code sequence, the drive line is divided and driven according to the code sequence. As a result, the amount of information included in the output signal from the capacitance string increases, and the SN ratio also improves. Furthermore, compared with the configuration described in
本発明に係る集積回路は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃ１ｉ（ｉ＝１，…，Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃ２ｉ（ｉ＝１，…，Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力させる駆動部と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを備えたことを特徴とする。 The integrated circuit according to the present invention includes a first capacitance column C1i (i = 1,..., M) formed between M drive lines and one sense line, and the M drives. A length in which each element is constituted by +1 or −1 for each of the second capacitance columns C2i (i = 1,..., M) formed between the line and one other sense line N orthogonal code sequences di = (di1, di2,..., DiN) (i = 1,..., M), + V volts when the code sequence is +1, and − when the code sequence is −1. The M drive lines are driven in parallel so as to apply V volts, and the output from the first capacitance string sFirst = (s11, s12,..., S1N), and the second static Output from the capacitance string sSecond = (s21, s22,..., S2N) Based on the driving unit to output, and the inner product calculation of the output sFirst and the code sequence di, the capacitance value of the first capacitance string corresponding to the k1th drive line is estimated, and the output sSecond and the output And an estimation unit that estimates a capacitance value of the second capacitance string corresponding to the k2nd drive line based on an inner product calculation with the code sequence di.
この特徴により、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力させるので、Ｍ本のドライブラインにすべて同時に入力して、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する。従って、従来の構成のように、Ｍ本のドライブラインを１本ずつ選択して走査入力する必要が無くなり、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定するための処理時間が長くなり、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な静電容量検出方法に用いる集積回路を得ることができる。 With this feature, the code sequence based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. When the value of +1 is + V volts, and in the case of −1, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = ( s11, s12,..., s1N) and the output sSecond = (s21, s22,..., s2N) from the second capacitance string are output simultaneously, so that all the M drive lines are input simultaneously. A capacitance value of the first capacitance string corresponding to the k1th drive line and a capacitance value of the second capacitance string corresponding to the k2th drive line are estimated. Therefore, unlike the conventional configuration, it is not necessary to select and scan and input M drive lines one by one, and the capacitance value of the first capacitance column corresponding to the k1th drive line and k2 The processing time for estimating the capacitance value of the second capacitance row corresponding to the second drive line is lengthened, the detection accuracy is kept good, the resolution is good, and the high-speed operation is possible. An integrated circuit used for the capacitance detection method can be obtained.
また、Ｍ本の全ドライブラインを、符号系列に応じて＋Ｖボルト又は−Ｖボルトで並列に駆動するので、符号系列に応じてドライブラインを分割して駆動する特許文献２に記載の構成に比べて、静電容量列からの出力信号に含まれる情報量が多くなり、ＳＮ比も良好になる。さらに、２相演算する特許文献２に記載の構成に比べて、演算が一層で済むため、高速化に有利である。
In addition, since all M drive lines are driven in parallel at + V volts or −V volts according to the code sequence, the drive line is divided and driven according to the code sequence. As a result, the amount of information included in the output signal from the capacitance string increases, and the SN ratio also improves. Furthermore, compared with the configuration described in
本発明に係るタッチセンサシステムは、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃ１ｉ（ｉ＝１，…，Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃ２ｉ（ｉ＝１、…、Ｍ）とを備えるセンサパネルと、上記センサパネルを制御する集積回路とを備えたタッチセンサシステムであって、上記集積回路は、前記第１の静電容量列Ｃ１ｉ（ｉ＝１、…、Ｍ）、及び前記第２の静電容量列Ｃ２ｉ（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力させる駆動部と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを有することを特徴とする。 The touch sensor system according to the present invention includes a first capacitance column C1i (i = 1,..., M) formed between M drive lines and one sense line, A sensor panel including a second capacitance column C2i (i = 1,..., M) formed between the drive line and another sense line; and an integrated circuit for controlling the sensor panel. The integrated circuit includes the first capacitance column C1i (i = 1,..., M) and the second capacitance column C2i (i = 1,...). For each of M), based on an orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of length N, each element consisting of +1 or -1. , If the code sequence is +1, + V volts, if it is -1, -V The M drive lines are driven in parallel so as to apply a fault, and an output sFirst = (s11, s12,..., S1N) from the first capacitance string, and the second electrostatic capacitance Based on the inner product operation of the output sFirst and the code sequence di based on the drive unit that outputs the output sSecond = (s21, s22,..., S2N) from the capacitor string, the first corresponding to the k1st drive line The capacitance value of the second capacitance string corresponding to the k2th drive line is estimated based on the inner product calculation of the output sSecond and the code sequence di. And an estimation unit.
この特徴により、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力させるので、Ｍ本のドライブラインにすべて同時に入力して、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する。従って、従来の構成のように、Ｍ本のドライブラインを１本ずつ選択して走査入力する必要が無くなり、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定するための処理時間が長くなり、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能なタッチセンサシステムを得ることができる。 With this feature, the code sequence based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. When the value of +1 is + V volts, and in the case of −1, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = ( s11, s12,..., s1N) and the output sSecond = (s21, s22,..., s2N) from the second capacitance string are output simultaneously, so that all the M drive lines are input simultaneously. A capacitance value of the first capacitance string corresponding to the k1th drive line and a capacitance value of the second capacitance string corresponding to the k2th drive line are estimated. Therefore, unlike the conventional configuration, it is not necessary to select and scan and input M drive lines one by one, and the capacitance value of the first capacitance column corresponding to the k1th drive line and k2 The processing time for estimating the capacitance value of the second capacitance row corresponding to the second drive line becomes longer, and the touch with high detection speed and good resolution while maintaining good detection accuracy. A sensor system can be obtained.
また、Ｍ本の全ドライブラインを、符号系列に応じて＋Ｖボルト又は−Ｖボルトで並列に駆動するので、符号系列に応じてドライブラインを分割して駆動する特許文献２に記載の構成に比べて、静電容量列からの出力信号に含まれる情報量が多くなり、ＳＮ比も良好になる。さらに、２相演算する特許文献２に記載の構成に比べて、演算が一層で済むため、高速化に有利である。
In addition, since all M drive lines are driven in parallel at + V volts or −V volts according to the code sequence, the drive line is divided and driven according to the code sequence. As a result, the amount of information included in the output signal from the capacitance string increases, and the SN ratio also improves. Furthermore, compared with the configuration described in
本発明に係る電子機器は、本発明に係るタッチセンサシステムと、前記タッチセンサシステムに設けられたセンサパネルに重ねて配置されているか、または、前記センサパネルを内蔵した表示パネルとを備えたことを特徴とする。 An electronic apparatus according to the present invention includes the touch sensor system according to the present invention, and a display panel that is disposed so as to overlap with a sensor panel provided in the touch sensor system or that includes the sensor panel. It is characterized by.
この特徴により、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）を出力させるので、Ｍ本のドライブラインにすべて同時に入力して、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する。従って、従来の構成のように、Ｍ本のドライブラインを１本ずつ選択して走査入力する必要が無くなり、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値、及びｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定するための処理時間が長くなり、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能なタッチセンサシステムを備えた電子機器を得ることができる。 With this feature, the code sequence based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. When the value of +1 is + V volts, and in the case of −1, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = ( s11, s12,..., s1N) and the output sSecond = (s21, s22,..., s2N) from the second capacitance string are output simultaneously, so that all the M drive lines are input simultaneously. A capacitance value of the first capacitance string corresponding to the k1th drive line and a capacitance value of the second capacitance string corresponding to the k2th drive line are estimated. Therefore, unlike the conventional configuration, it is not necessary to select and scan and input M drive lines one by one, and the capacitance value of the first capacitance column corresponding to the k1th drive line and k2 The processing time for estimating the capacitance value of the second capacitance row corresponding to the second drive line becomes longer, and the touch with high detection speed and good resolution while maintaining good detection accuracy. An electronic device including a sensor system can be obtained.
また、Ｍ本の全ドライブラインを、符号系列に応じて＋Ｖボルト又は−Ｖボルトで並列に駆動するので、符号系列に応じてドライブラインを分割して駆動する特許文献２に記載の構成に比べて、静電容量列からの出力信号に含まれる情報量が多くなり、ＳＮ比も良好になる。さらに、２相演算する特許文献２に記載の構成に比べて、演算が一層で済むため、高速化に有利である。
In addition, since all M drive lines are driven in parallel at + V volts or −V volts according to the code sequence, the drive line is divided and driven according to the code sequence. As a result, the amount of information included in the output signal from the capacitance string increases, and the SN ratio also improves. Furthermore, compared with the configuration described in
本発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程は、前記アナログ積分器のリセット時にはＶｒｅｆボルトで表される第１電圧により前記Ｍ本のドライブラインを駆動し、前記第１及び第２静電容量列からの出力のサンプリング時には、前記符号系列が前記＋１の場合は（Ｖｒｅｆ＋Ｖ）ボルトで表される第２電圧により、前記符号系列が前記−１の場合は（Ｖｒｅｆ−Ｖ）ボルトで表される第３電圧により前記Ｍ本のドライブラインを駆動することを特徴とする。 The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M Each element is configured by +1 or −1 for each of the second capacitance columns Ci2 (i = 1,..., M) formed between one drive line and one other sense line. The M drive lines are driven in parallel based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. SFirst = (s11, s12,..., S1N) and the output sSecond = (s21, s22,... S2N) from the second capacitance string are output to the analog integrator. Output step, the output sFirst and the code sequence di The capacitance value of the first capacitance string corresponding to the k1th drive line is estimated based on the inner product calculation of the k1th drive line, and the k2nd drive based on the inner product calculation of the output sSecond and the code sequence di An estimation step of estimating a capacitance value of the second capacitance row corresponding to the line, wherein the output step is expressed by Vref volts when the analog integrator is reset. When the M drive lines are driven by the first voltage and the output from the first and second capacitance columns is sampled, if the code sequence is +1, the Vth is represented by (Vref + V) volts. When the code sequence is −1 by two voltages, the M drive lines are driven by a third voltage expressed by (Vref−V) volts.
上記特徴により、符号系列に基づいて、簡単な構成により、ドライブラインを並列に駆動することができる。 With the above feature, the drive lines can be driven in parallel with a simple configuration based on the code sequence.
本発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記第１及び第２静電容量列からの出力のサンプリング時に第２電圧により前記ドライブラインを駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記第１及び第２静電容量列からの出力のサンプリング時に前記第１電圧により前記ドライブラインを駆動することを特徴とする。 The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M Each element is configured by +1 or −1 for each of the second capacitance columns Ci2 (i = 1,..., M) formed between one drive line and one other sense line. The M drive lines are driven in parallel based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. SFirst = (s11, s12,..., S1N) and the output sSecond = (s21, s22,... S2N) from the second capacitance string are output to the analog integrator. Output step, the output sFirst and the code sequence di The capacitance value of the first capacitance string corresponding to the k1th drive line is estimated based on the inner product calculation of the k1th drive line, and the k2nd drive based on the inner product calculation of the output sSecond and the code sequence di An estimation step of estimating a capacitance value of the second capacitance string corresponding to a line, wherein the output step includes the analog step when the code sequence is +1. When the integrator is reset, the drive line is driven by the first voltage when the output from the first and second capacitance strings is sampled, and when the code sequence is −1, The drive line is driven by the second voltage when the integrator is reset, and by the first voltage when the output from the first and second capacitance strings is sampled. That.
上記特徴により、より高い信号強度を得ることができ、静電容量に蓄積される電荷を増大させることができる。 With the above characteristics, higher signal intensity can be obtained, and the charge accumulated in the capacitance can be increased.
本発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程の前において、前記アナログ積分器のリセット時、及び前記第１及び第２静電容量列からの出力のサンプリング時に第１電圧により前記ドライブラインを駆動して、前記第１及び第２の静電容量列からの出力を前記アナログ積分器に出力し、前記第１及び第２の静電容量列からの出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする。 The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M Each element is configured by +1 or −1 for each of the second capacitance columns Ci2 (i = 1,..., M) formed between one drive line and one other sense line. The M drive lines are driven in parallel based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,. SFirst = (s11, s12,..., S1N) and the output sSecond = (s21, s22,... S2N) from the second capacitance string are output to the analog integrator. Output step, the output sFirst and the code sequence di The capacitance value of the first capacitance string corresponding to the k1th drive line is estimated based on the inner product calculation of the k1th drive line, and the k2nd drive based on the inner product calculation of the output sSecond and the code sequence di An estimation step of estimating a capacitance value of the second capacitance row corresponding to a line, before the output step, when the analog integrator is reset, and Driving the drive line with a first voltage when sampling the output from the first and second capacitance strings, and outputting the outputs from the first and second capacitance strings to the analog integrator; The outputs from the first and second capacitance arrays are read from the analog integrator as offset outputs and stored in a memory.
上記特徴により、アナログ積分器により生じるオフセットをキャンセルすることができる。 With the above feature, the offset caused by the analog integrator can be canceled.
本発明に係る集積回路は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する駆動部と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを備えた集積回路であって、前記駆動部は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記第１及び第２静電容量列からの出力のサンプリング時に第２電圧により前記ドライブラインを駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記第１及び第２静電容量列からの出力のサンプリング時に前記第１電圧により前記ドライブラインを駆動することを特徴とする。 The integrated circuit according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M drives. For each of the second capacitance columns Ci2 (i = 1,..., M) formed between the line and one other sense line, each element is constituted by +1 or −1 .., DiN) (i = 1,..., M), the M drive lines are driven in parallel, and the first electrostatic A drive unit that outputs the output sFirst = (s11, s12,..., S1N) from the capacitance string and the output sSecond = (s21, s22,... S2N) from the second capacitance string to the analog integrator. And the inner product of the output sFirst and the code sequence di Is used to estimate the capacitance value of the first capacitance string corresponding to the k1st drive line, and corresponds to the k2th drive line based on the inner product calculation of the output sSecond and the code sequence di. And an estimation unit that estimates a capacitance value of the second capacitance string, wherein the driving unit is configured to reset the analog integrator when the code sequence is +1. When the output from the first and second capacitance strings is sampled by one voltage, the drive line is driven by a second voltage. When the code sequence is −1, the analog integrator is reset when the analog integrator is reset. The drive line is driven by the first voltage when sampling the output from the first and second capacitance arrays by the second voltage.
上記特徴により、より高い信号強度を得ることができ、静電容量に蓄積される電荷を増大させることができる。 With the above characteristics, higher signal intensity can be obtained, and the charge accumulated in the capacitance can be increased.
本発明に係る集積回路は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する駆動部と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを備えた集積回路であって、前記駆動部は、前記第１及び第２静電容量列からの出力を前記アナログ積分器に出力する前において、前記アナログ積分器のリセット時、及び前記第１及び第２静電容量列からの出力のサンプリング時に第１電圧により前記ドライブラインを駆動して、前記第１及び第２の静電容量列からの出力を前記アナログ積分器に出力し、前記第１及び第２の静電容量列からの出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする。 The integrated circuit according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M drives. For each of the second capacitance columns Ci2 (i = 1,..., M) formed between the line and one other sense line, each element is constituted by +1 or −1 .., DiN) (i = 1,..., M), the M drive lines are driven in parallel, and the first electrostatic A drive unit that outputs the output sFirst = (s11, s12,..., S1N) from the capacitance string and the output sSecond = (s21, s22,... S2N) from the second capacitance string to the analog integrator. And the inner product of the output sFirst and the code sequence di Is used to estimate the capacitance value of the first capacitance string corresponding to the k1st drive line, and corresponds to the k2th drive line based on the inner product calculation of the output sSecond and the code sequence di. And an estimation unit that estimates a capacitance value of the second capacitance string, wherein the drive unit outputs outputs from the first and second capacitance strings to the analog integrator. Before driving the drive line with the first voltage when the analog integrator is reset and when the output from the first and second capacitance columns is sampled. The output from the capacitance string is output to the analog integrator, and the outputs from the first and second capacitance strings are read from the analog integrator as offset outputs and stored in the memory. To.
上記特徴により、アナログ積分器により生じるオフセットをキャンセルすることができる。 With the above feature, the offset caused by the analog integrator can be canceled.
本発明に係るタッチセンサシステムは、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）とを備えるセンサパネルと、前記センサパネルを制御する集積回路とを備えたタッチセンサシステムであって、前記集積回路は、前記第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び前記第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する駆動部と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを有しており、前記駆動部は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記第１及び第２静電容量列からの出力のサンプリング時に第２電圧により前記ドライブラインを駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記第１及び第２静電容量列からの出力のサンプリング時に前記第１電圧により前記ドライブラインを駆動することを特徴とする。 The touch sensor system according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M number of the capacitance lines. A sensor panel including a second capacitance column Ci2 (i = 1,..., M) formed between the drive line and another sense line; and an integrated circuit for controlling the sensor panel. The integrated circuit includes the first capacitance row Ci1 (i = 1,..., M) and the second capacitance row Ci2 (i = 1,...). For each of M), based on an orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of length N, each element consisting of +1 or -1. , Driving the M drive lines in parallel to form the first capacitance row Output sFirst = (s11, s12,..., S1N) and an output sSecond = (s21, s22,..., S2N) from the second capacitance string to an analog integrator; Based on the inner product calculation of the output sFirst and the code sequence di, the capacitance value of the first capacitance string corresponding to the k1th drive line is estimated, and the inner product of the output sSecond and the code sequence di And an estimation unit that estimates a capacitance value of the second capacitance string corresponding to the k2nd drive line based on the calculation, and the drive unit is configured such that when the code sequence is +1, Driving the drive line with a first voltage when the analog integrator is reset and with a second voltage when sampling the outputs from the first and second capacitance strings; When the analog integrator is reset, the drive line is driven by the second voltage when the analog integrator is reset and by the first voltage when the outputs from the first and second capacitance columns are sampled. Features.
上記特徴により、より高い信号強度を得ることができ、静電容量に蓄積される電荷を増大させることができる。 With the above characteristics, higher signal intensity can be obtained, and the charge accumulated in the capacitance can be increased.
本発明に係るタッチセンサシステムは、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）とを備えるセンサパネルと、前記センサパネルを制御する集積回路とを備えたタッチセンサシステムであって、前記集積回路は、前記第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び前記第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する駆動部と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定部とを有しており、前記駆動部は、前記第１及び第２静電容量列からの出力を前記アナログ積分器に出力する前において、前記アナログ積分器のリセット時、及び前記第１及び第２静電容量列からの出力のサンプリング時に第１電圧により前記ドライブラインを駆動して、前記第１及び第２の静電容量列からの出力を前記アナログ積分器に出力し、前記第１及び第２の静電容量列からの出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする。 The touch sensor system according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M number of the capacitance lines. A sensor panel including a second capacitance column Ci2 (i = 1,..., M) formed between the drive line and another sense line; and an integrated circuit for controlling the sensor panel. The integrated circuit includes the first capacitance row Ci1 (i = 1,..., M) and the second capacitance row Ci2 (i = 1,...). For each of M), based on an orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of length N, each element consisting of +1 or -1. , Driving the M drive lines in parallel to form the first capacitance row Output sFirst = (s11, s12,..., S1N) and an output sSecond = (s21, s22,..., S2N) from the second capacitance string to an analog integrator; Based on the inner product calculation of the output sFirst and the code sequence di, the capacitance value of the first capacitance string corresponding to the k1th drive line is estimated, and the inner product of the output sSecond and the code sequence di And an estimation unit that estimates a capacitance value of the second capacitance row corresponding to the k2nd drive line based on the calculation, and the driving unit includes the first and second capacitances. Before outputting the output from the string to the analog integrator, when the analog integrator is reset and when sampling the output from the first and second capacitance strings, the first voltage causes the The live line is driven, the outputs from the first and second capacitance strings are output to the analog integrator, and the outputs from the first and second capacitance strings are used as the offset output to the analog It is characterized by being read from the integrator and stored in a memory.
上記特徴により、アナログ積分器により生じるオフセットをキャンセルすることができる。 With the above feature, the offset caused by the analog integrator can be canceled.
本発明に係る電子機器は、本発明に係るタッチセンサシステムと、前記タッチセンサシステムに設けられたセンサパネルに重ねて配置されているか、または、前記センサパネルを内蔵した表示パネルとを備えたことを特徴とする。 An electronic apparatus according to the present invention includes the touch sensor system according to the present invention, and a display panel that is disposed so as to overlap with a sensor panel provided in the touch sensor system or that includes the sensor panel. It is characterized by.
本発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記アナログ積分器のゲインを切り替えることを特徴とする。 The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M Each element is configured by +1 or −1 for each of the second capacitance columns Ci2 (i = 1,..., M) formed between one drive line and one other sense line. Based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of length N, the code sequence is + V volts when the code sequence is +1, In this case, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = (s11, s12,..., S1N) from the first capacitance string, and the first SSecond = (s21, s22,... 2N) is output to the analog integrator, and the capacitance value of the first capacitance string corresponding to the k1st drive line is estimated based on the inner product operation of the output sFirst and the code sequence di. And an estimation step of estimating a capacitance value of the second capacitance string corresponding to the k2nd drive line based on the inner product calculation of the output sSecond and the code sequence di. In the method, the output step switches a gain of the analog integrator according to an absolute value of a sum of each element along a column direction of the code sequence in order to prevent saturation of the analog integrator. It is characterized by that.
上記特徴により、アナログ積分器の飽和を回避することができる。 With the above feature, saturation of the analog integrator can be avoided.
本発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、各要素が＋１または−１によって構成される長さＮの直交する符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記符号系列の列を複数の列に分割して、前記Ｍ本のドライブラインの駆動を複数回に分割することを特徴とする。 The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M Each element is configured by +1 or −1 for each of the second capacitance columns Ci2 (i = 1,..., M) formed between one drive line and one other sense line. Based on the orthogonal code sequence di = (di1, di2,..., DiN) (i = 1,..., M) of length N, the code sequence is + V volts when the code sequence is +1, In this case, the M drive lines are driven in parallel so as to apply −V volts, and the output sFirst = (s11, s12,..., S1N) from the first capacitance string, and the first SSecond = (s21, s22,... 2N) is output to the analog integrator, and the capacitance value of the first capacitance string corresponding to the k1st drive line is estimated based on the inner product operation of the output sFirst and the code sequence di. And an estimation step of estimating a capacitance value of the second capacitance string corresponding to the k2nd drive line based on the inner product calculation of the output sSecond and the code sequence di. In the method, in the output step, in order to prevent saturation of the analog integrator, a plurality of code sequence columns are converted into a plurality of code sequence columns according to an absolute value of a sum of elements along the code sequence column direction. The driving of the M drive lines is divided into a plurality of times by dividing into rows.
上記特徴により、アナログ積分器の飽和を回避することができる。 With the above feature, saturation of the analog integrator can be avoided.
本発明に係る静電容量検出方法は、（Ｍ＝２ｎ）本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記（Ｍ＝２ｎ）本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、シルベスター（sylvester）法によって生成される２ｎ次のアダマール（Hadamard）行列の各行に相当する＋１または−１によって構成されて互いに直交する符号長Ｎ＝Ｍの符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の第１列目を複数の列に分割して、前記符号系列の第１列目に相当する駆動を複数回に分割することを特徴とする。 The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between (M = 2 n ) drive lines and one sense line. , And for each of the second capacitance columns Ci2 (i = 1,..., M) formed between the (M = 2 n ) drive lines and the other sense line. A code sequence of code length N = M, which is composed of +1 or −1 corresponding to each row of a 2 n -th order Hadamard matrix generated by the sylvester method and orthogonal to each other, di = (di1, di2, .., DiN) (i = 1,..., M), the M drive lines are applied to apply + V volts when the code sequence is +1 and −V volts when the code sequence is −1. Driving in parallel, the output sF from the first capacitance string rst = (s11, s12,..., s1N) and an output step of outputting an output sSecond = (s21, s22,..., s2N) from the second capacitance string to an analog integrator, and the output sFirst And the code sequence di to estimate the capacitance value of the first capacitance string corresponding to the k1th drive line, and based on the dot product calculation of the output sSecond and the code sequence di And an estimation step of estimating a capacitance value of the second capacitance row corresponding to the k2th drive line, wherein the output step includes saturation of the analog integrator. In order to prevent this, the first column of the code sequence is divided into a plurality of columns, and the drive corresponding to the first column of the code sequence is divided into a plurality of times.
上記特徴により、アナログ積分器の飽和を回避することができる。 With the above feature, saturation of the analog integrator can be avoided.
本発明に係る静電容量検出方法は、Ｍ本のドライブラインと１本のセンスラインの間に形成される第１の静電容量列Ｃｉ１（ｉ＝１、…、Ｍ）、及び、上記Ｍ本のドライブラインと他の１本のセンスラインの間に形成される第２の静電容量列Ｃｉ２（ｉ＝１、…、Ｍ）のそれぞれに対して、シルベスター（sylvester）法によって生成される２ｎ次（Ｍ＜２ｎ）のアダマール（Hadamard）行列の各行に相当する＋１または−１によって構成されて互いに直交する符号長Ｎ＞Ｍの符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記Ｍ本のドライブラインを並列に駆動して、前記第１の静電容量列からの出力ｓＦｉｒｓｔ＝（ｓ１１、ｓ１２、…、ｓ１Ｎ）、及び、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄ＝（ｓ２１、ｓ２２、…、ｓ２Ｎ）をアナログ積分器に出力する出力工程と、前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定する推定工程とを包含する静電容量検出方法であって、前記出力工程は、前記符号系列の列方向に沿った各要素の総和の絶対値が前記アナログ積分器の飽和に関連する閾値Ｎｕｍを超える列を複数の列に分解して、前記符号系列の前記閾値Ｎｕｍを超える列に対応する駆動を複数回に分割することを特徴とする。 The capacitance detection method according to the present invention includes a first capacitance column Ci1 (i = 1,..., M) formed between M drive lines and one sense line, and the M Each of the second capacitance columns Ci2 (i = 1,..., M) formed between one drive line and another sense line is generated by a sylvester method. A code sequence di = (di1, di2,..., DiN) composed of +1 or -1 corresponding to each row of a 2 nth- order (M <2 n ) Hadamard matrix and orthogonal to each other. Based on (i = 1,..., M), the M drive lines are driven in parallel so that + V volts is applied when the code sequence is +1 and −V volts is applied when the code sequence is −1. Output sFirst from the first capacitance string (S11, s12,..., S1N) and an output step of outputting an output sSecond = (s21, s22,..., S2N) from the second capacitance string to an analog integrator, and the output sFirst and the Based on the inner product operation with the code sequence di, the capacitance value of the first capacitance string corresponding to the k1th drive line is estimated, and based on the inner product operation between the output sSecond and the code sequence di, a capacitance detection method including an estimation step of estimating a capacitance value of the second capacitance column corresponding to the k2nd drive line, wherein the output step is along a column direction of the code sequence. Further, a column in which the absolute value of the sum of each element exceeds a threshold value Num relating to the saturation of the analog integrator is decomposed into a plurality of columns, and a drive corresponding to a column exceeding the threshold value Num in the code sequence is combined. It is divided into several times.
上記特徴により、２ｎ次（Ｍ＜２ｎ）のアダマール行列による駆動において、アナログ積分器の飽和を回避することができる。 With the above feature, the saturation of the analog integrator can be avoided in driving with a 2 n -th order (M <2 n ) Hadamard matrix.
本発明に係る線形系係数推定方法は、長さＮの直交するＭ個の符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）に基づいて前記Ｍ個の入力ｘｋ（ｋ＝１、…、Ｍ）を入力して、Ｎ個の出力ｓ＝（ｓ１、ｓ２、…、ｓＮ）＝（Ｆ（ｄ１１、ｄ２１、…、ｄＭ１）、Ｆ（ｄ１２、ｄ２２、…、ｄＭ２）、…、Ｆ（ｄ１Ｎ、ｄ２Ｎ、…、ｄＭＮ））を出力するので、Ｍ個の入力にすべて同時に入力して線形系の係数Ｃｋを推定する。従って、従来の構成のように、Ｍ個の入力を１個ずつ選択して走査入力する必要が無くなり、入力数Ｍが増大しても、線形系の係数値を取得するための処理時間は短くならず、検出精度を良好に維持しながら、且つ、解像度も良好で高速動作が可能な線形系係数推定方法を得ることができるという効果を奏する。 The linear system coefficient estimation method according to the present invention is based on M code sequences di = (di1, di2,..., DiN) (i = 1,. xk (k = 1,..., M) and N outputs s = (s1, s2,..., sN) = (F (d11, d21,..., dM1), F (d12, d22,...) , DM2),..., F (d1N, d2N,..., DMN)) are output simultaneously, and the coefficients Ck of the linear system are estimated by inputting all the M inputs simultaneously. Accordingly, unlike the conventional configuration, it is not necessary to select and input M inputs one by one, and even if the number of inputs M increases, the processing time for acquiring the coefficient value of the linear system is short. In addition, there is an effect that it is possible to obtain a linear system coefficient estimation method capable of high-speed operation with good resolution while maintaining good detection accuracy.
本実施の形態に係る線形素子列値推定方法では、前記符号系列ｄｉ＝（ｄｉ１、ｄｉ２、…、ｄｉＮ）（ｉ＝１、…、Ｍ）の各要素は、＋Ｖまたは−Ｖによって構成されることが好ましい。 In the linear element sequence value estimation method according to the present embodiment, each element of the code sequence di = (di1, di2,..., DiN) (i = 1,..., M) is configured by + V or −V. It is preferable.
上記構成により、各ドライブラインを＋Ｖボルトまたは−Ｖボルトの電圧を印加して駆動することができる。 With the above configuration, each drive line can be driven by applying a voltage of + V volts or -V volts.
本実施の形態に係る静電容量検出方法では、前記推定工程は、前記符号系列による１回の並列駆動ごとに、内積に必要な、符号に応じた加減算を実行することが好ましい。 In the capacitance detection method according to the present embodiment, it is preferable that the estimation step performs addition / subtraction according to the sign, which is necessary for the inner product, for each parallel drive by the code series.
上記構成により、１回の並列駆動ごとに内積演算を実行するので、符号系列の長さに対応するＮ回の並列駆動ごとに内積演算を実行する構成に比較して、パイプライン処理が可能で短時間で演算することができ、また、演算に必要なメモリが少なくて済む。 With the above configuration, the inner product operation is executed for each parallel drive, so that pipeline processing is possible as compared to the configuration in which the inner product operation is executed every N parallel drives corresponding to the length of the code sequence. The calculation can be performed in a short time, and the memory required for the calculation can be reduced.
上記静電容量検出方法では、前記出力工程は、前記第１の静電容量列からの出力ｓＦｉｒｓｔを第１アナログ積分器に出力し、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄを第２アナログ積分器に出力し、前記推定工程は、前記第１アナログ積分器に出力された出力ｓＦｉｒｓｔをＡＤ変換器によりＡＤ変換して前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算を実行し、前記第２アナログ積分器に出力された出力ｓＳｅｃｏｎｄを前記ＡＤ変換器によりＡＤ変換して前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算を実行することが好ましい。 In the capacitance detection method, the output step outputs the output sFirst from the first capacitance string to the first analog integrator and outputs the output sSecond from the second capacitance string to the second. Output to the analog integrator, the estimating step performs AD conversion of the output sFirst output to the first analog integrator by an AD converter, and performs an inner product operation of the output sFirst and the code sequence di, It is preferable that the output sSecond output to the second analog integrator is AD-converted by the AD converter and an inner product operation between the output sSecond and the code sequence di is executed.
上記構成により、アナログ積分器が各センスラインに対応して並列に配置されるので、マトリックス状に配置された静電容量の全体を検出する検出速度を向上させることができる。 With the above configuration, the analog integrator is arranged in parallel corresponding to each sense line, so that the detection speed for detecting the entire capacitance arranged in a matrix can be improved.
上記静電容量検出方法では、前記出力工程は、前記第１の静電容量列からの出力ｓＦｉｒｓｔをアナログ積分器に出力した後、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄを前記アナログ積分器に出力し、前記推定工程は、前記アナログ積分器に出力された出力ｓＦｉｒｓｔをＡＤ変換器によりＡＤ変換して前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算を実行し、前記アナログ積分器に出力された出力ｓＳｅｃｏｎｄを前記ＡＤ変換器によりＡＤ変換して前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算を実行することが好ましい。 In the capacitance detection method, the output step outputs the output sFirst from the first capacitance string to the analog integrator, and then outputs the output sSecond from the second capacitance string to the analog integration. In the estimation step, the output sFirst output to the analog integrator is AD-converted by an AD converter, and an inner product operation of the output sFirst and the code sequence di is performed. It is preferable that the output sSecond output is AD-converted by the AD converter to perform an inner product operation between the output sSecond and the code sequence di.
上記構成により、単一のアナログ積分器により推定工程を構成することができるので、より簡単な構成により静電容量を検出することができる。 With the above configuration, since the estimation step can be configured with a single analog integrator, the capacitance can be detected with a simpler configuration.
上記静電容量検出方法では、前記出力工程は、前記第１の静電容量列からの出力ｓＦｉｒｓｔを第１アナログ積分器に出力し、前記第２の静電容量列からの出力ｓＳｅｃｏｎｄを第２アナログ積分器に出力し、前記推定工程は、前記第１アナログ積分器に出力された出力ｓＦｉｒｓｔを第１ＡＤ変換器によりＡＤ変換して前記出力ｓＦｉｒｓｔと前記符号系列ｄｉとの内積演算を実行し、前記第２アナログ積分器に出力された出力ｓＳｅｃｏｎｄを第２ＡＤ変換器によりＡＤ変換して前記出力ｓＳｅｃｏｎｄと前記符号系列ｄｉとの内積演算を実行することが好ましい。 In the capacitance detection method, the output step outputs the output sFirst from the first capacitance string to the first analog integrator and outputs the output sSecond from the second capacitance string to the second. Output to the analog integrator, and the estimation step performs AD conversion of the output sFirst output to the first analog integrator by a first AD converter and performs an inner product operation of the output sFirst and the code sequence di, It is preferable that the output sSecond output to the second analog integrator is AD-converted by a second AD converter and an inner product operation between the output sSecond and the code sequence di is performed.
上記構成により、アナログ積分器及びＡＤ変換器が各センスラインに対応して並列に配置されるので、マトリックス状に配置された静電容量の全体を検出する検出速度をより一層向上させることができる。 With the above configuration, the analog integrator and the AD converter are arranged in parallel corresponding to each sense line, so that the detection speed for detecting the entire capacitance arranged in a matrix can be further improved. .
本実施の形態に係る静電容量検出方法では、前記推定工程は、前記メモリに格納された第１の静電容量列からのオフセット出力を前記出力ｓＦｉｒｓｔから減算した結果と、前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記メモリに格納された第２の静電容量列からのオフセット出力を前記出力ｓＳｅｃｏｎｄから減算した結果と、前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定することが好ましい。 In the capacitance detection method according to the present embodiment, the estimation step includes subtracting the offset output from the first capacitance string stored in the memory from the output sFirst, the code sequence di, The capacitance value of the first capacitance string corresponding to the k1th drive line is estimated based on the inner product calculation of the first product, and the offset output from the second capacitance string stored in the memory is output as the output It is preferable to estimate the capacitance value of the second capacitance string corresponding to the k2nd drive line based on the inner product calculation of the result obtained by subtracting from sSecond and the code sequence di.
上記構成により、アナログ積分器により生じるオフセットをキャンセルすることができる。 With the above configuration, the offset caused by the analog integrator can be canceled.
本実施の形態に係る静電容量検出方法では、前記出力工程の前において、前記アナログ積分器のリセット時、及び前記第１及び第２静電容量列からの出力のサンプリング時に第１電圧により前記ドライブラインを駆動して、前記第１及び第２の静電容量列からの出力を前記アナログ積分器に出力し、前記第１及び第２の静電容量列からの出力をオフセット出力として前記アナログ積分器から読み出す動作を複数回繰り返して得られた複数個のオフセット出力を平均化してメモリに格納することが好ましい。 In the capacitance detection method according to the present embodiment, before the output step, when the analog integrator is reset, and when the output from the first and second capacitance strings is sampled, the first voltage is used. Driving the drive line, outputting the output from the first and second capacitance strings to the analog integrator, and using the output from the first and second capacitance strings as the offset output, the analog It is preferable to average a plurality of offset outputs obtained by repeating the operation of reading from the integrator a plurality of times and store them in the memory.
上記構成により、アナログ積分器により生じるオフセットに含まれるノイズ成分を削減した後、メモリに格納することができる。 With the above configuration, the noise component included in the offset generated by the analog integrator can be reduced and stored in the memory.
本実施の形態に係る静電容量検出方法では、前記推定工程は、前記出力ｓＦｉｒｓｔをＡＤ変換した第１デジタル値と前記符号系列ｄｉとの内積演算に基づいて、ｋ１番目のドライブラインに対応する前記第１の静電容量列の容量値を推定し、前記出力ｓＳｅｃｏｎｄをＡＤ変換した第２デジタル値と前記符号系列ｄｉとの内積演算に基づいて、ｋ２番目のドライブラインに対応する前記第２の静電容量列の容量値を推定し、前記推定工程は、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記第１及び第２デジタル値の重み付けを切り替えることが好ましい。 In the capacitance detection method according to the present embodiment, the estimation step corresponds to the k1th drive line based on the inner product operation of the first digital value obtained by AD-converting the output sFirst and the code sequence di. The second capacitance corresponding to the k2nd drive line is estimated based on the inner product calculation of the second digital value obtained by estimating the capacitance value of the first capacitance string and AD converting the output sSecond and the code sequence di. The capacitance value of the first and second digital values is switched in accordance with the absolute value of the sum of each element along the code sequence column direction. Is preferred.
上記構成により、アナログ積分器から内積演算部までのゲインを符号系列による駆動ごとに一定にすることができる。 With the above configuration, the gain from the analog integrator to the inner product calculation unit can be made constant for each drive by the code sequence.
本実施の形態に係る静電容量検出方法では、前記符号系列の列方向に沿った各要素の総和の絶対値が前記アナログ積分器の飽和に関連する閾値Ｎｕｍを超える列は、前記２ｎ次のアダマール行列の１列目、（２ｎ−１＋１）列目、（２ｎ−１＋２ｎ−２＋１）列目、及び（２ｎ−１−２ｎ−２＋１）列目のうちの少なくとも１つであることが好ましい。 In the capacitance detection method according to the present embodiment, the column in which the absolute value of the sum of the elements along the column direction of the code sequence exceeds the threshold Num related to the saturation of the analog integrator is the 2 nth order. Of the first, (2 n-1 +1), (2 n-1 +2 n-2 +1), and (2 n-1 -2 n-2 +1) columns At least one is preferred.
上記構成により、２ｎ次（Ｍ＜２ｎ）のアダマール行列による駆動において、簡単なアルゴリズムにより、アナログ積分器の飽和を回避することができる。 With the above configuration, saturation of the analog integrator can be avoided by a simple algorithm in driving with a 2 n -th order (M <2 n ) Hadamard matrix.
本実施の形態に係る静電容量検出方法では、［ｘ］をｘの整数部とし、前記２ｎ次のアダマール行列の１列目が前記閾値Ｎｕｍを超える場合、ドライブラインの１番目からＮｕｍ×［Ｍ／Ｎｕｍ］番目までをＮｕｍ個ずつ駆動することを［Ｍ／Ｎｕｍ］回繰り返した後、残りの（Ｍ／Ｎｕｍ）の余りの個数を並列駆動し、前記アダマール行列の（２ｎ−１＋１）列目が前記閾値Ｎｕｍを超える場合、ドライブラインの（２ｎ−１−（Ｍ−２ｎ−１））行目に基づく行からＭ行目までを並列に駆動した後、ドライブラインの１行目から（２ｎ−１−（Ｍ−２ｎ−１）−１）行目に基づく行までを、Ｎｕｍ個ずつ駆動することを［（２ｎ−１−（Ｍ−２ｎ−１）−１）行目に基づく行／Ｎｕｍ］回繰り返した後、残りの（（２ｎ−１−（Ｍ−２ｎ−１）−１）行目に基づく行／Ｎｕｍ）の余りの個数を並列駆動し、前記アダマール行列の（２ｎ−１＋２ｎ−２＋１）列目が前記閾値Ｎｕｍを超える場合、まず、ドライブラインの１行目から（２ｎ−１）行目までを同時並列に駆動し、そして、ドライブラインの（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））行目に基づく行からＭ行目までを並列に駆動し、次に、ドライブラインの（２ｎ−１＋１）行目から（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））行目に基づく行までを、Ｎｕｍ個ずつ駆動することを［（（（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））に基づく行））−（２ｎ−１＋１）／Ｎｕｍ］回繰り返した後、残りの（（（（（２ｎ−１＋２ｎ−２）−（Ｍ−（２ｎ−１＋２ｎ−２）））に基づく行））−（２ｎ−１＋１）／Ｎｕｍ）の余りの個数を並列駆動することが好ましい。 In the capacitance detection method according to the present embodiment, when [x] is an integer part of x and the first column of the 2 n -th order Hadamard matrix exceeds the threshold Num, the first Num × of drive lines After driving [M / Num] th by Num by [M / Num] times, the remaining number of remaining (M / Num) is driven in parallel, and (2 n−1 ) of the Hadamard matrix is driven. +1) When the column exceeds the threshold value Num, after driving from the row based on the (2 n-1- (M-2 n-1 )) row of the drive line to the M row in parallel, Driving from the first row to the row based on the (2 n-1- (M-2 n-1 ) -1) row by Num units [[2 n-1- (M-2 n-1 ) -1) Row / Num] based on the row, and then the remaining ((2 n-1 − (M-2 n-1 ) -1) The remaining number of rows / Num) based on the row is driven in parallel, and the (2 n-1 +2 n-2 +1) -th column of the Hadamard matrix sets the threshold value Num. In the case of exceeding, first, the drive line from the first line to the (2 n-1 ) line is simultaneously driven in parallel, and the drive line ((2 n-1 +2 n-2 )-(M- (2 n-1 +2 n-2 ))) Drive from the row to the M-th row in parallel, and then from the (2 n-1 +1) -th row of the drive line to ((2 n-1 +2 n) −2 ) − (M− (2 n−1 +2 n−2 ))) Num driving up to the row based on the row [(((((2 n−1 +2 n−2 ) − ( Row based on M- (2 n-1 +2 n-2 )))))-(2 n-1 +1) / Num] iterations and then the remaining ((((((2 n−1 +2 n−2 ) − (row based on M− (2 n−1 +2 n−2 ))))) − (2 n−1 +1) / Num) can be driven in parallel. preferable.
上記構成により、２ｎ次（Ｍ＜２ｎ）のアダマール行列による駆動において、簡単なアルゴリズムにより、アナログ積分器の飽和を回避することができる。 With the above configuration, saturation of the analog integrator can be avoided by a simple algorithm in driving with a 2 n -th order (M <2 n ) Hadamard matrix.
本実施の形態に係る静電容量検出方法では、行の順番を入れ替えることにより、シルベスター法によって生成される２ｎ次（Ｍ＜２ｎ）のアダマール行列からなる符号系列を生成し、当該符号系列に基づいて前記Ｍ本のドライブラインを並列に駆動することが好ましい。 In the capacitance detection method according to the present embodiment, by changing the order of the rows, a code sequence composed of a 2 n -th order (M <2 n ) Hadamard matrix generated by the Sylvester method is generated, and the code sequence Preferably, the M drive lines are driven in parallel based on the above.
本発明に係る静電容量値分布検出方法は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量値分布検出方法であって、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含することを特徴とする。 The capacitance value distribution detection method according to the present invention detects a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. In the distribution detection method, a first signal line driving step of driving the first signal line and outputting a charge corresponding to the capacitance from the second signal line at a first time, and the first time At a second time later than the second time, and at a third time after the second time, the switching process for switching and controlling the connection between the first and second signal lines. And a second signal line driving step of outputting a charge corresponding to the capacitance from the first signal line.
この特徴により、第１時刻において、第１信号線を駆動して静電容量に対応する電荷を第２信号線から出力させ、第１時刻よりも後の第２時刻において、第１及び第２信号線の接続を切替制御し、第２時刻よりも後の第３時刻において、第２信号線を駆動して静電容量に対応する電荷を第１信号線から出力させる。従って、静電容量に対応する電荷を、第１信号線と第２信号線との双方から出力させることができる。このため、手、指等を通じてタッチパネルに入力され、センスラインの信号に重畳される電磁ノイズの影響を除去することができる。 With this feature, at the first time, the first signal line is driven to output charges corresponding to the capacitance from the second signal line, and at the second time after the first time, the first and second The connection of the signal lines is controlled to be switched, and at a third time after the second time, the second signal lines are driven to output charges corresponding to the capacitance from the first signal lines. Therefore, the electric charge corresponding to the capacitance can be output from both the first signal line and the second signal line. For this reason, it is possible to remove the influence of electromagnetic noise that is input to the touch panel through a hand, a finger, or the like and superimposed on the signal of the sense line.
本発明に係る静電容量値分布検出回路は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量値分布検出回路であって、前記複数の第１信号線及び前記複数の第２信号線に接続されたマルチプレクサと、前記マルチプレクサに接続されたドライバと、前記マルチプレクサに接続されたセンスアンプとを備え、前記マルチプレクサは、前記第１信号線を前記ドライバに接続し、前記第２信号線を前記センスアンプに接続する第１接続状態と、前記第１信号線を前記センスアンプに接続し、前記第２信号線を前記ドライバに接続する第２接続状態とを切替えることを特徴とする。 A capacitance value distribution detection circuit according to the present invention detects a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. A distribution detection circuit, comprising: a multiplexer connected to the plurality of first signal lines and the plurality of second signal lines; a driver connected to the multiplexer; and a sense amplifier connected to the multiplexer. The multiplexer connects the first signal line to the driver, connects the second signal line to the sense amplifier, connects the first signal line to the sense amplifier, and connects the second signal line to the sense amplifier. The second connection state in which the signal line is connected to the driver is switched.
この特徴により、第１信号線をドライバに接続し、第２信号線をセンスアンプに接続する第１接続状態と、第１信号線をセンスアンプに接続し、第２信号線をドライバに接続する第２接続状態とが切替えられる。従って、静電容量に対応する電荷を、第１信号線と第２信号線との双方から出力させることができる。このため、手、指等を通じてタッチパネルに入力され、センスラインの信号に重畳される電磁ノイズの影響を除去することができる。 With this feature, the first signal line is connected to the driver, the second signal line is connected to the sense amplifier, the first signal line is connected to the sense amplifier, and the second signal line is connected to the driver. The second connection state is switched. Therefore, the electric charge corresponding to the capacitance can be output from both the first signal line and the second signal line. For this reason, it is possible to remove the influence of electromagnetic noise that is input to the touch panel through a hand, a finger, or the like and superimposed on the signal of the sense line.
本発明に係る他の静電容量値分布検出回路は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量値分布検出回路であって、前記第１信号線に接続された第１マルチプレクサと、前記第１マルチプレクサに接続された第１ドライバ及び第１センスアンプと、前記第２信号線に接続された第２マルチプレクサと、前記第２マルチプレクサに接続された第２ドライバ及び第２センスアンプと、前記第１信号線を前記第１ドライバに接続し、前記第２信号線を前記第２センスアンプに接続する第１接続状態と、前記第１信号線を前記第１センスアンプに接続し、前記第２信号線を前記第２ドライバに接続する第２接続状態とを切替えるように前記第１及び前記第２マルチプレクサを制御する制御回路とを備えたことを特徴とする。
Another capacitance value distribution detection circuit according to the present invention is an electrostatic that detects a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. A capacitance value distribution detection circuit, a first multiplexer connected to the first signal line, a first driver and a first sense amplifier connected to the first multiplexer, and connected to the second signal line A second multiplexer, a second driver and a second sense amplifier connected to the second multiplexer, the first signal line connected to the first driver, and the second signal line connected to the second sense amplifier; The first connection state and the second connection state in which the first signal line is connected to the first sense amplifier and the second signal line is connected to the second driver.
この特徴により、第１信号線を第１ドライバに接続し、第２信号線を第２センスアンプに接続する第１接続状態と、第１信号線を第１センスアンプに接続し、第２信号線を第２ドライバに接続する第２接続状態とを切替えることができる。従って、静電容量に対応する電荷を、第１信号線と第２信号線との双方から出力させることができる。このため、手、指等を通じてタッチパネルに入力され、センスラインの信号に重畳される電磁ノイズの影響を除去することができる。 With this feature, the first signal line is connected to the first driver, the second signal line is connected to the second sense amplifier, the first signal line is connected to the first sense amplifier, and the second signal is connected. The second connection state in which the line is connected to the second driver can be switched. Therefore, the electric charge corresponding to the capacitance can be output from both the first signal line and the second signal line. For this reason, it is possible to remove the influence of electromagnetic noise that is input to the touch panel through a hand, a finger, or the like and superimposed on the signal of the sense line.
本発明に係るさらに他の静電容量値分布検出回路は、複数の第１信号線と複数の第２信号線との交点に形成される複数の静電容量の値の分布を検出する静電容量値分布検出回路であって、前記複数の第１信号線の一部に接続された第１マルチプレクサと、前記第１マルチプレクサに接続された第１ドライバ及び第１センスアンプと、前記複数の第１信号線の他の一部に接続された第２マルチプレクサと、前記第２マルチプレクサに接続された第２ドライバ及び第２センスアンプと、前記複数の第２信号線の一部に接続された第３マルチプレクサと、前記第３マルチプレクサに接続された第３ドライバ及び第３センスアンプと、前記複数の第２信号線の他の一部に接続された第４マルチプレクサと、前記第４マルチプレクサに接続された第４ドライバ及び第４センスアンプと、前記第１信号線の一部を前記第１ドライバに接続し、前記第１信号線の他の一部を前記第２ドライバに接続し、前記第２信号線の一部を前記第３センスアンプに接続し、前記第２信号線の他の一部を前記第４センスアンプに接続する第１接続状態と、前記第１信号線の一部を前記第１センスアンプに接続し、前記第１信号線の他の一部を前記第２センスアンプに接続し、前記第２信号線の一部を前記第３ドライバに接続し、前記第２信号線の他の一部を前記第４ドライバに接続する第２接続状態とを切替えるように前記第１乃至前記第４マルチプレクサを制御する制御回路とを備えたことを特徴とする。 Still another electrostatic capacitance value distribution detection circuit according to the present invention is an electrostatic that detects a distribution of values of a plurality of capacitances formed at intersections of a plurality of first signal lines and a plurality of second signal lines. A capacitance value distribution detection circuit, comprising: a first multiplexer connected to a part of the plurality of first signal lines; a first driver and a first sense amplifier connected to the first multiplexer; A second multiplexer connected to another part of one signal line; a second driver and a second sense amplifier connected to the second multiplexer; and a second multiplexer connected to a part of the plurality of second signal lines. A third multiplexer, a third driver and a third sense amplifier connected to the third multiplexer, a fourth multiplexer connected to another part of the plurality of second signal lines, and a fourth multiplexer. 4th door And a fourth sense amplifier, a part of the first signal line is connected to the first driver, another part of the first signal line is connected to the second driver, and the second signal line A first connection state in which a part is connected to the third sense amplifier and another part of the second signal line is connected to the fourth sense amplifier, and a part of the first signal line is connected to the first sense An amplifier, a second part of the first signal line connected to the second sense amplifier, a part of the second signal line connected to the third driver, and another part of the second signal line And a control circuit that controls the first to fourth multiplexers so as to switch a second connection state in which a part is connected to the fourth driver.
この特徴により、第１信号線の一部を第１ドライバに接続し、第１信号線の他の一部を第２ドライバに接続し、第２信号線の一部を第３センスアンプに接続し、第２信号線の他の一部を第４センスアンプに接続する第１接続状態と、第１信号線の一部を第１センスアンプに接続し、第１信号線の他の一部を第２センスアンプに接続し、第２信号線の一部を第３ドライバに接続し、第２信号線の他の一部を第４ドライバに接続する第２接続状態とを切替えることができる。 Due to this feature, a part of the first signal line is connected to the first driver, another part of the first signal line is connected to the second driver, and a part of the second signal line is connected to the third sense amplifier. A first connection state in which another part of the second signal line is connected to the fourth sense amplifier, a part of the first signal line is connected to the first sense amplifier, and another part of the first signal line is connected. To the second sense amplifier, a part of the second signal line is connected to the third driver, and the other part of the second signal line is connected to the fourth driver. .
従って、静電容量に対応する電荷を、第１信号線と第２信号線との双方から出力させることができる。このため、手、指等を通じてタッチパネルに入力され、センスラインの信号に重畳される電磁ノイズの影響を除去することができる。 Therefore, the electric charge corresponding to the capacitance can be output from both the first signal line and the second signal line. For this reason, it is possible to remove the influence of electromagnetic noise that is input to the touch panel through a hand, a finger, or the like and superimposed on the signal of the sense line.
本発明に係るタッチセンサシステムは、本発明に係る静電容量値分布検出回路と、前記複数の第１信号線と前記複数の第２信号線と前記複数の静電容量とにより構成されるタッチパネルとを備えたことを特徴とする。 A touch sensor system according to the present invention includes a capacitance value distribution detection circuit according to the present invention, a touch panel including the plurality of first signal lines, the plurality of second signal lines, and the plurality of capacitances. It is characterized by comprising.
本発明に係る情報入出力機器は、本発明に係るタッチセンサシステムと、前記タッチセンサシステムに設けられたタッチパネルに重ねて配置されているか、または、前記タッチパネルを内蔵した表示パネルとを備えたことを特徴とする。 An information input / output device according to the present invention includes the touch sensor system according to the present invention and a display panel that is disposed so as to overlap the touch panel provided in the touch sensor system or that includes the touch panel. It is characterized by.
本発明に係る静電容量値分布検出方法は、第１時刻において、第１信号線を駆動して静電容量に対応する電荷を第２信号線から出力させ、第１時刻よりも後の第２時刻において、第１及び第２信号線の接続を切替制御し、第２時刻よりも後の第３時刻において、第２信号線を駆動して静電容量に対応する電荷を第１信号線から出力させる。従って、静電容量に対応する電荷を、第１信号線と第２信号線との双方から出力させることができる。このため、手、指等を通じてタッチパネルに入力され、センスラインの信号に重畳される電磁ノイズの影響を除去することができる。 In the capacitance value distribution detection method according to the present invention, at the first time, the first signal line is driven to output a charge corresponding to the capacitance from the second signal line, and the first signal line after the first time is output. At the second time, the connection between the first and second signal lines is controlled to be switched, and at a third time after the second time, the second signal line is driven to charge corresponding to the capacitance to the first signal line. Output from. Therefore, the electric charge corresponding to the capacitance can be output from both the first signal line and the second signal line. For this reason, it is possible to remove the influence of electromagnetic noise that is input to the touch panel through a hand, a finger, or the like and superimposed on the signal of the sense line.
本実施の形態に係る静電容量値分布検出方法では、前記複数の第１信号線と前記複数の第２信号線と前記複数の静電容量とにより構成されるタッチパネルは、入力用ペンを把持した手を着くことができる広さを有していることが好ましい。 In the capacitance value distribution detection method according to the present embodiment, the touch panel constituted by the plurality of first signal lines, the plurality of second signal lines, and the plurality of capacitances holds an input pen. It is preferable to have an area that can be worn.
上記構成により、入力用ペンを把持しながらタッチパネルに着いた手を通じてタッチパネルに入力され、センスラインの信号に重畳される電磁ノイズの影響を除去することができる。 With the configuration described above, it is possible to remove the influence of electromagnetic noise that is input to the touch panel through a hand that is attached to the touch panel while holding the input pen and superimposed on the signal of the sense line.
本実施の形態に係る静電容量値分布検出回路では、前記複数の第１信号線と前記複数の第２信号線と前記複数の静電容量とにより構成されるタッチパネルは、入力用ペンを把持した手を着くことができる広さを有していることが好ましい。 In the capacitance value distribution detection circuit according to the present embodiment, the touch panel including the plurality of first signal lines, the plurality of second signal lines, and the plurality of capacitances holds an input pen. It is preferable to have an area that can be worn.
上記構成により、入力用ペンを把持しながらタッチパネルに着いた手を通じてタッチパネルに入力され、センスラインの信号に重畳される電磁ノイズの影響を除去することができる。 With the configuration described above, it is possible to remove the influence of electromagnetic noise that is input to the touch panel through a hand that is attached to the touch panel while holding the input pen and superimposed on the signal of the sense line.
本実施の形態に係るさらに他の静電容量値分布検出回路では、前記複数の第１信号線の一部と前記複数の第１信号線の他の一部とは、境界にある信号線を共有し、前記複数の第２信号線の一部と前記複数の第２信号線の他の一部とは、境界にある信号線を共有していることが好ましい。 In still another capacitance value distribution detection circuit according to the present embodiment, a part of the plurality of first signal lines and another part of the plurality of first signal lines are signal lines at a boundary. It is preferable that a part of the plurality of second signal lines and another part of the plurality of second signal lines share a signal line at a boundary.
上記構成により、隣接するマルチプレクサの分担の境界に配置されたセンスラインの差動読み出しが、その境界線を超えて連続的に行える。 With the above configuration, differential reading of the sense lines arranged at the boundary of sharing of the adjacent multiplexers can be continuously performed beyond the boundary line.
本実施の形態に係るタッチセンサシステムでは、前記静電容量値分布検出回路は、ペン入力に基づく静電容量の値の分布を検出することが好ましい。 In the touch sensor system according to the present embodiment, it is preferable that the capacitance value distribution detection circuit detects a distribution of capacitance values based on pen input.
本実施の形態に係る情報入出力機器では、前記静電容量値分布検出回路は、ペン入力に基づく静電容量の値の分布を検出することが好ましい。 In the information input / output device according to the present embodiment, it is preferable that the capacitance value distribution detection circuit detects a distribution of capacitance values based on pen input.
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention.
本発明は、マトリックス状に構成された線形系の係数、素子値、または静電容量を推定または検出する方法、及びこの方法に従って動作する集積回路、タッチセンサシステム、及び電子機器に適用することができる。また本発明は、指紋検出システムに適用することもできる。 The present invention can be applied to a method of estimating or detecting a coefficient, element value, or capacitance of a linear system configured in a matrix, and an integrated circuit, a touch sensor system, and an electronic device that operate according to the method. it can. The present invention can also be applied to a fingerprint detection system.
本発明は、複数の第１信号線と複数の第２信号線との交点にそれぞれ形成される複数の静電容量の値の分布を検出する静電容量値分布検出方法、静電容量値分布検出回路、タッチセンサシステム、及び情報入出力機器に利用することができる。 The present invention relates to a capacitance value distribution detection method and a capacitance value distribution for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines. It can be used for a detection circuit, a touch sensor system, and an information input / output device.
また、本発明は、ペン入力に際してお手付き領域が発生するような大型のタッチパネルを備えたタッチセンサシステム、例えば、複数人のマルチタッチによる手書き入力が可能な電子黒板、タブレット端末に使用することができる。 In addition, the present invention can be used for a touch sensor system including a large touch panel that generates a touch area when a pen is input, for example, an electronic blackboard or a tablet terminal capable of handwriting input by multi-touch by a plurality of persons. .
１ タッチセンサシステム
２ センサパネル
３ 集積回路
４ 駆動部
５ 推定部
６、６Ａ アナログ積分器
７ スイッチ
８ ＡＤ変換器
９ 内積演算部
１０ ＲＡＭ
１１ アプリケーション処理部
１２ 携帯電話機
１３ 表示パネル
１４ 表示制御回路
１５ ＣＰＵ
１６ ＲＯＭ
１７ ＲＡＭ
１８ マイクロフォン
１９ スピーカ
２０ 操作キー
２１ カメラ
１０１ａ タッチセンサシステム
１０２ 静電容量値分布検出回路
１０３ センサパネル
１０４ マルチプレクサ
１０４ａ マルチプレクサ（第１マルチプレクサ）
１０４ｂ マルチプレクサ（第２マルチプレクサ）
１０４ａ１ マルチプレクサ（第１マルチプレクサ）
１０４ａ２ マルチプレクサ（第２マルチプレクサ）
１０４ｂ１ マルチプレクサ（第３マルチプレクサ）
１０４ｂ２ マルチプレクサ（第４マルチプレクサ）
１１４ａ１ マルチプレクサ（第１マルチプレクサ）
１１４ａ２ マルチプレクサ（第２マルチプレクサ）
１１４ｂ１ マルチプレクサ（第３マルチプレクサ）
１１４ｂ２ マルチプレクサ（第４マルチプレクサ）
１０５ 駆動部
１０５ａ 駆動部（第１ドライバ）
１０５ｂ 駆動部（第２ドライバ）
１０６ センスアンプ
１０６ａ センスアンプ（第１センスアンプ）
１０６ｂ センスアンプ（第２センスアンプ）
１０７ タイミングジェネレータ
１０７ａ タイミングジェネレータ（制御回路）
１０７ｂ タイミングジェネレータ（制御回路）
１０８ ＡＤ変換器
１０９ 容量分布計算部
１１０ タッチ認識部
１１１ 同期信号生成部（制御回路）
１１２ａ、１１２ｂ、１１３ａ、１１３ｂ コントローラ
ＨＬ１〜ＨＬＭ 信号線（第１信号線）
ＶＬ１〜ＶＬＭ 信号線（第２信号線）
Ｃ１１〜ＣＭＭ 静電容量
ＤＬ１〜ＤＬＭ ドライブライン
ＳＬ１〜ＳＬＭ センスライン
ＳＷ１〜ＳＷ４ スイッチ
ＨＤＲ お手付き領域
Ｌ１〜Ｌ４ 外接ライン
Ｐ ペン入力位置
ＮＺ ファントムノイズ
DESCRIPTION OF
11
16 ROM
17 RAM
18
104b Multiplexer (second multiplexer)
104a1 multiplexer (first multiplexer)
104a2 multiplexer (second multiplexer)
104b1 multiplexer (third multiplexer)
104b2 multiplexer (fourth multiplexer)
114a1 multiplexer (first multiplexer)
114a2 multiplexer (second multiplexer)
114b1 multiplexer (third multiplexer)
114b2 multiplexer (fourth multiplexer)
105
105b Drive unit (second driver)
106
106b sense amplifier (second sense amplifier)
107
107b Timing generator (control circuit)
108
112a, 112b, 113a, 113b Controllers HL1 to HLM Signal line (first signal line)
VL1 to VLM signal line (second signal line)
C11 to CMM Capacitance DL1 to DLM Drive line SL1 to SLM Sense line SW1 to SW4 Switch HDR Touch area L1 to L4 circumscribed line P Pen input position NZ Phantom noise
Claims (18)
第１時刻において、前記第１信号線を駆動して前記線形素子に対応する出力を前記第２信号線から出力させる第１信号線駆動工程と、
前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、
前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記線形素子に対応する出力を前記第１信号線から出力させる第２信号線駆動工程とを包含し、
前記第１信号線駆動工程は、符号系列ｄｉに基づいて、前記複数の第１信号線を並列に駆動して、前記線形素子に対応する出力の線形和を前記複数の第２信号線に沿って出力する第１出力工程と、
前記複数の第２信号線に沿って出力された線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った線形素子の値を推定する第１推定工程とを含み、
前記第２信号線駆動工程は、前記符号系列ｄｉに基づいて、前記複数の第２信号線を並列に駆動して、前記線形素子に対応する出力の線形和を前記複数の第１信号線に沿って出力する第２出力工程と、
前記複数の第１信号線に沿って出力された線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った線形素子の値を推定する第２推定工程とを含むことを特徴とする線形素子値推定方法。 A linear element value estimation method for estimating a distribution of values of a plurality of linear elements respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines,
A first signal line driving step of driving the first signal line and outputting an output corresponding to the linear element from the second signal line at a first time;
A switching step of switching and controlling connection of the first and second signal lines at a second time after the first time;
Including a second signal line driving step of driving the second signal line and outputting an output corresponding to the linear element from the first signal line at a third time after the second time,
In the first signal line driving step, the plurality of first signal lines are driven in parallel based on the code series di, and a linear sum of outputs corresponding to the linear elements is generated along the plurality of second signal lines. A first output step for outputting
A first estimation step of estimating a value of a linear element along each second signal line based on an inner product operation of the linear sum output along the plurality of second signal lines and the code sequence di. ,
In the second signal line driving step, the plurality of second signal lines are driven in parallel based on the code series di, and a linear sum of outputs corresponding to the linear elements is applied to the plurality of first signal lines. A second output step for outputting along
A second estimation step of estimating a value of a linear element along each first signal line based on an inner product operation of the linear sum output along the plurality of first signal lines and the code sequence di. The linear element value estimation method characterized by the above-mentioned.
第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、
前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、
前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、
前記第１信号線駆動工程は、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力する第１出力工程と、
前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、
前記第２信号線駆動工程は、前記符号系列に基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力する第２出力工程と、
前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含むことを特徴とする静電容量検出方法。 A capacitance detection method for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines,
A first signal line driving step of driving the first signal line and outputting a charge corresponding to the capacitance from the second signal line at a first time;
A switching step of switching and controlling connection of the first and second signal lines at a second time after the first time;
A second signal line driving step of driving the second signal line and outputting a charge corresponding to the capacitance from the first signal line at a third time after the second time;
In the first signal line driving step, + V volts is applied when the code sequence is +1, and -V volts is applied when the code sequence is +1, based on a code sequence di in which each element is composed of +1 or -1. A first output step of driving the plurality of first signal lines in parallel so as to output a linear sum of charges accumulated in the capacitance along the plurality of second signal lines;
First estimation for estimating a capacitance value of the capacitance along each second signal line based on an inner product operation of a linear sum of charges output along the plurality of second signal lines and the code series di Process,
In the second signal line driving step, the plurality of second signal lines are applied based on the code sequence so that + V volts is applied when the code sequence is +1 and −V volts is applied when the code sequence is −1. A second output step of driving in parallel and outputting a linear sum of charges accumulated in the capacitance along the plurality of first signal lines;
Second estimation for estimating a capacitance value of capacitance along each first signal line based on an inner product operation of a linear sum of charges output along the plurality of first signal lines and the code series di A capacitance detecting method comprising the steps of:
前記集積回路は、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させ、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御し、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させ、
前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように、前記第１時刻において、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力させ、前記第３時刻において、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力させる駆動部と、
前記第１時刻において、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、前記第３時刻において、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する推定部とを備えたことを特徴とする集積回路。 An integrated circuit for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines,
The integrated circuit drives the first signal line at a first time to output a charge corresponding to the capacitance from the second signal line, and at a second time after the first time, The connection between the first signal line and the second signal line is switched and, at a third time after the second time, the second signal line is driven to charge corresponding to the capacitance to the first time. Output from the signal line,
Based on a code sequence di in which each element is composed of +1 or −1 for the plurality of capacitances, + V volts is used when the code sequence is +1, and −V volts is used when the code sequence is −1. The plurality of first signal lines are driven in parallel at the first time so that a linear sum of the charges accumulated in the capacitance is output along the plurality of second signal lines. A driving unit that drives the plurality of second signal lines in parallel at the third time and outputs a linear sum of charges accumulated in the capacitance along the plurality of first signal lines;
The capacitance value of the capacitance along each second signal line based on the inner product calculation of the linear sum of the charges output along the plurality of second signal lines and the code series di at the first time. And at the third time, an electrostatic product along each first signal line is calculated based on an inner product operation of a linear sum of the charges output along the plurality of first signal lines and the code sequence di. An integrated circuit comprising: an estimation unit that estimates a capacitance value of a capacitor.
前記タッチセンサシステムは、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させ、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御し、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させ、
上記集積回路は、前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように、前記第１時刻において、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力させ、前記第３時刻において、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力させる駆動部と、
前記第１時刻において、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、前記第３時刻において、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する推定部とを有することを特徴とするタッチセンサシステム。 A sensor panel having a plurality of capacitances formed at intersections of the plurality of first signal lines and the plurality of second signal lines, respectively, and an integrated circuit for controlling the sensor panel; A touch sensor system for detecting a distribution of values,
The touch sensor system drives the first signal line at a first time to output a charge corresponding to the capacitance from the second signal line, and at a second time after the first time. , Switching control of the connection of the first and second signal lines, and driving the second signal line at a third time after the second time to charge corresponding to the capacitance Output from one signal line,
The integrated circuit is based on a code sequence di in which each element is composed of +1 or −1 with respect to the plurality of capacitances. When the code sequence is +1, the integrated circuit is + V volts. Is configured to drive the plurality of first signal lines in parallel at the first time so as to apply −V volts, and to calculate the linear sum of the charges accumulated in the capacitances to the plurality of second signal lines. And driving the plurality of second signal lines in parallel at the third time, and outputting a linear sum of charges accumulated in the capacitance along the plurality of first signal lines. A drive unit
The capacitance value of the capacitance along each second signal line based on the inner product calculation of the linear sum of the charges output along the plurality of second signal lines and the code series di at the first time. And at the third time, an electrostatic product along each first signal line is calculated based on an inner product operation of a linear sum of the charges output along the plurality of first signal lines and the code sequence di. A touch sensor system comprising: an estimation unit that estimates a capacitance value of the capacitance.
前記タッチセンサシステムに設けられたセンサパネルに重ねて配置されているか、または、前記センサパネルを内蔵した表示パネルとを備えたことを特徴とする電子機器。 The touch sensor system according to claim 5;
An electronic apparatus comprising: a display panel that is disposed so as to overlap with a sensor panel provided in the touch sensor system, or includes the sensor panel.
第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、
前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、
前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、
前記第１信号線駆動工程は、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、
前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、
前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿ってアナログ積分器に出力する第２出力工程と、
前記複数の第１信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、
前記第１出力工程は、前記アナログ積分器のリセット時にはＶｒｅｆボルトで表される第１電圧により前記複数の第１信号線を駆動し、前記複数の第２信号線に沿って出力された電荷の線形和のサンプリング時には、前記符号系列が前記＋１の場合は（Ｖｒｅｆ＋Ｖ）ボルトで表される第２電圧により、前記符号系列が前記−１の場合は（Ｖｒｅｆ−Ｖ）ボルトで表される第３電圧により前記複数の第１信号線を駆動することを特徴とする静電容量検出方法。 A capacitance detection method for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines,
A first signal line driving step of driving the first signal line and outputting a charge corresponding to the capacitance from the second signal line at a first time;
A switching step of switching and controlling connection of the first and second signal lines at a second time after the first time;
A second signal line driving step of driving the second signal line and outputting a charge corresponding to the capacitance from the first signal line at a third time after the second time;
The first signal line driving step drives the plurality of first signal lines in parallel on the basis of a code sequence di each element of which is composed of +1 or −1, and charges accumulated in the capacitance A first output step of outputting a linear sum of the following to the analog integrator along the plurality of second signal lines;
First estimation for estimating a capacitance value of the capacitance along each second signal line based on an inner product operation of a linear sum of charges output along the plurality of second signal lines and the code series di Process,
In the second signal line driving step, the plurality of second signal lines are driven in parallel based on the code series, and a linear sum of charges accumulated in the electrostatic capacitance is calculated in the plurality of first signal lines. A second output step of outputting to the analog integrator along
Based on the inner product calculation of the linear sum of the charges output to the analog integrator along the plurality of first signal lines and the code sequence di, the capacitance value of the capacitance along each first signal line is calculated. A second estimating step for estimating,
In the first output step, when the analog integrator is reset, the plurality of first signal lines are driven by a first voltage expressed by Vref volts, and the charge output along the plurality of second signal lines is output. When sampling the linear sum, a second voltage represented by (Vref + V) volts when the code sequence is +1, and a third voltage represented by (Vref−V) volts when the code sequence is −1. A method of detecting a capacitance, wherein the plurality of first signal lines are driven by a voltage.
第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、
前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、
前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、
前記第１信号線駆動工程は、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、
前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、
前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って前記アナログ積分器に出力する第２出力工程と、
前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、
前記第１出力工程は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記複数の第２信号線に沿って出力された電荷の線形和のサンプリング時に第２電圧により前記複数の第１信号線を駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記線形和のサンプリング時に前記第１電圧により前記複数の第１信号線を駆動することを特徴とする静電容量検出方法。 A capacitance detection method for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines,
A first signal line driving step of driving the first signal line and outputting a charge corresponding to the capacitance from the second signal line at a first time;
A switching step of switching and controlling connection of the first and second signal lines at a second time after the first time;
A second signal line driving step of driving the second signal line and outputting a charge corresponding to the capacitance from the first signal line at a third time after the second time;
The first signal line driving step drives the plurality of first signal lines in parallel on the basis of a code sequence di each element of which is composed of +1 or −1, and charges accumulated in the capacitance A first output step of outputting a linear sum of the following to the analog integrator along the plurality of second signal lines;
First estimation for estimating a capacitance value of the capacitance along each second signal line based on an inner product operation of a linear sum of charges output along the plurality of second signal lines and the code series di Process,
In the second signal line driving step, the plurality of second signal lines are driven in parallel based on the code series, and a linear sum of charges accumulated in the electrostatic capacitance is calculated in the plurality of first signal lines. A second output step of outputting to the analog integrator along
Second estimation for estimating a capacitance value of capacitance along each first signal line based on an inner product operation of a linear sum of charges output along the plurality of first signal lines and the code series di Process,
In the first output step, when the code sequence is +1, the first voltage is sampled at the time of sampling the linear sum of the charges output along the plurality of second signal lines by the first voltage when the analog integrator is reset. When the plurality of first signal lines are driven by two voltages and the code series is -1, the second voltage is used when the analog integrator is reset, and the first voltage is used when the linear sum is sampled. A capacitance detection method comprising driving a plurality of first signal lines.
第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、
前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、
前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、
前記第１信号線駆動工程は、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、
前記複数の第２信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、
前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って前記アナログ積分器に出力する第２出力工程と、
前記複数の第１信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、
前記第１出力工程の前において、前記アナログ積分器のリセット時、及び前記複数の第２信号線に沿って前記アナログ積分器に出力された電荷の線形和のサンプリング時に第１電圧により前記複数の第１信号線を駆動して、前記電荷の線形和の出力を前記アナログ積分器に出力し、前記電荷の線形和の出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする静電容量検出方法。 A capacitance detection method for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines,
A first signal line driving step of driving the first signal line and outputting a charge corresponding to the capacitance from the second signal line at a first time;
A switching step of switching and controlling connection of the first and second signal lines at a second time after the first time;
A second signal line driving step of driving the second signal line and outputting a charge corresponding to the capacitance from the first signal line at a third time after the second time;
The first signal line driving step drives the plurality of first signal lines in parallel on the basis of a code sequence di each element of which is composed of +1 or −1, and charges accumulated in the capacitance A first output step of outputting a linear sum of the following to the analog integrator along the plurality of second signal lines;
Based on the inner product calculation of the linear sum of the charges output to the analog integrator along the plurality of second signal lines and the code sequence di, the capacitance value of the capacitance along each second signal line is calculated. A first estimation step to estimate,
In the second signal line driving step, the plurality of second signal lines are driven in parallel based on the code series, and a linear sum of charges accumulated in the electrostatic capacitance is calculated in the plurality of first signal lines. A second output step of outputting to the analog integrator along
Based on the inner product calculation of the linear sum of the charges output to the analog integrator along the plurality of first signal lines and the code sequence di, the capacitance value of the capacitance along each first signal line is calculated. A second estimating step for estimating,
Before the first output step, when the analog integrator is reset, and when sampling the linear sum of the charges output to the analog integrator along the plurality of second signal lines, the plurality of the plurality of the plurality of the plurality of The first signal line is driven, the output of the linear sum of charges is output to the analog integrator, and the output of the linear sum of charges is read from the analog integrator as an offset output and stored in a memory. Capacitance detection method.
前記集積回路は、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させ、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御し、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させ、
前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記第１時刻において、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力させ、前記第３時刻において、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力させる駆動部と、
前記第１時刻において、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、前記第３時刻において、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する推定部とを備え、
前記駆動部は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記複数の静電容量からの出力のサンプリング時に第２電圧により前記ドライブラインを駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記複数の静電容量からの出力のサンプリング時に前記第１電圧により前記ドライブラインを駆動することを特徴とする集積回路。 An integrated circuit for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines,
The integrated circuit drives the first signal line at a first time to output a charge corresponding to the capacitance from the second signal line, and at a second time after the first time, The connection between the first signal line and the second signal line is switched and, at a third time after the second time, the second signal line is driven to charge corresponding to the capacitance to the first time. Output from the signal line,
The plurality of first signal lines are driven in parallel at the first time on the basis of a code sequence di in which each element is composed of +1 or −1 with respect to the plurality of capacitances, and the static A linear sum of charges accumulated in the capacitance is output along the plurality of second signal lines, and the plurality of second signal lines are driven in parallel at the third time to accumulate in the capacitance. A drive unit that outputs a linear sum of the generated charges along the plurality of first signal lines;
The capacitance value of the capacitance along each second signal line based on the inner product calculation of the linear sum of the charges output along the plurality of second signal lines and the code series di at the first time. And at the third time, an electrostatic product along each first signal line is calculated based on an inner product operation of a linear sum of the charges output along the plurality of first signal lines and the code sequence di. An estimation unit for estimating the capacity value of the capacity,
When the code sequence is +1, the driving unit drives the drive line with a first voltage when the analog integrator is reset, and with a second voltage when sampling the outputs from the plurality of capacitances, When the code sequence is −1, the drive line is driven by the second voltage when the analog integrator is reset and by the first voltage when sampling the outputs from the plurality of capacitances. Integrated circuit.
前記集積回路は、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させ、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御し、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させ、
前記複数の静電容量に対して、各要素が＋１または−１によって構成される直交する符号系列ｄｉに基づいて、前記第１時刻において、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力させ、前記第３時刻において、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力させる駆動部と、
前記第１時刻において、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、前記第３時刻において、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する推定部とを備え、
前記駆動部は、前記複数の静電容量からの出力を前記アナログ積分器に出力する前において、前記アナログ積分器のリセット時、及び前記複数の静電容量からの出力のサンプリング時に第１電圧により前記第１信号線または第２信号線を駆動して、前記複数の静電容量からの出力を前記アナログ積分器に出力し、前記複数の静電容量からの出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とする集積回路。 An integrated circuit for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines,
The integrated circuit drives the first signal line at a first time to output a charge corresponding to the capacitance from the second signal line, and at a second time after the first time, The connection between the first signal line and the second signal line is switched and, at a third time after the second time, the second signal line is driven to charge corresponding to the capacitance to the first time. Output from the signal line,
For the plurality of capacitances, the plurality of first signal lines are driven in parallel at the first time based on orthogonal code sequences di each element being configured by +1 or -1. The linear sum of charges accumulated in the capacitance is output along the plurality of second signal lines, and the plurality of second signal lines are driven in parallel at the third time, and the capacitance A driving unit that outputs a linear sum of the charges accumulated in the first signal line;
The capacitance value of the capacitance along each second signal line based on the inner product calculation of the linear sum of the charges output along the plurality of second signal lines and the code series di at the first time. And at the third time, an electrostatic product along each first signal line is calculated based on an inner product operation of a linear sum of the charges output along the plurality of first signal lines and the code sequence di. An estimation unit for estimating the capacity value of the capacity,
The driving unit uses the first voltage when resetting the analog integrator and when sampling the output from the plurality of capacitances before outputting the outputs from the plurality of capacitances to the analog integrator. Driving the first signal line or the second signal line, outputting outputs from the plurality of capacitances to the analog integrator, and using the outputs from the plurality of capacitances as offset outputs, the analog integrator An integrated circuit characterized by being read from and stored in a memory.
前記タッチセンサシステムは、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させ、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御し、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させ、
上記集積回路は、前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように、前記第１時刻において、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力させ、前記第３時刻において、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力させる駆動部と、
前記第１時刻において、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、前記第３時刻において、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する推定部とを有しており、
前記駆動部は、前記符号系列が前記＋１の場合は、前記アナログ積分器のリセット時に第１電圧により、前記複数の静電容量からの出力のサンプリング時に第２電圧により前記第１信号線または第２信号線を駆動し、前記符号系列が前記−１の場合は、前記アナログ積分器のリセット時に前記第２電圧により、前記複数の静電容量からの出力のサンプリング時に前記第１電圧により前記第１信号線または第２信号線を駆動することを特徴とするタッチセンサシステム。 A sensor panel having a plurality of capacitances formed at intersections of the plurality of first signal lines and the plurality of second signal lines, respectively, and an integrated circuit for controlling the sensor panel; A touch sensor system for detecting a distribution of values,
The touch sensor system drives the first signal line at a first time to output a charge corresponding to the capacitance from the second signal line, and at a second time after the first time. , Switching control of the connection of the first and second signal lines, and driving the second signal line at a third time after the second time to charge corresponding to the capacitance Output from one signal line,
The integrated circuit is based on a code sequence di in which each element is composed of +1 or −1 with respect to the plurality of capacitances. When the code sequence is +1, the integrated circuit is + V volts. Is configured to drive the plurality of first signal lines in parallel at the first time so as to apply −V volts, and to calculate the linear sum of the charges accumulated in the capacitances to the plurality of second signal lines. And driving the plurality of second signal lines in parallel at the third time, and outputting a linear sum of charges accumulated in the capacitance along the plurality of first signal lines. A drive unit
The capacitance value of the capacitance along each second signal line based on the inner product calculation of the linear sum of the charges output along the plurality of second signal lines and the code series di at the first time. And at the third time, an electrostatic product along each first signal line is calculated based on an inner product operation of a linear sum of the charges output along the plurality of first signal lines and the code sequence di. An estimation unit for estimating the capacity value of the capacity,
When the code sequence is +1, the driving unit uses the first signal line or the first signal line according to the first voltage when the analog integrator is reset and the second voltage when sampling the outputs from the plurality of capacitances. When two signal lines are driven and the code sequence is -1, the second voltage is used when the analog integrator is reset, and the first voltage is used when sampling the outputs from the plurality of capacitances. A touch sensor system for driving one signal line or a second signal line.
前記タッチセンサシステムは、第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させ、前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御し、前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させ、
上記集積回路は、前記複数の静電容量に対して、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように、前記第１時刻において、前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿って出力させ、前記第３時刻において、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って出力させる駆動部と、
前記第１時刻において、前記複数の第２信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定し、前記第３時刻において、前記複数の第１信号線に沿って出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する推定部とを有しており、
前記駆動部は、前記複数の静電容量からの出力を前記アナログ積分器に出力する前において、前記アナログ積分器のリセット時、及び前記複数の静電容量からの出力のサンプリング時に第１電圧により前記第１信号線または第２信号線を駆動して、前記複数の静電容量からの出力を前記アナログ積分器に出力し、前記複数の静電容量からの出力をオフセット出力として前記アナログ積分器から読み出してメモリに格納することを特徴とするタッチセンサシステム。 A sensor panel having a plurality of capacitances formed at intersections of the plurality of first signal lines and the plurality of second signal lines, respectively, and an integrated circuit for controlling the sensor panel; A touch sensor system for detecting a distribution of values,
The touch sensor system drives the first signal line at a first time to output a charge corresponding to the capacitance from the second signal line, and at a second time after the first time. , Switching control of the connection of the first and second signal lines, and driving the second signal line at a third time after the second time to charge corresponding to the capacitance Output from one signal line,
The integrated circuit is based on a code sequence di in which each element is composed of +1 or −1 with respect to the plurality of capacitances. When the code sequence is +1, the integrated circuit is + V volts. Is configured to drive the plurality of first signal lines in parallel at the first time so as to apply −V volts, and to calculate the linear sum of the charges accumulated in the capacitances to the plurality of second signal lines. And driving the plurality of second signal lines in parallel at the third time, and outputting a linear sum of charges accumulated in the capacitance along the plurality of first signal lines. A drive unit
The capacitance value of the capacitance along each second signal line based on the inner product calculation of the linear sum of the charges output along the plurality of second signal lines and the code series di at the first time. And at the third time, an electrostatic product along each first signal line is calculated based on an inner product operation of a linear sum of the charges output along the plurality of first signal lines and the code sequence di. An estimation unit for estimating the capacity value of the capacity,
The driving unit uses the first voltage when resetting the analog integrator and when sampling the output from the plurality of capacitances before outputting the outputs from the plurality of capacitances to the analog integrator. Driving the first signal line or the second signal line, outputting outputs from the plurality of capacitances to the analog integrator, and using the outputs from the plurality of capacitances as offset outputs, the analog integrator The touch sensor system is characterized in that it is read from and stored in memory.
前記タッチセンサシステムに設けられたセンサパネルに重ねて配置されているか、または、前記センサパネルを内蔵した表示パネルとを備えたことを特徴とする電子機器。 The touch sensor system according to claim 12 or 13,
An electronic apparatus comprising: a display panel that is disposed so as to overlap with a sensor panel provided in the touch sensor system, or includes the sensor panel.
第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、
前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、
前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、
前記第１信号線駆動工程は、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記複数の第１信号線が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、
前記複数の第２信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、
前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って前記アナログ積分器に出力する第２出力工程と、
前記複数の第１信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、
前記第１出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記アナログ積分器のゲインを切り替えることを特徴とする静電容量検出方法。 A capacitance detection method for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines,
A first signal line driving step of driving the first signal line and outputting a charge corresponding to the capacitance from the second signal line at a first time;
A switching step of switching and controlling connection of the first and second signal lines at a second time after the first time;
A second signal line driving step of driving the second signal line and outputting a charge corresponding to the capacitance from the first signal line at a third time after the second time;
The first signal line driving step is based on a code series di in which each element is composed of +1 or −1. When the plurality of first signal lines is +1, + V volts, and when the first signal line is −1, − The plurality of first signal lines are driven in parallel so as to apply V volt, and a linear sum of charges accumulated in the capacitance is output to the analog integrator along the plurality of second signal lines. A first output step;
Based on the inner product calculation of the linear sum of the charges output to the analog integrator along the plurality of second signal lines and the code sequence di, the capacitance value of the capacitance along each second signal line is calculated. A first estimation step to estimate,
In the second signal line driving step, the plurality of second signal lines are driven in parallel based on the code series, and a linear sum of charges accumulated in the electrostatic capacitance is calculated in the plurality of first signal lines. A second output step of outputting to the analog integrator along
Based on the inner product calculation of the linear sum of the charges output to the analog integrator along the plurality of first signal lines and the code sequence di, the capacitance value of the capacitance along each first signal line is calculated. A second estimating step for estimating,
In the first output step, in order to prevent saturation of the analog integrator, the gain of the analog integrator is switched in accordance with the absolute value of the sum of each element along the column direction of the code sequence. Capacitance detection method.
第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、
前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、
前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、
前記第１信号線駆動工程は、各要素が＋１または−１によって構成される符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、
前記複数の第２信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、
前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って前記アナログ積分器に出力する第２出力工程と、
前記複数の第１信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、
前記第１出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の列方向に沿った各要素の総和の絶対値に応じて、前記符号系列の列を複数の列に分割して、前記複数の第１信号線の駆動を複数回に分割することを特徴とする静電容量検出方法。 A capacitance detection method for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines,
A first signal line driving step of driving the first signal line and outputting a charge corresponding to the capacitance from the second signal line at a first time;
A switching step of switching and controlling connection of the first and second signal lines at a second time after the first time;
A second signal line driving step of driving the second signal line and outputting a charge corresponding to the capacitance from the first signal line at a third time after the second time;
In the first signal line driving step, + V volts is applied when the code sequence is +1, and -V volts is applied when the code sequence is +1, based on a code sequence di in which each element is composed of +1 or -1. A first output step of driving the plurality of first signal lines in parallel so as to output a linear sum of charges accumulated in the capacitance to the analog integrator along the plurality of second signal lines. When,
Based on the inner product calculation of the linear sum of the charges output to the analog integrator along the plurality of second signal lines and the code sequence di, the capacitance value of the capacitance along each second signal line is calculated. A first estimation step to estimate,
In the second signal line driving step, the plurality of second signal lines are driven in parallel based on the code series, and a linear sum of charges accumulated in the electrostatic capacitance is calculated in the plurality of first signal lines. A second output step of outputting to the analog integrator along
Based on the inner product calculation of the linear sum of the charges output to the analog integrator along the plurality of first signal lines and the code sequence di, the capacitance value of the capacitance along each first signal line is calculated. A second estimating step for estimating,
In the first output step, in order to prevent saturation of the analog integrator, the code sequence column is divided into a plurality of columns according to the absolute value of the sum of the elements along the code sequence column direction. Then, the capacitance detection method, wherein the driving of the plurality of first signal lines is divided into a plurality of times.
第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、
前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、
前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、
前記第１信号線駆動工程は、シルベスター（sylvester）法によって生成される２ｎ次のアダマール（Hadamard）行列の各行に相当する＋１または−１によって構成された符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、
前記複数の第２信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、
前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って前記アナログ積分器に出力する第２出力工程と、
前記複数の第１信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、
前記第１出力工程は、前記アナログ積分器の飽和を防止するために、前記符号系列の第１列目を複数の列に分割して、前記符号系列の第１列目に相当する駆動を複数回に分割することを特徴とする静電容量検出方法。 A capacitance value distribution detection method for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines,
A first signal line driving step of driving the first signal line and outputting a charge corresponding to the capacitance from the second signal line at a first time;
A switching step of switching and controlling connection of the first and second signal lines at a second time after the first time;
A second signal line driving step of driving the second signal line and outputting a charge corresponding to the capacitance from the first signal line at a third time after the second time;
In the first signal line driving step, the code sequence is based on a code sequence di composed of +1 or −1 corresponding to each row of a 2 n -th order Hadamard matrix generated by a sylvester method. The first signal line is driven in parallel so that + V volts is applied when the voltage is +1, and -V volts is applied when the voltage is −1, and the linear sum of the charges accumulated in the capacitance is obtained. A first output step of outputting to the analog integrator along the plurality of second signal lines;
Based on the inner product calculation of the linear sum of the charges output to the analog integrator along the plurality of second signal lines and the code sequence di, the capacitance value of the capacitance along each second signal line is calculated. A first estimation step to estimate,
In the second signal line driving step, the plurality of second signal lines are driven in parallel based on the code series, and a linear sum of charges accumulated in the electrostatic capacitance is calculated in the plurality of first signal lines. A second output step of outputting to the analog integrator along
Based on the inner product calculation of the linear sum of the charges output to the analog integrator along the plurality of first signal lines and the code sequence di, the capacitance value of the capacitance along each first signal line is calculated. A second estimating step for estimating,
In the first output step, in order to prevent saturation of the analog integrator, the first column of the code sequence is divided into a plurality of columns, and a plurality of drives corresponding to the first column of the code sequence are performed. Capacitance detection method characterized by dividing into times.
第１時刻において、前記第１信号線を駆動して前記静電容量に対応する電荷を前記第２信号線から出力させる第１信号線駆動工程と、
前記第１時刻よりも後の第２時刻において、前記第１及び前記第２信号線の接続を切替制御する切替工程と、
前記第２時刻よりも後の第３時刻において、前記第２信号線を駆動して前記静電容量に対応する電荷を前記第１信号線から出力させる第２信号線駆動工程とを包含し、
前記第１信号線駆動工程は、シルベスター（sylvester）法によって生成される２ｎ次のアダマール（Hadamard）行列の各行に相当する＋１または−１によって構成された符号系列ｄｉに基づいて、前記符号系列が前記＋１の場合は＋Ｖボルト、前記−１の場合は−Ｖボルトを印加するように前記複数の第１信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第２信号線に沿ってアナログ積分器に出力する第１出力工程と、
前記複数の第２信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第２信号線に沿った静電容量の容量値を推定する第１推定工程とを含み、
前記第２信号線駆動工程は、前記符号系列に基づいて、前記複数の第２信号線を並列に駆動して、前記静電容量に蓄積された電荷の線形和を前記複数の第１信号線に沿って前記アナログ積分器に出力する第２出力工程と、
前記複数の第１信号線に沿って前記アナログ積分器に出力された電荷の線形和と前記符号系列ｄｉとの内積演算に基づいて、各第１信号線に沿った静電容量の容量値を推定する第２推定工程とを含み、
前記第１出力工程は、前記符号系列の列方向に沿った各要素の総和の絶対値が前記アナログ積分器の飽和に関連する閾値Ｎｕｍを超える列を複数の列に分解して、前記符号系列の前記閾値Ｎｕｍを超える列に対応する駆動を複数回に分割することを特徴とする静電容量検出方法。 A capacitance detection method for detecting a distribution of a plurality of capacitance values respectively formed at intersections of a plurality of first signal lines and a plurality of second signal lines,
A first signal line driving step of driving the first signal line and outputting a charge corresponding to the capacitance from the second signal line at a first time;
A switching step of switching and controlling connection of the first and second signal lines at a second time after the first time;
A second signal line driving step of driving the second signal line and outputting a charge corresponding to the capacitance from the first signal line at a third time after the second time;
In the first signal line driving step, the code sequence is based on a code sequence di composed of +1 or −1 corresponding to each row of a 2 n -th order Hadamard matrix generated by a sylvester method. The first signal line is driven in parallel so that + V volts is applied when the voltage is +1, and -V volts is applied when the voltage is −1, and the linear sum of the charges accumulated in the capacitance is obtained. A first output step of outputting to the analog integrator along the plurality of second signal lines;
Based on the inner product calculation of the linear sum of the charges output to the analog integrator along the plurality of second signal lines and the code sequence di, the capacitance value of the capacitance along each second signal line is calculated. A first estimation step to estimate,
In the second signal line driving step, the plurality of second signal lines are driven in parallel based on the code series, and a linear sum of charges accumulated in the electrostatic capacitance is calculated in the plurality of first signal lines. A second output step of outputting to the analog integrator along
Based on the inner product calculation of the linear sum of the charges output to the analog integrator along the plurality of first signal lines and the code sequence di, the capacitance value of the capacitance along each first signal line is calculated. A second estimating step for estimating,
In the first output step, the code sequence is decomposed into a plurality of columns in which the absolute value of the sum of the elements along the column direction of the code sequence exceeds a threshold value Num related to saturation of the analog integrator. A method for detecting capacitance according to claim 1, wherein driving corresponding to a column exceeding the threshold value Num is divided into a plurality of times.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013556093A JP5670586B2 (en) | 2011-06-29 | 2012-05-22 | Linear element value estimation method, capacitance detection method, integrated circuit, touch sensor system, electronic device |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2011/065419 WO2012063520A1 (en) | 2010-11-12 | 2011-06-29 | Linear system coefficient estimating method, linear device column value estimating method, capacitance detecting method, integrated circuit, touch sensor system, and electronic device |
| JPPCT/JP2011/065419 | 2011-06-29 | ||
| JPPCT/JP2012/059823 | 2012-04-04 | ||
| PCT/JP2012/059823 WO2013001888A1 (en) | 2011-06-27 | 2012-04-04 | Capacitance distribution detection method, capacitance distribution detection circuit, touch sensor system, and information input/output device |
| PCT/JP2012/063577 WO2013001954A1 (en) | 2011-06-27 | 2012-05-22 | Linear device value estimating method, capacitance detection method, integrated circuit, touch sensor system, and electronic device |
| JP2013556093A JP5670586B2 (en) | 2011-06-29 | 2012-05-22 | Linear element value estimation method, capacitance detection method, integrated circuit, touch sensor system, electronic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014519629A true JP2014519629A (en) | 2014-08-14 |
| JP5670586B2 JP5670586B2 (en) | 2015-02-18 |
Family
ID=51427118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013556093A Expired - Fee Related JP5670586B2 (en) | 2011-06-29 | 2012-05-22 | Linear element value estimation method, capacitance detection method, integrated circuit, touch sensor system, electronic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5670586B2 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11003A (en) * | 1854-06-06 | Combination of railroad tracks and wheels | ||
| JP2010003048A (en) * | 2008-06-19 | 2010-01-07 | Hitachi Displays Ltd | Display device with touch panel |
| JP2011076265A (en) * | 2009-09-29 | 2011-04-14 | Seiko Instruments Inc | Coordinate input device |
| JP2011128982A (en) * | 2009-12-18 | 2011-06-30 | Wacom Co Ltd | Device and method for detecting pointer |
-
2012
- 2012-05-22 JP JP2013556093A patent/JP5670586B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11003A (en) * | 1854-06-06 | Combination of railroad tracks and wheels | ||
| JP2010003048A (en) * | 2008-06-19 | 2010-01-07 | Hitachi Displays Ltd | Display device with touch panel |
| JP2011076265A (en) * | 2009-09-29 | 2011-04-14 | Seiko Instruments Inc | Coordinate input device |
| JP2011128982A (en) * | 2009-12-18 | 2011-06-30 | Wacom Co Ltd | Device and method for detecting pointer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5670586B2 (en) | 2015-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI550447B (en) | Linear device value estimating method, capacitance detection method, integrated circuit, touch sensor system, and electronic device | |
| JP4927216B1 (en) | Linear element array value estimation method, capacitance detection method, integrated circuit, touch sensor system, and electronic device | |
| US9354757B2 (en) | Touch sensor system, and electronic device | |
| US9830026B2 (en) | Touch sensor system and electronic device | |
| US20150253926A1 (en) | Semiconductor device and electronic apparatus | |
| WO2018029948A1 (en) | Touch panel controller, electronic apparatus, capacitance detection method, and position detection method | |
| WO2016021356A1 (en) | Input device | |
| JP5394540B2 (en) | Touch panel controller, integrated circuit, touch panel device, and electronic device. | |
| WO2015137416A1 (en) | Signal processing system, touch panel system, and electronic device | |
| JP5670586B2 (en) | Linear element value estimation method, capacitance detection method, integrated circuit, touch sensor system, electronic device | |
| JP5872670B2 (en) | Touch panel system and electronic device | |
| JP5770315B2 (en) | Touch sensor system and electronic device | |
| JP5864621B2 (en) | Touch sensor system and electronic device | |
| JP5663104B2 (en) | Touch panel system and electronic device | |
| JP5290381B2 (en) | Capacitance detection circuit and electronic device | |
| JP5575996B1 (en) | Linear element value estimation method, capacitance detection method, integrated circuit, touch sensor system, and electronic device | |
| JP2013008316A (en) | Linear system coefficient estimation method, integrated circuit, and electronic equipment | |
| WO2017090299A1 (en) | Display module, touch panel controller, and electronic device | |
| WO2014103844A1 (en) | Touch sensor system | |
| WO2016174976A1 (en) | Touch panel controller, method for controlling stylus pen, stylus pen, touch panel, and electronic apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141118 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141217 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5670586 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |