JP2014241671A - 電子回路 - Google Patents

Abstract

【課題】短絡発生時にスイッチングデバイスが破損するのを防止できる電子回路を提供する。【解決手段】ゲート制御信号ＣＧ１がＬレベルからＨレベルに反転すると、第１の切替回路３２は、第１入力端子ａを選択して、出力端子ｄを第１入力端子ａに接続する。これにより、ＭＯＳＦＥＴ２１がターンオンする。第１の切替回路３２の出力端子ｄが第１入力端子ａに接続されてから、所定時間Ｔｓが経過すると、第２の切替回路３４は、第１入力端子ｅを選択して、出力端子ｇを第１入力端子ｅに接続する。また、この直後に、第１の切替回路３２は、第２入力端子ｂを選択して、出力端子ｄを第２入力端子ｂに接続する。これにより、ＭＯＳＦＥＴ２１がターンオンした直後に、抵抗値の小さな第１のゲート抵抗３３から、抵抗値の大きな第２のゲート抵抗３５に、ゲート抵抗が切替られる。【選択図】図３

Description

この発明は、インバータ回路、コンバータ回路等の電子回路に関する。

インバータ回路、コンバータ回路等の電子回路に用いられるスイッチングデバイスは、１つのスイッチング素子または並列に接続された複数のスイッチング素子から構成されている。スイッチング素子として、Ｓｉ（珪素）を主成分とするＳｉスイッチング素子の他、ＳｉＣ（炭化珪素）を主成分とするＳｉＣスイッチング素子が開発されている。ＳｉＣスイッチング素子には、ＳｉＣ−ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、ＳｉＣ−バイポーラトランジスタ（Bipolar Transistor）、ＳｉＣ−ＪＦＥＴ（Junction Field Effect Transistor）、ＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Transistor）等がある。

特開2005-137072号公報

電圧制御型スイッチングデバイスが用いられた電子回路において、電圧制御型スイッチングデバイスに電源電圧が直接印加されるような短絡が発生すると、電圧制御型スイッチングデバイスに短絡電流が流れる。電圧制御型スイッチングデバイスに短絡電流が流れると、電圧制御型スイッチングデバイスの温度が上昇し、トンネル効果によって電圧制御型スイッチングデバイスのゲート酸化膜にリーク電流（ゲート電流）が流れる。このリーク電流は、電圧制御型スイッチングデバイスの温度上昇に伴って増加する。そして、ゲート酸化膜を通過する電荷量がゲート酸化膜のゲート酸化膜の破壊電荷量を超えると、ゲート酸化膜が破壊される。つまり、電圧制御型スイッチングデバイスが破壊される。

図８は、複数のＳｉＣ−ＭＯＳＦＥＴから構成された電圧制御型スイッチングデバイスを通常のゲート駆動回路に接続して短絡試験を行ったときの、ゲート電流およびゲート−ソース間電圧の経時的変化を示すグラフである。短絡試験は、電圧制御型スイッチングデバイスがオン状態であるときに、その電圧制御型スイッチングデバイスのドレイン−ソース間に電源電圧を直接印可させることによって行った。

電圧制御型スイッチングデバイスに電源電圧が直接印可されると、ゲート電流Ｉｇ（リーク電流）が増加していく。一方、ゲート−ソース間電圧Ｖｇｓは低下していく。そして、ゲート電流Ｉｇの積算値が所定値に達すると、電圧制御型スイッチングデバイスが破壊される。
この発明の目的は、短絡発生時に電圧制御型スイッチングデバイスが破壊されにくくなる電子回路を提供することである。

この発明の第１の電子回路は、電圧制御型スイッチングデバイスと、前記電圧制御型スイッチングデバイスのゲート端子に一端が接続された第１のゲート抵抗と、前記電圧制御型スイッチングデバイスのゲート端子に一端が接続され、前記第１のゲート抵抗より抵抗値が大きな第２のゲート抵抗と、前記電圧制御型スイッチングデバイスをターンオンさせるときには、前記電圧制御型スイッチングデバイスのゲート端子に前記第１のゲート抵抗を介してゲート電圧を所定時間だけ印可した後、前記第２のゲート抵抗を介して前記ゲート端子にゲート電圧が印可されるようにゲート抵抗を切替える切替回路とを含む（請求項１）。

この発明では、電圧制御型スイッチングデバイスがターンオンした後に、第１のゲート抵抗の抵抗値より大きな第２のゲート抵抗にゲート抵抗を切替えることができる。これにより、電圧制御型スイッチングデバイスに電源電圧が直接印可されるような短絡が発生したときに、電圧制御型スイッチングデバイスのゲート電流が増加するのを抑制することができる。これにより、短絡発生時に、電圧制御型スイッチングデバイスが破壊されにくくなる。

この発明の一実施形態では、前記切替回路は、前記電圧制御型スイッチングデバイスをターンオフさせるときには、前記第２のゲート抵抗の他端をハイインピーダンス状態にするとともに、前記第１のゲート抵抗の他端を接地するように構成されている（請求項２）。
この発明の一実施形態では、第１のゲート抵抗の抵抗値が１Ω以上５Ω以下であり、前記第２のゲート抵抗の抵抗値が１ｋΩ以上である（請求項３）。

この発明の一実施形態では、ゲート抵抗の抵抗値が前記第１のゲート抵抗の抵抗値に固定されていると仮定した場合に、前記電圧制御型スイッチングデバイスに短絡電流が流れ始めてから前記電圧制御型スイッチングデバイスが破壊されるまでの時間の推定値をＴとすると、前記所定時間は、前記推定値Ｔの１／１０以上１／５以下に設定されている（請求項４）。

この発明の第２の電子回路は、電圧制御型スイッチングデバイスと、前記電圧制御型スイッチングデバイスのゲート電流を検出する電流検出手段と、前記電流検出手段によって検出されるゲート電流が所定値より大きくなったときに、前記電圧制御型スイッチングデバイスのゲート端子を接地させるゲート端子接地手段とを含む（請求項５）。
この発明によれば、電圧制御型スイッチングデバイスに電源電圧が直接印可されるような短絡が発生したときに、短絡電流を遮断することができるようになる。

この発明の第３の電子回路は、電圧制御型スイッチングデバイスと、前記電圧制御型スイッチングデバイスのゲート電流を検出する電流検出手段と、前記電流検出手段によって検出されるゲート電流の積算値を積算する電流積算値演算手段と、前記電流積算値演算手段によって演算されたゲート電流積算値が所定値を超えたときに、警報信号を出力する警報信号出力手段とを含む（請求項６）。

電流積算値演算手段によって演算されるゲート電流積算値が大きいほど、電圧制御型スイッチングデバイスの残寿命は短いと考えられる。この発明では、電圧制御型スイッチングデバイスの残寿命が短くなったときには警報信号が出力されるので、電圧制御型スイッチングデバイスの残寿命が短くなったことを、電子回路の使用者に報知することが可能となる。これにより、電圧制御型スイッチングデバイスの交換時期の把握が容易となる。
この発明の一実施形態では、前記電圧制御型スイッチングデバイスが、１つの電圧制御型スイッチング素子または並列接続された複数の電圧制御型スイッチング素子から構成されている（請求項７）。

この発明の一実施形態では、前記電圧制御型スイッチング素子が、ＳｉＣを主成分とする電圧制御型スイッチング素子である（請求項８）。

図１は、本発明の第１実施形態に係るインバータ回路を示す電気回路図である。 図２は、第１のモジュールの電気的構成を示す図解的な平面図である。 図３は、第１のゲート駆動回路の電気的構成を示す電気回路図である。 図４は、第１の切替回路および第２の切替回路の動作を示すタイムチャートである。 図５は、短絡が発生したときのＭＯＳＦＥＴのゲート電流の変化を概略的に示すグラフである。 図６は、本発明の第２実施形態に係るインバータ回路を示す電気回路図である。 図７は、第１のゲート駆動回路の電気的構成を示す電気回路図である。 図８は、複数のＳｉＣ−ＭＯＳＦＥＴから構成された電圧制御型スイッチングデバイスを通常のゲート駆動回路に接続して短絡試験を行ったときの、ゲート電流およびゲート−ソース間電圧の経時的変化を示すグラフである。

以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係るインバータ回路を示す電気回路図である。
インバータ回路１は、第１〜第４のモジュール（電圧制御型スイッチングデバイス）２〜５と、第１〜第４のゲート駆動回路６〜９と、制御部１０とを含む。
図２は、第１のモジュール２の電気的構成を示す電気回路図である。

第１のモジュール２は、複数の電圧制御型スイッチング素子Ｔｒ（チップ）を含んでいる。電圧制御型スイッチング素子Ｔｒは、Ｎチャンネル型のＭＯＳＦＥＴから構成されている。特に、この実施形態では、電圧制御型スイッチング素子は、ＳｉＣ（炭化珪素）を主成分とするＳｉＣ−ＭＯＳＦＥＴである。また、第１のモジュール２は、ドレイン端子Ｄとソース端子Ｓとゲート端子Ｇとを含んでいる。複数の電圧制御型スイッチング素子Ｔｒは、ドレイン端子Ｄとソース端子Ｓとの間に並列に接続されている。ＳｉＣ−ＭＯＳＦＥＴ等のＳｉＣスイッチング素子はＳｉスイッチング素子に比べてチップサイズを大きくすることが難しいため、複数のＳｉＣスイッチング素子から構成されるモジュールでは、複数のＳｉスイッチング素子から構成されるモジュールに比べて、スイッチング素子の並列接続数が多くなることが多い。

複数の電圧制御型スイッチング素子Ｔｒのドレインは、ドレイン端子Ｄに接続されている。複数の電圧制御型スイッチング素子Ｔｒのソースは、ソース端子Ｓに接続されている。複数の電圧制御型スイッチング素子Ｔｒのゲートは、ゲート端子Ｇに接続されている。第２、第３および第４のモジュール３〜５も、第１のモジュール２と同じ構成である。
図１においては、第１のモジュール２内の複数の電圧制御型スイッチング素子Ｔｒの並列回路を、簡易的に１つのＭＯＳＦＥＴ２１（以下、「第１のＭＯＳＦＥＴ２１」という。）で表している。同様に、第２のモジュール３内の複数の電圧制御型スイッチング素子Ｔｒの並列回路を、簡易的に１つのＭＯＳＦＥＴ２２（以下、「第２のＭＯＳＦＥＴ２２」という。）で表している。同様に、第３のモジュール４内の複数の電圧制御型スイッチング素子Ｔｒの並列回路を、簡易的に１つのＭＯＳＦＥＴ２３（以下、「第３のＭＯＳＦＥＴ２３」という。）で表している。同様に、第４のモジュール５内の複数の電圧制御型スイッチング素子Ｔｒの並列回路を、簡易的に１つのＭＯＳＦＥＴ２４（以下、「第４のＭＯＳＦＥＴ２４」という。）で表している。

第１のＭＯＳＦＥＴ２１のドレイン端子Ｄは、電源１１の正極端子に接続されている。第１のＭＯＳＦＥＴ２１のソース端子Ｓは、第２のＭＯＳＦＥＴ２２のドレイン端子Ｄに接続されている。第１のＭＯＳＦＥＴ２１のゲート端子Ｇは、第１のゲート駆動回路６に接続されている。
第２のＭＯＳＦＥＴ２２のソース端子Ｓは、電源１１の負極端子に接続されている。第２のＭＯＳＦＥＴ２２のゲート端子Ｇは、第２のゲート駆動回路７に接続されている。

第３のＭＯＳＦＥＴ２３のドレイン端子Ｄは、電源１１の正極端子に接続されている。第３のＭＯＳＦＥＴ２３のソース端子Ｓは、第４のＭＯＳＦＥＴ２４のドレイン端子Ｄに接続されている。第３のＭＯＳＦＥＴ２３のゲート端子Ｇは、第３のゲート駆動回路８に接続されている。
第４のＭＯＳＦＥＴ２４のソース端子Ｓは、電源１１の負極端子に接続されている。第４のＭＯＳＦＥＴ２４のゲート端子Ｇは、第４のゲート駆動回路９に接続されている。第１のモジュール２と第２のモジュール３との接続点と、第３のモジュール４と第４のモジュール５との接続点との間には、負荷１２が接続されている。

制御部１０は、ＣＰＵとそのプログラム等を記憶したメモリ（ＲＯＭ、ＲＡＭ等）を含むマイクロコンピュータからなる。制御部１０は、第１のＭＯＳＦＥＴ２１に対する第１のゲート制御信号ＣＧ１、第２のＭＯＳＦＥＴ２２に対する第２のゲート制御信号ＣＧ２、第３のＭＯＳＦＥＴ２３に対する第３のゲート制御信号ＣＧ３および第４のＭＯＳＦＥＴ２４に対する第４のゲート制御信号ＣＧ４を生成して、第１、第２、第３および第４のゲート駆動回路６，７，８，９にそれぞれ与える。

各ゲート駆動回路６，７，８，９は、それぞれ、制御部１０から与えられたゲート制御信号ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４に基づいて、第１のＭＯＳＦＥＴ２１、第２のＭＯＳＦＥＴ２２、第３のＭＯＳＦＥＴ２３および第４のＭＯＳＦＥＴ２４に対するゲート駆動信号ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４をそれぞれ生成して出力する。この実施形態では、各ゲート駆動信号ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４は、それに対応するゲート制御信号ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４がＬレベルであればＬレベルとなり、それに対応するゲート制御信号ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４がＨレベルであればＨレベルとなる。

ゲート駆動信号ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４は、それぞれ第１のＭＯＳＦＥＴ２１、第２のＭＯＳＦＥＴ２２、第３のＭＯＳＦＥＴ２３および第４のＭＯＳＦＥＴ２４のゲート端子Ｇに与えられる。各ＭＯＳＦＥＴ２１，２２，２３，２４は、それに与えられるゲート駆動信号がＨレベルになるとオンとなり、それに与えられるゲート駆動信号がＬレベルになるとオフとなる。

このようなインバータ回路１では、たとえば、第１のＭＯＳＦＥＴ２１と第４のＭＯＳＦＥＴ２４とがオンされる。この後、これらのＭＯＳＦＥＴ２１,２２がオフされることにより、全てのＭＯＳＦＥＴ２１〜２４がオフ状態とされる。所定のデットタイム期間が経過すると、今度は、第２のＭＯＳＦＥＴ２２と第３のＭＯＳＦＥＴ２３とがオンされる。この後、これらのＭＯＳＦＥＴ２２,２３がオフされることにより、全てのＭＯＳＦＥＴ２１〜２４がオフ状態とされる。所定のデットタイム期間が経過すると、再び第１のＭＯＳＦＥＴ２１と第４のＭＯＳＦＥＴ２４とがオンされる。このような動作が繰り返されることにより、負荷１２が交流駆動される。

前述したように、ＭＯＳＦＥＴに電源電圧が直接印加されるような短絡が発生したときには、ゲート電流が増加することによって、ゲート酸化膜が破壊される。そこで、各ゲート駆動回路６，７，８，９は、対応するＭＯＳＦＥＴ２１，２２，２３，２４に電源電圧が直接印加されるような短絡が発生したときに、対応するＭＯＳＦＥＴ２１，２２，２３，２４のゲート電流の増加を抑制する機能を備えている。

なお、ＭＯＳＦＥＴ２１，２２，２３，２４に電源電圧が直接印加されるような短絡が発生する場合には、たとえば、負荷１２が短絡した場合、電源１１の正極端子と負極端子との間に直列に接続された２つのＭＯＳＦＥＴ（２１，２２；２３，２４）が同時にオンした場合、電源１１の正極端子と負極端子との間に直列に接続された２つのＭＯＳＦＥＴ（２１，２２；２３，２４）のいずれか一方が短絡故障した場合等がある。各ゲート駆動回路６，７，８，９の構成は同じなので、以下、第１のゲート駆動回路６の構成について詳しく説明する。

図３は、第１のゲート駆動回路６の電気的構成を示す電気回路図である。
第１のゲート駆動回路６は、増幅回路３１と、第１の切替回路３２と、第１のゲート抵抗３３と、第２の切替回路３４と、第２のゲート抵抗３５とを含んでいる。第２のゲート抵抗３５の抵抗値ｒ２は、第１のゲート抵抗３３の抵抗値ｒ１より大きい。第１のゲート抵抗３３の抵抗値ｒ１は、１Ω以上５Ω以下の値に設定されている。この実施形態では、第１のゲート抵抗３３の抵抗値ｒ１は、例えば、３．９Ωである。第２のゲート抵抗３５の抵抗値ｒ２は、１ｋΩ以上の値に設定されている。この実施形態では、第２のゲート抵抗３５の抵抗値ｒ２は、例えば、１８ｋΩである。

第１の増幅回路３１の入力端子には、制御部１０からのゲート制御信号ＣＧ１が入力する。増幅回路３１は、ゲート制御信号ＣＧ１を増幅してゲート駆動信号ＤＧ１を生成する。
第１の切替回路３２は、３つの入力端子ａ，ｂ，ｃと１つの出力端子ｄとを有しており、いずれか１つの入力端子ａ，ｂ，ｃを選択して、出力端子ｄを選択した入力端子に接続する。以下において、入力端子ａを第１入力端子ａといい、入力端子ｂを第２入力端子ｂといい、入力端子ｃを第３入力端子ｃという。第１入力端子ａには、ゲート駆動信号ＤＧ１が入力されている。第２入力端子ｂは、オープン状態とされている。第３入力端子ｂは、接地されている。第１の切替回路３２の出力端子ｄには、第１のゲート抵抗３３の一端が接続されている。第１のゲート抵抗３３の他端はＭＯＳＦＥＴ２１のゲート端子Ｇに接続されている。

第２の切替回路３４は、２つの入力端子ｅ，ｆと１つの出力端子ｇとを有しており、いずれか１つの入力端子ｅ，ｆを選択して、出力端子ｇを選択した入力端子に接続する。以下において、入力端子ｅを第１入力端子ｅといい、入力端子ｆを第２入力端子ｆという。第１入力端子ｅには、ゲート駆動信号ＤＧ１が入力されている。第２入力端子ｆは、オープン状態とされている。出力端子ｇには、第２のゲート抵抗３５の一端が接続されている。第２のゲート抵抗３５の他端は、第１のＭＯＳＦＥＴ２１のゲート端子Ｇに接続されている。第１の切替回路３２および第２の切替回路３４は、制御部１０からのゲート制御信号ＣＧ１によって制御される。

図４は、第１の切替回路３２および第２の切替回路３４の動作を示すタイムチャートである。
ゲート制御信号ＣＧ１がＬレベルであるときには、第２の切替回路３４は、第２入力端子ｆを選択して、出力端子ｇを第２入力端子ｆに接続している。したがって、第２の切替回路３４の出力端子ｇはハイインピーダンス状態となっている。また、ゲート制御信号ＣＧ１がＬレベルであるときには、第１の切替回路３２は、第３入力端子ｃを選択して、出力端子ｄを第３入力端子ｃに接続している。したがって、第１の切替回路３２の出力端子ｄは接地されている。つまり、ゲート制御信号ＣＧ１がＬレベルであるときには、第１のＭＯＳＦＥＴ２１のゲート端子Ｇは、第１の切替回路３２を介して接地されている。

ゲート制御信号ＣＧ１がＬレベルからＨレベルに反転すると（時点ｔ１）、第１の切替回路３２は、第１入力端子ａを選択して、出力端子ｄを第１入力端子ａに接続する。これにより、増幅回路３１から出力されるゲート駆動信号ＤＧ１が、第１の切替回路３２および第１のゲート抵抗３３を介して、第１のＭＯＳＦＥＴ２１のゲート端子Ｇに与えられる。これにより、第１のＭＯＳＦＥＴ２１のゲート端子Ｇにゲート電圧が印可されるので、第１のＭＯＳＦＥＴ２１がターンオンする。

なお、第１のＭＯＳＦＥＴ２１のゲートには容量（コンデンサ成分）があるため、第１のＭＯＳＦＥＴ２１のゲート端子Ｇにゲート電圧を印可しようとすると、コンデンサが充電されるまで電荷を与える必要がある。そこで、コンデンサを充電するための電荷をゲート端子Ｇに供給するために、第１のゲート抵抗３３の抵抗値ｒ１は小さい値に設定されている。

第１の切替回路３２の出力端子ｄが第１入力端子ａに接続されてから、所定時間Ｔｘが経過すると（時点ｔ２）、第２の切替回路３４は、第１入力端子ｅを選択して、出力端子ｇを第１入力端子ｅに接続する。これにより、第２の切替回路３４の出力端子ｇに増幅回路３１から出力されるゲート駆動信号ＤＧ１が与えられる。また、この直後に、第１の切替回路３２は、第２入力端子ｂを選択して、出力端子ｄを第２入力端子ｂに接続する（時点ｔ３）。これにより、第１の切替回路３２の出力端子ｄがハイインピーダンス状態になるので、ゲート駆動信号ＤＧ１が第２の切替回路３４および第２のゲート抵抗３５を介して、第１のＭＯＳＦＥＴ２１のゲート端子Ｇに与えられる。つまり、第１のＭＯＳＦＥＴ２１がターンオンした直後に、抵抗値の小さな第１のゲート抵抗３３から、抵抗値の大きな第２のゲート抵抗３５に、ゲート抵抗が切替られる。このようにゲート抵抗が抵抗値のより大きなものに切替えられても、第１のＭＯＳＦＥＴ２１のゲート端子Ｇへのゲート電圧の印可は継続されるため、第１のＭＯＳＦＥＴ２１はオン状態を維持する。

ゲート抵抗の抵抗値が前記第１のゲート抵抗３３の抵抗値ｒ１に固定されていると仮定した場合に、ＭＯＳＦＥＴ２１に短絡電流が流れ始めてからＭＯＳＦＥＴ２１が破壊されるまでの時間の推定値をＴとすると、前記所定時間Ｔｘは、例えば、前記推定値Ｔの１／１０以上１／５以下の値に設定される。
この実施形態では、前記推定値Ｔを次のようにして求めた。ＭＯＳＦＥＴ２１と同じ構造のサンプルを用意する。第１のゲート抵抗３３の抵抗値ｒ１と同じ抵抗値を有するゲート抵抗のみを備えたゲート駆動回路（以下、「比較例のゲート駆動回路」という。）にサンプルを接続し、短絡試験を行った。短絡試験は、サンプルがオン状態であるときに、そのサンプルのドレイン−ソース間に電源電圧を直接印可させることによって行った。そして、短絡開始からサンプルが破壊されるまでの時間を計測し、その計測値を推定値Ｔとした。短絡開始からサンプルが破壊されるまでの時間は、７［μｓｅｃ］程度であった。この実施形態では、所定時間Ｔｘは、１［μｓｅｃ］に設定した。

その後、ゲート制御信号ＣＧ１がＨレベルからＬレベルに反転すると（時点ｔ４）、第２の切替回路３４は、第２入力端子ｆを選択して、出力端子ｇを第２入力端子ｆに接続する。これにより、第２の切替回路３４の出力端子ｇは、ハイインピーダンス状態となる。また、第１の切替回路３２は、第３入力端子ｃを選択して、出力端子ｄを第３入力端子ｃに接続する。これにより、第１の切替回路３２の出力端子ｄが接地される。つまり、ＭＯＳＦＥＴ２１のゲート端子Ｇが、第１の切替回路３２を介して接地される。これにより、ＭＯＳＦＥＴ２１がターンオフする。

その後、ゲート制御信号ＣＧ１がＬレベルからＨレベルに反転すると（時点ｔ５）、前述と同様な動作が行われることにより、ＭＯＳＦＥＴ２１がターンオンする。この場合にも、ＭＯＳＦＥＴ２１がターンオンした直後に、ゲート抵抗の切替が行われる。
この実施形態では、第１のＭＯＳＦＥＴ２１がターンオンした直後に、第１のゲート抵抗３３の抵抗値より大きな第２のゲート抵抗３５にゲート抵抗を切替えることができる。このため、第１のＭＯＳＦＥＴ２１に電源電圧が直接印可されるような短絡が発生したときに、第１のＭＯＳＦＥＴ２１のゲート電流が増加するのを抑制することができる。これにより、短絡発生時に第１のＭＯＳＦＥＴ２１が破壊されるまでの時間が長くなる。この結果、短絡発生時に、第１のＭＯＳＦＥＴ２１が破壊されにくくなる。第２〜第４のＭＯＳＦＥＴ２２〜２４についても、同様である。

図５は、短絡が発生したときのＭＯＳＦＥＴ２１のゲート電流Ｉｇの変化を概略的に示すグラフである。ただし、縦軸はゲート電流Ｉｇの対数を表している。図５において、直線Ａは、ゲート駆動回路６の代わりに比較例のゲート駆動回路を用いた場合のＭＯＳＦＥＴのゲート電流の変化を示している。図５において、折線Ｂは、本実施形態での短絡発生時のＭＯＳＦＥＴ２１のゲート電流の変化を示している。

比較例のゲート駆動回路を用いた場合には、直線Ａに示すように、ＭＯＳＦＥＴのゲート電流Ｉｇが時間の経過とともに増加していき、ゲート電流Ｉｇの積算値が所定値に達するとＭＯＳＦＥＴが破壊される。これに対して、本実施形態では、折線Ｂに示すように、ＭＯＳＦＥＴ２１のゲート電流は、最初は増加していくが、ある値に達するとそれ以上は増加しなくなる。つまり、本実施形態では、短絡発生時に、第１のＭＯＳＦＥＴ２１のゲート電流の増加が抑制される。

図６は、本発明の第２実施形態に係るインバータ回路を示す電気回路図である。図６において、前述の図１の各部に対応する部分には図１と同じ符号を付して示す。
図６のインバータ回路１Ａは、第１〜第４のモジュール（電圧制御型スイッチングデバイス）２〜５と、第１〜第４のゲート駆動回路６Ａ〜９Ａと、制御部１０Ａとを含む。
各モジュール２〜５は、図１のモジュール２〜５と同様に、並列に接続された複数の電圧制御型スイッチング素子Ｔｒから構成されている。この実施形態においても、電圧制御型スイッチング素子Ｔｒは、ＳｉＣ−ＭＯＳＦＥＴである。図６では、図１と同様に、第１のモジュール２、第２のモジュール３、第３のモジュール４および第４のモジュール５を、それぞれ簡易的に第１のＭＯＳＦＥＴ２１、第２のＭＯＳＦＥＴ２２、第３のＭＯＳＦＥＴ２３および第４のＭＯＳＦＥＴ２４で表している。

図６のインバータ回路１Ａでは、各ゲート駆動回路６Ａ〜９Ａと、それに対応するＭＯＳＦＥＴ２１〜２４のゲート端子Ｇとを接続する接続線に、それぞれゲート電流Ｉｇを検出するための電流センサ４１〜４４が設けられている。各電流センサ４１〜４４の検出信号は、対応するゲート駆動回路６Ａ〜９Ａに入力している。
制御部１０Ａは、第１のＭＯＳＦＥＴ２１に対する第１のゲート制御信号ＣＧ１、第２のＭＯＳＦＥＴ２２に対する第２のゲート制御信号ＣＧ２、第３のＭＯＳＦＥＴ２３に対する第３のゲート制御信号ＣＧ３および第４のＭＯＳＦＥＴ２４に対する第４のゲート制御信号ＣＧ４を生成して、第１、第２、第３および第４のゲート駆動回路６Ａ，７Ａ，８Ａ，９Ａにそれぞれ与える。

制御部１０Ａには、警報装置１３が接続されている。警報装置１３は、例えば、警告音を発生する警告音発生装置である。警報装置１３は、音声で警報メッセージを出力する音声出力装置であってもよく、警報メッセージを表示する表示装置であってもよい。また、警報装置１３は、警告音発生装置、音声出力装置および表示装置のうちから選択された、２以上の任意の組み合わせから構成されていもよい。

各ゲート駆動回路６Ａ，７Ａ，８Ａ，９Ａは、それぞれ、制御部１０Ａから与えられたゲート制御信号ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４に基づいて、第１のＭＯＳＦＥＴ２１、第２のＭＯＳＦＥＴ２２、第３のＭＯＳＦＥＴ２３および第４のＭＯＳＦＥＴ２４に対するゲート駆動信号ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４をそれぞれ生成して出力する。
ゲート駆動信号ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４は、それぞれ第１のＭＯＳＦＥＴ２１、第２のＭＯＳＦＥＴ２２、第３のＭＯＳＦＥＴ２３および第４のＭＯＳＦＥＴ２４のゲート端子Ｇに与えられる。各ＭＯＳＦＥＴ２１，２２，２３，２４は、それに与えられるゲート駆動信号がＨレベルになるとオンとなり、それに与えられるゲート駆動信号がＬレベルになるとオフとなる。

各ゲート駆動回路６Ａ，７Ａ，８Ａ，９Ａは、第１実施形態と同様に、対応するＭＯＳＦＥＴ２１，２２，２３，２４に電源電圧が直接印加されるような短絡が発生したときに、対応するＭＯＳＦＥＴ２１，２２，２３，２４のゲート電流の増加を抑制する機能を備えている。
また、各ゲート駆動回路６Ａ，７Ａ，８Ａ，９Ａは、対応するＭＯＳＦＥＴ２１，２２，２３，２４のゲート電流に基づいて、対応するＭＯＳＦＥＴ２１，２２，２３，２４に電源電圧が直接印加されるような短絡が発生したか否かを判別し、短絡が発生していると判別したときに短絡電流を遮断させる機能を備えている。

さらに、各ゲート駆動回路６Ａ，７Ａ，８Ａ，９Ａは、対応するＭＯＳＦＥＴ２１，２２，２３，２４のゲート電流に基づいて、対応するＭＯＳＦＥＴ２１，２２，２３，２４の残寿命を予測し、残寿命が短くなったときに警報信号を出力する機能を備えている。
各ゲート駆動回路６Ａ，７Ａ，８Ａ，９Ａの構成は同じなので、以下、第１のゲート駆動回路６Ａの構成について詳しく説明する。

図７は、第１のゲート駆動回路６Ａの電気的構成を示す電気回路図である。図７において、前述の図３の各部に対応する部分には図３と同じ符号を付して示す。
第１のゲート駆動回路６Ａは、増幅回路３１と、第１の切替回路３２と、第１のゲート抵抗３３と、第２の切替回路３４と、第２のゲート抵抗３５と、短絡検知回路３６と、残寿命予測回路３７とを含んでいる。

増幅回路３１、第１のゲート抵抗３３および第２のゲート抵抗３５は、それぞれ図３の、増幅回路３１、第１のゲート抵抗３３および第２のゲート抵抗３５と同じであるので、その説明を省略する。
第１の切替回路３２および第２の切替回路３４の構成は、それぞれ図３の第１の切替回路３２および第２の切替回路３４の構成と同じである。ただし、第１の切替回路３２および第２の切替回路３４は、ゲート制御信号ＣＧ１によって制御される他、短絡検知回路３６から出力される短絡電流検知信号によっても制御される点において、第１実施形態と異なっている。

ゲート制御信号ＣＧ１がＬレベルからＨレベルに反転したときの両切替回路３２，３４の動作およびゲート制御信号ＣＧ１がＨレベルからＬレベルに反転したときの両切替回路３２，３４の動作は、第１実施形態と同じである。したがって、前述した短絡発生時に第１のＭＯＳＦＥＴ２１のゲート電流の増加を抑制する機能は、第２実施形態においても達成される。

短絡検知回路３６は、電流センサ４１によって検出される第１のＭＯＳＦＥＴ２１のゲート電流が所定値より大きくなったときに、短絡が発生していると判別して、短絡検知信号を出力するものである。これは、第１のＭＯＳＦＥＴ２１に電源電圧が直接印可されるような短絡が発生したときには、第１のＭＯＳＦＥＴ２１のゲート電流が増加することに着目したものである。具体的には、短絡電流検知回路３６は、電流センサ４１の出力電圧が所定の基準電圧より大きくなったときに、第１の切替回路３２および第２の切替回路３４に短絡検知信号を出力する。

第２の切替回路３４に短絡検知信号が入力されると、第２の切替回路３４は、第２入力端子ｆを選択して、出力端子ｇを第２入力端子ｆに接続する。これにより、第２の切替回路３４の出力端子ｇはハイインピーダンス状態となる。また、第１の切替回路３２に短絡検知信号が入力されると、第１の切替回路３２は、第３入力端子ｃを選択して、出力端子ｄを第３入力端子ｃに接続する。これにより、第１の切替回路３２の出力端子ｄが接地される。したがって、短絡検知回路３６から短絡検知信号が出力されたときには、第１のＭＯＳＦＥＴ２１のゲート端子Ｇが第１のゲート抵抗３３を介して接地される。これにより、第１のＭＯＳＦＥＴ２１のゲート−ソース間電圧Ｖｇｓが低減されるので、第１のＭＯＳＦＥＴ２１に流れるドレイン電流（短絡電流）が遮断される。

つまり、第２実施形態では、第１のＭＯＳＦＥＴ２１に電源電圧が直接印加されるような短絡が発生したときには、第１のＭＯＳＦＥＴ２１に流れるドレイン電流（短絡電流）を遮断することができるようになる。
残寿命予測回路３７は、電流センサ４１によって検出される第１のＭＯＳＦＥＴ２１のゲート電流Ｉｇに基づいて、第１のＭＯＳＦＥＴ２１の残寿命を予測し、予測した残寿命が短いときに、警報信号を出力するものである。具体的には、残寿命予測回路３７は、電流積算値演算回路３８と比較回路３９とを含む。電流積算値演算回路３８は、電流センサ４１によって検出される第１のＭＯＳＦＥＴ２１のゲート電流Ｉｇの積算値を演算する。ゲート電流積算値が大きくなるほど、第１のＭＯＳＦＥＴ２１の残寿命は短くなる。比較回路３９は、電流積算値演算回路３８によって演算されたゲート電流積算値が所定値より大きくなったときに、警報信号を出力する。

この実施形態では、前記所定値を次のようにして設定した。第１のＭＯＳＦＥＴ２１と同じ構造の複数のサンプルを用意した。第１のゲート抵抗３３の抵抗値ｒ１と同じ抵抗値を有するゲート抵抗のみを備えたゲート駆動回路にサンプルを接続し、短絡試験を行った。短絡試験は、サンプルがオン状態であるときに、そのサンプルのドレイン−ソース間に電源電圧を直接印可させることによって行った。そして、短絡開始からサンプルが破壊されるまでの間のゲート電流を計測し、その間のゲート電流積算値を演算した。このような、短絡試験を複数のサンプルに対して行うことにより、複数のサンプルに対するゲート電流積算値を求めた。そして、複数のサンプルに対するゲート電流積算値のうちの最小値の９０％に相当する値を前記所定値として設定した。

比較回路３９から出力された警報信号は、制御部１０Ａ（図６参照）に送られる。制御部１０Ａは、警報信号を受信したときには、警報装置１３から警報を出力させる。この際、制御部１０Ａは、ゲート駆動回路６Ａ〜９Ａのうちのいずれから警報信号が送られてきたかを識別して、ＭＯＳＦＥＴ２１〜２４のうち残寿命が短くなっているＭＯＳＦＥＴを特定できるような警報を警報装置１３から出力させるようにしてもよい。この警報により、インバータ回路１Ａの使用者は、ＭＯＳＦＥＴの残寿命が短くなっていることを知ることができる。つまり、第２実施形態では、ＭＯＳＦＥＴの交換時期の把握が容易となる。

以上、本発明の第１および第２実施形態について説明したが、本発明は、さらに他の形態で実ることもできる。たとえば、前述の第１実施形態および第２実施形態では、各モジュール２〜５は、並列に接続された複数の電圧制御型スイッチング素子Ｔｒから構成されているが、各モジュール２〜５は１つの電圧制御型スイッチング素子Ｔｒから構成されていてもよい。

また、前述の第１実施形態および第２実施形態では、各モジュール２〜５を構成する電圧制御型スイッチング素子ＴｒがＳｉＣ−ＭＯＳＦＥＴである例を示したが、各モジュール２〜５を構成する電圧制御型スイッチング素子Ｔｒは、ＳｉＣ−ＭＯＳＦＥＴ以外の素子であってもよい。たとえば、各モジュール２〜５を構成する電圧制御型スイッチング素子Ｔｒは、ＳｉＣ−ＩＧＢＴであってもよい。電圧制御型スイッチング素子ＴｒがＳｉＣ−ＩＧＢＴの場合には、ＳｉＣ−ＩＧＢＴのコレクタが前記ＳｉＣ−ＭＯＳＦＥＴのドレインに対応し、ＳｉＣ−ＩＧＢＴのエミッタが前記ＳｉＣ−ＭＯＳＦＥＴのソースに対応する。

また、前記実施形態では、この発明をインバータ回路に適用した場合について説明したが、コンバータ回路等のインバータ回路以外の電子回路にもこの発明を適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１，１Ａ インバータ回路
２〜５ モジュール（電圧制御型スイッチングデバイス）
６〜９，６Ａ〜９Ａ ゲート駆動回路
１０，１０Ａ 制御部
１１ 電源
１２ 負荷
２１〜２４ ＭＯＳＦＥＴ
３１ 増幅回路
３２ 第１の切替回路
３３ 第１のゲート抵抗
３４ 第２の切替回路
３５ 第２のゲート抵抗
３６ 短絡検知回路
３７ 残寿命予測回路
３８ 電流積算値演算回路
３９ 比較回路
Ｔｒ 電圧制御型スイッチング素子

Claims (8)

1. 電圧制御型スイッチングデバイスと、
   前記電圧制御型スイッチングデバイスのゲート端子に一端が接続された第１のゲート抵抗と、
   前記電圧制御型スイッチングデバイスのゲート端子に一端が接続され、前記第１のゲート抵抗より抵抗値が大きな第２のゲート抵抗と、
   前記電圧制御型スイッチングデバイスをターンオンさせるときには、前記電圧制御型スイッチングデバイスのゲート端子に前記第１のゲート抵抗を介してゲート電圧を所定時間だけ印可した後、前記第２のゲート抵抗を介して前記ゲート端子にゲート電圧が印可されるようにゲート抵抗を切替える切替回路とを含む、電子回路。
2. 前記切替回路は、前記電圧制御型スイッチングデバイスをターンオフさせるときには、前記第２のゲート抵抗の他端をハイインピーダンス状態にするとともに、前記第１のゲート抵抗の他端を接地するように構成されている、請求項１に記載の電子回路。
3. 第１のゲート抵抗の抵抗値が１Ω以上５Ω以下であり、前記第２のゲート抵抗の抵抗値が１ｋΩ以上である、請求項１または２に記載の電子回路。
4. ゲート抵抗の抵抗値が前記第１のゲート抵抗の抵抗値に固定されていると仮定した場合に、前記電圧制御型スイッチングデバイスに短絡電流が流れ始めてから前記電圧制御型スイッチングデバイスが破壊されるまでの時間の推定値をＴとすると、前記所定時間は、前記推定値Ｔの１／１０以上１／５以下に設定されている、請求項１〜３のいずれか一項に記載の電子回路。
5. 電圧制御型スイッチングデバイスと、
   前記電圧制御型スイッチングデバイスのゲート電流を検出する電流検出手段と、
   前記電流検出手段によって検出されるゲート電流が所定値より大きくなったときに、前記電圧制御型スイッチングデバイスのゲート端子を接地させるゲート端子接地手段と、を含む電子回路。
6. 電圧制御型スイッチングデバイスと、
   前記電圧制御型スイッチングデバイスのゲート電流を検出する電流検出手段と、
   前記電流検出手段によって検出されるゲート電流の積算値を積算する電流積算値演算手段と、
   前記電流積算値演算手段によって演算されたゲート電流積算値が所定値を超えたときに、警報信号を出力する警報信号出力手段とを含む、電子回路。
7. 前記電圧制御型スイッチングデバイスが、１つの電圧制御型スイッチング素子または並列接続された複数の電圧制御型スイッチング素子から構成されている請求項１〜６のいずれか一項に記載の電子回路。
8. 前記電圧制御型スイッチング素子が、ＳｉＣを主成分とする電圧制御型スイッチング素子である、請求項７に記載の電子回路。

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