JP2014239266A - Solid state image pickup device and driving method of the same - Google Patents

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繁孝 春日
加藤　剛久
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剛久 加藤
基範 石井
Motonori Ishii
基範 石井
廣瀬　裕
Yutaka Hirose
裕 廣瀬
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Abstract

PROBLEM TO BE SOLVED: To reduce residual charge in a photoelectric conversion film.SOLUTION: A solid state image pickup device comprises: a plurality of pixels 42 arranged in a matrix on a semiconductor substrate; column signal lines 9 provided for every columns of the pixels 42; and reset drain lines 16 provided for every columns of the pixels 42, for supplying reset potential to the pixels 42. Each pixel 42 has an amplification transistor 4, a selection transistor 5, a reset transistor 3 and a photoelectric conversion part 1. The photoelectric conversion part 1 has a photoelectric conversion film formed above the semiconductor substrate. The amplification transistor 4 outputs a signal voltage depending on potential of a pixel electrode to the column signal line 9 via the selection transistor 5, a source of the reset transistor 3 is connected to the pixel electrode and a drain of the reset transistor 3 is connected to the reset drain line 16. In imaging of a first frame and a second frame, the reset transistor is turned on for a predetermined period of time after a horizontal blanking period of the first frame has elapsed and before driving of an electronic shutter for the second frame.

Description

本発明は、固体撮像装置、特に積層型の固体撮像装置およびその駆動方法に関するものである。   The present invention relates to a solid-state imaging device, and more particularly to a stacked solid-state imaging device and a driving method thereof.

一般的な固体撮像装置は、受光部として埋め込みフォトダイオード構造が用いられているが、特許文献１は、固体増幅装置を構成する制御電極の上に光電変換層を形成しこの上に透明電極層を設け、ここに印加した電圧の作用を、変換層を介して制御電極に及ぼすことにより良好なＳＮ比で光情報を電気信号に変える装置、いわゆる、積層型の固体撮像装置を開示している。   In general solid-state imaging devices, an embedded photodiode structure is used as a light receiving unit. However, in Patent Document 1, a photoelectric conversion layer is formed on a control electrode constituting a solid-state amplification device, and a transparent electrode layer is formed thereon. And a device that changes optical information into an electrical signal with a good S / N ratio by applying the applied voltage to the control electrode via the conversion layer, a so-called stacked solid-state imaging device is disclosed. .

積層型の固体撮像装置は、画素回路が形成された半導体基板の上に絶縁膜を介して光電変換膜が形成された構成を有している。このため、光電変換膜にアモルファスシリコン等の光吸収係数が大きい材料を用いることが可能となる。例えば、アモルファスシリコンの場合、波長５５０ｎｍの緑色の光は、０．４ｎｍ程度の厚さでほとんど吸収することができる。   A stacked solid-state imaging device has a configuration in which a photoelectric conversion film is formed on a semiconductor substrate on which a pixel circuit is formed via an insulating film. For this reason, it is possible to use a material having a large light absorption coefficient such as amorphous silicon for the photoelectric conversion film. For example, in the case of amorphous silicon, green light having a wavelength of 550 nm can be almost absorbed with a thickness of about 0.4 nm.

しかしながら、特許文献１に示された固体撮像装置は、特に高輝度の被写体を撮像した後に光電変換部に電荷が残りやすく、その残留電荷の影響で次フレームに前フレームの画像が残像として残るという問題を有している。   However, in the solid-state imaging device disclosed in Patent Document 1, charges are likely to remain in the photoelectric conversion unit particularly after imaging a high-luminance subject, and the image of the previous frame remains as an afterimage in the next frame due to the influence of the residual charges. Have a problem.

そこで、特許文献２には、固体撮像装置に新たに備え付けた光照射機構より光電変換部に光を照射し、光電変換部の残留電荷を生じないようにする技術が示されている。   Therefore, Patent Document 2 discloses a technique for irradiating light to a photoelectric conversion unit from a light irradiation mechanism newly provided in a solid-state imaging device so as not to generate residual charges in the photoelectric conversion unit.

特開昭５５−１２０１８２号公報Japanese Patent Laid-Open No. 55-120182 特開２００４−１４６７６９号公報JP 2004-146769 A

特許文献２に示されたような方法で残留電荷を生じないようにする場合、光照射機構が必要となり、固体撮像装置の小型化が求められている現状では、実現が困難である。   In order to prevent a residual charge from being generated by the method as disclosed in Patent Document 2, a light irradiation mechanism is required, and it is difficult to realize it in the current situation where downsizing of a solid-state imaging device is required.

このような課題を鑑み、本発明は、光照射機構を必要とせず、光電変換部の残留電荷を低減することを目的とする。   In view of such problems, an object of the present invention is to reduce the residual charge of the photoelectric conversion unit without requiring a light irradiation mechanism.

本発明は、前記の目的を達成する一手段として、以下の構成を備える。   The present invention has the following configuration as one means for achieving the above object.

上記課題を解決するために本発明の固体撮像装置は、半導体基板と、前記半導体基板に行列状に配置された複数の画素と、前記複数の画素の列毎に設けられた列信号線と、前記複数の画素の列毎に設けられ、前記複数の画素にリセット電位を与えるリセットドレイン線とを備える固体撮像装置であって、前記画素は、増幅トランジスタ、選択トランジスタ、リセットトランジスタおよび光電変換部を有し、前記光電変換部は、前記半導体基板の上方に形成された光電変換膜と、前記光電変換膜の前記半導体基板側の面に形成された画素電極と、前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを有し、前記増幅トランジスタは、前記画素電極に接続されたゲートを有し、前記画素電極の電位に応じた信号電圧を、前記選択トランジスタを介して列信号線に出力し、前記リセットトランジスタのソースは前記画素電極に接続され、前記リセットトランジスタのドレインは前記リセットドレイン線に接続され、第１フレームと、前記第１フレームに続く第２フレームとの撮像において、前記第１フレームの水平ブランキング期間終了後且つ前記第２フレームの電子シャッタ駆動前の所定の期間、前記リセットトランジスタをオンすることを特徴とする。   In order to solve the above problems, a solid-state imaging device of the present invention includes a semiconductor substrate, a plurality of pixels arranged in a matrix on the semiconductor substrate, a column signal line provided for each column of the plurality of pixels, A solid-state imaging device provided for each column of the plurality of pixels and including a reset drain line that applies a reset potential to the plurality of pixels, wherein the pixel includes an amplification transistor, a selection transistor, a reset transistor, and a photoelectric conversion unit. The photoelectric conversion unit includes a photoelectric conversion film formed above the semiconductor substrate, a pixel electrode formed on a surface of the photoelectric conversion film on the semiconductor substrate side, and the pixel electrode of the photoelectric conversion film A transparent electrode formed on a surface opposite to the pixel electrode, the amplification transistor has a gate connected to the pixel electrode, and the signal voltage corresponding to the potential of the pixel electrode is selected. Output to a column signal line through a transistor, the source of the reset transistor is connected to the pixel electrode, the drain of the reset transistor is connected to the reset drain line, and the first frame and the first frame following the first frame In imaging with two frames, the reset transistor is turned on for a predetermined period after the end of the horizontal blanking period of the first frame and before driving the electronic shutter of the second frame.

また、好ましくは、前記所定の期間は、前記第１フレームの水平ブランキング期間終了後から、前記第２フレームの電子シャッタ駆動前までの、全ての期間であることを特徴とする。   Preferably, the predetermined period is the entire period from the end of the horizontal blanking period of the first frame to before the electronic shutter driving of the second frame.

また、好ましくは、前記第１フレームの水平ブランキング期間終了後且つ前記第２フレームの電子シャッタ駆動前に、前記リセットトランジスタのオンオフを複数回行うことを特徴とする。   Preferably, the reset transistor is turned on and off a plurality of times after the horizontal blanking period of the first frame and before driving the electronic shutter of the second frame.

また、上記課題を解決するために本発明の固体撮像装置の駆動方法は、半導体基板と、前記半導体基板に行列状に配置された複数の画素と、前記複数の画素の列毎に設けられた列信号線と、前記複数の画素の列毎に設けられ、前記複数の画素にリセット電位を与えるリセットドレイン線とを備える固体撮像装置の駆動方法であって、前記画素は、増幅トランジスタ、選択トランジスタ、リセットトランジスタおよび光電変換部を有し、前記光電変換部は、前記半導体基板の上方に形成された光電変換膜と、前記光電変換膜の前記半導体基板側の面に形成された画素電極と、前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを有し、前記増幅トランジスタは、前記画素電極に接続されたゲートを有し、前記画素電極の電位に応じた信号電圧を、前記選択トランジスタを介して列信号線に出力し、前記リセットトランジスタのソースは前記画素電極に接続され、前記リセットトランジスタのドレインは前記リセットドレイン線に接続され、第１フレームと、前記第１フレームに続く第２フレームとの撮像において、前記第１フレームの水平ブランキング期間終了後且つ前記第２フレームの電子シャッタ駆動前の所定の期間、前記リセットトランジスタをオンすることを特徴とする。   In order to solve the above problems, a driving method of a solid-state imaging device according to the present invention is provided for a semiconductor substrate, a plurality of pixels arranged in a matrix on the semiconductor substrate, and a column of the plurality of pixels. A solid-state imaging device driving method comprising: a column signal line; and a reset drain line that is provided for each column of the plurality of pixels and applies a reset potential to the plurality of pixels, wherein the pixels include an amplification transistor and a selection transistor A reset transistor and a photoelectric conversion unit, wherein the photoelectric conversion unit includes a photoelectric conversion film formed above the semiconductor substrate, a pixel electrode formed on a surface of the photoelectric conversion film on the semiconductor substrate side, A transparent electrode formed on a surface of the photoelectric conversion film opposite to the pixel electrode, and the amplification transistor has a gate connected to the pixel electrode, the potential of the pixel electrode The signal voltage is output to the column signal line through the selection transistor, the source of the reset transistor is connected to the pixel electrode, the drain of the reset transistor is connected to the reset drain line, In imaging with the second frame following the first frame, the reset transistor is turned on for a predetermined period after the end of the horizontal blanking period of the first frame and before driving the electronic shutter of the second frame. And

本発明によれば、積層膜の残留電荷を排出し、残像を抑制することが出来る。   According to the present invention, the residual charge of the laminated film can be discharged and the afterimage can be suppressed.

本発明の第１の実施形態に係る積層型の固体撮像装置のチップ構成を示す図1 is a diagram showing a chip configuration of a stacked solid-state imaging device according to a first embodiment of the present invention. 同実施形態に係る画素部およびその周辺回路の構成の詳細を示す図The figure which shows the detail of a structure of the pixel part which concerns on the same embodiment, and its peripheral circuit 同実施形態に係る単位画素の断面図Sectional drawing of the unit pixel which concerns on the same embodiment 同実施形態に係る周辺回路の構成の詳細の一例を示す図The figure which shows an example of the detail of a structure of the peripheral circuit which concerns on the same embodiment 同実施形態に係る固体撮像装置の動作を説明するための回路図Circuit diagram for explaining the operation of the solid-state imaging device according to the embodiment 同実施形態に係る固体撮像装置の動作を説明するためのタイミングチャートTiming chart for explaining the operation of the solid-state imaging device according to the embodiment 同実施形態に係る固体撮像装置の残留電荷排出動作を説明するためのタイミングチャートTiming chart for explaining the residual charge discharging operation of the solid-state imaging device according to the embodiment 本発明の第２の実施形態に係る固体撮像装置の残留電荷排出動作を説明するためのタイミングチャートTiming chart for explaining the residual charge discharging operation of the solid-state imaging device according to the second embodiment of the present invention 本発明の第３の実施形態に係る固体撮像装置の残留電荷排出動作を説明するためのタイミングチャートTiming chart for explaining the residual charge discharging operation of the solid-state imaging device according to the third embodiment of the present invention 本発明の第４の実施形態に係る固体撮像装置の残留電荷排出動作を説明するためのタイミングチャートTiming chart for explaining the residual charge discharging operation of the solid-state imaging device according to the fourth embodiment of the present invention

以下、本発明の実施の形態における固体撮像装置およびカメラシステムについて、図面を参照しながら説明する。   Hereinafter, a solid-state imaging device and a camera system according to embodiments of the present invention will be described with reference to the drawings.

なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。さらにまた、ＦＥＴのソース電極およびドレイン電極は同一の構造および機能である場合が殆どであり、明確に区別されないことも多いが、以下の説明では便宜上、信号が入力される電極をドレイン電極、出力される電極をソース電極と表記する。   In the drawings, elements that represent substantially the same configuration, operation, and effect are denoted by the same reference numerals. In addition, the numerical values described below are all exemplified for specifically explaining the present invention, and the present invention is not limited to the illustrated numerical values. Furthermore, the connection relationship between the components is exemplified for specifically explaining the present invention, and the connection relationship for realizing the function of the present invention is not limited to this. Furthermore, in many cases, the source electrode and the drain electrode of the FET have the same structure and function and are not clearly distinguished, but in the following description, for convenience, the electrode to which a signal is input is referred to as the drain electrode and the output. This electrode is referred to as a source electrode.

（第１の実施形態）
図１は本実施形態に係る積層型の固体撮像装置のチップ構成を示している。図２Ａは画素部４３およびその周辺回路の構成の詳細を示している。図２Ｂは単位画素４２の断面図を示している。図２Ｃは行走査回路３３およびマルチプレクサ回路４１の構成の詳細の一例を示している。図３は、本実施の形態に係る固体撮像装置の回路図である。なお、図２Ａにおいて、単位画素４２は「２行２列」分だけ記載されているが、単位画素４２の行数及び列数は任意に設定されてよい。 (First embodiment)
FIG. 1 shows a chip configuration of a stacked solid-state imaging device according to this embodiment. FIG. 2A shows details of the configuration of the pixel portion 43 and its peripheral circuits. FIG. 2B shows a cross-sectional view of the unit pixel 42. FIG. 2C shows an example of the detailed configuration of the row scanning circuit 33 and the multiplexer circuit 41. FIG. 3 is a circuit diagram of the solid-state imaging device according to the present embodiment. In FIG. 2A, the unit pixels 42 are described for “2 rows and 2 columns”, but the number of rows and the number of columns of the unit pixels 42 may be arbitrarily set.

図１に示すように、固体撮像装置つまりセンサチップ５２は、画素リセット信号線７、画素アドレス信号線８、垂直信号線９、リセットドレイン線１６、列選択トランジスタ２７、列走査回路（水平走査部）２９、水平信号線３０、出力アンプ３１、行走査回路（垂直走査部）３３、マルチプレクサ回路（ＭＵＸ）４１、ＶＯＵＴ端子３２、画素部４３、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路４５、タイミング制御回路５０および蓄積ダイオード初期化電圧発生回路５３を備える。   As shown in FIG. 1, the solid-state imaging device, that is, the sensor chip 52 includes a pixel reset signal line 7, a pixel address signal line 8, a vertical signal line 9, a reset drain line 16, a column selection transistor 27, a column scanning circuit (horizontal scanning unit). ) 29, horizontal signal line 30, output amplifier 31, row scanning circuit (vertical scanning unit) 33, multiplexer circuit (MUX) 41, VOUT terminal 32, pixel unit 43, CDS (Correlated Double Sampling) circuit 45, timing control circuit 50 And a storage diode initialization voltage generation circuit 53.

画素部４３では、複数の単位画素４２が半導体基板で行列状に配置され、単位画素４２の列毎に垂直信号線９が設けられている。センサチップ５２内において、画素部４３の単位画素４２は行走査回路３３とマルチプレクサ回路４１とによって選択される。   In the pixel unit 43, a plurality of unit pixels 42 are arranged in a matrix on a semiconductor substrate, and the vertical signal line 9 is provided for each column of the unit pixels 42. In the sensor chip 52, the unit pixel 42 of the pixel unit 43 is selected by the row scanning circuit 33 and the multiplexer circuit 41.

図２Ａに示すように、各単位画素４２は、光電変換部１と、一端が光電変換部１と接続された蓄積部２と、ソースが垂直信号線９と接続され、ドレインが電源線６と接続され、ゲートが蓄積部２と接続された増幅トランジスタ４と、ゲートが画素リセット信号線７に接続され、ドレインがリセットドレイン線１６と接続されたリセットトランジスタ３と、増幅トランジスタ４と直列に接続された選択トランジスタ５とを有している。なお、選択トランジスタ５は、増幅トランジスタ４のソースと垂直信号線９との間に挿入されているが、増幅トランジスタ４のドレインと電源線６との間に挿入されてもよい。   As shown in FIG. 2A, each unit pixel 42 includes a photoelectric conversion unit 1, a storage unit 2 having one end connected to the photoelectric conversion unit 1, a source connected to the vertical signal line 9, and a drain connected to the power supply line 6. An amplifying transistor 4 having a gate connected to the storage unit 2, a gate connected to the pixel reset signal line 7, a drain connected to the reset drain line 16, and an amplifying transistor 4 connected in series. The selected transistor 5 is provided. The selection transistor 5 is inserted between the source of the amplification transistor 4 and the vertical signal line 9, but may be inserted between the drain of the amplification transistor 4 and the power supply line 6.

図２Ｂに示すように、シリコンからなる半導体基板７１に増幅トランジスタ４、選択トランジスタ５及びリセットトランジスタ３が形成されている。増幅トランジスタ４は、ゲート電極７２と、ドレインである拡散層７３及びソースである拡散層７４とを有している。選択トランジスタ５はゲート電極７５と、ドレインである拡散層７４及びソースである拡散層７６とを有している。増幅トランジスタ４のソースと選択トランジスタ５のドレインとは、共通の拡散層７４である。リセットトランジスタ３は、ゲート電極７７と、ドレインである拡散層７８及びソースである拡散層７９とを有している。拡散層７３と拡散層７８とは素子分離領域８０により分離されている。   As shown in FIG. 2B, an amplification transistor 4, a selection transistor 5, and a reset transistor 3 are formed on a semiconductor substrate 71 made of silicon. The amplification transistor 4 includes a gate electrode 72, a diffusion layer 73 that is a drain, and a diffusion layer 74 that is a source. The selection transistor 5 includes a gate electrode 75, a diffusion layer 74 that is a drain, and a diffusion layer 76 that is a source. The source of the amplification transistor 4 and the drain of the selection transistor 5 are a common diffusion layer 74. The reset transistor 3 includes a gate electrode 77, a diffusion layer 78 that is a drain, and a diffusion layer 79 that is a source. The diffusion layer 73 and the diffusion layer 78 are separated by the element isolation region 80.

半導体基板７１の上には、各トランジスタを覆うように絶縁膜８４が形成されている。絶縁膜８４の上には光電変換部１が形成されている。光電変換部１は、半導体基板の上方に形成されたアモルファスシリコン等からなる光電変換する光電変換膜８１と、光電変換膜８１の半導体基板７１側の面に形成された画素電極８２と、光電変換膜８１の画素電極８２と反対側の面に形成された透明電極８３とを有する。画素電極８２は、コンタクト８５を介して増幅トランジスタ４のゲート電極７２及びリセットトランジスタ３のソースである拡散層７８と接続されている。画素電極８２と接続された拡散層７８は蓄積ダイオード（蓄積部２）として機能する。   An insulating film 84 is formed on the semiconductor substrate 71 so as to cover each transistor. The photoelectric conversion unit 1 is formed on the insulating film 84. The photoelectric conversion unit 1 includes a photoelectric conversion film 81 made of amorphous silicon or the like formed above a semiconductor substrate, a pixel electrode 82 formed on the surface of the photoelectric conversion film 81 on the semiconductor substrate 71 side, and photoelectric conversion. A transparent electrode 83 formed on the surface of the film 81 opposite to the pixel electrode 82; The pixel electrode 82 is connected to the gate electrode 72 of the amplification transistor 4 and the diffusion layer 78 that is the source of the reset transistor 3 through a contact 85. The diffusion layer 78 connected to the pixel electrode 82 functions as a storage diode (storage unit 2).

行走査回路３３は、画素リセット信号線７および画素アドレス信号線８等を介して画素部４３に種々のタイミング信号を供給する。列走査回路２９は、列選択トランジスタ２７に列選択信号２８を供給することにより、画素部４３の信号を順次水平信号線３０へ読み出させる。出力アンプ３１は、水平信号線３０を介して伝達された信号を増幅してＶＯＵＴ端子３２に出力する。   The row scanning circuit 33 supplies various timing signals to the pixel unit 43 via the pixel reset signal line 7, the pixel address signal line 8, and the like. The column scanning circuit 29 supplies the column selection signal 28 to the column selection transistor 27 to sequentially read out the signal of the pixel unit 43 to the horizontal signal line 30. The output amplifier 31 amplifies the signal transmitted through the horizontal signal line 30 and outputs the amplified signal to the VOUT terminal 32.

画素リセット信号線７は、リセット信号が伝達する信号線であり、対応する行の単位画素４２の信号をリセットするために単位画素４２の行ごとに設けられている。   The pixel reset signal line 7 is a signal line through which a reset signal is transmitted, and is provided for each row of the unit pixels 42 in order to reset the signal of the unit pixel 42 in the corresponding row.

ＣＤＳ回路４５は、垂直信号線９毎に設けられ、対応する垂直信号線９における任意の異なる二つのタイミングにおける電位差、つまりリセット動作時の電位（リセットトランジスタ３がオンしている時の垂直信号線９の電位）と信号出力動作時の電位（リセットトランジスタ３がオフしている時の垂直信号線９の電位）との差に応じた信号をＣＤＳ出力ノード２６から出力する。   The CDS circuit 45 is provided for each vertical signal line 9, and a potential difference at any two different timings in the corresponding vertical signal line 9, that is, a potential during a reset operation (a vertical signal line when the reset transistor 3 is on). 9 is output from the CDS output node 26 in accordance with the difference between the potential at the time of signal output and the potential at the time of signal output (the potential of the vertical signal line 9 when the reset transistor 3 is off).

ＣＤＳ回路４５は、コンデンサ１９および２５と、サンプルトランジスタ制御信号２１でオンオフが制御されるサンプルトランジスタ２０と、クランプトランジスタ制御信号２３でオンオフが制御され、クランプ信号線２４と接続されたクランプトランジスタ２２とを有する。   The CDS circuit 45 includes capacitors 19 and 25, a sample transistor 20 whose on / off is controlled by a sample transistor control signal 21, and a clamp transistor 22 whose on / off is controlled by a clamp transistor control signal 23 and connected to the clamp signal line 24. Have

垂直信号線９には、画素負荷トランジスタ制御線１１でオンオフが制御される画素負荷トランジスタ１０が接続されている。   The vertical signal line 9 is connected to a pixel load transistor 10 whose on / off is controlled by a pixel load transistor control line 11.

リセットドレイン線１６には、画素リセット信号線７でオンオフが制御されるリセットトランジスタ３のドレインが接続されている。   The reset drain line 16 is connected to the drain of the reset transistor 3 whose on / off is controlled by the pixel reset signal line 7.

タイミング制御回路５０は、行走査回路３３に垂直走査信号４０を供給し、マルチプレクサ回路４１に行選択信号３５およびリセット信号３６を供給し、列走査回路２９に水平走査信号３９を供給する。   The timing control circuit 50 supplies a vertical scanning signal 40 to the row scanning circuit 33, supplies a row selection signal 35 and a reset signal 36 to the multiplexer circuit 41, and supplies a horizontal scanning signal 39 to the column scanning circuit 29.

マルチプレクサ回路４１は、行選択信号３５およびリセット信号３６の画素部４３への出力を制御する。マルチプレクサ回路４１は、タイミング制御回路５０と単位画素４２との間に設けられ、リセット信号３６を所定行の単位画素４２に対応する画素リセット信号線７に選択的に供給し、行選択信号３５を所定行の単位画素４２に対応する画素アドレス信号線８に選択的に供給する。   The multiplexer circuit 41 controls the output of the row selection signal 35 and the reset signal 36 to the pixel unit 43. The multiplexer circuit 41 is provided between the timing control circuit 50 and the unit pixel 42, and selectively supplies a reset signal 36 to the pixel reset signal line 7 corresponding to the unit pixel 42 of a predetermined row, and the row selection signal 35 is supplied. This is selectively supplied to the pixel address signal line 8 corresponding to the unit pixel 42 in a predetermined row.

基準電圧発生回路５１は、画素負荷トランジスタ制御線１１に画素負荷トランジスタ制御信号ＬＧを、クランプ信号線２４にクランプ信号ＮＣＤＣを、それぞれ供給する。   The reference voltage generation circuit 51 supplies a pixel load transistor control signal LG to the pixel load transistor control line 11 and a clamp signal NCDC to the clamp signal line 24, respectively.

リセットドレイン線１６に接続された蓄積ダイオード初期化電圧発生回路５３は、リセットドレイン線１６に、単位画素４２のリセット電位を供給する。   The storage diode initialization voltage generation circuit 53 connected to the reset drain line 16 supplies the reset potential of the unit pixel 42 to the reset drain line 16.

次に、本実施の形態に係る固体撮像装置の動作を説明する。   Next, the operation of the solid-state imaging device according to this embodiment will be described.

図４は、本実施の形態に係る固体撮像装置の動作を説明するためのタイミングチャートである。ここでは、あるフレームにおける一つの単位画素４２の動作のみを示す。   FIG. 4 is a timing chart for explaining the operation of the solid-state imaging device according to the present embodiment. Here, only the operation of one unit pixel 42 in a certain frame is shown.

本実施の形態に係る固体撮像装置において、積層膜である光電変換部１により光が電気信号Ｓに変換されて、電気信号Ｓは蓄積部２で蓄えられる。本実施の形態では光が正の電気信号Ｓに変換される場合を想定しているので、蓄積部２の電位は上昇する。ここで、時刻Ｔ１において画素アドレス信号線８の電位をローレベルからハイレベルとし、選択トランジスタ５をオンにする。また、同じく時刻Ｔ１において画素負荷トランジスタ制御線１１の電位をローレベルから上昇させることにより、この電気信号Ｓは、増幅トランジスタ４と画素負荷トランジスタ１０とにより形成されるソースフォロア回路でインピーダンス変換され、垂直信号線９を介して、ＣＤＳ回路４５に入力される。時刻Ｔ１において、サンプルトランジスタ制御信号２１およびクランプトランジスタ制御信号２３をローレベルからハイレベルとし、ＣＤＳ回路４５で電気信号Ｓは一旦サンプルホールドされる。時刻Ｔ２において、クランプトランジスタ制御信号２３をローレベルとする。   In the solid-state imaging device according to the present embodiment, light is converted into an electric signal S by the photoelectric conversion unit 1 that is a laminated film, and the electric signal S is stored in the storage unit 2. In this embodiment, since it is assumed that light is converted into a positive electrical signal S, the potential of the storage unit 2 rises. Here, at time T1, the potential of the pixel address signal line 8 is changed from the low level to the high level, and the selection transistor 5 is turned on. Similarly, by raising the potential of the pixel load transistor control line 11 from the low level at time T1, the electric signal S is impedance-converted by the source follower circuit formed by the amplification transistor 4 and the pixel load transistor 10, The signal is input to the CDS circuit 45 through the vertical signal line 9. At time T1, the sample transistor control signal 21 and the clamp transistor control signal 23 are changed from low level to high level, and the electric signal S is once sampled and held by the CDS circuit 45. At time T2, the clamp transistor control signal 23 is set to a low level.

次に、時刻Ｔ３において、画素リセット信号線７の電位をローレベルからハイレベルとし、リセットトランジスタ３がオンすると、先ほど蓄積部２で蓄えられた電気信号Ｓがリセット（初期化）され、蓄積部２の電位が降下する。   Next, when the potential of the pixel reset signal line 7 is changed from the low level to the high level at time T3 and the reset transistor 3 is turned on, the electrical signal S stored in the storage unit 2 is reset (initialized), and the storage unit The potential of 2 drops.

次に、時刻Ｔ４において、画素リセット信号線７の電位をローレベルとする。リセット後の蓄積部２の電気信号Ｎは、垂直信号線９を介して、ＣＤＳ回路４５に入力される。ＣＤＳ回路４５では、電気信号Ｓと電気信号Ｎとが差分されて、差分がＣＤＳ出力ノード２６に出力され、画素信号Ｐとして扱われる。   Next, at time T4, the potential of the pixel reset signal line 7 is set to a low level. The reset electric signal N of the storage unit 2 is input to the CDS circuit 45 via the vertical signal line 9. In the CDS circuit 45, the electric signal S and the electric signal N are differentiated, and the difference is output to the CDS output node 26 and treated as the pixel signal P.

次に、時刻Ｔ５において、画素アドレス信号線８および画素負荷トランジスタ制御線１１の電位をローレベルとする。更に、サンプルトランジスタ制御信号２１をローレベルとする。これにより、画素信号Ｐはコンデンサ２５に蓄積される。   Next, at time T5, the potentials of the pixel address signal line 8 and the pixel load transistor control line 11 are set to a low level. Further, the sample transistor control signal 21 is set to a low level. As a result, the pixel signal P is accumulated in the capacitor 25.

時刻Ｔ５以降、列走査回路２９からの列選択信号２８により列選択トランジスタ２７がオンすることで、先の画素信号Ｐは水平信号線３０に読み出されて、出力アンプ３１で増幅後にＶＯＵＴ端子３２から外部出力される。   After time T5, the column selection transistor 27 is turned on by the column selection signal 28 from the column scanning circuit 29, whereby the previous pixel signal P is read out to the horizontal signal line 30 and amplified by the output amplifier 31 and then to the VOUT terminal 32. Is output externally.

時刻Ｔ１から時刻Ｔ５までの、画素信号Ｐを読み出すために要する期間を水平ブランキング期間と称す。一般的なＣＭＯＳ型固体撮像装置の場合、時刻Ｔ５以降次フレームの水平ブランキング期間までの間は、画素リセット信号線の電位はローレベルである。しかしながら、本実施の形態における固体撮像装置は、光電変換部１として積層膜を用いているため、時刻Ｔ３から時刻Ｔ４までの短時間のリセットでは積層膜に電荷が残留し、次フレームの撮像時に残像が生じる原因となる。そこで、残像抑制のため、時刻Ｔ５以降次フレームの水平ブランキング期間までの間において、所定の期間だけ画素リセット信号線７の電位をハイレベルとし、時刻Ｔ３から時刻Ｔ４までのリセットで排出されなかった積層膜の残留電荷を、次フレームの電子シャッタ駆動前に排出する。   A period required to read out the pixel signal P from time T1 to time T5 is referred to as a horizontal blanking period. In the case of a general CMOS type solid-state imaging device, the potential of the pixel reset signal line is at a low level from time T5 to the horizontal blanking period of the next frame. However, since the solid-state imaging device according to the present embodiment uses a laminated film as the photoelectric conversion unit 1, the charge remains in the laminated film after a short reset from time T3 to time T4, and the next frame is imaged. This may cause an afterimage. Therefore, in order to suppress the afterimage, the potential of the pixel reset signal line 7 is set to a high level only for a predetermined period between time T5 and the horizontal blanking period of the next frame, and is not discharged by reset from time T3 to time T4. The remaining charge of the laminated film is discharged before driving the electronic shutter of the next frame.

図５は、本実施の形態に係る固体撮像装置の残留電荷排出動作を説明するためのタイミングチャートである。あるフレームにおける水平ブランキング期間は時刻Ｔ１から時刻Ｔ５であり、次フレームにおける水平ブランキング期間は時刻Ｔ１’から時刻Ｔ５’である。時刻Ｔ５以降の所定の時刻Ｔ６において、画素リセット信号線７の電位をハイレベルとする。その後、次フレームの電子シャッタ駆動を行なう時刻Ｔ７まで画素リセット信号線７の電位をハイレベルのまま維持し、時刻Ｔ７において画素リセット信号線７の電位をハイレベルからローレベルとする。つまり、時刻Ｔ６から時刻Ｔ７まで、リセットトランジスタ３はオンしている。この駆動により、時刻Ｔ６から時刻Ｔ７まで、積層膜の残留電荷が排出される。   FIG. 5 is a timing chart for explaining the residual charge discharging operation of the solid-state imaging device according to the present embodiment. The horizontal blanking period in a certain frame is from time T1 to time T5, and the horizontal blanking period in the next frame is from time T1 'to time T5'. At a predetermined time T6 after time T5, the potential of the pixel reset signal line 7 is set to a high level. Thereafter, the potential of the pixel reset signal line 7 is maintained at the high level until time T7 when the electronic shutter driving of the next frame is performed, and the potential of the pixel reset signal line 7 is changed from the high level to the low level at time T7. That is, the reset transistor 3 is on from time T6 to time T7. By this driving, the residual charge of the laminated film is discharged from time T6 to time T7.

時刻Ｔ７以降、蓄積部２への電気信号Ｓの蓄積が始まり、次フレームの時刻Ｔ３’に再び画素リセット信号線７の電位がハイレベルとなるまで電気信号Ｓは蓄積され続ける。すなわち、時刻Ｔ７から時刻Ｔ３’までの期間が、本実施の形態に係る固体撮像装置の露光期間である。   After time T7, the accumulation of the electric signal S in the accumulation unit 2 starts, and the electric signal S continues to be accumulated until the potential of the pixel reset signal line 7 becomes high level again at time T3 'of the next frame. That is, the period from time T7 to time T3 'is the exposure period of the solid-state imaging device according to the present embodiment.

このように、本実施の形態に係る固体撮像装置においては、時刻Ｔ６から時刻Ｔ７までの期間、画素リセット信号線７の電位をハイレベルとすることで、積層膜の残留電荷を排出し、次フレームの残像を抑制することが出来る。   Thus, in the solid-state imaging device according to the present embodiment, the residual charge of the stacked film is discharged by setting the potential of the pixel reset signal line 7 to the high level during the period from time T6 to time T7. The afterimage of the frame can be suppressed.

（第２の実施形態）
以下、本発明の第２の実施形態に係る固体撮像装置について説明するが、第１の実施形態と異なる部分を中心に説明する。 (Second Embodiment)
Hereinafter, although the solid-state imaging device according to the second embodiment of the present invention will be described, the description will focus on parts different from the first embodiment.

図６は、本実施の形態における固体撮像装置の残留電荷排出動作を説明するためのタイミングチャートである。時刻Ｔ５以降の所定の時刻Ｔ６において、画素リセット信号線７の電位をハイレベルとする。その後、次フレームの電子シャッタ駆動を行なう時刻Ｔ７までの期間において、画素リセット信号線７の電位を所定の期間ハイレベルに保つ動作を複数回行い、時刻Ｔ７において画素リセット信号線７の電位をハイレベルからローレベルとする。つまり、時刻Ｔ６から時刻Ｔ７まで、リセットトランジスタ３が複数回オンオフし、リセットトランジスタ３が所定の期間オンしている動作が複数回実現される。この駆動により、時刻Ｔ６から時刻Ｔ７までの期間において、積層膜の残留電荷が複数回排出される。   FIG. 6 is a timing chart for explaining the residual charge discharging operation of the solid-state imaging device according to the present embodiment. At a predetermined time T6 after time T5, the potential of the pixel reset signal line 7 is set to a high level. Thereafter, in the period up to time T7 when the electronic shutter drive of the next frame is performed, an operation of maintaining the potential of the pixel reset signal line 7 at a high level for a predetermined period is performed a plurality of times, and the potential of the pixel reset signal line 7 is increased at time T7. From level to low level. That is, from time T6 to time T7, the operation in which the reset transistor 3 is turned on / off a plurality of times and the reset transistor 3 is turned on for a predetermined period is realized a plurality of times. By this driving, the residual charge of the stacked film is discharged a plurality of times during the period from time T6 to time T7.

このように、本実施の形態に係る固体撮像装置においては、時刻Ｔ６から時刻Ｔ７までの期間において、画素リセット信号線７の電位を所定の期間ハイレベルに保つ動作を複数回行うことで、積層膜の残留電荷を排出し、次フレームの残像を抑制することが出来る。また、第１の実施形態のように、時刻Ｔ６から時刻Ｔ７までの期間画素リセット信号線７の電位をハイレベルとし続ける場合と比較して、消費電力を削減することが出来る。   As described above, in the solid-state imaging device according to the present embodiment, the operation of maintaining the potential of the pixel reset signal line 7 at a high level for a predetermined period is performed a plurality of times in the period from time T6 to time T7. The residual charge of the film can be discharged, and the afterimage of the next frame can be suppressed. Further, as in the first embodiment, power consumption can be reduced as compared with the case where the potential of the pixel reset signal line 7 is kept at the high level during the period from time T6 to time T7.

（第３の実施形態）
以下、本発明の第３の実施形態に係る固体撮像装置について説明するが、第１の実施形態と異なる部分を中心に説明する。 (Third embodiment)
Hereinafter, the solid-state imaging device according to the third embodiment of the present invention will be described, but the description will focus on parts that are different from the first embodiment.

図７は、本実施の形態における固体撮像装置の残留電荷排出動作を説明するためのタイミングチャートである。時刻Ｔ５以降の所定の時刻Ｔ６から次フレームの電子シャッタ駆動を行なう時刻Ｔ７まで、画素リセット信号線７にパルス状にハイレベルの電位を印加し、時刻Ｔ７において画素リセット信号線７の電位をローレベルとする。つまり、時刻Ｔ６から時刻Ｔ７まで、リセットトランジスタ３は、画素リセット信号線７の電位変化に応じて、短期間でのオンオフを繰り返す。この駆動により、時刻Ｔ６から時刻Ｔ７まで、積層膜の残留電荷が排出される。   FIG. 7 is a timing chart for explaining the residual charge discharging operation of the solid-state imaging device according to the present embodiment. A high level potential is applied to the pixel reset signal line 7 in a pulse form from a predetermined time T6 after the time T5 to a time T7 when the electronic shutter drive of the next frame is performed, and the potential of the pixel reset signal line 7 is lowered at the time T7. Level. That is, from time T6 to time T7, the reset transistor 3 is repeatedly turned on and off in a short period according to the potential change of the pixel reset signal line 7. By this driving, the residual charge of the laminated film is discharged from time T6 to time T7.

このように、本実施の形態に係る固体撮像装置においては、時刻Ｔ６から時刻Ｔ７までの期間において、画素リセット信号線７の電位をパルス状にハイレベルにすることで、積層膜の残留電荷を排出し、次フレームの残像を抑制することが出来る。また、第１の実施形態のように、時刻Ｔ６から時刻Ｔ７までの期間画素リセット信号線７の電位をハイレベルとし続ける場合と比較して、積層膜に残留する電荷に振動を加えて、より確実に残留電荷を排出することが出来る。   As described above, in the solid-state imaging device according to the present embodiment, in the period from time T6 to time T7, the potential of the pixel reset signal line 7 is set to a high level in a pulsed manner, so that the residual charge of the stacked film is reduced. The afterimage of the next frame can be suppressed. In addition, as in the first embodiment, compared to the case where the potential of the pixel reset signal line 7 is kept at a high level during the period from time T6 to time T7, vibration is applied to the charge remaining in the stacked film, and more Residual charges can be discharged reliably.

（第４の実施形態）
以下、本発明の第４の実施形態に係る固体撮像装置について説明するが、第１の実施形態と異なる部分を中心に説明する。 (Fourth embodiment)
Hereinafter, a solid-state imaging device according to the fourth embodiment of the present invention will be described, but the description will focus on parts that are different from the first embodiment.

図８は、本実施の形態における固体撮像装置の残留電荷排出動作を説明するためのタイミングチャートである。時刻Ｔ６から所定の期間、画素リセット信号線７の電位をパルス状にハイレベルとする。その後、次フレームの電子シャッタ駆動を行なう時刻Ｔ７までの期間において、画素リセット信号線７の電位を所定の期間パルス状にハイレベルとする動作を複数回行い、時刻Ｔ７において画素リセット信号線７の電位をハイレベルからローレベルとする。つまり、時刻Ｔ６から時刻Ｔ７までの間で複数回、画素リセット信号線７の電位変化に応じて、短期間でのオンオフを繰り返す。この駆動により、時刻Ｔ６から時刻Ｔ７までの期間において、積層膜の残留電荷が複数回排出される。   FIG. 8 is a timing chart for explaining the residual charge discharging operation of the solid-state imaging device according to the present embodiment. The potential of the pixel reset signal line 7 is set to a high level in a pulse shape for a predetermined period from time T6. Thereafter, in the period up to time T7 when the electronic shutter drive of the next frame is performed, an operation of setting the potential of the pixel reset signal line 7 to a high level in a pulse shape for a predetermined period is performed a plurality of times, and at time T7, the pixel reset signal line 7 The potential is changed from high level to low level. That is, ON / OFF in a short period is repeated a plurality of times from time T6 to time T7 according to the potential change of the pixel reset signal line 7. By this driving, the residual charge of the stacked film is discharged a plurality of times during the period from time T6 to time T7.

このように、本実施の形態に係る固体撮像装置においては、時刻Ｔ６から時刻Ｔ７までの期間において、画素リセット信号線７の電位を所定の期間パルス状にハイレベルとする動作を複数回行うことで、積層膜の残留電荷を排出し、次フレームの残像を抑制することが出来る。また、第２の実施形態と比較して、パルス状に電位を変動させることで、積層膜に残留する電荷に振動を加えて、より確実に残留電荷を排出できる。また、第３の実施形態のように、時刻Ｔ６から時刻Ｔ７までの期間画素リセット信号線７の電位を変動し続ける場合と比較して、消費電力を削減することが出来る。   As described above, in the solid-state imaging device according to the present embodiment, the operation of setting the potential of the pixel reset signal line 7 to a high level in a pulse shape for a predetermined period is performed a plurality of times in the period from time T6 to time T7. Thus, the residual charge of the laminated film can be discharged and the afterimage of the next frame can be suppressed. In addition, as compared with the second embodiment, by changing the potential in a pulse shape, the residual charge can be discharged more reliably by applying vibration to the charge remaining in the laminated film. Further, as in the third embodiment, the power consumption can be reduced compared to the case where the potential of the pixel reset signal line 7 is continuously changed during the period from time T6 to time T7.

以上、本発明の固体撮像装置について、実施の形態に基づいて説明したが、本発明はこの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。   Although the solid-state imaging device of the present invention has been described based on the embodiment, the present invention is not limited to this embodiment. The present invention includes various modifications made by those skilled in the art without departing from the scope of the present invention. Moreover, you may combine each component in several embodiment arbitrarily in the range which does not deviate from the meaning of invention.

本発明にかかわる固体撮像装置は、小型・薄型・高感度の画像ピックアップ装置等として有効である。   The solid-state imaging device according to the present invention is effective as a small, thin, and highly sensitive image pickup device.

１ 光電変換部
２ 蓄積部
３ リセットトランジスタ
４ 増幅トランジスタ
５ 選択トランジスタ
６ 電源線
７ 画素リセット信号線
８ 画素アドレス信号線
９ 垂直信号線
１０ 画素負荷トランジスタ
１１ 画素負荷トランジスタ制御線
１６ リセットドレイン線
１９、２５ コンデンサ
２０ サンプルトランジスタ
２１ サンプルトランジスタ制御信号
２２ クランプトランジスタ
２３ クランプトランジスタ制御信号
２４ クランプ信号線
２６ ＣＤＳ出力ノード
２７ 列選択トランジスタ
２８ 列選択信号
２９ 列走査回路
３０ 水平信号線
３１ 出力アンプ
３２ ＶＯＵＴ端子
３３ 行走査回路
３５ 行選択信号
３６ リセット信号
３９ 水平走査信号
４０ 垂直走査信号
４１ マルチプレクサ回路
４２ 単位画素
４３ 画素部
４５ ＣＤＳ回路
５０ タイミング制御回路
５１ 基準電圧発生回路
５２ センサチップ
５３ 蓄積ダイオード初期化電圧発生回路
７１ 半導体基板
７２、７５、７７ ゲート電極
７３、７４、７６、７８、７９ 拡散層
８０ 素子分離領域
８１ 光電変換膜
８２ 画素電極
８３ 透明電極
８４ 絶縁膜
８５ コンタクト DESCRIPTION OF SYMBOLS 1 Photoelectric conversion part 2 Accumulation part 3 Reset transistor 4 Amplification transistor 5 Selection transistor 6 Power supply line 7 Pixel reset signal line 8 Pixel address signal line 9 Vertical signal line 10 Pixel load transistor 11 Pixel load transistor control line 16 Reset drain line 19, 25 Capacitor 20 Sample transistor 21 Sample transistor control signal 22 Clamp transistor 23 Clamp transistor control signal 24 Clamp signal line 26 CDS output node 27 Column selection transistor 28 Column selection signal 29 Column scanning circuit 30 Horizontal signal line 31 Output amplifier 32 VOUT terminal 33 Row scanning Circuit 35 Row selection signal 36 Reset signal 39 Horizontal scanning signal 40 Vertical scanning signal 41 Multiplexer circuit 42 Unit pixel 43 Pixel unit 45 CDS circuit 50 Tie Control circuit 51 Reference voltage generation circuit 52 Sensor chip 53 Storage diode initialization voltage generation circuit 71 Semiconductor substrate 72, 75, 77 Gate electrodes 73, 74, 76, 78, 79 Diffusion layer 80 Element isolation region 81 Photoelectric conversion film 82 Pixel Electrode 83 Transparent electrode 84 Insulating film 85 Contact

Claims (6)

半導体基板と、
前記半導体基板に行列状に配置された複数の画素と、
前記複数の画素の列毎に設けられた列信号線と、
前記複数の画素の列毎に設けられ、前記複数の画素にリセット電位を与えるリセットドレイン線とを備える固体撮像装置であって、
前記画素は、増幅トランジスタ、選択トランジスタ、リセットトランジスタおよび光電変換部を有し、
前記光電変換部は、前記半導体基板の上方に形成された光電変換膜と、前記光電変換膜の前記半導体基板側の面に形成された画素電極と、前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを有し、
前記増幅トランジスタは、前記画素電極に接続されたゲートを有し、前記画素電極の電位に応じた信号電圧を、前記選択トランジスタを介して列信号線に出力し、
前記リセットトランジスタのソースは前記画素電極に接続され、
前記リセットトランジスタのドレインは前記リセットドレイン線に接続され、
第１フレームと、前記第１フレームに続く第２フレームとの撮像において、
前記第１フレームの水平ブランキング期間終了後且つ前記第２フレームの電子シャッタ駆動前の所定の期間、前記リセットトランジスタをオンすることを特徴とする固体撮像装置。 A semiconductor substrate;
A plurality of pixels arranged in a matrix on the semiconductor substrate;
A column signal line provided for each column of the plurality of pixels;
A solid-state imaging device provided for each column of the plurality of pixels, and including a reset drain line that applies a reset potential to the plurality of pixels;
The pixel includes an amplification transistor, a selection transistor, a reset transistor, and a photoelectric conversion unit,
The photoelectric conversion unit includes a photoelectric conversion film formed above the semiconductor substrate, a pixel electrode formed on a surface of the photoelectric conversion film on the semiconductor substrate side, and a side opposite to the pixel electrode of the photoelectric conversion film. A transparent electrode formed on the surface of
The amplification transistor has a gate connected to the pixel electrode, and outputs a signal voltage corresponding to the potential of the pixel electrode to a column signal line through the selection transistor,
A source of the reset transistor is connected to the pixel electrode;
The drain of the reset transistor is connected to the reset drain line,
In imaging of the first frame and the second frame following the first frame,
The solid-state imaging device, wherein the reset transistor is turned on for a predetermined period after the end of the horizontal blanking period of the first frame and before driving the electronic shutter of the second frame. 請求項１に記載の固体撮像装置であって、
前記所定の期間は、前記第１フレームの水平ブランキング期間終了後から、前記第２フレームの電子シャッタ駆動前までの、全ての期間であることを特徴とする固体撮像装置。 The solid-state imaging device according to claim 1,
The solid-state imaging device according to claim 1, wherein the predetermined period is an entire period from the end of the horizontal blanking period of the first frame to before the electronic shutter driving of the second frame. 請求項１に記載の固体撮像装置であって、
前記第１フレームの水平ブランキング期間終了後且つ前記第２フレームの電子シャッタ駆動前に、前記リセットトランジスタのオンオフを複数回行うことを特徴とする固体撮像装置。 The solid-state imaging device according to claim 1,
The solid-state imaging device according to claim 1, wherein the reset transistor is turned on and off a plurality of times after the horizontal blanking period of the first frame and before the electronic shutter driving of the second frame. 半導体基板と、
前記半導体基板に行列状に配置された複数の画素と、
前記複数の画素の列毎に設けられた列信号線と、
前記複数の画素の列毎に設けられ、前記複数の画素にリセット電位を与えるリセットドレイン線とを備える固体撮像装置の駆動方法であって、
前記画素は、増幅トランジスタ、選択トランジスタ、リセットトランジスタおよび光電変換部を有し、
前記光電変換部は、前記半導体基板の上方に形成された光電変換膜と、前記光電変換膜の前記半導体基板側の面に形成された画素電極と、前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを有し、
前記増幅トランジスタは、前記画素電極に接続されたゲートを有し、前記画素電極の電位に応じた信号電圧を、前記選択トランジスタを介して列信号線に出力し、
前記リセットトランジスタのソースは前記画素電極に接続され、
前記リセットトランジスタのドレインは前記リセットドレイン線に接続され、
第１フレームと、前記第１フレームに続く第２フレームとの撮像において、
前記第１フレームの水平ブランキング期間終了後且つ前記第２フレームの電子シャッタ駆動前の所定の期間、前記リセットトランジスタをオンすることを特徴とする固体撮像装置の駆動方法。 A semiconductor substrate;
A plurality of pixels arranged in a matrix on the semiconductor substrate;
A column signal line provided for each column of the plurality of pixels;
A solid-state imaging device driving method comprising a reset drain line that is provided for each of the plurality of pixels and applies a reset potential to the plurality of pixels,
The pixel includes an amplification transistor, a selection transistor, a reset transistor, and a photoelectric conversion unit,
The photoelectric conversion unit includes a photoelectric conversion film formed above the semiconductor substrate, a pixel electrode formed on a surface of the photoelectric conversion film on the semiconductor substrate side, and a side opposite to the pixel electrode of the photoelectric conversion film. A transparent electrode formed on the surface of
The amplification transistor has a gate connected to the pixel electrode, and outputs a signal voltage corresponding to the potential of the pixel electrode to a column signal line through the selection transistor,
A source of the reset transistor is connected to the pixel electrode;
The drain of the reset transistor is connected to the reset drain line,
In imaging of the first frame and the second frame following the first frame,
The solid-state imaging device driving method, wherein the reset transistor is turned on for a predetermined period after the horizontal blanking period of the first frame and before the electronic shutter driving of the second frame. 請求項４に記載の固体撮像装置であって、
前記所定の期間は、前記第１フレームの水平ブランキング期間終了後から、前記第２フレームの電子シャッタ駆動前までの、全ての期間であることを特徴とする固体撮像装置の駆動方法。 The solid-state imaging device according to claim 4,
The solid-state imaging device driving method according to claim 1, wherein the predetermined period is an entire period from the end of the horizontal blanking period of the first frame to before the electronic shutter driving of the second frame. 請求項４に記載の固体撮像装置であって、
前記第１フレームの水平ブランキング期間終了後且つ前記第２フレームの電子シャッタ駆動前に、前記リセットトランジスタのオンオフを複数回行うことを特徴とする固体撮像装置の駆動方法。 The solid-state imaging device according to claim 4,
The solid-state imaging device driving method, wherein the reset transistor is turned on and off a plurality of times after the horizontal blanking period of the first frame and before the electronic shutter driving of the second frame.
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