JP2014236471A

JP2014236471A - Ring oscillator

Info

Publication number: JP2014236471A
Application number: JP2013118836A
Authority: JP
Inventors: 直哉齋藤; Naoya Saito; 公利韮塚; Kimitoshi Nirazuka
Original assignee: Spansion LLC
Current assignee: Spansion LLC
Priority date: 2013-06-05
Filing date: 2013-06-05
Publication date: 2014-12-15

Abstract

PROBLEM TO BE SOLVED: To provide a ring oscillator that reduces a variation in oscillation frequency due to a supply voltage variation.SOLUTION: The ring oscillator includes: a first delay circuit configured to output an inverted output signal a first delay time after the input of an input signal and having a first supply-voltage-dependent delay characteristic by which the first delay time lengthens with increasing supply voltage; and a second delay circuit configured to output an inverted output signal a second delay time after the input of an input signal and having a second supply-voltage-dependent delay characteristic by which the second delay time shortens with increasing supply voltage. First delay circuits and second delay circuits are connected in a ring at a number ratio depending on an inverse ratio of slopes of the first and second supply-voltage-dependent delay characteristics.

Description

本発明は，リングオシレータに関する。 The present invention relates to a ring oscillator.

リングオシレータは，入力を反転して出力する奇数個の遅延回路をリング状に接続した構成を有し，発振信号を出力する。遅延回路は，例えばインバータ回路である。遅延回路の段数が増加するほど出力信号の発振周波数は低くなり，遅延回路の遅延時間が長くなるほど出力信号の発振周波数は低くなる。このようなリングオシレータは，以下の特許文献に記載されている。 The ring oscillator has a configuration in which an odd number of delay circuits that invert and output inputs are connected in a ring shape, and outputs an oscillation signal. The delay circuit is, for example, an inverter circuit. As the number of stages of the delay circuit increases, the oscillation frequency of the output signal decreases, and as the delay time of the delay circuit increases, the oscillation frequency of the output signal decreases. Such a ring oscillator is described in the following patent document.

一方，制御電圧によって遅延回路の遅延時間を可変制御して発振周波数を可変制御するリングオシレータが提案されている。例えば，特許文献１である。 On the other hand, there has been proposed a ring oscillator that variably controls the delay time of the delay circuit by a control voltage to variably control the oscillation frequency. For example, it is patent document 1. FIG.

特開２００６−２４５８６０号公報JP 2006-245860 A 特開平８−２８８８０１号公報JP-A-8-288801 特開２０１１−０６１４６２号公報JP 2011-061462 A 国際公開第２００８／０３２７０１号パンフレットInternational Publication No. 2008/032701 Pamphlet

しかしながら，従来のリングオシレータでは，遅延回路が電源電圧の変動によりその遅延時間が変動する問題がある。そのため，制御電圧で所望の発振周波数に制御しても，電源電圧の変動によって遅延回路の遅延時間が変動し発振周波数が変動する。 However, the conventional ring oscillator has a problem that the delay time of the delay circuit varies due to the variation of the power supply voltage. Therefore, even if the control voltage is controlled to a desired oscillation frequency, the delay time of the delay circuit varies due to the variation of the power supply voltage, and the oscillation frequency varies.

そこで，本発明の目的は，電源電圧変動による発振周波数の変動を低減したリングオシレータを提供することにある。 Accordingly, an object of the present invention is to provide a ring oscillator in which fluctuations in oscillation frequency due to fluctuations in power supply voltage are reduced.

リングオシレータの第１の側面は，入力信号の入力から第１の遅延時間後に反転出力信号を出力し，電源電圧の上昇に伴い前記第１の遅延時間が長くなる第１の電源電圧依存遅延特性を有する第１の遅延回路と，
前記入力信号の入力から第２の遅延時間後に反転出力信号を出力し，前記電源電圧の上昇に伴い前記第２の遅延時間が短くなる第２の電源電圧依存遅延特性を有する第２の遅延回路とを有し，
前記第１の遅延回路と前記第２の遅延回路とを，前記第１及び第２の電源電圧依存遅延特性の傾きの逆数比に応じた個数比でリング状に接続した。 A first aspect of the ring oscillator is a first power supply voltage dependent delay characteristic in which an inverted output signal is output after a first delay time from the input of the input signal, and the first delay time becomes longer as the power supply voltage increases. A first delay circuit comprising:
A second delay circuit having a second power supply voltage dependent delay characteristic that outputs an inverted output signal after a second delay time from the input of the input signal, and shortens the second delay time as the power supply voltage increases. And
The first delay circuit and the second delay circuit are connected in a ring shape with a number ratio corresponding to the reciprocal ratio of the slopes of the first and second power supply voltage dependent delay characteristics.

第１の側面によれば，リングオシレータの発振周波数の電源電圧依存性を低減することができる。 According to the first aspect, the dependency of the oscillation frequency of the ring oscillator on the power supply voltage can be reduced.

リングオシレータとその電源電圧に依存する発振周波数特性を示す図である。It is a figure which shows the oscillation frequency characteristic depending on a ring oscillator and its power supply voltage. 本実施の形態におけるリングオシレータの構成図である。It is a block diagram of the ring oscillator in this Embodiment. 本実施の形態におけるリングオシレータの別の例の構成図である。It is a block diagram of another example of the ring oscillator in this Embodiment. 本実施の形態におけるリングオシレータの更に別の例の構成図である。It is a block diagram of another example of the ring oscillator in the present embodiment. 第１の遅延回路D1の一例である電流制御遅延回路の第１の例の回路図である。It is a circuit diagram of the 1st example of the current control delay circuit which is an example of the 1st delay circuit D1. 図５の電流制御遅延回路を３段リング状に接続した場合の，各電流制御遅延回路の出力端子OUTの波形図である。FIG. 6 is a waveform diagram of an output terminal OUT of each current control delay circuit when the current control delay circuit of FIG. 5 is connected in a three-stage ring shape. 図５の電流制御遅延回路D1を有するリングオシレータの構成図である。FIG. 6 is a configuration diagram of a ring oscillator having the current control delay circuit D1 of FIG. 電流制御遅延回路の第２の例の回路図である。It is a circuit diagram of the 2nd example of a current control delay circuit. 電流制御遅延回路の第３の例の回路図である。It is a circuit diagram of the 3rd example of a current control delay circuit. 本実施の形態における電圧制御遅延回路の回路図である。It is a circuit diagram of the voltage control delay circuit in the present embodiment. 本実施の形態における電圧制御遅延回路の別の回路図である。It is another circuit diagram of the voltage control delay circuit in this Embodiment. 第１の遅延回路D1である電流制御遅延回路の６つのモデルと，第２の遅延回路D2である電圧制御遅延回路の３つのモデルについて，それぞれのモデルを３個リング状に接続したリングオシレータの発振周波数の電源電圧VDD依存性を示す図である。Regarding the six models of the current control delay circuit which is the first delay circuit D1 and the three models of the voltage control delay circuit which is the second delay circuit D2, three models of the ring oscillator in which each model is connected in a ring shape It is a figure which shows the power supply voltage VDD dependence of an oscillation frequency. 電流制御遅延回路D1と電圧制御遅延回路D2の第１の組み合わせ例を示す図である。It is a figure which shows the 1st example of a combination of the current control delay circuit D1 and the voltage control delay circuit D2. 電流制御遅延回路D1と電圧制御遅延回路D2の第２の組み合わせ例を示す図である。It is a figure which shows the 2nd example of a combination of the current control delay circuit D1 and the voltage control delay circuit D2.

図１は，リングオシレータとその電源電圧VDDに依存する発振周波数特性を示す図である。図１に示したリングオシレータは，入力信号の入力から所定の遅延時間後に反転出力信号を出力する電流制御遅延回路D1を５段，リング状に接続した構成を有する。電流制御遅延回路D1は，例えば，後述するように制御電圧VVCOを増大させると内蔵するインバータ回路INV1の電流値が増大することで，その遅延時間が短くなるよう制御される。各段の電流制御遅延回路D1の遅延時間を制御電圧VVCOにより可変制御することで，リングオシレータの出力信号ROUTの発振周波数Fが可変制御される。このように制御電圧VVCOでインバータ回路INV1の電流値を制御して遅延時間を可変制御するので，電流制御遅延回路と称される。 FIG. 1 is a diagram showing an oscillation frequency characteristic depending on a ring oscillator and its power supply voltage VDD. The ring oscillator shown in FIG. 1 has a configuration in which five stages of current control delay circuits D1 that output an inverted output signal after a predetermined delay time from the input of an input signal are connected in a ring shape. The current control delay circuit D1, for example, is controlled so that the delay time is shortened by increasing the current value of the built-in inverter circuit INV1 when the control voltage VVCO is increased as described later. By variably controlling the delay time of the current control delay circuit D1 of each stage by the control voltage VVCO, the oscillation frequency F of the output signal ROUT of the ring oscillator is variably controlled. Since the delay time is variably controlled by controlling the current value of the inverter circuit INV1 with the control voltage VVCO in this way, it is called a current control delay circuit.

図１のリングオシレータを構成する５段の電流制御遅延回路D1は，さらに，電源電圧VDDが変動して増大するとその遅延時間が長くなり，リングオシレータの発振周波数Fが低下する電源電圧依存の遅延時間特性，電源電圧VDDに対する正の傾きを有する。 The five-stage current control delay circuit D1 constituting the ring oscillator of FIG. 1 further increases the delay time when the power supply voltage VDD fluctuates and increases, and the delay depending on the power supply voltage decreases the oscillation frequency F of the ring oscillator. Time characteristics, positive slope with respect to power supply voltage VDD.

図１には，各電流制御遅延回路D1に対する電源電圧VDDと発振周波数Fとの関係が示され，１個の電流制御遅延回路D1の電源電圧VDDに依存する遅延時間特性によりリングオシレータの出力信号ROUTの発振周波数Fがどのように変化するかが示されている。図１によれば，各電流制御遅延回路D1は，電源電圧VDDの増大に伴って遅延時間が長くなる特性を有し，その結果，電源電圧VDDの増大に伴って発振周波数Fが低下する特性（負の傾き）を有する。このように，各電流制御遅延回路D1が同等の電源電圧依存の遅延時間特性，つまりリングオシレータの周波数への影響を示す周波数特性を有するので，リングオシレータの電源電圧依存の発振周波数特性は，１個の電流制御遅延回路D１による電源電圧依存の発振周波数特性の５倍の傾きで減少する特性を有する。 FIG. 1 shows the relationship between the power supply voltage VDD and the oscillation frequency F for each current control delay circuit D1, and the output signal of the ring oscillator is based on the delay time characteristic depending on the power supply voltage VDD of one current control delay circuit D1. It shows how the oscillation frequency F of ROUT changes. According to FIG. 1, each current control delay circuit D1 has a characteristic that the delay time becomes longer as the power supply voltage VDD increases, and as a result, the oscillation frequency F decreases as the power supply voltage VDD increases. (Negative slope). As described above, each current control delay circuit D1 has an equivalent power supply voltage dependent delay time characteristic, that is, a frequency characteristic indicating an influence on the frequency of the ring oscillator. Therefore, the oscillation frequency characteristic of the ring oscillator depending on the power supply voltage is 1 The current control delay circuit D1 has a characteristic that decreases with a slope of 5 times the oscillation frequency characteristic depending on the power supply voltage.

［本実施の形態のリングオシレータ］
図２は，本実施の形態におけるリングオシレータの構成図である。図２のリングオシレータは，４段の第１の遅延回路D1と，１段の第２の遅延回路D2とリング状に接続している。 [Ring Oscillator of this Embodiment]
FIG. 2 is a configuration diagram of the ring oscillator in the present embodiment. The ring oscillator shown in FIG. 2 is connected in a ring shape to a four-stage first delay circuit D1 and a one-stage second delay circuit D2.

第１の遅延回路D1は，入力信号INの入力から第１の遅延時間後に反転出力信号OUTを出力し，制御電圧VVCOに応じて第１の遅延時間が可変制御され，電源電圧VDDの上昇に伴い第１の遅延時間が長くなる第１の電源電圧依存遅延特性（正の傾き）を有する。したがって，第１の遅延回路D1は，電源電圧VDDの上昇に伴いリングオシレータの出力信号ROUTの発振周波数Fを低下させる第１の電源電圧依存周波数特性（負の傾き）を有する。第１の遅延回路D1の例は，図１のようなインバータ回路の電流値を制御電圧VVCOで制御する電流制御遅延回路である。 The first delay circuit D1 outputs the inverted output signal OUT after a first delay time from the input of the input signal IN, the first delay time is variably controlled according to the control voltage VVCO, and the power supply voltage VDD is increased. Accordingly, the first power supply voltage-dependent delay characteristic (positive slope) that increases the first delay time is provided. Therefore, the first delay circuit D1 has a first power supply voltage dependent frequency characteristic (negative slope) that lowers the oscillation frequency F of the output signal ROUT of the ring oscillator as the power supply voltage VDD increases. An example of the first delay circuit D1 is a current control delay circuit that controls the current value of the inverter circuit as shown in FIG. 1 with the control voltage VVCO.

第２の遅延回路D2は，入力信号INの入力から第２の遅延時間後に反転出力信号OUTを出力し，制御電圧VVCOに応じて第２の遅延時間が可変制御され，電源電圧VDDの上昇に伴い第２の遅延時間が短くなる第２の電源電圧依存遅延特性（負の傾き）を有する。したがって，第２の遅延回路D2は，電源電圧VDDの上昇に伴いリングオシレータの出力信号ROUTの発振周波数Fを上昇させる第２の電源電圧依存周波数特性（正の傾き）を有する。第２の遅延回路D2の例は，後述するようにインバータ回路INV2の負荷容量の充電・放電時間を制御電圧VVCOで制御する電圧制御遅延回路である。 The second delay circuit D2 outputs the inverted output signal OUT after the second delay time from the input of the input signal IN, the second delay time is variably controlled according to the control voltage VVCO, and the power supply voltage VDD is increased. Accordingly, the second power supply voltage dependent delay characteristic (negative slope) is shortened. Therefore, the second delay circuit D2 has a second power supply voltage dependent frequency characteristic (positive slope) that increases the oscillation frequency F of the output signal ROUT of the ring oscillator as the power supply voltage VDD increases. An example of the second delay circuit D2 is a voltage control delay circuit that controls the charge / discharge time of the load capacitance of the inverter circuit INV2 with the control voltage VVCO, as will be described later.

上記のように，第１の遅延回路D1は，電源電圧VDDの上昇に応じて遅延時間が長くなる，つまり遅延時間に対応する発振周波数Fが低下する電源電圧依存遅延特性を有する。逆に，第２の遅延回路D2は，電源電圧VDDの上昇に応じて遅延時間が短くなる，つまり遅延時間に対応する発振周波数Fが上昇する電源電圧依存遅延特性を有する。そして，図２では，第１，第２の遅延回路D1,D2の電源電圧VDDに対する発振周波数Fの傾きの比率が，−１：＋４であるとする。このことは，第１，第２の遅延回路D1,D2の電源電圧VDDに対する遅延時間の傾きの比率は，＋１：−４であることを意味する。 As described above, the first delay circuit D1 has a power supply voltage dependent delay characteristic in which the delay time becomes longer as the power supply voltage VDD increases, that is, the oscillation frequency F corresponding to the delay time decreases. On the contrary, the second delay circuit D2 has a power supply voltage dependent delay characteristic in which the delay time becomes shorter as the power supply voltage VDD increases, that is, the oscillation frequency F corresponding to the delay time increases. In FIG. 2, it is assumed that the ratio of the slope of the oscillation frequency F to the power supply voltage VDD of the first and second delay circuits D1 and D2 is −1: +4. This means that the ratio of the slope of the delay time with respect to the power supply voltage VDD of the first and second delay circuits D1, D2 is +1: -4.

そこで，本実施の形態のリングオシレータでは，第１の遅延回路D1の個数Kiと，第２の遅延回路D2の個数Kvとを，前記周波数の傾きの絶対値（または遅延時間の傾きの絶対値）の比率の逆数比，４：１にしている。このような第１の遅延回路D1の個数Kiと第２の遅延回路D2の個数Kvを選択することで，第１，第２の遅延回路D1,D2の遅延特性が互いに相殺しあい，リングオシレータの出力信号ROUTの発振周波数Fの電源電圧VDDの依存性を低減することができる。 Therefore, in the ring oscillator of the present embodiment, the number Ki of the first delay circuits D1 and the number Kv of the second delay circuits D2 are set to the absolute value of the frequency gradient (or the absolute value of the delay time gradient). ) Ratio is 4: 1. By selecting the number Ki of the first delay circuits D1 and the number Kv of the second delay circuits D2, the delay characteristics of the first and second delay circuits D1 and D2 cancel each other, and the ring oscillator The dependency of the power supply voltage VDD on the oscillation frequency F of the output signal ROUT can be reduced.

図３は，本実施の形態におけるリングオシレータの別の例の構成図である。このリングオシレータの例では，６段の第１の遅延回路D1と，１段の第２の遅延回路D2とリング状に接続している。図３のリングオシレータは，図２のリングオシレータと異なり，第１の遅延回路D1の電源電圧VDDに依存する発振周波数Fの傾きと，第２の遅延回路D2の電源電圧VDDに依存する発振周波数Fの傾きの比率が，−１：＋６である。それ以外の構成は図２と同様である。 FIG. 3 is a configuration diagram of another example of the ring oscillator in the present embodiment. In this ring oscillator example, a first delay circuit D1 having six stages and a second delay circuit D2 having one stage are connected in a ring shape. The ring oscillator of FIG. 3 differs from the ring oscillator of FIG. 2 in that the slope of the oscillation frequency F that depends on the power supply voltage VDD of the first delay circuit D1 and the oscillation frequency that depends on the power supply voltage VDD of the second delay circuit D2. The ratio of the slope of F is -1: +6. The other configuration is the same as that of FIG.

したがって，図３のリングオシレータでは，第１の遅延回路D1の個数Kiと，第２の遅延回路D2の個数Kvとを，前記発振周波数Fの傾きの絶対値（または遅延時間の傾きの絶対値）の比率の逆数比，６：１にしている。 Therefore, in the ring oscillator of FIG. 3, the number Ki of the first delay circuits D1 and the number Kv of the second delay circuits D2 are set to the absolute value of the slope of the oscillation frequency F (or the absolute value of the slope of the delay time). ) Ratio is 6: 1.

図４は，本実施の形態におけるリングオシレータの更に別の例の構成図である。このリングオシレータの例では，３段の第１の遅延回路D1と，２段の第２の遅延回路D2とリング状に接続している。図４のリングオシレータは，図２のリングオシレータと異なり，第１の遅延回路D1の電源電圧VDDに依存する発振周波数Fの傾きと，第２の遅延回路D2の電源電圧VDDに依存する発振周波数Fの傾きの比率が，−２：＋３である。それ以外の構成は図２と同様である。 FIG. 4 is a configuration diagram of still another example of the ring oscillator in the present embodiment. In this ring oscillator example, the first delay circuit D1 having three stages and the second delay circuit D2 having two stages are connected in a ring shape. The ring oscillator of FIG. 4 differs from the ring oscillator of FIG. 2 in that the slope of the oscillation frequency F that depends on the power supply voltage VDD of the first delay circuit D1 and the oscillation frequency that depends on the power supply voltage VDD of the second delay circuit D2. The ratio of the slope of F is −2: +3. The other configuration is the same as that of FIG.

したがって，図４のリングオシレータでは，第１の遅延回路D1の個数Kiと，第２の遅延回路D2の個数Kvとを，前記発振周波数Fの傾きの絶対値（または遅延時間の傾きの絶対値）の比率の逆数比，３：２にしている。 Therefore, in the ring oscillator of FIG. 4, the number Ki of the first delay circuits D1 and the number Kv of the second delay circuits D2 are set to the absolute value of the slope of the oscillation frequency F (or the absolute value of the slope of the delay time). ) Ratio, the reciprocal ratio is 3: 2.

このように，本実施の形態におけるリングオシレータは，電源電圧VDDに依存する遅延時間が正の傾き（または発振周波数が負の傾き）を有する第１の遅延回路と，電源電圧VDDに依存する遅延時間が負の傾き（または発振周波数が正の傾き）を有する第２の遅延回路とが，遅延時間の傾きの絶対値（または発振周波数の傾きの絶対値）の逆数比の個数比で組み合わされて，リング状に接続される。 As described above, the ring oscillator according to the present embodiment includes the first delay circuit having a delay time depending on the power supply voltage VDD having a positive slope (or a negative slope of the oscillation frequency), and a delay depending on the power supply voltage VDD. A second delay circuit having a negative slope (or a positive slope of the oscillation frequency) is combined with the number ratio of the reciprocal ratio of the absolute value of the slope of the delay time (or the absolute value of the slope of the oscillation frequency). Connected in a ring shape.

［第１の遅延回路D1と第２の遅延回路D2の回路例］
図５は，第１の遅延回路D1の一例である電流制御遅延回路の第１の例の回路図である。この電流制御遅延回路D1は，電源電圧VDDと基準電圧であるグランド電圧VSSとの間に設けられたPチャネルの第１のトランジスタP1とNチャネルの第２のトランジスタN1とを有する第１のインバータ回路INV1を有する。この第１のインバータ回路INV1は，さらに，電源電圧VDDと第１のトランジスタP1との間に設けられたPチャネルの第３のトランジスタP3と，第２のトランジスタN2とグランド電圧VSSとの間に設けられたNチャネルの第４のトランジスタN4とを有する。 [Circuit examples of the first delay circuit D1 and the second delay circuit D2]
FIG. 5 is a circuit diagram of a first example of a current control delay circuit which is an example of the first delay circuit D1. The current control delay circuit D1 includes a first inverter having a P-channel first transistor P1 and an N-channel second transistor N1 provided between a power supply voltage VDD and a ground voltage VSS as a reference voltage. A circuit INV1 is included. The first inverter circuit INV1 further includes a P-channel third transistor P3 provided between the power supply voltage VDD and the first transistor P1, a second transistor N2 and the ground voltage VSS. And an N-channel fourth transistor N4.

また，電流制御遅延回路D1は，制御電圧VVCOに応じて第３，第４のトランジスタP3,N4に流れる電流I3,I4の電流値を可変制御する制御回路CON1を有する。 The current control delay circuit D1 has a control circuit CON1 that variably controls the current values of the currents I3 and I4 flowing through the third and fourth transistors P3 and N4 according to the control voltage VVCO.

この制御回路CON1は，ゲートに制御電圧VVCOが入力されたソース接地のNチャネルの第５のトランジスタN5と，第５のトランジスタN5と電源電圧VDDとの間に設けられゲートドレイン間が接続されたPチャネルの第６のトランジスタP6と，第６のトランジスタP6とゲートが共通に接続されたPチャネルの第７のトランジスタP7と，第７のトランジスタP7とグランド電圧VSSとの間に設けられゲートドレイン間が接続されたNチャネルの第８のトランジスタN8とを有する。そして，第６のトランジスタP6のゲートGPがインバータ回路INV1の第３のトランジスタP3のゲートに接続され，第８のトランジスタN8のゲートGNがインバータ回路INV1の第４のトランジスタN4のゲートに接続される。つまり，第６，第７，第３のトランジスタP6，P7,P3のゲートGPが共通に接続されてカレントミラー回路を構成し，第８，第４のトランジスタN8,N4のゲートGNが共通に接続されてカレントミラー回路を構成している。 This control circuit CON1 is provided between a source-grounded N-channel fifth transistor N5 whose control voltage VVCO is input to the gate, and between the fifth transistor N5 and the power supply voltage VDD, and the gate and drain are connected. A P-channel sixth transistor P6, a P-channel seventh transistor P7 having the gate connected to the sixth transistor P6 in common, a gate drain provided between the seventh transistor P7 and the ground voltage VSS And an N-channel eighth transistor N8 connected between them. The gate GP of the sixth transistor P6 is connected to the gate of the third transistor P3 of the inverter circuit INV1, and the gate GN of the eighth transistor N8 is connected to the gate of the fourth transistor N4 of the inverter circuit INV1. . In other words, the gates GP of the sixth, seventh and third transistors P6, P7 and P3 are connected in common to form a current mirror circuit, and the gates GN of the eighth and fourth transistors N8 and N4 are connected in common. Thus, a current mirror circuit is configured.

この制御回路CON1において，制御電圧VVCOの電圧に依存してソース接地の第５のトランジスタN5のドレイン電流I5が生成され，カレントミラー回路を構成する第６及び第７のトランジスタP6,P7のゲート幅（トランジスタサイズ）が等しければ，ドレイン電流I5と等しい電流が第７，第８のトランジスタP7,N8に生成される。そして，第３のトランジスタP3には，第６及び第３のトランジスタP6,P3のゲート幅（トランジスタサイズ）の比率n3に応じた電流I3=n3*I5が生成される。同様に，第４のトランジスタN4には，第８及び第４のトランジスタのゲート幅の比率n4に応じた電流I4=n4*I5が生成される。これらの比率n3,n4を等しくすれば，インバータ回路INV1の出力端子OUTの負荷容量CLiに対する充電電流I3と放電電流I4とは等しくなる。 In the control circuit CON1, the drain current I5 of the fifth transistor N5 having a common source is generated depending on the voltage of the control voltage VVCO, and the gate widths of the sixth and seventh transistors P6 and P7 constituting the current mirror circuit are generated. If (transistor size) is equal, a current equal to the drain current I5 is generated in the seventh and eighth transistors P7 and N8. A current I3 = n3 * I5 corresponding to the ratio n3 of the gate widths (transistor sizes) of the sixth and third transistors P6 and P3 is generated in the third transistor P3. Similarly, a current I4 = n4 * I5 corresponding to the ratio n4 of the gate widths of the eighth and fourth transistors is generated in the fourth transistor N4. If these ratios n3 and n4 are made equal, the charging current I3 and the discharging current I4 with respect to the load capacitance CLi of the output terminal OUT of the inverter circuit INV1 become equal.

上記の制御回路CON1において，制御電圧VVCOが上昇すると，第５のトランジスタN5のドレイン電流I5が増大する。第１，第２のトランジスタP1,N2を有するインバータ回路INV1の出力端子OUTの負荷容量CLiを充電する第１のトランジスタP1の電流値は，第３のトランジスタP3の電流I3の電流値と同じに制御されるので，制御電圧VVCOの上昇に伴いトランジスタP3,P1の充電電流I3が増大する。一方，インバータ回路INV1の出力端子OUTの負荷容量CLiを放電する第２のトランジスタN2の電流値は，第４のトランジスタN4の電流I4の電流値と同じに制御されるので，制御電圧VVCOの上昇に伴いトランジスタN2,N4の放電電流I4が増大する。その結果，制御電圧VVCOが上昇すると，電流制御遅延回路D1のインバータ回路INV1の遅延時間が短くなり，リングオシレータの発振周波数は増大する。逆に，制御電圧VVCOが下降すると，電流制御遅延回路D1のインバータ回路INV1の遅延時間が長くなり，リングオシレータの発振周波数は低下する。 In the control circuit CON1, when the control voltage VVCO rises, the drain current I5 of the fifth transistor N5 increases. The current value of the first transistor P1 that charges the load capacitance CLi of the output terminal OUT of the inverter circuit INV1 having the first and second transistors P1 and N2 is the same as the current value of the current I3 of the third transistor P3. Since it is controlled, the charging current I3 of the transistors P3 and P1 increases as the control voltage VVCO increases. On the other hand, since the current value of the second transistor N2 that discharges the load capacitance CLi of the output terminal OUT of the inverter circuit INV1 is controlled to be the same as the current value of the current I4 of the fourth transistor N4, the control voltage VVCO increases. As a result, the discharge current I4 of the transistors N2 and N4 increases. As a result, when the control voltage VVCO increases, the delay time of the inverter circuit INV1 of the current control delay circuit D1 is shortened, and the oscillation frequency of the ring oscillator is increased. Conversely, when the control voltage VVCO decreases, the delay time of the inverter circuit INV1 of the current control delay circuit D1 becomes longer, and the oscillation frequency of the ring oscillator decreases.

次に，図５の電流制御遅延回路D1のインバータ回路INV1の電源電圧VDDの変動に対する遅延時間特性について説明する。電源電圧VDDが変動しても制御回路CON1が制御電圧VVCOに応じて制御する電流I5は一定である。これは，ドレイン電流I5がトランジスタN5のゲートの電圧VVCOとソースの電圧VSSとの差電圧に応じて決まるからである。したがって，電源電圧VDDが変動しても，インバータ回路INV1に流れる負荷容量CLiに対する充電電流I3と放電電流I4も一定である。 Next, the delay time characteristic with respect to the fluctuation of the power supply voltage VDD of the inverter circuit INV1 of the current control delay circuit D1 of FIG. 5 will be described. Even if the power supply voltage VDD varies, the current I5 that the control circuit CON1 controls according to the control voltage VVCO is constant. This is because the drain current I5 is determined according to the difference voltage between the gate voltage VVCO of the transistor N5 and the source voltage VSS. Therefore, even if the power supply voltage VDD varies, the charging current I3 and the discharging current I4 with respect to the load capacitance CLi flowing through the inverter circuit INV1 are also constant.

一方，電源電圧VDDが上昇すると，一定電流I3，I4により充電・放電される出力端子OUTの電圧振幅VDD-VSSは大きくなる。したがって，出力端子OUTの負荷容量CLiの充電時間と放電時間が長くなり，インバータ回路INV1の遅延時間は長くなり，リングオシレータの発振周波数は低下する。つまり，電流制御遅延回路D1のインバータ回路INV1は，電源電圧VDDの上昇に対して遅延時間が上昇し（正の傾き），リングオシレータの発振周波数Fが低下（負の傾き）する。 On the other hand, when the power supply voltage VDD rises, the voltage amplitude VDD-VSS of the output terminal OUT charged and discharged by the constant currents I3 and I4 increases. Therefore, the charging time and discharging time of the load capacitance CLi of the output terminal OUT are lengthened, the delay time of the inverter circuit INV1 is lengthened, and the oscillation frequency of the ring oscillator is lowered. That is, in the inverter circuit INV1 of the current control delay circuit D1, the delay time increases (positive slope) with respect to the rise of the power supply voltage VDD, and the oscillation frequency F of the ring oscillator decreases (negative slope).

図６は，図５の電流制御遅延回路を３段リング状に接続した場合の，各電流制御遅延回路の出力端子OUTの波形図である。図６（１）に示した初段の電流制御遅延回路のインバータ回路INV1は，入力端子INの上昇に伴い第２のトランジスタN2が導通すると，放電電流I4により出力端子OUTの電圧は電源電圧VDDから低下する。そして，出力端子OUTの電圧がインバータ回路INV1の閾値であるVDD/2に達すると，図６（２）に示すように，２段目の電流制御遅延回路のインバータ回路INV1では，第１のトランジスタP1が導通し，充電電流I3によりその出力端子OUTの電圧はグランドVSSから上昇する。そして，その出力端子OUTの電圧がVDD/2に達すると，図６（３）に示すように，３段目の電流制御遅延回路のインバータ回路INV1では，第２のトランジスタN2が導通し，放電電流I4によりその出力端子OUTの電圧は電源電圧VDDから低下する。 FIG. 6 is a waveform diagram of the output terminal OUT of each current control delay circuit when the current control delay circuit of FIG. 5 is connected in a three-stage ring shape. In the inverter circuit INV1 of the first-stage current control delay circuit shown in FIG. 6 (1), when the second transistor N2 becomes conductive as the input terminal IN rises, the voltage at the output terminal OUT is changed from the power supply voltage VDD by the discharge current I4. descend. When the voltage at the output terminal OUT reaches VDD / 2, which is the threshold value of the inverter circuit INV1, as shown in FIG. 6 (2), in the inverter circuit INV1 of the second-stage current control delay circuit, the first transistor P1 becomes conductive, and the voltage of the output terminal OUT rises from the ground VSS by the charging current I3. When the voltage at the output terminal OUT reaches VDD / 2, as shown in FIG. 6 (3), in the inverter circuit INV1 of the current control delay circuit in the third stage, the second transistor N2 is turned on and discharged. The voltage of the output terminal OUT is lowered from the power supply voltage VDD by the current I4.

以上の動作を繰り返して，やがて，図６（１）に示すように，初段の電流制御遅延回路のインバータ回路INV1では，出力端子OUTの電圧が最初の電源電圧VDDに戻る。そして，３つのインバータ回路INV1の出力端子OUTには，発振信号が生成される。 By repeating the above operation, as shown in FIG. 6A, the voltage at the output terminal OUT returns to the initial power supply voltage VDD in the inverter circuit INV1 of the first-stage current control delay circuit. An oscillation signal is generated at the output terminal OUT of the three inverter circuits INV1.

このように，各電流制御遅延回路のインバータ回路INV1の遅延時間は，出力端子OUTの立ち下がり時の電源電圧VDDから閾値電圧VDD/2までの低下電圧VDD/2の時間tiと，立ち上がり時のグランドVSSから閾値電圧VDD/2までの上昇電圧VDD/2の時間tiの合計になる。そして，３段のインバータ回路INVの遅延時間の合計は，発振信号の周期Tcycleであり，Tcycle=６＊tiとなる。 Thus, the delay time of the inverter circuit INV1 of each current control delay circuit is the time ti of the drop voltage VDD / 2 from the power supply voltage VDD to the threshold voltage VDD / 2 when the output terminal OUT falls, This is the total time ti of the rising voltage VDD / 2 from the ground VSS to the threshold voltage VDD / 2. The total delay time of the three-stage inverter circuit INV is the cycle Tcycle of the oscillation signal, and Tcycle = 6 * ti.

そして，この出力端子OUTの立ち下がりと立ち上がりそれぞれの遅延時間tiは，次のように表すことができる。
ti＝Q/I3(orI4)
ここで，Qは容量負荷CLiの充電電荷量，放電電荷量であり，電流I3は充電電流，電流I4は放電電流である。そして，Qは，次の通りである。
Q＝CLi*VDD/2
よって，遅延時間tiは，I3=I4=Iiとすると，次の通りである。
ti＝(CLi*VDD)／(2*Ii) （式１）
したがって，電源電圧VDDが上昇すると，遅延時間tiは長くなり，発振周波数Fは低下することが明らかである。 The respective delay times ti of the output terminal OUT fall and rise can be expressed as follows.
ti = Q / I3 (orI4)
Here, Q is the charge charge amount and discharge charge amount of the capacitive load CLi, the current I3 is the charge current, and the current I4 is the discharge current. And Q is as follows.
Q = CLi * VDD / 2
Therefore, the delay time ti is as follows, assuming that I3 = I4 = Ii.
ti = (CLi * VDD) / (2 * Ii) (Formula 1)
Therefore, it is clear that the delay time ti increases and the oscillation frequency F decreases when the power supply voltage VDD increases.

図７は，図５の電流制御遅延回路D1を有するリングオシレータの構成図である。図７のリングオシレータは，図２と同様に，４段の電流制御遅延回路D1と１段の電圧制御遅延回路D2とをリング状に接続した構成を有する。図５に示したとおり，電流制御遅延回路D1は，制御電圧VVCOにより制御される電流源回路を有する制御回路CON1と，制御回路CON1のトランジスタP6,P7のゲートGPとトランジスタN8のゲートGNとが接続されるインバータ回路INV1とを有する。この制御回路CON1は，複数段の電流制御遅延回路D1内のインバータ回路INV1に共通に設けることができる。その場合は，インバータ回路INV1がリング状に接続される。 FIG. 7 is a configuration diagram of a ring oscillator having the current control delay circuit D1 of FIG. The ring oscillator of FIG. 7 has a configuration in which a four-stage current control delay circuit D1 and a one-stage voltage control delay circuit D2 are connected in a ring shape, as in FIG. As shown in FIG. 5, the current control delay circuit D1 includes a control circuit CON1 having a current source circuit controlled by the control voltage VVCO, gates GP of the transistors P6 and P7 of the control circuit CON1, and a gate GN of the transistor N8. And an inverter circuit INV1 connected thereto. The control circuit CON1 can be provided in common to the inverter circuit INV1 in the plurality of stages of current control delay circuits D1. In that case, the inverter circuit INV1 is connected in a ring shape.

図７に示したリングオシレータでは，制御回路CON1が共通に１個設けられ，４個の電流制御遅延回路D1は，それぞれ，図５に示した第１〜第４のトランジスタP1,N2,P3,N4を有するインバータ回路INV1を有する。４個の電流制御遅延回路D1には制御回路CON1は設けられていない。そして，制御回路CON1のゲート電圧GP,GNが，各インバータ回路INV1に接続される。また，電圧制御遅延回路D2は，後述するとおり，制御電圧VVCOによりそのインバータ回路INV2の遅延時間特性が制御される。 In the ring oscillator shown in FIG. 7, one common control circuit CON1 is provided, and the four current control delay circuits D1 are respectively connected to the first to fourth transistors P1, N2, P3,. An inverter circuit INV1 having N4 is included. The four current control delay circuits D1 are not provided with the control circuit CON1. Then, the gate voltages GP and GN of the control circuit CON1 are connected to each inverter circuit INV1. Further, as will be described later, the delay time characteristic of the inverter circuit INV2 of the voltage control delay circuit D2 is controlled by the control voltage VVCO.

図８は，電流制御遅延回路の第２の例の回路図である。図８の電流制御遅延回路は，図５と同じ制御回路CON1を有する。そして，図８の電流制御遅延回路のインバータ回路INV1は，直列に接続した３段のインバータ回路INV11,INV12,INV13を有する。初段と３段目のインバータ回路INV11，INV13は，Pチャネルの第１のトランジスタP1とNチャネルの第２のトランジスタN2に加えて，電源電圧VDDと第１のトランジスタP1との間に定電流源となるPチャネルの第３のトランジスタP3を有する。この第３のトランジスタP3のゲートには，制御回路CON1のトランジスタP6,P7のゲートGPが接続されて，制御回路CON1により生成された電流値に応じた定電流を生成する。また，第２のトランジスタN2のソースはグランド電圧VSSに接続される。 FIG. 8 is a circuit diagram of a second example of the current control delay circuit. The current control delay circuit in FIG. 8 has the same control circuit CON1 as in FIG. The inverter circuit INV1 of the current control delay circuit in FIG. 8 has three stages of inverter circuits INV11, INV12, and INV13 connected in series. The inverter circuits INV11 and INV13 in the first stage and the third stage include a constant current source between the power supply voltage VDD and the first transistor P1, in addition to the P-channel first transistor P1 and the N-channel second transistor N2. A third transistor P3 of the P channel. The gate of the third transistor P3 is connected to the gates GP of the transistors P6 and P7 of the control circuit CON1 to generate a constant current according to the current value generated by the control circuit CON1. The source of the second transistor N2 is connected to the ground voltage VSS.

２段目のインバータ回路INV12は，第１，第２のトランジスタP1,N2に加えて，第２のトランジスタN2とグランドVSSとの間に定電流源となるNチャネルの第４のトランジスタN4を有する。この第４のトランジスタN4のゲートには，制御回路CON1のトランジスタN8のゲートGNが接続されて，制御回路CON1により生成された電流値に応じた定電流を生成する。また，第１のトランジスタP1のソースは電源電圧VDDに接続される。 The second-stage inverter circuit INV12 includes an N-channel fourth transistor N4 serving as a constant current source between the second transistor N2 and the ground VSS in addition to the first and second transistors P1 and N2. . The gate of the fourth transistor N4 is connected to the gate GN of the transistor N8 of the control circuit CON1 to generate a constant current according to the current value generated by the control circuit CON1. The source of the first transistor P1 is connected to the power supply voltage VDD.

図８のインバータ回路INV1では，入力INが電源電圧VDDから立ち下がる場合は，初段インバータ回路INV11は定電流源トランジスタP3の充電電流で出力を立ち上げ，２段目のインバータ回路INV12は定電流源トランジスタN4の放電電流で出力を立ち下げ，３段目のインバータ回路INV13は定電流源トランジスタP3の充電電流で出力OUTを立ち上げる。この場合の充電電流と放電電流は制御回路CON1により制御される。逆に，入力INがグランド電圧VSSから立ち上がる場合は，初段インバータ回路INV11は第２のトランジスタN2の駆動により出力を立ち下げ，２段目のインバータ回路INV12は第１のトランジスタP1の駆動により出力を立ち上げ，３段目のインバータ回路INV13は第２のトランジスタN2の駆動で出力OUTを立ち下げる。この場合の充電電流と放電電流は制御回路CON1により制御されない。よって，出力OUTに生成される信号は，立ち上がりと立ち下がりの遅延特性が異なる波形になる。ただし，制御電圧VVCOにより出力OUTの立ち上がりの遅延時間が制御可能であり，リングオシレータの発振周波数が制御可能である。 In the inverter circuit INV1 of FIG. 8, when the input IN falls from the power supply voltage VDD, the first-stage inverter circuit INV11 raises the output by the charging current of the constant current source transistor P3, and the second-stage inverter circuit INV12 is the constant current source. The output is lowered by the discharge current of the transistor N4, and the third-stage inverter circuit INV13 raises the output OUT by the charging current of the constant current source transistor P3. The charging current and discharging current in this case are controlled by the control circuit CON1. Conversely, when the input IN rises from the ground voltage VSS, the first-stage inverter circuit INV11 lowers the output by driving the second transistor N2, and the second-stage inverter circuit INV12 outputs the output by driving the first transistor P1. The third-stage inverter circuit INV13 rises, and the output OUT is lowered by driving the second transistor N2. In this case, the charging current and the discharging current are not controlled by the control circuit CON1. Therefore, the signal generated at the output OUT has a waveform having different rising and falling delay characteristics. However, the delay time of the rise of the output OUT can be controlled by the control voltage VVCO, and the oscillation frequency of the ring oscillator can be controlled.

図９は，電流制御遅延回路の第３の例の回路図である。図９の電流制御遅延回路は，図５と異なり，インバータ回路INV1は，Pチャネルの第１のトランジスタP1と，Nチャネルの第２のトランジスタN2と，定電流源のPチャネルの第３のトランジスタP3とを有し，第２のトランジスタN2のソースはグランド電圧VSSに接続される。また，制御回路CON1は，制御電圧VVCOがゲートに印加されるNチャネルの第５のトランジスタN5と，ゲートとドレインとが短絡されたPチャネルの第６のトランジスタP6とを有する。そして，第６のトランジスタP6のゲートGPは，インバータ回路INV1のトランジスタP3のゲートに接続される。 FIG. 9 is a circuit diagram of a third example of the current control delay circuit. The current control delay circuit of FIG. 9 differs from that of FIG. 5 in that the inverter circuit INV1 includes a P-channel first transistor P1, an N-channel second transistor N2, and a P-channel third transistor of a constant current source. P3, and the source of the second transistor N2 is connected to the ground voltage VSS. The control circuit CON1 includes an N-channel fifth transistor N5 to which the control voltage VVCO is applied to the gate, and a P-channel sixth transistor P6 in which the gate and the drain are short-circuited. The gate GP of the sixth transistor P6 is connected to the gate of the transistor P3 of the inverter circuit INV1.

図９の電流制御遅延回路では，制御回路CON1によりインバータ回路INV1の第３のトランジスタP3の電流値が制御される。そして，インバータ回路INV1では，入力が電源電圧VDDから立ち下がる場合は，定電流源トランジスタP3の定電流で出力OUTを立ち上げ，逆に，入力がグランドVSSから立ち上がる場合は，トランジスタN3の駆動により出力OUTを立ち下げる。よって，出力OUTに生成される信号は，立ち上がりと立ち下がりの遅延特性が異なる波形になる。ただし，制御電圧VVCOにより出力OUTの立ち上がりの遅延時間が制御可能であり，リングオシレータの発振周波数が制御可能である。 In the current control delay circuit of FIG. 9, the control circuit CON1 controls the current value of the third transistor P3 of the inverter circuit INV1. In the inverter circuit INV1, when the input falls from the power supply voltage VDD, the output OUT is raised with the constant current of the constant current source transistor P3. Conversely, when the input rises from the ground VSS, the transistor N3 is driven. Lower the output OUT. Therefore, the signal generated at the output OUT has a waveform having different rising and falling delay characteristics. However, the delay time of the rise of the output OUT can be controlled by the control voltage VVCO, and the oscillation frequency of the ring oscillator can be controlled.

図１０は，本実施の形態における電圧制御遅延回路の回路図である。図１０の電圧制御遅延回路D2は，電源電圧VDDと基準電圧であるグランド電圧VSSとの間に設けられたPチャネルの第９のトランジスタP9とNチャネルの第１０のトランジスタN10とを有する第２のインバータ回路INV2と，第２のインバータ回路INV2の出力端子Ioutと第２の遅延回路D2の出力端子OUTとの間に設けられ制御電圧VVCOに応じて導通電流が可変制御されるCMOSトランスファートランジスタP11,N12を有する第２の制御回路CON2とを有する。 FIG. 10 is a circuit diagram of the voltage control delay circuit in the present embodiment. The voltage control delay circuit D2 in FIG. 10 includes a second transistor having a P-channel ninth transistor P9 and an N-channel tenth transistor N10 provided between the power supply voltage VDD and the ground voltage VSS as a reference voltage. CMOS transfer transistor P11 provided between the inverter circuit INV2 and the output terminal Iout of the second inverter circuit INV2 and the output terminal OUT of the second delay circuit D2 and whose conduction current is variably controlled according to the control voltage VVCO , N12 and a second control circuit CON2.

制御電圧VVCOはPチャネルのトランジスタP11のゲートに供給され，制御電圧の逆相電圧/VVCOはNチャネルのトランジスタN12のゲートに供給される。そして，制御電圧VVCOが高くなりその逆相電圧/VVCOが低くなると，CMOSトランスファートランジスタP11,N12のオン抵抗が高くなり，出力端子OUTの負荷容量CLvを充電・放電する電流値が低下し，遅延時間が長くなる。逆に，制御電圧VVCOが低くなりその逆相電圧/VVCOが高くなると，CMOSトランスファートランジスタP11,N12のオン抵抗が低くなり，出力端子OUTの負荷容量CLvを充電・放電する電流値が増加し，遅延時間が短くなる。 The control voltage VVCO is supplied to the gate of the P-channel transistor P11, and the negative phase voltage / VVCO of the control voltage is supplied to the gate of the N-channel transistor N12. When the control voltage VVCO increases and the reverse phase voltage / VVCO decreases, the on-resistance of the CMOS transfer transistors P11 and N12 increases, the current value for charging / discharging the load capacitance CLv at the output terminal OUT decreases, and the delay The time will be longer. Conversely, when the control voltage VVCO decreases and the reverse phase voltage / VVCO increases, the on-resistance of the CMOS transfer transistors P11 and N12 decreases, and the current value for charging and discharging the load capacitance CLv of the output terminal OUT increases. Delay time is shortened.

このように，第２の制御回路CON2は，第２のインバータ回路INV2による出力端子の負荷容量CLvを充電または放電する電流を制御電圧VVCOによって制御する。 In this way, the second control circuit CON2 controls the current for charging or discharging the load capacitance CLv of the output terminal by the second inverter circuit INV2 by the control voltage VVCO.

一方で，所定の制御電圧VVCOが供給されている状態で，電源電圧VDDが変動した場合について遅延時間がどのように変化するかについて説明する。仮に電源電圧VDDが上昇すると，入力端子INの入力電圧が電源電圧VDDの場合はその電源電圧VDDとグランドVSSとの電位差が大きくなり，導通状態のトランジスタN10のゲート・ソース間電圧が高くなり駆動能力が増大し，出力端子Ioutに対する放電電流が増大する。逆に，入力端子INの入力電圧がグランドVSSの場合はそのグランドVSSと電源電圧VDDとの電位差が大きくなり，導通状態のトランジスタP9のゲート・ソース間電圧が高くなり駆動能力が増大し，出力端子Ioutに対する充電電流が増大する。したがって，電源電圧VDDが上昇すると遅延時間が短くなり，リングオシレータの発振周波数が高くなる。 On the other hand, how the delay time changes when the power supply voltage VDD changes while the predetermined control voltage VVCO is supplied will be described. If the power supply voltage VDD rises, if the input voltage at the input terminal IN is the power supply voltage VDD, the potential difference between the power supply voltage VDD and the ground VSS increases, and the gate-source voltage of the transistor N10 in the conductive state increases and is driven. The capacity increases, and the discharge current for the output terminal Iout increases. Conversely, when the input voltage at the input terminal IN is the ground VSS, the potential difference between the ground VSS and the power supply voltage VDD increases, the voltage between the gate and source of the transistor P9 in the conductive state increases, and the drive capability increases. The charging current for the terminal Iout increases. Therefore, when the power supply voltage VDD rises, the delay time is shortened and the oscillation frequency of the ring oscillator is increased.

図１０の電圧制御遅延回路D2をリング状に接続したリングオシレータの発振動作は，図５の電流制御遅延回路D1によるリングオシレータの動作と同様である。そこで，図１０の電圧制御遅延回路D2の遅延時間tvについて，以下のとおり説明する。 The oscillation operation of the ring oscillator in which the voltage control delay circuit D2 of FIG. 10 is connected in a ring shape is the same as the operation of the ring oscillator by the current control delay circuit D1 of FIG. Therefore, the delay time tv of the voltage control delay circuit D2 in FIG. 10 will be described as follows.

各電圧制御遅延回路D2の出力端子OUTの立ち下がりと立ち上がりそれぞれの遅延時間tvは，次のように表すことができる。
tv＝Q/Iv
ここで，Qは容量負荷CLvの充電電荷量，放電電荷量であり，電流IvはトランジスタP9,N10による充電電流と放電電流である。ここではトランジスタP9,N10による充電電流と放電電流は等しいと仮定する。そして，電荷量Qは，次の通りである。
Q＝CLv*VDD/2
また，電流Ivは，次の通りである。
Iv＝（β/2）*(VDD-VTH)²
ここで,β＝μCox(W/L)であり，トランジスタP9,N10のチャネル長Lとチャネル幅Wで決まる電流パラメータである。また，VDDはトランジスタP9,N10のゲート・ソース間に印加される電圧であり，VTHはトランジスタP9,N10の閾値電圧である。
よって，遅延時間tvは，次の通りである。
tv＝(CLv*VDD)／β(VDD-VTH)² （式２）
したがって，式２から，電源電圧VDDが上昇すると遅延時間tvは短くなり，発振周波数Fが上昇することが明らかである。 The delay times tv of the fall and rise of the output terminal OUT of each voltage control delay circuit D2 can be expressed as follows.
tv = Q / Iv
Here, Q is a charge amount and a discharge charge amount of the capacitive load CLv, and a current Iv is a charge current and a discharge current by the transistors P9 and N10. Here, it is assumed that the charging current and discharging current by the transistors P9 and N10 are equal. The charge amount Q is as follows.
Q = CLv * VDD / 2
The current Iv is as follows.
Iv = (β / 2) * (VDD-VTH) ²
Here, β = μCox (W / L), which is a current parameter determined by the channel length L and the channel width W of the transistors P9 and N10. VDD is a voltage applied between the gates and sources of the transistors P9 and N10, and VTH is a threshold voltage of the transistors P9 and N10.
Therefore, the delay time tv is as follows.
tv = (CLv * VDD) / β (VDD-VTH) ² (Formula 2)
Therefore, it is clear from Equation 2 that the delay time tv is shortened and the oscillation frequency F is increased when the power supply voltage VDD is increased.

図１１は，本実施の形態における電圧制御遅延回路の別の回路図である。図１１の電圧制御遅延回路D2は，電源電圧VDDとグランド電圧VSSとの間に設けられたPチャネルの第９のトランジスタP9とNチャネルの第１０のトランジスタN10とを有する第２のインバータ回路INV2と，第２のインバータ回路INV2の出力端子Ioutと第２の遅延回路D2の出力端子OUTに設けられ，制御電圧VVCO1,VVCO2に応じて容量C13,C14を出力端子OUTに接続するNチャネルトランジスタN13,N14とを有する第３の制御回路CON3とを有する。 FIG. 11 is another circuit diagram of the voltage controlled delay circuit in the present embodiment. The voltage control delay circuit D2 of FIG. 11 includes a second inverter circuit INV2 having a P-channel ninth transistor P9 and an N-channel tenth transistor N10 provided between the power supply voltage VDD and the ground voltage VSS. N channel transistor N13 provided at output terminal Iout of second inverter circuit INV2 and output terminal OUT of second delay circuit D2, and connecting capacitors C13 and C14 to output terminal OUT according to control voltages VVCO1 and VVCO2 , N14, and a third control circuit CON3.

第２のインバータ回路INV2は，図１０と同じである。そして，図１１では，例えば，制御電圧VVCO1,VVCO2が，HレベルまたはLレベルのいずれかであり，容量C13,C14が例えば容量値が１：２である。そこで，（１）制御電圧がVVCO1=L，VVCO2=Lの場合は，出力端子OUTに容量C13,C14は接続されず出力端子OUTの容量は負荷容量CLvのみとなり，（２）制御電圧がVVCO1=H，VVCO2=Lの場合は，出力端子OUTに容量C13が接続され出力端子OUTの容量はCLv＋C13となり，（３）制御電圧がVVCO1=L，VVCO2=Hの場合は，出力端子OUTに容量C14が接続され，出力端子OUTの容量はCLv+C14となり，（４））制御電圧がVVCO1=H，VVCO2=Hの場合は，出力端子OUTに容量C13,C14が接続され，出力端子OUTの容量はCLv+C13+C14となる。よって，上記の（１）〜（４）の順に，インバータ回路INV2の遅延時間tvが長くなり，発振周波数が低くなる。 The second inverter circuit INV2 is the same as in FIG. In FIG. 11, for example, the control voltages VVCO1 and VVCO2 are either H level or L level, and the capacitances C13 and C14 have a capacitance value of 1: 2, for example. Therefore, (1) When the control voltage is VVCO1 = L and VVCO2 = L, the capacitors C13 and C14 are not connected to the output terminal OUT, and the capacity of the output terminal OUT is only the load capacitor CLv, and (2) the control voltage is VVCO1 When H = V and VVCO2 = L, the capacitor C13 is connected to the output terminal OUT, and the capacitance of the output terminal OUT is CLv + C13. (3) When the control voltage is VVCO1 = L and VVCO2 = H, the capacitor at the output terminal OUT C14 is connected and the capacity of the output terminal OUT is CLv + C14. (4) When the control voltage is VVCO1 = H and VVCO2 = H, the capacitors C13 and C14 are connected to the output terminal OUT and the output terminal OUT The capacity is CLv + C13 + C14. Therefore, the delay time tv of the inverter circuit INV2 becomes longer and the oscillation frequency becomes lower in the order of (1) to (4) above.

図１１の電圧制御遅延回路D2では，制御電圧VVCO1,VVCO2をアナログ的に可変制御してもよい。その場合は，制御電圧VVCO1の電圧が高いほど，トランジスタN13の抵抗値が低くなり，出力端子OUTの容量が増加し，インバータ回路INV2の遅延時間tvは長くなる。制御電圧VVCO2の電圧と遅延時間tvとの関係も同様である。したがって，容量C13,C14の容量比を適切に設定し，制御電圧VVCO1,VVCO2をアナログ的に適宜制御することで，より細かく遅延時間tvを制御することができる。 In the voltage control delay circuit D2 of FIG. 11, the control voltages VVCO1 and VVCO2 may be variably controlled in an analog manner. In this case, the higher the control voltage VVCO1, the lower the resistance value of the transistor N13, the capacitance of the output terminal OUT increases, and the delay time tv of the inverter circuit INV2 becomes longer. The relationship between the voltage of the control voltage VVCO2 and the delay time tv is the same. Therefore, the delay time tv can be controlled more finely by appropriately setting the capacitance ratio of the capacitors C13 and C14 and appropriately controlling the control voltages VVCO1 and VVCO2 in an analog manner.

このように，第３の制御回路CON3は，インバータ回路INV2の出力端子OUTの負荷容量CLvの容量を制御電圧VVCO1,2によって増大または減少させることで，遅延時間を制御する回路である。 As described above, the third control circuit CON3 is a circuit that controls the delay time by increasing or decreasing the load capacitance CLv of the output terminal OUT of the inverter circuit INV2 by the control voltage VVCO1,2.

［本実施の形態におけるリングオシレータの第１，第２の遅延回路の個数］
本実施の形態におけるリングオシレータは，電源電圧VDDに依存する遅延時間の傾きが正（発振周波数は負）の第１の遅延回路D1と，電源電圧VDDに依存する遅延時間の傾きが負（発振周波数は正）の第２の遅延回路D2とを，各遅延回路の電源電圧依存遅延時間の傾きの逆数比に応じた個数比でリング状に接続する。そこで，第１，第２の遅延回路D1,D2の遅延時間ti,tvに基づいて決定される第１，第２の遅延回路D1,D2の個数比について説明する。 [Number of first and second delay circuits of ring oscillator in the present embodiment]
The ring oscillator according to the present embodiment includes a first delay circuit D1 having a positive delay time dependent on the power supply voltage VDD (negative oscillation frequency) and a negative delay time dependent on the power supply voltage VDD (oscillation). The second delay circuit D2 having a positive frequency is connected in a ring shape with a number ratio corresponding to the reciprocal ratio of the slope of the power supply voltage dependent delay time of each delay circuit. Accordingly, the number ratio of the first and second delay circuits D1 and D2 determined based on the delay times ti and tv of the first and second delay circuits D1 and D2 will be described.

まず，前述のとおり，第１，第２の遅延回路D1,D2の遅延時間ti,tvは，次の式１，式２の通りである。
ti＝(CLi*VDD)／(2*Ii) （式１）
tv＝(CLv*VDD)／β(VDD-VTH)² （式２）
そして，図６で説明したとおり，第１，第２の遅延回路D1,D2の個数をKi,Kvと仮定すると，リングオシレータの発振周波数Fは遅延時間の２倍の逆数であるので，以下のようになる。
F＝１／（2*Ki*ti+2*Kv*tv）（式３）
式３において，個数Ki，Kvの選択により，遅延時間ti，tvの電源電圧VDD依存が低減されれば，発振周波数Fの電源電圧VDD依存性は低減される。 First, as described above, the delay times ti and tv of the first and second delay circuits D1 and D2 are expressed by the following equations 1 and 2.
ti = (CLi * VDD) / (2 * Ii) (Formula 1)
tv = (CLv * VDD) / β (VDD-VTH) ² (Formula 2)
As explained in FIG. 6, assuming that the number of first and second delay circuits D1, D2 is Ki, Kv, the oscillation frequency F of the ring oscillator is the reciprocal of twice the delay time. It becomes like this.
F = 1 / (2 * Ki * ti + 2 * Kv * tv) (Formula 3)
In Equation 3, if the dependency of the delay times ti and tv on the power supply voltage VDD is reduced by selecting the numbers Ki and Kv, the dependency of the oscillation frequency F on the power supply voltage VDD is reduced.

そこで，第１，第２の遅延回路D1,D2の電源電圧VDDに対する遅延時間ti，tvの傾きは，次のとおりである。
Δti/ΔVDD＝CLi/2*Ii （式４）
Δtv/ΔVDD＝CLv/β(VDD-VTH)²−2*CLv*VDD/ β(VDD-VTH)³ （式５）
上記の式４，式５には正と負の極性がある。 Therefore, the slopes of the delay times ti and tv with respect to the power supply voltage VDD of the first and second delay circuits D1 and D2 are as follows.
Δti / ΔVDD = CLi / 2 * Ii (Formula 4)
Δtv / ΔVDD = CLv / β (VDD-VTH) ² −2 * CLv * VDD / β (VDD-VTH) ³ (Equation 5)
Equations 4 and 5 have positive and negative polarities.

そして，次の式６がゼロに近ければ，第１，第２の遅延回路D1,D2の電源電圧VDDに対する遅延時間の依存性を相殺できて，電源電圧VDDに対する遅延時間依存性を低減することができる。
(Δti/ΔVDD)*Ki+(Δtv/ΔVDD)*Kv＝０（式６）
上記式６のように理想的なゼロになるためには，
(Δti/ΔVDD)*Ki＝-(Δtv/ΔVDD)*Kv
Ki:Kv=-(Δtv/ΔVDD):(Δti/ΔVDD)
となる。つまり，個数比Ki:Kvは，それぞれの遅延時間の傾きΔti/ΔVDD，Δtv/ΔVDDの絶対値の逆数比になればよいことが理解できる。 If the following equation 6 is close to zero, the dependency of the delay time on the power supply voltage VDD of the first and second delay circuits D1 and D2 can be offset, and the delay time dependency on the power supply voltage VDD can be reduced. Can do.
(Δti / ΔVDD) * Ki + (Δtv / ΔVDD) * Kv = 0 (Formula 6)
In order to become an ideal zero as shown in Equation 6 above,
(Δti / ΔVDD) * Ki =-(Δtv / ΔVDD) * Kv
Ki: Kv =-(Δtv / ΔVDD) :( Δti / ΔVDD)
It becomes. That is, it can be understood that the number ratio Ki: Kv only needs to be the reciprocal ratio of the absolute values of the slopes Δti / ΔVDD and Δtv / ΔVDD of the respective delay times.

図２のリングオシレータの例では，第１，第２の遅延回路D1,D2の電源電圧VDDに対する遅延時間の傾きの比が＋１：−４，つまりVDDに対する周波数の傾きが−１：＋４であったので，個数比Ki:Kv＝４：１に設定されている。 In the example of the ring oscillator of FIG. 2, the ratio of the slope of the delay time to the power supply voltage VDD of the first and second delay circuits D1, D2 is +1: -4, that is, the slope of the frequency with respect to VDD is -1: +4. Therefore, the number ratio Ki: Kv = 4: 1 is set.

同様に，図４のリングオシレータの例では，第１，第２の遅延回路D1,D2の電源電圧VDDに対する遅延時間の傾きの比が＋２：−３，つまりVDDに対する周波数の傾きが−２：＋３であったので，個数比Ki:Kv＝３：２に設定されている。 Similarly, in the ring oscillator example of FIG. 4, the ratio of the slope of the delay time to the power supply voltage VDD of the first and second delay circuits D1, D2 is +2: -3, that is, the slope of the frequency with respect to VDD is −2: Since it is +3, the number ratio Ki: Kv = 3: 2 is set.

［本実施の形態についてのシミュレーション］
本実施の形態のリングオシレータを設計する場合，次のようにして第１，第２の遅延回路D1,D2を選択し，それらの個数比を選択する。まず，第１，第２の遅延回路D1,D2の制御電圧VVCOの可変範囲の中心電圧を同じにした場合について，各遅延回路D1,D2のインバータ回路のトランジスタサイズを異ならせた複数のモデルを設計し，そのモデルの電源電圧VDDに対する遅延時間特性（または発振周波数特性）をシミュレーションする。そして，各遅延回路D1,D2の複数のモデルの中から，遅延時間の傾き（または発振周波数の傾き）の逆数比で個数比を設定できるモデルの組み合わせを選択する。つまり，遅延時間の逆数比に近い個数比に設定することで，電源電圧VDDに依存する発振周波数の変動を低減することができる。好ましくは，遅延時間または発振周波数の傾きの逆数比に近い個数比であって要求される発振周波数を生成できる個数比が選択される。 [Simulation for this embodiment]
When designing the ring oscillator of the present embodiment, the first and second delay circuits D1 and D2 are selected as follows and the number ratio thereof is selected. First, when the center voltage of the variable range of the control voltage VVCO of the first and second delay circuits D1 and D2 is the same, a plurality of models with different transistor sizes of the inverter circuits of the delay circuits D1 and D2 are prepared. Design and simulate the delay time characteristics (or oscillation frequency characteristics) with respect to the power supply voltage VDD of the model. Then, a combination of models in which the number ratio can be set by the reciprocal ratio of the delay time slope (or the oscillation frequency slope) is selected from a plurality of models of the delay circuits D1 and D2. That is, by setting the number ratio close to the reciprocal ratio of the delay time, fluctuations in the oscillation frequency depending on the power supply voltage VDD can be reduced. Preferably, a number ratio that is close to the reciprocal ratio of the delay time or the slope of the oscillation frequency and that can generate the required oscillation frequency is selected.

図１２は，第１の遅延回路D1である電流制御遅延回路の６つのモデルと，第２の遅延回路D2である電圧制御遅延回路の３つのモデルについて，それぞれのモデルを３個リング状に接続したリングオシレータの発振周波数の電源電圧VDD依存性を示す図である。 FIG. 12 shows three models of the current control delay circuit that is the first delay circuit D1 and three models of the voltage control delay circuit that is the second delay circuit D2, and each model is connected in a ring shape. It is a figure which shows the power supply voltage VDD dependence of the oscillation frequency of the ring oscillator which was made.

図１２（１）は，電流制御遅延回路D1のインバータ回路INV1のトランジスタP1,N2をあるトランジスタサイズに設定し，制御電圧VVCOを0.9Vから1.15Vまで0.05V刻みで変化させて定電流源の電流を6.4μAから21μAまで変化させた６個のモデルの電源電圧VDDに対する発振周波数の傾きを示している。 In Fig. 12 (1), the transistors P1 and N2 of the inverter circuit INV1 of the current control delay circuit D1 are set to a certain transistor size, and the control voltage VVCO is changed from 0.9V to 1.15V in increments of 0.05V. The slope of the oscillation frequency with respect to the power supply voltage VDD of six models in which the current is changed from 6.4 μA to 21 μA is shown.

一方，図１２（２）は，電圧制御遅延回路D2のインバータ回路INV2のトランジスタP1,N2を，NチャネルトランジスタN2のゲート幅Wを220nm，PチャネルトランジスタP1のゲート幅を880nmを基本サイズｍ＝１とし，それの１倍サイズｍ＝１，２倍サイズｍ＝２，３倍サイズｍ＝３のモデルで，制御電圧VVCO=1.15Vに固定した３つのモデルの電源電圧VDDに対する発振周波数の傾きを示している。 On the other hand, FIG. 12 (2) shows the transistor P1, N2 of the inverter circuit INV2 of the voltage control delay circuit D2, the gate width W of the N channel transistor N2 is 220 nm, the gate width of the P channel transistor P1 is 880 nm, and the basic size m = 1 and its size is 1 times size m = 1, 2 times size m = 2, 3 times size m = 3 and the control voltage VVCO = 1.15V. Is shown.

理想的には，電流制御遅延回路D1について，トランジスタサイズを異ならせたモデルについても設計し，電圧制御遅延回路D2について，制御電圧VVCOを異ならせたモデルについても設計するのが望ましい。 Ideally, it is desirable to design a model with a different transistor size for the current control delay circuit D1 and also a model with a different control voltage VVCO for the voltage control delay circuit D2.

そこで，図１２に示された，電流制御遅延回路D1の６つのモデルと，電圧制御遅延回路D2の３つのモデルが与えられた場合，括弧内に示された電源電圧VDDに対する発振周波数の傾きの比率ができるだけ整数比に近いモデルの組み合わせを選択する。 Therefore, when the six models of the current control delay circuit D1 and the three models of the voltage control delay circuit D2 shown in FIG. 12 are given, the slope of the oscillation frequency with respect to the power supply voltage VDD shown in parentheses is shown. Choose a model combination whose ratio is as close to an integer ratio as possible.

図１３は，電流制御遅延回路D1と電圧制御遅延回路D2の第１の組み合わせ例を示す図である。図１３の組み合わせ例は，電圧制御遅延回路D2の３つのモデルのうちトランジスタサイズｍ＝１のモデル（発振周波数の傾きが182MHz/V）を１個と，電流制御遅延回路D1の６つのモデルのうちD2のモデルと同じ制御電圧VVCO=1.15V（定電流値21μA）のモデル（発振周波数の傾きが-52MHz/V）を４個の組み合わせである。両モデルD1,D2の発振周波数の傾きの絶対値の比率は，次のとおりである。
52MHz/V：182MHz/V
この比率は，約１：４である。そこで，両モデルD1,D2の個数を４個：１個にすることで，電源電圧VDDに対する発振周波数の傾きを低減することができる。 FIG. 13 is a diagram illustrating a first combination example of the current control delay circuit D1 and the voltage control delay circuit D2. The combination example of FIG. 13 includes one model with a transistor size m = 1 (the oscillation frequency slope is 182 MHz / V) among the three models of the voltage control delay circuit D2, and six models of the current control delay circuit D1. Of these, four models with the same control voltage VVCO = 1.15 V (constant current value 21 μA) as the D2 model (oscillation frequency slope of −52 MHz / V) are combined. The ratio of the absolute values of the slopes of the oscillation frequencies of both models D1 and D2 is as follows.
52MHz / V: 182MHz / V
This ratio is about 1: 4. Therefore, the slope of the oscillation frequency with respect to the power supply voltage VDD can be reduced by setting the number of both models D1, D2 to 4: 1.

図１３に示されるとおり，両モデルD1,D2を４個，１個でリングオシレータを構成すると，電源電圧VDDが1.2V，1.3V，1.4Vの場合の発振周波数の傾きは-3.5MHz/Vとなり，第１の遅延回路D1のみのリングオシレータまたは第２の遅延回路D2のみのリングオシレータよりも，電源電圧VDDに対する発振周波数の傾きが低減されている。 As shown in Fig. 13, when both ring models D1 and D2 are used to form a ring oscillator, the slope of the oscillation frequency when the power supply voltage VDD is 1.2V, 1.3V, and 1.4V is -3.5MHz / V. Thus, the slope of the oscillation frequency with respect to the power supply voltage VDD is reduced as compared with the ring oscillator having only the first delay circuit D1 or the ring oscillator having only the second delay circuit D2.

図１４は，電流制御遅延回路D1と電圧制御遅延回路D2の第２の組み合わせ例を示す図である。図１４の組み合わせ例は，電圧制御遅延回路D2の３つのモデルのうちトランジスタサイズｍ＝２のモデル（発振周波数の傾きが285MHz/V）を１個と，電流制御遅延回路D1の６つのモデルのうちD2のモデルと同じ制御電圧VVCO=1.15V（定電流値21μA）のモデル（発振周波数の傾きが-52MHz/V）を６個の組み合わせである。両モデルD1,D2の発振周波数の傾きの絶対値の比率は，次のとおりである。
52MHz/V：285MHz/V
この比率は，約１：６である。そこで，両モデルD1,D2の個数を６個：１個にすることで，電源電圧VDDに対する発振周波数の傾きを低減することができる。 FIG. 14 is a diagram illustrating a second combination example of the current control delay circuit D1 and the voltage control delay circuit D2. In the combination example of FIG. 14, one of the three models of the voltage control delay circuit D2 has a transistor size m = 2 (oscillation frequency slope is 285 MHz / V), and six models of the current control delay circuit D1. Of these, the same control voltage VVCO = 1.15V (constant current value 21 μA) model (oscillation frequency slope of −52 MHz / V) as the D2 model is a combination of six. The ratio of the absolute values of the slopes of the oscillation frequencies of both models D1 and D2 is as follows.
52 MHz / V: 285 MHz / V
This ratio is about 1: 6. Therefore, by setting the number of both models D1 and D2 to 6: 1, the slope of the oscillation frequency with respect to the power supply voltage VDD can be reduced.

図１４に示されるとおり，両モデルD1,D2を６個，１個でリングオシレータを構成すると，電源電圧VDDが1.2V，1.3V，1.4Vの場合の発振周波数の傾きは-6.0MHz/Vとなり，第１の遅延回路D1のみのリングオシレータまたは第２の遅延回路D2のみのリングオシレータよりも，電源電圧VDDに対する発振周波数の傾きが低減されている。 As shown in Fig. 14, if both models D1 and D2 are composed of one or two ring oscillators, the slope of the oscillation frequency when the power supply voltage VDD is 1.2V, 1.3V, or 1.4V is -6.0MHz / V Thus, the slope of the oscillation frequency with respect to the power supply voltage VDD is reduced as compared with the ring oscillator having only the first delay circuit D1 or the ring oscillator having only the second delay circuit D2.

前述したとおり，理想的には，電流制御遅延回路D1と電圧制御遅延回路D2について，それぞれ，トランジスタサイズを異ならせたモデルと，各モデルについて制御電圧VVCOを異ならせたモデルとについて設計し，同じ制御電圧VVCOを中心制御電圧として，遅延時間の傾き（または発振周波数の傾き）の比が，要求される発振周波数に見合った整数比に近い組み合わせを選択し，その傾きの逆数比の個数の組み合わせでリングオシレータを設計することが望ましい。 As described above, ideally, the current control delay circuit D1 and the voltage control delay circuit D2 are designed for the models with different transistor sizes and the models with different control voltages VVCO for each model. Select the combination with the ratio of the slope of the delay time (or the slope of the oscillation frequency) close to an integer ratio corresponding to the required oscillation frequency, with the control voltage VVCO as the central control voltage, and the combination of the number of reciprocal ratios of the slope It is desirable to design a ring oscillator with

以上の通り，本実施の形態によれば，リングオシレータの電源電圧に依存する発振周波数の傾きを低減することができる。 As described above, according to the present embodiment, it is possible to reduce the slope of the oscillation frequency that depends on the power supply voltage of the ring oscillator.

以上の実施の形態をまとめると，次の付記のとおりである。 The above embodiment is summarized as follows.

（付記１）
入力信号の入力から第１の遅延時間後に反転出力信号を出力し，電源電圧の上昇に伴い前記第１の遅延時間が長くなる第１の電源電圧依存遅延特性を有する第１の遅延回路と，
前記入力信号の入力から第２の遅延時間後に反転出力信号を出力し，前記電源電圧の上昇に伴い前記第２の遅延時間が短くなる第２の電源電圧依存遅延特性を有する第２の遅延回路とを有し，
前記第１の遅延回路と前記第２の遅延回路とを，前記第１及び第２の電源電圧依存遅延特性の傾きの逆数比に応じた個数比で，リング状に接続したリングオシレータ。 (Appendix 1)
A first delay circuit having a first power supply voltage dependent delay characteristic that outputs an inverted output signal after a first delay time from the input of the input signal, and the first delay time becomes longer as the power supply voltage rises;
A second delay circuit having a second power supply voltage dependent delay characteristic that outputs an inverted output signal after a second delay time from the input of the input signal, and shortens the second delay time as the power supply voltage increases. And
A ring oscillator in which the first delay circuit and the second delay circuit are connected in a ring shape with a number ratio corresponding to the reciprocal ratio of the slopes of the first and second power supply voltage dependent delay characteristics.

（付記２）
付記１において，
前記第１の遅延回路は，
前記電源電圧と基準電圧との間に設けられた第１及び第２のトランジスタと，前記電源電圧と前記第１のトランジスタとの間に設けられた第３のトランジスタまたは前記第２のトランジスタと前記基準電圧との間に設けられた第４のトランジスタを有する第１のインバータ回路と，
制御電圧に応じて前記第３，第４のトランジスタに流れる電流値を可変制御する第１の制御回路とを有するリングオシレータ。 (Appendix 2)
In Appendix 1,
The first delay circuit includes:
A first transistor and a second transistor provided between the power supply voltage and a reference voltage; a third transistor provided between the power supply voltage and the first transistor; or the second transistor; A first inverter circuit having a fourth transistor provided between the reference voltage and
A ring oscillator comprising: a first control circuit that variably controls a current value flowing through the third and fourth transistors in accordance with a control voltage.

（付記３）
付記２において，
前記第１の制御回路は，前記制御電圧がゲートに入力される第５のトランジスタと，前記第５のトランジスタと前記電源電圧との間に設けられゲートドレイン間が接続された第６のトランジスタと，前記第６のトランジスタとゲートが共通に接続された第７のトランジスタと，前記第７のトランジスタと前記基準電圧との間に設けられゲートドレイン間が接続された第８のトランジスタとを有し，
前記第７のトランジスタのゲートが，前記第３のトランジスタのゲートに接続され，
前記第８のトランジスタのゲートが，前記第４のトランジスタのゲートに接続されたリングオシレータ。 (Appendix 3)
In Appendix 2,
The first control circuit includes: a fifth transistor to which the control voltage is input to a gate; a sixth transistor provided between the fifth transistor and the power supply voltage and connected between the gate and drain; , A seventh transistor having a gate commonly connected to the sixth transistor, and an eighth transistor having a gate-drain connected between the seventh transistor and the reference voltage. ,
The gate of the seventh transistor is connected to the gate of the third transistor;
A ring oscillator in which a gate of the eighth transistor is connected to a gate of the fourth transistor.

（付記４）
付記３において，
前記入力信号が入力される入力端子と前記出力信号が出力される出力端子間に，前記第１のインバータ回路が奇数直列に接続され，
奇数段目の前記第１のインバータ回路は前記第３または第４のトランジスタのいずれか一方を有し，偶数段目の前記第１のインバータ回路は前記３または第４のトランジスタのいずれか他方を有するリングオシレータ。 (Appendix 4)
In Appendix 3,
The first inverter circuit is connected in odd series between an input terminal to which the input signal is input and an output terminal to which the output signal is output;
The odd-numbered first inverter circuit has either one of the third or fourth transistor, and the even-numbered first inverter circuit has either the third or fourth transistor. Having ring oscillator.

（付記５）
付記２において，
前記第１の遅延回路が複数段接続され，前記第１の遅延回路内の前記第１のインバータ回路がリング状に接続され，前記第１の遅延回路内の前記第１の制御回路が複数の第１のインバータ回路に共通に設けられたリングオシレータ。 (Appendix 5)
In Appendix 2,
The first delay circuit is connected in a plurality of stages, the first inverter circuit in the first delay circuit is connected in a ring shape, and the first control circuit in the first delay circuit is a plurality of stages. A ring oscillator provided in common for the first inverter circuit.

（付記６）
付記１または２において，
前記第２の遅延回路は，
前記電源電圧と基準電圧との間に設けられた第９及び第１０のトランジスタを有する第２のインバータ回路と，
前記第２のインバータ回路の出力端子と前記第２の遅延回路の出力端子との間に設けられ前記制御電圧に応じて導通電流が可変制御されるトランスファートランジスタを有する第２の制御回路とを有するリングオシレータ。 (Appendix 6)
In Appendix 1 or 2,
The second delay circuit includes:
A second inverter circuit having ninth and tenth transistors provided between the power supply voltage and a reference voltage;
A second control circuit having a transfer transistor provided between an output terminal of the second inverter circuit and an output terminal of the second delay circuit and having a conduction current variably controlled according to the control voltage; Ring oscillator.

（付記７）
付記１または２において，
前記第２の遅延回路は，前記電源電圧と基準電圧との間に第９及び第１０のトランジスタを有する第２のインバータ回路と，前記第２のインバータ回路の出力端子に設けられ前記制御電圧に応じて容量値が可変制御される第３の制御回路とを有するリングオシレータ。 (Appendix 7)
In Appendix 1 or 2,
The second delay circuit is provided at the output terminal of the second inverter circuit having the ninth and tenth transistors between the power supply voltage and the reference voltage, and at the output terminal of the second inverter circuit. A ring oscillator having a third control circuit in which the capacitance value is variably controlled in response.

（付記８）
入力信号の入力から第１の遅延時間後に反転出力信号を出力し，制御電圧に応じて前記第１の遅延時間が可変制御され，電源電圧の上昇に伴い前記第１の遅延時間が長くなる第１の電源電圧依存遅延特性を有する第１の遅延回路と，
前記入力信号の入力から第２の遅延時間後に反転出力信号を出力し，前記制御電圧に応じて前記第２の遅延時間が可変制御され，前記電源電圧の上昇に伴い前記第１の遅延時間が短くなる第２の電源電圧依存遅延特性を有する第２の遅延回路とを有し，
前記第１の遅延回路と前記第２の遅延回路とを，前記第１及び第２の電源電圧に依存する遅延時間の傾きの逆数比に応じた個数比でリング状に接続したリングオシレータ。 (Appendix 8)
An inverted output signal is output after a first delay time from the input of the input signal, the first delay time is variably controlled according to the control voltage, and the first delay time becomes longer as the power supply voltage increases. A first delay circuit having a power supply voltage dependent delay characteristic of 1;
An inverted output signal is output after a second delay time from the input of the input signal, the second delay time is variably controlled according to the control voltage, and the first delay time is increased as the power supply voltage increases. A second delay circuit having a second power supply voltage dependent delay characteristic that is shortened,
A ring oscillator in which the first delay circuit and the second delay circuit are connected in a ring shape with a number ratio corresponding to the reciprocal ratio of the slope of the delay time depending on the first and second power supply voltages.

D1：第１の遅延回路
D2：第２の遅延回路
VVCO：制御電圧
ROUT：リングオシレータの出力端子
IN：第１，第２の遅延回路の入力端子
OUT：第１，第２の遅延回路の出力端子
IOUT：第２のインバータ回路の出力端子 D1: First delay circuit
D2: Second delay circuit
VVCO: Control voltage
ROUT: Ring oscillator output pin
IN: Input terminal of the first and second delay circuits
OUT: Output terminal of the first and second delay circuits
IOUT: Output terminal of the second inverter circuit

Claims

入力信号の入力から第１の遅延時間後に反転出力信号を出力し，電源電圧の上昇に伴い前記第１の遅延時間が長くなる第１の電源電圧依存遅延特性を有する第１の遅延回路と，
前記入力信号の入力から第２の遅延時間後に反転出力信号を出力し，前記電源電圧の上昇に伴い前記第２の遅延時間が短くなる第２の電源電圧依存遅延特性を有する第２の遅延回路とを有し，
前記第１の遅延回路と前記第２の遅延回路とを，前記第１及び第２の電源電圧依存遅延特性の傾きの逆数比に応じた個数比で，リング状に接続したリングオシレータ。 A first delay circuit having a first power supply voltage dependent delay characteristic that outputs an inverted output signal after a first delay time from the input of the input signal, and the first delay time becomes longer as the power supply voltage rises;
A second delay circuit having a second power supply voltage dependent delay characteristic that outputs an inverted output signal after a second delay time from the input of the input signal, and shortens the second delay time as the power supply voltage increases. And
A ring oscillator in which the first delay circuit and the second delay circuit are connected in a ring shape with a number ratio corresponding to the reciprocal ratio of the slopes of the first and second power supply voltage dependent delay characteristics.

請求項１において，
前記第１の遅延回路は，
前記電源電圧と基準電圧との間に設けられた第１及び第２のトランジスタと，前記電源電圧と前記第１のトランジスタとの間に設けられた第３のトランジスタまたは前記第２のトランジスタと前記基準電圧との間に設けられた第４のトランジスタを有する第１のインバータ回路と，
制御電圧に応じて前記第３，第４のトランジスタに流れる電流値を可変制御する第１の制御回路とを有するリングオシレータ。 In claim 1,
The first delay circuit includes:
A first transistor and a second transistor provided between the power supply voltage and a reference voltage; a third transistor provided between the power supply voltage and the first transistor; or the second transistor; A first inverter circuit having a fourth transistor provided between the reference voltage and
A ring oscillator comprising: a first control circuit that variably controls a current value flowing through the third and fourth transistors in accordance with a control voltage.

請求項１または請求項２において，
前記第２の遅延回路は，
前記電源電圧と基準電圧との間に設けられた第５及び第６のトランジスタを有する第２のインバータ回路と，
前記第２のインバータ回路の出力端子と前記第２の遅延回路の出力端子との間に設けられ前記制御電圧に応じて導通電流が可変制御されるトランスファートランジスタを有する第２の制御回路とを有するリングオシレータ。 In claim 1 or claim 2,
The second delay circuit includes:
A second inverter circuit having fifth and sixth transistors provided between the power supply voltage and a reference voltage;
A second control circuit having a transfer transistor provided between an output terminal of the second inverter circuit and an output terminal of the second delay circuit and having a conduction current variably controlled according to the control voltage; Ring oscillator.

請求項１または請求項２において，
前記第２の遅延回路は，前記電源電圧と基準電圧との間に第５及び第６のトランジスタを有する第２のインバータ回路と，前記第２のインバータ回路の出力端子に設けられ前記制御電圧に応じて容量値が可変制御される第３の制御回路とを有するリングオシレータ。 In claim 1 or claim 2,
The second delay circuit is provided at the output terminal of the second inverter circuit having the fifth and sixth transistors between the power supply voltage and the reference voltage, and at the output terminal of the second inverter circuit. A ring oscillator having a third control circuit in which the capacitance value is variably controlled in response.

入力信号の入力から第１の遅延時間後に反転出力信号を出力し，制御電圧に応じて前記第１の遅延時間が可変制御され，電源電圧の上昇に伴い前記第１の遅延時間が長くなる第１の電源電圧依存遅延特性を有する第１の遅延回路と，
前記入力信号の入力から第２の遅延時間後に反転出力信号を出力し，前記制御電圧に応じて前記第２の遅延時間が可変制御され，前記電源電圧の上昇に伴い前記第１の遅延時間が短くなる第２の電源電圧依存遅延特性を有する第２の遅延回路とを有し，
前記第１の遅延回路と前記第２の遅延回路とを，前記第１及び第２の電源電圧に依存する遅延時間の傾きの逆数比に応じた個数比でリング状に接続したリングオシレータ。 An inverted output signal is output after a first delay time from the input of the input signal, the first delay time is variably controlled according to the control voltage, and the first delay time becomes longer as the power supply voltage increases. A first delay circuit having a power supply voltage dependent delay characteristic of 1;
An inverted output signal is output after a second delay time from the input of the input signal, the second delay time is variably controlled according to the control voltage, and the first delay time is increased as the power supply voltage increases. A second delay circuit having a second power supply voltage dependent delay characteristic that is shortened,
A ring oscillator in which the first delay circuit and the second delay circuit are connected in a ring shape with a number ratio corresponding to the reciprocal ratio of the slope of the delay time depending on the first and second power supply voltages.