JP2014235420A - Liquid crystal display panel, electronic apparatus, and method for manufacturing pixel substrate - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a liquid crystal display panel, an electronic apparatus and a method for manufacturing a pixel substrate, in which thickness of a device or man-hour in manufacturing can be reduced and performances can be further enhanced.SOLUTION: The liquid crystal display panel includes a pixel substrate 50, a counter substrate 52 disposed opposing to the pixel substrate 50, and a liquid crystal layer 54 disposed between the pixel substrate 50 and the counter substrate 52. The pixel substrate 50 includes: a substrate 60; a wiring layer directly laminated on the substrate 60 or laminated via an insulating layer, in which a first conductor including a wiring line as one of a scanning line and a signal line is formed; and a pixel electrode layer laminated on the wiring layer, in which a second conductor including a pixel electrode is formed. In the pixel electrode layer, the second conductor is formed in the whole area overlapping the wiring line and in an area where the pixel electrode is to be formed.

Description

本開示は、液晶表示パネル、これを備える電子機器及び画素基板製造方法に関する。   The present disclosure relates to a liquid crystal display panel, an electronic apparatus including the same, and a pixel substrate manufacturing method.

近年、液晶表示装置は、カーナビゲーションの表示装置や、携帯電話や電子ペーパーなどのモバイル機器向けの表示装置の需要が高くなっている。液晶を駆動する方式（モード）として、基板間に縦方向に発生する電界、いわゆる縦電界を用いる液晶駆動方式が知られている。このような縦電界を用いて液晶を駆動する液晶表示パネルとして、ＴＮ（Twisted Nematic：ツイステッドネマティック）、ＶＡ（Vertical Alignment：垂直配向）及びＥＣＢ（Electrically Controlled Birefringence：電界制御複屈折）等の縦電界型の液晶表示パネルが知られている。また、液晶を駆動する方式として、基板に対して平行な方向（横方向）に発生する電界、いわゆる横電界を用いる液晶駆動方式も知られている。このような横電界を用いて液晶を駆動する液晶表示パネルとして、ＦＦＳ（Fringe Field Switching：フリンジフィールドスイッチング）及びＩＰＳ（In Plane Switching：インプレーンスイッチング）等の横電界型の液晶表示パネルも知られている。横電界型の液晶表示パネルは、視野角を広くすることができる。表示装置は、視野角が広くなることで、例えばカーナビゲーション装置に用いた場合、運転席、助手席の両方から画面が見やすくなる。   In recent years, the demand for liquid crystal display devices is increasing for display devices for car navigation, and display devices for mobile devices such as mobile phones and electronic paper. As a method (mode) for driving liquid crystal, a liquid crystal driving method using a vertical electric field generated between substrates, that is, a so-called vertical electric field is known. As a liquid crystal display panel for driving a liquid crystal using such a vertical electric field, a vertical electric field such as TN (Twisted Nematic), VA (Vertical Alignment) and ECB (Electrically Controlled Birefringence) is used. Type liquid crystal display panels are known. As a method for driving liquid crystal, a liquid crystal driving method using an electric field generated in a direction parallel to the substrate (lateral direction), that is, a so-called lateral electric field is also known. As liquid crystal display panels for driving liquid crystals using such a horizontal electric field, horizontal electric field type liquid crystal display panels such as FFS (Fringe Field Switching) and IPS (In Plane Switching) are also known. ing. A horizontal electric field type liquid crystal display panel can widen a viewing angle. Since the display device has a wide viewing angle, for example, when used in a car navigation device, it is easy to see the screen from both the driver seat and the passenger seat.

特許文献１には、ＦＦＳ方式の液晶表示装置の画素基板として、基板上に形成されるゲートラインと、ゲート絶縁膜を介してゲートラインと交差して形成されるデータラインと、ゲートライン及びデータラインの交差領域に形成される薄膜トランジスタと、ゲート絶縁膜上に形成され、薄膜トランジスタと直接接続される画素電極と、ゲート絶縁膜上に形成され、画素電極及び薄膜トランジスタを覆う保護膜及び保護膜上に画素電極及びデータラインと重畳するように形成され、画素電極と共に、液晶配向のためのフリンジフィールドを形成する共通電極と、を形成する構造が記載されている。   In Patent Document 1, as a pixel substrate of an FFS liquid crystal display device, a gate line formed on the substrate, a data line formed to cross the gate line through a gate insulating film, a gate line and data A thin film transistor formed in a line crossing region, a pixel electrode formed on the gate insulating film and directly connected to the thin film transistor, and a protective film formed on the gate insulating film and covering the pixel electrode and the thin film transistor A structure is described in which a common electrode is formed so as to overlap the pixel electrode and the data line, and forms a fringe field for liquid crystal alignment together with the pixel electrode.

特開２００８−１６５２３０号公報JP 2008-165230 A

ここで、液晶表示パネルは、装置の薄型化や、製造時の工数の削減等が求められており、特許文献１のように、画素電極が形成された層と、データライン（信号線）が形成された層との間に絶縁層を設けずに、電気的に同じ層にすることで、絶縁層を一層減らすことができ、装置の薄型化や、製造時の工数の削減ができるが、改善の余地がある。具体的には、欠陥の発生率または配線の抵抗の大きさについて、改善の余地がある。   Here, the liquid crystal display panel is required to reduce the thickness of the device, reduce the man-hours during manufacture, and the like, as in Patent Document 1, a layer in which a pixel electrode is formed and a data line (signal line). Without providing an insulating layer between the formed layers, by making it electrically the same layer, the insulating layer can be further reduced, and the device can be made thinner and the number of man-hours during manufacturing can be reduced. There is room for improvement. Specifically, there is room for improvement in the incidence of defects or the magnitude of wiring resistance.

本開示はかかる問題点に鑑みてなされたもので、その目的は、装置の薄型化や、製造時の工数の削減することができ、さらに性能をより高くすることができる液晶表示パネル、電子機器及び画素基板製造方法を提供することにある。   The present disclosure has been made in view of such problems, and the object thereof is to reduce the thickness of the device, reduce the number of manufacturing steps, and further improve the performance of the liquid crystal display panel and the electronic device And a pixel substrate manufacturing method.

本開示による液晶表示パネルは、画素基板と、前記画素基板に対向配置された対向基板と、前記画素基板と前記対向基板との間に配置される液晶層と、を備える液晶表示パネルであって、前記画素基板は、基板と、前記基板に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体が形成された配線層と、前記配線層に積層され、画素電極を含む第２導電体が形成された画素電極層と、を有し、前記画素電極層は、前記第２導電体が前記配線と重なる全領域と、前記画素電極を形成する領域に形成されている。   A liquid crystal display panel according to the present disclosure is a liquid crystal display panel including a pixel substrate, a counter substrate disposed opposite to the pixel substrate, and a liquid crystal layer disposed between the pixel substrate and the counter substrate. The pixel substrate includes a substrate, a wiring layer on which a first conductor including a wiring that is one of a scanning line or a signal line laminated directly or via an insulating layer is formed, and the wiring layer And a pixel electrode layer on which a second conductor including a pixel electrode is formed. The pixel electrode layer forms the pixel electrode and an entire region where the second conductor overlaps the wiring. Formed in the region.

本開示の電子機器は、上記液晶表示パネルを備えるものである。   An electronic device according to the present disclosure includes the liquid crystal display panel.

本開示による画素基板製造方法は、走査線及び信号線と画素電極とが形成された画素基板製造方法であって、基板に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体の配線層を形成するステップと、前記配線層が形成された前記基板の表面の全面に第２導電体を形成するステップと、前記第２導電体の表面に前記配線と重なる全領域と、前記画素電極を形成する領域の両方を覆うレジストを形成するステップと、前記レジストを形成した前記基板を、前記第１導電体と前記第２導電体の両方を溶かすエッチング溶液で前記レジストが形成されていない領域の前記第１導電体と前記第２導電体を除去するステップと、を含む。   A pixel substrate manufacturing method according to the present disclosure is a pixel substrate manufacturing method in which a scanning line, a signal line, and a pixel electrode are formed, and is one of the scanning line or the signal line stacked on the substrate directly or via an insulating layer. Forming a wiring layer of a first conductor including a certain wiring; forming a second conductor on the entire surface of the substrate on which the wiring layer is formed; and the surface of the second conductor on the surface of the second conductor. Forming a resist covering both the entire region overlapping with the wiring and the region for forming the pixel electrode; and etching the substrate on which the resist is formed to dissolve both the first conductor and the second conductor. Removing the first conductor and the second conductor in a region where the resist is not formed with a solution.

本開示によれば、装置の薄型化や、製造時の工数の削減することができ、さらに性能をより高くすることができる液晶表示パネル、電子機器及び画素基板製造方法を提供することができる。   According to the present disclosure, it is possible to provide a liquid crystal display panel, an electronic device, and a pixel substrate manufacturing method that can reduce the thickness of the device, reduce man-hours during manufacturing, and further improve performance.

図１は、本実施形態に係る液晶表示パネルの構成の一例を表す説明図である。FIG. 1 is an explanatory diagram illustrating an example of the configuration of the liquid crystal display panel according to the present embodiment. 図２は、図１の液晶表示パネルのシステム構成例を表すブロック図である。FIG. 2 is a block diagram illustrating a system configuration example of the liquid crystal display panel of FIG. 図３は、画素を駆動する駆動回路の一例を示す回路図である。FIG. 3 is a circuit diagram illustrating an example of a drive circuit for driving a pixel. 図４は、液晶表示パネルの構成例を示す断面図である。FIG. 4 is a cross-sectional view illustrating a configuration example of a liquid crystal display panel. 図５は、表示領域のサブ画素の構成を示す透視平面図である。FIG. 5 is a perspective plan view showing the configuration of the sub-pixels in the display area. 図６は、信号線と画素電極の配置の一例を示す説明図である。FIG. 6 is an explanatory diagram showing an example of the arrangement of signal lines and pixel electrodes. 図７は、画素基板の構成例を示すＡ−Ａ線断面図である。FIG. 7 is a cross-sectional view taken along line AA showing a configuration example of the pixel substrate. 図８は、画素基板の構成例を示すＢ−Ｂ線断面図である。FIG. 8 is a cross-sectional view taken along the line BB showing a configuration example of the pixel substrate. 図９は、画素基板製造方法の一例を示すフロー図である。FIG. 9 is a flowchart showing an example of the pixel substrate manufacturing method. 図１０は、画素基板製造方法の一例を説明するための説明図である。FIG. 10 is an explanatory diagram for explaining an example of the pixel substrate manufacturing method. 図１１は、本実施形態に係る液晶表示パネルを適用する電子機器の一例を示す図である。FIG. 11 is a diagram illustrating an example of an electronic apparatus to which the liquid crystal display panel according to this embodiment is applied.

本開示を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、説明は以下の順序で行う。
１．本実施形態（液晶表示パネル）
液晶表示パネルの構成
画素基板製造方法
２．適用例（電子機器）
上記実施形態に係る液晶表示パネルが電子機器に適用されている例
３．本開示の構成 A mode (embodiment) for carrying out the present disclosure will be described in detail with reference to the drawings. The present disclosure is not limited by the contents described in the following embodiments. The constituent elements described below include those that can be easily assumed by those skilled in the art and those that are substantially the same. Furthermore, the constituent elements described below can be appropriately combined. The description will be given in the following order.
1. This embodiment (liquid crystal display panel)
1. Configuration of liquid crystal display panel Pixel substrate manufacturing method Application example (electronic equipment)
2. An example in which the liquid crystal display panel according to the embodiment is applied to an electronic device. Composition of this disclosure

＜１．実施形態（液晶表示パネル）＞
図１は、本実施形態に係る液晶表示パネルの構成の一例を表す説明図である。図２は、図１の液晶表示パネルのシステム構成例を表すブロック図である。図１は模式的に表したものであり、実際の寸法、形状と同一とは限らない。なお、表示装置１が本開示の「液晶表示パネル」の一具体例に相当する。 <1. Embodiment (Liquid Crystal Display Panel)>
FIG. 1 is an explanatory diagram illustrating an example of the configuration of the liquid crystal display panel according to the present embodiment. FIG. 2 is a block diagram illustrating a system configuration example of the liquid crystal display panel of FIG. FIG. 1 is a schematic representation and is not necessarily the same as the actual size and shape. The display device 1 corresponds to a specific example of a “liquid crystal display panel” of the present disclosure.

表示装置１は、透過型または半透過型の表示装置であり、液晶表示パネル２と、ドライバＩＣ３と、バックライト６と、を備えている。表示装置１は、バックライト６を備えない、反射型の表示装置であってもよい。図示しないフレキシブルプリント基板（ＦＰＣ（Flexible Printed Circuits））は、ドライバＩＣ３への外部信号またはドライバＩＣ３を駆動する駆動電力を伝送する。液晶表示パネル２は、透明絶縁基板、例えばガラス基板１１と、ガラス基板１１の表面にあり、液晶セルを含む画素がマトリクス状（行列状）に多数配置されてなる表示エリア部２１と、水平ドライバ（水平駆動回路）２３と、垂直ドライバ（垂直駆動回路）２２Ａ、２２Ｂと、を備えている。垂直ドライバ（垂直駆動回路）２２Ａ、２２Ｂは、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂとして、表示エリア部２１を挟むように配置されている。ガラス基板１１は、能動素子（例えば、トランジスタ）を含む多数の画素回路がマトリクス状に配置形成される第１基板と、この第１の基板と所定の間隙をもって対向して配置される第２基板とを含む。そして、ガラス基板１１は、第１基板、第２基板の間に液晶が封入される液晶層を有する。   The display device 1 is a transmissive or transflective display device, and includes a liquid crystal display panel 2, a driver IC 3, and a backlight 6. The display device 1 may be a reflective display device that does not include the backlight 6. A flexible printed circuit board (FPC (Flexible Printed Circuits)) (not shown) transmits an external signal to the driver IC 3 or driving power for driving the driver IC 3. The liquid crystal display panel 2 includes a transparent insulating substrate, for example, a glass substrate 11, a display area unit 21 on the surface of the glass substrate 11, in which a large number of pixels including liquid crystal cells are arranged in a matrix (matrix), and a horizontal driver (Horizontal drive circuit) 23 and vertical drivers (vertical drive circuits) 22A and 22B. The vertical drivers (vertical drive circuits) 22A and 22B are arranged so as to sandwich the display area portion 21 as the first vertical driver 22A and the second vertical driver 22B. The glass substrate 11 includes a first substrate on which a large number of pixel circuits including active elements (for example, transistors) are arranged and formed in a matrix, and a second substrate arranged to face the first substrate with a predetermined gap. Including. The glass substrate 11 has a liquid crystal layer in which liquid crystal is sealed between the first substrate and the second substrate.

液晶表示パネル２の額縁１１ｇｒ、１１ｇｌは、ガラス基板１１の表面にあり、液晶セルを含む画素がマトリクス状（行列状）に多数配置されてなる表示エリア部２１がない、非表示領域である。垂直ドライバ２２Ａ、２２Ｂは、額縁１１ｇｒ、１１ｇｌに配置されている。   The picture frames 11gr and 11gl of the liquid crystal display panel 2 are non-display areas on the surface of the glass substrate 11 and without the display area portion 21 in which a large number of pixels including liquid crystal cells are arranged in a matrix (matrix). The vertical drivers 22A and 22B are arranged on the frames 11gr and 11gl.

バックライト６は、液晶表示パネル２の裏面側（画像を表示する面とは反対側の面）に配置されている。バックライト６は、液晶表示パネル２に向けて光を照射し、表示エリア部２１の全面に光を入射させる。バックライト６は、例えば光源と、光源から出力された光を導いて、液晶表示パネル２の裏面に向けて出射させる導光板と、を含む。   The backlight 6 is disposed on the back side of the liquid crystal display panel 2 (the surface on the side opposite to the surface on which images are displayed). The backlight 6 irradiates the liquid crystal display panel 2 with light and makes the light incident on the entire surface of the display area 21. The backlight 6 includes, for example, a light source and a light guide plate that guides light output from the light source and emits the light toward the back surface of the liquid crystal display panel 2.

（表示装置のシステム構成例）
液晶表示パネル２は、ガラス基板１１上に、表示エリア部２１と、インターフェース（Ｉ／Ｆ）及びタイミングジェネレータの機能を備えるドライバＩＣ３と、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂ及び水平ドライバ２３とを備えている。 (Example of system configuration of display device)
The liquid crystal display panel 2 includes a display area unit 21, a driver IC 3 having functions of an interface (I / F) and a timing generator, a first vertical driver 22A, a second vertical driver 22B, and a horizontal driver 23 on a glass substrate 11. And.

表示エリア部２１は、液晶層を含む画素Ｖｐｉｘが、表示上の１画素を構成するユニットがｍ行×ｎ列に配置されたマトリクス（行列状）構造を有している。なお、この明細書において、行とは、一方向に配列されるｎ個の画素Ｖｐｉｘを有する画素行をいう。また、列とは、行が配列される方向と直交する方向に配列されるｍ個の画素Ｖｐｉｘを有する画素列をいう。そして、ｍとｎとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。表示エリア部２１は、画素Ｖｐｉｘのｍ行ｎ列の配列に対して行毎に走査線２４_１、２４_２、２４_３・・・２４_ｍが配線され、列毎に信号線２５_１、２５_２、２５_３・・・２５_ｎが配線されている。以後、本実施形態においては、走査線２４_１、２４_２、２４_３・・・２４_ｍを代表して走査線２４または走査線２４_ｍのように表記し、信号線２５_１、２５_２、２５_３・・・２５_ｎを代表して信号線２５または信号線２５_ｎのように表記する。また、本実施形態においては、走査線２４_１、２４_２、２４_３・・・２４_ｍを代表して走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３・・・のように表記し、信号線２５_１、２５_２、２５_３・・・２５_ｎを代表して信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３・・・のように表記する。表示エリア部２１は、正面に直交する方向から見た場合、走査線２４と信号線２５がカラーフィルタのブラックマトリクスと重なる領域に配置されている。また、表示エリア部２１は、ブラックマトリクスが配置されていない領域が開口部となる。 The display area unit 21 has a matrix (matrix) structure in which pixels Vpix including a liquid crystal layer are arranged in m rows × n columns of units constituting one pixel on the display. In this specification, a row means a pixel row having n pixels Vpix arranged in one direction. A column refers to a pixel column having m pixels Vpix arranged in a direction orthogonal to the direction in which rows are arranged. The values of m and n are determined according to the vertical display resolution and the horizontal display resolution. In the display area section 21, scanning lines 24 ₁ , 24 ₂ , 24 ₃ ... 24 _m are wired for each row with respect to an array of m rows and n columns of pixels Vpix, and signal lines 25 ₁ , 25 ₂ are provided for each column. , 25 ₃ ... 25 _n are wired. Hereinafter, in this embodiment, the scanning lines 24 ₁ , 24 ₂ , 24 ₃ ... 24 _m are represented as scanning lines 24 or scanning lines 24 _m , and signal lines 25 ₁ , 25 ₂ , 25 are represented. ₃ ... 25 _n is represented as a signal line 25 or a signal line 25 _n . In the present embodiment, the scanning lines _{24 1, 24 2, 24 3} ··· 24 m and on behalf expressed as scanning lines _{24 m + 1, 24 m +} 2, 24 m + 3 ···, the signal lines 25 ₁ , 25 ₂ , 25 ₃ ... 25 _n are represented as signal lines 25 _{n + 1} , 25 _{n + 2} , 25 _{n + 3} . The display area 21 is arranged in a region where the scanning lines 24 and the signal lines 25 overlap with the black matrix of the color filter when viewed from the direction orthogonal to the front. In addition, the display area portion 21 has an opening in a region where no black matrix is arranged.

液晶表示パネル２には、外部から外部信号である、マスタークロック、水平同期信号及び垂直同期信号が入力され、ドライバＩＣ３に与えられる。ドライバＩＣ３は、外部電源の電圧振幅のマスタークロック、水平同期信号及び垂直同期信号を、液晶の駆動に必要な内部電源の電圧振幅にレベル変換（昇圧）し、マスタークロック、水平同期信号及び垂直同期信号を生成する。ドライバＩＣ３は、生成したマスタークロック、水平同期信号及び垂直同期信号をそれぞれ第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂ及び水平ドライバ２３に与える。ドライバＩＣ３は、画素Ｖｐｉｘ毎の画素電極に対して各画素共通に与えるコモン電位（対向電極電位）Ｖｃｏｍを生成して表示エリア部２１に与える。   The liquid crystal display panel 2 is supplied with a master clock, a horizontal synchronizing signal, and a vertical synchronizing signal, which are external signals from the outside, and are supplied to the driver IC 3. The driver IC 3 converts (boosts) the level of the master clock, the horizontal synchronization signal, and the vertical synchronization signal of the voltage amplitude of the external power source into the voltage amplitude of the internal power source necessary for driving the liquid crystal, and the master clock, the horizontal synchronization signal, and the vertical synchronization signal. Generate a signal. The driver IC 3 supplies the generated master clock, horizontal synchronization signal, and vertical synchronization signal to the first vertical driver 22A, the second vertical driver 22B, and the horizontal driver 23, respectively. The driver IC 3 generates a common potential (counter electrode potential) Vcom that is commonly applied to each pixel with respect to the pixel electrode for each pixel Vpix, and supplies the common potential to the display area unit 21.

第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、後述するシフトレジスタを含み、さらにラッチ回路等を含む。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、ラッチ回路が、垂直クロックパルスに同期してドライバＩＣ３から出力される表示データを１水平期間で順次サンプリングしラッチする。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、ラッチ回路においてラッチされた１ライン分のデジタルデータを垂直走査パルスとして順に出力し、表示エリア部２１の走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３・・・に与えることによって画素Ｖｐｉｘを行単位で順次選択する。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３・・・の延在方向に走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３・・・を挟むように配置されている。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、例えば、走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３・・・の表示エリア部２１の上寄り、垂直走査上方向から、表示エリア部２１の下寄り、垂直走査下方向へ順にデジタルデータを出力する。また、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３・・・の表示エリア部２１の下寄り、垂直走査下方向から、表示エリア部２１の上寄り、垂直走査上方向へ順にデジタルデータを出力することもできる。 The first vertical driver 22A and the second vertical driver 22B include a shift register described later, and further include a latch circuit and the like. In the first vertical driver 22A and the second vertical driver 22B, the latch circuit sequentially samples and latches display data output from the driver IC 3 in one horizontal period in synchronization with the vertical clock pulse. The first vertical driver 22A and the second vertical driver 22B sequentially output the digital data for one line latched in the latch circuit as vertical scanning pulses, and scan lines 24 _{m + 1} , 24 _{m + 2} , 24 _{m + 3.} ... Sequentially select pixels Vpix in units of rows. The first vertical driver 22A and the second vertical driver 22B are arranged so as to sandwich the scanning lines 24 _{m + 1} , 24 _{m + 2} , 24 _{m + 3} ... In the extending direction of the scanning lines 24 _{m + 1} , 24 _{m + 2} , 24 _{m + 3.} ing. For example, the first vertical driver 22A and the second vertical driver 22B are located above the display area 21 of the scanning lines 24 _{m + 1} , 24 _{m + 2} , 24 _{m + 3.} The digital data is output in order in the vertical scanning downward direction. Further, the first vertical driver 22A and the second vertical driver 22B are located below the display area 21 of the scanning lines 24 _{m + 1} , 24 _{m + 2} , 24 _{m + 3.} The digital data can also be output in order in the vertical scanning upward direction.

水平ドライバ２３には、例えば６ビットのＲ（赤）、Ｇ（緑）、Ｂ（青）のデジタル映像データＶｓｉｇが与えられる。水平ドライバ２３は、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂによる垂直走査によって選択された行の各画素Ｖｐｉｘに対して、画素毎に、もしくは複数画素毎に、あるいは全画素一斉に、信号線２５を介して表示データを書き込む。   For example, 6-bit R (red), G (green), and B (blue) digital video data Vsig is supplied to the horizontal driver 23. For each pixel Vpix in the row selected by the vertical scanning by the first vertical driver 22A and the second vertical driver 22B, the horizontal driver 23 is a signal line for each pixel, for every plurality of pixels, or for all the pixels at once. The display data is written via 25.

（液晶表示パネルの駆動方式）
図３は、画素を駆動する駆動回路の一例を示す回路図である。表示エリア部２１には、図３に示す各画素Ｖｐｉｘの薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）Ｔｒに表示データとして画素信号を供給する信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３、各薄膜トランジスタＴｒを駆動する走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３等の配線が形成されている。このように、信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３は、上述したガラス基板１１の表面と平行な平面に延在し、画素Ｖｐｉｘに画像を表示するための画素信号を供給する。画素Ｖｐｉｘは、薄膜トランジスタＴｒ及び液晶素子ＬＣを備えている。薄膜トランジスタＴｒは、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴで構成されている。薄膜トランジスタＴｒのソース及びドレインのうち一方は信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３に接続され、ゲートは走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３に接続され、ソース及びドレインのうち他方は液晶素子ＬＣの一端に接続されている。液晶素子ＬＣは、一端が薄膜トランジスタＴｒに接続され、他端が共通電極ＣＯＭＬのコモン電位Ｖｃｏｍに接続されている。 (Liquid crystal display panel drive method)
FIG. 3 is a circuit diagram illustrating an example of a drive circuit for driving a pixel. In the display area unit 21, signal lines 25 _{n + 1} , 25 _{n + 2} , 25 _{n + 3} for supplying pixel signals as display data to the thin film transistors (TFT) of each pixel Vpix shown in FIG. 3 and the thin film transistors Tr are driven. Wiring lines such as scanning lines 24 _{m + 1} , 24 _{m + 2} , 24 _{m + 3} are formed. As described above, the signal lines 25 _{n + 1} , 25 _{n + 2} , and 25 _{n + 3} extend in a plane parallel to the surface of the glass substrate 11 described above, and supply pixel signals for displaying an image to the pixels Vpix. The pixel Vpix includes a thin film transistor Tr and a liquid crystal element LC. In this example, the thin film transistor Tr is composed of an n-channel MOS (Metal Oxide Semiconductor) TFT. One of the source and drain of the thin film transistor Tr is connected to the signal lines 25 _{n + 1} , 25 _{n + 2} and 25 _{n + 3} , the gate is connected to the scanning lines 24 _{m + 1} , 24 _{m + 2} and 24 _{m + 3} , and the other of the source and drain is the liquid crystal element LC. It is connected to one end. The liquid crystal element LC has one end connected to the thin film transistor Tr and the other end connected to the common potential Vcom of the common electrode COML.

画素Ｖｐｉｘは、走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３により、表示エリア部２１の同じ行に属する他の画素Ｖｐｉｘと互いに接続されている。走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３のうち奇数の走査線２４_ｍ＋１、２４_ｍ＋３は、第１垂直ドライバ２２Ａと接続され、第１垂直ドライバ２２Ａから後述する走査信号の垂直走査パルスＶｇａｔｅが供給される。走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３のうち偶数の走査線２４_ｍ＋２、２４_ｍ＋４は、第２垂直ドライバ２２Ｂと接続され、第２垂直ドライバ２２Ｂから、後述する走査信号の垂直走査パルスＶｇａｔｅが供給される。このように、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査方向の走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３に交互に垂直走査パルスＶｇａｔｅを印加する。また、画素Ｖｐｉｘは、信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３により、表示エリア部２１の同じ列に属する他の画素Ｖｐｉｘと互いに接続されている。信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３は、水平ドライバ２３と接続され、水平ドライバ２３より画素信号が供給される。共通電極ＣＯＭＬのコモン電位Ｖｃｏｍは、不図示の駆動電極ドライバと接続され、駆動電極ドライバより電圧が供給される。さらに、画素Ｖｐｉｘは、共通電極ＣＯＭＬのコモン電位Ｖｃｏｍにより、表示エリア部２１の同じ列に属する他の画素Ｖｐｉｘと互いに接続されている。 The pixel Vpix is connected to other pixels Vpix belonging to the same row of the display area unit 21 by scanning lines 24 _{m + 1} , 24 _{m + 2} and 24 _{m + 3} . Of the scanning lines 24 _{m + 1} , 24 _{m + 2} and 24 _{m + 3} , the odd scanning lines 24 _{m + 1} and 24 _{m + 3} are connected to the first vertical driver 22A, and a vertical scanning pulse Vgate of a scanning signal described later is supplied from the first vertical driver 22A. The Of the scanning lines 24 _{m + 1} , 24 _{m + 2} and 24 _{m + 3} , the even scanning lines 24 _{m + 2} and 24 _{m + 4} are connected to the second vertical driver 22B, and a vertical scanning pulse Vgate of a scanning signal to be described later is supplied from the second vertical driver 22B. Is done. As described above, the first vertical driver 22A and the second vertical driver 22B alternately apply the vertical scanning pulse Vgate to the scanning lines 24 _{m + 1} , 24 _{m + 2} , and 24 _{m + 3} in the scanning direction. The pixel Vpix is connected to other pixels Vpix belonging to the same column of the display area unit 21 by signal lines 25 _{n + 1} , 25 _{n + 2} , and 25 _{n + 3} . The signal lines 25 _{n + 1} , 25 _{n + 2} , 25 _{n + 3} are connected to the horizontal driver 23, and pixel signals are supplied from the horizontal driver 23. The common potential Vcom of the common electrode COML is connected to a drive electrode driver (not shown), and a voltage is supplied from the drive electrode driver. Further, the pixel Vpix is connected to another pixel Vpix belonging to the same column of the display area unit 21 by the common potential Vcom of the common electrode COML.

図１及び図２に示す第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、垂直走査パルスＶｇａｔｅを、図３に示す走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３を介して、画素Ｖｐｉｘの薄膜トランジスタＴｒのゲートに印加することにより、表示エリア部２１にマトリクス状に形成されている画素Ｖｐｉｘのうちの１行（１水平ライン）を表示駆動の対象として順次選択する。図１及び図２に示す水平ドライバ２３は、画素信号を、図３に示す信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３を介して、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂにより順次選択される１水平ラインを含む各画素Ｖｐｉｘにそれぞれ供給する。そして、これらの画素Ｖｐｉｘでは、供給される画素信号に応じて、１水平ラインの表示が行われるようになっている。 The first vertical driver 22A and the second vertical driver 22B shown in FIGS. 1 and 2 send the vertical scanning pulse Vgate to the thin film transistor Tr of the pixel Vpix via the scanning lines 24 _{m + 1} , 24 _{m + 2} , and 24 _{m + 3} shown in FIG. By applying to the gate, one row (one horizontal line) of the pixels Vpix formed in a matrix in the display area 21 is sequentially selected as a display driving target. The horizontal driver 23 shown in FIGS. 1 and 2 sequentially selects pixel signals by the first vertical driver 22A and the second vertical driver 22B via the signal lines 25 _{n + 1} , 25 _{n + 2} and 25 _{n + 3 shown} in FIG. Each pixel Vpix including one horizontal line is supplied. In these pixels Vpix, display of one horizontal line is performed in accordance with the supplied pixel signal.

上述したように、表示装置１は、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂが走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３を順次走査するように駆動することにより、１水平ラインが順次選択される。また、表示装置１は、１水平ラインに属する画素Ｖｐｉｘに対して、水平ドライバ２３が画素信号を供給することにより、１水平ラインずつ表示が行われる。この表示動作を行う際、駆動電極ドライバは、その１水平ラインに対応する共通電極ＣＯＭＬのコモン電位Ｖｃｏｍを印加するようになっている。 As described above, in the display device 1, one horizontal line is sequentially selected by driving the first vertical driver 22 _{</ b > A} and the second vertical driver 22 _{</ b >} B so that the scanning lines 24 _{m + 1} , 24 _{m + 2} , and 24 _{m + 3} are sequentially scanned. The In the display device 1, the horizontal driver 23 supplies a pixel signal to the pixels Vpix belonging to one horizontal line, so that display is performed for each horizontal line. When performing this display operation, the drive electrode driver applies the common potential Vcom of the common electrode COML corresponding to the one horizontal line.

表示装置１は、液晶素子ＬＣに同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化する可能性がある。表示装置１は、液晶の比抵抗（物質固有の抵抗値）等の劣化を防ぐため、駆動信号のコモン電位Ｖｃｏｍを基準として映像信号の極性を所定の周期で反転させる駆動方式が採られる。この液晶表示パネルの駆動方式として、カラム反転、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。表示装置１は、上記の各駆動方式のいずれを採用することも可能である。   In the display device 1, there is a possibility that the specific resistance (resistance value specific to the substance) of the liquid crystal and the like deteriorate due to the continuous application of the DC voltage of the same polarity to the liquid crystal element LC. The display device 1 employs a driving method in which the polarity of the video signal is inverted at a predetermined period with reference to the common potential Vcom of the driving signal in order to prevent deterioration of the specific resistance (substance specific to the substance) of the liquid crystal. As driving methods for this liquid crystal display panel, driving methods such as column inversion, line inversion, dot inversion, and frame inversion are known. The display device 1 can employ any of the above driving methods.

次に、表示エリア部２１の構成を詳細に説明する。図４は、液晶表示パネルの構成例を示す断面図である。液晶表示パネル２は、図４に示すように、第１基板（上側基板）５０と、この第１基板５０の表面に垂直な方向に対向して配置された第２基板（下側基板）５２と、第１基板５０と第２基板５２との間に挿設された液晶層５４とを備えている。なお、第１基板５０は、液晶層５４とは反対側の面に、バックライト６が配置されている。   Next, the configuration of the display area unit 21 will be described in detail. FIG. 4 is a cross-sectional view illustrating a configuration example of a liquid crystal display panel. As shown in FIG. 4, the liquid crystal display panel 2 includes a first substrate (upper substrate) 50 and a second substrate (lower substrate) 52 disposed to face the surface of the first substrate 50 in a direction perpendicular to the first substrate 50. And a liquid crystal layer 54 inserted between the first substrate 50 and the second substrate 52. The first substrate 50 is provided with the backlight 6 on the surface opposite to the liquid crystal layer 54.

液晶層５４は、電界の状態に応じてそこを通過する光を変調するものであり、ＦＦＳ（フリンジフィールドスイッチング）またはＩＰＳ（インプレーンスイッチング）等の横電界モードの液晶５９を用いた液晶表示デバイスが用いられる。液晶５９は、液晶層５４に多数分散されている。   The liquid crystal layer 54 modulates light passing therethrough according to the state of the electric field, and a liquid crystal display device using a liquid crystal 59 in a transverse electric field mode such as FFS (fringe field switching) or IPS (in-plane switching). Is used. A large number of liquid crystals 59 are dispersed in the liquid crystal layer 54.

第１基板５０は、画素基板６０と、画素基板６０の液晶層５４側に積層された第１配向膜６２と、画素基板６０の液晶層５４とは反対側に積層された第１偏光板６３と、を有する。画素基板６０については後述する。第１配向膜６２は、液晶層５４内の液晶分子を所定の方向に配向させるものであり、液晶層５４と直接に接している。   The first substrate 50 includes a pixel substrate 60, a first alignment film 62 stacked on the liquid crystal layer 54 side of the pixel substrate 60, and a first polarizing plate 63 stacked on the opposite side of the pixel substrate 60 from the liquid crystal layer 54. And having. The pixel substrate 60 will be described later. The first alignment film 62 aligns the liquid crystal molecules in the liquid crystal layer 54 in a predetermined direction, and is in direct contact with the liquid crystal layer 54.

第２基板５２は、ガラス基板６４と、このガラス基板６４の液晶層５４側に形成されたカラーフィルタ６６と、カラーフィルタ６６の液晶層５４側に形成された第２配向膜６７と、ガラス基板６４の液晶層５４側とは反対側に形成された位相差板６８と、位相差板６８のガラス基板６４側とは反対側に形成された第２偏光板６９と、を含む。カラーフィルタ６６は、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域を含む。カラーフィルタ６６は、図３に示す開口部７６ｂに例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域を周期的に配列して、図３に示す各画素ＶｐｉｘにＲ、Ｇ、Ｂの３色の色領域が１組として画素Ｐｉｘとして対応付けられている。カラーフィルタ６６は、画素基板６０と垂直な方向において、液晶層５４と対向する。なお、カラーフィルタ６６は、異なる色に着色されていれば、他の色の組み合わせであってもよい。一般に、カラーフィルタ６６は、緑（Ｇ）の色領域の輝度が、赤（Ｒ）の色領域及び青（Ｂ）の色領域の輝度よりも高い。なお、カラーフィルタ６６は、図３に示すブラックマトリクス７６ａが画素Ｖｐｉｘの外周を覆うように形成されていてもよい。このブラックマトリクス７６ａは、二次元配置された画素Ｖｐｉｘと画素Ｖｐｉｘとの境界に配置されることで、格子形状となる。そして、ブラックマトリクス７６ａは、光の吸収率が高い材料で形成される。   The second substrate 52 includes a glass substrate 64, a color filter 66 formed on the liquid crystal layer 54 side of the glass substrate 64, a second alignment film 67 formed on the liquid crystal layer 54 side of the color filter 66, and a glass substrate. 64 includes a phase difference plate 68 formed on the opposite side of the liquid crystal layer 54 side of the liquid crystal layer 54 and a second polarizing plate 69 formed on the side of the phase difference plate 68 opposite to the glass substrate 64 side. The color filter 66 includes, for example, a color region colored in three colors of red (R), green (G), and blue (B). The color filter 66 periodically arranges, for example, color regions colored in three colors of red (R), green (G), and blue (B) in the opening 76b shown in FIG. A set of three color regions of R, G, and B is associated with the pixel Vpix as a pixel Pix. The color filter 66 faces the liquid crystal layer 54 in a direction perpendicular to the pixel substrate 60. The color filter 66 may be a combination of other colors as long as it is colored in a different color. In general, in the color filter 66, the luminance of the green (G) color region is higher than the luminance of the red (R) color region and the blue (B) color region. The color filter 66 may be formed so that the black matrix 76a shown in FIG. 3 covers the outer periphery of the pixel Vpix. The black matrix 76a has a lattice shape by being arranged at the boundary between the two-dimensionally arranged pixels Vpix and the pixels Vpix. The black matrix 76a is formed of a material having a high light absorption rate.

第２配向膜６７は、第１配向膜６２と同様に、液晶層５４内の液晶分子を所定の方向に配向させるものであり、液晶層５４と直接に接している。位相差板６８は、第１偏光板６３及び第２偏光板６９に生じる偏光板起因の視野角を補償する機能を有する。第２偏光板６９は、偏光板吸収軸と平行な直線偏光成分を吸収し、直交する偏光成分を透過する機能を有している。第２偏光板６９は、液晶のＯＮ／ＯＦＦ状態に依存して光を透過／遮断する機能を有している。   Similar to the first alignment film 62, the second alignment film 67 aligns the liquid crystal molecules in the liquid crystal layer 54 in a predetermined direction, and is in direct contact with the liquid crystal layer 54. The phase difference plate 68 has a function of compensating for the viewing angle caused by the polarizing plate generated in the first polarizing plate 63 and the second polarizing plate 69. The second polarizing plate 69 has a function of absorbing linearly polarized light components parallel to the polarizing plate absorption axis and transmitting orthogonally polarized light components. The second polarizing plate 69 has a function of transmitting / blocking light depending on the ON / OFF state of the liquid crystal.

次に、図５から図８を用いて、画素基板６０について説明する。図５は、表示領域のサブ画素の構成を示す透視平面図である。図６は、信号線と画素電極の配置の一例を示す説明図である。図７は、画素基板の構成例を示すＡ−Ａ線断面図である。図８は、画素基板の構成例を示すＢ−Ｂ線断面図である。   Next, the pixel substrate 60 will be described with reference to FIGS. FIG. 5 is a perspective plan view showing the configuration of the sub-pixels in the display area. FIG. 6 is an explanatory diagram showing an example of the arrangement of signal lines and pixel electrodes. FIG. 7 is a cross-sectional view taken along line AA showing a configuration example of the pixel substrate. FIG. 8 is a cross-sectional view taken along the line BB showing a configuration example of the pixel substrate.

図５及び図６に示すように、画素Ｖｐｉｘは、走査線２４と、走査線２４と交差する方向に延在する配線である信号線２５と、走査線２４と信号線２５の交差部近傍に配置される薄膜トランジスタＴｒと、画素Ｖｐｉｘ毎に配置された画素電極７２と、画素電極７２に対向して配置された共通電極ＣＯＭＬと、を備えている。   As shown in FIGS. 5 and 6, the pixel Vpix is located in the vicinity of the scanning line 24, the signal line 25 that extends in the direction intersecting the scanning line 24, and the intersection of the scanning line 24 and the signal line 25. It includes a thin film transistor Tr, a pixel electrode 72 disposed for each pixel Vpix, and a common electrode COML disposed to face the pixel electrode 72.

走査線（金属配線）２４には、薄膜トランジスタＴｒのゲートとして機能するゲート電極２４ａが形成されている。走査線２４とゲート電極２４ａは、アルミニウムやモリブデン等の不透明な金属膜、例えば、モリブデン−アルミニウム−モリブデン（Ｍｏ−Ａｌ−Ｍｏ）の積層体、つまり、モリブデンとアルミニウムとモリブデンとが積層された金属膜により形成されている。信号線２５には、薄膜トランジスタＴｒのソースとして機能するソース電極２５ａが形成されている。ソース電極２５ａに近接して薄膜トランジスタＴｒのドレインとして機能するドレイン電極２５ｂが形成されている。信号線２５とソース電極２５ａとドレイン電極２５ｂは、アルミニウムやモリブデン等の不透明な金属膜、例えば、モリブデン−アルミニウム−モリブデン（Ｍｏ−Ａｌ−Ｍｏ）の積層体により形成されている。   A gate electrode 24 a that functions as a gate of the thin film transistor Tr is formed on the scanning line (metal wiring) 24. The scanning line 24 and the gate electrode 24a are opaque metal films such as aluminum and molybdenum, for example, a laminated body of molybdenum-aluminum-molybdenum (Mo-Al-Mo), that is, a metal in which molybdenum, aluminum, and molybdenum are laminated. It is formed by a film. A source electrode 25 a that functions as a source of the thin film transistor Tr is formed on the signal line 25. A drain electrode 25b that functions as a drain of the thin film transistor Tr is formed in the vicinity of the source electrode 25a. The signal line 25, the source electrode 25a, and the drain electrode 25b are formed of an opaque metal film such as aluminum or molybdenum, for example, a laminated body of molybdenum-aluminum-molybdenum (Mo-Al-Mo).

また、信号線２５は、図６に示すように、画素電極７２と画素電極７２との間に配置されている。また信号線２５と画素電極７２との間には、隙間７８が形成されており、離間している。また、隙間７８の一部には、信号線２５と接する膜残部８５がある。膜残部８５は、信号線２５と一体で形成された導電体であり、信号線２５の他の部分よりも画素電極７２に不規則に突出している。画素電極７２の一部には、膜残部８４がある。膜残部８５は、信号線２５と同じ導電体であり、画素電極７２と重なっている。膜残部８５と、膜残部８４とは、溝７８で分断されている。   Further, as shown in FIG. 6, the signal line 25 is disposed between the pixel electrode 72 and the pixel electrode 72. Further, a gap 78 is formed between the signal line 25 and the pixel electrode 72 and is separated. In addition, a part of the gap 78 has a remaining film portion 85 in contact with the signal line 25. The film remaining portion 85 is a conductor formed integrally with the signal line 25, and protrudes irregularly to the pixel electrode 72 from other portions of the signal line 25. A part of the pixel electrode 72 has a film residue 84. The film remaining portion 85 is the same conductor as the signal line 25 and overlaps the pixel electrode 72. The remaining film portion 85 and the remaining film portion 84 are divided by the groove 78.

次に、図７及び図８を用いて、画素基板６０の積層構造について説明する。画素基板６０は、透明基板７１に各種回路が形成されたＴＦＴ基板と、このＴＦＴ基板上にマトリクス状に配設された複数の画素電極７２と、ＴＦＴ基板及び画素電極７２の上に積層された共通電極ＣＯＭＬと、走査線２４と信号線２５とを絶縁し、画素電極７２と共通電極ＣＯＭＬとを絶縁する絶縁層７４と、を含む。画素電極７２及び共通電極ＣＯＭＬは、ＩＺＯ（Indium Zinc Oxide、酸化インジウム亜鉛）、ＩＴＯ（Indium Tin Oxide、酸化インジウム錫）等の透明導電材料（透明導電酸化物）で形成される透明電極である。   Next, a stacked structure of the pixel substrate 60 will be described with reference to FIGS. The pixel substrate 60 is laminated on the TFT substrate on which various circuits are formed on the transparent substrate 71, a plurality of pixel electrodes 72 arranged in a matrix on the TFT substrate, and the TFT substrate and the pixel electrode 72. The common electrode COML, and the insulating layer 74 which insulates the scanning line 24 and the signal line 25 and insulates the pixel electrode 72 and the common electrode COML are included. The pixel electrode 72 and the common electrode COML are transparent electrodes formed of a transparent conductive material (transparent conductive oxide) such as IZO (Indium Zinc Oxide) or ITO (Indium Tin Oxide).

ＴＦＴ基板は、透明基板７１に、上述した各画素Ｖｐｉｘの薄膜トランジスタが形成された半導体層９０、各画素電極７２に画素信号を供給する信号線２５、薄膜トランジスタを駆動する走査線２４等の配線が絶縁層７４を介して積層されている。   The TFT substrate is insulated from the transparent substrate 71, the semiconductor layer 90 on which the thin film transistor of each pixel Vpix is formed, the signal line 25 for supplying a pixel signal to each pixel electrode 72, the scanning line 24 for driving the thin film transistor, and the like. They are stacked via layer 74.

絶縁層７４は、走査線２４と半導体層９０との間の絶縁層（第１絶縁層）７４ａと、画素電極７２と共通電極ＣＯＭＬとの間の絶縁層（第２絶縁層）７４ｂと、が積層されている。より具体的には、絶縁層７４ａは、各部が透明基板７１または走査線２４と接する位置（層）に積層されている。絶縁層７４ｂは、各部が画素電極７２、補助電極８２、８６、半導体層９０または絶縁層７４ａの表面に接する位置（層）に積層されている。本実施形態の絶縁層７４ａ、７４ｂは、ＳｉＮｘ（窒化シリコン）、ＳｉＯ_２等の無機系絶縁材料で形成されている。また、絶縁層７４ａ、７４ｂは、ポリイミド樹脂などの有機系絶縁材料で形成してもよい。なお、絶縁層７４ａ、７４ｂの各層を形成する材料はこれに限定されない。また、絶縁層７４ａ、７４ｂは、同じ絶縁材料であってもよく、いずれかが異なる絶縁材料であってもよい。また、絶縁層７４ａ、７４ｂは、いずれも薄型の絶縁層とすることが好ましく、平坦化膜としての機能を備えないことが好ましい。これにより装置を薄型化、軽量化することができる。 The insulating layer 74 includes an insulating layer (first insulating layer) 74a between the scanning line 24 and the semiconductor layer 90, and an insulating layer (second insulating layer) 74b between the pixel electrode 72 and the common electrode COML. Are stacked. More specifically, the insulating layer 74 a is laminated at a position (layer) where each part is in contact with the transparent substrate 71 or the scanning line 24. The insulating layer 74b is laminated at a position (layer) where each part is in contact with the surface of the pixel electrode 72, the auxiliary electrodes 82 and 86, the semiconductor layer 90 or the insulating layer 74a. Insulating layer 74a, 74b of the present embodiment, SiNx (silicon nitride) and is formed with an inorganic insulating material such as SiO _2. The insulating layers 74a and 74b may be formed of an organic insulating material such as a polyimide resin. Note that the material forming each layer of the insulating layers 74a and 74b is not limited to this. The insulating layers 74a and 74b may be made of the same insulating material or may be made of different insulating materials. The insulating layers 74a and 74b are preferably thin insulating layers, and preferably have no function as a planarizing film. As a result, the apparatus can be reduced in thickness and weight.

走査線２４は、半導体層９０の一部と立体交差する部分に、薄膜トランジスタのゲートとして作用するゲート電極２４ａを有する。走査線２４は、ゲート電極２４と接続されている。信号線２５は、画素基板６０の表面と平行な平面に延在し、画素に画像を表示するための画素信号を供給する。半導体層９０は、例えば、低温ポリシリコン、アモルファスシリコンなどで形成されている。半導体層９０は、一部が信号線２５のソース電極２５ａと接し、他の一部が信号線２５と同一の層に形成されたドレイン電極２５ｂと接している。本実施形態の画素基板６０は、透明基板７１上に走査線２４、絶縁層７４ａ、半導体層９０、信号線２５、画素電極７２、絶縁層７４ｂ、共通電極ＣＯＭＬの順で積層されている。画素基板６０は、各画素Ｖｐｉｘに対応して共通電極ＣＯＭＬに開口が形成されており、共通電極ＣＯＭＬと画素電極７２との間に形成される電界のうち、共通電極ＣＯＭＬの開口からもれた電界（フリンジ電界）で液晶５９を駆動させる。   The scanning line 24 has a gate electrode 24 a that acts as a gate of a thin film transistor at a portion that three-dimensionally intersects with a part of the semiconductor layer 90. The scanning line 24 is connected to the gate electrode 24. The signal line 25 extends in a plane parallel to the surface of the pixel substrate 60 and supplies a pixel signal for displaying an image to the pixel. The semiconductor layer 90 is made of, for example, low-temperature polysilicon or amorphous silicon. A part of the semiconductor layer 90 is in contact with the source electrode 25 a of the signal line 25, and the other part is in contact with the drain electrode 25 b formed in the same layer as the signal line 25. The pixel substrate 60 of this embodiment is laminated on the transparent substrate 71 in the order of the scanning line 24, the insulating layer 74a, the semiconductor layer 90, the signal line 25, the pixel electrode 72, the insulating layer 74b, and the common electrode COML. In the pixel substrate 60, an opening is formed in the common electrode COML corresponding to each pixel Vpix, and the electric field formed between the common electrode COML and the pixel electrode 72 is out of the opening of the common electrode COML. The liquid crystal 59 is driven by an electric field (fringe field).

画素基板６０は、さらに、膜残部８４、８５と、補助電極８２、８６と、を有する。膜残部８４、８５は、信号線２５と同じ導電体（第１導電体）で形成されている。補助電極８２、８６は、画素電極７２と同じ導電体（第２導電体）で形成されている。膜残部８４、８５は、上述したように、また、図８に示すように、隙間７８を挟み込んで、配置されている。膜残部８４、８５は、信号線２５と同じ層に形成され、絶縁層７４ａと、画素電極７２と同じ第２導電体で形成された補助電極８２、８６と、に挟まれている。補助電極８２は、信号線２５、ソース電極２５ａ、ドレイン電極２５ｂ及び、信号線２５と連結した膜残部８５の全域と重なって配置されている。補助電極８６は、膜残部８４の全域と重なって配置されている。   The pixel substrate 60 further includes film remaining portions 84 and 85 and auxiliary electrodes 82 and 86. The remaining film portions 84 and 85 are formed of the same conductor (first conductor) as the signal line 25. The auxiliary electrodes 82 and 86 are formed of the same conductor (second conductor) as the pixel electrode 72. As described above, the film remaining portions 84 and 85 are arranged with the gap 78 interposed therebetween as shown in FIG. The remaining film portions 84 and 85 are formed in the same layer as the signal line 25, and are sandwiched between the insulating layer 74 a and the auxiliary electrodes 82 and 86 formed of the same second conductor as the pixel electrode 72. The auxiliary electrode 82 is disposed so as to overlap the entire area of the signal line 25, the source electrode 25 a, the drain electrode 25 b, and the remaining film portion 85 connected to the signal line 25. The auxiliary electrode 86 is disposed so as to overlap the entire area of the film remaining portion 84.

表示装置１は、以上のように画素基板６０の画素電極７２と信号線２５とを電気的に同じ層、つまり、画素電極７２を形成する層と、信号線２５を形成する層との間に絶縁体の層を設けずに積層させることで、画素基板６０の積層構造を簡単にすることができる。これにより、製造時の工程数を少なくすることができ、製造時のコストを低減することができる。また、積層構造を薄くすることができ、装置を薄型化、軽量化することができる。なお、信号線２５を形成する層には、信号線２５に加え、ソース電極２５ａ、ドレイン電極２５ｂ及び膜残部８４、８５を含む。   As described above, in the display device 1, the pixel electrode 72 and the signal line 25 of the pixel substrate 60 are electrically in the same layer, that is, between the layer that forms the pixel electrode 72 and the layer that forms the signal line 25. By stacking without providing an insulator layer, the stacked structure of the pixel substrate 60 can be simplified. Thereby, the number of processes at the time of manufacture can be reduced, and the cost at the time of manufacture can be reduced. Further, the laminated structure can be thinned, and the apparatus can be thinned and lightened. In addition to the signal line 25, the layer for forming the signal line 25 includes a source electrode 25 a, a drain electrode 25 b, and film remaining portions 84 and 85.

また、表示装置１は、信号線２５を形成する層の第１導電体、つまり、信号線２５、ソース電極２５ａ、ドレイン電極２５ｂ及び膜残部８４、８５の全域を覆うように、画素電極７２を形成する層の第２導電体、つまり、画素電極７２、補助電極８２、８６を設けている。つまり、表示装置１は、信号線２５を形成する層の第１導電体の全てに、画素電極７２を形成する層の第２導電体が積層されている。   In addition, the display device 1 includes the pixel electrode 72 so as to cover the first conductor of the layer forming the signal line 25, that is, the entire region of the signal line 25, the source electrode 25 a, the drain electrode 25 b, and the remaining film portions 84 and 85. A second conductor of the layer to be formed, that is, a pixel electrode 72 and auxiliary electrodes 82 and 86 are provided. That is, in the display device 1, the second conductor of the layer forming the pixel electrode 72 is laminated on all the first conductors of the layer forming the signal line 25.

これにより、表示装置１は、信号線２５、ソース電極２５ａ、ドレイン電極２５ｂが第１導電体と補助電極８２の積層構造となり、電極の断面をより太くすることができ、電極としての抵抗を小さくすることができる。また、表示装置１は、信号線２５を形成する層の第１導電体の全てに、画素電極７２を形成する層の第２導電体が積層されている構造とすることで、画素電極７２を形成する層の第２導電体を、信号線２５、ソース電極２５ａ、ドレイン電極２５ｂを含む全域と、画素電極７２の全域を含むパターンでパターニングすることができる。これにより、製造時に、信号線２５、ソース電極２５ａ、ドレイン電極２５ｂを含む全域及び画素電極７２の全域の以外の領域（意図しない領域）に、信号線２５を形成する層の第１導電体が残っている場合、第２導電体のパターニング時に、意図しない領域の第１導電体を除去することができる。具体的には、膜残部８４と膜残部８５とが繋がるように、第１導電体が残っていた場合でも、図６及び図８に示すよう膜残部８４と膜残部８５とを繋げる部分の第１導電体を除去することができ、膜残部８４と膜残部８５とを分離することができる。つまり隙間７８にある第１導電体の一部を除去することができ、画素電極７２と信号線２５が意図しない位置で導通することを抑制することができる。これにより、信号線（ソースドレイン電極）２５と画素電極７２との間でショートが発生することを抑制することができる。これにより、故障の発生の確率を低減することができ、製造時の歩留まりを向上させることができる。   Accordingly, in the display device 1, the signal line 25, the source electrode 25 a, and the drain electrode 25 b have a laminated structure of the first conductor and the auxiliary electrode 82, the electrode cross section can be made thicker, and the resistance as the electrode can be reduced. can do. Further, the display device 1 has a structure in which the second conductor of the layer forming the pixel electrode 72 is laminated on all the first conductors of the layer forming the signal line 25, so that the pixel electrode 72 is formed. The second conductor of the layer to be formed can be patterned in a pattern including the entire area including the signal line 25, the source electrode 25 a and the drain electrode 25 b and the entire area of the pixel electrode 72. Thereby, the first conductor of the layer that forms the signal line 25 is formed in a region (unintended region) other than the entire region including the signal line 25, the source electrode 25a, the drain electrode 25b, and the entire region of the pixel electrode 72 at the time of manufacturing. If left, the first conductor in an unintended region can be removed during patterning of the second conductor. Specifically, even when the first conductor remains so that the film remaining portion 84 and the film remaining portion 85 are connected, the first portion of the portion connecting the film remaining portion 84 and the film remaining portion 85 as shown in FIGS. One conductor can be removed, and the film residue 84 and the film residue 85 can be separated. That is, part of the first conductor in the gap 78 can be removed, and conduction between the pixel electrode 72 and the signal line 25 at an unintended position can be suppressed. Thereby, it is possible to suppress the occurrence of a short circuit between the signal line (source / drain electrode) 25 and the pixel electrode 72. Thereby, the probability of occurrence of a failure can be reduced, and the yield during manufacturing can be improved.

また、表示装置１は、画素が配置される領域の外側にも第１導電体が形成されるが、画素が配置される領域の外側の第１導電体に第２導電体を積層させることで、画素が配置される領域の外側の第１導電体の配線の抵抗を低下させることができる。また、画素が配置される領域の外側で第１導電体と第２導電体を積層させても表示装置１を駆動させることができる。   In the display device 1, the first conductor is also formed outside the area where the pixels are arranged, but the second conductor is stacked on the first conductor outside the area where the pixels are arranged. The resistance of the wiring of the first conductor outside the region where the pixels are arranged can be reduced. Further, the display device 1 can be driven even when the first conductor and the second conductor are stacked outside the region where the pixels are arranged.

表示装置１の液晶表示パネル２は、信号線の層と画素電極の層とが接触する積層構造としたが、信号線の層と走査線の層とを入れ換え、走査線の層と画素電極の層とが接触する積層構造としてもよい。   The liquid crystal display panel 2 of the display device 1 has a laminated structure in which the signal line layer and the pixel electrode layer are in contact with each other. However, the signal line layer and the scanning line layer are interchanged, and the scanning line layer and the pixel electrode layer are interchanged. It is good also as a laminated structure which a layer contacts.

なお、上記実施形態では、ＦＦＳ方式の液晶表示パネルの場合として説明したが、ＴＮ（Twisted Nematic：ツイステッドネマティック）、ＶＡ（Vertical Alignment：垂直配向）及びＥＣＢ（Electrically Controlled Birefringence：電界制御複屈折）等の縦電界型の液晶表示パネルの場合も同様である。つまり画素電極の層を信号線の層の直上に形成し、信号線の全域に画素電極の層の導電体を形成することで、上記効果を得ることができる。   In the above-described embodiment, the case of the FFS mode liquid crystal display panel has been described. However, TN (Twisted Nematic), VA (Vertical Alignment), ECB (Electrically Controlled Birefringence), and the like. The same applies to the vertical electric field type liquid crystal display panel. That is, the above effect can be obtained by forming the pixel electrode layer immediately above the signal line layer and forming the conductor of the pixel electrode layer over the entire signal line.

次に、液晶表示パネルに含まれる画素基板の製造方法（画素基板製造方法）について説明する。図９は、画素基板製造方法の一例を示すフロー図である。図１０は、画素基板製造方法の一例を説明するための説明図である。図９に示す画素基板の製造方法は、フォトリゾグラフィで基板上にパターンを形成して基板を形成する製造装置、製造ラインによって実行することができる。   Next, a method for manufacturing a pixel substrate (pixel substrate manufacturing method) included in the liquid crystal display panel will be described. FIG. 9 is a flowchart showing an example of the pixel substrate manufacturing method. FIG. 10 is an explanatory diagram for explaining an example of the pixel substrate manufacturing method. The pixel substrate manufacturing method shown in FIG. 9 can be executed by a manufacturing apparatus and a manufacturing line for forming a substrate by forming a pattern on the substrate by photolithography.

画素基板製造方法は、基板の表面にゲート電極及び走査線をパターニングで形成し（ステップＳ１２）、第１絶縁層を形成する（ステップＳ１４）。ゲート電極及び走査線は、フォトリソグラフィでパターンを形成することができる。これにより、図１０の基板１００ａに示すように、ゲート電極及び走査線を形成しない位置の透明基板７１の表面には、第１絶縁層７４ａが積層される。   In the pixel substrate manufacturing method, a gate electrode and a scanning line are formed by patterning on the surface of the substrate (step S12), and a first insulating layer is formed (step S14). The gate electrode and the scan line can be patterned by photolithography. Accordingly, as shown in the substrate 100a of FIG. 10, the first insulating layer 74a is laminated on the surface of the transparent substrate 71 at a position where the gate electrode and the scanning line are not formed.

画素基板製造方法は、第１絶縁層を形成したら、ソース電極、ドレイン電極、信号線をパターニングで作成し、その後、半導体をパターニングで作成する（ステップＳ１６）。ソース電極、ドレイン電極、信号線は、同一プロセスのフォトリソグラフィで作成する。これにより、図１０の基板１００ｂに示すように、第１絶縁層７４ａの表面に信号線２５が作成される。このとき、ソース電極、ドレイン電極、信号線を形成する第１導電体の一部が、形成するパターンの領域以外の領域で残ってしまう膜残りが一部で生じる。膜残りした部分には、基板１００ｂに示すように、信号線２５と繋がっている膜残部１０２が形成される場合がある。第１導電体は、例えば、Ｍｏ−Ａｌ−Ｍｏの積層体を用いることができる。   In the pixel substrate manufacturing method, when the first insulating layer is formed, the source electrode, the drain electrode, and the signal line are formed by patterning, and then the semiconductor is formed by patterning (step S16). The source electrode, the drain electrode, and the signal line are formed by the same process photolithography. As a result, the signal line 25 is created on the surface of the first insulating layer 74a as shown in the substrate 100b of FIG. At this time, a part of the first conductor forming the source electrode, the drain electrode, and the signal line remains in a region other than the region of the pattern to be formed. A film remaining portion 102 connected to the signal line 25 may be formed in the remaining film portion as shown in the substrate 100b. As the first conductor, for example, a Mo—Al—Mo laminate can be used.

次に、画素基板製造方法は、第１絶縁層７４及びソース電極２５ａ、ドレイン電極２５ｂ、信号線２５の上に画素電極用の金属膜、つまり第２導電体を蒸着させる（ステップＳ１８）。第２導電体は、例えば、ＩＺＯを用いることができる。ここで、第２導電体の形成方法は蒸着に限定されず貼り付けて設けてもよい。これにより、図１０の基板１００ｃに示すように、第１絶縁層７４ａの露出している部分と、ソース電極２５ａ、ドレイン電極２５ｂ、信号線２５の上に第２導電体１０４を積層することができる。また、第２導電体１０４は、膜残部１０２の上にも積層される。   Next, in the pixel substrate manufacturing method, a metal film for a pixel electrode, that is, a second conductor is deposited on the first insulating layer 74, the source electrode 25a, the drain electrode 25b, and the signal line 25 (step S18). For example, IZO can be used as the second conductor. Here, the method of forming the second conductor is not limited to vapor deposition, and may be provided by being attached. As a result, as shown in the substrate 100c of FIG. 10, the second conductor 104 can be stacked on the exposed portion of the first insulating layer 74a, the source electrode 25a, the drain electrode 25b, and the signal line 25. it can. The second conductor 104 is also stacked on the remaining film portion 102.

画素基板製造方法は、画素電極用の金属膜を蒸着させたら、レジスト膜を形成する（ステップＳ２０）。これにより、図１０の基板１００ｄに示すように、第２導電体１０４の上にレジスト膜１１０が積層される。   In the pixel substrate manufacturing method, after the metal film for the pixel electrode is deposited, a resist film is formed (step S20). As a result, the resist film 110 is laminated on the second conductor 104 as shown in the substrate 100d of FIG.

画素基板製造方法は、レジスト膜を形成したら、ソース電極２５ａ、ドレイン電極２５ｂ、信号線２５のパターンと画素電極７２のパターンにレジスト膜を加工する、つまりレジスト膜をパターニングする（ステップＳ２２）。これにより、図１０の基板１００ｅに示すように、レジスト膜１１０の一部が除去され、ソース電極２５ａ、ドレイン電極２５ｂ、信号線２５のパターンと画素電極７２のパターンと重なる位置のレジスト膜１１２が選択的に残された状態となる。これにより、膜残部１０２の上にはレジスト膜１１２がない状態となる。   In the pixel substrate manufacturing method, after the resist film is formed, the resist film is processed into the pattern of the source electrode 25a, the drain electrode 25b, the signal line 25 and the pattern of the pixel electrode 72, that is, the resist film is patterned (step S22). Thereby, as shown in the substrate 100e of FIG. 10, a part of the resist film 110 is removed, and the resist film 112 at a position where the pattern of the source electrode 25a, the drain electrode 25b, the signal line 25 and the pattern of the pixel electrode 72 overlap. The state is left selectively. As a result, there is no resist film 112 on the remaining film portion 102.

画素基板製造方法は、レジスト膜をパターニングしたら、エッチングを行う（ステップＳ２４）。このとき、エッチング溶液としては、レジスト膜を溶かさずまたは溶かす速度が非常に遅く、ソース電極２５ａ、ドレイン電極２５ｂ、信号線２５を含む第１導電体と、画素電極を含む第２導電体を、溶かすことができる溶液を用いる。エッチング溶液は、第１導電体がＭｏ−Ａｌ−Ｍｏの積層体で、第２導電体がＩＺＯの場合、燐酸系エッチング液を用いることができる。ここで、燐酸系エッチング液とは、燐酸を主成分とするエッチング液である。なお、燐酸系エッチング液は、燐酸以外の酸を含んでいてもよく、燐酸を含む複数の成分であってもよい。画素基板製造方法は、エッチングを行うことで、図１０の基板１００ｆに示すように、信号線２５と画素電極７２との間の隙間７８に対応する位置の第２導電体が除去され、隙間７８が形成される。また、膜残部１０２と第２導電体１０４とが積層された部分も、隙間７８に対応する膜残部１０２と第２導電体１０４とが除去され、隙間７８が形成される。これにより、信号線２５と画素電極７２とが膜残部１０２で繋がっていない状態とすることができる。   In the pixel substrate manufacturing method, after the resist film is patterned, etching is performed (step S24). At this time, as the etching solution, the resist film is not dissolved or dissolved at a very low speed, and the first conductor including the source electrode 25a, the drain electrode 25b, and the signal line 25, and the second conductor including the pixel electrode, Use a solution that can be dissolved. As the etching solution, when the first conductor is a laminate of Mo—Al—Mo and the second conductor is IZO, a phosphoric acid-based etching solution can be used. Here, the phosphoric acid-based etching solution is an etching solution containing phosphoric acid as a main component. The phosphoric acid-based etching solution may contain an acid other than phosphoric acid, and may be a plurality of components containing phosphoric acid. In the pixel substrate manufacturing method, by performing etching, the second conductor at a position corresponding to the gap 78 between the signal line 25 and the pixel electrode 72 is removed as shown in the substrate 100f of FIG. Is formed. In addition, the film residue 102 and the second conductor 104 corresponding to the gap 78 are also removed from the portion where the film residue 102 and the second conductor 104 are laminated, and a gap 78 is formed. As a result, the signal line 25 and the pixel electrode 72 can be in a state where they are not connected by the remaining film portion 102.

画素基板製造方法は、エッチングを行ったら、レジスト膜を除去する（ステップＳ２６）。これにより、図１０の基板１００ｇに示すように、第２導電体の層、具体的には画素電極７２、補助電極８２、８６と、第１絶縁体７４ａの第２導電体が形成されていない部分を露出した状態にすることができる。   In the pixel substrate manufacturing method, after etching, the resist film is removed (step S26). Thereby, as shown in the substrate 100g of FIG. 10, the second conductor layer, specifically, the pixel electrode 72, the auxiliary electrodes 82 and 86, and the second conductor of the first insulator 74a are not formed. The portion can be exposed.

画素基板製造方法は、レジスト膜を除去したら、第２絶縁層を形成する（ステップＳ２８）。これにより、図１０の基板１００ｈに示すように、第２導電体の層の上、具体的には画素電極７２、補助電極８２、８６の上及び第１絶縁体７４ａの上に第２絶縁層７４ｂを積層することができる。   In the pixel substrate manufacturing method, after removing the resist film, a second insulating layer is formed (step S28). Accordingly, as shown in the substrate 100h of FIG. 10, the second insulating layer is formed on the second conductor layer, specifically on the pixel electrode 72, the auxiliary electrodes 82 and 86, and the first insulator 74a. 74b can be stacked.

画素基板製造方法は、第２絶縁層を形成したら、共通電極ＣＯＭＬをパターニングで形成し（ステップＳ３０）、本処理を終了する。これにより、図１０の基板１００ｉに示すように、第２絶縁層７４ｂの表面の所定位置に共通電極ＣＯＭＬを設けることができる。画素基板製造方法は、共通電極ＣＯＭＬを形成した後、配向膜を形成したり、偏向板を設けたりしてもよい。また、このように製造した画素基板と、対向基板とを重ね合わせて、対応する位置をシーリングした後、画素基板と対向基板との間に液晶を注入することで液晶表示パネルを製造することができる。   In the pixel substrate manufacturing method, after the second insulating layer is formed, the common electrode COML is formed by patterning (step S30), and this process is terminated. Thus, as shown in the substrate 100i in FIG. 10, the common electrode COML can be provided at a predetermined position on the surface of the second insulating layer 74b. In the pixel substrate manufacturing method, after the common electrode COML is formed, an alignment film may be formed or a deflection plate may be provided. Also, a liquid crystal display panel can be manufactured by injecting liquid crystal between the pixel substrate and the counter substrate after the pixel substrate thus manufactured and the counter substrate are overlapped and the corresponding positions are sealed. it can.

画素基板製造方法は、以上のように、第２導電体をソース電極２５ａ、ドレイン電極２５ｂ、信号線２５のパターンと画素電極７２のパターンとの両方を含むようにパターニングし、第１導電体と第２導電体の両方を溶かすことができるエッチング溶液でエッチングを行うことで、上述したように、第１導電体に信号線２５と画素電極７２との領域を跨ぐ膜残部１０２が生じた場合でも、第２導電体のパターニング時に、信号線２５と画素電極７２とを繋げる部分を除去することができる。これにより、信号線２５と画素電極７２との間がショートする可能性を少なくすることができる。また、第２導電体をパターニングするという画素基板の製造時に必要なプロセスで信号線２５と画素電極７２とを繋げる部分を除去することができる。これにより、製造工程を増加させずに、画素基板の歩留まりを高くすることができる。また、上述したように、信号線２５、ソース電極２５ａ、ドレイン電極２５ｂを第１導電体と第２導電体の積層構造とすることができ、電極の抵抗を低くすることができる。   In the pixel substrate manufacturing method, as described above, the second conductor is patterned so as to include both the pattern of the source electrode 25a, the drain electrode 25b, the signal line 25, and the pattern of the pixel electrode 72, and the first conductor Etching with an etching solution that can dissolve both of the second conductors, as described above, even when a film residue 102 that straddles the region of the signal line 25 and the pixel electrode 72 occurs in the first conductor. When patterning the second conductor, the portion connecting the signal line 25 and the pixel electrode 72 can be removed. As a result, the possibility of a short circuit between the signal line 25 and the pixel electrode 72 can be reduced. In addition, the portion connecting the signal line 25 and the pixel electrode 72 can be removed by a process necessary for manufacturing the pixel substrate in which the second conductor is patterned. Thereby, the yield of the pixel substrate can be increased without increasing the number of manufacturing steps. Further, as described above, the signal line 25, the source electrode 25a, and the drain electrode 25b can have a stacked structure of the first conductor and the second conductor, and the resistance of the electrode can be reduced.

ここで、上記実施形態では、第１導電体（メタル膜）をＭｏ−Ａｌ−Ｍｏの積層体とし、第２導電体（透明膜）をＩＺＯとし、エッチング溶液（エッチャント）を、燐酸を主成分とするエッチング液（燐酸系エッチング液）とした場合で説明したが、これに限定されない。第１導電体と第２導電体とエッチング溶液の組み合わせとしては種々の組み合わせを用いることができる。エッチング溶液は、第１導電体と第２導電体の両方を溶かすことができる必要がある。例えば、第１導電体（メタル膜）をＭｏとし、第２導電体（透明膜）をＩＺＯとし、エッチング溶液（エッチャント）を、燐酸系エッチング液としてもよい。また、第１導電体（メタル膜）をＭｏ−Ａｌ−Ｍｏの積層体とし、第２導電体（透明膜）をＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｙｇｅｎ、インジウム・ガリウム・亜鉛・酸素の加工物）とし、エッチング溶液（エッチャント）を、燐酸系エッチング液としてもよい。また、第１導電体（メタル膜）をＭｏ−Ａｌ−Ｍｏの積層体とし、第２導電体（透明膜）をＩＺＯとし、エッチング溶液（エッチャント）を、フッ素系エッチング液（フッ素を主成分とするエッチング液）としてもよい。また、第１導電体（メタル膜）をＭｏ−Ａｌ−Ｍｏの積層体とし、第２導電体（透明膜）をＩＺＯとし、エッチング溶液（エッチャント）を、王水系エッチング液（王水を主成分とするエッチング液）としてもよい。また、第１導電体（メタル膜）をＭｏ−Ａｌ−Ｍｏの積層体とし、第２導電体（透明膜）をＩＴＯとし、エッチング溶液（エッチャント）を、王水系エッチング液としてもよい。   Here, in the above embodiment, the first conductor (metal film) is a Mo—Al—Mo laminate, the second conductor (transparent film) is IZO, the etching solution (etchant) is phosphoric acid as a main component. However, the present invention is not limited to this case. Various combinations of the first conductor, the second conductor, and the etching solution can be used. The etching solution needs to be able to dissolve both the first conductor and the second conductor. For example, the first conductor (metal film) may be Mo, the second conductor (transparent film) may be IZO, and the etching solution (etchant) may be a phosphoric acid etching solution. Also, the first conductor (metal film) is a Mo—Al—Mo laminate, and the second conductor (transparent film) is IGZO (Indium Gallium Zinc Oxygen, a processed product of indium, gallium, zinc, and oxygen), The etching solution (etchant) may be a phosphoric acid etching solution. Also, the first conductor (metal film) is a Mo—Al—Mo laminate, the second conductor (transparent film) is IZO, the etching solution (etchant) is a fluorine-based etching solution (fluorine as a main component). Etching solution). Also, the first conductor (metal film) is a Mo—Al—Mo laminate, the second conductor (transparent film) is IZO, the etching solution (etchant) is an aqua regia-based etchant (mainly aqua regia). Etching solution). Alternatively, the first conductor (metal film) may be a Mo—Al—Mo laminate, the second conductor (transparent film) may be ITO, and the etching solution (etchant) may be an aqua regia type etching solution.

＜２．適用例＞
次に、図１１を参照して、実施形態で説明した表示装置１の適用例について説明する。図１１は、本実施形態に係る液晶表示パネルを適用する電子機器の一例を示す図である。本実施形態に係る表示装置１は、カーナビゲーションシステム、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、本実施形態に係る表示装置１は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。電子機器は、液晶表示パネルに映像信号を供給し、液晶表示パネルの動作を制御する制御装置を備える。 <2. Application example>
Next, an application example of the display device 1 described in the embodiment will be described with reference to FIG. FIG. 11 is a diagram illustrating an example of an electronic apparatus to which the liquid crystal display panel according to this embodiment is applied. The display device 1 according to the present embodiment can be applied to electronic devices in various fields such as a car navigation system, a television device, a digital camera, a notebook personal computer, a mobile terminal device such as a mobile phone, or a video camera. is there. In other words, the display device 1 according to the present embodiment can be applied to electronic devices in various fields that display an externally input video signal or an internally generated video signal as an image or video. The electronic device includes a control device that supplies a video signal to the liquid crystal display panel and controls the operation of the liquid crystal display panel.

図１１に示す電子機器は、本実施形態に係る表示装置１が適用されるカーナビゲーション装置である。表示装置１は、自動車の車内のダッシュボード３００に設置される。具体的にはダッシュボード３００の運転席３１１と助手席３１２の間に設置される。カーナビゲーション装置の表示装置１は、ナビゲーション表示、音楽操作画面の表示、または、映画再生表示等に利用される。   The electronic device shown in FIG. 11 is a car navigation device to which the display device 1 according to this embodiment is applied. The display device 1 is installed on a dashboard 300 in a car. Specifically, it is installed between the driver's seat 311 and the passenger seat 312 of the dashboard 300. The display device 1 of the car navigation device is used for navigation display, music operation screen display, movie playback display, and the like.

また、上述した内容により実施形態が限定されるものではない。また、上述した実施形態の構成要素には、当業者が容易に想到できるもの、実質的に同一のもの、いわゆる均等の範囲のものが含まれる。さらに、上述の実施形態の要旨を逸脱しない範囲で構成要素の種々の省略、置換及び変更を行うことができる。   In addition, the embodiment is not limited by the above-described content. The constituent elements of the above-described embodiment include those that can be easily conceived by those skilled in the art, those that are substantially the same, and those that are so-called equivalent ranges. Furthermore, various omissions, substitutions, and changes of the constituent elements can be made without departing from the spirit of the above-described embodiment.

＜３．本開示の構成＞
また、本開示は、以下の構成をとることもできる。 <3. Configuration of the present disclosure>
In addition, the present disclosure can take the following configurations.

（１）
画素基板と、前記画素基板に対向配置された対向基板と、前記画素基板と前記対向基板との間に配置される液晶層と、を備える液晶表示パネルであって、
前記画素基板は、
基板と、
前記基板に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体が形成された配線層と、
前記配線層に積層され、画素電極を含む第２導電体が形成された画素電極層と、を有し、
前記画素電極層は、前記第２導電体が前記配線と重なる全領域と、前記画素電極を形成する領域に形成されている液晶表示パネル。
（２）
前記配線層は、前記画素電極と重なる位置の一部に前記第１導電体が形成され、
前記画素電極と重なる位置の一部の前記第１導電体は、前記配線となる前記第１導電体と分断されている前記（１）に記載の液晶表示パネル。
（３）
前記第２導電体は、透明である前記（１）または前記（２）に記載の液晶表示パネル。
（４）
前記第１導電体は、遮光性を備える前記（１）から前記（３）のいずれか一つに記載の液晶表示パネル。
（５）
前記配線は、前記信号線であり、
前記配線層は、前記信号線と、特定の画素電極との間の回路の一部となるソース及びドレインを備え、
前記ドレインは、前記画素電極と接触する前記（１）から前記（４）のいずれか一つに記載の液晶表示パネル。
（６）
前記画素基板は、前記画素電極層に積層された絶縁層と、
前記絶縁層に積層され、共通電極が形成された共通電極層と、をさらに有する前記（１）から前記（５）のいずれか一つに記載の液晶表示パネル。
（７）
前記（１）から前記（６）のいずれか一つに記載の液晶表示パネルと、前記液晶表示パネルに積層されたバックライトと、を有する液晶表示装置を、有する電子機器。
（８）
走査線及び信号線と画素電極とが形成された画素基板製造方法であって、
基板に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体の配線層を形成するステップと、
前記配線層が形成された前記基板の表面の全面に第２導電体を形成するステップと、
前記第２導電体の表面に前記配線と重なる全領域と、前記画素電極を形成する領域の両方を覆うレジストを形成するステップと、
前記レジストを形成した前記基板を、前記第１導電体と前記第２導電体の両方を溶かすエッチング溶液で前記レジストが形成されていない領域の前記第１導電体と前記第２導電体を除去するステップと、を含む画素基板製造方法。
（９）
前記第１導電体は、モリブデンとアルミニウムとモリブデンとが積層され、
前記第２導電体は、ＩＺＯであり、
前記エッチング溶液は、燐酸系エッチング液である（８）に記載の画素基板製造方法。 (1)
A liquid crystal display panel comprising: a pixel substrate; a counter substrate disposed opposite to the pixel substrate; and a liquid crystal layer disposed between the pixel substrate and the counter substrate.
The pixel substrate is
A substrate,
A wiring layer on which a first conductor including a wiring that is one of a scanning line and a signal line laminated directly or via an insulating layer is formed on the substrate;
A pixel electrode layer formed on the wiring layer and formed with a second conductor including a pixel electrode;
The pixel electrode layer is a liquid crystal display panel formed in an entire area where the second conductor overlaps with the wiring and an area where the pixel electrode is formed.
(2)
In the wiring layer, the first conductor is formed in a part of the position overlapping the pixel electrode,
The liquid crystal display panel according to (1), wherein a part of the first conductor overlapping with the pixel electrode is separated from the first conductor serving as the wiring.
(3)
The liquid crystal display panel according to (1) or (2), wherein the second conductor is transparent.
(4)
The liquid crystal display panel according to any one of (1) to (3), wherein the first conductor has light shielding properties.
(5)
The wiring is the signal line,
The wiring layer includes a source and a drain that are part of a circuit between the signal line and a specific pixel electrode,
The liquid crystal display panel according to any one of (1) to (4), wherein the drain is in contact with the pixel electrode.
(6)
The pixel substrate includes an insulating layer stacked on the pixel electrode layer;
The liquid crystal display panel according to any one of (1) to (5), further including a common electrode layer stacked on the insulating layer and having a common electrode formed thereon.
(7)
An electronic apparatus comprising: a liquid crystal display device including the liquid crystal display panel according to any one of (1) to (6) above; and a backlight stacked on the liquid crystal display panel.
(8)
A pixel substrate manufacturing method in which a scanning line, a signal line, and a pixel electrode are formed,
Forming a wiring layer of a first conductor including a wiring that is one of a scanning line and a signal line laminated directly or via an insulating layer on a substrate;
Forming a second conductor on the entire surface of the substrate on which the wiring layer is formed;
Forming a resist covering both the entire area overlapping the wiring and the area for forming the pixel electrode on the surface of the second conductor;
The first conductor and the second conductor in a region where the resist is not formed are removed from the substrate on which the resist has been formed with an etching solution that dissolves both the first conductor and the second conductor. And a pixel substrate manufacturing method.
(9)
The first conductor is a laminate of molybdenum, aluminum, and molybdenum,
The second conductor is IZO;
The pixel substrate manufacturing method according to (8), wherein the etching solution is a phosphoric acid-based etching solution.

１ 表示装置
２ 液晶表示パネル
６ バックライト
１１ ガラス基板
１１ｇｒ、１１ｇｌ 額縁
２１ 表示エリア部
２２Ａ 第１垂直ドライバ
２２Ｂ 第２垂直ドライバ
２４ 走査線
２４ａ ゲート電極
２５ 信号線
２５ａ ソース電極
２５ｂ ドレイン電極
６０ 画素基板
６４ ガラス基板
６６ カラーフィルタ
７１ 透明基板
７２ 画素電極
７８ 隙間
８２、８６ 補助電極
８４、８５ 膜残部
９０ 半導体層
１００ａ〜１００ｉ 基板
ＬＣ 液晶素子
Ｔｒ 薄膜トランジスタ
ＣＯＭＬ 共通電極
Ｖｐｉｘ 画素 DESCRIPTION OF SYMBOLS 1 Display apparatus 2 Liquid crystal display panel 6 Backlight 11 Glass substrate 11gr, 11gl Frame 21 Display area part 22A 1st vertical driver 22B 2nd vertical driver 24 Scan line 24a Gate electrode 25 Signal line 25a Source electrode 25b Drain electrode 60 Pixel substrate 64 Glass substrate 66 Color filter 71 Transparent substrate 72 Pixel electrode 78 Gap 82, 86 Auxiliary electrode 84, 85 Remaining film 90 Semiconductor layers 100a to 100i Substrate LC Liquid crystal element Tr Thin film transistor COML Common electrode Vpix Pixel

Claims (9)

画素基板と、前記画素基板に対向配置された対向基板と、前記画素基板と前記対向基板との間に配置される液晶層と、を備える液晶表示パネルであって、
前記画素基板は、
基板と、
前記基板に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体が形成された配線層と、
前記配線層に積層され、画素電極を含む第２導電体が形成された画素電極層と、を有し、
前記画素電極層は、前記第２導電体が前記配線と重なる全領域と、前記画素電極を形成する領域に形成されている液晶表示パネル。 A liquid crystal display panel comprising: a pixel substrate; a counter substrate disposed opposite to the pixel substrate; and a liquid crystal layer disposed between the pixel substrate and the counter substrate.
The pixel substrate is
A substrate,
A wiring layer on which a first conductor including a wiring that is one of a scanning line and a signal line laminated directly or via an insulating layer is formed on the substrate;
A pixel electrode layer formed on the wiring layer and formed with a second conductor including a pixel electrode;
The pixel electrode layer is a liquid crystal display panel formed in an entire area where the second conductor overlaps with the wiring and an area where the pixel electrode is formed. 前記配線層は、前記画素電極と重なる位置の一部に前記第１導電体が形成され、
前記画素電極と重なる位置の一部の前記第１導電体は、前記配線となる前記第１導電体と分断されている請求項１に記載の液晶表示パネル。 In the wiring layer, the first conductor is formed in a part of the position overlapping the pixel electrode,
The liquid crystal display panel according to claim 1, wherein a part of the first conductor overlapping with the pixel electrode is separated from the first conductor serving as the wiring. 前記第２導電体は、透明である請求項１または２に記載の液晶表示パネル。   The liquid crystal display panel according to claim 1, wherein the second conductor is transparent. 前記第１導電体は、遮光性を備える請求項１から３のいずれか一項に記載の液晶表示パネル。   The liquid crystal display panel according to claim 1, wherein the first conductor has a light shielding property. 前記配線は、前記信号線であり、
前記配線層は、前記信号線と、特定の画素電極との間の回路の一部となるソース及びドレインを備え、
前記ドレインは、前記画素電極と接触する請求項１から４のいずれか一項に記載の液晶表示パネル。 The wiring is the signal line,
The wiring layer includes a source and a drain that are part of a circuit between the signal line and a specific pixel electrode,
The liquid crystal display panel according to claim 1, wherein the drain is in contact with the pixel electrode. 前記画素基板は、前記画素電極層に積層された絶縁層と、
前記絶縁層に積層され、共通電極が形成された共通電極層と、をさらに有する請求項１から５のいずれか一項に記載の液晶表示パネル。 The pixel substrate includes an insulating layer stacked on the pixel electrode layer;
The liquid crystal display panel according to claim 1, further comprising a common electrode layer that is stacked on the insulating layer and on which a common electrode is formed. 請求項１から６のいずれか一項に記載の液晶表示パネルと、前記液晶表示パネルに積層されたバックライトと、を有する液晶表示装置を、有する電子機器。   An electronic apparatus comprising: a liquid crystal display device comprising: the liquid crystal display panel according to claim 1; and a backlight laminated on the liquid crystal display panel. 走査線及び信号線と画素電極とが形成された画素基板製造方法であって、
基板に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体の配線層を形成するステップと、
前記配線層が形成された前記基板の表面の全面に第２導電体を形成するステップと、
前記第２導電体の表面に前記配線と重なる全領域と、前記画素電極を形成する領域の両方を覆うレジストを形成するステップと、
前記レジストを形成した前記基板を、前記第１導電体と前記第２導電体の両方を溶かすエッチング溶液で前記レジストが形成されていない領域の前記第１導電体と前記第２導電体を除去するステップと、を含む画素基板製造方法。 A pixel substrate manufacturing method in which a scanning line, a signal line, and a pixel electrode are formed,
Forming a wiring layer of a first conductor including a wiring that is one of a scanning line and a signal line laminated directly or via an insulating layer on a substrate;
Forming a second conductor on the entire surface of the substrate on which the wiring layer is formed;
Forming a resist covering both the entire area overlapping the wiring and the area for forming the pixel electrode on the surface of the second conductor;
The first conductor and the second conductor in a region where the resist is not formed are removed from the substrate on which the resist has been formed with an etching solution that dissolves both the first conductor and the second conductor. And a pixel substrate manufacturing method. 前記第１導電体は、モリブデンとアルミニウムとモリブデンとが積層され、
前記第２導電体は、ＩＺＯであり、
前記エッチング溶液は、燐酸系エッチング液である請求項８に記載の画素基板製造方法。
The first conductor is a laminate of molybdenum, aluminum, and molybdenum,
The second conductor is IZO;
The pixel substrate manufacturing method according to claim 8, wherein the etching solution is a phosphoric acid-based etching solution.

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