JP2014229332A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、フローティングボディ構造の選択トランジスタを含むメモリセルを採用した半導体装置に関するものである。 The present invention relates to a semiconductor device employing a memory cell including a selection transistor having a floating body structure.
近年、DRAM(Dynamic Random Access Memory)等の半導体装置において、メモリセルの高集積化を実現するためのトランジスタ構造として、例えば、SOI(Silicon on Insulator)構造を用いたフローティングボディ型のトランジスタが知られている。フローティングボディ型のトランジスタは、SOI基板上に絶縁膜を挟んで配置したソース及びドレインの間のボディが完全空乏化し、電気的に浮いた状態(フローティング状態)で動作する(例えば、特許文献1参照)。一方、フローティングボディ型のトランジスタを用いてメモリセルを構成する場合、その構造上、ソース・ドレイン間のリーク電流が生じやすいため、リーク電流の影響によってメモリセルのキャパシタの蓄積電荷が消失することを防止するための対策が必要となる。例えば、特許文献1(図11)には、メモリセルのリード動作時に、ビット線の電位をセンス増幅した後、センスアンプ内で増幅された状態を保ちつつ、相補ビット線をセンスアンプから切り離して所定の電位にプリチャージする制御手法が提案されている。これにより、情報を保持するメモリセルからビット線へのリーク電流の削減が可能となる。 In recent years, in a semiconductor device such as a DRAM (Dynamic Random Access Memory), for example, a floating body type transistor using an SOI (Silicon on Insulator) structure is known as a transistor structure for realizing high integration of memory cells. ing. A floating body type transistor operates in a state in which a body between a source and a drain arranged on an SOI substrate with an insulating film interposed therebetween is completely depleted and electrically floated (for example, refer to Patent Document 1). ). On the other hand, when a memory cell is configured using a floating body type transistor, a leakage current between the source and the drain is likely to be generated due to the structure, so that the accumulated charge in the capacitor of the memory cell is lost due to the influence of the leakage current. Measures to prevent it are necessary. For example, in Patent Document 1 (FIG. 11), during the read operation of a memory cell, after the bit line potential is sense-amplified, the complementary bit line is disconnected from the sense amplifier while maintaining the amplified state in the sense amplifier. A control method for precharging to a predetermined potential has been proposed. As a result, leakage current from the memory cell holding information to the bit line can be reduced.
一般に、DRAMの微細化、高集積化のために、ビット線構成を階層化したメモリセルアレイが採用される傾向にある。この種の階層化メモリセルアレイにおいてフローティングボディ型のトランジスタを用いてメモリセルを構成する場合も、上述したように、メモリセルからローカルビット線を経由するリーク電流によってデータが消失する問題がある。例えば、選択されたメモリセルに対するライト動作を想定すると、ライトコマンドに応答するのに先立って、上述のリーク対策のための所定期間を設け、この期間はワード線を非活性の状態とし、かつ、ローカルビット線をグローバルビット線から切り離してプリチャージした状態に保つことにより、リーク電流の影響によるデータの消失を回避することが可能である。この場合、上述の所定期間の経過後に、ワード線を選択状態に駆動しローカルビット線のプリチャージを解除してメモリセルのライト動作を実行することにより、メモリセルへのライト動作を確実に行うことができる。 In general, a memory cell array having a hierarchized bit line configuration tends to be employed for miniaturization and high integration of DRAM. Even when a memory cell is configured using floating body type transistors in this type of hierarchical memory cell array, as described above, there is a problem that data is lost due to leakage current from the memory cell via the local bit line. For example, assuming a write operation on a selected memory cell, a predetermined period for the above-described leakage countermeasure is provided prior to responding to a write command, and during this period, the word line is deactivated, and By detaching the local bit line from the global bit line and keeping the precharged state, it is possible to avoid data loss due to the influence of the leakage current. In this case, after the elapse of the predetermined period, the write operation to the memory cell is performed reliably by driving the word line to the selected state, releasing the precharge of the local bit line, and executing the write operation of the memory cell. be able to.
しかし、1回のライトコマンドを受信するときは上述のリーク対策の制御が有効であるが、実際には同一のワード線を指定して複数のライトコマンドを連続的に受信する状況も想定される。このような状況では、先行するライトコマンドに応答してライト動作を実行する際、後続のライトコマンドを受信した場合であっても、その直後にリーク対策のための所定期間が終了する状況が考えられる。よって、複数のライトコマンドを連続して受信する間、常にワード線を選択状態に保持しつつ、ローカルビット線を経由して次々とメモリセルのデータを伝送することになるため、アクセス対象のメモリセルからのリーク電流により近傍のメモリセルのデータが消失することは避けられない。従って、フローティングボディ型のメモリセルを採用したDRAMにおいて、複数のライトコマンドを連続して受信する状況では、リーク対策のための制御が有効に機能せず、リーク電流による影響を抑制できないという課題がある。 However, the above-described leakage countermeasure control is effective when a single write command is received, but in reality, a situation where a plurality of write commands are continuously received by designating the same word line is also assumed. . In such a situation, when a write operation is executed in response to a preceding write command, even if a subsequent write command is received, there is a situation in which a predetermined period for leak countermeasures ends immediately after that. It is done. Therefore, while continuously receiving a plurality of write commands, the memory cell data is transmitted one after another via the local bit line while always holding the word line in the selected state. It is inevitable that data in the neighboring memory cell is lost due to the leak current from the cell. Therefore, in a DRAM that employs a floating body type memory cell, in a situation where a plurality of write commands are continuously received, there is a problem that the control for leakage countermeasures does not function effectively and the influence of leakage current cannot be suppressed. is there.
上記課題を解決するために、本発明の半導体装置は、複数のメモリセルと接続される第1のビット線と、前記第1のビット線に対応して配置される第2のビット線と、前記第1のビット線と前記第2のビット線との間の電気的接続を制御する階層スイッチと、前記複数のメモリセルを選択的に前記第1のビット線に接続する複数のワード線と、前記第1のビット線を所定のプリチャージ電圧にプリチャージするプリチャージ回路と、ライトコマンドに応答して、前記複数のワード線のうちの選択ワード線と前記複数のメモリセルのうちの選択メモリセルとを対象とするライト動作を制御する制御部とを備え、前記制御部は、前記ライトコマンドの受信時を起点とする第1の期間には、前記選択ワード線を非活性状態に保つとともに、前記第1のビット線を前記階層スイッチにより前記第2のビット線から切り離した状態で前記所定のプリチャージ電圧にプリチャージした状態を保ち、前記第1の期間の終了時を起点とする第2の期間には、前記選択ワード線を活性状態に保つとともに、前記第1のビット線を前記階層スイッチにより前記第2のビット線に接続した状態で前記プリチャージを解除した状態を保ち、前記第1の期間において、応答中の前記ライトコマンドに続く他のライトコマンドを受信しないときは所定時間が経過したときに前記第1の期間を終了させ、前記他のライトコマンドを受信したときは当該受信時を起点として更に前記所定時間が経過するまで前記第1の期間を延長するように制御を行う。 In order to solve the above problems, a semiconductor device of the present invention includes a first bit line connected to a plurality of memory cells, a second bit line arranged corresponding to the first bit line, A hierarchical switch for controlling electrical connection between the first bit line and the second bit line; and a plurality of word lines for selectively connecting the plurality of memory cells to the first bit line; A precharge circuit for precharging the first bit line to a predetermined precharge voltage; and a selection of the selected word line and the plurality of memory cells among the plurality of word lines in response to a write command. A control unit that controls a write operation for the memory cell, and the control unit keeps the selected word line in an inactive state in a first period starting from reception of the write command. And the first In a second period starting from the end of the first period, the bit line is kept precharged to the predetermined precharge voltage while being separated from the second bit line by the hierarchical switch. Maintaining the selected word line in an active state, maintaining a state in which the precharge is released while the first bit line is connected to the second bit line by the hierarchical switch, and in the first period When no other write command following the write command being responded is received, the first period is terminated when a predetermined time has elapsed, and when the other write command is received, the reception time is the starting point. Further, control is performed so as to extend the first period until the predetermined time elapses.
本発明の半導体装置によれば、選択されたメモリセルのライト動作を行う際、ライトコマンド受信時の第1の期間には、選択ワード線を非活性状態にしつつ第1のビット線をプリチャージ状態に保つことでメモリセルのリーク電流の影響が抑制され、その後に第2の期間に移行して対象のメモリセルへのライト動作を実行する。このとき、1回のみライトコマンドを受信する場合、第1の期間の開始から所定時間が経過したときに第2の期間に遷移するが、複数回のライトコマンドを連続して受信する場合においては、第1の期間の途中で後続のライトコマンドを受信するタイミングから更に所定期間が経過するまで第1の期間が延長される。従って、最後のライトコマンドへのライト動作が有効になり、第2の期間が長くなり過ぎることに起因するリーク電流の問題を回避することができる。 According to the semiconductor device of the present invention, when the write operation of the selected memory cell is performed, the first bit line is precharged while the selected word line is inactivated in the first period when the write command is received. By maintaining the state, the influence of the leakage current of the memory cell is suppressed, and thereafter, the write operation to the target memory cell is executed in the second period. At this time, if the write command is received only once, the transition to the second period is made when a predetermined time has elapsed from the start of the first period, but in the case of receiving a plurality of write commands continuously, The first period is extended until a predetermined period elapses from the timing at which the subsequent write command is received in the middle of the first period. Therefore, the write operation for the last write command becomes effective, and the problem of leakage current due to the second period becoming too long can be avoided.
以上述べたように、本発明によれば、フローティングボディ型のメモリセルを有する半導体装置において、メモリセルのライト動作時に、複数のライトコマンドを連続して受信する状況であっても、リーク対策の制御を有効に機能させて、リーク電流によるデータの消失等の不具合を最小限に抑えることが可能となる。 As described above, according to the present invention, in a semiconductor device having a floating body type memory cell, even in a situation where a plurality of write commands are continuously received during a write operation of the memory cell, a countermeasure against leakage is provided. It is possible to make the control function effectively and minimize problems such as data loss due to leakage current.
本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例としてのDRAM(Dynamic Random Access Memory)に対して本発明を適用した実施形態について説明する。 Preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. An embodiment in which the present invention is applied to a DRAM (Dynamic Random Access Memory) as an example of a semiconductor device will be described below.
以下、本発明を適用した本実施形態のDRAMの構成及び動作について説明する。図1は、本実施形態のDRAMの全体構成を示すブロック図である。図1に示すDRAMは、メモリセルアレイ10とその周辺の回路、Xデコーダ・Xタイミング生成回路11、Yデコーダ・Yタイミング生成回路12、データ制御回路13、データラッチ回路14、入出力インターフェース15、内部クロック生成回路16、制御信号生成回路17、DLL(Delay Locked Loop)回路18、ライトステート発生回路30を含んで構成される。 The configuration and operation of the DRAM of this embodiment to which the present invention is applied will be described below. FIG. 1 is a block diagram showing the overall configuration of the DRAM of this embodiment. The DRAM shown in FIG. 1 includes a memory cell array 10 and peripheral circuits, an X decoder / X timing generation circuit 11, a Y decoder / Y timing generation circuit 12, a data control circuit 13, a data latch circuit 14, an input / output interface 15, an internal The circuit includes a clock generation circuit 16, a control signal generation circuit 17, a DLL (Delay Locked Loop) circuit 18, and a write state generation circuit 30.
メモリセルアレイ10は、複数のワード線WLと複数のローカルビット線LBLとの交点に設けられた複数のメモリセルMCを含む。複数のメモリセルMCとしては、フローティングボディ構造の採用を前提とするが、具体的な構造については後述する。また、メモリセルアレイ10のビット線構成は、下位階層のローカルビット線LBLと上位階層のグローバルビット線GBL(図2)とに階層化されているものとする。メモリセルアレイ10は、それぞれ独立に制御可能な複数のバンク(BANK)に区分されている。図1の例では、m+1個(mは整数)のバンク(BANK_0〜BANK_m)が設けられている。各々のバンクに対応して、それぞれ、X制御回路101、Y制御回路102が設けられている。また、各々のバンクの周囲には、後述のセンスアンプ群や、ワード線WLを駆動するサブワードドライバ群などが配置されている。また、本実施形態では、各々のバンクの制御に関連して、ライト動作における後述のライトステート期間やセルライト期間の各種タイミングを制御するライトステート発生回路30が設けられているが、このライトステート発生回路30の動作及び構成について詳しくは後述する。 Memory cell array 10 includes a plurality of memory cells MC provided at intersections of a plurality of word lines WL and a plurality of local bit lines LBL. As the plurality of memory cells MC, a floating body structure is assumed to be adopted, but a specific structure will be described later. Further, the bit line configuration of the memory cell array 10 is assumed to be hierarchized into a local bit line LBL in a lower hierarchy and a global bit line GBL (FIG. 2) in an upper hierarchy. The memory cell array 10 is divided into a plurality of banks (BANK) that can be controlled independently. In the example of FIG. 1, m + 1 (m is an integer) banks (BANK_0 to BANK_m) are provided. Corresponding to each bank, an X control circuit 101 and a Y control circuit 102 are provided, respectively. In addition, a sense amplifier group, which will be described later, a sub word driver group for driving the word line WL, and the like are arranged around each bank. In this embodiment, a write state generation circuit 30 for controlling various timings of a write state period and a cell write period described later in the write operation is provided in relation to the control of each bank. The operation and configuration of the circuit 30 will be described later in detail.
メモリセルアレイ10は、データ転送用のバスB3を介してデータラッチ回路14に接続されている。データラッチ回路14は、データ転送用のバスB2を介して入出力インターフェース15に接続されている。入出力インターフェース15は、データ転送用のバスB1を介して外部との間でデータ入出力(DQ)を行うとともに、データストローブ信号DQS、/DQSの入出力を行う。バスB1、B2、B3を経由したデータ転送は、データ制御回路13によって制御され、入出力インターフェース15における出力タイミングは、外部からのクロックCK、/CKを供給されるDLL回路18によって制御されている。また、Xデコーダ・Xタイミング生成回路11は各バンクのX制御回路101を制御し、Yデコーダ・Yタイミング生成回路12は各バンクのY制御回路102を制御する。 The memory cell array 10 is connected to the data latch circuit 14 via a data transfer bus B3. The data latch circuit 14 is connected to the input / output interface 15 via a data transfer bus B2. The input / output interface 15 performs data input / output (DQ) with the outside via the data transfer bus B1, and inputs / outputs data strobe signals DQS and / DQS. Data transfer via the buses B1, B2, and B3 is controlled by the data control circuit 13, and the output timing at the input / output interface 15 is controlled by the DLL circuit 18 to which the external clocks CK and / CK are supplied. . The X decoder / X timing generation circuit 11 controls the X control circuit 101 of each bank, and the Y decoder / Y timing generation circuit 12 controls the Y control circuit 102 of each bank.
内部クロック生成回路16は、外部からのクロックCK、/CK及びクロックイネーブル信号CKEに基づいて内部クロックを生成し、DRAMの各部に供給する。制御信号生成回路17は、外部からのチップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEに基づいて制御信号を生成し、DRAMの各部に供給する。なお、Xデコーダ・Xタイミング生成回路11、Yデコーダ・Yタイミング生成回路12、データ制御回路13には、外部からのアドレスADD及びバンクアドレスBAが供給される。 The internal clock generation circuit 16 generates an internal clock based on the external clocks CK and / CK and the clock enable signal CKE and supplies it to each part of the DRAM. The control signal generation circuit 17 generates a control signal based on a chip select signal / CS, a row address strobe signal / RAS, a column address strobe signal / CAS, and a write enable signal / WE from the outside, and supplies them to each part of the DRAM. . The X decoder / X timing generation circuit 11, the Y decoder / Y timing generation circuit 12, and the data control circuit 13 are supplied with an external address ADD and a bank address BA.
次に、本実施形態のDRAMにおいて、図1のメモリセルアレイ10の要部の構成及び動作について説明する。図2は、図1のメモリセルアレイ10の部分的な回路構成の一例を示している。図2の回路構成は、メモリセルアレイ10内で2本のローカルビット線LBL0、LBL1と、一方のローカルビット線LBL0に接続される隣接した2個のメモリセルMC0、MC1と、他方のローカルビット線LBL1に接続される1個のメモリセルMC2と、その周辺の回路とを含む範囲に対応する。メモリセルMC0は、ワード線WL0とローカルビット線LBL0の交点に形成され、メモリセルMC1は、ワード線WL0に隣接するワード線WL1とローカルビット線LBL1の交点に形成されている。なお、図2では、ローカルビット線LBL0に接続されたメモリセルMCとして2個のメモリセルMC0、MC1のみを示すとともに、ローカルビット線LBL1に接続された他のメモリセルMCとして1個のメモリセルMC2のみを示しているが、実際には各1本のローカルビット線には所定数のメモリセルMCが接続されるとともに、当該メモリセルMCと同数のワード線WLが配置されているものとする。 Next, the configuration and operation of the main part of the memory cell array 10 of FIG. 1 in the DRAM of this embodiment will be described. FIG. 2 shows an example of a partial circuit configuration of the memory cell array 10 of FIG. The circuit configuration of FIG. 2 includes two local bit lines LBL0 and LBL1, two adjacent memory cells MC0 and MC1 connected to one local bit line LBL0, and the other local bit line in the memory cell array 10. This corresponds to a range including one memory cell MC2 connected to LBL1 and its peripheral circuits. The memory cell MC0 is formed at the intersection of the word line WL0 and the local bit line LBL0, and the memory cell MC1 is formed at the intersection of the word line WL1 adjacent to the word line WL0 and the local bit line LBL1. FIG. 2 shows only two memory cells MC0 and MC1 as memory cells MC connected to the local bit line LBL0, and one memory cell as another memory cell MC connected to the local bit line LBL1. Although only MC2 is shown, in reality, a predetermined number of memory cells MC are connected to each one local bit line, and the same number of word lines WL as the memory cells MC are arranged. .
メモリセルアレイ10内の各メモリセルMC(メモリセルMC0、MC1、MC2を含む)は、フローティングボディ型の選択トランジスタQ0と、ハイ又はローの2値情報を電荷として蓄積するキャパシタCsとを直列接続して構成される。ここで、図3は、フローティングボディ型のメモリセルMCの模式的な断面構造例を示している。図3に示す構造例において、P型シリコン基板20には基板電圧VBBが印加され、その上部に素子分離絶縁膜21が形成されている。素子分離絶縁膜21の上部には、選択トランジスタQ0のトランジスタ構造として、ソースとなるN型不純物層22と、ドレインとなるN型不純物層23とが形成されるとともに、ソース及びドレインの間には完全空乏状態で動作するフローティングボディ24が形成されている。一方のN型不純物層22は上層のローカルビット線LBL(例えば、ローカルビット線LBL0、LBL1)に接続され、他方のN型不純物層23は、キャパシタCsの一方の電極である蓄積電極27に接続されている。キャパシタCsの他方の電極であるプレート電極28は誘電体膜を挟んで蓄積電極27に対向し、上層のプレート電圧VPLTの配線に接続されている。また、N型不純物層22、23に挟まれたフローティングボディ24の上方には、ゲート誘電体膜25を挟んで、ワード線WLに接続されるゲート電極26が形成されている。 Each memory cell MC (including memory cells MC0, MC1, and MC2) in the memory cell array 10 includes a floating body type selection transistor Q0 and a capacitor Cs that stores high or low binary information as charges. Configured. Here, FIG. 3 shows a schematic cross-sectional structure example of the floating body type memory cell MC. In the structural example shown in FIG. 3, a substrate voltage VBB is applied to a P-type silicon substrate 20, and an element isolation insulating film 21 is formed thereon. An N-type impurity layer 22 serving as a source and an N-type impurity layer 23 serving as a drain are formed on the element isolation insulating film 21 as a transistor structure of the selection transistor Q0, and between the source and drain. A floating body 24 that operates in a fully depleted state is formed. One N-type impurity layer 22 is connected to the upper local bit line LBL (for example, local bit lines LBL0 and LBL1), and the other N-type impurity layer 23 is connected to the storage electrode 27 which is one electrode of the capacitor Cs. Has been. The plate electrode 28 which is the other electrode of the capacitor Cs is opposed to the storage electrode 27 with the dielectric film interposed therebetween, and is connected to the wiring of the upper layer plate voltage VPLT. A gate electrode 26 connected to the word line WL is formed above the floating body 24 sandwiched between the N-type impurity layers 22 and 23 with the gate dielectric film 25 interposed therebetween.
図3に示すフローティングボディ型のメモリセルMCの構造上の特徴は、選択トランジスタQ0のソース及びドレイン(N型不純物層22、23)とフローティングボディ24の各形成領域が、素子分離絶縁膜21を介してP型シリコン基板20と分離されている点である。これにより、フローティングボディ24がフローティング状態となっている。素子分離絶縁膜21の上部のN型不純物層22、23及びフローティングボディ24が形成されるシリコン層は、特に制限されないが例えば50mm以下の厚さで形成される。この場合、フローティングボディ24は完全空乏状態で動作し、P型シリコンの中性領域は存在しない。ただし、図3に示すフローティングボディ構造は、ソース・ドレイン間のリーク電流が生じやすいため、それによってメモリセルMCのキャパシタCsの蓄積電荷が消失することへの対策が必要となるが、詳細については後述する。 The structural feature of the floating body type memory cell MC shown in FIG. 3 is that the source and drain (N-type impurity layers 22 and 23) of the selection transistor Q0 and the formation region of the floating body 24 form the element isolation insulating film 21. This is a point separated from the P-type silicon substrate 20. Thereby, the floating body 24 is in a floating state. The silicon layer on which the N-type impurity layers 22 and 23 and the floating body 24 on the element isolation insulating film 21 are formed is not particularly limited, but is formed with a thickness of, for example, 50 mm or less. In this case, the floating body 24 operates in a fully depleted state, and there is no neutral region of P-type silicon. However, since the floating body structure shown in FIG. 3 is likely to cause a leak current between the source and the drain, it is necessary to take measures against the disappearance of the accumulated charge in the capacitor Cs of the memory cell MC. It will be described later.
図2に戻って、トランジスタQ10は、ゲートに印加されるプリチャージ信号PCGに応じて、ローカルビット線LBL0をプリチャージ電圧VBLRにプリチャージする役割がある。プリチャージ電圧VBLRは、例えば、電源電圧とグランド電位(メモリセルMCのハイの情報に対応する電位及びローの情報に対応する電位)の中間電位に設定される。プリチャージ信号PCGをハイに制御することにより、ローカルビット線LBL0をプリチャージ電圧VBLRにプリチャージすることができる。本実施形態では、プリチャージ動作時に加えて、アクティブ動作後における上述のリーク電流への対策のための所定期間においても、ローカルビット線LBL0をプリチャージ電圧VBLRにプリチャージする制御が行われる。なお、他方のローカルビット線LBL1についても、同様にトランジスタQ10が設けられており、プリチャージ信号PCGによって制御されるが、簡単のため図示を省略する。 Returning to FIG. 2, the transistor Q10 has a role of precharging the local bit line LBL0 to the precharge voltage VBLR in accordance with the precharge signal PCG applied to the gate. The precharge voltage VBLR is set to, for example, an intermediate potential between the power supply voltage and the ground potential (the potential corresponding to the high information and the low information corresponding to the memory cell MC). By controlling the precharge signal PCG to high, the local bit line LBL0 can be precharged to the precharge voltage VBLR. In the present embodiment, in addition to the precharge operation, control for precharging the local bit line LBL0 to the precharge voltage VBLR is also performed during a predetermined period for countermeasures against the above-described leakage current after the active operation. The other local bit line LBL1 is similarly provided with a transistor Q10 and controlled by the precharge signal PCG, but is not shown for simplicity.
トランジスタQ11は、ゲートに印加される制御信号SHRに応じて、ローカルビット線LBL0とグローバルビット線GBLとの接続状態を制御する階層スイッチである。制御信号SHRがハイのときは、ローカルビット線LBL0とグローバルビット線GBLが電気的に接続され、制御信号SHRがローのときは、ローカルビット線LBL0とグローバルビット線GBLが電気的に切り離される。なお、他方のローカルビット線LBL1と他のグローバルビット線(図示せず)との間にも同様にトランジスタQ11が設けられており、制御信号SHRによって制御されるが、簡単のため、図示を省略する。 The transistor Q11 is a hierarchical switch that controls the connection state between the local bit line LBL0 and the global bit line GBL in accordance with a control signal SHR applied to the gate. When the control signal SHR is high, the local bit line LBL0 and the global bit line GBL are electrically connected. When the control signal SHR is low, the local bit line LBL0 and the global bit line GBL are electrically disconnected. A transistor Q11 is similarly provided between the other local bit line LBL1 and another global bit line (not shown), and is controlled by a control signal SHR. To do.
なお、プリチャージ信号PCG及び制御信号SHRは、図1のXデコーダ・Xタイミング生成回路11により生成される。 The precharge signal PCG and the control signal SHR are generated by the X decoder / X timing generation circuit 11 of FIG.
グローバルビット線GBLの一端には、センスアンプSAが接続されている。センスアンプSAは、グローバルビット線GBLと、このグローバルビット線GBLと相補対をなすグローバルビット線/GBLとに接続され、それぞれの差電圧を増幅して保持する差動型の構成を有する。なお、他のグローバルビット線(図示せず)にも、対応したセンスアンプSAが設けられているものとする。ここで、図4を参照して、センスアンプSA及びその周辺の回路部分の構成の一例について説明する。 A sense amplifier SA is connected to one end of the global bit line GBL. The sense amplifier SA is connected to the global bit line GBL and the global bit line / GBL complementary to the global bit line GBL, and has a differential configuration for amplifying and holding the respective differential voltages. It is assumed that corresponding sense amplifiers SA are also provided in other global bit lines (not shown). Here, with reference to FIG. 4, an example of the configuration of the sense amplifier SA and its peripheral circuit portion will be described.
図4に示すように、各々のセンスアンプSAは、2個のPMOSトランジスタ及び2個のNMOSトランジスタから構成される1対のインバータの入出力を互いにクロスカップルして構成されている。センスアンプSAの2つの入力ノードには、1対のグローバルビット線GBL、/GBLが接続されている。図4の上下には、センスアンプSAの2個のPMOSトランジスタに高電位の電源を供給する共通ソース線CSPと、センスアンプSAの2個のNMOSトランジスタに低電位の電源を供給する共通ソース線CSNが配置されている。それぞれの共通ソース線CSP、CSNは、センスアンプ駆動回路SADに接続されている。センスアンプ駆動回路SADは、所定の制御信号に応じて、共通ソース線CSPに高電位の電源電圧を供給するとともに、共通ソース線CSNに低電位の電源電圧を供給する。 As shown in FIG. 4, each sense amplifier SA is configured by cross-coupling the input and output of a pair of inverters composed of two PMOS transistors and two NMOS transistors. A pair of global bit lines GBL and / GBL are connected to the two input nodes of the sense amplifier SA. 4 are a common source line CSP that supplies high-potential power to the two PMOS transistors of the sense amplifier SA, and a common source line that supplies low-potential power to the two NMOS transistors of the sense amplifier SA. CSN is arranged. Each common source line CSP, CSN is connected to a sense amplifier drive circuit SAD. The sense amplifier drive circuit SAD supplies a high-potential power supply voltage to the common source line CSP and a low-potential power supply voltage to the common source line CSN according to a predetermined control signal.
次に、本実施形態のDRAMのライト動作の概要について、図5〜図7を参照して説明する。最初に、本実施形態との対比のため、フローティングボディ構造のメモリセルMCのリーク電流への対策のための期間(以下、単に「リーク対策期間」と呼ぶ)を設けつつ、本実施形態における後述のタイミング制御を導入しない場合のライト動作に関し、図5及び図6に示す比較例を参照して説明する。図5の比較例は、アクティブコマンドACTの受信後に、1回のみライトコマンドWRを受信する場合の動作波形を示している。また、図6の比較例は、アクティブコマンドACTの受信後に、複数のライトコマンドWRを連続して受信する場合の動作波形を示している。 Next, an outline of the write operation of the DRAM of this embodiment will be described with reference to FIGS. First, for comparison with the present embodiment, a period (hereinafter, simply referred to as “leak countermeasure period”) for dealing with a leakage current of the memory cell MC having the floating body structure is provided, and the later-described in the present embodiment. The write operation when the timing control is not introduced will be described with reference to comparative examples shown in FIGS. The comparative example of FIG. 5 shows an operation waveform when the write command WR is received only once after receiving the active command ACT. Further, the comparative example of FIG. 6 shows an operation waveform when a plurality of write commands WR are continuously received after reception of the active command ACT.
図5の動作が開始されると、アクティブコマンドACTを受信し、選択されたワード線WL0がハイに駆動される。なお、ワード線WL1(図2)は非選択のためローのままである。このとき、制御信号SHRをローからハイに制御することでローカルビット線LBL0とグローバルビット線GBLがトランジスタQ11(図2)を介して接続されるとともに、プリチャージ信号PCGをハイからローに制御することでローカルビット線LBL0のプリチャージが解除される。これにより、ハイのデータを保持するメモリセルMC0からローカルビット線LBL0に微小な電位が読み出され(タイミングt0)、その電位がトランジスタQ11を介してグローバルビット線GBLに伝送される。なお、この時点でグローバルビット線GBLのプリチャージも解除されている。次いで、センスアンプSA(図4)が駆動され、ローカルビット線LBL0及びグローバルビット線GBLがそれぞれハイの電位まで増幅される(タイミングt1)。 When the operation of FIG. 5 is started, an active command ACT is received, and the selected word line WL0 is driven high. Note that the word line WL1 (FIG. 2) remains low because it is not selected. At this time, by controlling the control signal SHR from low to high, the local bit line LBL0 and the global bit line GBL are connected via the transistor Q11 (FIG. 2), and the precharge signal PCG is controlled from high to low. As a result, the precharge of the local bit line LBL0 is released. As a result, a very small potential is read from the memory cell MC0 holding high data to the local bit line LBL0 (timing t0), and the potential is transmitted to the global bit line GBL via the transistor Q11. At this time, the precharge of the global bit line GBL is also released. Next, the sense amplifier SA (FIG. 4) is driven, and the local bit line LBL0 and the global bit line GBL are each amplified to a high potential (timing t1).
その後、ワード線WL0が非選択のローに戻される(タイミングt2)。このとき、制御信号SHRをローに戻すことによりローカルビット線LBLがグローバルビット線GBLから切り離され、プリチャージ信号PCGをハイに戻すことによりローカルビット線LBL0がプリチャージ電圧VBLRにプリチャージされる。このタイミングt2から後述のタイミングt4に至るまでは、上述のリーク対策期間に相当する。すなわち、リーク対策期間においては、ローカルビット線LBL0がプリチャージされた状態で、ワード線WL0を非選択のローを保ちつつメモリセルMC0がハイを保持した状態に維持される。仮に、ワード線WL0及びローカルビット線LBL0をタイミングt2以前の状態に保ち続けると、メモリセルMC0と共通のローカルビット線LBL0に接続される他のメモリセルMC1がローのデータを保持する場合、このメモリセルMC1のデータは、ハイを保持するメモリセルMC0からのリーク電流により消失する恐れがある。しかし、リーク対策期間を設けることにより、このようなリーク電流に起因する不具合を有効に防止することができる。 Thereafter, the word line WL0 is returned to a non-selected low (timing t2). At this time, the local bit line LBL is disconnected from the global bit line GBL by returning the control signal SHR to low, and the local bit line LBL0 is precharged to the precharge voltage VBLR by returning the precharge signal PCG to high. The period from the timing t2 to a timing t4 described later corresponds to the above-described leakage countermeasure period. That is, in the leakage countermeasure period, the word line WL0 is maintained in a state in which the memory cell MC0 is maintained high while the local bit line LBL0 is precharged and the word line WL0 is maintained in a non-selected low level. If the word line WL0 and the local bit line LBL0 are kept in a state before the timing t2, if another memory cell MC1 connected to the local bit line LBL0 common to the memory cell MC0 holds low data, Data in the memory cell MC1 may be lost due to a leak current from the memory cell MC0 that holds high. However, by providing a leakage countermeasure period, it is possible to effectively prevent problems caused by such a leakage current.
次いで、タイミングt3でライトコマンドWRを受信すると、ライトステート期間P1に遷移する。このライトステート期間P1は、ライトコマンドWRに応答して実際にメモリセルMC0へのライト動作が可能になるまでに必要な時間を確保するものであり、ライトステート期間P1中にはワード線WL0が非選択(ロー)、制御信号SHRがロー、プリチャージ信号PCがハイの各状態はいずれも変化しない。つまり、ライトステート期間P1は、上述のリーク対策期間に含まれる。そして、タイミングt4でライトステート期間P1が終了してセルライト期間P2に遷移すると、ワード線WL0が再びハイに駆動される。このとき、制御信号SHRがローからハイに、プリチャージ信号PCGハイからローにそれぞれ制御され、前述のアクティブコマンドACTの受信時と同じ制御状態になる。これにより、外部から入力されたデータがセンスアンプSAからグローバルビット線GBL、トランジスタQ11、ローカルビット線LBL0を経由して伝送され、メモリセルMC0に書き込まれる。図5の例では、メモリセルMC0にローのデータが書き込まれる場合を示している。 Next, when the write command WR is received at the timing t3, the state transits to the write state period P1. This write state period P1 secures a time required until an actual write operation to the memory cell MC0 becomes possible in response to the write command WR. During the write state period P1, the word line WL0 is The states of non-selection (low), control signal SHR being low, and precharge signal PC being high do not change. That is, the write state period P1 is included in the above-described leakage countermeasure period. When the write state period P1 ends and transitions to the cell write period P2 at timing t4, the word line WL0 is driven high again. At this time, the control signal SHR is controlled from low to high and from the precharge signal PCG high to low, respectively, and the control state is the same as when the active command ACT is received. As a result, externally input data is transmitted from the sense amplifier SA via the global bit line GBL, the transistor Q11, and the local bit line LBL0, and written to the memory cell MC0. In the example of FIG. 5, a case where low data is written to the memory cell MC0 is shown.
その後、タイミングt5でセルライト期間P2が終了すると、プリチャージコマンドPREを受信する。これにより、ワード線WL0が非選択のローに戻される。このとき、制御信号SHRがハイからローに、プリチャージ信号PCGがローからハイにそれぞれ制御され、前述のリーク対策期間及びライトステート期間P1と同じ制御状態になる。この時点で、ローカルビット線LBL0はプリチャージ電圧VBLRにプリチャージされることになる。 Thereafter, when the cell write period P2 ends at timing t5, the precharge command PRE is received. As a result, the word line WL0 is returned to an unselected row. At this time, the control signal SHR is controlled from the high level to the low level and the precharge signal PCG is controlled from the low level to the high level, respectively, so that the control state is the same as the above-described leak countermeasure period and the write state period P1. At this time, the local bit line LBL0 is precharged to the precharge voltage VBLR.
一方、図6の動作が開始されると、初期時点から、アクティブコマンドACTの受信と、リーク対策期間と、1回目のライトコマンドWRの受信と、ライトステート期間P1までは、図5と同様の動作波形となる。次いで、タイミングt4でセルライト期間P2に遷移する際、図5とは異なり、2回目のライトコマンドWRを受信し、それ以降もライトコマンドWRを繰り返し受信し続けることがわかる。図6から明らかなように、1回目のライトコマンドWRに応答するセルライト期間P2に遷移する際に2回目のライトコマンドWRを受信するので、セルライト期間P2の状態が維持される。そして、3回目以降のライトコマンドWRについても同様であり、それに先行するライトコマンドWRに基づくライト動作の完了前に受信するので、最後のライトコマンドWRに基づくライト動作が完了するまで、セルライト期間P2の状態が持続する。このとき、選択ワード線WL0上のアクセス対象の各メモリセル(MC0、MC2・・・)には、それぞれのメモリセルに対して最後に受信したライトコマンドWRに対応するデータが書き込まれて保持されることになる。このように、図6の比較例においては、図5の比較例に対し、セルライト期間P2の時間が長くなるので、その間はリーク対策を施すことができず、リーク電流に起因するデータ消失等が顕在化する恐れがある。 On the other hand, when the operation of FIG. 6 is started, from the initial time point to the reception of the active command ACT, the leakage countermeasure period, the reception of the first write command WR, and the write state period P1, the same as in FIG. It becomes an operation waveform. Next, when transitioning to the cell write period P2 at timing t4, it is understood that unlike FIG. 5, the second write command WR is received and the write command WR is repeatedly received thereafter. As apparent from FIG. 6, since the second write command WR is received when the cell write period P2 responds to the first write command WR, the state of the cell write period P2 is maintained. The same applies to the third and subsequent write commands WR, and is received before the completion of the write operation based on the write command WR preceding it, so that the cell write period P2 until the write operation based on the last write command WR is completed. This state persists. At this time, data corresponding to the last received write command WR is written and held in each memory cell (MC0, MC2,...) To be accessed on the selected word line WL0. Will be. Thus, in the comparative example of FIG. 6, since the time of the cell write period P2 is longer than that of the comparative example of FIG. 5, no countermeasure against leakage can be taken during that time, and data loss due to the leakage current may occur. There is a risk of manifestation.
これに対し、本実施形態の図7によれば、初期状態からタイミングt4に至るまでは、図6と同様の動作波形であるが、タイミングt4以降もライトステート期間P1が維持される点で、図6とは異なる。すなわち、図6のライトステート期間P1は、1回目のライトコマンドWRの受信後のタイミングt4においても終了することなく、最後のライトコマンドWRの受信後のタイミングt6まで延長され、タイミングt6においてセルライト期間P2に遷移する。その結果、複数のライトコマンドWRを連続して受信したとしても、セルライト期間P2の時間が長くなることはなく、リーク対策期間の状態(ワード線WL0が非選択、制御信号SHRがロー、プリチャージ信号PCGがハイ)を持続することができる。このとき、選択ワード線WL0上の各メモリセル(MC0、MC2・・・)には、それぞれのメモリセルに対して最後に受信したライトコマンドWRに対応するデータのみが書き込まれることになる。このように、本実施形態の図7の動作により、複数のライトコマンドWRを連続して受信する際、図6に示すようにセルライト期間P2の時間が長くなることで顕在化するリーク電流の影響を確実に回避することができる。 On the other hand, according to FIG. 7 of the present embodiment, the operation waveform is the same as that in FIG. 6 from the initial state to the timing t4, but the write state period P1 is maintained after the timing t4. Different from FIG. That is, the write state period P1 in FIG. 6 does not end at timing t4 after reception of the first write command WR, but is extended to timing t6 after reception of the last write command WR, and the cell write period at timing t6. Transition to P2. As a result, even if a plurality of write commands WR are continuously received, the time of the cell write period P2 does not become long, and the state of the leakage countermeasure period (the word line WL0 is not selected, the control signal SHR is low, the precharge is performed) The signal PCG can remain high). At this time, only data corresponding to the last received write command WR is written to each memory cell (MC0, MC2,...) On the selected word line WL0. As described above, when the plurality of write commands WR are continuously received by the operation of FIG. 7 according to the present embodiment, the influence of the leakage current that becomes apparent as the time of the cell write period P2 becomes longer as shown in FIG. Can be reliably avoided.
次に、本実施形態の図7の動作を実現するための具体的な構成及び制御について、図8〜図11を参照して説明する。なお、図7における動作は、主に図1のライトステート発生回路30の動作に基づいて制御される。図8は、ライトステート発生回路30の概略の構成図を示している。図8に示すように、メモリセルアレイ10におけるm+1個のバンクに対応して個別に制御可能なm+1個のライトステート発生回路30(0)〜30(m)が設けられている。ライトコマンドWRはそれぞれのライトステート発生回路30(0)〜30(m)に共通に供給されるとともに、バンク毎に設定されたm+1個のバンクアドレスBA(0)〜BA(m)が、対応するライトステート発生回路30(0)〜30(m)に個別に供給される。そして、それぞれのライトステート発生回路30(0)〜30(m)は、タイミング制御に用いる後述の2通りの制御信号S1(0)〜S1(m)、S2(0)〜S2(m)を対応するバンクにそれぞれ出力する。 Next, a specific configuration and control for realizing the operation of FIG. 7 according to the present embodiment will be described with reference to FIGS. The operation in FIG. 7 is controlled mainly based on the operation of the write state generation circuit 30 in FIG. FIG. 8 is a schematic configuration diagram of the write state generation circuit 30. As shown in FIG. 8, m + 1 write state generation circuits 30 (0) to 30 (m) that can be individually controlled are provided corresponding to m + 1 banks in the memory cell array 10. The write command WR is supplied in common to the write state generation circuits 30 (0) to 30 (m), and m + 1 bank addresses BA (0) to BA (m) set for each bank correspond to each other. Are individually supplied to the write state generation circuits 30 (0) to 30 (m). Each of the write state generation circuits 30 (0) to 30 (m) receives two kinds of control signals S1 (0) to S1 (m) and S2 (0) to S2 (m), which will be described later, used for timing control. Output to the corresponding bank.
図9は、図8の構成のうち任意のバンク用のライトステート発生回路30の論理ブロックの具体例を示している。また、図10は、図9のライトステート発生回路30において、1回のライトコマンドWRを受信する状況の動作を説明するタイミングチャートを示している。なお、図9の論理ブロック及び図10の動作波形は、図8のm個のライトステート発生回路30に関して基本的に共通である。図9に示すライトステート発生回路30は、第1遅延カウンタ31と、第2遅延カウンタ32と、遅延調整部33と、RSフリップフロップ34と、セルライト期間遅延カウンタ35と、それ以外の多数の論理素子(NANDゲート、NORゲート、インバータ等)から構成される。 FIG. 9 shows a specific example of a logic block of the write state generation circuit 30 for an arbitrary bank in the configuration of FIG. FIG. 10 is a timing chart for explaining the operation in the situation where the write state generation circuit 30 in FIG. 9 receives one write command WR. The logic block of FIG. 9 and the operation waveform of FIG. 10 are basically common to the m write state generation circuits 30 of FIG. The write state generation circuit 30 shown in FIG. 9 includes a first delay counter 31, a second delay counter 32, a delay adjustment unit 33, an RS flip-flop 34, a cell write period delay counter 35, and many other logics. It is composed of elements (NAND gate, NOR gate, inverter, etc.).
図9のライトステート発生回路30には、上述のライトコマンドWR及びバンクアドレスBAと、クロックCKとがそれぞれ入力される。図10に示すように、一定周期のクロックCKは、図9の第1遅延カウンタ31、第2遅延カウンタ32、セルライト期間遅延カウンタ35に供給され、それぞれのカウント動作に用いられる。ライトコマンドWR及びバンクアドレスBAが入力されると、その直後のタイミングTa(図9及び図10)を起点として、第1遅延カウンタ31のカウント動作が開始される。第1遅延カウンタ31は、タイミングTaから、アディティブレイテンシALと、CASライトレイテンシCWLとの和(AL+CWL)に相当する時間だけ遅延したタイミングTb(図9)をカウントする。なお、一般に、(AL+CWL)は、ライトコマンドWRの受信から実際にデータが書き込まれるまでのサイクル数(ライトレイテンシ)に相当する。また、第2遅延カウンタ32は、第1遅延カウンタ31により生成されたタイミングTbから、バースト長BLの半分に相当するBL/2のサイクル数だけ遅延したタイミングTd(図9及び図10)をカウントする。このとき、第2遅延カウンタ32から出力される制御信号S1は、タイミングTdで立ち上がるパルスとなる。 The above-described write command WR, bank address BA, and clock CK are input to the write state generation circuit 30 in FIG. As shown in FIG. 10, the clock CK having a fixed period is supplied to the first delay counter 31, the second delay counter 32, and the cell write period delay counter 35 of FIG. 9, and is used for each count operation. When the write command WR and the bank address BA are input, the count operation of the first delay counter 31 is started from the timing Ta (FIGS. 9 and 10) immediately after that. The first delay counter 31 counts the timing Tb (FIG. 9) delayed from the timing Ta by a time corresponding to the sum (AL + CWL) of the additive latency AL and the CAS write latency CWL. In general, (AL + CWL) corresponds to the number of cycles (write latency) from the reception of the write command WR to the actual writing of data. The second delay counter 32 counts the timing Td (FIGS. 9 and 10) delayed from the timing Tb generated by the first delay counter 31 by the number of BL / 2 cycles corresponding to half the burst length BL. To do. At this time, the control signal S1 output from the second delay counter 32 is a pulse that rises at the timing Td.
第2遅延カウンタ32は、上記タイミングTdに加えて、このタイミングTdから所定のサイクル数だけ先行するタイミングTc(図9及び図10)をカウントし、それを遅延調整部33に伝送する。つまり、第2遅延カウンタ32は、タイミングTdにおけるサイクル数(BL/2)に対し、それよりxサイクルだけ短いサイクル数(BL/2−x)をカウントする。図10の例では、タイミングTcは、タイミングTdから1サイクルだけ先行している(x=1)ことがわかる。そして、遅延調整部33は、第2遅延カウンタ32によりカウントされるタイミングTcを所定の遅延時間Δtだけ遅延させ、タイミングTc+Δtを生成する。この遅延時間Δtは、図10に示すように、ワード線WL0の適切な駆動タイミングに応じて調整されるが、詳しくは後述する。 In addition to the timing Td, the second delay counter 32 counts a timing Tc (FIGS. 9 and 10) preceding the timing Td by a predetermined number of cycles and transmits it to the delay adjusting unit 33. That is, the second delay counter 32 counts the number of cycles (BL / 2−x) shorter by x cycles than the number of cycles (BL / 2) at the timing Td. In the example of FIG. 10, it can be seen that the timing Tc precedes the timing Td by one cycle (x = 1). Then, the delay adjustment unit 33 delays the timing Tc counted by the second delay counter 32 by a predetermined delay time Δt to generate the timing Tc + Δt. As shown in FIG. 10, the delay time Δt is adjusted according to the appropriate drive timing of the word line WL0, and will be described in detail later.
一方、セルライト期間遅延カウンタ35は、既に説明したセルライト期間P2をカウントする。セルライト期間遅延カウンタ35の前段に設けられた論理回路群及びRSフリップフロップ34は、遅延調整部33の出力と、タイミングTaのパルスと、セルライト期間遅延カウンタ35の出力とに基づいて、セルライト期間P2を含むタイミングを制御する。また、セルライト期間遅延カウンタ35の後段に設けられた論理回路群を介して、上述の制御信号S2が出力される。この制御信号S2は、遅延制御部33により生成されるタイミングTc+Δtでハイに立ち上がり、後述のタイミングTeでローに戻る。なお、図10に示すように、制御信号S2がハイを保つ期間は、起点がセルライト期間P2より先行し、終点がセルライト期間P2に一致することがわかる。 On the other hand, the cell write period delay counter 35 counts the cell write period P2 already described. The logic circuit group and the RS flip-flop 34 provided in the preceding stage of the cell write period delay counter 35 are connected to the cell write period P2 based on the output of the delay adjustment unit 33, the pulse of the timing Ta, and the output of the cell write period delay counter 35. Control the timing including Further, the control signal S2 described above is output via a logic circuit group provided in the subsequent stage of the cell write period delay counter 35. The control signal S2 rises high at timing Tc + Δt generated by the delay control unit 33, and returns low at timing Te described later. As shown in FIG. 10, it can be seen that the starting point precedes the cell write period P2 and the end point coincides with the cell write period P2 during the period in which the control signal S2 is kept high.
図10には、選択されたワード線WL0と、選択されたメモリセルMC0のそれぞれの動作波形を重ねて示している。ワード線WL0は、制御信号S2の立ち上がりタイミングに連動して駆動される。一方、メモリセルMC0に対する書き込みは、制御信号S1の立ち上がりタイミング(セルライト期間P2の起点のタイミングTd)に連動して開始される。なお、このタイミングTdは、外部からグローバルビット線GBLを経由してメモリセルMC0への書き込み動作を行う際に活性化される選択信号YSの起動タイミングに一致する。このように、選択されたメモリセルMC0に書き込む際、それより先行するタイミングで、選択されたワード線WL0を起動することで、ワード線WL0の起動時の遅延による影響を補償することができ、選択信号YSを用いて起動タイミングを制御する場合と同等のライトリカバリー時間tWRを保つことができる。 FIG. 10 shows the operation waveforms of the selected word line WL0 and the selected memory cell MC0 in an overlapping manner. The word line WL0 is driven in conjunction with the rising timing of the control signal S2. On the other hand, writing to the memory cell MC0 is started in conjunction with the rising timing of the control signal S1 (timing Td of the starting point of the cell write period P2). This timing Td coincides with the activation timing of the selection signal YS that is activated when a write operation to the memory cell MC0 is performed from the outside via the global bit line GBL. In this way, when writing to the selected memory cell MC0, by starting the selected word line WL0 at a timing preceding it, it is possible to compensate for the influence due to the delay at the time of starting the word line WL0, The write recovery time tWR equivalent to the case where the start timing is controlled using the selection signal YS can be maintained.
次に、図11は、図9のライトステート発生回路30において、図10とは異なり、2回のライトコマンドWRを連続して受信する状況の動作を示すタイミングチャートを示している。以下では、図11の動作波形のうち、主に図10と異なる点について説明する。図11においては、1回目のライトコマンドWRを受信した後、クロックCKの所定のサイクル数が経過した後に、2回目のライトコマンドWRを受信する。このとき、2回のライトコマンドWRの受信間隔は、図10で説明したタイミングTa〜Tcの間の総サイクル数である(AL+CWL)+(BL/2−x)よりも短い条件を満たすものとする。 Next, FIG. 11 is a timing chart showing the operation in the situation where the write state generation circuit 30 of FIG. 9 receives two write commands WR continuously unlike FIG. In the following, differences from FIG. 10 in the operation waveforms of FIG. 11 will be mainly described. In FIG. 11, after the first write command WR is received, the second write command WR is received after a predetermined number of cycles of the clock CK has elapsed. At this time, it is assumed that the reception interval of the two write commands WR satisfies a condition shorter than (AL + CWL) + (BL / 2−x), which is the total number of cycles between the timings Ta to Tc described in FIG. To do.
上記条件を満たしている場合、1回目のライトコマンドWRに応答して第1遅延カウンタ31及び第2遅延カウンタ32がカウント動作を開始した後、制御信号S1がローを維持する状態にある。よって、図9において、2回目のライトコマンドWRに応答して、前述のカウント動作が一旦リセットされるので、2回目のライトコマンドWRの受信時点から同様のカウント動作が再び開始されることなる。その結果、図11に示すように、それぞれの制御信号S1、S2が立ち上がるタイミングは、図10に比べると遅れることになり、ライトステート期間P1が延長されることがわかる。以上のように、図11の動作波形と同様の制御により、本実施形態における図7の制御を実現することが可能となる。 When the above conditions are satisfied, the control signal S1 is kept low after the first delay counter 31 and the second delay counter 32 start the counting operation in response to the first write command WR. Accordingly, in FIG. 9, in response to the second write command WR, the above-described count operation is once reset, so that the same count operation is started again from the reception time of the second write command WR. As a result, as shown in FIG. 11, the rise timings of the control signals S1 and S2 are delayed as compared with FIG. 10, and the write state period P1 is extended. As described above, the control of FIG. 7 in the present embodiment can be realized by the same control as the operation waveform of FIG.
次に、図12を参照して、本実施形態において多様なパターンでライトコマンドWRを受信する場合の動作について説明する。図12では、アクティブコマンドACTに続いて2回以上のライトコマンドWRを受信する状況として、5つのケース1〜5を比較して示している。いずれのケースにおいても、図5のライトステート期間P1の時間T1に相当する部分を破線矢印にて示すとともに、図5のセルライト期間P2の時間T2に相当する部分を実線矢印にて示している。また、動作波形としては、ワード線WL0、制御信号SHR、プリチャージ信号PCGの反転信号(図中、/PCGと表記する)は同じ変化をするので、まとめて示してる。 Next, with reference to FIG. 12, the operation when receiving the write command WR in various patterns in the present embodiment will be described. In FIG. 12, five cases 1 to 5 are compared and shown as a situation where the write command WR is received two or more times following the active command ACT. In any case, a portion corresponding to the time T1 in the write state period P1 in FIG. 5 is indicated by a broken line arrow, and a portion corresponding to the time T2 in the cell write period P2 in FIG. 5 is indicated by a solid line arrow. Further, as the operation waveforms, the word line WL0, the control signal SHR, and the inverted signal of the precharge signal PCG (denoted as / PCG in the figure) change in the same way, and are therefore shown collectively.
図12のケース1は、アクティブコマンドACTに続いて、1回目のライトコマンドWRの受信後、十分な時間間隔をおいて2回目のライトコマンドWRを受信する状況を示している。この場合、各々のライトコマンドWRに応答して、図5と同様のパターンに従って、ライトステート期間P1とそれに続くセルライト期間P2が制御される。 Case 1 in FIG. 12 shows a situation in which, after receiving the first write command WR, following the active command ACT, the second write command WR is received after a sufficient time interval. In this case, in response to each write command WR, the write state period P1 and the subsequent cell write period P2 are controlled according to the same pattern as in FIG.
図12のケース2は、アクティブコマンドACTに続いて、複数回のライトコマンドWRが繰り返し受信される場合において、各々のセルライト期間P2の時間T2が経過した直後に後続のライトコマンドWRが受信される状況を示している。この場合、図7とは異なり、ライトステート期間P1が延長されることはないが、複数のライトコマンドWRの繰り返し周期がほぼ時間T1+T2となる場合のワーストケースに相当する。 In the case 2 of FIG. 12, when a plurality of write commands WR are repeatedly received following the active command ACT, the subsequent write command WR is received immediately after the time T2 of each cell write period P2. Indicates the situation. In this case, unlike FIG. 7, the write state period P1 is not extended, but this corresponds to the worst case in which the repetition period of the plurality of write commands WR is approximately time T1 + T2.
図12のケース3は、アクティブコマンドACTに続いて、複数回のライトコマンドWRが繰り返し受信される場合において、各々のライトステート期間P1の時間T1が経過する前に後続のライトコマンドWRが受信される状況を示している。すなわち、図7に示した動作と同じ状況に相当し、最後のライトコマンドWRを受信するまで、ライトステート期間P1が延長されるので、その間はワード線WL等が立ち上がることはない。 In case 3 of FIG. 12, when a plurality of write commands WR are repeatedly received following the active command ACT, the subsequent write commands WR are received before the time T1 of each write state period P1 elapses. Shows the situation. That is, it corresponds to the same situation as the operation shown in FIG. 7, and since the write state period P1 is extended until the last write command WR is received, the word line WL or the like does not rise during that period.
図12のケース4は、アクティブコマンドACTに続いて、複数回のライトコマンドWRが繰り返し受信される場合において、各々のライトステート期間P1からセルライト期間P2に遷移した後に、セルライト期間P2の時間T2が経過する前に後続のライトコマンドWRが受信される状況を示している。この場合、毎回のライトコマンドWRに応答して、ワード線WL等を立ち上げてライト動作が開始されるものの、その途中で次のライトステート期間P1に遷移する。よって、最後のライトコマンドWRを除いてライト動作は保証されないが、最後のライトコマンドWRのみライト動作が保証されれば問題は生じない。 In the case 4 of FIG. 12, when a plurality of write commands WR are repeatedly received following the active command ACT, the time T2 of the cell write period P2 is changed after each transition from the write state period P1 to the cell write period P2. It shows a situation in which a subsequent write command WR is received before it elapses. In this case, in response to each write command WR, the word line WL and the like are raised to start the write operation, but transit to the next write state period P1 on the way. Therefore, the write operation is not guaranteed except for the last write command WR, but no problem occurs if the write operation is guaranteed only for the last write command WR.
図12のケース5は、アクティブコマンドACTの直後に1回目のライトコマンドWRを受信する状況を示している。この場合、アクティブコマンドACTに応答してワード線WL等を立ち上げる必要があるので、1回目のライトコマンドWRの受信後から時間T1の経過前であっても、ケース1〜4のようなライトステート期間P1とは異なる制御がなされる。なお、それ以降に受信される2回目のライトコマンドWRに対しては正常な制御がなされる。 Case 5 in FIG. 12 shows a situation in which the first write command WR is received immediately after the active command ACT. In this case, since it is necessary to raise the word line WL and the like in response to the active command ACT, even if the time T1 has not elapsed since the reception of the first write command WR, the write operation as in cases 1 to 4 is performed. Control different from the state period P1 is performed. Note that normal control is performed for the second write command WR received thereafter.
以上説明したように、本実施形態の構成及び制御を採用することにより、選択されたメモリセルMCに対するライト動作に際し、リーク対策のための制御を行いつつ、1回のライトコマンドWRを受信したときはライトステート期間P1に遷移して時間T1が経過するまでリーク対策の制御を維持するとともに、複数回のライトコマンドWRを連続して受信したときもライトステート期間P1を延長することで、リーク対策の制御を適切に維持することができる。その結果、多様なライト動作において、メモリセルMCのリーク電流がローカルビット線LBLを経由して他のメモリセルMCのデータを消失させる事態を有効に防止することができる。 As described above, by adopting the configuration and control of the present embodiment, when a write command WR is received while performing control for leak countermeasures in the write operation on the selected memory cell MC. Keeps control against leakage until the time T1 elapses after the transition to the write state period P1, and also extends the write state period P1 even when a plurality of write commands WR are continuously received, thereby preventing leakage. Can be maintained appropriately. As a result, in various write operations, it is possible to effectively prevent a situation in which the leakage current of the memory cell MC causes the data of other memory cells MC to be lost via the local bit line LBL.
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、本発明は、半導体装置としてのDRAMに限られることなく、CPU(Central Processing Unit)、MCU(Micro Control Unit)、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、ASSP(Application Specific Standard Product)等に対して適用することができる。 The preferred embodiments of the present invention have been described above, but the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, it is included in the range. For example, the present invention is not limited to a DRAM as a semiconductor device, but is a CPU (Central Processing Unit), an MCU (Micro Control Unit), a DSP (Digital Signal Processor), an ASIC (Application Specific Integrated Circuit), an ASSP (Application Specific). Standard Product) etc.
10…メモリセルアレイ
11…Xデコーダ・Xタイミング生成回路
12…Yデコーダ・Yタイミング生成回路
13…データ制御回路
14…データラッチ回路
15…入出力インターフェース
16…内部クロック生成回路
17…制御信号生成回路
18…DLL回路
20…P型シリコン基板
21…素子分離絶縁膜
22、23…N型不純物層
24…フローティングボディ
25…ゲート誘電体膜
26…ゲート電極
27…蓄積電極
28…プレート電極
30…ライトステート発生回路
31…第1遅延カウンタ
32…第2遅延カウンタ
33…遅延調整部
34…RSフリップフロップ
35…セルライト期間遅延カウンタ
MC、MC0、MC1、MC2…メモリセル
WL、WL0、WL1…ワード線
LBL、LBL0、LBL1…ローカルビット線
GBL、/GBL…グローバルビット線
SA…センスアンプ
SAD…センスアンプ駆動回路
Q10、Q11…トランジスタ
CSP、CSN…共通ソース線
SHR…制御信号
PCG…プリチャージ信号
VBLR…プリチャージ電圧
DESCRIPTION OF SYMBOLS 10 ... Memory cell array 11 ... X decoder and X timing generation circuit 12 ... Y decoder and Y timing generation circuit 13 ... Data control circuit 14 ... Data latch circuit 15 ... Input / output interface 16 ... Internal clock generation circuit 17 ... Control signal generation circuit 18 ... DLL circuit 20 ... P-type silicon substrate 21 ... Element isolation insulating films 22 and 23 ... N-type impurity layer 24 ... Floating body 25 ... Gate dielectric film 26 ... Gate electrode 27 ... Storage electrode 28 ... Plate electrode 30 ... Light state generation Circuit 31 ... First delay counter 32 ... Second delay counter 33 ... Delay adjustment unit 34 ... RS flip-flop 35 ... Cell write period delay counter MC, MC0, MC1, MC2 ... Memory cells WL, WL0, WL1 ... Word lines LBL, LBL0 , LBL1... Local bit lines GBL, / GB ... global bit lines SA ... sense amplifier SAD ... sense amplifier driving circuit Q10, Q11 ... transistors CSP, CSN ... common source line SHR ... control signal PCG ... precharge signal VBLR ... precharge voltage
Claims (9)
前記第1のビット線に対応して配置される第2のビット線と、
前記第1のビット線と前記第2のビット線との間の電気的接続を制御する階層スイッチと、
前記複数のメモリセルを選択的に前記第1のビット線に接続する複数のワード線と、
前記第1のビット線をプリチャージ電圧にプリチャージするプリチャージ回路と、
ライトコマンドに応答して、前記複数のワード線のうちの選択ワード線と前記複数のメモリセルのうちの選択メモリセルとを対象とするライト動作を制御する制御部と、
を備え、
前記制御部は、
前記ライトコマンドの受信時を起点とする第1の期間には、前記選択ワード線を非活性状態に保つとともに、前記第1のビット線を前記階層スイッチにより前記第2のビット線から切り離した状態で前記プリチャージ電圧にプリチャージした状態を保ち、
前記第1の期間の終了時を起点とする第2の期間には、前記選択ワード線を活性状態に保つとともに、前記第1のビット線を前記階層スイッチにより前記第2のビット線に接続した状態で前記プリチャージを解除した状態を保ち、
前記第1の期間において、応答中の前記ライトコマンドに続く他のライトコマンドを受信しないときは所定時間が経過したときに前記第1の期間を終了させ、前記他のライトコマンドを受信したときは当該受信時を起点として更に前記所定時間が経過するまで前記第1の期間を延長する、
ことを特徴とする半導体装置。 A first bit line connected to a plurality of memory cells;
A second bit line arranged corresponding to the first bit line;
A hierarchical switch for controlling electrical connection between the first bit line and the second bit line;
A plurality of word lines for selectively connecting the plurality of memory cells to the first bit line;
A precharge circuit for precharging the first bit line to a precharge voltage;
In response to a write command, a control unit that controls a write operation for a selected word line of the plurality of word lines and a selected memory cell of the plurality of memory cells;
With
The controller is
In a first period starting from reception of the write command, the selected word line is kept in an inactive state, and the first bit line is separated from the second bit line by the hierarchical switch Keep the precharged state at the precharge voltage,
In the second period starting from the end of the first period, the selected word line is kept active and the first bit line is connected to the second bit line by the hierarchical switch. Keep the precharge released in the state,
In the first period, when no other write command following the write command being responded is received, the first period ends when a predetermined time has elapsed, and when the other write command is received Extending the first period from the reception time until the predetermined time elapses.
A semiconductor device.
前記第1のビット線は前記ローカルビット線であり、前記第2のビット線は前記グローバルビット線であることを特徴とする請求項1に記載の半導体装置。 It further comprises a bit line configuration hierarchized by local bit lines and global bit lines,
2. The semiconductor device according to claim 1, wherein the first bit line is the local bit line, and the second bit line is the global bit line.
前記制御部は、前記制御信号に基づいて前記第1の期間から前記第2の期間に遷移させるように制御することを特徴とする請求項1に記載の半導体装置。 A control signal generating circuit for generating a control signal for controlling a timing of transition from the first period to the second period;
The semiconductor device according to claim 1, wherein the control unit performs control so as to transition from the first period to the second period based on the control signal.
前記制御信号発生回路は、前記複数のバンク毎に設けられ、前記複数のバンクの各々に対する前記ライト動作を互いに異なる前記制御信号に応じて制御可能であることを特徴とする請求項5に記載の半導体装置。 A memory cell array divided into a plurality of banks each including the plurality of memory cells;
6. The control signal generation circuit according to claim 5, wherein the control signal generation circuit is provided for each of the plurality of banks, and the write operation for each of the plurality of banks can be controlled according to the different control signals. Semiconductor device.
Priority Applications (1)
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Applications Claiming Priority (1)
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JP2013109416A JP2014229332A (en) | 2013-05-23 | 2013-05-23 | Semiconductor device |
Publications (1)
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JP2014229332A true JP2014229332A (en) | 2014-12-08 |
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Family Applications (1)
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JP2013109416A Abandoned JP2014229332A (en) | 2013-05-23 | 2013-05-23 | Semiconductor device |
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2013
- 2013-05-23 JP JP2013109416A patent/JP2014229332A/en not_active Abandoned
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