JP2014204302A

JP2014204302A - Semiconductor device, semiconductor chip, and electronic circuit

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Publication number: JP2014204302A
Application number: JP2013079175A
Authority: JP
Inventors: 誠中越; Makoto Nakakoshi; 哲也秋本; Tetsuya Akimoto; 伸行伊東; Nobuyuki Ito; 奈穗河合; Naho Kawai
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2013-04-05
Filing date: 2013-04-05
Publication date: 2014-10-27

Abstract

PROBLEM TO BE SOLVED: To suppress noise generated in power supply paths to external interface buffers.SOLUTION: A semiconductor device (1) has a semiconductor chip (12A-12C) including a plurality of external interface buffers (10_1-10_n), and a substrate (16A-16C) both sealed in a semiconductor package. The substrate includes a power wire (LVDD), a ground wire (LGND), and a plurality of signal wires (LS_1-LS_n) connected to the plurality of external interface buffers, respectively. The plurality of signal wires are arranged so as to be sandwiched between the power wire and the ground wire in whole or in part. A current path (Iv) leading from the power wire to the signal wire via the external interface buffer and a current path (Ig) leading from the signal wire to the ground wire via the external interface buffer have such an arrangement as to reduce mutual magnetic flux changes.

Description

本発明は、半導体チップ、半導体装置、及び電子回路に関し、特に外部インターフェースバッファを備える半導体装置に適用して有効な技術に関する。 The present invention relates to a semiconductor chip, a semiconductor device, and an electronic circuit, and more particularly to a technique effective when applied to a semiconductor device including an external interface buffer.

携帯端末等の電子機器は、プリント基板上に配置された複数の半導体装置（ＩＣチップ）や各種の電子部品が配線パターンによって電気的に接続され、各種の信号をやり取りすることによって多くの機能が実現される。半導体装置は、外部と信号（データ）をやり取りするための回路として、外部インターフェースバッファ（Ｉ／Ｏバッファ）を備えている。例えば、プリント基板に搭載された送信側の半導体装置から受信側の半導体装置にデータを送信する場合、送信側の半導体装置における出力用の外部インターフェースバッファから送信された出力信号が、プリント基板上に形成された配線パターン（信号配線）を介して、受信側の半導体装置における入力用の外部インターフェースバッファに供給されることによりデータが送信される。外部インターフェースバッファは、例えば、ハイ側（ＶＤＤ側）及びロー側（ＧＮＤ側）に設けられた２つのトランジスタを含んで構成され、入力された信号の信号レベルの切り替わりに応じて、ハイ側及びロー側のトランジスタを交互にオン・オフさせることにより、出力する信号の信号レベルを切り替える。 Electronic devices such as portable terminals have many functions by electrically connecting a plurality of semiconductor devices (IC chips) and various electronic components arranged on a printed circuit board by wiring patterns and exchanging various signals. Realized. The semiconductor device includes an external interface buffer (I / O buffer) as a circuit for exchanging signals (data) with the outside. For example, when transmitting data from a transmission-side semiconductor device mounted on a printed circuit board to a reception-side semiconductor device, the output signal transmitted from the external interface buffer for output in the transmission-side semiconductor device is transferred to the printed circuit board. Data is transmitted by being supplied to the external interface buffer for input in the semiconductor device on the receiving side through the formed wiring pattern (signal wiring). The external interface buffer includes, for example, two transistors provided on the high side (VDD side) and the low side (GND side), and the high side and low level are changed according to the switching of the signal level of the input signal. The signal level of the output signal is switched by alternately turning on and off the side transistors.

外部インターフェースバッファの出力信号の切り替わり時には、外部インターフェースバッファ及び信号配線を介して電源・グラウンド間に電流が流れる。この電流によって、外部インターフェースバッファの電源供給経路（電源配線及びグラウンド配線）にノイズ（誘導起電力）が発生することが従来から問題となっていた。 When the output signal of the external interface buffer is switched, a current flows between the power supply and the ground via the external interface buffer and the signal wiring. Conventionally, this current causes noise (induced electromotive force) in the power supply path (power supply wiring and ground wiring) of the external interface buffer.

電源配線及びグラウンド配線に発生するノイズを抑えるための方法として、電源・グラウンド間に大容量のデカップリング容量を接続することが従来から知られている。その他にも、例えば特許文献１に開示されているように、複数の出力バッファ回路を備える半導体集積回路において、複数の出力バッファ回路が動作するタイミングをずらすことにより、電源・グラウンド間に流れる電流のピーク値を減らし、リードフレームやワイヤ等のインダクタンス成分によって発生する電源、グラウンドの電位変動量を小さくする方法が知られている。 As a method for suppressing noise generated in the power supply wiring and the ground wiring, it is conventionally known to connect a large-capacity decoupling capacitor between the power supply and the ground. In addition, for example, as disclosed in Patent Document 1, in a semiconductor integrated circuit including a plurality of output buffer circuits, the current flowing between the power supply and the ground is shifted by shifting the timing at which the plurality of output buffer circuits operate. A method is known in which the peak value is reduced, and the amount of potential fluctuation of the power supply and ground generated by the inductance component such as the lead frame and the wire is reduced.

特開平５−１２９９１８号公報JP-A-5-129918

本願発明者は、外部インターフェースバッファを構成するトランジスタのオン・オフの切り替わり時に磁束の変化量がアンバランスになることが、電源供給経路（電源配線やグラウンド配線）におけるノイズの発生原因の１つであることを見出した。例えば、送信側の外部出力インターフェースバッファの出力信号がローレベルからハイレベルに切り替わるとき、外部電源の正電極から、電源配線、送信側の外部出力インターフェースバッファ、信号配線、受信側の外部入力インターフェースバッファ、グラウンド配線を経由して外部電源の負電極に向かう経路の電流が増加することにより、その経路によって形成されるループの磁束が変化する。他方、外部電源の正電極から、電源配線、受信側の入力外部インターフェースバッファ、信号配線、送信側の出力外部インターフェースバッファ、グラウンド配線を経由して外部電源の負電極に向かう経路の電流が減少することにより、その経路によって形成されるループの磁束が変化する。上記二つの磁束の変化の極性は逆の関係にある。したがって、外部電源を介して電源配線及びグラウンド配線によって囲まれる全体ループにおいて、上記の２つの経路によるループの磁束の変化量がアンバランスになると、電源配線及びグラウンド配線に発生するノイズ（誘導起電力）が大きくなる。なお、特許文献１に記載の技術は、電源・グラウンド間に流れる電流のピーク値を減らすだけであり、上記のような磁束の変化量については着目していない。 One of the causes of noise generation in the power supply path (power supply wiring or ground wiring) is that the amount of change in magnetic flux becomes unbalanced when the transistors constituting the external interface buffer are switched on and off. I found out. For example, when the output signal of the external output interface buffer on the transmission side switches from low level to high level, from the positive electrode of the external power supply, power supply wiring, external output interface buffer on the transmission side, signal wiring, external input interface buffer on the reception side When the current in the path toward the negative electrode of the external power supply increases via the ground wiring, the magnetic flux in the loop formed by the path changes. On the other hand, the current in the path from the positive electrode of the external power supply to the negative electrode of the external power supply via the power supply wiring, the input external interface buffer on the reception side, the signal wiring, the output external interface buffer on the transmission side, and the ground wiring decreases. As a result, the magnetic flux of the loop formed by the path changes. The polarities of the two magnetic flux changes are opposite to each other. Therefore, in the entire loop surrounded by the power supply wiring and the ground wiring via the external power supply, if the amount of change in the magnetic flux of the loop due to the above two paths becomes unbalanced, noise generated in the power supply wiring and the ground wiring (inductive electromotive force) ) Becomes larger. The technique described in Patent Document 1 only reduces the peak value of the current flowing between the power source and the ground, and does not focus on the amount of change in magnetic flux as described above.

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 Means for solving such problems will be described below, but other problems and novel features will become apparent from the description of the present specification and the accompanying drawings.

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。 An outline of representative ones of the embodiments disclosed in the present application will be briefly described as follows.

すなわち、本半導体装置は、半導体チップと、前記半導体チップを搭載するための基体とが半導体パッケージに封止される。前記半導体チップは、電源電極と、グラウンド電極と、複数の信号電極と、前記信号電極を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファと、を含む。前記基体は、電源端子と、グラウンド端子と、複数の信号端子と、前記電源端子と前記電源電極とを接続する電源配線と、前記グラウンド端子と前記グラウンド電極とを接続するグラウンド配線と、夫々の前記信号端子と対応する前記信号電極とを接続する複数の信号配線と、を含む。前記複数の信号配線は、それらの全部又は一部が前記電源配線と前記グラウンド配線とに挟まれるように配置される。前記電源配線から前記外部インターフェースバッファを経由して前記信号配線に至る電流経路と、前記信号配線から前記外部インターフェースバッファを経由して前記グラウンド配線に至る電流経路とは相互に磁束の変化を低減する配置を有する。 That is, in this semiconductor device, the semiconductor chip and the base for mounting the semiconductor chip are sealed in the semiconductor package. The semiconductor chip includes a power supply electrode, a ground electrode, a plurality of signal electrodes, and a plurality of external interface buffers for exchanging signals with the outside through the signal electrodes. The substrate includes a power supply terminal, a ground terminal, a plurality of signal terminals, a power supply wiring that connects the power supply terminal and the power supply electrode, a ground wiring that connects the ground terminal and the ground electrode, A plurality of signal wirings connecting the signal terminals to the corresponding signal electrodes. The plurality of signal wirings are arranged so that all or part of them are sandwiched between the power supply wiring and the ground wiring. The current path from the power supply line to the signal line via the external interface buffer and the current path from the signal line to the ground line via the external interface buffer reduce the change in magnetic flux between each other. Have an arrangement.

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 The effects obtained by the representative ones of the embodiments disclosed in the present application will be briefly described as follows.

すなわち、これによれば、外部インターフェースバッファの電源供給経路に発生するノイズを小さくすることができる。 That is, according to this, it is possible to reduce noise generated in the power supply path of the external interface buffer.

外部インターフェースバッファを備える半導体装置を搭載した電子回路を例示する図である。It is a figure which illustrates the electronic circuit carrying the semiconductor device provided with an external interface buffer. 半導体装置１、２のインターフェース部分の構成を例示する図である。2 is a diagram illustrating a configuration of an interface part of semiconductor devices 1 and 2; FIG. 図２の各電流経路によって形成される電流ループを模式的に表した図である。FIG. 3 is a diagram schematically showing a current loop formed by each current path of FIG. 2. 電子回路１００におけるＶＤＤ−ＧＮＤループに生じるノイズの特性を例示する図である。3 is a diagram illustrating characteristics of noise generated in a VDD-GND loop in the electronic circuit 100. FIG. 半導体装置１における外部出力インターフェース回路周辺のレイアウト配置を例示する図である。3 is a diagram illustrating a layout arrangement around an external output interface circuit in the semiconductor device 1; FIG. 半導体チップ１２の比較例として、別のレイアウト構成を有する半導体チップを例示する図である。FIG. 10 is a diagram illustrating a semiconductor chip having another layout configuration as a comparative example of the semiconductor chip 12. 比較例としての半導体チップ１２Ｘに形成されるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す模式図である。It is a schematic diagram showing an area Sa of a VDD-SGNL loop and an area Sb of an SGNL-GND loop formed in a semiconductor chip 12X as a comparative example. 実施の形態１に係る半導体チップ１２に形成されるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す模式図である。4 is a schematic diagram showing an area Sa of a VDD-SGNL loop and an area Sb of an SGNL-GND loop formed in the semiconductor chip 12 according to the first embodiment. FIG. 実施の形態２に係る半導体装置１のパッケージ（基体）における配線構造を例示する図である。6 is a diagram illustrating a wiring structure in a package (base) of a semiconductor device 1 according to a second embodiment. FIG. 実施の形態２に係る基体１６Ａに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。It is a figure which shows area Sa of the VDD-SGNL loop formed in the base | substrate 16A which concerns on Embodiment 2. FIG. 実施の形態２に係る基体１６Ａに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。It is a figure which shows area Sb of the SGNL-GND loop formed in the base | substrate 16A which concerns on Embodiment 2. FIG. 基体１６Ａの比較例として、別の配線構造を有する基体を例示する図である。It is a figure which illustrates the base | substrate which has another wiring structure as a comparative example of the base | substrate 16A. ＶＤＤ−ＧＮＤループＳｃに発生するノイズの特性のＦＤＴＤ法によるシミュレーション結果を示す図である。It is a figure which shows the simulation result by the FDTD method of the characteristic of the noise which generate | occur | produces in VDD-GND loop Sc. 実施の形態３に係る半導体装置１のパッケージ（基体）における配線構造を例示する図である。FIG. 6 is a diagram illustrating a wiring structure in a package (base) of a semiconductor device 1 according to a third embodiment. 実施の形態３に係る基体１６Ｂに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。It is a figure which shows the area Sa of the VDD-SGNL loop formed in the base | substrate 16B which concerns on Embodiment 3. FIG. 実施の形態３に係る基体１６Ｂに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。It is a figure which shows area Sb of the SGNL-GND loop formed in the base | substrate 16B which concerns on Embodiment 3. FIG. 実施の形態４に係る半導体装置１のパッケージ（基体）における配線構造を例示する図である。FIG. 6 is a diagram illustrating a wiring structure in a package (base) of a semiconductor device 1 according to a fourth embodiment. 実施の形態４に係る基体１６Ｃに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。It is a figure which shows the area Sa of the VDD-SGNL loop formed in the base | substrate 16C which concerns on Embodiment 4. FIG. 実施の形態４に係る基体１６Ｃに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。It is a figure which shows area Sb of the SGNL-GND loop formed in the base | substrate 16C which concerns on Embodiment 4. FIG. 実施の形態５に係る電子回路１００Ａの配線基板上の配線構造を例示する図である。It is a figure which illustrates the wiring structure on the wiring board of 100 A of electronic circuits which concern on Embodiment 5. FIG. 実施の形態５に係る配線基板１０１Ａに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａ及びＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。It is a figure which shows the area Sa of the VDD-SGNL loop formed in the wiring board 101A which concerns on Embodiment 5, and the area Sb of a SGNL-GND loop. 実施の形態６に係る電子回路１００Ｂの配線基板上の配線構造を例示する図である。It is a figure which illustrates the wiring structure on the wiring board of the electronic circuit 100B which concerns on Embodiment 6. FIG. 実施の形態６に係る配線基板１０１Ｂに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａ及びＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。It is a figure which shows the area Sa of the VDD-SGNL loop formed in the wiring board 101B which concerns on Embodiment 6, and the area Sb of a SGNL-GND loop. 実施の形態７に係る電子回路１００Ｃの配線基板上の配線構造を例示する図である。It is a figure which illustrates the wiring structure on the wiring board of the electronic circuit 100C which concerns on Embodiment 7. FIG. 実施の形態７に係る配線基板１０１Ｃに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。It is a figure which shows the area Sa of the VDD-SGNL loop formed in 101 C of wiring boards which concern on Embodiment 7. FIG. 実施の形態７に係る配線基板１０１Ｃに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。It is a figure which shows the area Sb of the SGNL-GND loop formed in the wiring board 101C which concerns on Embodiment 7. FIG.

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。 1. First, an outline of a typical embodiment disclosed in the present application will be described. Reference numerals in the drawings referred to in parentheses in the outline description of the representative embodiments merely exemplify what are included in the concept of the components to which the reference numerals are attached.

〔１〕（ＶＤＤ−ＳＧＮＬループの磁束の変化とＳＧＮＬ−ＧＮＤループの磁束の変化を相殺するように配線を形成した半導体パッケージ；図９、図１４、図１７）
本願の代表的な実施の形態に係る半導体装置（１）は、半導体チップ（１２Ａ〜１２Ｃ）と、前記半導体チップを搭載するための基体（１６Ａ〜１６Ｃ）とが半導体パッケージに封止される。前記半導体チップは、電源電極（ＰＡＤＶ）と、グラウンド電極（ＰＡＤＧ）と、複数の信号電極（ＰＡＤＳ＿１〜ＰＡＤ＿ｎ）と、前記信号電極を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファ（１０＿１〜１０＿ｎ）と、を含む。前記基体は、電源端子（ＶＤＤ１）と、グラウンド端子（ＧＮＤ１）と、複数の信号端子（ＳＧＮＬ１＿１〜１＿ｎ）と、電源端子と電源電極とを接続する電源配線（ＬＶＤＤ，ＷＲ）と、グラウンド端子とグラウンド電極とを接続するグラウンド配線（ＬＧＮＤ，ＷＲ）と、夫々の信号端子と対応する信号電極とを接続する複数の信号配線（ＬＳ＿１〜ＬＳ＿７，ＷＲ）を含む。前記複数の信号配線は、それらの全部又は一部が前記電源配線と前記グラウンド配線とに挟まれるように配置される。前記電源配線から前記外部インターフェースバッファを経由して前記信号配線に至る電流経路（Ｉｖ）と、前記信号配線から前記外部インターフェースバッファを経由して前記グラウンド配線に至る電流経路（Ｉｇ）とは相互に磁束の変化を低減する配置を有する。 [1] (Semiconductor package in which wiring is formed so as to cancel the change in magnetic flux in the VDD-SGNL loop and the change in magnetic flux in the SGNL-GND loop; FIG. 9, FIG. 14, FIG. 17)
In a semiconductor device (1) according to a representative embodiment of the present application, a semiconductor chip (12A to 12C) and a base (16A to 16C) for mounting the semiconductor chip are sealed in a semiconductor package. The semiconductor chip includes a power electrode (PADV), a ground electrode (PADG), a plurality of signal electrodes (PADS_1 to PAD_n), and a plurality of external interface buffers for exchanging signals with the outside via the signal electrodes. (10_1 to 10_n). The base includes a power supply terminal (VDD1), a ground terminal (GND1), a plurality of signal terminals (SGNL1_1 to 1_n), power supply wiring (LVDD, WR) connecting the power supply terminal and the power supply electrode, a ground terminal, A ground wiring (LGND, WR) for connecting the ground electrodes and a plurality of signal wirings (LS_1 to LS_7, WR) for connecting each signal terminal to the corresponding signal electrode are included. The plurality of signal wirings are arranged so that all or part of them are sandwiched between the power supply wiring and the ground wiring. A current path (Iv) from the power supply line to the signal line via the external interface buffer and a current path (Ig) from the signal line to the ground line via the external interface buffer are mutually It has an arrangement that reduces the change in magnetic flux.

各外部インターフェースバッファに関し、電源配線から外部インターフェースバッファを経由して信号配線に至る電流経路によって形成されるループ（ＶＤＤ−ＳＧＮＬループ）と、信号配線から外部インターフェースバッファを経由してグラウンド配線に至る電流経路によって形成されるループ（ＳＧＮＬ−ＧＮＤループ）は、磁束の向きは同じであるが、磁束の時間変化の極性は相違する。本半導体装置によれば、外部インターフェースバッファが動作することによって信号配線に流れる電流が変化したとき、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの磁束の変化が相殺されるので、電源配線とグラウンド配線によって挟まれる全体領域における磁束の変化量を小さくでき、電源配線及びグラウンド配線に発生するノイズ（誘導起電力）を小さくすることができる。 Regarding each external interface buffer, a loop (VDD-SGNL loop) formed by a current path from the power supply wiring to the signal wiring through the external interface buffer, and a current from the signal wiring to the ground wiring through the external interface buffer The loop formed by the path (SGNL-GND loop) has the same magnetic flux direction, but the magnetic flux changes with time in different polarities. According to this semiconductor device, when the current flowing through the signal wiring changes due to the operation of the external interface buffer, the change in magnetic flux between the VDD-SGNL loop and the SGNL-GND loop is canceled out. The amount of change in magnetic flux in the entire sandwiched area can be reduced, and noise (inductive electromotive force) generated in the power supply wiring and ground wiring can be reduced.

〔２〕（電源配線及びグラウンド配線を信号バスから離間して配置；図９）
項１の半導体装置において、前記複数の信号配線は１つの信号バス（ＬＳＢ）を構成する。平面視において、前記電源配線及び前記グラウンド配線は、前記信号バスに対して、前記信号バスを構成する前記複数の信号配線同士の間隔よりも離間して配置される。 [2] (Power supply wiring and ground wiring are arranged away from the signal bus; FIG. 9)
In the semiconductor device of Item 1, the plurality of signal wirings constitute one signal bus (LSB). In plan view, the power supply wiring and the ground wiring are arranged with respect to the signal bus so as to be separated from the interval between the plurality of signal wirings constituting the signal bus.

これによれば、電源配線及びグラウンド配線と信号バスの間隔を、信号配線同士の間隔と同じ又はそれ以下にした場合に比べて、電源配線と信号配線によって挟まれる領域と、グラウンド配線と信号配線によって挟まれる領域の面積の差を見かけ上小さくすることができる。すなわち、前記基体の全体領域において、第１ループと第２ループの面積の差を見かけ上小さくすることができる。磁束の大きさはループ面積に比例するので、第１ループと第２ループの面積の差が見かけ上小さくなることにより、第１ループと第２ループによる夫々の磁束の変化量の差（変化の極性は相違する）が小さくなる。これにより、基体の上記全体領域における磁束の変化量が小さくなるから、電源配線及びグラウンド配線に発生するノイズを小さくすることができる。 According to this, compared with the case where the interval between the power supply wiring and the ground wiring and the signal bus is equal to or less than the interval between the signal wirings, the region sandwiched between the power supply wiring and the signal wiring, the ground wiring and the signal wiring It is possible to apparently reduce the difference in the area between the regions sandwiched between the two. That is, the difference in area between the first loop and the second loop can be apparently reduced in the entire region of the base. Since the magnitude of the magnetic flux is proportional to the loop area, the difference in the amount of change in the magnetic flux between the first loop and the second loop (the change The polarity is different). As a result, the amount of change in magnetic flux in the entire region of the substrate is reduced, so that noise generated in the power supply wiring and the ground wiring can be reduced.

〔３〕（電源配線及びグラウンド配線を信号バスから２倍以上離して配置；図９）
項２の半導体装置において、前記電源配線及び前記グラウンド配線と前記信号バスとの間隔（ｌａ）は、前記信号用の導体同士の間隔（ｌｂ）の２倍以上である。 [3] (Place the power supply wiring and ground wiring at least twice from the signal bus; Fig. 9)
In the semiconductor device according to Item 2, an interval (la) between the power supply wiring and the ground wiring and the signal bus is twice or more an interval (lb) between the signal conductors.

これによれば、基体上の電源配線とグラウンド配線とによって挟まれる全体領域における磁束の変化量を小さくすることができ、電源配線及びグラウンド配線に発生するノイズを小さくすることが容易となる。 According to this, the amount of change in magnetic flux in the entire region sandwiched between the power supply wiring and the ground wiring on the substrate can be reduced, and noise generated in the power supply wiring and the ground wiring can be easily reduced.

〔４〕（対称的な形状；図９）
項２の半導体装置は、平面視において、前記基体における前記電源配線と前記グラウンド配線とによって挟まれる領域が、前記信号バスの長手方向を軸（ａ−ａ’）として線対称的な形状とされる。 [4] (Symmetric shape; FIG. 9)
In the semiconductor device according to Item 2, in a plan view, a region sandwiched between the power supply wiring and the ground wiring in the base body has a line-symmetric shape with the longitudinal direction of the signal bus as an axis (aa ′). The

これによれば、基体の電源配線とグラウンド配線とによって挟まれる全体領域において、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差が見かけ上更に小さくなるから、電源配線及びグラウンド配線に発生するノイズを更に小さくすることができる。 According to this, since the difference in the area of the VDD-SGNL loop and the SGNL-GND loop is apparently further reduced in the entire region sandwiched between the power supply wiring and ground wiring of the base, noise generated in the power supply wiring and ground wiring. Can be further reduced.

〔５〕（ＶＤＤ−ＧＮＤで挟まれる領域を信号バスで均等に分断する；図９）
項２の半導体装置は、平面視において、前記基体における前記電源配線と前記信号バスとによって挟まれる領域（Ｓｃ１）と、前記グラウンド配線と前記信号バスとによって挟まれる領域の面積（Ｓｃ２）が実質的に等しくされる。 [5] (A region between VDD-GND is equally divided by a signal bus; FIG. 9)
The semiconductor device according to Item 2 has a substantial area (Sc2) of a region (Sc1) between the power supply wiring and the signal bus and a region (Sc2) between the ground wiring and the signal bus in the substrate in plan view. Are made equal.

これによれば、第１ループと第２ループの面積の差を見かけ上更に小さくすることができ、電源配線及びグラウンド配線に発生するノイズを更に小さくすることができる。 According to this, the difference in area between the first loop and the second loop can be apparently further reduced, and noise generated in the power supply wiring and the ground wiring can be further reduced.

〔６〕（リードフレーム；図９）
項２乃至５の何れかの半導体装置において、前記基体（１６Ａ）はリードフレームであって、前記電源配線は、電源用のインナーリード（ＬＶＤＤ）と、当該インナーリードと前記電源電極とを接続するための電源用のボンディングワイヤ（ＷＲ）と、を含む。前記グラウンド配線は、グラウンド用のインナーリード（ＬＧＮＤ）と、当該インナーリードと前記グラウンド電極とを接続するためのグラウンド用のボンディングワイヤ（ＷＲ）と、を含む。前記信号配線は、信号用のインナーリード（ＬＳ＿１〜ＬＳ＿ｎ）と、当該インナーリードと前記信号電極とを接続するための信号用のボンディングワイヤ（ＷＲ）と、を含む。 [6] (Lead frame; Fig. 9)
In the semiconductor device according to any one of Items 2 to 5, the base body (16A) is a lead frame, and the power supply wiring connects an inner lead (LVDD) for power supply, the inner lead and the power supply electrode. Power supply bonding wires (WR). The ground wiring includes a ground inner lead (LGND) and a ground bonding wire (WR) for connecting the inner lead and the ground electrode. The signal wiring includes signal inner leads (LS_1 to LS_n) and signal bonding wires (WR) for connecting the inner leads and the signal electrodes.

〔７〕（電源配線及びグラウンド配線を信号配線群の間からチップに接続；図１４）
項１の半導体装置において、前記複数の信号電極は、一方向に並設されるとともに、２つの信号電極群（ＰＡＤＳ＿１〜ＰＡＤＳ＿３とＰＡＤＳ＿４〜ＰＡＤＳ＿７）を構成する。前記電源電極及び前記グラウンド電極は、前記２つの信号電極群の間に配置される。前記複数の信号端子は、前記電源端子と前記グラウンド端子との間に、前記複数の信号電極の配列方向に沿って配置される。前記電源配線と前記グラウンド配線とは、相互に離間する方向に前記複数の信号配線を横切る部分を有する。 [7] (Connect the power supply wiring and ground wiring to the chip from between the signal wiring groups; FIG. 14)
In the semiconductor device of Item 1, the plurality of signal electrodes are arranged in parallel in one direction and constitute two signal electrode groups (PADS_1 to PADS_3 and PADS_4 to PADS_7). The power supply electrode and the ground electrode are disposed between the two signal electrode groups. The plurality of signal terminals are arranged along the arrangement direction of the plurality of signal electrodes between the power supply terminal and the ground terminal. The power supply wiring and the ground wiring have a portion that crosses the plurality of signal wirings in a direction away from each other.

これによれば、基体において、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差を見かけ上小さくすることができる。これにより、項２と同様に、基体の電源配線とグラウンド配線とによって挟まれる全体領域における磁束の変化量を小さくすることができ、電源配線及びグラウンド配線に発生するノイズを小さくすることができる。 According to this, in the substrate, the difference in area between the VDD-SGNL loop and the SGNL-GND loop can be apparently reduced. Thereby, similarly to the item 2, the amount of change in the magnetic flux in the entire region sandwiched between the power supply wiring and the ground wiring of the base can be reduced, and the noise generated in the power supply wiring and the ground wiring can be reduced.

〔８〕（リードフレーム；図１４）
項７の半導体装置において、前記基体（１６Ｂ）はリードフレームであって、前記電源配線は、電源用のインナーリード（ＬＶＤＤ）と、当該インナーリードと前記電源電極とを接続するための電源用のボンディングワイヤ（ＷＲ）と、を含む。前記グラウンド配線は、グラウンド用のインナーリード（ＬＧＮＤ）と、当該インナーリードと前記グラウンド電極とを接続するためのグラウンド用のボンディングワイヤ（ＷＲ）と、を含む。前記信号配線は、信号用のインナーリード（ＬＳ＿１〜ＬＳ＿ｎ）と、当該インナーリードと前記信号電極とを接続するための信号用のボンディングワイヤ（ＷＲ）と、を含む。前記電源用のインナーリードは、前記基体において、前記２つの信号電極群（ＰＡＤＳ＿１〜ＰＡＤＳ＿３）の一方と接続される信号用のボンディングワイヤ群の下を通るように延在し、その先端において前記電源用のボンディングワイヤによって前記電源電極と接続される。前記グラウンド用のインナーリードは、前記基体において、前記２つの信号電極群（ＰＡＤＳ＿４〜ＰＡＤＳ＿７）の他方と接続される信号用のボンディングワイヤ群の下を通るように延在し、その先端において前記グラウンド用のボンディングワイヤによって前記グラウンド電極と接続される。 [8] (Lead frame; FIG. 14)
In the semiconductor device according to Item 7, the base body (16B) is a lead frame, and the power supply wiring is a power supply inner lead (LVDD) and a power supply for connecting the inner lead and the power supply electrode. Bonding wire (WR). The ground wiring includes a ground inner lead (LGND) and a ground bonding wire (WR) for connecting the inner lead and the ground electrode. The signal wiring includes signal inner leads (LS_1 to LS_n) and signal bonding wires (WR) for connecting the inner leads and the signal electrodes. The inner lead for power supply extends to pass under a signal bonding wire group connected to one of the two signal electrode groups (PADS_1 to PADS_3) in the base, and the power supply leads at the tip thereof. The power supply electrode is connected by a bonding wire. The inner lead for ground extends in the base so as to pass under a signal bonding wire group connected to the other of the two signal electrode groups (PADS_4 to PADS_7), and at the tip thereof, the ground lead It is connected to the ground electrode by a bonding wire.

これによれば、リードフレームを適用した半導体パッケージにおいて、外部インターフェースバッファが動作したときに電源配線及びグラウンド配線に発生するノイズを小さくすることが容易となる。 According to this, in the semiconductor package to which the lead frame is applied, it becomes easy to reduce noise generated in the power supply wiring and the ground wiring when the external interface buffer operates.

〔９〕（電源配線及びグラウンド配線が反対方向に信号配線群を横切った後でチップに接続；図１７）
項１の半導体装置において、前記複数の信号電極は、前記電源電極と前記グラウンド電極との間に一方向に並設される。前記電源電極は、前記複数の信号電極の配列方向の一端側（ＰＡＤＳ＿１側）に配置され、前記グラウンド電極は、前記複数の信号電極の配列方向の他端側（ＰＡＤＳ＿７側）に配置される。前記複数の信号端子は、前記電源端子と前記グラウンド端子との間に、前記複数の信号電極の配列方向に沿って配置される。前記電源端子は、前記複数の信号電極の配列方向の他端側（ＰＡＤＳ＿７）に配置され、前記グラウンド端子は、前記複数の信号電極の配列方向の一端側（ＰＡＤＳ＿１側）に配置される。前記電源配線と前記グラウンド配線とは、並走して前記複数の信号配線を横切る部分を有する。 [9] (Connected to the chip after the power supply wiring and ground wiring cross the signal wiring group in opposite directions; FIG. 17)
In the semiconductor device according to Item 1, the plurality of signal electrodes are arranged in parallel in one direction between the power supply electrode and the ground electrode. The power supply electrode is disposed on one end side (PADS_1 side) in the arrangement direction of the plurality of signal electrodes, and the ground electrode is disposed on the other end side (PADS_7 side) in the arrangement direction of the plurality of signal electrodes. The plurality of signal terminals are arranged along the arrangement direction of the plurality of signal electrodes between the power supply terminal and the ground terminal. The power terminal is disposed on the other end side (PADS_7) in the arrangement direction of the plurality of signal electrodes, and the ground terminal is disposed on one end side (PADS_1 side) in the arrangement direction of the plurality of signal electrodes. The power supply wiring and the ground wiring have portions that run in parallel and cross the plurality of signal wirings.

これによれば、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差を見かけ上小さくすることができる。これにより、項２と同様に、基体の電源配線とグラウンド配線とによって挟まれる全体領域における磁束の変化量を小さくすることができ、電源配線及びグラウンド配線に発生するノイズを小さくすることができる。 According to this, the difference in area between the VDD-SGNL loop and the SGNL-GND loop can be apparently reduced. Thereby, similarly to the item 2, the amount of change in the magnetic flux in the entire region sandwiched between the power supply wiring and the ground wiring of the base can be reduced, and the noise generated in the power supply wiring and the ground wiring can be reduced.

〔１０〕（リードフレーム；図１７）
項８の半導体装置において、前記基体（１６Ｃ）はリードフレームであって、前記電源配線は、電源用のインナーリード（ＬＶＤＤ）と、当該インナーリードと前記電源電極とを接続するための電源用のボンディングワイヤ（ＷＲ）と、を含む。前記グラウンド配線は、グラウンド用のインナーリード（ＬＧＮＤ）と、当該インナーリードと前記グラウンド電極とを接続するためのグラウンド用のボンディングワイヤ（ＷＲ）と、を含む。前記信号配線は、信号用のインナーリード（ＬＳ＿１〜ＬＳ＿ｎ）と、当該インナーリードと前記信号電極とを接続するための信号用のボンディングワイヤ（ＷＲ）と、を含む。前記電源用のインナーリードは、前記基体において前記信号用のインナーリードと前記信号電極とを接続するボンディングワイヤ群の下を通るように延在し、その先端において前記電源用のボンディングワイヤによって前記電源電極と接続される。前記グラウンド用のインナーリードは、前記基体において前記ボンディングワイヤ群の下を通るように延在し、その先端において前記グラウンド用のボンディングワイヤによって前記グラウンド電極と接続される。 [10] (Lead frame; FIG. 17)
In the semiconductor device according to Item 8, the base body (16C) is a lead frame, and the power supply wiring is a power supply inner lead (LVDD) and a power supply for connecting the inner lead and the power supply electrode. Bonding wire (WR). The ground wiring includes a ground inner lead (LGND) and a ground bonding wire (WR) for connecting the inner lead and the ground electrode. The signal wiring includes signal inner leads (LS_1 to LS_n) and signal bonding wires (WR) for connecting the inner leads and the signal electrodes. The inner lead for power supply extends under the bonding wire group connecting the inner lead for signal and the signal electrode in the base body, and the power source is connected to the power source by the bonding wire for power supply at the tip thereof. Connected with electrodes. The inner lead for the ground extends so as to pass under the bonding wire group on the base, and is connected to the ground electrode at the tip thereof by the bonding wire for ground.

これによれば、リードフレームを適用した半導体パッケージにおいて、外部インターフェースバッファが動作したときに電源配線及びグラウンド配線に発生するノイズ（誘導起電力）を小さくすることが容易となる。 According to this, in the semiconductor package to which the lead frame is applied, it becomes easy to reduce noise (induced electromotive force) generated in the power supply wiring and the ground wiring when the external interface buffer operates.

〔１１〕（ＶＤＤ−ＳＧＮＬループの磁束の変化とＳＧＮＬ−ＧＮＤループの磁束の変化を相殺するように配線を形成した電子回路；図２０、図２２、図２４）
本願の代表的な実施の形態に係る電子回路（１００Ａ〜１００Ｃ）は、少なくとも２つの配線層を持つ配線基板（１０１Ａ〜１０１Ｃ）と、前記配線基板上に設けられた第１半導体装置（１）と、有する。前記配線基板は、前記配線層に形成された電源配線（ＬＮＶＤＤ）、グラウンド配線（ＬＮＧＮＤ）、及び複数の信号配線（ＬＮＳ＿１〜ＬＮＳ＿ｎ）を含む。前記第１半導体装置は、前記電源配線と接続される第１電源端子（ＶＤＤ１）と、前記グラウンド配線と接続される第１グラウンド端子（ＧＮＤ１）と、前記第１電源端子と前記第１グラウンド端子との間に配置され、夫々の前記信号配線に対応して接続される複数の第１信号端子（ＳＧＮＬ１＿１〜ＳＧＮＬ１＿ｎ）と、を含む。前記第１半導体装置は更に、前記第１信号端子を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファ（１０＿１〜１０＿ｎ）と、を含む。前記電源配線と前記グラウンド配線は、前記複数の信号配線が形成される配線層とは異なる配線層を経由して、平面視において前記複数の信号配線の一部を囲むように形成される。電源配線から外部インターフェースバッファを経由して信号配線に至る電流経路（Ｉｖ）と、信号配線から外部インターフェースバッファを経由してグラウンド配線に至る電流経路（Ｉｇ）とは、相互に磁束の変化を低減する配置を有する。 [11] (Electronic circuit in which wiring is formed so as to cancel the change in magnetic flux in the VDD-SGNL loop and the change in magnetic flux in the SGNL-GND loop; FIGS. 20, 22, and 24)
An electronic circuit (100A to 100C) according to a representative embodiment of the present application includes a wiring board (101A to 101C) having at least two wiring layers, and a first semiconductor device (1) provided on the wiring board. And have. The wiring board includes a power supply wiring (LNVDD), a ground wiring (LGND), and a plurality of signal wirings (LNS_1 to LNS_n) formed in the wiring layer. The first semiconductor device includes a first power supply terminal (VDD1) connected to the power supply wiring, a first ground terminal (GND1) connected to the ground wiring, the first power supply terminal, and the first ground terminal. And a plurality of first signal terminals (SGNL1_1 to SGNL1_n) connected corresponding to the respective signal wirings. The first semiconductor device further includes a plurality of external interface buffers (10_1 to 10_n) for exchanging signals with the outside via the first signal terminal. The power supply wiring and the ground wiring are formed so as to surround a part of the plurality of signal wirings in a plan view via a wiring layer different from a wiring layer in which the plurality of signal wirings are formed. The current path (Iv) from the power supply wiring to the signal wiring via the external interface buffer and the current path (Ig) from the signal wiring to the ground wiring via the external interface buffer reduce the change in magnetic flux between each other. Has an arrangement to

これによれば、外部インターフェースバッファが動作することによって信号配線に流れる電流が変化したとき、項１と同様に、配線基板におけるＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの磁束の変化が相殺される。これにより、配線基板における電源配線とグラウンド配線とによって挟まれる全体領域の磁束の変化量が小さくなり、電源配線及びグラウンド配線に発生するノイズを小さくすることができる。 According to this, when the current flowing through the signal wiring changes due to the operation of the external interface buffer, the change in the magnetic flux between the VDD-SGNL loop and the SGNL-GND loop in the wiring board is canceled out similarly to the item 1. Thereby, the amount of change in the magnetic flux in the entire region sandwiched between the power supply wiring and the ground wiring in the wiring board is reduced, and noise generated in the power supply wiring and the ground wiring can be reduced.

〔１２〕（電源配線及びグラウンド配線を信号バスから離間して配置；図２０）
項１１の電子回路（１００Ａ）において、前記複数の信号配線は、１つの信号バス（ＬＮＳＢ）を構成する。前記電源配線と前記グラウンド配線は、前記信号バスに対して、前記信号バスを構成する前記信号配線同士の間隔よりも離間して配置される。 [12] (Power supply wiring and ground wiring are arranged apart from the signal bus; FIG. 20)
In the electronic circuit (100A) of item 11, the plurality of signal wirings constitute one signal bus (LNSB). The power supply wiring and the ground wiring are arranged away from the signal bus with respect to the interval between the signal wirings constituting the signal bus.

本半導体装置によれば、配線基板上の電源配線及びグラウンド配線と信号バスとの間隔を、信号配線同士の間隔と同じ又はそれ以下にした場合と比べて、電源配線と信号バスによって挟まれる領域と、グラウンド配線と信号バスによって挟まれる領域の面積の差を見かけ上小さくすることができる。すなわち、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域において、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差を見かけ上小さくできるから、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループによる夫々の磁束の変化量の差（極性は相違する）が小さくなる。これにより、配線基板の上記全体領域における磁束の変化量を小さくすることができ、電源配線及びグラウンド配線に発生するノイズを小さくすることが可能となる。 According to the present semiconductor device, the area between the power supply wiring and the signal bus compared to the case where the distance between the power supply wiring and ground wiring on the wiring board and the signal bus is equal to or less than the distance between the signal wirings. And the difference in the area of the region sandwiched between the ground wiring and the signal bus can be apparently reduced. That is, since the difference in the area of the VDD-SGNL loop and the SGNL-GND loop can be apparently reduced in the entire region sandwiched between the power supply wiring and the ground wiring on the wiring board, the VDD-SGNL loop and the SGNL-GND loop respectively. The difference in the amount of change in magnetic flux (the polarities are different) becomes small. As a result, the amount of change in magnetic flux in the entire area of the wiring board can be reduced, and noise generated in the power supply wiring and the ground wiring can be reduced.

〔１３〕（電源配線及びグラウンド配線を信号バスから２倍以上離して配置；図２０）
項１２の電子回路（１００Ａ）において、前記電源配線及び前記グラウンド配線と前記信号バスとの間隔（ｌｐ）は、前記信号用の導体同士の間隔（ｌｑ）の２倍以上である。 [13] (Place power and ground wires at least twice from the signal bus; FIG. 20)
In the electronic circuit (100A) according to Item 12, an interval (lp) between the power supply wiring and the ground wiring and the signal bus is twice or more an interval (lq) between the signal conductors.

これによれば、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域（Ｓｃ）における磁束の変化量を更に小さくすることができ、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが容易となる。 According to this, the amount of change in magnetic flux in the entire region (Sc) sandwiched between the power supply wiring and the ground wiring on the wiring board can be further reduced, and noise generated in the power supply wiring and the ground wiring can be further reduced. Becomes easy.

〔１４〕（対称的な形状；図２０）
項１２の電子回路（１００Ａ）は、平面視において、前記配線基板における前記電源配線と前記グラウンド配線とによって挟まれる領域は、前記信号バスの長手方向を軸（ｂ−ｂ’）として線対称的な形状とされる。 [14] (Symmetric shape; FIG. 20)
In the electronic circuit (100A) according to Item 12, in the plan view, the region sandwiched between the power supply wiring and the ground wiring in the wiring board is line-symmetrical with the longitudinal direction of the signal bus as the axis (bb ′). Shape.

これによれば、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域（Ｓｃ）において、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差を見かけ上更に小さくすることができる。これにより、磁束の変化量が更に小さくなり、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが可能となる。 According to this, in the entire region (Sc) sandwiched between the power supply wiring and the ground wiring on the wiring board, the difference in the area between the VDD-SGNL loop and the SGNL-GND loop can be apparently further reduced. As a result, the amount of change in the magnetic flux is further reduced, and noise generated in the power supply wiring and the ground wiring can be further reduced.

〔１５〕（ＶＤＤ−ＧＮＤで挟まれる領域を信号バスで均等に分断する；図２０）
項１２の電子回路（１００Ａ）は、平面視において、前記電源配線と前記信号バスとによって挟まれる領域の面積（Ｓｐ１）と前記グラウンド配線と前記信号バスとによって挟まれる領域の面積（Ｓｐ２）とが実質的に等しくされる。 [15] (A region sandwiched between VDD-GND is equally divided by a signal bus; FIG. 20)
The electronic circuit (100A) according to Item 12 includes an area (Sp1) of a region sandwiched between the power supply wiring and the signal bus and an area (Sp2) of a region sandwiched between the ground wiring and the signal bus in plan view. Are made substantially equal.

これによれば、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域（Ｓｃ）における磁束の変化量を更に小さくすることができ、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが可能となる。 According to this, the amount of change in magnetic flux in the entire region (Sc) sandwiched between the power supply wiring and the ground wiring on the wiring board can be further reduced, and noise generated in the power supply wiring and the ground wiring can be further reduced. Is possible.

〔１６〕（２つの半導体装置）
項１２乃至１５の何れかの電子回路（１００Ａ〜１００Ｃ）は、前記配線基板上に設けられた第２半導体装置（２）を更に有する。前記第２半導体装置は、第２電源端子（ＶＤＤ２）と、第２グラウンド端子（ＧＮＤ２）と、夫々の前記信号配線に対応して接続される複数の第２信号端子（ＳＧＮＬ２＿１〜ＳＧＮＬ２＿ｎ）と、前記第２信号端子に対応して設けられ、対応する前記第２信号端子を介して外部と信号のやり取りを行うための複数の第２外部インターフェースバッファ（２０＿１〜２０＿ｎ）と、を含む。前記第２電源端子は、前記電源配線から分岐した配線（ＬＢＶＤＤ１）に接続され、前記第２グラウンド端子は、前記グラウンド配線から分岐した配線（ＬＢＧＮＤ１）に接続される。前記電源配線から分岐した配線と前記グラウンド配線から分岐した配線とは、それらの一部が並走して形成される。 [16] (Two semiconductor devices)
The electronic circuit (100A to 100C) according to any one of Items 12 to 15 further includes a second semiconductor device (2) provided on the wiring board. The second semiconductor device includes a second power supply terminal (VDD2), a second ground terminal (GND2), and a plurality of second signal terminals (SGNL2_1 to SGNL2_n) connected to the respective signal lines, A plurality of second external interface buffers (20_1 to 20_n) provided corresponding to the second signal terminals and for exchanging signals with the outside via the corresponding second signal terminals. The second power supply terminal is connected to a wiring (LBVDD1) branched from the power supply wiring, and the second ground terminal is connected to a wiring (LBGND1) branched from the ground wiring. A part of the wiring branched from the power supply wiring and the wiring branched from the ground wiring are formed in parallel.

これによれば、第２半導体装置に接続される電源及びグラウンドの分岐配線によってループが形成されないから、電源配線及びグラウンド配線に発生するノイズを抑えるために、分岐配線による電流経路の磁束を考慮する必要はなく、第１半導体装置までの電流経路の磁束を考慮した配線設計を行えばよい。 According to this, since a loop is not formed by the power supply and ground branch wiring connected to the second semiconductor device, the magnetic flux in the current path by the branch wiring is considered in order to suppress noise generated in the power supply wiring and ground wiring. There is no need to design the wiring in consideration of the magnetic flux in the current path to the first semiconductor device.

〔１７〕（キャパシタＣ１；図２２）
項１２の電子回路（１００Ｂ）は、前記信号バスが形成される配線層とは異なる配線層において、平面視で前記信号バスと重なるように、前記信号バスの幅方向の中間付近に配置されたキャパシタ（Ｃ１）を更に有する。前記キャパシタは、その一方の端子が前記電源配線から分岐した配線に接続され、その他方の端子が前記グラウンド配線から分岐した配線に接続される。 [17] (Capacitor C1; FIG. 22)
The electronic circuit (100B) according to Item 12 is disposed near the middle in the width direction of the signal bus so as to overlap the signal bus in a plan view in a wiring layer different from the wiring layer in which the signal bus is formed. It further has a capacitor (C1). The capacitor has one terminal connected to a wiring branched from the power supply wiring, and the other terminal connected to a wiring branched from the ground wiring.

これによれば、第１半導体装置と電源及びグラウンド電圧の供給源とが離れて配置されている場合であっても、キャパシタが電源及びグラウンド電圧の供給源として機能するので、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの夫々に流れる電流の変化量のずれが生じ難くなる。これにより、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域（Ｓｃ）における磁束の変化量を更に小さくすることができ、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが可能となる。 According to this, even when the first semiconductor device and the power source and the ground voltage supply source are arranged apart from each other, the capacitor functions as the power source and the ground voltage supply source. The change in the amount of current flowing through each of the SGNL-GND loops is less likely to occur. As a result, the amount of change in magnetic flux in the entire region (Sc) sandwiched between the power supply wiring and the ground wiring on the wiring board can be further reduced, and noise generated in the power supply wiring and the ground wiring can be further reduced. It becomes.

〔１８〕（電源配線及びグラウンド配線が信号バスを挟んで並走し、途中で信号バスと交差；図２４）
項１１の電子回路において、前記電源配線と前記グラウンド配線とは、それらの一部が前記信号バスを挟んで並走し、その途中（Ｓ）で前記信号バスと交差するように形成される。 [18] (Power supply wiring and ground wiring run in parallel across the signal bus and cross the signal bus halfway; FIG. 24)
In the electronic circuit according to Item 11, the power supply wiring and the ground wiring are formed so that a part of the power supply wiring and the ground wiring run parallel to each other with the signal bus interposed therebetween and cross the signal bus in the middle (S).

これによれば、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域（Ｓｃ）を２つに分けることができ、分けられた夫々の領域において、電源配線と信号配線によって挟まれる領域と、前記グラウンド配線と前記信号配線によって挟まれる領域を形成することができる。これにより、電源配線及びグラウンド配線を途中で信号バスと交差させずに信号バスを挟んで並走させた場合に比べて、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差を見かけ上小さくすることができ、電源配線及びグラウンド配線に発生するノイズを小さくすることが可能となる。 According to this, the entire area (Sc) sandwiched between the power supply wiring and the ground wiring on the wiring board can be divided into two, and in each divided area, the area sandwiched between the power supply wiring and the signal wiring A region sandwiched between the ground wiring and the signal wiring can be formed. As a result, the difference between the areas of the VDD-SGNL loop and the SGNL-GND loop is apparently reduced as compared with the case where the power supply wiring and the ground wiring are run in parallel with the signal bus sandwiched without crossing the signal bus. Therefore, noise generated in the power supply wiring and the ground wiring can be reduced.

〔１９〕（並走区間の中間付近で信号バスと交差；図２４）
項１８の電子回路において、前記電源配線及び前記グラウンド配線は、前記信号バスを挟んで並走する区間の中間部分で前記信号バスと交差する。 [19] (Intersection with signal bus near the middle of the parallel section; Fig. 24)
In the electronic circuit of item 18, the power supply wiring and the ground wiring intersect the signal bus at an intermediate portion of a section running in parallel with the signal bus interposed therebetween.

これによれば、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差を見かけ上更に小さくすることができる。 According to this, the difference in area between the VDD-SGNL loop and the SGNL-GND loop can be apparently further reduced.

〔２０〕（半導体チップ；図５）
本願の代表的な実施の形態に係る半導体チップ（１２）は、電源電極（ＰＡＤＶ）、グラウンド電極（ＰＡＤＧ）、及び複数の信号電極（ＰＡＤＳ＿１〜ＰＡＤＳ＿１０）と、を有する。本半導体チップは更に、一端が前記電源電極に接続される第１内部電源配線（ＬＩＶ１）と、一端が前記グラウンド電極に接続される第１内部グラウンド配線（ＬＩＧ１）と、一方向に並設され対応する前記信号電極を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファ（１０＿１〜１０＿ｎ）と、を有する。本半導体チップは更に、前記複数の外部インターフェースバッファの配列方向に沿って配置され、前記複数の外部インターフェースバッファに電源電圧を供給するための第２内部電源配線（ＬＩＶ２）を有する。本半導体チップは更に、前記複数の外部インターフェースバッファの配列方向に沿って配置され、前記複数の外部インターフェースバッファにグラウンド電圧を供給するための第２内部グラウンド配線（ＬＩＶ１）を有する。本半導体チップにおいて、前記第１内部電源配線は、その他端が前記第２内部電源配線の中間部分（ＭＶ）に接続され、前記第１内部グラウンド配線は、その他端が前記第２内部グラウンド配線の中間部分（ＭＧ）に接続される。 [20] (Semiconductor chip; FIG. 5)
A semiconductor chip (12) according to a typical embodiment of the present application includes a power supply electrode (PADV), a ground electrode (PADG), and a plurality of signal electrodes (PADS_1 to PADS_10). The semiconductor chip further includes a first internal power supply line (LIV1) having one end connected to the power supply electrode and a first internal ground line (LIG1) having one end connected to the ground electrode in one direction. A plurality of external interface buffers (10_1 to 10_n) for exchanging signals with the outside via the corresponding signal electrodes. The semiconductor chip further includes a second internal power supply line (LIV2) disposed along the arrangement direction of the plurality of external interface buffers and for supplying a power supply voltage to the plurality of external interface buffers. The semiconductor chip further includes a second internal ground line (LIV1) arranged along the arrangement direction of the plurality of external interface buffers and for supplying a ground voltage to the plurality of external interface buffers. In the semiconductor chip, the other end of the first internal power supply wiring is connected to an intermediate portion (MV) of the second internal power supply wiring, and the other end of the first internal power supply wiring is connected to the second internal ground wiring. Connected to the middle part (MG).

これによれば、半導体チップにおける各外部インターフェースバッファに関し、第１及び第２内部電源配線から外部インターフェースバッファを経由して信号電極に至る電流経路によるＶＤＤ−ＳＧＮＬループと、上記信号電極から外部インターフェースバッファを経由して第１及び第２内部グラウンド配線に至る電流経路によるＳＧＮＬ−ＧＮＤループの面積の差を見かけ上小さくできる。これにより、半導体チップ上の第１及び第２内部電源配線と第１及び第２内部グラウンド配線とによって挟まれる内部全体領域（Ｓｃ）において、第１内部ループと第２内部ループによる磁束の変化量の差が小さくなるから、内部全体領域における磁束の変化量を小さくなり、電源配線及びグラウンド配線に発生するノイズを小さくすることができる。 According to this, regarding each external interface buffer in the semiconductor chip, a VDD-SGNL loop by a current path from the first and second internal power supply lines to the signal electrode via the external interface buffer, and the signal electrode to the external interface buffer. The difference in the area of the SGNL-GND loop due to the current path reaching the first and second internal ground wirings via the line can be apparently reduced. As a result, in the entire internal region (Sc) sandwiched between the first and second internal power supply lines and the first and second internal ground lines on the semiconductor chip, the amount of change in magnetic flux due to the first internal loop and the second internal loop Therefore, the amount of change in magnetic flux in the entire internal region can be reduced, and noise generated in the power supply wiring and ground wiring can be reduced.

〔２１〕（第１内部電源配線と第１内部グラウンド配線の長さを等しくする；図５）
項２１の半導体チップにおいて、前記電源電極、前記グラウンド電極、及び前記複数の信号電極は、前記複数の外部インターフェースバッファの配列方向に沿って配置される。前記複数の信号電極は、前記電源電極と前記グラウンド電極との間に配置される。前記第１内部電源配線と前記第１内部グラウンド配線の長さが実質的に等しくされる。 [21] (Equal lengths of the first internal power supply wiring and the first internal ground wiring; FIG. 5)
In the semiconductor chip of item 21, the power supply electrode, the ground electrode, and the plurality of signal electrodes are arranged along an arrangement direction of the plurality of external interface buffers. The plurality of signal electrodes are disposed between the power supply electrode and the ground electrode. The first internal power supply wiring and the first internal ground wiring are substantially equal in length.

これによれば、上記第１内部ループと上記第２内部ループの面積の差が見かけ上更に小さくなるから、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが容易となる。 According to this, since the difference in area between the first inner loop and the second inner loop is apparently further reduced, it is easy to further reduce noise generated in the power supply wiring and the ground wiring.

〔２２〕（半導体チップ１２（図５）と基体１６Ａ、１６Ｃ（図９及び図１７の）をパッケージングした半導体装置）
項２乃至６又は項９、１０の何れかの半導体装置（１）において、前記半導体チップは、一端が前記電源電極に接続される第１内部電源配線（ＬＩＶ１）と、一端が前記グラウンド電極に接続される第１内部グラウンド配線（ＬＩＧ２）を更に有する。本半導体チップは更に、前記第１内部電源配線の他端に接続され、夫々の前記外部インターフェースバッファに電源電圧を供給するための第２内部電源配線（ＬＩＶ２）と、前記第１内部グラウンド配線の他端に接続され、夫々の前記外部インターフェースバッファにグラウンド電圧を供給するための第２内部グラウンド配線（ＬＩＶ１）と、を更に有する。前記複数の外部インターフェースバッファは、一方向に並設される。前記第２内部電源配線及び前記第２内部グラウンド配線は、前記外部インターフェースバッファの配列方向に沿って配置される。前記第１内部電源配線は、前記第２内部電源配線の中間部分（ＭＶ）に接続される。前記第１内部グラウンド配線は、前記第２内部グラウンド配線の中間部分（ＭＧ）に接続される。 [22] (Semiconductor device in which semiconductor chip 12 (FIG. 5) and bases 16A and 16C (of FIGS. 9 and 17) are packaged)
In the semiconductor device (1) according to any one of Items 2 to 6 or 9, 9 and 10, the semiconductor chip includes a first internal power supply line (LIV1) having one end connected to the power supply electrode, and one end connected to the ground electrode. A first internal ground line (LIG2) to be connected is further included. The semiconductor chip is further connected to the other end of the first internal power supply line, and includes a second internal power supply line (LIV2) for supplying a power supply voltage to each of the external interface buffers, and the first internal ground line. And a second internal ground line (LIV1) connected to the other end for supplying a ground voltage to each of the external interface buffers. The plurality of external interface buffers are arranged in parallel in one direction. The second internal power supply line and the second internal ground line are arranged along the arrangement direction of the external interface buffer. The first internal power supply wiring is connected to an intermediate portion (MV) of the second internal power supply wiring. The first internal ground wiring is connected to an intermediate portion (MG) of the second internal ground wiring.

これによれば、基体における磁束の変化量に加えて、項２０と同様に半導体チップにおける磁束の変化量も小さくすることができるから、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが可能となる。 According to this, in addition to the amount of change in the magnetic flux in the substrate, the amount of change in the magnetic flux in the semiconductor chip can be reduced in the same manner as in Item 20, so that noise generated in the power supply wiring and ground wiring can be further reduced. It becomes possible.

〔２３〕（第１内部電源配線と第１内部グラウンド配線の長さを等しくする；図５）
項２２の半導体装置において、前記電源電極、前記グラウンド電極、及び前記複数の信号電極は、前記外部インターフェースバッファの配列方向に沿って配置される。前記複数の信号電極は、前記電源電極と前記グラウンド電極との間に配置される。前記第１内部電源配線と前記第１内部グラウンド配線の長さが実質的に等しくされる。 [23] (Equal lengths of the first internal power supply wiring and the first internal ground wiring; FIG. 5)
In the semiconductor device of item 22, the power supply electrode, the ground electrode, and the plurality of signal electrodes are arranged along an arrangement direction of the external interface buffer. The plurality of signal electrodes are disposed between the power supply electrode and the ground electrode. The first internal power supply wiring and the first internal ground wiring are substantially equal in length.

これによれば、項２１と同様に、電源配線及びグラウンド配線に発生するノイズを更に小さくすることができる。 According to this, similarly to the item 21, noise generated in the power supply wiring and the ground wiring can be further reduced.

〔２４〕（キャパシタＣ２：図２４）
項１８の電子回路（１００Ｃ）において、前記配線基板（１０１Ｃ）は、前記電源配線に電源電圧を供給するとともに前記グラウンド配線にグラウンド電圧を供給する電源供給部（３）と、前記電源配線と前記グラウンド配線との間に接続されるキャパシタ（Ｃ２）と、を更に含む。前記キャパシタは、前記電源供給部から、前記電源配線と前記グラウンド配線とが前記信号バスを挟んで並走するまでの区間に配置される。 [24] (Capacitor C2: FIG. 24)
In the electronic circuit (100C) of Item 18, the wiring board (101C) supplies a power supply voltage to the power supply wiring and a ground voltage to the ground wiring, the power supply wiring, And a capacitor (C2) connected to the ground wiring. The capacitor is disposed in a section from the power supply unit until the power supply wiring and the ground wiring run in parallel with the signal bus interposed therebetween.

これによれば、項１７と同様に、電源供給部と第１半導体装置が離れて配置されている場合であっても、キャパシタが電源電圧及びグラウンド電圧の供給源として機能するので、夫々のループに流れる電流の変化量のずれが生じ難くなる。これにより、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域（Ｓｃ）における磁束の変化量を更に小さくすることができ、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが可能となる。 According to this, as in the case of item 17, even when the power supply unit and the first semiconductor device are arranged apart from each other, the capacitor functions as a power supply voltage and ground voltage supply source. Deviation in the amount of change in the current flowing through is less likely to occur. As a result, the amount of change in magnetic flux in the entire region (Sc) sandwiched between the power supply wiring and the ground wiring on the wiring board can be further reduced, and noise generated in the power supply wiring and the ground wiring can be further reduced. It becomes.

２．実施の形態の詳細
実施の形態について更に詳述する。 2. Details of Embodiments Embodiments will be further described in detail.

図１に、外部インターフェースバッファを備える半導体装置を搭載した電子回路を例示する。 FIG. 1 illustrates an electronic circuit on which a semiconductor device including an external interface buffer is mounted.

同図に示される電子回路１００は、例えば、配線基板１０１上に搭載された複数の半導体装置（ＩＣチップ）や各種の電子部品を含んで構成され、それらの部品が相互に各種信号のやり取りすることにより所望の機能を実現する１つのシステムを構成する。同図には、電子回路１００を構成する一部の部品として、２つの半導体装置１、２が図示されている。 The electronic circuit 100 shown in the figure includes, for example, a plurality of semiconductor devices (IC chips) mounted on the wiring substrate 101 and various electronic components, and these components exchange various signals with each other. Thus, one system that realizes a desired function is configured. In the drawing, two semiconductor devices 1 and 2 are shown as some components constituting the electronic circuit 100.

半導体装置１と半導体装置２は、配線基板１０１上に形成された配線パターンを介して接続され、高速なデータ通信が可能にされる。例えば、半導体装置１の信号処理によって生成されたデータが配線基板１０１上の配線パターンに出力され、その配線パターンを介して半導体装置２がデータを受信する。半導体装置２は受信したデータに基づいて各種の信号処理を行う。特に制限されないが、半導体装置１は、例えば３２ｂｉｔや６４ｂｉｔのメモリバスを制御するメモリコントローラを備えたコントローラＩＣである。また、半導体装置２は、例えば半導体装置１によって制御されるＤＤＲ２ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）やＤＤＲ３ＳＤＲＡＭ等のメモリＩＣである。 The semiconductor device 1 and the semiconductor device 2 are connected via a wiring pattern formed on the wiring substrate 101, and high-speed data communication is enabled. For example, data generated by signal processing of the semiconductor device 1 is output to a wiring pattern on the wiring substrate 101, and the semiconductor device 2 receives the data via the wiring pattern. The semiconductor device 2 performs various signal processing based on the received data. Although not particularly limited, the semiconductor device 1 is a controller IC including a memory controller that controls, for example, a 32-bit or 64-bit memory bus. The semiconductor device 2 is a memory IC such as a DDR2 SDRAM (Double-Data-Rate 3 Synchronous Random Access Memory) controlled by the semiconductor device 1 or a DDR3 SDRAM.

半導体装置１は、例えば、半導体装置１特有の機能を実現するための信号処理を行う内部回路１１と、内部回路１１によって生成されたデータ（信号）を外部に出力するための複数の外部出力インターフェースバッファ１０＿１〜１０＿ｎ（ｎは２以上の整数。）と、複数の外部端子とを備える。なお、同図には、半導体装置１が備える外部端子として、代表的に、電源端子ＶＤＤ１、グラウンド端子ＧＮＤ１、信号端子ＳＧＮＬ１＿１〜１〜１＿ｎが図示されているが、上記以外の外部端子を備えても良い。 The semiconductor device 1 includes, for example, an internal circuit 11 that performs signal processing for realizing functions unique to the semiconductor device 1 and a plurality of external output interfaces for outputting data (signals) generated by the internal circuit 11 to the outside. Buffers 10_1 to 10_n (n is an integer of 2 or more) and a plurality of external terminals. In the figure, as the external terminals included in the semiconductor device 1, the power supply terminal VDD1, the ground terminal GND1, and the signal terminals SGNL1_1 to 1_n are typically illustrated, but external terminals other than the above are included. Also good.

外部出力インターフェースバッファ１０＿１〜１０＿ｎ（総称する場合は、外部出力インターフェースバッファ１０と記す。）は、内部回路１１と共に、例えば公知のＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路の製造技術によって１個の単結晶シリコンのような半導体基板（半導体チップ）に形成される。外部出力インターフェースバッファ１０＿１〜１０＿ｎは、対応する信号端子ＳＧＮＬ１＿１〜１＿ｎ（総称する場合は、信号端子ＳＧＮＬ１と記す。）に信号を出力する。例えば、外部出力インターフェースバッファ１０＿１は信号端子ＳＧＮＬ１＿１に信号を出力し、外部出力インターフェースバッファ１０＿ｎは信号端子ＳＧＮＬ１＿ｎに信号を出力する。信号端子ＳＧＮＬ１＿１〜１＿ｎは、半導体装置２における信号端子ＳＧＮＬ２＿１〜２＿ｎに対応して接続され、信号端子ＳＧＮＬ１＿１〜１＿ｎと信号端子ＳＧＮＬ２＿１〜２＿ｎを接続する信号線群は、例えば１つの信号バスを構成している。 The external output interface buffers 10_1 to 10_n (generally referred to as the external output interface buffer 10) together with the internal circuit 11, for example, a single single crystal by a manufacturing technology of a known CMOS (Complementary Metal Oxide Semiconductor) integrated circuit. It is formed on a semiconductor substrate (semiconductor chip) such as silicon. The external output interface buffers 10_1 to 10_n output signals to corresponding signal terminals SGNL1_1 to 1_n (generally referred to as signal terminals SGNL1). For example, the external output interface buffer 10_1 outputs a signal to the signal terminal SGNL1_1, and the external output interface buffer 10_n outputs a signal to the signal terminal SGNL1_n. The signal terminals SGNL1_1 to 1_n are connected corresponding to the signal terminals SGNL2_1 to 2_n in the semiconductor device 2, and the signal line group connecting the signal terminals SGNL1_1 to 1_n and the signal terminals SGNL2_1 to 2_n constitutes one signal bus, for example. ing.

外部出力インターフェースバッファ１０＿１〜１０＿ｎ及び信号端子ＳＧＮＬ１＿１〜１＿ｎは、例えば図１に示されるように、配線基板１０１上のＸ方向に沿って並んで半導体装置１内にレイアウトされる。外部出力インターフェースバッファ１０＿１〜１０＿ｎは、電源端子ＶＤＤ１及びグラウンド端子ＧＮＤ１からの給電により動作する。電源端子ＶＤＤ１は、配線基板１０１上（又は配線基板１０１外）に設けられた電源供給部３（レギュレータ等の電源装置）の正電極側に接続され、グラウンド端子ＧＮＤ１は電源供給部３の負電極側に接続される。 The external output interface buffers 10_1 to 10_n and the signal terminals SGNL1_1 to 1_n are laid out in the semiconductor device 1 side by side along the X direction on the wiring substrate 101, for example, as shown in FIG. The external output interface buffers 10_1 to 10_n operate by power supply from the power supply terminal VDD1 and the ground terminal GND1. The power supply terminal VDD1 is connected to the positive electrode side of a power supply unit 3 (power supply device such as a regulator) provided on the wiring substrate 101 (or outside the wiring substrate 101), and the ground terminal GND1 is a negative electrode of the power supply unit 3 Connected to the side.

半導体装置２は、外部からデータ（信号）を入力するための複数の外部入力インターフェースバッファ２０＿１〜２０＿ｎと、外部入力インターフェースバッファ２０＿１〜２０＿ｎによって受信したデータに基づいて半導体装置２特有の機能を実現するための信号処理を行う内部回路２１と、複数の外部端子とを備える。なお、同図には、半導体装置２が備える外部端子として、代表的に、電源端子ＶＤＤ２、グラウンド端子ＧＮＤ２、信号端子ＳＧＮＬ２＿１〜２〜１＿ｎが図示されているが、上記以外の外部端子を備えても良い。 The semiconductor device 2 realizes functions specific to the semiconductor device 2 based on a plurality of external input interface buffers 20_1 to 20_n for inputting data (signals) from the outside and data received by the external input interface buffers 20_1 to 20_n. An internal circuit 21 for performing signal processing for the purpose, and a plurality of external terminals. In the figure, as the external terminals included in the semiconductor device 2, the power supply terminal VDD2, the ground terminal GND2, and the signal terminals SGNL2_1 to 2_1_n are typically illustrated, but external terminals other than the above are included. Also good.

外部入力インターフェースバッファ２０＿１〜２０＿ｎ（総称する場合は、外部入力インターフェースバッファ２０と記す。）は、内部回路２１と共に、例えば公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板（半導体チップ）に形成される。外部入力インターフェースバッファ２０＿１〜２０＿ｎは、対応する信号端子ＳＧＮＬ２＿１〜２＿ｎ（総称する場合は、信号端子ＳＧＮＬ２と記す。）から信号を入力する。例えば、外部入力インターフェースバッファ２０＿１は信号端子ＳＧＮＬ２＿１から信号を入力し、外部入力インターフェースバッファ２０＿ｎは信号端子ＳＧＮＬ２＿ｎから信号を入力する。外部入力インターフェースバッファ２０＿１〜２０＿ｎ及び信号端子ＳＧＮＬ２＿１〜２＿ｎは、例えば、図１に示されるように、配線基板１０１上のＸ方向に沿って並んで半導体装置２内にレイアウトされる。外部入力インターフェースバッファ２０＿１〜２０＿ｎは、電源端子ＶＤＤ２及びグラウンド端子ＧＮＤ２からの給電により動作する。電源端子ＶＤＤ２は、電源供給部３の正電極側に接続され、グラウンド端子ＧＮＤ２は電源供給部３の負電極側に接続される。 The external input interface buffers 20_1 to 20_n (generally referred to as the external input interface buffer 20) together with the internal circuit 21, for example, a semiconductor substrate such as a single crystal silicon by a known CMOS integrated circuit manufacturing technique. (Semiconductor chip). The external input interface buffers 20_1 to 20_n input signals from corresponding signal terminals SGNL2_1 to 2_n (generally referred to as signal terminals SGNL2). For example, the external input interface buffer 20_1 receives a signal from the signal terminal SGNL2_1, and the external input interface buffer 20_n receives a signal from the signal terminal SGNL2_n. The external input interface buffers 20_1 to 20_n and the signal terminals SGNL2_1 to 2_n are laid out in the semiconductor device 2 side by side along the X direction on the wiring substrate 101, for example, as shown in FIG. The external input interface buffers 20_1 to 20_n operate by power supply from the power supply terminal VDD2 and the ground terminal GND2. The power supply terminal VDD2 is connected to the positive electrode side of the power supply unit 3, and the ground terminal GND2 is connected to the negative electrode side of the power supply unit 3.

図２に、半導体装置１、２のインターフェース部分の構成を例示する。なお、同図は、説明を簡略化するため、外部出力インターフェースバッファ１０＿１と外部入力インターフェースバッファ２０＿１の接続部分を図示し、それ以外の部分は省略している。 FIG. 2 illustrates the configuration of the interface portion of the semiconductor devices 1 and 2. In the figure, for the sake of simplification, the connection portion between the external output interface buffer 10_1 and the external input interface buffer 20_1 is shown, and the other portions are omitted.

外部出力インターフェースバッファ１０＿１は、ハイ側（電源電圧（ＶＤＤ１）側）及びロー側（グラウンド電圧（ＧＮＤ１）側）に設けられた２つのトランジスタを含んで構成される。外部出力インターフェースバッファ１０＿１は、内部回路１１から供給された信号の信号レベルに応じて、ハイ側及びロー側のトランジスタを交互にオン・オフさせることにより、出力信号の信号レベルを切り替える。特に制限されないが、外部出力インターフェースバッファ１０＿１は、ＣＭＯＳインバータ回路である。なお、外部出力インターフェースバッファ１０＿２〜１０＿ｎの構成は外部出力インターフェースバッファ１０＿１と同様である。 The external output interface buffer 10_1 includes two transistors provided on the high side (power supply voltage (VDD1) side) and the low side (ground voltage (GND1) side). The external output interface buffer 10_1 switches the signal level of the output signal by alternately turning on and off the high-side and low-side transistors according to the signal level of the signal supplied from the internal circuit 11. Although not particularly limited, the external output interface buffer 10_1 is a CMOS inverter circuit. The configuration of the external output interface buffers 10_2 to 10_n is the same as that of the external output interface buffer 10_1.

外部入力インターフェースバッファ２０＿１は、ハイ側（電源電圧（ＶＤＤ）側）及びロー側（グラウンド電圧（ＧＮＤ）側）に設けられた２つのトランジスタと、終端回路とを含んで構成される。同図には、終端回路として、信号端子ＳＧＮＬ２＿１と電源端子ＶＤＤ２の間に接続された抵抗Ｒ１と、信号端子ＳＧＮＬ２＿１とグラウンド端子ＧＮＤ２の間に接続された抵抗Ｒ２とから構成されたテブナン終端回路が例示されるが、終端回路の構成は特に制限されない。 The external input interface buffer 20_1 includes two transistors provided on the high side (power supply voltage (VDD) side) and the low side (ground voltage (GND) side), and a termination circuit. In the figure, a Thevenin termination circuit comprising a resistor R1 connected between the signal terminal SGNL2_1 and the power supply terminal VDD2 and a resistor R2 connected between the signal terminal SGNL2_1 and the ground terminal GND2 is used as the termination circuit. Although illustrated, the configuration of the termination circuit is not particularly limited.

外部入力インターフェースバッファ２０＿１は、外部出力インターフェースバッファ１０＿１から信号端子ＳＧＮＬ２＿１及び上記終端回路を介して入力された信号の信号レベルに応じて、ハイ側及びロー側のトランジスタを交互にオン・オフさせることにより、出力信号の信号レベルを切り替える。外部入力インターフェースバッファ２０＿１から出力された信号は内部回路２１に供給される。なお、外部入力インターフェースバッファ２０＿２〜２０＿ｎの構成は外部入力インターフェースバッファ２０＿１と同様である。 The external input interface buffer 20_1 alternately turns on and off the high-side and low-side transistors according to the signal level of the signal input from the external output interface buffer 10_1 through the signal terminal SGNL2_1 and the termination circuit. Switch the signal level of the output signal. The signal output from the external input interface buffer 20_1 is supplied to the internal circuit 21. The configuration of the external input interface buffers 20_2 to 20_n is the same as that of the external input interface buffer 20_1.

外部出力インターフェースバッファ１０及び外部入力インターフェースバッファ２０の状態が遷移するとき、外部出力インターフェースバッファ１０と外部入力インターフェースバッファ２０との信号経路に電流が発生する。例えば、外部出力インターフェースバッファ１０＿１の出力信号がローレベルからハイレベルに切り替わるとき、外部出力インターフェースバッファ１０＿１のハイ側のトランジスタがオフ状態からオン状態に遷移するとともに、ロー側のトランジスタがオン状態からオフ状態に遷移する。このとき、図２のように、電源供給部３の正電極から、電源配線ＬＶ、電源端子ＶＤＤ１、外部出力インターフェースバッファ１０＿１のハイ側のトランジスタ、信号配線ＳＧＮＬ１、外部入力インターフェースバッファ２０＿１の抵抗Ｒ２、グラウンド端子ＧＮＤ２、グラウンド配線ＬＧを経由して電源供給部３の負電極に向かう経路（以下、第１電流経路と称する。）の電流Ｉｖが増加する。他方、電源供給部３の正電極から、電源配線ＬＶ、電源端子ＶＤＤ２、外部入力インターフェースバッファ２０＿１の抵抗Ｒ１、信号配線ＳＧＮＬ１、外部出力インターフェースバッファ１０＿１のロー側のトランジスタ、グラウンド端子ＧＮＤ１、グラウンド配線ＬＧを経由して電源供給部３の負電極に向かう経路（以下、第２電流経路と称する。）の電流Ｉｇは減少する。同様に、外部出力インターフェースバッファ１０＿１の出力信号がハイレベルからローレベルに切り替わるとき、外部出力インターフェースバッファ１０＿１のハイ側のトランジスタがオン状態からオフ状態に遷移するとともに、ロー側のトランジスタがオフ状態からオン状態に遷移する。これにより、第１電流経路の電流Ｉｖが減少し、第２電流経路の電流Ｉｇが増加する。 When the states of the external output interface buffer 10 and the external input interface buffer 20 transition, a current is generated in the signal path between the external output interface buffer 10 and the external input interface buffer 20. For example, when the output signal of the external output interface buffer 10_1 switches from the low level to the high level, the high-side transistor of the external output interface buffer 10_1 changes from the off state to the on state, and the low-side transistor changes from the on state to the off state. Transition to the state. At this time, as shown in FIG. 2, from the positive electrode of the power supply unit 3, the power supply line LV, the power supply terminal VDD1, the high-side transistor of the external output interface buffer 10_1, the signal line SGNL1, the resistor R2 of the external input interface buffer 20_1, A current Iv of a path (hereinafter referred to as a first current path) that goes to the negative electrode of the power supply unit 3 via the ground terminal GND2 and the ground wiring LG increases. On the other hand, from the positive electrode of the power supply unit 3, the power line LV, the power terminal VDD2, the resistor R1 of the external input interface buffer 20_1, the signal line SGNL1, the low-side transistor of the external output interface buffer 10_1, the ground terminal GND1, and the ground line LG The current Ig of the path (hereinafter referred to as the second current path) going to the negative electrode of the power supply unit 3 via the voltage decreases. Similarly, when the output signal of the external output interface buffer 10_1 switches from the high level to the low level, the high-side transistor of the external output interface buffer 10_1 transitions from the on state to the off state, and the low-side transistor from the off state. Transition to the on state. As a result, the current Iv in the first current path decreases and the current Ig in the second current path increases.

電流Ｉｖ、Ｉｇが発生すると、周囲の空間には磁界が発生する。その磁界の一部は、電源供給部３の正電極から電源配線ＬＶ、外部出力インターフェースバッファ１０及び外部入力インターフェースバッファ２０、グラウンド配線ＬＧを経由して電源供給部３の負電極に戻る電流経路（以下、全体電流経路と称する。）によって囲まれる領域Ｓｃを貫通している。すなわち、外部出力インターフェースバッファ１０及び外部入力インターフェースバッファ２０の状態が遷移すると、第１電流経路及び第２電流経路に電流Ｉｖ、Ｉｇが発生し、全体電流経路によって囲まれる領域Ｓｃの磁束が変化する。このとき、電流Ｉｖによる磁束の変化量と電流Ｉｇによる磁束の変化量がアンバランスであると、全体電流経路に発生するノイズ（誘導起電力）が大きくなる。以下、このことについて、図３及び図４を用いて詳細に説明する。 When the currents Iv and Ig are generated, a magnetic field is generated in the surrounding space. A part of the magnetic field is a current path (from the positive electrode of the power supply unit 3 to the negative electrode of the power supply unit 3 via the power supply line LV, the external output interface buffer 10, the external input interface buffer 20, and the ground line LG. Hereinafter, the region Sc is surrounded by a whole current path). That is, when the state of the external output interface buffer 10 and the external input interface buffer 20 transitions, currents Iv and Ig are generated in the first current path and the second current path, and the magnetic flux in the region Sc surrounded by the entire current path changes. . At this time, if the amount of change in magnetic flux due to the current Iv and the amount of change in magnetic flux due to the current Ig are unbalanced, noise (induced electromotive force) generated in the entire current path increases. Hereinafter, this will be described in detail with reference to FIGS.

図３は、図２の各電流経路によって形成される電流ループを模式的に表した図である。 FIG. 3 is a diagram schematically showing a current loop formed by each current path of FIG.

同図に示されるように、全体電流経路によって形成されるループ（以下、ＶＤＤ−ＧＮＤループと称する。）で囲まれる領域Ｓｃに、電流Ｉｖが流れる第１電流経路によって形成されるループ（以下、ＶＤＤ−ＳＧＮＬループと称する。）と、電流Ｉｇが流れる第２電流経路によって形成されるループ（以下、ＳＧＮＬ−ＧＮＤループと称する。）が内包される。ＶＤＤ−ＳＧＮＬループの半径をａ、ＶＤＤ−ＳＧＮＬループのループ面積をＳａ，ＶＤＤ−ＳＧＮＬループを貫く磁束密度をＢｖとする。ＳＧＮＬ−ＧＮＤループの半径をｂ、ＳＧＮＬ−ＧＮＤループのループ面積をＳｂ、ＳＧＮＬ−ＧＮＤループを貫く磁束密度をＢｇとする。また、ＶＤＤ−ＧＮＤループのループ面積をＳｃとする。なお、以下の説明では、参照符号Ｓｃは、ＶＤＤ−ＧＮＤループで囲まれる領域と、その領域の面積を表すものとする。 As shown in the figure, a loop formed by a first current path (hereinafter referred to as a current Iv) flows in a region Sc surrounded by a loop formed by the entire current path (hereinafter referred to as a VDD-GND loop). And a loop formed by the second current path through which the current Ig flows (hereinafter referred to as an SGNL-GND loop). The radius of the VDD-SGNL loop is a, the loop area of the VDD-SGNL loop is Sa, and the magnetic flux density penetrating the VDD-SGNL loop is Bv. The radius of the SGNL-GND loop is b, the loop area of the SGNL-GND loop is Sb, and the magnetic flux density penetrating the SGNL-GND loop is Bg. The loop area of the VDD-GND loop is Sc. In the following description, reference numeral Sc represents a region surrounded by the VDD-GND loop and the area of the region.

このとき、ＶＤＤ−ＳＧＮＬループによって発生する磁束の磁束密度は、（式１）で表される。 At this time, the magnetic flux density of the magnetic flux generated by the VDD-SGNL loop is expressed by (Equation 1).

同様に、ＳＧＮＬ−ＧＮＤループによって発生する磁束の磁束密度は、（式２）で表される。 Similarly, the magnetic flux density of the magnetic flux generated by the SGNL-GND loop is expressed by (Expression 2).

ＶＤＤ−ＳＧＮＬループ及びＳＧＮＬ−ＧＮＤループから発生してＶＤＤ−ＧＮＤループを貫通する磁束は、（式３）で表される。 A magnetic flux generated from the VDD-SGNL loop and the SGNL-GND loop and passing through the VDD-GND loop is expressed by (Equation 3).

磁束ΦによってＶＤＤ−ＧＮＤループに生じるノイズ（誘導起電力）の大きさＶｃは，（式１）〜（式３）から、（式４）で表される。 The magnitude Vc of noise (induced electromotive force) generated in the VDD-GND loop by the magnetic flux Φ is expressed by (Expression 4) from (Expression 1) to (Expression 3).

前述したように、ＶＤＤ−ＳＧＮＬループに発生する電流Ｉｖの時間変化ｄＩｖ／ｄｔとＳＧＮＬ−ＧＮＤループに発生する電流Ｉｇの時間変化ｄＩｇ／ｄｔとは、極性（符号）が逆である。 As described above, the time change dIv / dt of the current Iv generated in the VDD-SGNL loop and the time change dIg / dt of the current Ig generated in the SGNL-GND loop have opposite polarities (signs).

ここで、ｄＩｖ／ｄｔとｄＩｇ／ｄｔの大きさ（絶対値）が等しいと仮定し、上記（式４）の関係を図示すると、図４のようになる。 Here, assuming that the magnitudes (absolute values) of dIv / dt and dIg / dt are equal, the relationship of (Equation 4) is illustrated as shown in FIG.

図４は、電子回路１００におけるＶＤＤ−ＧＮＤループに生じるノイズの特性を例示する図である。同図において、横軸は図１におけるＸ方向の距離（電源配線ＬＶからの距離）を表し、縦軸は各ループ面積Ｓａ，Ｓｂ，ＳｃとＶＤＤ−ＧＮＤループに生じる誘導起電力の大きさＶｃを表す。 FIG. 4 is a diagram illustrating characteristics of noise generated in the VDD-GND loop in the electronic circuit 100. In this figure, the horizontal axis represents the distance in the X direction (distance from the power supply wiring LV) in FIG. 1, and the vertical axis represents the magnitude Vc of the induced electromotive force generated in each loop area Sa, Sb, Sc and the VDD-GND loop. Represents.

図４に示されるように、外部出力インターフェースバッファ１０とそれに接続される外部入力インターフェースバッファ２０の位置が、電源供給ライン（電源端子ＶＤＤ１、ＶＤＤ２及び電源配線ＬＧ）から離れるほど、ＶＤＤ−ＳＧＮＬループが大きくなり（半径ａが大きくなり）、ループ面積Ｓａが大きくなる。他方、外部出力インターフェースバッファ１０とそれに接続される外部入力インターフェースバッファ２０の位置が電源供給ラインから離れるほど、グラウンド供給ライン（グラウンド端子ＧＮＤ１、ＧＮＤ２及びグラウンド配線ＬＧ）に近づくため、ＳＧＮＬ−ＧＮＤループが小さくなり（半径ｂが小さくなり）、ループ面積Ｓｂは小さくなる。例えば、外部出力インターフェースバッファ１０＿１及び外部入力インターフェースバッファ２０＿１によるループ面積Ｓａ＿１は、外部出力インターフェースバッファ１０＿８及び外部入力インターフェースバッファ２０＿８によるループ面積Ｓａ＿８よりも小さくなる。他方、外部出力インターフェースバッファ１０＿１及び外部入力インターフェースバッファ２０＿１によるループ面積Ｓｂ＿１は、外部出力インターフェースバッファ１０＿８及び外部入力インターフェースバッファ２０＿８によるループ面積Ｓｂ＿８よりも大きくなる。すなわち、外部出力インターフェースバッファ１０とそれに接続される外部入力インターフェースバッファ２０の電源供給ライン及びグラウンド供給ラインに対する位置関係によって、ループ面積Ｓａ，Ｓｂは変化する。なお、ＶＤＤ−ＧＮＤループのループ面積Ｓｃは、外部出力インターフェースバッファ１０とそれに接続される外部入力インターフェースバッファ２０のＸ方向の配置によらず、一定の大きさとなる。 As shown in FIG. 4, as the positions of the external output interface buffer 10 and the external input interface buffer 20 connected thereto are further away from the power supply lines (power supply terminals VDD1, VDD2 and power supply wiring LG), the VDD-SGNL loop is It becomes larger (the radius a becomes larger) and the loop area Sa becomes larger. On the other hand, the more the positions of the external output interface buffer 10 and the external input interface buffer 20 connected thereto are separated from the power supply line, the closer to the ground supply line (ground terminals GND1, GND2, and ground wiring LG), the SGNL-GND loop is It becomes smaller (the radius b becomes smaller) and the loop area Sb becomes smaller. For example, the loop area Sa_1 by the external output interface buffer 10_1 and the external input interface buffer 20_1 is smaller than the loop area Sa_8 by the external output interface buffer 10_8 and the external input interface buffer 20_8. On the other hand, the loop area Sb_1 by the external output interface buffer 10_1 and the external input interface buffer 20_1 is larger than the loop area Sb_8 by the external output interface buffer 10_8 and the external input interface buffer 20_8. That is, the loop areas Sa and Sb vary depending on the positional relationship between the external output interface buffer 10 and the external input interface buffer 20 connected thereto with respect to the power supply line and the ground supply line. Note that the loop area Sc of the VDD-GND loop is constant regardless of the arrangement of the external output interface buffer 10 and the external input interface buffer 20 connected thereto in the X direction.

また、図４に示されるように、ＶＤＤ−ＧＮＤループに生じるノイズ（誘導起電力）の大きさＶｃは、ループ面積Ｓａ，Ｓｂによって変化し、ループ面積ＳａとＳｂが等しくなったところで最小となる。このことは、上記（式４）からも理解される。すなわち、ｄＩｖ／ｄｔとｄＩｇ／ｄｔの大きさ（絶対値）が等しいと仮定したとき、上記（式４）において、ＶＤＤ−ＳＧＮＬループの半径ａとＳＧＮＬ−ＧＮＤループの半径ｂを等しくすれば、ＶＤＤ−ＳＧＮＬループによる磁束の変化とＳＧＮＬ−ＧＮＤループの磁束の変化が相殺され、理論上はＶＤＤ−ＧＮＤループに誘導起電力は生じない。 Further, as shown in FIG. 4, the magnitude Vc of noise (induced electromotive force) generated in the VDD-GND loop varies depending on the loop areas Sa and Sb, and becomes minimum when the loop areas Sa and Sb become equal. . This can also be understood from the above (Equation 4). That is, assuming that the magnitudes (absolute values) of dIv / dt and dIg / dt are equal, in the above (Equation 4), if the radius a of the VDD-SGNL loop and the radius b of the SGNL-GND loop are made equal, The change in magnetic flux due to the VDD-SGNL loop and the change in magnetic flux in the SGNL-GND loop are canceled out, and no induced electromotive force is generated in the VDD-GND loop in theory.

以上のことから理解されるように、ＶＤＤ−ＧＮＤループに誘導されるノイズ（誘導起電力）Ｖｃを小さくするためには、ＶＤＤ−ＧＮＤループ内に存在する、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの半径の差、すなわちループ面積の見かけ上の差を小さくすれば良い。 As understood from the above, in order to reduce the noise (induced electromotive force) Vc induced in the VDD-GND loop, the VDD-SGNL loop and the SGNL-GND loop existing in the VDD-GND loop. The difference in radius, that is, the apparent difference in loop area may be reduced.

以下、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくするための半導体装置１及び電子回路１００の具体的な構成例を、実施の形態１乃至７に示す。 Hereinafter, specific structural examples of the semiconductor device 1 and the electronic circuit 100 for reducing the apparent difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop will be described in the first to seventh embodiments. .

≪実施の形態１≫
図５は、半導体装置１における外部出力インターフェース回路周辺のレイアウト配置を例示する図である。 << Embodiment 1 >>
FIG. 5 is a diagram illustrating a layout arrangement around the external output interface circuit in the semiconductor device 1.

半導体装置１は、半導体チップ１２と、半導体チップ１２を搭載するための基体とが半導体パッケージに封止された構成とされる。特に制限されないが、上記基体は、例えばリードフレームである。 The semiconductor device 1 has a configuration in which a semiconductor chip 12 and a base for mounting the semiconductor chip 12 are sealed in a semiconductor package. Although not particularly limited, the base is, for example, a lead frame.

半導体チップ１２には、電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎと、内部回路１１と、複数の外部出力インターフェースバッファ１０＿１〜１０＿ｎと、各種の内部配線とが形成される。 In the semiconductor chip 12, a power electrode PADV, a ground electrode PADG, a plurality of signal electrodes PADS_1 to PADS_n, an internal circuit 11, a plurality of external output interface buffers 10_1 to 10_n, and various internal wirings are formed.

電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎは、半導体チップ１２の一辺に沿って配置される。電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎは、例えば、半導体パッケージ内に形成された配線（例えば、ボンディングリード）とワイヤＷＲによって夫々ボンディングされる。半導体チップ１２上において、電源電極ＰＡＤＶは、ＥＳＤ素子等の保護回路を含むＶＤＤセル１３を介して第１内部電源配線ＬＩＶ１の一端に接続され、グラウンド電極ＰＡＤＶは、ＥＳＤ素子等の保護回路を含むＧＮＤセル１５を介して第１内部グラウンド配線ＬＩＧ１の一端に接続される。 The power supply electrode PADV, the ground electrode PADG, and the plurality of signal electrodes PADS_1 to PADS_n are arranged along one side of the semiconductor chip 12. The power supply electrode PADV, the ground electrode PADG, and the plurality of signal electrodes PADS_1 to PADS_n are bonded by, for example, wirings (for example, bonding leads) and wires WR formed in the semiconductor package. On the semiconductor chip 12, the power supply electrode PADV is connected to one end of the first internal power supply wiring LIV1 via the VDD cell 13 including a protection circuit such as an ESD element, and the ground electrode PADV includes a protection circuit such as an ESD element. It is connected to one end of the first internal ground wiring LIG1 through the GND cell 15.

外部出力インターフェースバッファ１０＿１〜１０＿ｎは、一方向（例えば、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎの配列方向）に並設され、対応する信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎに接続される。例えば、外部出力インターフェースバッファ１０＿１は１つのバッファセル１４＿１としてレイアウトされる。外部出力インターフェースバッファ１０＿２〜１０＿ｎも同様である。なお、図５には、一例として、１０個の外部出力インターフェースバッファ１０＿１〜１０＿１０と、１０個の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿１０が図示されるが、その数（ｎ）に特に制限はない。 The external output interface buffers 10_1 to 10_n are arranged in parallel in one direction (for example, the arrangement direction of the signal electrodes PADS_1 to PADS_n) and connected to the corresponding signal electrodes PADS_1 to PADS_n. For example, the external output interface buffer 10_1 is laid out as one buffer cell 14_1. The same applies to the external output interface buffers 10_2 to 10_n. In FIG. 5, as an example, ten external output interface buffers 10_1 to 10_10 and ten signal electrodes PADS_1 to PADS_10 are illustrated, but the number (n) is not particularly limited.

夫々の外部出力インターフェースバッファ１０＿１〜１０＿１０は、第２内部電源配線ＬＩＶ２から電源電圧の供給を受け、第２内部グラウンド配線ＬＩＧ２からグラウンド電圧の供給を受ける。第２内部電源配線ＬＩＶ２は、外部出力インターフェースバッファ１０＿１〜１０＿１０の配列方向に沿って配置され、その中間部分ＭＶに第１内部電源配線ＬＩＶ１の他端が接続される。第２内部グラウンド配線ＬＩＧ２は、外部出力インターフェースバッファ１０＿１〜１０＿１０の配列方向に沿って配置され、その中間部分ＭＧに第１内部グラウンド配線ＬＩＧ１の他端が接続される。ここで、中間部分ＭＶとは、第２内部電源配線ＬＩＶ２の配線長の中間点のみならず、中間点から誤差を持った範囲を含む。例えば、外部出力インターフェースバッファ１０＿１〜１０＿１０の配列方向において、前記中間点から上下にバッファセル１４の１個分の短辺の長さ程度の誤差を持った範囲を含む。中間部分ＭＧも同様である。 Each of the external output interface buffers 10_1 to 10_10 receives a power supply voltage from the second internal power supply line LIV2, and receives a ground voltage from the second internal ground line LIG2. The second internal power supply line LIV2 is arranged along the arrangement direction of the external output interface buffers 10_1 to 10_10, and the other end of the first internal power supply line LIV1 is connected to the intermediate portion MV. The second internal ground line LIG2 is arranged along the arrangement direction of the external output interface buffers 10_1 to 10_10, and the other end of the first internal ground line LIG1 is connected to the intermediate portion MG. Here, the intermediate portion MV includes not only the intermediate point of the wiring length of the second internal power supply wiring LIV2, but also a range having an error from the intermediate point. For example, in the arrangement direction of the external output interface buffers 10_1 to 10_10, a range having an error about the length of one short side of the buffer cell 14 above and below the intermediate point is included. The same applies to the intermediate portion MG.

上記の構成によれば、夫々の外部出力インターフェースバッファ１０＿１〜１０＿ｎにおいて、第１電流経路（電流Ｉｖ）によって形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａと、第２電流経路（電流Ｉｇ）によって形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができる。このことについて、図６乃至８を用いて更に詳細に説明する。 According to the above configuration, each external output interface buffer 10_1 to 10_n is formed by the area Sa of the VDD-SGNL loop formed by the first current path (current Iv) and the second current path (current Ig). The difference in the area Sb of the SGNL-GND loop can be reduced. This will be described in more detail with reference to FIGS.

図６は、半導体チップ１２の比較例として、別のレイアウト構成を有する半導体チップ１２Ｘを例示する図である。図６には、半導体チップ１２Ｘにおいて、各外部出力インターフェースバッファ１０＿１〜１０＿ｎに接続される電源配線を電源電極ＰＡＤＶに近い側から延長して電源電極ＰＡＤＶと接続し、各外部出力インターフェースバッファ１０＿１〜１０＿ｎに接続されるグラウンド配線をグラウンド電極ＰＡＤＧに近い側から延長してグラウンド電極ＰＡＤＧと接続したレイアウト例が示される。 FIG. 6 is a diagram illustrating a semiconductor chip 12 </ b> X having another layout configuration as a comparative example of the semiconductor chip 12. In FIG. 6, in the semiconductor chip 12X, the power supply wiring connected to each external output interface buffer 10_1 to 10_n is extended from the side close to the power supply electrode PADV and connected to the power supply electrode PADV, and each external output interface buffer 10_1 to 10_n. A layout example is shown in which the ground wiring connected to is extended from the side close to the ground electrode PADG and connected to the ground electrode PADG.

図７は、図６の半導体チップ１２Ｘに形成されるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す模式図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿１０のうち、外部出力インターフェースバッファ１０＿１０のＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂが代表的に示されている。 FIG. 7 is a schematic diagram showing the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop formed in the semiconductor chip 12X of FIG. In the figure, among the external output interface buffers 10_1 to 10_10, the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop of the external output interface buffer 10_10 are representatively shown.

図８は、本実施の形態に係る半導体チップ１２（図５）に形成されるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す模式図である。図８には、外部出力インターフェースバッファ１０＿１〜１０＿１０のうち、外部出力インターフェースバッファ１０＿１０のＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂが代表的に示されている。 FIG. 8 is a schematic diagram showing the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop formed in the semiconductor chip 12 (FIG. 5) according to the present embodiment. FIG. 8 representatively shows the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop of the external output interface buffer 10_10 among the external output interface buffers 10_1 to 10_10.

図７と図８を比較することで理解されるように、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差は、本実施の形態に係る半導体チップ１２のレイアウトの方が小さくなる。半導体チップ１２のレイアウトでは、電源電極ＰＡＤＶから引き伸ばされた第１内部電源配線ＬＩＶ１を第２内部電源配線ＬＩＶ２の中間部分ＭＶに接続することにより、ループ面積Ｓａは、第１内部電源配線ＬＩＶ１と第２内部電源配線ＬＩＶ２で挟まれる領域の分だけ面積が大きくなる。同様に、グラウンド電極ＰＡＤＧから引き伸ばされた第１内部グラウンド配線ＬＩＧ１を第２内部グラウンド配線ＬＩＧ２の中間部分ＭＧに接続することにより、ループ面積Ｓｂは、第１内部グラウンド配線ＬＩＧ１と第２内部グラウンド配線ＬＩＧ２で挟まれる領域の分だけ面積が大きくなる。その結果、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差は、比較例に比べて本実施の形態に係るレイアウトの方が小さくなる。より好適には、第１内部電源配線ＬＩＶ１と第１内部グラウンド配線ＬＩＧ１の長さを実質的に等しくする。これによれば、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を更に小さくすることができる。なお、実質的に等しいとは、第１内部電源配線ＬＩＶ１と第１内部グラウンド配線ＬＩＧ１の配線長が一致する場合のみならず、配線幅の２、３倍程度の誤差がある場合も含まれる。 As can be understood by comparing FIG. 7 and FIG. 8, the apparent difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop is that of the layout of the semiconductor chip 12 according to the present embodiment. Is smaller. In the layout of the semiconductor chip 12, by connecting the first internal power supply line LIV1 extended from the power supply electrode PADV to the intermediate part MV of the second internal power supply line LIV2, the loop area Sa is equal to that of the first internal power supply line LIV1. 2 The area is increased by the area sandwiched between the internal power supply lines LIV2. Similarly, by connecting the first internal ground line LIG1 extended from the ground electrode PADG to the intermediate portion MG of the second internal ground line LIG2, the loop area Sb is set so that the first internal ground line LIG1 and the second internal ground line The area increases as much as the region sandwiched by LIG2. As a result, the difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop is smaller in the layout according to the present embodiment than in the comparative example. More preferably, the lengths of the first internal power supply line LIV1 and the first internal ground line LIG1 are made substantially equal. According to this, the difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop can be further reduced. Note that “substantially equal” includes not only the case where the wiring lengths of the first internal power supply wiring LIV1 and the first internal ground wiring LIG1 match, but also the case where there is an error of about 2 to 3 times the wiring width.

以上のように、実施の形態１に係るレイアウトによれば、半導体チップ１２上のＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくすることができる。これにより、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループによる磁束の変化量の差が小さくなるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを小さくすることができる。ノイズが小さくなることで、従来からノイズ対策として電源・グラウンド間に接続していたデカップリング容量の小容量化が可能となり、コストの低減を図ることができる。 As described above, according to the layout according to the first embodiment, in the VDD-GND loop Sc on the semiconductor chip 12, the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop by the external output interface buffer 10 The apparent difference can be reduced. Thereby, since the difference in the amount of change in magnetic flux between the VDD-SGNL loop and the SGNL-GND loop is reduced, the noise generated in the VDD-GND loop Sc can be reduced. By reducing the noise, it is possible to reduce the decoupling capacitance that has been conventionally connected between the power source and the ground as a noise countermeasure, and the cost can be reduced.

≪実施の形態２≫
図９は、実施の形態２に係る半導体装置１のパッケージ（基体）における配線構造を例示する図である。 << Embodiment 2 >>
FIG. 9 is a diagram illustrating a wiring structure in the package (base) of the semiconductor device 1 according to the second embodiment.

半導体装置１は、半導体チップ１２Ａと、半導体チップ１２Ａを搭載するための基体１６Ａとが半導体パッケージに封止された構成とされる。特に制限されないが、上記半導体パッケージはＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）であり、基体１６Ａはリードフレームである。 The semiconductor device 1 has a configuration in which a semiconductor chip 12A and a base body 16A for mounting the semiconductor chip 12A are sealed in a semiconductor package. Although not particularly limited, the semiconductor package is a QFP (Quad Flat Package), and the base 16A is a lead frame.

半導体チップ１２Ａには、電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎと、内部回路１１及び複数の外部出力インターフェースバッファ１０＿１〜１０＿ｎ（図示せず）と、各種の内部配線（図示せず）とが形成される。図示はしないが、外部出力インターフェースバッファ１０＿１〜１０＿ｎの出力端子は、対応する信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎに夫々接続されている。また、外部出力インターフェースバッファ１０＿１〜１０＿ｎは、電源電極ＰＡＤＶに接続された内部電源配線（図示せず）とグラウンド電極ＰＡＤＧに接続された内部グラウンド配線（図示せず）からの給電により動作可能にされる。 The semiconductor chip 12A includes a power electrode PADV, a ground electrode PADG, a plurality of signal electrodes PADS_1 to PADS_n, an internal circuit 11 and a plurality of external output interface buffers 10_1 to 10_n (not shown), and various internal wirings (see FIG. (Not shown). Although not shown, the output terminals of the external output interface buffers 10_1 to 10_n are connected to the corresponding signal electrodes PADS_1 to PADS_n, respectively. Further, the external output interface buffers 10_1 to 10_n are enabled to operate by feeding power from an internal power supply wiring (not shown) connected to the power supply electrode PADV and an internal ground wiring (not shown) connected to the ground electrode PADG. The

電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎは、例えば、半導体チップ１２Ａの一辺に沿って配置される。なお、同図には、７個の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７が例示されているが、その数（ｎ）に特に制限はない。 The power supply electrode PADV, the ground electrode PADG, and the plurality of signal electrodes PADS_1 to PADS_n are arranged, for example, along one side of the semiconductor chip 12A. In the figure, seven signal electrodes PADS_1 to PADS_7 are illustrated, but the number (n) is not particularly limited.

基体１６Ａは、電源端子ＶＤＤ１、グラウンド端子ＧＮＤ１、及び複数の信号端子ＳＧＮＬ１＿１〜１＿７と、電源配線、グラウンド配線、及び複数の信号配線とを含む。特に制限されないが、電源端子ＶＤＤ１、グラウンド端子ＧＮＤ１、及び複数の信号端子ＳＧＮＬ１＿１〜１＿ｎは、アウターリードから構成される。特に制限されないが、電源配線、グラウンド配線、及び複数の信号配線は、インナーリードとワイヤ（ボンディングワイヤ）ＷＲとを含んで構成される。以下、電源配線を構成するインナーリードを参照符号ＬＶＤＤ、グラウンド配線を構成するインナーリードを参照符号ＬＧＮＤ、夫々の信号配線を構成するインナーリードを参照符号ＬＳ＿１〜ＬＳ＿７で表す。 The base 16A includes a power supply terminal VDD1, a ground terminal GND1, and a plurality of signal terminals SGNL1_1 to 1_7, a power supply wiring, a ground wiring, and a plurality of signal wirings. Although not particularly limited, the power supply terminal VDD1, the ground terminal GND1, and the plurality of signal terminals SGNL1_1 to 1_n are configured by outer leads. Although not particularly limited, the power supply wiring, the ground wiring, and the plurality of signal wirings are configured to include an inner lead and a wire (bonding wire) WR. Hereinafter, the inner lead constituting the power supply wiring is denoted by reference numeral LVDD, the inner lead constituting the ground wiring is denoted by reference numeral LGND, and the inner leads constituting the respective signal wirings are denoted by reference numerals LS_1 to LS_7.

インナーリードＬＶＤＤは、その一端が電源端子ＶＤＤ１に接続され、その他端がワイヤＷＲを介して電源電極ＰＡＤＶと接続される。インナーリードＬＧＮＤは、その一端がグラウンド端子ＧＮＤ１に接続され、その他端がワイヤＷＲを介してグラウンド電極ＰＡＤＧと接続される。インナーリードＬＳ＿１〜ＬＳ＿７は、その一端が対応する信号端子ＳＧＮＬ１＿１に接続され、その他端がワイヤＷＲを介して対応する信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７に夫々接続される。 One end of the inner lead LVDD is connected to the power supply terminal VDD1, and the other end is connected to the power supply electrode PADV via the wire WR. One end of the inner lead LGND is connected to the ground terminal GND1, and the other end is connected to the ground electrode PADG via the wire WR. One end of each of the inner leads LS_1 to LS_7 is connected to the corresponding signal terminal SGNL1_1, and the other end is connected to the corresponding signal electrode PADS_1 to PADS_7 via the wire WR.

インナーリードＬＳ＿１〜ＬＳ＿７を含む複数の信号配線は、１つの信号バスＬＳＢを構成し、それらの全部（又は一部）が電源配線とグラウンド配線とに挟まれるように配置される。具体的には、インナーリードＬＳ＿１〜ＬＳ＿７を近接して配置し、且つ、インナーリードＬＶＤＤ、ＬＧＮＤをインナーリードＬＳ＿１〜ＬＳ＿７から遠ざけて配置する。換言すれば、平面視において、インナーリードＬＶＤＤとインナーリードＬＧＮＤとが、信号バスＬＳＢに対して、信号バスＬＳＢを構成するインナーリードＬＳ＿１〜ＬＳ＿７同士の間隔よりも離間して配置される。例えば、インナーリードＬＳ＿１とインナーリードＬＳ＿２の間の距離をｌｂとし、インナーリードＬＳ＿１とインナーリードＬＶＤＤの間の距離（インナーリードＬＳ＿７とインナーリードＬＧＮＤの間の距離）をｌａとしたとき、ｌａ＞ｌｂとされる。例えば、ｌａはｌｂの２倍以上の長さである。これによれば、夫々の外部出力インターフェースバッファ１０＿１〜１０＿ｎにおいて、第１電流経路によって形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａと、第２電流経路によって形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができる。 A plurality of signal wires including the inner leads LS_1 to LS_7 constitute one signal bus LSB, and all (or a part) of them are arranged so as to be sandwiched between the power supply wire and the ground wire. Specifically, the inner leads LS_1 to LS_7 are arranged close to each other, and the inner leads LVDD and LGND are arranged away from the inner leads LS_1 to LS_7. In other words, in a plan view, the inner lead LVDD and the inner lead LGND are arranged with respect to the signal bus LSB at a distance from the interval between the inner leads LS_1 to LS_7 constituting the signal bus LSB. For example, when the distance between the inner lead LS_1 and the inner lead LS_2 is lb and the distance between the inner lead LS_1 and the inner lead LVDD (the distance between the inner lead LS_7 and the inner lead LGND) is la, la> lb It is said. For example, la is at least twice as long as lb. According to this, in each of the external output interface buffers 10_1 to 10_n, the difference between the area Sa of the VDD-SGNL loop formed by the first current path and the area Sb of the SGNL-GND loop formed by the second current path. Can be reduced.

更に好適には、平面視において、基体１６ＡにおけるインナーリードＬＶＤＤ及びボンディングワイヤＷＲを含む電源配線とインナーリードＬＧＮＤ及びボンディングワイヤＷＲを含むグラウンド配線とによって挟まれる領域が、信号バスＬＳＢの長手方向ａ−ａ‘を軸として、線対称的な形状とされる。換言すれば、平面視において、インナーリードＬＶＤＤ及びワイヤＷＲを含む電源配線と信号バスＬＳＢ（インナーリードＬＳ＿１及びワイヤＷＲを含む信号配線）とによって挟まれる領域Ｓｃ１と、インナーリードＬＧＮＤ及びワイヤＷＲを含む電源配線と信号バスＬＳＢ（インナーリードＬＳ＿７及びワイヤＷＲを含む信号配線）とによって挟まれる領域Ｓｃ２の面積が実質的に等しくされる。これによれば、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を更に小さくすることができる。 More preferably, in plan view, a region sandwiched between the power supply wiring including the inner lead LVDD and the bonding wire WR and the ground wiring including the inner lead LGND and the bonding wire WR in the base 16A is a longitudinal direction a− of the signal bus LSB. The shape is axisymmetric about a ′. In other words, in a plan view, the region Sc1 sandwiched between the power supply wiring including the inner lead LVDD and the wire WR and the signal bus LSB (signal wiring including the inner lead LS_1 and the wire WR), the inner lead LGND, and the wire WR are included. The area Sc2 sandwiched between the power supply wiring and the signal bus LSB (signal wiring including the inner lead LS_7 and the wire WR) is made substantially equal. According to this, the difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop can be further reduced.

図１０は、実施の形態２に係る基体１６Ａに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿７のうち、外部出力インターフェースバッファ１０＿７のＶＤＤ−ＳＧＮＬループの面積Ｓａが図示されている。 FIG. 10 is a diagram illustrating the area Sa of the VDD-SGNL loop formed in the base body 16A according to the second embodiment. In the drawing, the area Sa of the VDD-SGNL loop of the external output interface buffer 10_7 among the external output interface buffers 10_1 to 10_7 is illustrated.

図１１は、実施の形態２に係る基体１６Ａに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿７のうち、外部出力インターフェースバッファ１０＿７のＳＧＮＬ−ＧＮＤループの面積Ｓｂが図示されている。 FIG. 11 is a diagram illustrating an area Sb of the SGNL-GND loop formed in the base body 16A according to the second embodiment. In the drawing, the area Sb of the SGNL-GND loop of the external output interface buffer 10_7 among the external output interface buffers 10_1 to 10_7 is illustrated.

図１０、１１に示されるように、インナーリードＬＳ＿１〜ＬＳ＿７を近接して配置し、且つ、インナーリードＬＳ＿１〜ＬＳ＿７からインナーリードＬＶＤＤ、ＬＧＮＤを遠ざけて配置することにより、ループ面積Ｓａは、インナーリードＬＶＤＤ及びワイヤＷＲを含む電源配線とインナーリードＬＳ＿１及びワイヤＷＲを含む信号配線とによって挟まれる領域の面積が支配的となる。同様に、ループ面積Ｓｂは、インナーリードＬＧＮＤ及びワイヤＷＲを含む電源配線とインナーリードＬＳ＿７及びワイヤＷＲを含む信号配線とによって挟まれる領域の面積が支配的となる。更に、当該２つの領域の面積の差を小さくすることで、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差が小さくなる。 As shown in FIGS. 10 and 11, by arranging the inner leads LS_1 to LS_7 close to each other and arranging the inner leads LVDD and LGND away from the inner leads LS_1 to LS_7, the loop area Sa can The area of the region sandwiched between the power supply wiring including the LVDD and the wire WR and the signal wiring including the inner lead LS_1 and the wire WR becomes dominant. Similarly, the loop area Sb is dominated by the area of the region sandwiched between the power supply wiring including the inner lead LGND and the wire WR and the signal wiring including the inner lead LS_7 and the wire WR. Furthermore, by reducing the difference in area between the two regions, the apparent difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop is reduced.

図１２に、基体１６Ａの比較例として、別の配線構造を有する基体を例示する。同図には、インナーリードＬＳ＿１〜ＬＳ＿７を近接して配置せず、且つ、インナーリードＬＳ＿１〜ＬＳ＿７とインナーリードＬＶＤＤ、ＬＧＮＤの間隔をインナーリードＬＳ＿１〜ＬＳ＿７同士の間隔と同程度にした配線構造を持つ基体１６Ｘが例示される。 FIG. 12 illustrates a substrate having another wiring structure as a comparative example of the substrate 16A. In the figure, a wiring structure in which the inner leads LS_1 to LS_7 are not arranged close to each other and the interval between the inner leads LS_1 to LS_7 and the inner leads LVDD and LGND is set to be the same as the interval between the inner leads LS_1 to LS_7. An example of the substrate 16X is shown.

図１２の配線構造によれば、例えば外部出力インターフェースバッファ１０＿７の第１電流経路（電流Ｉｖ）によって形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａｘと、第２電流経路（電流Ｉｇ）によって形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂｘの差が大きくなる。 According to the wiring structure of FIG. 12, for example, the area Sax of the VDD-SGNL loop formed by the first current path (current Iv) of the external output interface buffer 10_7 and the SGNL formed by the second current path (current Ig). -The difference in the area Sbx of the GND loop increases.

図１３に、ＶＤＤ−ＧＮＤループＳｃに発生するノイズの特性のＦＤＴＤ（Ｆｉｎｉｔｅ−ｄｉｆｆｅｒｅｎｃｅｔｉｍｅ−ｄｏｍａｉｎ）法によるシミュレーション結果を示す。同図において、横軸は、動作状態を遷移させる外部出力インターフェースバッファ１０＿１〜１０＿ｎに接続される信号端子ＳＧＮＬ１＿１〜１＿ｎ（ここでは、ｎ＝１０とする。）を表し、縦軸は電圧の変化量を表す。参照符号２００は、半導体装置１に図１２の配線構造を適用した場合において、外部出力インターフェースバッファ１０＿１〜１０＿８の何れか１つを選択的に動作させたときにＶＤＤ−ＧＮＤループＳｃに発生するノイズの特性を表す。参照符号２０１は、半導体装置１に本実施の形態に係る基体１６Ａの配線構造を適用した場合において、外部出力インターフェースバッファ１０＿１〜１０＿８の何れか１つを選択的に動作させたときにＶＤＤ−ＧＮＤループＳｃに発生するノイズの特性を表す。 FIG. 13 shows a simulation result of a characteristic of noise generated in the VDD-GND loop Sc by an FDTD (Finite-difference time-domain) method. In the figure, the horizontal axis represents the signal terminals SGNL1_1 to 1_n (here, n = 10) connected to the external output interface buffers 10_1 to 10_n for changing the operation state, and the vertical axis represents the amount of change in voltage. Represents. Reference numeral 200 indicates noise generated in the VDD-GND loop Sc when any one of the external output interface buffers 10_1 to 10_8 is selectively operated when the wiring structure of FIG. 12 is applied to the semiconductor device 1. Represents the characteristics of Reference numeral 201 denotes VDD-GND when the wiring structure of the substrate 16A according to the present embodiment is applied to the semiconductor device 1 and any one of the external output interface buffers 10_1 to 10_8 is selectively operated. The characteristic of the noise which generate | occur | produces in the loop Sc is represented.

図１３に示されるように、半導体装置１に本実施の形態に係る配線構造（図９）を適用すると、図１２の配線構造を適用した場合に比べて、ＶＤＤ−ＧＮＤループＳｃに発生するノイズが全体的に小さくなる。また、図１２の配線構造を適用した場合に比べて、外部出力インターフェースバッファ１０＿１〜１０＿８及び信号端子ＳＧＮＬ１＿１〜１＿８の配置によらず、ノイズの大きさが均一化される。 As shown in FIG. 13, when the wiring structure (FIG. 9) according to the present embodiment is applied to the semiconductor device 1, noise generated in the VDD-GND loop Sc as compared with the case where the wiring structure of FIG. 12 is applied. Becomes smaller overall. Compared with the case where the wiring structure of FIG. 12 is applied, the magnitude of noise is made uniform regardless of the arrangement of the external output interface buffers 10_1 to 10_8 and the signal terminals SGNL1_1 to 1_8.

以上のように、本実施の形態に係る基体１６Ａの配線構造によれば、基体１６ＡのＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくすることができる。これにより、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループによる磁束の変化量の差が小さくなるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを小さくすることができる。 As described above, according to the wiring structure of the base body 16A according to the present embodiment, in the VDD-GND loop Sc of the base body 16A, the area Sa of the VDD-SGNL loop by the external output interface buffer 10 and the area of the SGNL-GND loop. The apparent difference of Sb can be reduced. Thereby, since the difference in the amount of change in magnetic flux between the VDD-SGNL loop and the SGNL-GND loop is reduced, the noise generated in the VDD-GND loop Sc can be reduced.

≪実施の形態３≫
図１４は、実施の形態３に係る、半導体装置１のパッケージにおける配線構造を例示する図である。 << Embodiment 3 >>
FIG. 14 is a diagram illustrating a wiring structure in the package of the semiconductor device 1 according to the third embodiment.

半導体装置１は、半導体チップ１２Ｂと、半導体チップ１２Ｂを搭載するための基体１６Ｂとが半導体パッケージに封止された構成とされる。特に制限されないが、上記半導体パッケージはＱＦＰであり、基体１６Ｂはリードフレームである。 The semiconductor device 1 has a configuration in which a semiconductor chip 12B and a base body 16B for mounting the semiconductor chip 12B are sealed in a semiconductor package. Although not particularly limited, the semiconductor package is a QFP, and the base body 16B is a lead frame.

半導体チップ１２Ｂには、実施の形態２に係る半導体チップ１２Ａと同様に、電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎと、内部回路１１及び複数の外部出力インターフェースバッファ１０＿１〜１０＿ｎ（図示せず）と、各種の内部配線（図示せず）とが形成されている。外部出力インターフェースバッファ１０＿１〜１０＿ｎと、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎ、電源電極ＰＡＤＶ、及びグラウンド電極ＰＡＤＧとの接続関係は半導体チップ１２Ａと同様である。なお、同図には、７個の外部出力インターフェースバッファ１０＿１〜１０＿７に接続される７個の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７が例示されているが、その数（ｎ）に特に制限はない。 Similarly to the semiconductor chip 12A according to the second embodiment, the semiconductor chip 12B includes a power supply electrode PADV, a ground electrode PADG, and a plurality of signal electrodes PADS_1 to PADS_n, an internal circuit 11, and a plurality of external output interface buffers 10_1 to 10_n. (Not shown) and various internal wirings (not shown) are formed. The connection relationship between the external output interface buffers 10_1 to 10_n, the signal electrodes PADS_1 to PADS_n, the power supply electrode PADV, and the ground electrode PADG is the same as that of the semiconductor chip 12A. In the figure, seven signal electrodes PADS_1 to PADS_7 connected to the seven external output interface buffers 10_1 to 10_7 are illustrated, but the number (n) is not particularly limited.

電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７は、例えば、半導体チップ１２Ａの一辺に沿って配置される。信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７は、半導体チップ１６Ｂの一方向に並設されるとともに、２つの信号電極群を構成する。例えば、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿３は第１信号電極群を構成し、信号電極ＰＡＤＳ＿４〜ＰＡＤＳ＿７は第２信号電極群を構成する。電源電極ＰＡＤＶ及びグラウンド電極ＰＡＤＧは、上記２つの信号電極群の間に配置される。 The power supply electrode PADV, the ground electrode PADG, and the plurality of signal electrodes PADS_1 to PADS_7 are arranged, for example, along one side of the semiconductor chip 12A. The signal electrodes PADS_1 to PADS_7 are arranged in parallel in one direction of the semiconductor chip 16B and constitute two signal electrode groups. For example, the signal electrodes PADS_1 to PADS_3 constitute a first signal electrode group, and the signal electrodes PADS_4 to PADS_7 constitute a second signal electrode group. The power electrode PADV and the ground electrode PADG are disposed between the two signal electrode groups.

基体１６Ｂは、電源端子ＶＤＤ１、グラウンド端子ＧＮＤ１、及び複数の信号端子ＳＧＮＬ１＿１〜１＿７と、電源配線、グラウンド配線、及び複数の信号配線とを含む。電源配線、グラウンド配線、及び複数の信号配線は、実施の形態２に係る基体１６Ａと同様に、インナーリードとボンディングワイヤＷＲとを含んで構成される。信号端子ＳＧＮＬ１＿１〜１＿７は、電源端子ＶＤＤ１とグラウンド端子ＧＮＤ１との間に、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７の配列方向に沿って配置される。電源配線とグラウンド配線とは、相互に離間する方向に複数の信号配線を横切る部分を有する。より具体的には、インナーリードＬＶＤＤは、第１信号電極群とインナーリードＬＳ＿１〜ＬＳ＿３とを接続するワイヤ群の下を通るように延在し、その先端において電源電極ＰＡＤＶに接続される。また、インナーリードＬＧＮＤは、第２信号電極群とインナーリードＬＳ＿４〜ＬＳ＿７とを接続するワイヤ群の下を通るように延在し、その先端においてグラウンド電極ＰＡＤＧに接続される。 The base 16B includes a power supply terminal VDD1, a ground terminal GND1, and a plurality of signal terminals SGNL1_1 to 1_7, a power supply wiring, a ground wiring, and a plurality of signal wirings. Similarly to the base 16A according to the second embodiment, the power supply wiring, the ground wiring, and the plurality of signal wirings are configured to include inner leads and bonding wires WR. The signal terminals SGNL1_1 to 1_7 are arranged along the arrangement direction of the signal electrodes PADS_1 to PADS_7 between the power supply terminal VDD1 and the ground terminal GND1. The power supply wiring and the ground wiring have a portion that crosses the plurality of signal wirings in directions away from each other. More specifically, the inner lead LVDD extends under the wire group that connects the first signal electrode group and the inner leads LS_1 to LS_3, and is connected to the power supply electrode PADV at the tip thereof. The inner lead LGND extends under the wire group connecting the second signal electrode group and the inner leads LS_4 to LS_7, and is connected to the ground electrode PADG at the tip thereof.

上記の構成によれば、夫々の外部出力インターフェースバッファ１０＿１〜１０＿７において、第１電流経路によって形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａと、第２電流経路によって形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができる。 According to the above configuration, in each of the external output interface buffers 10_1 to 10_7, the area Sa of the VDD-SGNL loop formed by the first current path and the area Sb of the SGNL-GND loop formed by the second current path. Can be reduced.

図１５は、実施の形態３に係る基体１６Ｂに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿７のうち、外部出力インターフェースバッファ１０＿７のＶＤＤ−ＳＧＮＬループの面積Ｓａが図示されている。 FIG. 15 is a diagram illustrating the area Sa of the VDD-SGNL loop formed in the base body 16B according to the third embodiment. In the drawing, the area Sa of the VDD-SGNL loop of the external output interface buffer 10_7 among the external output interface buffers 10_1 to 10_7 is illustrated.

図１６は、実施の形態３に係る基体１６Ｂに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿７のうち、外部出力インターフェースバッファ１０＿７のＳＧＮＬ−ＧＮＤループの面積Ｓｂが図示されている。 FIG. 16 is a diagram illustrating the area Sb of the SGNL-GND loop formed in the base body 16B according to the third embodiment. In the drawing, the area Sb of the SGNL-GND loop of the external output interface buffer 10_7 among the external output interface buffers 10_1 to 10_7 is illustrated.

図１５、１６に示されるように、インナーリードＬＶＤＤを第１信号電極群に接続されるワイヤ群の下を通り抜けた先で電源電極ＰＡＤＶに接続することにより、前述の図１２の配線構造に比べて、ＶＤＤ−ＳＧＮＬループの面積Ｓａを大きくすることができる。また、インナーリードＬＧＮＤを第２信号電極群に接続されるワイヤ群の下を通り抜けた先でグラウンド電極ＰＡＤＧに接続することにより、図１２の配線構造に比べて、ＳＧＮＬ−ＧＮＤループの面積Ｓｂを大きくすることができる。その結果、図１２の配線構造に比べて、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差が小さくなる。好適には、実施の形態２に係る基体１６Ａと同様に、インナーリードＬＳ＿１〜ＬＳ＿７をより近接して配置し、且つ、インナーリードＬＳ＿１〜ＬＳ＿７からインナーリードＬＶＤＤ、ＬＧＮＤをより遠ざけて配置する。これによれば、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を更に小さくすることができる。 As shown in FIGS. 15 and 16, the inner lead LVDD is connected to the power supply electrode PADV at a point that passes under the wire group connected to the first signal electrode group, so that the wiring structure shown in FIG. Thus, the area Sa of the VDD-SGNL loop can be increased. Also, by connecting the inner lead LGND to the ground electrode PADG at the point where it passes under the wire group connected to the second signal electrode group, the area Sb of the SGNL-GND loop can be reduced compared to the wiring structure of FIG. Can be bigger. As a result, the apparent difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop is smaller than that of the wiring structure of FIG. Preferably, like the base body 16A according to the second embodiment, the inner leads LS_1 to LS_7 are arranged closer to each other, and the inner leads LVDD and LGND are arranged farther from the inner leads LS_1 to LS_7. According to this, the difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop can be further reduced.

以上のように、本実施の形態に係る基体１６Ｂの配線構造によれば、基体１６ＢのＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを小さくすることができる。 As described above, according to the wiring structure of the base body 16B according to the present embodiment, in the VDD-GND loop Sc of the base body 16B, the area Sa of the VDD-SGNL loop by the external output interface buffer 10 and the area of the SGNL-GND loop. Since the apparent difference of Sb can be reduced, noise generated in the VDD-GND loop Sc can be reduced.

≪実施の形態４≫
図１７は、実施の形態４に係る半導体装置１のパッケージ（基体）における配線構造を例示する図である。 << Embodiment 4 >>
FIG. 17 is a diagram illustrating a wiring structure in the package (base) of the semiconductor device 1 according to the fourth embodiment.

半導体装置１は、半導体チップ１２Ｃと、半導体チップ１２Ｃを搭載するための基体１６Ｃとが半導体パッケージに封止された構成とされる。特に制限されないが、上記半導体パッケージはＱＦＰであり、基体１６Ｃはリードフレームである。 The semiconductor device 1 has a configuration in which a semiconductor chip 12C and a base body 16C for mounting the semiconductor chip 12C are sealed in a semiconductor package. Although not particularly limited, the semiconductor package is a QFP, and the base 16C is a lead frame.

半導体チップ１２Ｃには、実施の形態２に係る半導体チップ１２Ａと同様に、電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎと、内部回路１１及び複数の外部出力インターフェースバッファ１０＿１〜１０＿ｎ（図示せず）と、各種の内部配線（図示せず）とが形成されている。外部出力インターフェースバッファ１０＿１〜１０＿ｎと、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎ、電源電極ＰＡＤＶ、及びグラウンド電極ＰＡＤＧとの接続関係は半導体チップ１２Ａと同様である。なお、同図には、７個の外部出力インターフェースバッファ１０＿１〜１０＿７に接続される７個の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７が例示されているが、その数（ｎ）に特に制限はない。 Similarly to the semiconductor chip 12A according to the second embodiment, the semiconductor chip 12C includes a power supply electrode PADV, a ground electrode PADG, and a plurality of signal electrodes PADS_1 to PADS_n, an internal circuit 11, and a plurality of external output interface buffers 10_1 to 10_n. (Not shown) and various internal wirings (not shown) are formed. The connection relationship between the external output interface buffers 10_1 to 10_n, the signal electrodes PADS_1 to PADS_n, the power supply electrode PADV, and the ground electrode PADG is the same as that of the semiconductor chip 12A. In the figure, seven signal electrodes PADS_1 to PADS_7 connected to the seven external output interface buffers 10_1 to 10_7 are illustrated, but the number (n) is not particularly limited.

信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７は、電源電極ＰＡＤＶとグラウンド電極ＰＡＤＧとの間に、半導体チップ１２Ｃの一辺に沿って一方向に並設される。電源電極ＰＡＤＶは、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７の配列方向の一端側（例えば信号電極ＰＡＤＳ＿１側）に配置され、グラウンド電極ＰＡＤＧは、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７の配列方向の他端側（例えば信号電極ＰＡＤＳ＿７側）に配置される。 The signal electrodes PADS_1 to PADS_7 are arranged in parallel in one direction along one side of the semiconductor chip 12C between the power supply electrode PADV and the ground electrode PADG. The power electrode PADV is disposed on one end side (for example, the signal electrode PADS_1 side) of the signal electrodes PADS_1 to PADS_7, and the ground electrode PADG is disposed on the other end side (for example, the signal electrode PADS_7 side) of the signal electrodes PADS_1 to PADS_7. ).

基体１６Ｃは、電源端子ＶＤＤ１、グラウンド端子ＧＮＤ１、及び複数の信号端子ＳＧＮＬ１＿１〜１＿７と、電源配線、グラウンド配線、及び複数の信号配線とを含む。電源配線、グラウンド配線、及び複数の信号配線は、実施の形態２に係る基体１６Ａと同様に、インナーリードとボンディングワイヤＷＲとを含んで構成される。信号端子ＳＧＮＬ１＿１〜１＿７は、電源端子ＶＤＤ１とグラウンド端子ＧＮＤ１との間に、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７の配列方向に沿って配置される。電源端子ＶＤＤ１は、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７の配列方向の他端側（例えば信号電極ＰＡＤＳ＿７側）に配置され、グラウンド端子ＶＧＮＤ１は、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７の配列方向の一端側（例えば信号電極ＰＡＤＳ＿１側）に配置される。電源配線とグラウンド配線とは、並走して複数の信号配線を横切る部分を有する。より具体的には、インナーリードＬＶＤＤは、インナーリードＬＳ＿１〜ＬＳ＿７と信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７とを接続するワイヤ群の下を通るように延在し、その先端においてワイヤＷＲによって電源電極ＰＡＤＶと接続される。また、インナーリードＬＧＮＤは、インナーリードＬＳ＿１〜ＬＳ＿７と信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７とを接続するボンディングワイヤ群の下を通るように延在し、その先端においてワイヤＷＲによってグラウンド電極ＰＡＤＧと接続される。 The base 16C includes a power supply terminal VDD1, a ground terminal GND1, and a plurality of signal terminals SGNL1_1 to 1_7, a power supply wiring, a ground wiring, and a plurality of signal wirings. Similarly to the base 16A according to the second embodiment, the power supply wiring, the ground wiring, and the plurality of signal wirings are configured to include inner leads and bonding wires WR. The signal terminals SGNL1_1 to 1_7 are arranged along the arrangement direction of the signal electrodes PADS_1 to PADS_7 between the power supply terminal VDD1 and the ground terminal GND1. The power supply terminal VDD1 is disposed on the other end side (for example, the signal electrode PADS_7 side) of the signal electrodes PADS_1 to PADS_7, and the ground terminal VGND1 is one end side (for example, the signal electrode PADS_1 side) of the signal electrodes PADS_1 to PADS_7. ). The power supply wiring and the ground wiring have portions that run in parallel and cross a plurality of signal wirings. More specifically, the inner lead LVDD extends under the wire group connecting the inner leads LS_1 to LS_7 and the signal electrodes PADS_1 to PADS_7, and is connected to the power supply electrode PADV by the wire WR at the tip thereof. The The inner lead LGND extends below the bonding wire group connecting the inner leads LS_1 to LS_7 and the signal electrodes PADS_1 to PADS_7, and is connected to the ground electrode PADG by the wire WR at the tip thereof.

図１８は、実施の形態４に係る基体１６Ｃに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿７のうち、外部出力インターフェースバッファ１０＿７のＶＤＤ−ＳＧＮＬループの面積Ｓａが図示されている。 FIG. 18 is a diagram illustrating the area Sa of the VDD-SGNL loop formed in the base body 16C according to the fourth embodiment. In the drawing, the area Sa of the VDD-SGNL loop of the external output interface buffer 10_7 among the external output interface buffers 10_1 to 10_7 is illustrated.

図１９は、実施の形態４に係る基体１６Ｃに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿７のうち、外部出力インターフェースバッファ１０＿７のＳＧＮＬ−ＧＮＤループの面積Ｓｂが図示されている。 FIG. 19 is a diagram illustrating an area Sb of the SGNL-GND loop formed in the base body 16C according to the fourth embodiment. In the drawing, the area Sb of the SGNL-GND loop of the external output interface buffer 10_7 among the external output interface buffers 10_1 to 10_7 is illustrated.

図１８、１９に示されるように、インナーリードＬＶＤＤを信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７に接続されるワイヤ群の下を通り抜けた先で電源電極ＰＡＤＶに接続することにより、前述の図１２の配線構造に比べて、ＶＤＤ−ＳＧＮＬループの面積Ｓａを大きくすることができる。また、インナーリードＬＧＮＤを信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７に接続されるワイヤ群の下を通り抜けた先でグラウンド電極ＰＡＤＧに接続することにより、図１２の配線構造に比べて、ＳＧＮＬ−ＧＮＤループの面積Ｓｂを大きくすることができる。その結果、図１２の配線構造に比べて、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差が小さくなる。好適には、実施の形態２に係る基体１６Ａと同様に、インナーリードＬＳ＿１〜ＬＳ＿７をより近接して配置し、且つ、インナーリードＬＳ＿１〜ＬＳ＿７からインナーリードＬＶＤＤ、ＬＧＮＤをより遠ざけて配置する。これによれば、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を更に小さくすることができる。 As shown in FIGS. 18 and 19, the inner lead LVDD is connected to the power supply electrode PADV at a point where the inner lead LVDD passes below the wire group connected to the signal electrodes PADS_1 to PADS_7, so that the wiring structure of FIG. Thus, the area Sa of the VDD-SGNL loop can be increased. Further, by connecting the inner lead LGND to the ground electrode PADG at a point that passes under the wire group connected to the signal electrodes PADS_1 to PADS_7, the area Sb of the SGNL-GND loop can be reduced as compared with the wiring structure of FIG. Can be bigger. As a result, the apparent difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop is smaller than that of the wiring structure of FIG. Preferably, like the base body 16A according to the second embodiment, the inner leads LS_1 to LS_7 are arranged closer to each other, and the inner leads LVDD and LGND are arranged farther from the inner leads LS_1 to LS_7. According to this, the difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop can be further reduced.

以上のように、本実施の形態に係る配線構造によれば、基体１６ＣのＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを小さくすることができる。 As described above, according to the wiring structure according to the present embodiment, in the VDD-GND loop Sc of the base body 16C, the apparent area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop by the external output interface buffer 10 are apparent. Since the upper difference can be reduced, noise generated in the VDD-GND loop Sc can be reduced.

≪実施の形態５≫
図２０は、実施の形態５に係る電子回路１００Ａの配線基板上の配線構造を例示する図である。 << Embodiment 5 >>
FIG. 20 is a diagram illustrating a wiring structure on the wiring board of the electronic circuit 100A according to the fifth embodiment.

同図に示される電子回路１００Ａは、配線基板１０１Ａ上に、半導体装置１と、半導体装置２と、電源供給部３とが配置された構成とされる。半導体装置１、２は、実施の形態２乃至４と同様に、半導体チップと、半導体チップを搭載するための基体とが半導体パッケージに封止された構成とされる。特に制限されないが、上記半導体パッケージはＱＦＰであり、上記基体はリードフレームである。特に制限されないが、半導体装置１を構成する基体として、実施の形態２乃至４の基体１６Ａ〜１６Ｃの何れかを採用することが可能である。 The electronic circuit 100A shown in the figure has a configuration in which a semiconductor device 1, a semiconductor device 2, and a power supply unit 3 are arranged on a wiring board 101A. As in the second to fourth embodiments, the semiconductor devices 1 and 2 have a configuration in which a semiconductor chip and a base for mounting the semiconductor chip are sealed in a semiconductor package. Although not particularly limited, the semiconductor package is a QFP and the base is a lead frame. Although not particularly limited, any of the substrates 16A to 16C of the second to fourth embodiments can be employed as the substrate constituting the semiconductor device 1.

半導体装置１と半導体装置２とは、配線基板１０１Ａ上に並んで配置される。半導体装置１において、電源端子ＶＤＤ１、信号端子ＳＧＮＬ１＿１〜１＿ｎ、及びグラウンド端子ＧＮＤ１は、例えば、半導体装置１の一辺に沿って配置される。半導体装置２において、信号端子ＳＧＮＬ２＿１〜２＿ｎは、例えば、半導体装置１の信号端子ＳＧＮＬ１＿１〜１＿ｎが配置された辺に対向する一辺に沿って、信号端子ＳＧＮＬ１＿１〜１＿ｎと同じ順番で配置される。半導体装置２において、電源端子ＶＤＤ２とグラウンド端子ＧＮＤ２は、何れかの１つの辺に並んで配置される。なお、図２０では、電源端子ＶＤＤ２及びグラウンド端子ＧＮＤ２が、信号端子ＳＧＮＬ２＿１〜２＿ｎの配列される辺と直交する辺に配置される場合が例示されるが、どの一辺に配置するかは特に制限されない。また、同図には、８個の外部出力インターフェースバッファ１０＿１〜１０＿８に接続される８個の信号端子ＳＧＮＬ１＿１〜１＿８と、８個の外部入力インターフェースバッファ２０＿１〜２０＿８に接続される８個の信号端子ＳＧＮＬ２＿１〜２＿８が例示されるが、その数（ｎ）に特に制限はない。 The semiconductor device 1 and the semiconductor device 2 are arranged side by side on the wiring substrate 101A. In the semiconductor device 1, the power supply terminal VDD1, the signal terminals SGNL1_1 to 1_n, and the ground terminal GND1 are arranged along one side of the semiconductor device 1, for example. In the semiconductor device 2, the signal terminals SGNL2_1 to 2_n are arranged in the same order as the signal terminals SGNL1_1 to 1_n, for example, along one side facing the side where the signal terminals SGNL1_1 to 1_n of the semiconductor device 1 are arranged. In the semiconductor device 2, the power supply terminal VDD2 and the ground terminal GND2 are arranged side by side on any one side. 20 illustrates the case where the power supply terminal VDD2 and the ground terminal GND2 are arranged on the side orthogonal to the side on which the signal terminals SGNL2_1 to 2_n are arranged, but there is no particular limitation on which side is arranged. . Further, in the figure, eight signal terminals SGNL1_1 to 1_8 connected to eight external output interface buffers 10_1 to 10_8 and eight signal terminals connected to eight external input interface buffers 20_1 to 20_8 are shown. SGNL2_1 to 2_8 are exemplified, but the number (n) is not particularly limited.

配線基板１０１Ａは、少なくとも２つの配線層を有する。例えば、配線基板１０１Ａは、その表面に形成された配線層と、その表面に対向する裏面に形成された配線層とを備えたプリント基板である。配線基板１０１Ａは、上記の配線層に形成された電源配線ＬＮＶＤＤ、グラウンド配線ＬＮＧＮＤ、及び複数の信号配線ＬＮＳ＿１〜ＬＮＳ＿８を含む。電源配線ＬＮＶＤＤ、グラウンド配線ＬＮＧＮＤ、及び複数の信号配線ＬＮＳ＿１〜ＬＮＳ＿８等の各配線は、相互に短絡しないように、適宜、単数又は複数のスルーホールＴＨを経由して配線基板１０１Ａの表面及び裏面に延在される。 The wiring board 101A has at least two wiring layers. For example, the wiring board 101A is a printed board including a wiring layer formed on the front surface and a wiring layer formed on the back surface facing the front surface. The wiring substrate 101A includes a power supply wiring LNVDD, a ground wiring LNGND, and a plurality of signal wirings LNS_1 to LNS_8 formed in the wiring layer. Each wiring such as the power supply wiring LNVDD, the ground wiring LNGND, and the plurality of signal wirings LNS_1 to LNS_8 is appropriately formed on the front and back surfaces of the wiring board 101A via one or a plurality of through holes TH so as not to short-circuit each other. Extended.

信号配線ＬＮＳ＿１〜ＬＮＳ＿８は、信号端子ＳＧＮＬ１＿１〜１＿８と対応する信号端子ＳＧＮＬ２＿１〜２＿８とを夫々接続する。信号配線ＬＮＳ＿１〜ＬＮＳ＿８は、１つの信号バスＬＮＳＢを構成する。電源配線ＬＮＶＤＤは、電源供給部３の正電極ＶＤＤと半導体装置１の電源端子ＶＤＤ１とを接続する。グラウンド配線ＬＮＧＮＤは、電源供給部３の負電極ＧＮＤと半導体装置１のグラウンド端子ＧＮＤ１とを接続する。 The signal lines LNS_1 to LNS_8 connect the signal terminals SGNL1_1 to 1_8 and the corresponding signal terminals SGNL2_1 to 2_8, respectively. The signal wirings LNS_1 to LNS_8 constitute one signal bus LNSB. The power supply line LNVDD connects the positive electrode VDD of the power supply unit 3 and the power supply terminal VDD1 of the semiconductor device 1. The ground wiring LNGND connects the negative electrode GND of the power supply unit 3 and the ground terminal GND1 of the semiconductor device 1.

電源配線ＬＮＶＤＤは、その途中で分岐され、分岐配線ＬＢＶＤＤ１が半導体装置２の電源端子ＶＤＤ２に接続される。同様にグラウンド配線ＬＮＧＮＤは、その途中で分岐され、分岐配線ＬＢＧＮＤ１が半導体装置２のグラウンド端子ＧＮＤ２に接続される。分岐配線ＬＢＶＤＤ１と分岐配線ＬＢＧＮＤ１とは、それらの一部が並走して形成される。これによれば、半導体装置２に接続される電源及びグラウンドの分岐配線ＬＢＶＤＤ、ＬＢＧＮＤによってループが形成されないから、分岐配線による電流経路の磁束の発生を考慮する必要はない。 The power supply wiring LNVDD is branched in the middle thereof, and the branch wiring LBVDD1 is connected to the power supply terminal VDD2 of the semiconductor device 2. Similarly, the ground line LNGGND branches in the middle, and the branch line LBGND1 is connected to the ground terminal GND2 of the semiconductor device 2. A part of the branch wiring LBVDD1 and the branch wiring LBGND1 are formed in parallel. According to this, since a loop is not formed by the power supply connected to the semiconductor device 2 and the ground branch wirings LBVDD and LBGND, it is not necessary to consider the generation of magnetic flux in the current path by the branch wiring.

電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤは、信号バスＬＮＳＢが形成される配線層とは異なる配線層を経由して、平面視において信号バスＬＮＳＢの一部を囲むように形成される。例えば、図２０に示されるように、信号バスＬＮＳＢが配線基板１０１Ａの表面の配線層に形成される場合、電源配線ＬＮＶＤＤは、配線基板１０１Ａの表面に形成された電源供給部３から、スルーホールＴＨ１を介して配線基板１０１Ａの裏面に延長され、そこから信号バスＬＮＳＢを横切るように延在される。そして、スルーホールＴＨ２を介して再び配線基板１０１Ａの表面に延長され、電源端子ＶＤＤ１に接続される。一方、グラウンド配線ＬＮＧＮＤは、電源供給部３とグラウンド端子ＧＮＤ１を配線基板１０１Ａの表面において直接接続しても良いし、電源配線ＬＮＶＤＤと同様に、一旦裏面を経由して接続しても良い。なお、電源端子ＶＤＤ１とグラウンド端子ＧＮＤ１の配置を逆にした場合、電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤの配線経路を逆に形成すれば良い。 The power supply wiring LNVDD and the ground wiring LNGND are formed so as to surround a part of the signal bus LNSB in plan view via a wiring layer different from the wiring layer in which the signal bus LNSB is formed. For example, as shown in FIG. 20, when the signal bus LNSB is formed in the wiring layer on the surface of the wiring board 101A, the power supply wiring LNVDD is passed through the through hole from the power supply unit 3 formed on the surface of the wiring board 101A. The wiring board 101A is extended to the back surface of the wiring board 101A through TH1, and is extended from there to cross the signal bus LNSB. Then, it is extended again to the surface of the wiring board 101A through the through hole TH2 and connected to the power supply terminal VDD1. On the other hand, the ground wiring LNGGND may be directly connected to the power supply unit 3 and the ground terminal GND1 on the front surface of the wiring board 101A, or may be connected once via the back surface in the same manner as the power wiring LNVDD. When the arrangement of the power supply terminal VDD1 and the ground terminal GND1 is reversed, the wiring paths of the power supply wiring LNVDD and the ground wiring LNGND may be formed in reverse.

配線基板１０１Ａにおいて、信号配線ＬＮＳ＿１〜ＬＮＳ＿８は夫々近接して配置され、電源配線ＬＮＶＤＤ及びグラウンド配線ＬＮＧＮＤは信号配線ＬＮＳ＿１〜ＬＮＳ＿８から遠ざけて配置される。換言すれば、平面視において、電源配線ＬＮＶＤＤ及びグラウンド配線ＬＮＧＮＤが、信号バスＬＮＳＢに対して、信号配線ＬＮＳ＿１〜ＬＮＳ＿８同士の間隔よりも離間して配置される。例えば、信号配線ＬＮＳ＿１と信号配線ＬＮＳ＿２の間の距離をｌｑとし、信号配線ＬＮＳ＿１と電源配線ＬＮＶＤＤの間の距離（信号配線ＬＮＳ＿８とグラウンド配線ＬＮＧＮＤの間の距離）をｌｐとしたとき、ｌｐ＞ｌｑとされる。例えば、ｌｐをｌｑの２倍以上にする。 In the wiring board 101A, the signal wirings LNS_1 to LNS_8 are arranged close to each other, and the power supply wiring LNVDD and the ground wiring LNGND are arranged away from the signal wirings LNS_1 to LNS_8. In other words, in plan view, the power supply wiring LNVDD and the ground wiring LNGND are arranged with respect to the signal bus LNSB so as to be separated from the interval between the signal wirings LNS_1 to LNS_8. For example, assuming that the distance between the signal wiring LNS_1 and the signal wiring LNS_2 is lq, and the distance between the signal wiring LNS_1 and the power supply wiring LNVDD (the distance between the signal wiring LNS_8 and the ground wiring LNGGND) is lp> 1p It is said. For example, lp is set to be twice or more than lq.

上記の構成によれば、夫々の外部出力インターフェースバッファ１０＿１〜１０＿ｎの第１電流経路によって形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａと第２電流経路によって形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができる。 According to the above configuration, the difference between the area Sa of the VDD-SGNL loop formed by the first current path of each of the external output interface buffers 10_1 to 10_n and the area Sb of the SGNL-GND loop formed by the second current path. Can be reduced.

好適には、平面視において、配線基板１０１Ａにおける電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤとによって挟まれる領域は、信号バスＬＮＳＢの幅方向における中心部分を横切る長手方向ｂ−ｂ’を軸として線対称的な形状とされる。換言すれば、平面視において、電源配線ＬＮＶＤＤと信号バスＬＮＳＢ（信号配線ＬＮＳ＿１）とによって挟まれる領域の面積Ｓｐ１とグラウンド配線ＬＮＧＮＤと信号バスＬＮＳＢ（信号配線ＬＮＳ＿８）とによって挟まれる領域の面積Ｓｐ２とが実質的に等しくされる。これによれば、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を更に小さくすることができる。 Preferably, in a plan view, the region sandwiched between the power supply wiring LNVDD and the ground wiring LNGND in the wiring board 101A is axisymmetric with respect to the longitudinal direction bb ′ crossing the central portion in the width direction of the signal bus LNSB. Shaped. In other words, in a plan view, the area Sp1 of a region sandwiched between the power supply wiring LNVDD and the signal bus LNSB (signal wiring LNS_1) and the area Sp2 of a region sandwiched between the ground wiring LNGND and the signal bus LNSB (signal wiring LNS_8) Are made substantially equal. According to this, the difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop can be further reduced.

図２１は、実施の形態５に係る配線基板１０１Ａに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａ及びＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿８のうち、代表的に、外部出力インターフェースバッファ１０＿１のＶＤＤ−ＳＧＮＬループの面積Ｓａ及びＳＧＮＬ−ＧＮＤループの面積Ｓｂが図示されている。 FIG. 21 is a diagram illustrating the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop formed in the wiring board 101A according to the fifth embodiment. In the figure, among the external output interface buffers 10_1 to 10_8, the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop of the external output interface buffer 10_1 are typically shown.

同図に示されるように、外部出力インターフェースバッファ１０＿１のループ面積Ｓｂは、主に、信号配線ＬＮＳ＿１と信号配線ＬＮＳ＿８によって挟まれる領域（信号バスＬＮＳＢが形成される領域）の面積と、信号配線ＬＮＳ＿８とグラウンド配線ＬＮＧＮＤとによって挟まれる領域の面積（上述したＳｐ２）とから構成される。そこで、同図のように信号配線ＬＮＳ＿１〜ＬＮＳ＿８を近接して配置し、且つ、信号バスＬＮＳＢから電源配線ＬＮＶＤＤ及びグラウンド配線ＬＮＧＮＤを遠ざけて配置することにより、信号配線ＬＮＳ＿１と信号配線ＬＮＳ＿８によって挟まれる領域の面積よりも、信号配線ＬＮＳ＿８とグラウンド配線ＬＮＧＮＤとによって挟まれる領域の面積Ｓｐ２の方が大きくなる。すなわち、ループ面積Ｓｂにおいて、信号配線ＬＮＳ＿８とグラウンド配線ＬＮＧＮＤとによって挟まれる領域の面積Ｓｐ２が支配的となる。更に、この領域の面積Ｓｐ２とＶＤＤ−ＳＧＮＬループの面積Ｓａ（Ｓｐ１）の差を小さくすることで、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂとの差が小さくなる。 As shown in the figure, the loop area Sb of the external output interface buffer 10_1 is mainly the area of a region sandwiched between the signal wiring LNS_1 and the signal wiring LNS_8 (region in which the signal bus LNSB is formed), and the signal wiring LNS_8. And the area of the region sandwiched by the ground wiring LNGND (Sp2 described above). Therefore, as shown in the figure, the signal wirings LNS_1 to LNS_8 are arranged close to each other, and the power supply wiring LNVDD and the ground wiring LNGND are arranged away from the signal bus LNSB, thereby being sandwiched between the signal wiring LNS_1 and the signal wiring LNS_8. The area Sp2 of the region sandwiched between the signal wiring LNS_8 and the ground wiring LNGND is larger than the area of the region. That is, in the loop area Sb, the area Sp2 of the region sandwiched between the signal wiring LNS_8 and the ground wiring LNGND is dominant. Furthermore, by reducing the difference between the area Sp2 of this region and the area Sa (Sp1) of the VDD-SGNL loop, the difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop is reduced.

以上のように、本実施の形態に係る配線構造によれば、配線基板１０１ＡのＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを小さくすることができる。 As described above, according to the wiring structure according to the present embodiment, in the VDD-GND loop Sc of the wiring board 101A, the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop by the external output interface buffer 10 Since the difference can be reduced, noise generated in the VDD-GND loop Sc can be reduced.

≪実施の形態６≫
図２２は、実施の形態６に係る電子回路１００Ｂの配線基板上の配線構造を例示する図である。 << Embodiment 6 >>
FIG. 22 is a diagram illustrating a wiring structure on the wiring board of the electronic circuit 100B according to the sixth embodiment.

同図に示される配線基板１０１Ｂは、電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤの間にキャパシタＣ１を接続する点で、実施の形態５に係る配線基板１０１Ａと相違する。具体的には、キャパシタＣ１は、その一方の端子が電源配線ＬＮＶＤＤから分岐した分岐配線ＬＢＶＤＤ２に接続され、その他方の端子がグラウンド配線ＬＮＧＮＤから分岐した分岐配線ＬＢＧＮＤ２に接続される。キャパシタＣ１は、信号バスＬＮＳＢが形成される配線層とは異なる配線層において、平面視で信号バスＬＮＳＢと重なるように信号バスＬＮＳＢの幅（Ｗ）方向の中間付近に配置される。キャパシタＣ１を配置することによる効果は以下である。 The wiring board 101B shown in the figure is different from the wiring board 101A according to the fifth embodiment in that a capacitor C1 is connected between the power supply wiring LNVDD and the ground wiring LNGND. Specifically, the capacitor C1 has one terminal connected to the branch line LBVDD2 branched from the power supply line LNVDD, and the other terminal connected to the branch line LBGND2 branched from the ground line LNGGND. Capacitor C1 is arranged in the vicinity of the middle in the width (W) direction of signal bus LNSB so as to overlap with signal bus LNSB in a plan view in a wiring layer different from the wiring layer in which signal bus LNSB is formed. The effects of arranging the capacitor C1 are as follows.

半導体装置１と電源供給部３との距離が長くなると、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの夫々に流れる電流の変化量のずれが大きくなり、上述した（式４）において“ｄＩｖ／ｄｔ”と“ｄＩｇ／ｄｔ”の大きさが等しいとした前提が崩れることになる。その結果、実施の形態５の配線基板１０１Ａのように、ループ面積ＳａとＳｂとの差を小さくする配線設計を行ったとしても、磁束の変化量の差が小さくならない虞がある。そこで、配線基板１０１ＢのようにキャパシタＣ１を電源供給部３と半導体装置１との間に配置する。これにより、キャパシタＣ１が電源電圧及びグラウンド電圧の供給源として機能するので、半導体装置１と電源電圧及びグラウンド電圧の供給源との実質的な距離が短くなり、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの夫々に流れる電流の変化量のずれが生じ難くなる。 As the distance between the semiconductor device 1 and the power supply unit 3 increases, the deviation of the amount of change in the current flowing through each of the VDD-SGNL loop and the SGNL-GND loop increases, and “dIv / dt” in the above-described (Equation 4). And “dIg / dt” are assumed to be equal in magnitude. As a result, even if the wiring design is performed to reduce the difference between the loop areas Sa and Sb as in the wiring board 101A of the fifth embodiment, the difference in the amount of change in magnetic flux may not be reduced. Therefore, the capacitor C1 is disposed between the power supply unit 3 and the semiconductor device 1 like the wiring board 101B. Accordingly, since the capacitor C1 functions as a power supply voltage and ground voltage supply source, a substantial distance between the semiconductor device 1 and the power supply voltage and ground voltage supply source is shortened, and the VDD-SGNL loop and the SGNL-GND loop. The change in the amount of change in the current flowing through each becomes difficult to occur.

図２３は、実施の形態６に係る配線基板１０１Ｂに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａ及びＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿８のうち、代表的に、外部出力インターフェースバッファ１０＿１のＶＤＤ−ＳＧＮＬループの面積Ｓａ及びＳＧＮＬ−ＧＮＤループの面積Ｓｂが図示されている。 FIG. 23 is a diagram illustrating the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop formed in the wiring board 101B according to the sixth embodiment. In the figure, among the external output interface buffers 10_1 to 10_8, the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop of the external output interface buffer 10_1 are typically shown.

同図に示されるように、キャパシタＣ１を設けることで、キャパシタＣ１が電源電圧及びグラウンド電圧の供給源として機能する。これにより、ＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０＿１のループ面積Ｓａは、主にループ面積Ｓａ１とループ面積Ｓａ２との和となり、外部出力インターフェースバッファ１０＿１のループ面積Ｓｂは、主にループ面積Ｓｂ１とループ面積Ｓｂ２との和になる。ここで、ループ面積Ｓａ１は、信号配線ＬＮＳ＿１、電源配線ＬＮＶＤＤ、及び分岐配線ＬＢＶＤＤ２によって囲まれる領域の面積であり、ループ面積Ｓａ２は、信号配線ＬＮＳ＿１、電源配線ＬＮＶＤＤ、グラウンド配線ＬＮＧＮＤ、及び分岐配線ＬＢＧＮＤ２によって囲まれる領域の面積である。ループ面積Ｓｂ１は、信号配線ＬＮＳ＿１、グラウンド配線ＬＮＧＮＤ、及び分岐配線ＬＢＧＮＤ２によって囲まれる領域の面積であり、ループ面積Ｓｂ２は、信号配線ＬＮＳ＿１、電源配線ＬＮＶＤＤ、及び分岐配線ＬＢＶＤＤ２によって囲まれる領域の面積である。したがって、実施の形態５に係る配線基板１０１Ａと同様に、電源配線ＬＮＶＤＤと信号配線ＬＮＳ＿１で囲まれる領域の面積と、グラウンド配線ＬＮＧＮＤと信号配線ＬＮＳ＿８とで囲まれる領域の面積との差が小さくなるようにすることで、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂとの見かけ上の差を小さくすることができる。 As shown in the figure, by providing the capacitor C1, the capacitor C1 functions as a power supply voltage and ground voltage supply source. Thus, in the VDD-GND loop Sc, the loop area Sa of the external output interface buffer 10_1 is mainly the sum of the loop area Sa1 and the loop area Sa2, and the loop area Sb of the external output interface buffer 10_1 is mainly the loop area. This is the sum of Sb1 and loop area Sb2. Here, the loop area Sa1 is an area of a region surrounded by the signal wiring LNS_1, the power supply wiring LNVDD, and the branch wiring LBVDD2, and the loop area Sa2 is the signal wiring LNS_1, the power supply wiring LNVDD, the ground wiring LNGND, and the branch wiring LBGND2. Is the area of the region surrounded by. The loop area Sb1 is an area of a region surrounded by the signal wiring LNS_1, the ground wiring LNGND, and the branch wiring LBGND2, and the loop area Sb2 is an area of a region surrounded by the signal wiring LNS_1, the power supply wiring LNVDD, and the branch wiring LBVDD2. is there. Therefore, like the wiring substrate 101A according to the fifth embodiment, the difference between the area of the region surrounded by the power supply wiring LNVDD and the signal wiring LNS_1 and the area of the region surrounded by the ground wiring LNGND and the signal wiring LNS_8 is reduced. By doing so, the apparent difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop can be reduced.

以上のように、本実施の形態に係る配線構造によれば、実施の形態５と同様に、配線基板１０１ＢのＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができる。また、上記のようにキャパシタＣ１を設けることで、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの夫々に流れる電流の変化量のずれを小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを更に小さくすることが可能となる。 As described above, according to the wiring structure according to the present embodiment, as in the fifth embodiment, in the VDD-GND loop Sc of the wiring board 101B, the area Sa of the VDD-SGNL loop by the external output interface buffer 10 The difference in the area Sb of the SGNL-GND loop can be reduced. Further, by providing the capacitor C1 as described above, it is possible to reduce the deviation of the amount of change in the current flowing in each of the VDD-SGNL loop and the SGNL-GND loop, so noise generated in the VDD-GND loop Sc can be reduced. It can be further reduced.

≪実施の形態７≫
図２４は、実施の形態７に係る、電子回路１００Ｃの配線基板上の配線構造を例示する図である。 << Embodiment 7 >>
FIG. 24 is a diagram illustrating a wiring structure on the wiring board of the electronic circuit 100C according to the seventh embodiment.

同図に示される電子回路１００Ｃは、配線基板１０１Ｃ上に、半導体装置１と、半導体装置２と、電源供給部３とが配置された構成とされる。半導体装置１、２の端子配置は、実施の形態５、６と同様である。 The electronic circuit 100C shown in the figure has a configuration in which a semiconductor device 1, a semiconductor device 2, and a power supply unit 3 are arranged on a wiring substrate 101C. The terminal arrangement of the semiconductor devices 1 and 2 is the same as in the fifth and sixth embodiments.

配線基板１０１Ｃは、配線基板１０１Ａ、１０１Ｂと同様に、少なくとも２つの配線層を有し、当該配線層に形成された電源配線ＬＮＶＤＤ、グラウンド配線ＬＮＧＮＤ、及び複数の信号配線ＬＮＳ＿１〜ＬＮＳ＿８（信号バスＬＮＳＢ）を含む。 Similar to the wiring boards 101A and 101B, the wiring board 101C includes at least two wiring layers, and includes a power supply wiring LNVDD, a ground wiring LNGND, and a plurality of signal wirings LNS_1 to LNS_8 (signal bus LNSB) formed in the wiring layer. )including.

半導体装置２は、実施の形態５、６と同様に、一部が並走して形成された分岐配線ＬＢＶＤＤ、ＬＢＧＮＤによって電源供給部３と接続される。 Similar to the fifth and sixth embodiments, the semiconductor device 2 is connected to the power supply unit 3 by branch wirings LBVDD and LBGND that are partially formed in parallel.

電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤは、信号バスＬＮＳＢが形成される配線層とは異なる配線層を経由して、平面視において信号バスＬＮＳＢの一部を囲むように形成される。具体的には、電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤは、それらの一部が信号バスＬＮＳＢを挟んで並走し、その途中で信号バスＬＮＳＢと交差するように形成される。例えば、図２４に示されるように、電源配線ＬＮＶＤＤは、電源供給部３から信号バスＬＮＳＢの方向に延長され、その後、信号配線ＬＮＳ＿８と並走するように延長される。そして、Ｓ点付近で信号配線ＬＮＳ＿１〜８が形成される配線層とは異なる配線層において信号配線ＬＮＳ＿１〜８を横切るように延長される。その後、信号配線ＬＮＳ＿１と並走するように延長され、半導体装置１の電源端子ＶＤＤ１に接続される。一方、グラウンド配線ＬＮＧＮＤは、電源供給部３から信号バスＬＮＳＢの方向に延長され、その後、信号配線ＬＮＳ＿１〜８が形成される配線層とは異なる配線層において信号配線ＬＮＳ＿１〜８を横切るように延長される。グラウンド配線ＬＮＧＮＤは、信号配線ＬＮＳ＿１〜８を横切った後、信号配線ＬＮＳ＿１と並走するように延長される。そして、Ｓ点付近で信号配線ＬＮＳ＿１〜８が形成される配線層とは異なる配線層において、再度、信号配線ＬＮＳ＿１〜８を横切るように延長される。その後、信号配線ＬＮＳ＿８と並走するように延長され、半導体装置１のグラウンド端子ＧＮＤ１に接続される。 The power supply wiring LNVDD and the ground wiring LNGND are formed so as to surround a part of the signal bus LNSB in plan view via a wiring layer different from the wiring layer in which the signal bus LNSB is formed. Specifically, the power supply wiring LNVDD and the ground wiring LNGND are formed so that some of them run in parallel across the signal bus LNSB and cross the signal bus LNSB in the middle thereof. For example, as shown in FIG. 24, the power supply line LNVDD is extended from the power supply unit 3 in the direction of the signal bus LNSB, and is then extended so as to run in parallel with the signal line LNS_8. Then, the signal wirings LNS_1 to 8 are extended so as to cross the signal wirings LNS_1 to 8 in a wiring layer different from the wiring layer in which the signal wirings LNS_1 to 8 are formed near the point S. Thereafter, the signal wiring LNS_1 is extended so as to run in parallel, and is connected to the power supply terminal VDD1 of the semiconductor device 1. On the other hand, the ground wiring LNGGND extends from the power supply unit 3 in the direction of the signal bus LNSB, and then extends across the signal wirings LNS_1 to 8 in a wiring layer different from the wiring layer in which the signal wirings LNS_1 to 8 are formed. Is done. The ground wiring LNGND is extended so as to run in parallel with the signal wiring LNS_1 after crossing the signal wirings LNS_1 to 8. Then, in the wiring layer different from the wiring layer in which the signal wirings LNS_1 to 8 are formed near the point S, the signal wirings LNS_1 to 8 are again extended so as to cross the signal wirings. After that, the signal wiring LNS_8 is extended so as to run in parallel and connected to the ground terminal GND1 of the semiconductor device 1.

図２５は、実施の形態７に係る配線基板１０１Ｃに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿８のうち、代表的に、外部出力インターフェースバッファ１０＿１のＶＤＤ−ＳＧＮＬループの面積Ｓａが図示されている。 FIG. 25 is a diagram illustrating the area Sa of the VDD-SGNL loop formed in the wiring board 101C according to the seventh embodiment. In the figure, the area Sa of the VDD-SGNL loop of the external output interface buffer 10_1 is typically shown among the external output interface buffers 10_1 to 10_8.

同図に示されるように、ＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０＿１のループ面積Ｓａは、ループ面積Ｓａ１とループ面積Ｓａ２との和となる。ここで、ループ面積Ｓａ１は、主にＳ点より半導体装置１側において信号配線ＬＮＳ＿１と電源配線ＬＮＶＤＤによって囲まれる領域の面積であり、ループ面積Ｓａ２は、主にＳ点より半導体装置２側において、信号配線ＬＮＳ＿１と電源配線ＬＮＶＤＤによって囲まれる領域の面積である。 As shown in the figure, in the VDD-GND loop Sc, the loop area Sa of the external output interface buffer 10_1 is the sum of the loop area Sa1 and the loop area Sa2. Here, the loop area Sa1 is an area of a region surrounded by the signal wiring LNS_1 and the power supply wiring LNVDD mainly on the semiconductor device 1 side from the S point, and the loop area Sa2 is mainly on the semiconductor device 2 side from the S point. This is an area of a region surrounded by the signal wiring LNS_1 and the power supply wiring LNVDD.

図２６は、実施の形態７に係る配線基板１０１Ｃに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿８のうち、代表的に、外部出力インターフェースバッファ１０＿１のＳＧＮＬ−ＧＮＤループの面積Ｓｂが図示されている。 FIG. 26 is a diagram illustrating an area Sb of the SGNL-GND loop formed in the wiring board 101C according to the seventh embodiment. In the figure, among the external output interface buffers 10_1 to 10_8, the SGNL-GND loop area Sb of the external output interface buffer 10_1 is typically shown.

同図に示されるように、ＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０＿１のループ面積Ｓｂは、ループ面積Ｓｂ１とループ面積Ｓｂ２との和となる。ここで、ループ面積Ｓｂ１は、主にＳ点より半導体装置１側において信号配線ＬＮＳ＿１とグラウンド配線ＬＮＧＮＤによって囲まれる領域の面積であり、ループ面積Ｓｂ２は、主にＳ点より半導体装置２側において、信号配線ＬＮＳ＿１とグラウンド配線ＬＮＧＮＤによって囲まれる領域の面積である。 As shown in the figure, in the VDD-GND loop Sc, the loop area Sb of the external output interface buffer 10_1 is the sum of the loop area Sb1 and the loop area Sb2. Here, the loop area Sb1 is an area of a region surrounded by the signal wiring LNS_1 and the ground wiring LNGND mainly on the semiconductor device 1 side from the S point, and the loop area Sb2 is mainly on the semiconductor device 2 side from the S point. This is an area of a region surrounded by the signal wiring LNS_1 and the ground wiring LNGGND.

図２５、２６に示されるように、電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤを信号バスＬＮＳＢを挟んで並走させ、その途中で信号バスＬＮＳＢと交差させることで、電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤによって挟まれる全体領域を２つに分け、分けられた夫々の領域においてＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループを形成することができる。これにより、電源配線ＬＮＶＤＤ及びグラウンド配線ＬＮＧＮＤを単に信号バスＬＮＳＢを挟んで並走させた場合に比べて、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくすることができる。 As shown in FIGS. 25 and 26, the power supply wiring LNVDD and the ground wiring LNGND are run in parallel with the signal bus LNSB interposed therebetween, and are crossed with the signal bus LNSB in the middle to be sandwiched between the power supply wiring LNVDD and the ground wiring LNGND. The entire region is divided into two, and a VDD-SGNL loop and a SGNL-GND loop can be formed in each of the divided regions. As a result, the apparent difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop is reduced as compared with the case where the power supply wiring LNVDD and the ground wiring LNGND are simply run in parallel with the signal bus LNSB interposed therebetween. be able to.

好適には、電源配線ＬＮＶＤＤ及びグラウンド配線ＬＮＧＮＤが信号バスＬＮＳＢと交差するＳ点を、信号バスＬＮＳＢを挟んで並走する区間の中間付近とする。これによれば、電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤによって挟まれる全体領域において、信号バスＬＮＳＢと交差する電源配線ＬＮＶＤＤ及びグラウンド配線ＬＮＧＮＤによって分けられた２つの領域の面積が実質的に等しくなるから、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を更に小さくすることができる。 Preferably, an S point at which the power supply wiring LNVDD and the ground wiring LNGND intersect with the signal bus LNSB is set near the middle of a section in which the signal bus LNSB runs in parallel. According to this, in the entire region sandwiched between the power supply wiring LNVDD and the ground wiring LNGND, the areas of the two regions divided by the power supply wiring LNVDD and the ground wiring LNGND intersecting the signal bus LNSB are substantially equal. The apparent difference between the area Sa of the SGNL loop and the area Sb of the SGNL-GND loop can be further reduced.

好適には、キャパシタＣ２を電源供給部３と半導体装置１との間に配置する。これにより、キャパシタＣ２が電源電圧及びグラウンド電圧の供給源として機能するので、半導体装置１と電源電圧及びグラウンド電圧の供給源との実質的な距離が短くなり、実施の形態６と同様に、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの夫々に流れる電流の変化量のずれが生じ難くなる。 Preferably, the capacitor C <b> 2 is disposed between the power supply unit 3 and the semiconductor device 1. Accordingly, since the capacitor C2 functions as a power supply voltage and ground voltage supply source, the substantial distance between the semiconductor device 1 and the power supply voltage and ground voltage supply source is shortened. -It becomes difficult for the deviation of the amount of current flowing through each of the SGNL loop and the SGNL-GND loop to occur.

以上のように、本実施の形態に係る配線構造によれば、配線基板１０１ＣのＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを小さくすることができる。 As described above, according to the wiring structure according to the present embodiment, in the VDD-GND loop Sc of the wiring board 101C, the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop by the external output interface buffer 10 Since the apparent difference can be reduced, noise generated in the VDD-GND loop Sc can be reduced.

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.

例えば、実施の形態５乃至７において、電源配線ＬＮＶＤＤやグラウンド配線ＬＮＧＮＤ等の各種配線は、相互に短絡しないようにスルーホールＴＨを介して配線基板１０１Ａ、１０１Ｂ、１０１Ｃの表面及び裏面に延在されていれば良く、夫々の配線を形成する配線層やスルーホールＴＨの位置等は、図示されたものに限定されず、適宜変更可能である。 For example, in the fifth to seventh embodiments, various wirings such as the power supply wiring LNVDD and the ground wiring LNGND are extended to the front and back surfaces of the wiring boards 101A, 101B, and 101C through the through holes TH so as not to short-circuit each other. The positions of the wiring layers forming the respective wirings, the through holes TH, and the like are not limited to those shown in the drawings, and can be changed as appropriate.

実施の形態２に係る半導体チップ１２Ａや実施の形態４に係る半導体チップ１２Ｃに、実施の形態１で示した半導体チップ１２内部のレイアウト（図５）を適用することも可能である。これによれば、基体１６のみならず、半導体チップ１２におけるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差も小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを更に小さくすることができる。 The layout (FIG. 5) inside the semiconductor chip 12 shown in the first embodiment can be applied to the semiconductor chip 12A according to the second embodiment and the semiconductor chip 12C according to the fourth embodiment. According to this, not only the base 16 but also the apparent difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop in the semiconductor chip 12 can be reduced, so that it occurs in the VDD-GND loop Sc. Noise can be further reduced.

また、実施の形態５乃至７の電子回路１００Ａ、１００Ｂ、１００Ｃに、実施の形態２乃至４に係る基体１６Ａ、１６Ｂ、１６Ｃを用いた半導体装置１を適用することも可能である。これによれば、配線基板１０１のみならず、半導体装置１におけるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差も小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを更に小さくすることができる。 In addition, the semiconductor device 1 using the base bodies 16A, 16B, and 16C according to the second to fourth embodiments can be applied to the electronic circuits 100A, 100B, and 100C according to the fifth to seventh embodiments. According to this, not only the wiring substrate 101 but also the apparent difference between the area Sa of the VDD-SGNL loop and the area Sb of the SGNL-GND loop in the semiconductor device 1 can be reduced, so that the VDD-GND loop Sc The generated noise can be further reduced.

実施の形態１乃至４で例示した半導体装置１における外部出力インターフェースバッファ１０周辺のレイアウト構成や基体１６の配線構造等は、半導体装置２における外部入力インターフェースバッファ２０周辺のレイアウト構成や基体の配線構造等にも適用することが可能である。 The layout configuration around the external output interface buffer 10 and the wiring structure of the substrate 16 in the semiconductor device 1 exemplified in the first to fourth embodiments are the layout configuration around the external input interface buffer 20 in the semiconductor device 2 and the wiring structure of the substrate. It is also possible to apply to.

実施の形態１乃至７において、外部出力インターフェースバッファ１０及び外部入力インターフェースバッファ２０がＣＭＯＳインバータ回路である場合を例示したが、デジタル信号の論理レベルを切り替えることができれば、その回路構成に特に制限はない。 In the first to seventh embodiments, the external output interface buffer 10 and the external input interface buffer 20 are CMOS inverter circuits. However, the circuit configuration is not particularly limited as long as the logic level of the digital signal can be switched. .

１００電子回路
１０１配線基板
１、２半導体装置
３電源供給部
１１、２１内部回路
１０＿１〜１０＿ｎ、１０外部出力インターフェースバッファ
２０＿１〜２０＿ｎ、２０外部入力インターフェースバッファ
ＶＤＤ１、ＶＤＤ２電源端子
ＧＮＤ１、ＧＮＤ２グラウンド端子
ＳＧＮＬ１＿１〜ＳＧＮＬ１＿ｎ，ＳＧＮＬ２＿１〜ＳＧＮＬ２＿ｎ信号端子
ＬＶ電源配線
ＬＧグラウンド配線
Ｉｖ第１電流経路に流れる電流
Ｉｇ第２電流経路に流れる電流
ＳｃＶＤＤ−ＧＮＤループ、及びＶＤＤ−ＧＮＤループの面積
Ｓａ第１電流経路によって形成されるＶＤＤ−ＳＧＮＬループの面積
Ｓｂ第２電流経路によって形成されるＳＧＮＬ−ＧＮＤループの面積
Ｒ１、Ｒ２終端抵抗
ＶｃＶＤＤ−ＧＮＤループに生じるノイズ（誘導起電力）の大きさ
ＰＡＤＶ電源電極
ＰＡＤＧグラウンド電極
ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎ信号電極
１２、１２Ａ、１２Ｂ、１２Ｃ半導体チップ
１３ＶＤＤセル
１４、１４＿１〜１４＿ｎバッファセル
１５ＧＮＤセル
ＬＩＶ１第１内部電源配線
ＬＩＶ２第２内部電源配線
ＬＩＧ１第１内部グラウンド配線
ＬＩＧ２第２内部グラウンド配線
ＭＶ、ＭＧ接続部
ＷＲワイヤ
１２Ｘ比較例としての半導体チップ
１６Ａ、１６Ｂ、１６Ｃ基体
ＬＳ＿１〜ＬＳ＿ｎ、ＬＧＮＤ、ＬＶＤＤインナーリード
ＬＳＢ信号バス
１６Ｘ比較例としての基体
２００基体１６Ｘのノイズの特性（比較例）
２０１基体１６Ａのノイズの特性
１００Ａ、１００Ｂ、１００Ｃ電子回路
１０１Ａ、１０１Ｂ、１０１Ｃ配線基板
ＬＮＶＤＤ電源配線
ＬＮＧＮＤグラウンド配線
ＬＮＳＢ信号バス
ＬＮＳ＿１〜ＬＮＳ＿ｎ信号配線
ＬＢＶＤＤ１、ＬＢＧＮＤ１分岐配線
ＴＨ、ＴＨ１、ＴＨ２スルーホール
Ｓｐ１電源配線ＬＮＶＤＤと信号バスＬＮＳＢ（信号配線ＬＮＳ＿１）とによって挟まれる領域の面積
Ｓｐ２グラウンド配線ＬＮＧＮＤと信号バスＬＮＳＢ（信号配線ＬＮＳ＿８）とによって挟まれる領域の面積
Ｗ信号バスＬＮＳＢの幅方向
Ｌ信号バスＬＮＳＢの長さ方向
ＬＢＶＤＤ２、ＬＢＧＮＤ２分岐配線
Ｃ１キャパシタ
Ｓｂ１、Ｓｂ２、Ｓａ１、Ｓａ２ループ面積
Ｓ交差部分 DESCRIPTION OF SYMBOLS 100 Electronic circuit 101 Wiring board 1, 2 Semiconductor device 3 Power supply part 11, 21 Internal circuit 10_1-10_n, 10 External output interface buffer 20_1-20_n, 20 External input interface buffer VDD1, VDD2 Power supply terminal GND1, GND2 Ground terminal SGNL1_1 SGNL1_n, SGNL2_1 to SGNL2_n Signal terminal LV Power supply wiring LG Ground wiring Iv Current flowing in the first current path Ig Current flowing in the second current path Sc VDD-GND loop and area of the VDD-GND loop Sa Formed by the first current path Area of VDD-SGNL loop Sb Area of SGNL-GND loop formed by second current path R1, R2 Termination resistor Vc Noise generated in VDD-GND loop (induction Electromotive force) size PADV power electrode PADG ground electrode PADS_1 to PADS_n signal electrode 12, 12A, 12B, 12C semiconductor chip 13 VDD cell
14, 14_1 to 14_n Buffer cell 15 GND cell LIV1 1st internal power supply wiring LIV2 2nd internal power supply wiring LIG1 1st internal ground wiring LIG2 2nd internal ground wiring MV, MG connection part WR wire 12X Semiconductor chip 16A as a comparative example, 16B, 16C Bases LS_1 to LS_n, LGND, LVDD Inner lead LSB signal bus 16X Base body as comparative example 200 Noise characteristics of base body 16X (comparative example)
201 Noise characteristics of base 16A 100A, 100B, 100C Electronic circuit 101A, 101B, 101C Wiring board LNVDD Power supply wiring LNGND Ground wiring LNSB Signal bus LNS_1 to LNS_n Signal wiring LBVDD1, LBGND1 Branch wiring TH, TH1, TH2 Power supply wiring Through hole S Area of a region sandwiched between LNVDD and signal bus LNSB (signal wiring LNS_1) Sp2 Area of a region sandwiched between ground wiring LNGND and signal bus LNSB (signal wiring LNS_8) W The width direction of signal bus LNSB L The length of signal bus LNSB Direction LBVDD2, LBGND2 Branch wiring C1 Capacitor Sb1, Sb2, Sa1, Sa2 Loop area S Intersection

Claims

半導体チップと、前記半導体チップを搭載するための基体とが半導体パッケージに封止された半導体装置であって、
前記半導体チップは、電源電極と、グラウンド電極と、複数の信号電極と、前記信号電極を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファと、を含み、
前記基体は、電源端子と、グラウンド端子と、複数の信号端子と、前記電源端子と前記電源電極とを接続する電源配線と、前記グラウンド端子と前記グラウンド電極とを接続するグラウンド配線と、夫々の前記信号端子と対応する前記信号電極とを接続する複数の信号配線と、を含み、
前記複数の信号配線は、それらの全部又は一部が前記電源配線と前記グラウンド配線とに挟まれるように配置され、
前記電源配線から前記外部インターフェースバッファを経由して前記信号配線に至る電流経路と、前記信号配線から前記外部インターフェースバッファを経由して前記グラウンド配線に至る電流経路とは、相互に磁束の変化を低減する配置を有する、半導体装置。 A semiconductor device in which a semiconductor chip and a base for mounting the semiconductor chip are sealed in a semiconductor package,
The semiconductor chip includes a power electrode, a ground electrode, a plurality of signal electrodes, and a plurality of external interface buffers for exchanging signals with the outside through the signal electrodes,
The substrate includes a power supply terminal, a ground terminal, a plurality of signal terminals, a power supply wiring that connects the power supply terminal and the power supply electrode, a ground wiring that connects the ground terminal and the ground electrode, A plurality of signal wirings connecting the signal terminals and the corresponding signal electrodes,
The plurality of signal wirings are arranged so that all or part of them are sandwiched between the power supply wiring and the ground wiring,
The current path from the power supply line to the signal line via the external interface buffer and the current path from the signal line to the ground line via the external interface buffer reduce the change in magnetic flux between each other. A semiconductor device having an arrangement of:

前記複数の信号配線は、１つの信号バスを構成し、
平面視において、前記電源配線及び前記グラウンド配線は、前記信号バスに対して、前記信号バスを構成する前記複数の信号配線同士の間隔よりも離間して配置される、請求項１に記載の半導体装置。 The plurality of signal wirings constitute one signal bus,
2. The semiconductor according to claim 1, wherein the power supply wiring and the ground wiring are arranged apart from an interval between the plurality of signal wirings constituting the signal bus in the plan view. apparatus.

前記電源配線及び前記グラウンド配線と前記信号バスとの間隔は、前記信号用の導体同士の間隔の２倍以上である、請求項２に記載の半導体装置。 3. The semiconductor device according to claim 2, wherein an interval between the power supply wiring and the ground wiring and the signal bus is at least twice an interval between the signal conductors.

平面視において、前記基体における前記電源配線と前記グラウンド配線とによって挟まれる領域は、前記信号バスの長手方向を軸として線対称的な形状とされる、請求項２に記載の半導体装置。 3. The semiconductor device according to claim 2, wherein a region sandwiched between the power supply wiring and the ground wiring in the base body has a line-symmetric shape with respect to the longitudinal direction of the signal bus in plan view.

平面視において、前記基体における前記電源配線と前記信号バスとによって挟まれる領域と、前記グラウンド配線と前記信号バスとによって挟まれる領域の面積が実質的に等しくされる、請求項２に記載の半導体装置。 3. The semiconductor according to claim 2, wherein an area of the region sandwiched between the power supply wiring and the signal bus and a region sandwiched between the ground wiring and the signal bus in the base are substantially equal in a plan view. apparatus.

前記基体はリードフレームであって、
前記電源配線は、電源用のインナーリードと、当該インナーリードと前記電源電極とを接続するための電源用のボンディングワイヤと、を含み、
前記グラウンド配線は、グラウンド用のインナーリードと、当該インナーリードと前記グラウンド電極とを接続するためのグラウンド用のボンディングワイヤと、を含み、
前記信号配線は、信号用のインナーリードと、当該インナーリードと前記信号電極とを接続するための信号用のボンディングワイヤと、を含む、請求項２に記載の半導体装置。 The substrate is a lead frame;
The power supply wiring includes an inner lead for power supply, and a bonding wire for power supply for connecting the inner lead and the power supply electrode,
The ground wiring includes a ground inner lead, and a ground bonding wire for connecting the inner lead and the ground electrode,
The semiconductor device according to claim 2, wherein the signal wiring includes a signal inner lead and a signal bonding wire for connecting the inner lead and the signal electrode.

前記複数の信号電極は、一方向に並設されるとともに、２つの信号電極群を構成し、
前記電源電極及び前記グラウンド電極は、前記２つの信号電極群の間に配置され、
前記複数の信号端子は、前記電源端子と前記グラウンド端子との間に、前記複数の信号電極の配列方向に沿って配置され、
前記電源配線と前記グラウンド配線とは、相互に離間する方向に前記複数の信号配線を横切る部分を有する、請求項１に記載の半導体装置。 The plurality of signal electrodes are arranged in parallel in one direction and constitute two signal electrode groups,
The power supply electrode and the ground electrode are disposed between the two signal electrode groups,
The plurality of signal terminals are disposed along the arrangement direction of the plurality of signal electrodes between the power supply terminal and the ground terminal,
2. The semiconductor device according to claim 1, wherein the power supply wiring and the ground wiring have a portion that crosses the plurality of signal wirings in a direction away from each other.

前記基体はリードフレームであって、
前記電源配線は、電源用のインナーリードと、当該インナーリードと前記電源電極とを接続するための電源用のボンディングワイヤと、を含み、
前記グラウンド配線は、グラウンド用のインナーリードと、当該インナーリードと前記グラウンド電極とを接続するためのグラウンド用のボンディングワイヤと、を含み、
前記信号配線は、信号用のインナーリードと、当該インナーリードと前記信号電極とを接続するための信号用のボンディングワイヤと、を含み、
前記電源用のインナーリードは、前記基体において、前記２つの信号電極群の一方と接続される信号用のボンディングワイヤ群の下を通るように延在し、その先端において前記電源用のボンディングワイヤによって前記電源電極と接続され、
前記グラウンド用のインナーリードは、前記基体において、前記２つの信号電極群の他方と接続される信号用のボンディングワイヤ群の下を通るように延在し、その先端において前記グラウンド用のボンディングワイヤによって前記グラウンド電極と接続される、請求項７に記載の半導体装置。 The substrate is a lead frame;
The power supply wiring includes an inner lead for power supply, and a bonding wire for power supply for connecting the inner lead and the power supply electrode,
The ground wiring includes a ground inner lead, and a ground bonding wire for connecting the inner lead and the ground electrode,
The signal wiring includes a signal inner lead, and a signal bonding wire for connecting the inner lead and the signal electrode,
The power inner lead extends in the base so as to pass under a signal bonding wire group connected to one of the two signal electrode groups, and at the tip thereof by the power bonding wire Connected to the power electrode;
The inner lead for the ground extends so as to pass under the signal bonding wire group connected to the other of the two signal electrode groups in the base, and at the tip thereof by the ground bonding wire The semiconductor device according to claim 7, connected to the ground electrode.

前記複数の信号電極は、前記電源電極と前記グラウンド電極との間に一方向に並設され、
前記電源電極は、前記複数の信号電極の配列方向の一端側に配置され、前記グラウンド電極は、前記複数の信号電極の配列方向の他端側に配置され、
前記複数の信号端子は、前記電源端子と前記グラウンド端子との間に、前記複数の信号電極の配列方向に沿って配置され、
前記電源端子は、前記複数の信号電極の配列方向の他端側に配置され、前記グラウンド端子は、前記複数の信号電極の配列方向の一端側に配置され、
前記電源配線と前記グラウンド配線とは、並走して前記複数の信号配線を横切る部分を有する、請求項１に記載の半導体装置。 The plurality of signal electrodes are juxtaposed in one direction between the power supply electrode and the ground electrode,
The power supply electrode is disposed on one end side in the arrangement direction of the plurality of signal electrodes, and the ground electrode is disposed on the other end side in the arrangement direction of the plurality of signal electrodes,
The plurality of signal terminals are disposed along the arrangement direction of the plurality of signal electrodes between the power supply terminal and the ground terminal,
The power terminal is disposed on the other end side in the arrangement direction of the plurality of signal electrodes, and the ground terminal is disposed on one end side in the arrangement direction of the plurality of signal electrodes,
The semiconductor device according to claim 1, wherein the power supply wiring and the ground wiring have a portion that runs in parallel and crosses the plurality of signal wirings.

前記基体はリードフレームであって、
前記電源配線は、電源用のインナーリードと、当該インナーリードと前記電源電極とを接続するための電源用のボンディングワイヤと、を含み、
前記グラウンド配線は、グラウンド用のインナーリードと、当該インナーリードと前記グラウンド電極とを接続するためのグラウンド用のボンディングワイヤと、を含み、
前記信号配線は、信号用のインナーリードと、当該インナーリードと前記信号電極とを接続するための信号用のボンディングワイヤと、を含み、
前記電源用のインナーリードは、前記基体において前記信号用のインナーリードと前記信号電極とを接続するボンディングワイヤ群の下を通るように延在し、その先端において前記電源用のボンディングワイヤによって前記電源電極と接続され、
前記グラウンド用のインナーリードは、前記基体において前記ボンディングワイヤ群の下を通るように延在し、その先端において前記グラウンド用のボンディングワイヤによって前記グラウンド電極と接続される、請求項９に記載の半導体装置。 The substrate is a lead frame;
The power supply wiring includes an inner lead for power supply, and a bonding wire for power supply for connecting the inner lead and the power supply electrode,
The ground wiring includes a ground inner lead, and a ground bonding wire for connecting the inner lead and the ground electrode,
The signal wiring includes a signal inner lead, and a signal bonding wire for connecting the inner lead and the signal electrode,
The inner lead for power supply extends under the bonding wire group connecting the inner lead for signal and the signal electrode in the base body, and the power source is connected to the power source by the bonding wire for power supply at the tip thereof. Connected with the electrode,
10. The semiconductor according to claim 9, wherein the ground inner lead extends under the bonding wire group in the base and is connected to the ground electrode by the ground bonding wire at a tip thereof. apparatus.

少なくとも２つの配線層を持つ配線基板と、
前記配線基板上に設けられた第１半導体装置と、を有し、
前記配線基板は、前記配線層に形成された電源配線、グラウンド配線、及び複数の信号配線を含み、
前記第１半導体装置は、
前記電源配線と接続される第１電源端子と、
前記グラウンド配線と接続される第１グラウンド端子と、
前記第１電源端子と前記第１グラウンド端子との間に配置され、夫々の前記信号配線に対応して接続される複数の第１信号端子と、
前記第１信号端子を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファと、を含み、
前記電源配線と前記グラウンド配線は、前記複数の信号配線が形成される配線層とは異なる配線層を経由して、平面視において前記複数の信号配線の一部を囲むように形成され、
前記電源配線から前記外部インターフェースバッファを経由して前記信号配線に至る電流経路と、前記信号配線から前記外部インターフェースバッファを経由して前記グラウンド配線に至る電流経路は、相互に磁束の変化を低減する配置を有する、電子回路。 A wiring board having at least two wiring layers;
A first semiconductor device provided on the wiring board;
The wiring board includes a power supply wiring, a ground wiring, and a plurality of signal wirings formed in the wiring layer,
The first semiconductor device includes:
A first power supply terminal connected to the power supply wiring;
A first ground terminal connected to the ground wiring;
A plurality of first signal terminals disposed between the first power supply terminal and the first ground terminal and connected to each of the signal wirings;
A plurality of external interface buffers for exchanging signals with the outside via the first signal terminal,
The power supply wiring and the ground wiring are formed so as to surround a part of the plurality of signal wirings in a plan view via a wiring layer different from a wiring layer in which the plurality of signal wirings are formed,
The current path from the power supply line to the signal line via the external interface buffer and the current path from the signal line to the ground line via the external interface buffer reduce the change in magnetic flux between each other. An electronic circuit having an arrangement.

前記複数の信号配線は、１つの信号バスを構成し、
前記電源配線と前記グラウンド配線は、前記信号バスに対して、前記信号バスを構成する前記信号配線同士の間隔よりも離間して配置される、請求項１１に記載の電子回路。 The plurality of signal wirings constitute one signal bus,
The electronic circuit according to claim 11, wherein the power supply wiring and the ground wiring are arranged with respect to the signal bus so as to be separated from an interval between the signal wirings constituting the signal bus.

前記電源配線及び前記グラウンド配線と前記信号バスとの間隔は、前記信号用の導体同士の間隔の２倍以上である、請求項１２に記載の電子回路。 The electronic circuit according to claim 12, wherein an interval between the power supply wiring and the ground wiring and the signal bus is at least twice as long as an interval between the signal conductors.

平面視において、前記配線基板における前記電源配線と前記グラウンド配線とによって挟まれる領域は、前記信号バスの長手方向を軸として線対称的な形状とされる、請求項１２に記載の電子回路。 13. The electronic circuit according to claim 12, wherein an area sandwiched between the power supply wiring and the ground wiring in the wiring board has a line-symmetric shape with the longitudinal direction of the signal bus as an axis in plan view.

平面視において、前記電源配線と前記信号バスとによって挟まれる領域の面積と前記グラウンド配線と前記信号バスとによって挟まれる領域の面積とが実質的に等しくされる、請求項１２に記載の電子回路。 13. The electronic circuit according to claim 12, wherein an area of a region sandwiched between the power supply wiring and the signal bus and a region of a region sandwiched between the ground wiring and the signal bus are substantially equal in a plan view. .

前記配線基板上に設けられた第２半導体装置を更に有し、
前記第２半導体装置は、
第２電源端子と、
第２グラウンド端子と、
夫々の前記信号配線に対応して接続される複数の第２信号端子と、
前記第２信号端子に対応して設けられ、対応する前記第２信号端子を介して外部と信号のやり取りを行うための複数の第２外部インターフェースバッファと、を含み、
前記第２電源端子は、前記電源配線から分岐した配線に接続され、
前記第２グラウンド端子は、前記グラウンド配線から分岐した配線に接続され、
前記電源配線から分岐した配線と前記グラウンド配線から分岐した配線とは、それらの一部が並走して形成される、請求項１２に記載の電子回路。 A second semiconductor device provided on the wiring board;
The second semiconductor device includes:
A second power supply terminal;
A second ground terminal;
A plurality of second signal terminals connected corresponding to each of the signal wirings;
A plurality of second external interface buffers provided corresponding to the second signal terminals and for exchanging signals with the outside via the corresponding second signal terminals;
The second power supply terminal is connected to a wiring branched from the power supply wiring,
The second ground terminal is connected to a wiring branched from the ground wiring,
The electronic circuit according to claim 12, wherein a part of the wiring branched from the power supply wiring and a part of the wiring branched from the ground wiring are formed in parallel.

前記信号バスが形成される配線層とは異なる配線層において、平面視で前記信号バスと重なるように、前記信号バスの幅方向の中間付近に配置されたキャパシタを更に有し、
前記キャパシタは、その一方の端子が前記電源配線から分岐した配線に接続され、その他方の端子が前記グラウンド配線から分岐した配線に接続される、請求項１２に記載の電子回路。 In a wiring layer different from the wiring layer in which the signal bus is formed, it further includes a capacitor disposed near the middle in the width direction of the signal bus so as to overlap the signal bus in a plan view.
The electronic circuit according to claim 12, wherein one terminal of the capacitor is connected to a wiring branched from the power supply wiring, and the other terminal is connected to a wiring branched from the ground wiring.

前記電源配線と前記グラウンド配線とは、それらの一部が前記信号バスを挟んで並走し、その途中で前記信号バスと交差するように形成される、請求項１１に記載の電子回路。 The electronic circuit according to claim 11, wherein the power supply wiring and the ground wiring are formed so that a part of the power supply wiring and the ground wiring run in parallel across the signal bus and intersect the signal bus in the middle thereof.

前記電源配線及び前記グラウンド配線は、前記信号バスを挟んで並走する区間の中間部分で前記信号バスと交差する、請求項１８に記載の電子回路。 19. The electronic circuit according to claim 18, wherein the power supply wiring and the ground wiring intersect the signal bus at an intermediate portion of a section that runs parallel across the signal bus.

電源電極、グラウンド電極、及び複数の信号電極と、
一端が前記電源電極に接続される第１内部電源配線と、
一端が前記グラウンド電極に接続される第１内部グラウンド配線と、
一方向に並設され、対応する前記信号電極を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファと、
前記複数の外部インターフェースバッファの配列方向に沿って配置され、前記複数の外部インターフェースバッファに電源電圧を供給するための第２内部電源配線と、
前記複数の外部インターフェースバッファの配列方向に沿って配置され、前記複数の外部インターフェースバッファにグラウンド電圧を供給するための第２内部グラウンド配線と、を有し、
前記第１内部電源配線は、その他端が前記第２内部電源配線の中間部分に接続され、
前記第１内部グラウンド配線は、その他端が前記第２内部グラウンド配線の中間部分に接続される、半導体チップ。 A power electrode, a ground electrode, and a plurality of signal electrodes;
A first internal power supply wiring having one end connected to the power supply electrode;
A first internal ground wiring having one end connected to the ground electrode;
A plurality of external interface buffers arranged in parallel in one direction for exchanging signals with the outside via the corresponding signal electrodes;
A second internal power supply line arranged along the arrangement direction of the plurality of external interface buffers and for supplying a power supply voltage to the plurality of external interface buffers;
A second internal ground line disposed along the arrangement direction of the plurality of external interface buffers and for supplying a ground voltage to the plurality of external interface buffers;
The other end of the first internal power supply wiring is connected to an intermediate portion of the second internal power supply wiring,
The first internal ground wiring is a semiconductor chip, the other end of which is connected to an intermediate portion of the second internal ground wiring.