以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易にするため省略して示すことがある。
また、特に上面図(「平面図」ともいう。)において、図面をわかりやすくするために一部の構成要素の記載を省略する場合がある。
第1、第2として付される序数詞は、構成要素の混同を避けるため便宜上用いるものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。
また、電圧は、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位)との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書等においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「AとBが接続されている」と記載する場合は、AとBが電気的に接続されている場合と、AとBが機能的に接続されている場合と、AとBが直接接続されている場合とを含むものとする。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
なお、本明細書等における「第1」、「第2」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
(実施の形態1)
本実施の形態では、半導体装置の一形態として、トランジスタ100を例示して説明する。
〔1−1.半導体装置の構成例〕
図1に、半導体装置の一形態であるトランジスタ100を示す。トランジスタ100は、トップゲート型のトランジスタである。図1(A)はトランジスタ100の上面図である。また、図1(B)は、図1(A)中の一点鎖線A1−A2で示す部位の断面図であり、図1(C)は、図1(A)中の一点鎖線B1−B2で示す部位の断面図である。また、図1(D)は、図1(B)に示す部位112の拡大図である。なお、トランジスタの構成を理解しやすくするため、図1(A)では、一部の構成要素の記載を省略している。
図1に示すトランジスタ100は、絶縁層102上に形成されている。また、絶縁層102は、基板101上に形成されている。トランジスタ100は、積層体103と、低抵抗層114aおよび低抵抗層114bと、ソース電極104aおよびドレイン電極104bと、酸化物層113と、絶縁層106と、ゲート電極107を有する。
積層体103は、酸化物層103aと酸化物半導体層103bを有する。ソース電極104aは、低抵抗層114aを介して積層体103と重畳し、ドレイン電極104bは低抵抗層114bを介して積層体103と重畳する。
絶縁層106は、酸化物層113を介して積層体103と重畳する。また、ゲート電極107は、絶縁層106と酸化物層113を介して積層体103と重畳する。
また、トランジスタ100上に絶縁層108が形成されている。絶縁層108は、トランジスタ100のゲート電極107、絶縁層106、酸化物層113、ソース電極104a、ドレイン電極104b、及び積層体103を覆って形成される。
なお、トランジスタ100のチャネル長Lは、積層体103とゲート電極107が重畳する領域において、積層体103に接する低抵抗層114aの端部と、積層体103に接する低抵抗層114bの端部までの最短距離により決定される(図1(B)参照)。
また、この発明を実施するための形態に記載の内容は、適宜組み合わせて用いることができる。
〔1−1−1.基板〕
基板101として用いる基板に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。
また、基板101としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、SOI基板、半導体基板上に半導体素子が設けられたものなどを用いることができる。
なお、基板101として、可撓性基板(フレキシブル基板)を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に、剥離層を設けるとよい。
〔1−1−2.下地層〕
絶縁層102は下地層として機能し、基板101からの不純物元素の拡散を防止または低減することができる。絶縁層102は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム酸化ガリウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルから選ばれた材料を、単層でまたは積層して形成する。なお、本明細書中において、窒化酸化とは、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化とは、その組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)等を用いて測定することができる。
また、絶縁層102は、スパッタリング法、MBE(Molecular Beam Epitaxy)法、CVD(Chemical Vapor Deposition)、パルスレーザー堆積法(Pulsed Laser Deposition:PLD法)、ALD(Atomic Layer Deposition)法等を適宜用いて形成することができる。また、絶縁層102中の水素の含有量は、好ましくは5×1019atoms/cm3未満、さらに好ましくは5×1018atoms/cm3未満とする。
絶縁層102は、例えば、1層目を窒化シリコン層とし、2層目を酸化シリコン層とした多層膜としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、電子スピン共鳴(ESR:Electron Spin Resonance)にてg値が2.001のESRスペクトルから算出したスピン密度が3×1017spins/cm3以下、好ましくは5×1016spins/cm3以下である酸化シリコン層を用いる。
また、酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、昇温脱離ガス分析(TDS:Thermal Desorption Spectrometry)にて測定すればよい。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。
絶縁層102の厚さは、10nm以上500nm以下、好ましくは50nm以上300nm以下とすればよい。
なお、本明細書等における「過剰酸素」とは、加熱処理により酸化物層中、酸化物半導体層中、酸化シリコン層中、酸化窒化シリコン層中などを移動可能な酸素、化学量論的組成である酸素より過剰に存在する酸素、または酸素欠損に入り酸素欠損を低減する機能を有する酸素をいう。
また、過剰酸素を含む酸化シリコン層とは、加熱処理などによって酸素を放出することができる酸化シリコン層をいう。また、過剰酸素を含む絶縁層は、加熱処理によって酸素を放出する機能を有する絶縁層である。
ここで、加熱処理によって酸素を放出するとは、TDS分析にて放出される酸素が酸素原子に換算して1×1018atoms/cm3以上、1×1019atoms/cm3以上または1×1020atoms/cm3以上であることをいう。
ここで、TDS分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をTDS分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、および測定試料のTDS分析結果から、測定試料の酸素分子の放出量(NO2)は、数式(1)で求めることができる。ここで、TDS分析で得られる質量数32で検出されるガスの全てが酸素分子由来と仮定する。質量数32のものとしてほかにCH3OHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸素原子および質量数18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDS分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、測定試料をTDS分析したときのイオン強度の積分値である。αは、TDS分析におけるイオン強度に影響する係数である。数式(1)の詳細に関しては、特開平6−275697公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試料として1×1016atoms/cm2の水素原子を含むシリコンウェハを用いて測定した。
また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、NO2は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の2倍となる。
または、加熱処理によって酸素を放出するとは、過酸化ラジカルを含むことをいう。具体的には、過酸化ラジカルに起因するスピン密度が、5×1017spins/cm3以上であることをいう。なお、過酸化ラジカルを含むとは、ESRにて、g値が2.01近傍に非対称の信号を有することをいう。
または、過剰酸素を含む絶縁層は、酸素が過剰な酸化シリコン(SiOX(X>2))であってもよい。酸素が過剰な酸化シリコン(SiOX(X>2))は、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、RBSにより測定した値である。
なお、基板101と、後に設ける積層体103との絶縁性が確保できるようであれば、絶縁層102を設けない構成とすることもできる。
〔1−1−3.積層体〕
積層体103は、酸化物層103aと、酸化物層103a上に形成された酸化物半導体層103bを有する。また、酸化物層103aは、絶縁性を示す層であってもよいし、半導体特性を示す層であってもよい。
なお、積層体103において、酸化物層103aおよび酸化物半導体層103bに用いる材料によっては、酸化物層103aおよび酸化物半導体層103bの境界を明確に確認できない場合がある。そこで、本発明の一形態を説明する図面では、酸化物層103aと酸化物半導体層103bの境界を破線で表している。
酸化物層103aおよび酸化物半導体層103bは、InもしくはGaの一方、または両方を含む材料で形成する。代表的には、In−Ga酸化物(InとGaを含む酸化物)、In−Zn酸化物(InとZnを含む酸化物)、In−M−Zn酸化物(Inと、元素Mと、Znを含む酸化物。元素Mは、Al、Ti、Ga、Y、Zr、La、Ce、NdまたはHfから選ばれた1種類以上の元素。)がある。
また、酸化物半導体層103bに接する酸化物層103aは、酸化物半導体層103bを構成する金属元素のうち、1種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、酸化物層103aおよび酸化物半導体層103bとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる。
酸化物層103aおよび酸化物半導体層103bの形成を、途中で大気に曝すことなく、不活性ガス雰囲気、酸化性ガス雰囲気、または減圧下に維持し、連続して行うことにより、酸化物層103aと酸化物半導体層103bとの界面準位をさらに生じにくくすることができる。
酸化物層103aの厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以下とする。また、酸化物半導体層103bの厚さは、3nm以上200nm以下、好ましくは3nm以上100nm以下、さらに好ましくは3nm以上50nm以下とする。
また、酸化物半導体層103bがIn−M−Zn酸化物であり、酸化物層103aもIn−M−Zn酸化物であるとき、酸化物層103aをIn:M:Zn=x1:y1:z1[原子数比]、酸化物半導体層103bをIn:M:Zn=x2:y2:z2[原子数比]とすると、y1/x1がy2/x2よりも大きくなる酸化物層103aおよび酸化物半導体層103bを選択する。なお、元素MはInよりも酸素との結合力が強い金属元素であり、例えばAl、Ti、Ga、Y、Zr、Sn、La、Ce、NdまたはHfなどが挙げられる。好ましくは、y1/x1がy2/x2よりも1.5倍以上大きくなる酸化物層103aおよび酸化物半導体層103bを選択する。さらに好ましくは、y1/x1がy2/x2よりも2倍以上大きくなる酸化物層103aおよび酸化物半導体層103bを選択する。より好ましくは、y1/x1がy2/x2よりも3倍以上大きくなる酸化物層103aおよび酸化物半導体層103bを選択する。このとき、酸化物半導体層103bにおいて、y1がx1以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、y1がx1の3倍以上になると、トランジスタの電界効果移動度が低下してしまうため、y1はx1と同じか3倍未満であると好ましい。酸化物層103aを上記構成とすることにより、酸化物層103aを、酸化物半導体層103bよりも酸素欠損が生じにくい層とすることができる。
なお、酸化物層103aがIn−M−Zn酸化物であるとき、InとMの原子数比率は好ましくはInが50atomic%未満、Mが50atomic%以上、さらに好ましくはInが25atomic%未満、Mが75atomic%以上とする。また、酸化物半導体層103bがIn−M−Zn酸化物であるとき、InとMの原子数比率は好ましくはInが25atomic%以上、Mが75atomic%未満、さらに好ましくはInが34atomic%以上、Mが66atomic%未満とする。
例えば、InまたはGaを含む酸化物層103aとしてIn:Ga:Zn=1:3:2、1:3:4、1:3:6、1:6:4、1:9:6、または1:9:0、酸化物半導体層103bとしてIn:Ga:Zn=1:1:1、2:1:4、5:5:6または3:1:2の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物を用いることができる。なお、酸化物層103aおよび酸化物半導体層103bの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス20%の変動を含む。
積層体103を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体層103b中の不純物及び酸素欠損を低減し、酸化物半導体層103bを真性または実質的に真性と見なせる半導体層とすることが好ましい。また、少なくとも酸化物半導体層103b中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。具体的には、酸化物半導体層103bのキャリア密度を、1×1017/cm3未満、1×1015/cm3未満、または1×1013/cm3未満とする。
酸化物半導体層103bにおいて、水素、窒素、炭素、シリコンなどの、主成分以外の金属元素は不純物となる。酸化物半導体層103b中の不純物を低減するためには、近接する酸化物層103a中および酸化物層113中の不純物も酸化物半導体層103bと同程度まで低減することが好ましい。
特に、酸化物半導体層103bにシリコンが高い濃度で含まれることにより、酸化物半導体層103bにシリコンに起因する不純物準位が形成される。該不純物準位は、トラップとなり、トランジスタの電気特性を劣化させることがある。トランジスタの電気特性の劣化を小さくするためには、酸化物半導体層103bのシリコン濃度を1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とすればよい。また、酸化物層103aと酸化物半導体層103bとの界面のシリコン濃度についても、1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。
また、酸化物半導体層103b中で水素および窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。酸化物半導体層103bを真性または実質的に真性とするためには、酸化物半導体層103b中の水素濃度は、SIMSにおいて、2×1020atoms/cm3以下、好ましくは5×1019atoms/cm3以下、より好ましくは1×1019atoms/cm3以下、さらに好ましくは5×1018atoms/cm3以下とする。また、窒素濃度は、SIMSにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。
なお、酸化物半導体層103bにシリコンおよび炭素が高い濃度で含まれることにより、酸化物半導体層103bの結晶性を低下させることがある。酸化物半導体層103bの結晶性を低下させないためには、酸化物半導体層103bのシリコン濃度を1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とすればよい。また、酸化物半導体層103bの結晶性を低下させないためには、酸化物半導体層103bの炭素濃度を1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とすればよい。
ここで、積層体103に含まれる酸化物層103aおよび酸化物半導体層103bの結晶性について説明する。
酸化物半導体層103bは、例えば非単結晶を有してもよい。非単結晶は、例えば、CAAC(C Axis Aligned Crystal)、多結晶、微結晶、非晶質を有する。非晶質は、微結晶、CAACよりも欠陥準位密度が高い。また、微結晶は、CAACよりも欠陥準位密度が高い。なお、CAACを有する酸化物半導体を、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)と呼ぶ。
酸化物半導体層103bは、例えばCAAC−OSを有してもよい。CAAC−OSは、例えば、c軸配向し、a軸または/およびb軸はマクロに揃っていない酸化物半導体を有している。
酸化物半導体層103bは、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体層は、例えば、1nm以上10nm未満のサイズの微結晶(ナノ結晶ともいう。)を層中に含む。
酸化物半導体層103bは、例えば非晶質を有してもよい。なお、非晶質を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体層103bが、CAAC−OS、微結晶酸化物半導体、非晶質酸化物半導体の混合層であってもよい。混合層は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、を有する。また、混合層は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、の積層構造を有してもよい。
なお、酸化物半導体層103bは、例えば、単結晶を有してもよい。
酸化物半導体層103bは、複数の結晶部を有し、当該結晶部のc軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。そのような酸化物半導体層の一例としては、CAAC−OS層がある。
CAAC−OS層に含まれる結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS層に含まれる結晶部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS層には明確な粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS層は、粒界に起因する電子移動度の低下が抑制される。
CAAC−OS層に含まれる結晶部は、例えば、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−10°以上10°以下、好ましくは−5°以上5°以下の範囲も含まれることとする。
なお、CAAC−OS層において、結晶部の分布が一様でなくてもよい。例えば、CAAC−OS層の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS層へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
CAAC−OS層に含まれる結晶部のc軸は、CAAC−OS層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、CAAC−OS層の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。即ち、結晶部のc軸は、CAAC−OS層が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
CAAC−OS層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
酸化物半導体層103bをCAAC−OS層とするためには、酸化物半導体層103bが形成される表面が非晶質であると好ましい。酸化物半導体層103bが形成される表面が結晶質であると、酸化物半導体層103bの結晶性が乱れやすく、CAAC−OS層が形成されにくい。
また、酸化物半導体層103bが形成される表面はCAAC−OS層と同様の結晶質を有していてもよい。酸化物半導体層103bが形成される表面がCAAC−OS層と同様の結晶質を有している場合は、酸化物半導体層103bもCAAC−OS層になりやすい。
よって、酸化物半導体層103bをCAAC−OS層とするためには、下地である酸化物層103aが非晶質であるか、CAAC−OSと同様の結晶質であると好ましい。
〔1−1−4.低抵抗層〕
ソース電極104aと酸化物半導体層103bのオーム接触を実現するために、ソース電極104aと酸化物半導体層103bの間に低抵抗層114aを設ける。また、ドレイン電極104bと酸化物半導体層103bのオーム接触を実現するために、ドレイン電極104bと酸化物半導体層103bの間に低抵抗層114bを設ける。低抵抗層114aおよび低抵抗層114bは、ソース領域およびドレイン領域として機能させることができる。
低抵抗層114aおよび低抵抗層114bは、酸化物半導体層103bに接して形成する。低抵抗層114aおよび低抵抗層114bは、導電性を有する酸化物材料、または酸化しても導電性を有する材料で形成する。具体的には、低抵抗層114aおよび低抵抗層114bの抵抗率は、好ましくは500μΩ・cm以下、より好ましくは100μΩ・cm以下、さらに好ましくは50μΩ・cm以下である。
また、低抵抗層114aおよび低抵抗層114bは、酸化物半導体層103bよりも仕事関数が小さいことが好ましい。また、低抵抗層114aおよび低抵抗層114bは、酸化物半導体層103bよりも電子親和力が大きいことが好ましい。
また、低抵抗層114aおよび低抵抗層114bは、酸化物半導体層103bを構成する金属元素のうち、1種類以上の同じ金属元素を含む材料により形成されることが好ましい。
例えば、酸化物半導体層103bにInとZnを含む酸化物を用いる場合、低抵抗層114aおよび低抵抗層114bは、InもしくはZnの一方、または両方を含む材料で形成する。具体的には、In、Zn、In−Zn合金、In酸化物、Zn酸化物、In−Zn酸化物、In−Ga酸化物(InとGaを含む酸化物)、In−Zn酸化物(InとZnを含む酸化物)、In−Sn酸化物(InとSnを含む酸化物)、In−M−Zn酸化物(Inと、元素Mと、Znを含む酸化物。元素Mは、Al、Ti、Ga、Y、Zr、La、Ce、NdまたはHfから選ばれた1種類以上の元素。)などがある。
低抵抗層114aおよび低抵抗層114bの厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以下とする。
なお、低抵抗層114aおよび低抵抗層114bがIn−M−Zn酸化物であるとき、InとMの原子数比率は好ましくはInが50atomic%以上、Mが50atomic%未満、さらに好ましくはInが75atomic%以上、Mが25atomic%未満とする。
例えば、InまたはGaを含む低抵抗層114aおよび低抵抗層114bとして、In:Ga:Zn=2:1:1、3:1:2、6:1:4の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物や、酸化インジウム、酸化亜鉛などを用いることができる。なお、上記原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス20%の変動を含む。
なお、ソース電極104aおよびドレイン電極104bを積層体103の一部から酸素を奪い酸素欠損を生じさせることが可能な材料で形成し、該電極と積層体103を直接接触させることでオーム接触を実現することも可能である。この場合、積層体103中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はn型化し、n型領域(n+層)となる。したがって、当該領域はソース領域およびドレイン領域として作用させることができる。積層体103から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
また、イオンインプランテーション法などを用いて、積層体103中に、水素などのドナーとなる不純物元素や、希ガス元素などを導入してn型領域を形成することもできる。水素は酸化物半導体層中でドナーとなるため、水素を導入することによりキャリア濃度を増加させることができる。また、希ガス元素の導入は、導入時のエネルギーにより酸化物半導体層中に酸素欠損を生じさせ、キャリア濃度を増加させることができる。
しかしながら、積層体103の一部から酸素を奪いn型領域を形成する方法では、積層体103中に形成される酸素欠損量の制御が難しく、形成されるn型領域(ソース領域およびドレイン領域)の大きさや抵抗値のばらつきが大きくなりやすい。また、積層体103に酸素を供給して酸素欠損を低減し、特に酸化物半導体層103b中のチャネル形成領域を真性または実質的に真性な酸化物半導体層とする工程では、チャネル形成領域のみに酸素を供給することが困難である。
このため、積層体103中に酸素を供給して酸素欠損を低減する工程において、積層体103の一部に形成されたn型領域中の酸素欠損も低減されるため、n型領域の抵抗値が大きくなり、また、n型領域の抵抗値のばらつきも大きくなってしまう。
また、酸素の供給によりn型領域の酸素欠損量が変動すると、n型領域の大きさも変動する恐れがある。n型領域の大きさの変動は、実質的にトランジスタのチャネル長の変動に繋がり、特性ばらつきを増加させる一因となる。その影響は、特にチャネル長が1μm以下のトランジスタにおいて顕著となりやすい。
ここで、酸化物半導体層の一部から酸素を奪いn型領域を形成する方法においてチャネル長が変動する現象について、図14に示すトランジスタ900を用いて説明しておく。また、図14(B1)乃至図14(B3)は、図14(A)中の部位920の拡大図である。
図14(A)は、トランジスタ900の構成を示す断面図である。トランジスタ900は、基板901上に絶縁層902を介して形成されている。また、トランジスタ900は酸化物半導体層903を有し、酸化物半導体層903の一部に接するソース電極904a、ドレイン電極904bを有する。また、ゲート電極907が、絶縁層906を介して酸化物半導体層903と重畳している。
ソース電極904aおよびドレイン電極904bは、酸化物半導体層903の一部から酸素を奪い、酸化物半導体層903に酸素欠損を生じさせることが可能な材料で形成されている。よって、酸化物半導体層903の、ソース電極904a、およびドレイン電極904bが接する領域近傍がn型化し、低抵抗層914aおよび低抵抗層914bが形成される。
図14(B1)は、ソース電極904aおよび低抵抗層914aの端部が揃っている場合の部位920の拡大図である。この時のチャネル長をLとする。ソース電極904aが、酸化物半導体層903から酸素を奪う材料で形成されている場合、低抵抗層914aの端部がソース電極904aの端部を越えて広がってしまう場合がある(図14(B2)参照。)。なお、図示していないが、ドレイン電極904bの端部においても、ソース電極904aの端部と同様の現象が生じる。よって、以下の説明では、ドレイン電極904bの端部についての説明を省略している。
低抵抗層914aの端部がソース電極904aの端部を越えて広がった距離をdLとすると、その時のチャネル長L’は、チャネル長L−2×dLとなる。なお、dLは、この後の作製条件により変動する。よって、トランジスタの電気特性のばらつきは、dLのばらつきにより増大する。
また、上述したように、酸化物半導体層903のチャネル形成領域を真性半導体とするために酸素を供給する工程では、低抵抗層914a中の酸素欠損も低減される。よって、低抵抗層914aが縮小し、抵抗値や、抵抗値のばらつきが大きくなってしまう(図14(B3)参照。)。
なお、酸化物半導体層903を積層体103に置き換えても同様の現象が生じる。
また、イオンインプランテーション法などを用いて、n型領域を形成する方法においても、同様の問題を有している。例えば、水素は拡散しやすいため、形成されるn型領域の抵抗値のばらつきが大きくなりやすく、n型領域の大きさの変動も生じやすい。また、希ガス元素導入時のエネルギーにより酸素欠損を生じさせる方法は、積層体103に酸素欠損を生じさせることが可能な材料を接触させる場合と同様の問題を有する。
このように、n型領域では不純物または酸素欠損の増加が求められ、チャネル形成領域では、不純物または酸素欠損の低減が求められている。
本発明の一態様では、ソース電極104aおよびドレイン電極104bを、上記材料により形成された低抵抗層114aおよび低抵抗層114bを介して積層体103と接続するため、上記の相反する要求を満たすことが可能となる。
上記に例示した低抵抗層114aおよび低抵抗層114bに用いる材料は、酸素が供給されても抵抗値を一定範囲内に保つことができる。すなわち、酸化物半導体層103b中の酸素欠損を低減するための酸素が低抵抗層114aおよび低抵抗層114bに供給されても、低抵抗層114aおよび低抵抗層114bをソース領域およびドレイン領域として安定して作用させることができる。よって、チャネルが形成される半導体層の真性化と、安定したソース領域およびドレイン領域の形成を実現することができる。また、本発明の一態様によれば、過剰酸素によるソース領域およびドレイン領域の大きさの変動も生じにくいため、トランスタのチャネル長が変動しにくい。よって、電気特性が良好で、電気特性のばらつきが少なく、信頼性のよいトランジスタを実現できる。
〔1−1−5.ソース電極・ドレイン電極〕
ソース電極104a及びドレイン電極104bは、低抵抗層114aおよび低抵抗層114bを介して積層体103上に形成される。ソース電極104a及びドレイン電極104bを形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、マンガン、マグネシウム、ジルコニウム、ベリリウム等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。導電層の形成方法は特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。
また、ソース電極104a及びドレイン電極104bは、積層体103の一部から酸素を奪いにくく酸素欠損を生じさせにくい導電性材料を用いて形成することが好ましい。このような材料としては、窒化タンタル、窒化チタン、酸化チタンなどの、導電性を有する金属窒化物、または導電性を有する金属酸化物などを用いることができる。なお、酸素を奪いにくい導電性材料には、酸素と結合しにくい導電性材料や、酸素が拡散しにくい材料も含まれる。
ソース電極104a及びドレイン電極104bを、酸素欠損を生じさせない導電性材料を用いて形成することにより、低抵抗層114aおよび低抵抗層114bの抵抗値を安定させることができる。また、低抵抗層114aや低抵抗層114bを介して積層体103中の酸素が引き抜かれることを防ぐことができる。
また、ソース電極104a及びドレイン電極104bは、インジウム錫酸化物(以下、「ITO」ともいう。)、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの酸素を含む導電性材料を適用することもできる。また、上記酸素を含む導電性材料と、上記金属元素を含む材料の積層構造とすることもできる。
ソース電極104a及びドレイン電極104bは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層を用いてもよい。
ソース電極104a及びドレイン電極104bを二層以上の積層構造とする場合は、少なくとも低抵抗層114aおよび低抵抗層114bと接する側の層を、酸素欠損を生じさせない導電性材料を用いて形成することが好ましい。
なお、ソース電極104a及びドレイン電極104bの厚さは、10nm以上500nm以下、好ましくは50nm以上300nm以下とすればよい。
〔1−1−6.積層体に接する酸化物層およびゲート絶縁層〕
酸化物層113は、積層体103と同様の材料及び方法で形成される。酸化物層113は、ソース電極104a、ドレイン電極104b、及び積層体103の一部に接して形成される。このため、酸化物層113は、酸化物層113が接する積層体103と同様の材料、または、積層体103を構成する金属元素のうち1種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、酸化物層113と積層体103の界面に順位が存在しないか、ほとんどない状態とすることができる。また、酸化物層113は、酸化物層103aと同様の材料及び方法で形成することが好ましい。
なお、酸化物層113に用いる材料によっては、酸化物層113と積層体103の境界を明確に確認できない場合がある。そこで、本発明の一形態を説明する図面では、酸化物層113と積層体103の境界を破線で表している。
また、酸化物層113をソース電極104aおよびドレイン電極104b上に設けることで、外部から浸入した水等の不純物が積層体103に到達しにくくすることができる。また、酸化物層113をソース電極104aおよびドレイン電極104b上に設けることで、ソース電極104aおよびドレイン電極104bを、Cuなどの拡散しやすい金属元素を含んで形成しても、該元素の拡散を防ぐことができる。
また、図1(A)中の一点鎖線B1−B2で示す部位では、積層体103の表面および側面が酸化物層113に覆われている(図1(C)参照)。
絶縁層106は、ゲート絶縁層として機能する。酸化物層113上に形成される絶縁層106は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルのうち、一種以上含む材料を、単層でまたは積層して形成する。絶縁層106の厚さは、1nm以上100nm以下、好ましくは10nm以上50nm以下とする。絶縁層106は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて形成することができる。
絶縁層106は、例えば、1層目を窒化シリコン層とし、2層目を酸化シリコン層とした多層膜としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ESRにてg値が2.001の信号に由来するスピンのスピン密度が3×1017spins/cm3以下、好ましくは5×1016spins/cm3以下である酸化シリコン層を用いる。また、酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いると好ましい。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、TDS分析にて測定すればよい。
また、一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の厚さが薄いほど(対向する二つの電極間距離が短いほど)、また、誘電体の誘電率が大きいほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くすると、トンネル効果などに起因して、二つの電極間に生じる漏れ電流(以下、「リーク電流」ともいう)が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくなる。
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、前述した容量素子として機能する(以下、「ゲート容量」ともいう)。なお、半導体層の、ゲート絶縁層を介してゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極とチャネル形成領域が容量素子の二つの電極として機能し、ゲート絶縁層が容量素子の誘電体として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を大きくするためにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といった問題が生じやすい。
そこで、絶縁層106として、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOyNz(x>0、y>0、z>0))、窒素が添加されたハフニウムアルミネート(HfAlxOyNz(x>0、y>0、z>0))、酸化ハフニウム、酸化イットリウムなどのhigh−k材料を用いると、絶縁層106を厚くしても、ゲート電極107と積層体103間の容量値を十分確保することが可能となる。
例えば、絶縁層106として誘電率が大きいhigh−k材料を用いると、絶縁層106を厚くしても、絶縁層106に酸化シリコンを用いた場合と同等の容量値を実現できるため、ゲート電極107と積層体103間に生じるリーク電流を低減できる。また、ゲート電極107と同じ層を用いて形成された配線と、該配線と重畳する他の配線との間に生じるリーク電流を低減できる。なお、絶縁層106をhigh−k材料と、上記材料との積層構造としてもよい。
なお、酸化物層113もゲート絶縁層の一部と見なすこともできる。また、酸化物層113と絶縁層106を積層することで、ソース電極104a及びドレイン電極104bと、ゲート電極107間の絶縁耐電圧を向上させることができる。よって、信頼性のよい半導体装置を実現できる。
〔1−1−7.ゲート電極〕
ゲート電極107を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、マンガン、マグネシウム、ジルコニウム、ベリリウム等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。導電層の形成方法は特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。
また、ゲート電極107は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの酸素を含む導電性材料を適用することもできる。また、上記酸素を含む導電性材料と、上記金属元素を含む材料の積層構造とすることもできる。
ゲート電極107は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層を用いてもよい。
また、ゲート電極107と絶縁層106との間に、In−Ga−Zn酸窒化物半導体層、In−Sn酸窒化物半導体層、In−Ga酸窒化物半導体層、In−Zn酸窒化物半導体層、Sn酸窒化物半導体層、In酸窒化物半導体層、金属窒化物(InN、ZnN等)層等を設けてもよい。これらは5eV以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値を有するため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタのしきい値電圧を正の電圧の方向に変動させることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、ゲート電極107と絶縁層106との間に、In−Ga−Zn酸窒化物半導体層を設ける場合、少なくとも酸化物半導体層103bより高い窒素濃度、具体的には窒素濃度が7原子%以上のIn−Ga−Zn酸窒化物半導体層を設ける。
なお、ゲート電極107の厚さは、10nm以上500nm以下、好ましくは50nm以上300nm以下とすればよい。
〔1−1−8.保護絶縁層〕
絶縁層108は、保護絶縁層として機能し、外部からの不純物元素の拡散を防止または低減することができる。絶縁層108は、絶縁層102と同様の材料及び方法で形成することができる。例えば、絶縁層108として酸化アルミニウムを用いてもよい。
なお、絶縁層108の厚さは、10nm以上300nm以下、好ましくは30nm以上200nm以下とすればよい。
また、図2(A)に示すように、絶縁層108上に、さらに絶縁層109を形成してもよいし、図2(B)に示すように、絶縁層108とゲート電極107の間に絶縁層109を形成してもよい。絶縁層109としては、絶縁層102と同様の材料、または低誘電率材料(low−k材料)を用いることができる。
なお、絶縁層109の厚さは、10nm以上500nm以下、好ましくは30nm以上300nm以下とすればよい。
また、図3(A)および図3(B)に示すように、絶縁層109の表面に平坦化処理を行うことで、トランジスタに起因する絶縁層109表面の凹凸を低減することができる。平坦化処理としては、化学的機械研磨(CMP:Chemical Mechanical Polishing、以下CMP処理という)などの研磨処理の他に、エッチング処理などを適用することも可能である。また、CMP処理とエッチング処理を組み合わせて行ってもよい。絶縁層109表面の凹凸を低減することで、絶縁層109よりも上層に形成される層の被覆性を向上することができる。
なお、絶縁層109を、平坦化機能を有する材料で形成してもよい。平坦化機能を有する材料には、例えば、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂等の有機材料を用いることができる。絶縁層109に平坦化機能を有する材料を用いることで、平坦化処理を省略しても、絶縁層109表面の凹凸を低減することができる。
絶縁層109の表面に平坦化処理を行った場合、または、絶縁層109を平坦化機能を有する材料で形成した場合、絶縁層109の最大厚さは、100nm以上5μm以下、好ましくは200nm以上3μm以下とすればよい。
絶縁層102、絶縁層106、及び絶縁層108の少なくともいずれかが過剰酸素を含む絶縁層を含む場合、過剰酸素によって酸化物半導体層103bの酸素欠損を低減することができる。
〔1−2.半導体装置の作製方法例〕
半導体装置の作製方法の一例として、図4に示す断面図を用いてトランジスタ100の作製方法の一例を説明する。
〔1−2−1.下地層の形成〕
基板101上に下地層として機能する絶縁層102を形成する。ここでは、基板101としてガラス基板を用いる。次に、絶縁層102を、窒化シリコン層と、第1の酸化シリコン層と、第2の酸化シリコン層の積層構造とする場合について例示する。
まず、基板101上に窒化シリコン層を形成する。窒化シリコン層は、CVD法の一種であるプラズマCVD法によって形成することが好ましい。具体的には、基板温度を180℃以上400℃以下、好ましくは200℃以上370℃以下とし、シリコンを含む堆積性ガス、窒素ガスおよびアンモニアガスを用いて圧力20Pa以上250Pa以下、好ましくは40Pa以上200Pa以下として、高周波電力を供給することで成膜すればよい。
なお、窒素ガスの流量はアンモニアガスの流量の5倍以上50倍以下、好ましくは10倍以上50倍以下とする。なお、アンモニアガスを用いることで、シリコンを含む堆積性ガスおよび窒素ガスの分解を促すことができる、これは、アンモニアガスがプラズマエネルギーおよび熱エネルギーによって解離し、解離することで生じるエネルギーが、シリコンを含む堆積性ガスの結合、および窒素ガスの結合の分解に寄与するためである。
従って、上述の方法によって、水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層を成膜することができる。また、水素の含有量が少ないため、緻密となり、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を形成することができる。
次に、第1の酸化シリコン層を形成する。第1の酸化シリコン層は、プラズマCVD法によって形成することが好ましい。具体的には、基板温度を160℃以上350℃以下、好ましくは180℃以上260℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力100Pa以上250Pa以下、好ましくは100Pa以上200Pa以下として、電極に0.17W/cm2以上0.5W/cm2以下、好ましくは0.25W/cm2以上0.35W/cm2以下の高周波電力を供給することで成膜する。
上述の方法によれば、プラズマ中でのガスの分解効率が高まり、酸素ラジカルが増加し、ガスの酸化が進むため、過剰酸素を含む第1の酸化シリコン層を成膜することができる。
続いて、第2の酸化シリコン層を形成する。第2の酸化シリコン層は、プラズマCVD法によって形成することが好ましい。具体的には、基板温度を180℃以上400℃以下、好ましくは200℃以上370℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力20Pa以上250Pa以下、好ましくは40Pa以上200Pa以下として、電極に高周波電力を供給することで形成する。なお、シリコンを含む堆積性ガスの代表例としては、シラン、ジシラン、トリシラン、フッ化シラン、などがある。酸化性ガスとしては、酸素、オゾン、亜酸化窒素、二酸化窒素などがある。
なお、シリコンを含む堆積性ガスに対する酸化性ガスの流量を100倍以上とすることで、第2の酸化シリコン層中の水素含有量を低減し、かつダングリングボンドを低減することができる。
以上のようにして、第1の酸化シリコン層よりも欠陥密度の小さい第2の酸化シリコン層を成膜する。即ち、第2の酸化シリコン層は、ESRにてg値が2.001の信号に由来するスピンの密度が3×1017spins/cm3以下、または5×1016spins/cm3以下とすることができる。
また、窒化シリコン層形成後に、窒化シリコン層に酸素を添加する処理を行ってもよい。また、第1の酸化シリコン層後に、第1の酸化シリコン層に酸素を添加する処理を行ってもよい。また、第2の酸化シリコン層後に、第2の酸化シリコン層に酸素を添加する処理を行ってもよい。酸素を添加する処理は、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。また、イオンドーピング装置として、質量分離機能を有するイオンドーピング装置を用いてもよい。酸素を添加するためのガスとしては、16O2もしくは18O2などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
〔1−2−2.積層体および低抵抗層の形成〕
次に、絶縁層102上に、酸化物層103aおよび酸化物半導体層103bを含む積層体103と、低抵抗層114aおよび低抵抗層114bを形成するための低抵抗層114を設ける。積層体103および低抵抗層114は、スパッタリング法、塗布法、パルスレーザー堆積法、レーザーアブレーション法等を用いて形成することができる。
スパッタリング法でIn若しくはGaを含む酸化物層103a、酸化物半導体層103b、低抵抗層114を形成する場合、プラズマを発生させるための電源装置は、RF電源装置、AC電源装置、DC電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス(代表的にはアルゴン)、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。スパッタリングガスは不純物濃度の少ないガスを用いる。具体的には、露点が−40℃以下、好ましくは−60℃以下であるスパッタリングガスを用いることが好ましい。
また、ターゲットは、形成する酸化物層103a、酸化物半導体層103b、低抵抗層114の組成にあわせて、適宜選択すればよい。
なお、積層体103および低抵抗層114の形成を、基板温度を100℃以上500℃以下、さらに好ましくは170℃以上350℃以下として、加熱しながら行ってもよい。
本実施の形態では、スパッタリング法により酸化物層103a、酸化物半導体層103b、低抵抗層114を形成する。まず、絶縁層102上に、酸化物層103aとしてIn:Ga:Zn=1:3:2の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物を20nmの厚さで形成する。次に、酸化物層103a上に、酸化物半導体層103bとしてIn:Ga:Zn=1:1:1の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物を15nmの厚さで形成する。次に、酸化物半導体層103b上に、低抵抗層114としてIn:Ga:Zn=3:1:2の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物を5nmの厚さで形成する。
また、本実施の形態では、酸化物半導体層103bとして、CAAC−OSを用いる。CAAC−OSの形成方法として、四つの方法を例示する。
第1の方法は、成膜温度を100℃以上500℃以下として酸化物半導体を形成することで、酸化物半導体に含まれる結晶部のc軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第2の方法は、酸化物半導体を薄く形成した後、200℃以上700℃以下の加熱処理を行うことで、酸化物半導体に含まれる結晶部のc軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第3の方法は、一層目の酸化物半導体膜を薄く形成した後、200℃以上700℃以下の加熱処理を行い、さらに二層目の酸化物半導体の形成を行うことで、酸化物半導体に含まれる結晶部のc軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第4の方法は、高い配向性を有する多結晶酸化物半導体を含むターゲットを用いて、酸化物半導体に含まれる結晶部のc軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
チャネルが形成される半導体層にCAAC−OSを適用したトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、チャネルが形成される半導体層にCAAC−OSを適用したトランジスタは、良好な信頼性を有する。
また、CAAC−OSを形成するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素および窒素など)を低減すればよい。また、スパッタリングガス中の不純物濃度を低減すればよい。具体的には、露点が−40℃以下、好ましくは−60℃以下であるスパッタリングガスを用いることが好ましい。
また、成膜時の被成膜面の加熱温度(例えば基板加熱温度)を高めることで、被成膜面に到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、被成膜面の温度を100℃以上740℃以下、好ましくは150℃以上500℃以下として成膜する。
また、スパッタリングガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。スパッタリングガス中の酸素割合は、30体積%以上100体積%以下が好ましい。
スパッタリング用ターゲットの一例として、In−Ga−Zn系金属酸化物ターゲットについて以下に示す。
InOX粉末、GaOY粉末及びZnOZ粉末を所定のmol数で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn系金属酸化物ターゲットとする。なお、当該加圧処理は、冷却(又は放冷)しながら行ってもよいし、加熱しながら行ってもよい。なお、X、Y及びZは任意の正数である。ここで、所定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3又は3:1:2である。なお、粉末の種類、及びその混合するmol数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
また、スパッタリング法により成膜される酸化物半導体層中には、水素又は水、水酸基を含む化合物などが含まれていることがある。水素や水などは、ドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。したがって、スパッタリング法を用いて、酸化物半導体層を成膜する際、できる限り酸化物半導体層に含まれる水素濃度を低減させることが好ましい。
酸化物半導体層の成膜時に、スパッタリング装置の処理室のリークレートを1×10−10Pa・m3/秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体層中へ、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系に窒素やアルゴンなどの不活性ガスを僅かに流しておくことで、排気されるガスの逆流を低減することができる。また、排気系として吸着型の真空ポンプ(例えば、クライオポンプなど)を用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基を含む化合物、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、99.99%以上とすることで、酸化物半導体層に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体層中の、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。また、ターゲットに含まれるシリコンの濃度は、1×1018atoms/cm3以下とすることが好ましい。
積層体103中の水分又は水素などの不純物をさらに低減(脱水化または脱水素化)して積層体103を高純度化するために、積層体103に対して、加熱処理を行うことが好ましい。例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で、積層体103に加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを10ppm以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが10ppm未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下で行えばよい。処理時間は3分乃至24時間とする。24時間を超える加熱処理は生産性の低下を招くため好ましくない。
加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、LRTA(Lamp Rapid Thermal Anneal)装置、GRTA(Gas Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。
加熱処理を行うことによって、積層体103から水素(水、水酸基を含む化合物)などの不純物を放出させることができる。これにより、積層体103中の不純物を低減し、積層体103を高純度化することができる。また、特に、積層体103から不安定なキャリア源である水素を脱離させることができるため、トランジスタのしきい値電圧がマイナス方向へ変動することを抑制させることができる。さらに、トランジスタの信頼性を向上させることができる。
また、酸化性ガスを含む雰囲気で加熱処理を行うことにより、不純物の放出と同時に積層体103の酸素欠損を低減することができる。不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。
スパッタリング法により積層体103および低抵抗層114を形成した後、低抵抗層114上にレジストマスクを形成し、該レジストマスクを用いて、積層体103および低抵抗層114を所望の形状にエッチングし、島状の積層体103および低抵抗層114を形成する(図4(A)参照)。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
積層体103および低抵抗層114のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。ウェットエッチング法により、積層体103および低抵抗層114のエッチングを行う場合は、エッチング液として、燐酸と酢酸と硝酸を混ぜた溶液や、シュウ酸を含む溶液や、リン酸を含む溶液などを用いることができる。また、ITO−07N(関東化学社製)を用いてもよい。
また、ドライエッチング法で積層体103のエッチングを行う場合のエッチングガスとして、塩素(Cl2)、三塩化硼素(BCl3)、四塩化珪素(SiCl4)もしくは四塩化炭素(CCl4)などを代表とする塩素系ガスを用いることができる。また、ドライエッチング法で積層体103のエッチングを行う場合のプラズマ源として、容量結合型プラズマ(CCP:Capacitively Coupled Plasma)、誘導結合プラズマ(ICP:Inductively Coupled Plasma)、電子サイクロトロン共鳴(ECR:Electron Cyclotron Resonance)プラズマ、ヘリコン波励起プラズマ(HWP:Helicon Wave Plasma)、マイクロ波励起表面波プラズマ(SWP:Surface Wave Plasma)などを用いることができる。特に、ICP、ECR、HWP、及びSWPは、高密度のプラズマを生成することができる。ドライエッチング法で行うエッチング(以下、「ドライエッチング処理」ともいう)は、所望の加工形状にエッチングできるように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等)を適宜調節して行う。
本実施の形態では、積層体103および低抵抗層114のエッチングを、エッチングガスとして塩素(Cl2)と三塩化硼素(BCl3)を用いた、ドライエッチング処理により行う。なお、エッチング条件によっては、島状に加工した積層体103および低抵抗層114と重畳していない領域の、絶縁層102がエッチングされる場合がある。
エッチング処理終了後に、レジストマスクを除去する。なお、前述した加熱処理は、積層体103を島状に加工した後に行ってもよい。
酸化物半導体のバンドギャップは2eV以上あるため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタは、トランジスタがオフ状態のときのリーク電流(オフ電流ともいう。)を極めて小さくすることができる。具体的には、チャネル長が3μm、チャネル幅が10μmのトランジスタにおいて、オフ電流を1×10−20A未満、好ましくは1×10−22A未満、さらに好ましくは1×10−24A未満とすることができる。即ち、オンオフ比が20桁以上150桁以下とすることができる。
〔1−2−3.ソース電極およびドレイン電極の形成〕
続いて、島状に加工した積層体103および低抵抗層114上に、ソース電極104aおよびドレイン電極104bとなる導電層を100nmの厚さで形成し、導電層上にレジストマスクを形成する。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。ここでは、導電層としてスパッタリング法により、窒化タンタルとタングステンの積層を形成する。
次に、レジストマスクを用いて、導電層の一部を選択的にエッチングし、ソース電極104aおよびドレイン電極104b(これと同じ層で形成される他の電極または配線を含む)を形成する(図4(B)参照)。導電層のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。
次に、ソース電極104aおよびドレイン電極104bをマスクとして低抵抗層114の一部を選択的に除去し、低抵抗層114aおよび低抵抗層114bを形成する。低抵抗層114のエッチングは、ソース電極104aおよびドレイン電極104bを形成するためのエッチングと同時に行うことができる。また、低抵抗層114のエッチングを、ソース電極104aおよびドレイン電極104bを形成するためのレジストマスクを除去した後に行ってもよい。低抵抗層114のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。また、低抵抗層114aおよび低抵抗層114bの形成時に、積層体103の一部が除去され、積層体103に凹みが形成される場合がある。
ソース電極104aおよびドレイン電極104b(これと同じ層で形成される他の電極または配線を含む)は、その端部をテーパー形状とすることが好ましい。具体的には、端部のテーパー角θを、80°以下、好ましくは60°以下、さらに好ましくは45°以下とする。
なお、「テーパー角」とは、テーパー形状を有する層を、その断面(基板の表面と直交する面)方向から観察した際に、当該層の側面と底面がなす当該層内の角度を示す。また、テーパー角が90°未満である場合を順テーパーといい、テーパー角が90°以上である場合を逆テーパーという。
ソース電極104aおよびドレイン電極104bの端部にテーパー形状を付与することで、その上に被覆する層の被覆性を向上させることができる。
また、ソース電極104aおよびドレイン電極104b(これと同じ層で形成される他の電極または配線を含む)の端部の断面形状を複数段の階段形状とすることで、その上に被覆する層の被覆性を向上させることもできる。なお、ソース電極104aおよびドレイン電極104bに限らず、各層の端部の断面形状を順テーパー形状または階段形状とすることで、当該層を覆って、または横切って形成された層が、当該層の端部で途切れてしまう現象(段切れ)を防ぎ、当該層を覆う層の被覆性を良好なものとすることができる。よって、半導体装置の生産性を向上させることができる。また、半導体装置の信頼性を向上することができる。
〔1−2−4.積層体に接する酸化物層、及びゲート絶縁層の形成〕
続いて、ソース電極104a、ドレイン電極104b、及び積層体103の一部に接して酸化物層113を形成し、酸化物層113上に絶縁層106を形成する。
本実施の形態では、酸化物層113として、酸化物層103aと同様に、In:Ga:Zn=1:3:2の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物を5nmの厚さで形成する。また、絶縁層106として、プラズマCVD法により厚さ20nmの酸化窒化シリコンを形成する(図4(C)参照)。
〔1−2−5.ゲート電極の形成〕
続いて、ゲート電極107を形成するための導電層を形成する。ここでは、導電層を窒化タンタルとタングステンの積層とする。具体的には、絶縁層106上に、スパッタリング法により厚さ30nmの窒化タンタルを形成し、窒化タンタル上に厚さ135nmのタングステンを形成する。
次に、レジストマスクを用いて、導電層の一部を選択的にエッチングし、ゲート電極107(これと同じ層で形成される他の電極または配線を含む)を形成する(図4(D)参照)。導電層のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。導電層のエッチング終了後、レジストマスクを除去する。
〔1−2−6.保護絶縁層の形成〕
続いて、ゲート電極107、ソース電極104a、ドレイン電極104b、及び積層体103を覆う保護絶縁層として機能する絶縁層108を形成する。ここでは、ププラズマCVD法により厚さ50nmの窒化シリコンを形成する。
絶縁層108の形成後、絶縁層108に酸素を添加する処理を行ってもよい。酸素を添加する処理は、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。
次に、加熱処理を行うと好ましい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下で行えばよい。加熱処理の雰囲気は、不活性ガス雰囲気や、酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気、または減圧状態で行う。また、不活性ガス雰囲気中で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。加熱処理により、絶縁層102、絶縁層106、絶縁層108の少なくともいずれかから過剰酸素が放出され、積層体103の酸素欠損を低減することができる。なお、積層体103中では、酸素欠損が隣接する酸素原子を捕獲していくことで、見かけ上移動する。従って、過剰酸素は、酸化物層103a、酸化物層113などを介して酸化物半導体層103bに達することができる。
以上のようにして、トランジスタ100を作製することができる。
上記実施の形態で開示された、金属膜、半導体膜、無機絶縁膜など様々な膜はスパッタ法やプラズマCVD法により形成することができるが、他の方法、例えば、熱CVD(Chemical Vapor Deposition)法により形成してもよい。熱CVD法の例としてMOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法を使っても良い。
熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱CVD法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ(高速バルブとも呼ぶ)を切り替えて2種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原料ガスと同時またはその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の層を成膜し、後から導入される第2の原料ガスと反応して、第2の層が第1の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なFETを作製する場合に適している。
MOCVD法やALD法などの熱CVD法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、In−Ga−Zn−O膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、In(CH3)3である。また、トリメチルガリウムの化学式は、Ga(CH3)3である。また、ジメチル亜鉛の化学式は、Zn(CH3)2である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム(化学式Ga(C2H5)3)を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛(化学式Zn(C2H5)2)を用いることもできる。
例えば、ALDを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体(ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム(TDMAH))を気化させた原料ガスと、酸化剤としてオゾン(O3)の2種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はHf[N(CH3)2]4である。また、他の材料液としては、テトラキス(エチルメチルアミド)ハフニウムなどがある。
例えば、ALDを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体(トリメチルアルミニウム(TMA)など)を気化させた原料ガスと、酸化剤としてH2Oの2種類のガスを用いる。なお、トリメチルアルミニウムの化学式はAl(CH3)3である。また、他の材料液としては、トリス(ジメチルアミド)アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス(2,2,6,6−テトラメチル−3,5−ヘプタンジオナート)などがある。
例えば、ALDを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス(O2、一酸化二窒素)のラジカルを供給して吸着物と反応させる。
例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WF6ガスとB2H6ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WF6ガスとH2ガスを同時に導入してタングステン膜を形成する。なお、B2H6ガスに代えてSiH4ガスを用いてもよい。
例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばIn−Ga−Zn−O膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次繰り返し導入してIn−O層を形成し、その後、Ga(CH3)3ガスとO3ガスを同時に導入してGaO層を形成し、更にその後Zn(CH3)2ガスとO3ガスを同時に導入してZnO層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてIn−Ga−O層やIn−Zn−O層、Ga−Zn−O層などの混合化合物層を形成しても良い。なお、O3ガスに変えてAr等の不活性ガスでバブリングして得られたH2Oガスを用いても良いが、Hを含まないO3ガスを用いる方が好ましい。また、In(CH3)3ガスにかえて、In(C2H5)3ガスを用いても良い。また、Ga(CH3)3ガスにかえて、Ga(C2H5)3ガスを用いても良い。また、In(CH3)3ガスにかえて、In(C2H5)3ガスを用いても良い。また、Zn(CH3)2ガスを用いても良い。
〔1−3.積層体の物性分析〕
ここで、酸化物層103a、酸化物半導体層103b、酸化物層113を積層した積層体Aの物性分析結果について説明しておく。なお、積層体Aは、トランジスタ100のチャネル形成領域が含まれる領域と同等の積層構成を有する。
〔1−3−1.積層体中のシリコン濃度〕
まず、積層体Aを構成する各層におけるシリコン濃度について、図15を用いて説明する。
ここで、酸化物層103aは、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。酸化物層103aは、スパッタリングガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度を200℃とし、DC電力を0.5kW印加することで形成した。
また、酸化物半導体層103bは、In−Ga−Zn酸化物(In:Ga:Zn=1:1:1[原子数比])であるターゲットを用いて、スパッタリング法にて形成した酸化物半導体層である。なお、スパッタリングガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度を300℃とし、DC電力を0.5kW印加することで形成した。
また、酸化物層113は、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。なお、スパッタリングガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度を200℃とし、DC電力を0.5kW印加することで形成した。
シリコンウェハ上に積層体Aとして厚さが10nmの酸化物層103aと、酸化物層103a上に設けられた厚さが10nmの酸化物半導体層103bと、酸化物半導体層103b上に設けられた厚さが10nmの酸化物層113を設け、加熱処理なしの試料と450℃にて2時間加熱処理を行った試料を準備し、飛行時間二次イオン質量分析(ToF−SIMS:Time−of−flight secondary ion mass spectrometer)によって、深さ方向のInを示す二次イオン強度、Gaを示す二次イオン強度、Znを示す二次イオン強度およびSiO3の二次イオン強度から換算したSi濃度[atoms/cm3]を示す。
図15より、積層体Aを構成する各層の組成は、形成時のターゲットの組成によって変化することがわかる。ただし、各層の組成について、図15から単純な比較を行うことはできない。
図15より、シリコンウェハと酸化物層103aとの界面、および酸化物層113の上面において、Si濃度が高くなることがわかった。また、酸化物半導体層103bのSi濃度がToF−SIMSの検出下限である1×1018atoms/cm3程度であることがわかった。これは、酸化物層103aおよび酸化物層113があることにより、シリコンウェハや酸化物層113上の表面汚染などに起因したシリコンが酸化物半導体層103bにまで影響することがなくなったと考えられる。
すなわち、酸化物半導体層103bを酸化物層103aと酸化物層113で挟み、酸化物半導体層103bがシリコンを含む絶縁層と直接接しない構成とすることで、該絶縁層中のシリコンが酸化物半導体層103bへ混入することを防ぐことができる。
また、図15に示すas−depo(加熱処理なしの試料)と加熱処理後の試料との比較により、加熱処理によってシリコンの拡散は起こりにくく、形成時の混合が主であることがわかる。
〔1−3−2.局在準位のCPM測定〕
次に、ガラス基板上に形成した積層体Aの局在準位について、一定光電流測定法(CPM:Constant Photocurrent Method)によって評価した結果を説明する。チャネル形成領域中の局在準位を低減することで、トランジスタに安定した電気特性を付与することができる。
なお、トランジスタが高い電界効果移動度を有し、かつ安定した電気特性を有するためには、CPM測定で得られる局在準位による吸収係数を、1×10−3cm−1未満、好ましくは3×10−4cm−1未満とすればよい。
CPM測定を行った積層体Aについて以下に説明する。
酸化物層103aは、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。なお、形成ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度を200℃とし、DC電力を0.5kW印加することで形成した。
また、酸化物半導体層103bは、In−Ga−Zn酸化物(In:Ga:Zn=1:1:1[原子数比])であるターゲットを用いて、スパッタリング法にて形成した酸化物半導体層である。なお、形成ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度を200℃とし、DC電力を0.5kW印加することで形成した。
また、酸化物層113は、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。なお、形成ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度を200℃とし、DC電力を0.5kW印加することで形成した。
ここで、CPM測定の精度を高めるため、測定する積層体Aにはある程度の厚さが必要となる。具体的には、酸化物層103aの厚さを30nm、酸化物半導体層103bの厚さを100nm、酸化物層113の厚さを30nmとした。
CPM測定では、積層体Aに接して設けられた第1の電極および第2の電極間に電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し、照射光量から吸光係数を導出することを各波長にて行うものである。CPM測定において、試料に欠陥があるとき、欠陥の存在する準位に応じたエネルギー(波長より換算)における吸光係数が増加する。この吸光係数の増加分に定数を掛けることにより、試料の欠陥密度を導出することができる。
図16(A)に、分光光度計によって測定した吸収係数(点線)と、CPMによって測定した吸収係数(実線)とを積層体Aの各層のエネルギーギャップ以上のエネルギー範囲において、フィッティングした結果を示す。なお、CPMによって測定した吸収係数より得られたアーバックエネルギーは78.7meVであった。図16(A)の破線丸で囲んだエネルギー範囲においてCPMによって測定した吸収係数からバックグラウンド(細点線)を差し引き、当該エネルギー範囲における吸収係数の積分値を導出した(図16(B)参照。)。その結果、本試料の局在準位による吸収係数は、2.02×10−4cm−1であることがわかった。
ここで得られた局在準位は、不純物や欠陥に起因する準位と考えられる。従って、積層物は、不純物や欠陥に起因する準位が極めて少ないことがわかった。即ち、積層物を用いたトランジスタは高い電界効果移動度を有し、かつ安定した電気特性を有することがわかる。
〔1−3−3.積層体のエネルギーバンド構造〕
本実施の形態における積層体Aの機能およびその効果について、図17に示すエネルギーバンド構造図を用いて説明する。図17は、図4(E)に示す一点破線C1−C2におけるエネルギーバンド構造を示している。よって、図17は、トランジスタ100のチャネル形成領域のエネルギーバンド構造を示している。
図17中、Ec382、Ec383a、Ec383b、Ec393、Ec386は、それぞれ、絶縁層102、酸化物層103a、酸化物半導体層103b、酸化物層113、絶縁層106の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差(「電子親和力」ともいう。)は、真空準位と価電子帯上端のエネルギーとの差(イオン化ポテンシャルともいう。)からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ(HORIBA JOBIN YVON社 UT−300)を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析(UPS:Ultraviolet Photoelectron Spectroscopy)装置(PHI社 VersaProbe)を用いて測定できる。
なお、In:Ga:Zn=1:3:2の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.5eV、電子親和力は約4.5eVである。また、In:Ga:Zn=1:3:4の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.4eV、電子親和力は約4.5eVである。また、In:Ga:Zn=1:3:6の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.3eV、電子親和力は約4.5eVである。また、In:Ga:Zn=1:6:2の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.9eV、電子親和力は約4.3eVである。また、In:Ga:Zn=1:6:8の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.5eV、電子親和力は約4.4eVである。また、In:Ga:Zn=1:6:10の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.5eV、電子親和力は約4.5eVである。また、In:Ga:Zn=1:1:1の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.2eV、電子親和力は約4.7eVである。また、In:Ga:Zn=3:1:2の原子数比のターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約2.8eV、電子親和力は約5.0eVである。
絶縁層102と絶縁層106は絶縁物であるため、Ec382とEc386は、Ec383a、Ec383b、およびEc393よりも真空準位に近い(電子親和力が小さい)。
また、Ec383aは、Ec383bよりも真空準位に近い。具体的には、Ec383aは、Ec383bよりも0.05eV以上、0.07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下または0.4eV以下真空準位に近いことが好ましい。
また、Ec393は、Ec383bよりも真空準位に近い。具体的には、Ec393は、Ec383bよりも0.05eV以上、0.07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下または0.4eV以下真空準位に近いことが好ましい。
また、酸化物層103aと酸化物半導体層103bとの間、および、酸化物半導体層103bと酸化物層113との間において、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層体Aにおいて、電子は酸化物半導体層103bを主として移動することになる。そのため、積層体Aの外側にある絶縁層との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、積層体Aを構成する層と層との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、積層体A中の酸化物半導体層103bは高い電子移動度を有する。
なお、図17に示すように、酸化物層103aと絶縁層102の界面、および酸化物層113と絶縁層106の界面近傍には、不純物や欠陥に起因したトラップ準位391が形成され得るものの、酸化物層103a、および酸化物層113があることにより、酸化物半導体層103bと当該トラップ準位とを遠ざけることができる。
ただし、Ec383aまたはEc393と、Ec383bとのエネルギー差が小さい場合、酸化物半導体層103bの電子が酸化物層103a、酸化物層113を超えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ec383a、およびEc393と、Ec383bとのエネルギー差を、それぞれ0.1eV以上、好ましくは0.15eV以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。
また、酸化物層103a、および酸化物層113のバンドギャップは、酸化物半導体層103bのバンドギャップよりも広いほうが好ましい。
〔1−4.酸素雰囲気下での熱処理前後における酸素欠損量の変化について〕
続いて、原子数比がIn:Ga:Zn=3:1:2のターゲットを用いて形成したIn−Ga−Zn酸化物と、原子数比がIn:Ga:Zn=1:1:1のターゲットを用いて形成したIn−Ga−Zn酸化物の、酸素雰囲気下での熱処理前後における酸素欠損量の変化についてESR測定結果を用いて説明する。
まず、測定を行った試料構造について説明する。試料801は、石英基板上に厚さ300nmの酸化シリコンを形成し、該酸化シリコン上に、原子数比がIn:Ga:Zn=3:1:2のターゲットを用いて形成したIn−Ga−Zn酸化物を100nmの厚さで形成した。試料802は、石英基板上に厚さ300nmの酸化シリコンを形成し、該酸化シリコン上に、原子数比がIn:Ga:Zn=1:1:1のターゲットを用いて形成したIn−Ga−Zn酸化物を100nmの厚さで形成した。
酸化シリコンおよびIn−Ga−Zn酸化物は、スパッタリング法により形成した。酸化シリコンは、スパッタリングガスに酸素を用いて、処理室内の圧力を0.4Pa、電源電力を1.5kW、基板温度を100℃として形成した。
また、原子数比がIn:Ga:Zn=3:1:2のターゲットを用いて形成したIn−Ga−Zn酸化物は、スパッタリングターゲットとして組成がIn:Ga:Zn=3:1:2のターゲットを用いて、スパッタリングガスにアルゴンと酸素の混合ガス(流量比2:1)を用いて、処理室内の圧力を0.4Pa、電力を0.5kW、基板温度を250℃として形成した。
また、原子数比がIn:Ga:Zn=1:1:1のターゲットを用いて形成したIn−Ga−Zn酸化物は、スパッタリングターゲットとして原子数比がIn:Ga:Zn=1:1:1のターゲットを用いて、スパッタリングガスにアルゴンと酸素の混合ガス(流量比2:1)を用いて、処理室内の圧力を0.4Pa、電力を0.5kW、基板温度を300℃として形成した。
まず、試料801と試料802上のIn−Ga−Zn酸化物を高純度化するため、窒素雰囲気下で450℃1時間の熱処理を行い、試料801と試料802について、ESR測定を行った。次に、試料801と試料802に対して、酸素雰囲気下で450℃1時間の熱処理を行い、その後、再びESR測定を行った。
ESR測定は、測定温度を室温(25℃)とし、測定に用いた電磁波(マイクロ波)の周波数を9.5GHz、その出力を20mWとし、磁場の向きを作製した試料の膜表面と平行とした。
図18にESR測定結果を示す。図18の縦軸は、g値が1.93付近に現れたESRスペクトルから算出したスピン密度を示している。図18中、データ810は酸素雰囲気下での熱処理前(窒素雰囲気下での熱処理後)のESR測定結果を示し、データ820は酸素雰囲気下での熱処理後のESR測定結果を示している。
酸素雰囲気下での熱処理前において、試料801のスピン密度は2.7×1018spins/cm3であり、試料802のスピン密度は4.9×1017spins/cm3であった。すなわち、この時点ではどちらのIn−Ga−Zn酸化物もn型化している。
また、酸素雰囲気下での熱処理後において、試料801のスピン密度は3.4×1017spins/cm3であり、試料802のスピン密度は検出下限値(D.L.:Detection Limit)以下であった。
図18より、酸素雰囲気下の熱処理によって、原子数比がIn:Ga:Zn=1:1:1のターゲットを用いて形成したIn−Ga−Zn酸化物中の酸素欠損が、検出下限値以下まで低減されたことがわかる。すなわち、原子数比がIn:Ga:Zn=1:1:1のターゲットを用いて形成したIn−Ga−Zn酸化物は、酸素の供給により真性化、または実質的に真性化される。
一方、原子数比がIn:Ga:Zn=3:1:2のターゲットを用いて形成したIn−Ga−Zn酸化物は、酸素雰囲気下の熱処理を行っても、スピン密度で3.4×1017spins/cm3の酸素欠損が残ることがわかる。すなわち、原子数比がIn:Ga:Zn=3:1:2のターゲットを用いて形成したIn−Ga−Zn酸化物は、酸素が供給されても真性化されず、n型化した状態を維持することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態2)
本実施の形態では、上記実施の形態に例示したトランジスタ100と異なる構成を有するトランジスタ150について例示する。
〔2−1.半導体装置の構成例〕
図5に、半導体装置の一形態であるトランジスタ150を示す。図5(A)はトランジスタ150の上面図である。また、図5(B)は、図5(A)中の一点鎖線A3−A4で示す部位の断面図であり、図5(C)は、図5(A)中の一点鎖線B3−B4で示す部位の断面図である。
トランジスタ150は、トップゲート型のトランジスタの1つである。トランジスタ150は、トランジスタ100とほぼ同様の構成を有しているが、断面構造において、絶縁層106と酸化物層113の形状が異なる。
トランジスタ150は、ゲート電極107と重畳していない領域の、絶縁層106と酸化物層113が除去された構成を有している。このような構成とすることで、酸化物層113に意図せず酸素欠損形成された場合であっても、隣接配線間の漏れ電流の増加を抑制することができるため、半導体装置の信頼性を高めることができる。
〔2−2.半導体装置の作製方法例〕
絶縁層106および酸化物層113の選択的な除去は、ゲート電極107の形成後、ゲート電極107をマスクとして用いて行えばよい。ゲート電極107をマスクとして用い、ドライエッチング法、またはウェットエッチング法により、絶縁層106および酸化物層113の一部を選択的に除去することができる。
なお、絶縁層106と酸化物層113のエッチングは、ゲート電極107を形成するためのレジストマスクの除去前に、ゲート電極107を形成するための導電層のエッチング後に連続して行ってもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態3)
本実施の形態では、上記実施の形態に例示したトランジスタと異なる構成を有するトランジスタ160について例示する。
〔3−1.半導体装置の構成例〕
図6に、半導体装置の一形態であるトランジスタ160を示す。図6(A)はトランジスタ160の上面図である。また、図6(B)は、図6(A)中の一点鎖線A5−A6で示す部位の断面図であり、図6(C)は、図6(A)中の一点鎖線B5−B6で示す部位の断面図である。
トランジスタ160は、トップゲート型のトランジスタの1つである。トランジスタ160は、トランジスタ100とほぼ同様の構成を有するが、ソース電極およびドレイン電極の断面形状が異なる。
トランジスタ160が有するソース電極104asおよびドレイン電極104bsは、端部が階段形状を有している。ソース電極104asおよびドレイン電極104bsの端部を階段形状とすることで、ソース電極104asおよびドレイン電極104bsより上方に形成する層の被覆性を向上させることができる。よって、半導体装置の信頼性を向上させることができる。
なお、図6では、ソース電極104asおよびドレイン電極104bsの端部を2つの段差を有する階段形状とした場合を示しているが、端部を3つ以上の段差を有する階段形状としてもよい。
また、ゲート電極107と重畳していない領域の、絶縁層106、または絶縁層106と酸化物層113を除去してもよい。一例として、ゲート電極107と重畳していない領域の、絶縁層106と酸化物層113を除去したトランジスタ160の断面構成を、図12(A)にトランジスタ161として示す。
ソース電極104asまたはドレイン電極104bsを覆う絶縁層の一部をエッチングして開口部を形成する場合、トランジスタ160の構成よりも、トランジスタ161の構成の方が、エッチング時間を短くすることができるため、トランジスタの生産性を高めることができる。
〔3−2.半導体装置の作製方法例〕
次に、トランジスタ160の作製方法の一例を、図7に示す断面図を用いて説明する。トランジスタ160は、トランジスタ100と同様の方法により作製することができるため、本実施の形態ではトランジスタ100の作製方法と異なる点について説明する。
図7(A)は、トランジスタ100と同様の方法によりソース電極104a、およびドレイン電極104bを形成し、レジストマスク121を除去する前の状態を示す断面図である。この後、酸素プラズマ122等によりレジストマスク121を縮小させて、レジストマスク123を形成する。レジストマスク121が縮小したことにより、ソース電極104a、およびドレイン電極104bの表面の一部が露出する(図7(B)参照)。
次に、ソース電極104aおよびドレイン電極104bの、レジストマスク123に覆われていない部分をエッチングする。エッチングは異方性を有するドライエッチング法で行うことが好ましい。エッチングガス124は、上記実施の形態で示したガスと同様のガスを用いることができる。また、エッチングの深さは、ソース電極104aおよびドレイン電極104bの厚さの20%以上80%以下が好ましく、40%以上60%以下がより好ましい(図7(C)参照)。
次に、レジストマスク123を除去する。このようにして、端部が階段形状を有するソース電極104asおよびドレイン電極104bsを形成することができる。
なお、上記作製方法を繰り返し用いることで、ソース電極104asおよびドレイン電極104bs端部に形成する段差の数を増やすことができる。
次に、ソース電極104asおよびドレイン電極104bsをマスクとして低抵抗層114の一部を選択的に除去し、低抵抗層114aおよび低抵抗層114bを形成する(図7(D)参照)。低抵抗層114のエッチングは、ソース電極104aおよびドレイン電極104bを形成するためのエッチングと同時に行ってもよいし、ソース電極104asおよびドレイン電極104bsを形成するためのエッチングと同時に行ってもよい。また、低抵抗層114のエッチングは、レジストマスク123を除去した後に行ってもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態4)
本実施の形態では、上記実施の形態に例示したトランジスタと異なる構成を有するトランジスタ170について例示する。
〔4−1.半導体装置の構成例〕
図8に、半導体装置の一形態であるトランジスタ170を示す。図8(A)はトランジスタ170の上面図である。また、図8(B)は、図8(A)中の一点鎖線A7−A8で示す部位の断面図であり、図8(C)は、図8(A)中の一点鎖線B7−B8で示す部位の断面図である。また、図8(D)は、図8(B)に示す部位172の拡大図である。
トランジスタ170は、トップゲート型のトランジスタの1つである。トランジスタ170は、トランジスタ160とほぼ同様の構成を有するが、ソース電極104as上にソース電極174aが形成され、ドレイン電極104bs上にドレイン電極174bが形成されている点が異なる。なお、ソース電極104asを第1のソース電極、ソース電極174aを第2のソース電極、ドレイン電極104bs第1のドレイン電極、ドレイン電極174bを第2のドレイン電極と呼ぶこともできる。
図8に例示するトランジスタ170の構成は、チャネル長を1.0μm未満とする場合に特に有効である。微細形状を作製する場合、加工される層の厚さを薄くする必要がある。しかしながら、電気信号や電力を供給するための配線の厚さが薄くなると、配線抵抗が増大し、信号遅延や電力供給能力の低下の一因となる。
そこで、ソース電極104as上にソース電極104asよりも膜厚が薄いソース電極174aを形成し、ドレイン電極104bs上にドレイン電極104bsよりも膜厚が薄いドレイン電極174bを形成する。膜厚が薄いソース電極174aおよびドレイン電極174bを用いることにより、チャネル長が極めて短いトランジスタの作製を容易とすることができる。
チャネル長が極めて短いトランジスタを形成する場合、低抵抗層114aまたは低抵抗層114bを介して積層体103中の酸素が引き抜かれてn型化した領域が広がると、しきい値電圧の変動だけでなく、ソースとドレインが導通状態となりオン状態とオフ状態の制御ができないなどの現象が現れる。このような現象は、チャネル長を0.8μm未満、もしくは1.0μm未満とした場合に生じやすい。そのため、チャネル長が極めて短いトランジスタを形成する場合は、ソース電極174aおよびドレイン電極174bは、酸素と結合しにくく、または、酸素が拡散しにくい材料を用いて形成することが好ましい。
したがって、ソース電極104asとドレイン電極104bsに、酸素と結合しやすい導電性材料や、酸素を拡散しやすい導電性材料を用いる場合は、図8(B)にL1として示すソース電極104asとドレイン電極104bsとの間隔は、0.8μm以上、好ましくは1.0μm以上とする。L1が0.8μmより小さいと、チャネル形成領域において発生する酸素欠損の影響を排除できなくなり、トランジスタの電気特性が低下する可能性がある。
そこで、トランジスタ170では、酸素と結合しにくい導電材料を用いて、ソース電極104aと積層体103に接してソース電極174aを形成する。また、酸素と結合しにくい導電材料を用いて、ドレイン電極104bと積層体103に接してドレイン電極174bを形成する。
ソース電極174aは、積層体103と接するソース電極104asの端部を越えてL1の方向に延伸し、ドレイン電極174bは、積層体103と接するドレイン電極104bsの端部を越えてL1の方向に延伸する。
ソース電極174aの上記延伸部分は低抵抗層114aと接し、ドレイン電極174bの上記延伸部分は低抵抗層114bと接している。また、図8に示すトランジスタ170において、向かい合うソース電極174aの端部から、ドレイン電極174bの端部までの長さがチャネル長であり、図8(B)にL2として示す。
ソース電極174aおよびドレイン電極174bを形成するための導電材料の厚さは、好ましくは5nm以上300nm以下、より好ましくは10nm以上200nm以下、さらに好ましくは10nm以上100nm以下とする。
上記酸素と結合しにくい導電材料をソース電極174aおよびドレイン電極174bに用いることによって、積層体103に形成されるチャネル形成領域に酸素欠損が形成されることを抑制することができ、チャネル形成領域のn型化を抑えることができる。したがって、チャネル長が極めて短いトランジスタであっても良好な電気特性を得ることができる。すなわち、L2をL1より小さい値とすることが可能となり、例えば、L2を30nm以下としても良好なトランジスタの電気特性を得ることが可能となる。
なお、窒化タンタル、窒化チタンなどの導電性窒化物は、水素を吸蔵する可能性がある。よって、積層体103と接して導電性窒化物を設けることで、積層体103中の水素濃度を低減することができる。
また、ゲート電極107と重畳していない領域の、絶縁層106、または絶縁層106と酸化物層113を除去してもよい。一例として、ゲート電極107と重畳していない領域の、絶縁層106と酸化物層113を除去したトランジスタ170の断面構成を、図12(B)にトランジスタ171として示す。
ソース電極174aまたはドレイン電極174bを覆う絶縁層の一部をエッチングして開口部を形成する場合、トランジスタ170の構成よりも、トランジスタ171の構成方が、エッチング時間を短くすることができるため、トランジスタの生産性を高めることができる。
〔4−2.半導体装置の作製方法例〕
次に、トランジスタ170の作製方法の一例を説明する。トランジスタ170は、トランジスタ100やトランジスタ160などと同様の方法により作製することができるため、本実施の形態では他のトランジスタと異なる点について説明する。
他のトランジスタと同様の方法によりソース電極104a(ソース電極174a)およびドレイン電極104b(ドレイン電極174b)まで形成した後、スパッタリング法により、厚さ20nmの窒化タンタルを形成する。
続いて、窒化タンタル上にフォトリソグラフィ法等を用いてレジストマスクを形成し、該窒化タンタルの一部を選択的にエッチングすることで、ソース電極174aおよびドレイン電極174bを形成する。窒化タンタルのエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。エッチング終了後、レジストマスクを除去する。
なお、チャネル長が極めて短いトランジスタを形成する場合は、電子ビーム露光などの細線加工に適した方法を用いてレジストマスクを形成し、エッチング処理を行うことによって、ソース電極174aおよびドレイン電極174bを形成すればよい。なお、当該レジストマスクとしては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上させることができる。このような方法を用いれば、チャネル長を30nm以下とするトランジスタを作製することができる。
〔4−3.半導体装置の変形例〕
上記本実施の形態に示したトランジスタ170は、図9に示すトランジスタ180のように変形することもできる。図9(A)はトランジスタ180の上面図である。また、図9(B)は、図9(A)中の一点鎖線A9−A10で示す部位の断面図であり、図9(C)は、図9(A)中の一点鎖線B9−B10で示す部位の断面図である。また、図9(D)は、図9(B)に示す部位182の拡大図である。
トランジスタ180は、ソース電極174aおよびドレイン電極174bの位置がトランジスタ170と異なる。具体的には、トランジスタ180は、ソース電極174aがソース電極104asの下に形成され、ドレイン電極174bがドレイン電極104abの下に形成されている。
また、トランジスタ180において、ソース電極104asと接する低抵抗層104asの先端部分から、ドレイン電極174bと接する低抵抗層114bの先端部分までの長さがチャネル長Lである(図9(B)参照。)。
また、ゲート電極107と重畳していない領域の、絶縁層106、または絶縁層106と酸化物層113を除去してもよい。一例として、ゲート電極107と重畳していない領域の、絶縁層106と酸化物層113を除去したトランジスタ180の断面構成を、図12(C)にトランジスタ181として示す。
ソース電極104asまたはドレイン電極104bsを覆う絶縁層の一部をエッチングして開口部を形成する場合、トランジスタ180の構成よりも、トランジスタ181の構成方が、エッチング時間を短くすることができるため、トランジスタの生産性を高めることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態5)
本実施の形態では、上記実施の形態に例示したトランジスタと異なる構成を有するトランジスタ190について例示する。
〔5−1.半導体装置の構成例〕
図10に、半導体装置の一形態であるトランジスタ190を示す。図10(A)はトランジスタ190の上面図である。また、図10(B)は、図10(A)中の一点鎖線A11−A12で示す部位の断面図であり、図10(C)は、図10(A)中の一点鎖線B11−B12で示す部位の断面図である。なお、上記トランジスタと同様の構成を有する部分については、他の実施の形態における説明を援用し、本実施の形態での説明は省略する。
トランジスタ190は、ボトムゲート型のトランジスタの1つである。トランジスタ190は、基板101上に形成されたゲート電極131を有し、ゲート電極131上に形成された絶縁層132を有する。また、絶縁層132上に形成された積層体103を有し、積層体103上に形成された低抵抗層114aおよび低抵抗層114bを有する。また、低抵抗層114a上に形成されたソース電極104aを有し、低抵抗層114b上に形成されたドレイン電極104bを有する。また、ソース電極104a、ドレイン電極104b、および積層体103上に形成された酸化物層113を有し、酸化物層113上に形成された絶縁層106を有し、絶縁層106上に形成された絶縁層108を有する。なお、基板101とゲート電極131の間に、下地層として絶縁層を形成してもよい。
積層体103は、トランジスタ190のチャネル長方向及びチャネル幅方向において、ゲート電極131よりも小さく設けられている。積層体103をゲート電極131よりも小さく設けることで、基板101側から入射した光が積層体103に到達しにくくすることができ、トランジスタ190の信頼性を向上させることができる。
〔5−2.半導体装置の作製方法例〕
次に、トランジスタ190の作製方法の一例を説明する。なお、積層体103の形成以降の形成工程は、ゲート電極107を形成しないこと以外は他の実施の形態に開示した内容と同様に行うことが可能であるため、本実施の形態での説明は省略する。
〔5−2−1.ゲート電極の形成〕
まず、基板101上に、ゲート電極131を形成する。ゲート電極131の形成は、ゲート電極107と同様の材料および方法により行うことができる。
〔5−2−2.ゲート絶縁層の形成〕
次に、ゲート電極131上に絶縁層132を形成する。絶縁層132は、上記実施の形態で開示した絶縁層102または絶縁層106と同様の材料および方法で形成することができる。絶縁層132はゲート絶縁層として機能することができる。なお、絶縁層132の表面凹凸を軽減するため、絶縁層132の表面に平坦化処理を行ってもよい。平坦化処理としては、化学的機械研磨(CMP:Chemical Mechanical Polishing、以下CMP処理という)などの研磨処理の他に、エッチング処理などを適用することも可能である。また、CMP処理とエッチング処理を組み合わせて行ってもよい。
また、絶縁層132の形成後、絶縁層132に酸素を添加する処理を行ってもよい。酸素を添加する処理は、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。また、イオンドーピング装置として、質量分離機能を有するイオンドーピング装置を用いてもよい。酸素を添加するためのガスとしては、16O2もしくは18O2などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
〔5−2−3.積層体の形成以降の作製工程〕
続いて、絶縁層132上に積層体103を形成する。前述した通り、積層体103の形成以降の作製工程は、ゲート電極107を形成しないこと以外は、他の実施の形態に開示した内容と同様に行うことが可能である。よって、積層体103以降の作製工程の説明は、他の実施の形態の説明を援用するものとし、実施の形態での説明は省略する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態6)
本実施の形態では、上記実施の形態に例示したトランジスタと異なる構成を有するトランジスタ200について例示する。
〔6−1.半導体装置の構成例〕
図11に、半導体装置の一形態であるトランジスタ200を示す。図11(A)はトランジスタ200の上面図である。また、図11(B)は、図11(A)中の一点鎖線A13−A14で示す部位の断面図であり、図11(C)は、図11(A)中の一点鎖線B13−B14で示す部位の断面図である。なお、上記トランジスタと同様の構成を有する部分については、他の実施の形態における説明を援用し、本実施の形態での説明は省略する。
本実施の形態に開示する、トランジスタ200は、トップゲート型のトランジスタ100と、ボトムゲート型のトランジスタ190を併せた構造を有する。具体的には、基板101上にゲート電極131が形成され、ゲート電極131上に絶縁層132が形成され、絶縁層132上にトランジスタ100が形成された構造を有している。
トランジスタ200において、ゲート電極107を第1のゲート電極、ゲート電極131を第2のゲート電極と呼ぶことができる。また、絶縁層106を第1のゲート絶縁層、絶縁層132を第2のゲート絶縁層と呼ぶことができる。
トランジスタ200では、第1のゲート電極または第2のゲート電極の一方をゲート電極として機能させ、他方をバックゲート電極として機能させることができる。
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよく、GND電位や、任意の電位としてもよい。バックゲート電極の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体層に作用しないようにする機能(特に静電気に対する静電遮蔽機能)も有する。すなわち、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。また、バックゲート電極を設けることで、BT試験前後におけるトランジスタのしきい値電圧の変化量を低減することができる。
また、バックゲート電極を、遮光性を有する導電層で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態7)
上記実施の形態では、酸化物層103aと酸化物半導体層103bを含む積層体103を用いて形成するトランジスタについて示したが、酸化物層103aを用いずにトランジスタを形成することもできる。
〔7−1.半導体装置の構成例〕
図13(A1)に、半導体装置の一形態であるトランジスタ155の断面図を示す。図13(A2)は、図13(A1)中に示す部位157の拡大図である。トランジスタ155は、トランジスタ150から酸化物層103aを除いた構成を有する。また、図13(B1)に、半導体装置の一形態であるトランジスタ175の断面図を示す。図13(B2)は、図13(B1)中に示す部位177の拡大図である。トランジスタ175は、トランジスタ170から酸化物層103aを除いた構成を有する。
トランジスタがオン状態であるとき、半導体層中を流れるキャリアは、主に半導体層のゲート絶縁層側を流れる。ゲート絶縁層として機能する絶縁層106と酸化物半導体層103bの間に、酸化物半導体層103bと接して酸化物層113を設けることで、絶縁層106と酸化物層113の界面近傍に形成されるトラップ準位391の影響を酸化物半導体層103bが受けにくし、トランジスタの電気特性の劣化を軽減することができる。
なお、上記実施の形態で説明した通り、酸化物半導体層103bを、酸化物層113と酸化物層103aで挟む構成とすることが好ましいが、酸化物層103aの形成工程を省略することで、半導体装置作製時の歩留まり向上や、生産コストの低減を実現することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態8)
本実施の形態では、上述したトランジスタを用いた半導体装置について例示する。
〔8−1.マイクロコンピュータ〕
〔8−1−1.マイクロコンピュータのブロック図〕
上述したトランジスタは、さまざまな電子機器に搭載されるマイクロコンピュータ(以下、「MCU(Micro Control Unit)」とも言う。)に用いることができる。上述したトランジスタを用いることが可能なMCUの構成例について、図19を用いて説明する。
図19は、MCU700のブロック図である。MCU700は、CPU710、バスブリッジ711、RAM(Random Access Memory)712、メモリインターフェイス713、コントローラ720、割り込みコントローラ721、I/Oインターフェイス(入出力インターフェイス)722、及びパワーゲートユニット730を有する。
MCU700は、更に、水晶発振回路741、タイマー回路745、I/Oインターフェイス746、I/Oポート750、コンパレータ751、I/Oインターフェイス752、バスライン761、バスライン762、バスライン763、及びデータバスライン764を有する。更に、MCU700は、外部装置との接続部として少なくとも接続端子770乃至接続端子776を有する。なお、各接続端子770乃至接続端子776は、1つの端子または複数の端子でなる端子群を表す。また、水晶振動子743を有する発振子742が、接続端子772、及び接続端子773を介してMCU700に接続されている。
CPU710はレジスタ785を有し、バスブリッジ711を介してバスライン761乃至バスライン763、及びデータバスライン764に接続されている。
RAM712は、CPU710のメインメモリとして機能する記憶装置であり、不揮発性のランダムアクセスメモリが用いられる。RAM712は、CPU710が実行する命令、命令の実行に必要なデータ、及びCPU710の処理によるデータを記憶する装置である。CPU710の命令により、RAM712へのデータの書き込み、読み出しが行われる。
MCU700では、低消費電力モードでは、RAM712の電力供給が遮断される。そのため、RAM712は電源が供給されていない状態でもデータを保持できる不揮発性のメモリで構成する。
メモリインターフェイス713は、外部記憶装置との入出力インターフェイスである。CPU710の命令により、メモリインターフェイス713を介して、接続端子776に接続される外部記憶装置へのデータの書き込み及び読み出しが行われる。
クロック生成回路715は、CPU710で使用されるクロック信号MCLK(以下、単に「MCLK」とも呼ぶ。)を生成する回路であり、RC発振器等を有する。MCLKはコントローラ720及び割り込みコントローラ721にも出力される。
コントローラ720はMCU700全体の制御処理を行う回路であり、例えば、バス及びメモリマップなどの制御、MCU700の電源制御、クロック生成回路715、水晶発振回路741の制御等を行う。
接続端子770は、外部の割り込み信号入力用の端子であり、接続端子770を介してマスク不可能な割り込み信号NMIがコントローラ720に入力される。コントローラ720にマスク不可能な割り込み信号NMIが入力されると、コントローラ720は直ちにCPU710にマスク不可能な割り込み信号NMIを出力し、CPU710に割り込み処理を実行させる。
また、割り込み信号INTが、接続端子770を介して割り込みコントローラ721に入力される。割り込みコントローラ721には、周辺回路(745、750、751)からの割り込み信号(T0IRQ、P0IRQ、C0IRQ)も、バス(761乃至764)を経由せずに入力される。
割り込みコントローラ721は割り込み要求の優先順位を割り当てる機能を有する。割り込みコントローラ721は割り込み信号を検出すると、その割り込み要求が有効であるか否かを判定する。有効な割り込み要求であれば、コントローラ720に割り込み信号INTを出力する。
また、割り込みコントローラ721はI/Oインターフェイス722を介して、バスライン761及びデータバスライン764に接続されている。
コントローラ720は、割り込み信号INTが入力されると、CPU710に割り込み信号INTを出力し、CPU710に割り込み処理を実行させる。
また、割り込み信号T0IRQが割り込みコントローラ721を介さず直接コントローラ720に入力される場合がある。コントローラ720は、割り込み信号T0IRQが入力されると、CPU710にマスク不可能な割り込み信号NMIを出力し、CPU710に割り込み処理を実行させる。
コントローラ720のレジスタ780は、コントローラ720内に設けられ、割り込みコントローラ721のレジスタ786は、I/Oインターフェイス722に設けられている。
続いて、MCU700が有する周辺回路を説明する。MCU700は、周辺回路として、タイマー回路745、I/Oポート750及びコンパレータ751を有する。これらの周辺回路は一例であり、MCU700が使用される電子機器に応じて、必要な回路を設けることができる。
タイマー回路745は、クロック生成回路740から出力されるクロック信号TCLK(以下、単に「TCLK」とも呼ぶ。)を用いて、時間を計測する機能を有する。また、クロック生成回路715は、決められた時間間隔で、割り込み信号T0IRQを、コントローラ720及び割り込みコントローラ721に出力する。タイマー回路745は、I/Oインターフェイス746を介して、バスライン761及びデータバスライン764に接続されている。
TCLKはMCLKよりも低い周波数のクロック信号である。例えば、MCLKの周波数を数MHz程度(例えば、8MHz)とし、MCLKは、数十kHz程度(例えば、32kHz)とする。クロック生成回路740は、MCU700に内蔵された水晶発振回路741と、接続端子772及び接続端子773に接続された発振子742を有する。発振子742の振動子として、水晶振動子743が用いられている。なお、CR発振器等でクロック生成回路740を構成することで、クロック生成回路740の全てのモジュールをMCU700に内蔵することが可能である。
I/Oポート750は、接続端子774を介して接続された外部機器と情報の入出力を行うためのインターフェイスであり、デジタル信号の入出力インターフェイスである。I/Oポート750は、入力されたデジタル信号に応じて、割り込み信号P0IRQを割り込みコントローラ721に出力する。
接続端子775から入力されるアナログ信号を処理する周辺回路として、コンパレータ751が設けられている。コンパレータ751は、接続端子775から入力されるアナログ信号の電位(または電流)と基準信号の電位(または電流)との大小を比較し、値が0又は1のデジタル信号を発生する。さらに、コンパレータ751は、このデジタル信号の値が1のとき、割り込み信号C0IRQを発生する。割り込み信号C0IRQは割り込みコントローラ721に出力される。
I/Oポート750及びコンパレータ751は共通のI/Oインターフェイス752を介してバスライン761及びデータバスライン764に接続されている。ここでは、I/Oポート750、コンパレータ751各々のI/Oインターフェイスに共有できる回路があるため、1つのI/Oインターフェイス752で構成しているが、もちろんI/Oポート750、コンパレータ751のI/Oインターフェイスを別々に設けることもできる。
また、周辺回路のレジスタは、対応する入出力インターフェイスに設けられている。タイマー回路745のレジスタ787はI/Oインターフェイス746に設けられ、I/Oポート750のレジスタ783及びコンパレータ751のレジスタ784は、それぞれ、I/Oインターフェイス752に設けられている。
MCU700は内部回路への電力供給を遮断するためのパワーゲートユニット730を有する。パワーゲートユニット730により、動作に必要な回路のみに電力供給を行うことで、MCU700全体の消費電力を下げることができる。
図19に示すように、MCU700内の破線で囲んだユニット701、ユニット702、ユニット703、ユニット704の回路は、パワーゲートユニット730を介して、接続端子771に接続されている。接続端子771は、高電源電位VDD(以下、単に「VDD」とも呼ぶ。)供給用の電源端子である。
本実施の形態では、ユニット701は、タイマー回路745、及びI/Oインターフェイス746を含み、ユニット702は、I/Oポート750、コンパレータ751、及びI/Oインターフェイス752を含み、ユニット703は、割り込みコントローラ721、及びI/Oインターフェイス722を含み、ユニット704は、CPU710、RAM712、バスブリッジ711、及びメモリインターフェイス713を含む。
パワーゲートユニット730は、コントローラ720により制御される。パワーゲートユニット730は、ユニット701乃至704へのVDDの供給を遮断するためのスイッチ回路731及びスイッチ回路732を有する。
スイッチ回路731、スイッチ回路732のオン/オフはコントローラ720により制御される。具体的には、コントローラ720は、CPU710の要求によりパワーゲートユニット730が有するスイッチ回路の一部または全部をオフ状態とする信号を出力する(電力供給の停止)。また、コントローラ720は、マスク不可能な割り込み信号NMI、またはタイマー回路745からの割り込み信号T0IRQをトリガーにして、パワーゲートユニット730が有するスイッチ回路をオン状態とする信号を出力する(電力供給の開始)。
なお、図19では、パワーゲートユニット730に、2つのスイッチ回路(スイッチ回路731、スイッチ回路732)を設ける構成を示しているが、これに限定されず、電源遮断に必要な数のスイッチ回路を設ければよい。
また、本実施の形態では、ユニット701に対する電力供給を独立して制御できるようにスイッチ回路731を設け、ユニット702乃至704に対する電力供給を独立して制御できるようにスイッチ回路732を設けているが、このような電力供給経路に限定されるものではない。例えば、スイッチ回路732とは別のスイッチ回路を設けて、RAM712の電力供給を独立して制御できるようにしてもよい。また、1つの回路に対して、複数のスイッチ回路を設けてもよい。
また、コントローラ720には、パワーゲートユニット730を介さず、常時、接続端子771からVDDが供給される。また、ノイズの影響を少なくするため、クロック生成回路715の発振回路、水晶発振回路741には、それぞれ、VDDの電源回路と異なる外部の電源回路から電源電位が供給される。
表1に、各ブロックの役割をまとめた表を示す。
コントローラ720及びパワーゲートユニット730等を備えることにより、MCU700を3種類の動作モードで動作させることが可能である。第1の動作モードは、通常動作モードであり、MCU700の全ての回路がアクティブな状態である。ここでは、第1の動作モードを「Activeモード」と呼ぶ。
第2、及び第3の動作モードは低消費電力モードであり、一部の回路をアクティブにするモードである。第2の動作モードでは、コントローラ720、並びにタイマー回路745とその関連回路(水晶発振回路741、I/Oインターフェイス746)がアクティブである。第3の動作モードでは、コントローラ720のみがアクティブである。ここでは、第2の動作モードを「Noff1モード」と呼び、第3の動作モードを「Noff2モード」と呼ぶことにする。
以下、表2に、各動作モードとアクティブな回路との関係を示す。表2では、アクティブにする回路に「ON」と記載している。表2に示すように、Noff1モードでは、コントローラ720と周辺回路の一部(タイマー動作に必要な回路)が動作し、Noff2モードでは、コントローラ720のみが動作している。
なお、クロック生成回路715の発振器、及び水晶発振回路741は、動作モードに関わらず、電源が常時供給される。クロック生成回路715及び水晶発振回路741を非アクティブにするには、コントローラ720からまたは外部からイネーブル信号を入力し、クロック生成回路715及び水晶発振回路741の発振を停止させることにより行われる。
また、Noff1、Noff2モードでは、パワーゲートユニット730により電力供給が遮断されるため、I/Oポート750、I/Oインターフェイス752は非Activeになるが、接続端子774に接続されている外部機器を正常に動作させるために、I/Oポート750、I/Oインターフェイス752の一部には電力が供給される。具体的には、I/Oポート750の出力バッファ、I/Oポート750用のレジスタ786である。Noff1、Noff2モードでは、I/Oポート750での実質的な機能である、I/Oインターフェイス752及び外部機器とのデータの伝送機能、割り込み信号生成機能は停止している。また、I/Oインターフェイス752も同様に、通信機能は停止している。
なお、本明細書では、回路が非アクティブとは、電力の供給が遮断されて回路が停止している状態の他、Activeモード(通常動作モード)での主要な機能が停止している状態や、Activeモードよりも省電力で動作している状態を含む。
また、MCU700では、Noff1、Noff2モードから、Activeモードへの復帰を高速化するため、レジスタ784乃至レジスタ787は、電源遮断時にデータを退避させるバックアップ保持部を更に有する。別言すると、レジスタ784乃至レジスタ787は、揮発性のデータ保持部(単に、「揮発性記憶部」とも言う)と、不揮発性のデータ保持部(単に、「不揮発性記憶部」とも言う)を有する。Activeモード中、レジスタ784乃至レジスタ787は、揮発性記憶部にアクセスして、データの書き込み、読み出しが行われる。
なお、コントローラ720には常に電力が供給されているため、コントローラ720のレジスタ780には、不揮発性記憶部は設けられていない。また、上述したように、Noff1/Noff2モードでも、I/Oポート750には出力バッファを機能させるためレジスタ783を動作させている。よって、レジスタ783には常に電力が供給されているため、不揮発性記憶部が設けられていない。
また、揮発性記憶部は一つまたは複数の揮発性記憶素子を有し、不揮発性記憶部は一つまたは複数の不揮発性記憶素子を有する。なお、揮発性記憶素子は、不揮発性記憶素子よりもアクセス速度が速いものとする。
上記揮発性記憶素子を構成するトランジスタに用いる半導体材料は特に限定されないが、後述する不揮発性記憶素子を構成するトランジスタに用いる半導体材料とは、異なる禁制帯幅を持つ材料とすることが好ましい。このような半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。データの処理速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
不揮発性記憶素子は、揮発性記憶素子のデータに対応する電荷が保持されたノードと電気的に接続されており、電源が遮断されている間に揮発性記憶素子のデータを退避させるために用いる。よって、不揮発性記憶素子は、少なくとも電力が供給されていないときの上記揮発性記憶素子よりデータの保持時間が長いものとする。
ActiveモードからNoff1、Noff2モードへ移行する際は、電源遮断に先立って、レジスタ784乃至787の揮発性記憶部のデータは不揮発性記憶部に書き込まれ、揮発性記憶部のデータを初期値にリセットし、電源が遮断される。
Noff1、またはNoff2モードからActiveへ復帰する場合、レジスタ784乃至787に電力供給が再開されると、まず揮発性記憶部のデータが初期値にリセットされる。そして、不揮発性記憶部のデータが揮発性記憶部に書き込まれる。
従って、低消費電力モードでも、MCU700の処理に必要なデータがレジスタ784乃至787で保持されているため、MCU700を低消費電力モードからActiveモードへ直ちに復帰させることが可能になる。
〔8−1−2.レジスタの構成例〕
図20に、レジスタ784乃至レジスタ787に用いることができる、1ビットのデータを保持可能な、揮発性記憶部と不揮発性記憶部を有する回路構成の一例をレジスタ1196として示す。
図20に示すレジスタ1196は、揮発性記憶部であるフリップフロップ248と、不揮発性記憶部233と、セレクタ245を有する。
フリップフロップ248には、リセット信号RST、クロック信号CLK、及びデータ信号Dが与えられる。フリップフロップ248は、クロック信号CLKに従って入力されるデータ信号Dのデータを保持し、データ信号Qとして、データ信号Dに対応して高電位H、または低電位Lを出力する機能を有する。
不揮発性記憶部233には、書き込み制御信号WE、読み出し制御信号RD、及びデータ信号Dが与えられる。
不揮発性記憶部233は、書き込み制御信号WEに従って、入力されるデータ信号Dのデータを記憶し、読み出し制御信号RDに従って、記憶されたデータをデータ信号Dとして出力する機能を有する。
セレクタ245は、読み出し制御信号RDに従って、データ信号Dまたは不揮発性記憶部233から出力されるデータ信号を選択して、フリップフロップ248に入力する。
また図20に示すように不揮発性記憶部233には、トランジスタ240及び容量素子241が設けられている。
トランジスタ240は、nチャネル型トランジスタである。トランジスタ240のソースまたはドレインの一方は、フリップフロップ248の出力端子に接続されている。トランジスタ240は、書き込み制御信号WEに従ってフリップフロップ248から出力されるデータ信号の保持を制御する機能を有する。
トランジスタ240としては、オフ電流が極めて小さいトランジスタを用いることが好ましい。例えば、トランジスタ240として、チャネルが形成される半導体層に酸化物半導体を含むトランジスタを用いることができる。具体的には、上記実施の形態において、トランジスタ100、トランジスタ150、トランジスタ160、トランジスタ170、トランジスタ180、トランジスタ190、またはトランジスタ200として例示したトランジスタを用いることができる。
容量素子241を構成する一対の電極の一方と、トランジスタ240のソースまたはドレインの他方は、ノードM1に接続されている。また、容量素子241を構成する一対の電極の他方にはVSSが与えられる。容量素子241は、記憶するデータ信号Dのデータに基づく電荷をノードM1に保持する機能を有する。トランジスタ240としては、オフ電流が極めて小さいトランジスタを用いることが好ましい。トランジスタ240にオフ電流が極めて小さいトランジスタを用いることにより、電源電圧の供給が停止してもノードM1の電荷は保持され、データが保持される。また、トランジスタ240にオフ電流が極めて小さいトランジスタを用いることにより、容量素子241を小さく、または省略することができる。
トランジスタ244は、pチャネル型トランジスタである。トランジスタ244のソース及びドレインの一方にはVDDが与えられる。また、トランジスタ244のゲートには読み出し制御信号RDが入力される。
トランジスタ243は、nチャネル型トランジスタである。トランジスタ243のソース及びドレインの一方と、トランジスタ244のソース及びドレインの他方は、ノードM2に接続されている。また、トランジスタ243のゲートは、トランジスタ244のゲートに接続し、読み出し制御信号RDが入力される。
トランジスタ242は、nチャネル型トランジスタである。トランジスタ242のソース及びドレインの一方は、トランジスタ243のソース及びドレインの他方に接続されており、ソース及びドレインの他方には、VSSが与えられる。なお、フリップフロップ248が出力する高電位Hはトランジスタ242をオン状態とする電位であり、フリップフロップ248が出力する低電位Lはトランジスタ242をオフ状態とする電位である。
インバーター246の入力端子は、ノードM2接続されている。また、インバーター246の出力端子は、セレクタ245の入力端子に接続される。
容量素子247を構成する電極の一方はノードM2接続され、他方にはVSSが与えられる。容量素子247は、インバーター246に入力されるデータ信号のデータに基づく電荷を保持する機能を有する。
以上のような構成を有する図20に示すレジスタ1196は、フリップフロップ248から不揮発性記憶部233へデータの退避を行う際は、書き込み制御信号WEとしてトランジスタ240をオン状態とする信号を入力することにより、フリップフロップ248のデータ信号Qに対応した電荷が、ノードM1に与えられる。その後、書き込み制御信号WEとしてトランジスタ240をオフ状態とする信号を入力することにより、ノードM1に与えられた電荷が保持される。また、読み出し制御信号RDの電位としてVSSが与えられている間は、トランジスタ243がオフ状態、トランジスタ244がオン状態となり、ノードM2の電位はVDDになる。
不揮発性記憶部233からフリップフロップ248へデータの復帰を行う際は、読み出し制御信号RDとしてVDDを与える。すると、トランジスタ244がオフ状態、トランジスタ243がオン状態となり、ノードM1に保持された電荷に応じた電位がノードM2に与えられる。ノードM1にデータ信号Qの高電位Hに対応する電荷が保持されている場合、トランジスタ242はオン状態であり、ノードM2にVSSが与えられ、インバーター246から出力されたVDDが、セレクタ245を介してフリップフロップ248に入力される。また、ノードM1にデータ信号Qの低電位Lに対応する電荷が保持されている場合、トランジスタ242はオフ状態であり、読み出し制御信号RDの電位としてVSSが与えられていたときのノードM2の電位(VDD)が保持されており、インバーター246から出力されたVSSが、セレクタ245を介してフリップフロップ248に入力される。
上述のように、レジスタ1196に揮発性記憶部232と不揮発性記憶部233を設けることにより、CPU230への電力供給が遮断される前に、揮発性記憶部232から不揮発性記憶部233にデータを退避させることができ、CPU230への電力供給が再開されたときに、不揮発性記憶部233から揮発性記憶部232にデータを素早く復帰させることができる。
このようにデータの退避及び復帰を行うことによって、電源遮断が行われるたびに揮発性記憶部232が初期化された状態からCPU230を起動し直す必要がなくなるので、電力供給の再開後CPU230は速やかに測定に係る演算処理を開始することができる。
トランジスタ242は、情報の読み出し速度を向上させるという観点から、上述の揮発性記憶素子に用いたトランジスタと同様のトランジスタを用いることが好ましい。
なお、レジスタ1196では、トランジスタ242のソース及びドレインの他方と容量素子241の他方の電極ともにVSSが供給されているが、トランジスタ242のソース及びドレインの他方と容量素子241の他方の電極は、同じ電位としても良いし、異なる電位としても良い。また、容量素子241は必ずしも設ける必要はなく、例えば、トランジスタ242の寄生容量が大きい場合は、当該寄生容量で容量素子241の代替とすることができる。
ノードM1は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。しかしながら、トランジスタ240のオンオフ動作により直接的にデータの書き換えを行うことができるので、高電圧を用いてフローティングゲート内への電荷の注入、及びフローティングゲートからの電荷の引き抜きが不要である。つまり、不揮発性記憶部233では、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧が不要である。よって、本実施の形態に記載の不揮発性記憶部233を用いることにより、データの退避の際に必要な消費電力の低減を図ることができる。
また同様の理由により、データの書き込み動作や消去動作に起因する動作速度の低下を抑制することができるので、不揮発性記憶部233の動作の高速化が実現される。また同様の理由により、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層(トンネル絶縁層)の劣化という問題が存在しない。つまり、本実施の形態に記載の不揮発性記憶部233は、従来のフローティングゲート型トランジスタと異なり、原理的な書き込み回数の制限が存在しないことを意味する。以上により、不揮発性記憶部233は、レジスタなどの多くの書き換え回数や高速動作を要求される記憶装置としても十分に用いることができる。
なお、上記において不揮発性記憶部233は、図20に示す構成に限られるものではない。例えば、相変化メモリ(PCM:Phase Change Memory)、抵抗変化型メモリ(ReRAM:Resistance Random Access Memory)、磁気抵抗メモリ(MRAM:Magnetoresistive Random Access Memory)、強誘電体メモリ(FeRAM:Ferroelectric Random Access Memory)、フラッシュメモリなどを用いることができる。
また、揮発性記憶素子は、例えばバッファレジスタや、汎用レジスタなどのレジスタを構成することができる。また、揮発性記憶部にSRAM(Static Random Access Memory)などからなるキャッシュメモリを設けることもできる。これらのレジスタやキャッシュメモリは上記の不揮発性記憶部233にデータを退避させることができる。
〔8−1−3.MCUに適用可能な半導体装置の構成例〕
不揮発性記憶部を有するMCUに適用可能な半導体装置の構成例について、図21の断面図を用いて説明する。
図21に示す半導体装置は、p型の半導体基板401に形成された素子分離層403を有し、ゲート絶縁層407、ゲート電極409、n型の不純物領域411a、n型の不純物領域411b、を有するn型のトランジスタ451を有し、トランジスタ451上に絶縁層415および絶縁層417が形成されている。
半導体基板401において、トランジスタ451は素子分離層403により他の半導体素子(図示せず)と分離されている。素子分離層403は、LOCOS(Local Oxidation of Silicon)法またはSTI(Shallow Trench Isolation)法等を用いて形成することができる。
なお、トランジスタ451において、ゲート電極409の側面に側壁絶縁層(サイドウォール絶縁層)を設け、n型の不純物領域411a、およびn型の不純物領域411bに不純物濃度が異なる領域を設けてもよい。
また、絶縁層415および絶縁層417の一部を選択的にエッチングした開口部には、コンタクトプラグ419aおよびコンタクトプラグ419bが形成されている。絶縁層417、コンタクトプラグ419aおよびコンタクトプラグ419b上に、絶縁層421が設けられている。絶縁層421は、少なくとも一部がコンタクトプラグ419aと重畳する溝部と、少なくとも一部がコンタクトプラグ419bと重畳する溝部を有する。
また、少なくとも一部がコンタクトプラグ419aと重畳する溝部に配線423aが形成され、少なくとも一部がコンタクトプラグ419bと重畳する溝部に配線423bが形成されている。配線423aはコンタクトプラグ419aに接続し、配線423bはコンタクトプラグ419bに接続されている。
また、絶縁層421、配線423aおよび配線423b上に、スパッタリング法またはCVD法等によって形成された絶縁層420が設けられている。また、絶縁層420上に絶縁層422が形成され、絶縁層422は、少なくとも一部が酸化物半導体層を含む積層体406と重畳する溝部と、少なくとも一部が第1のドレイン電極416bまたは第2のドレイン電極426bと重畳する溝部を有する。
絶縁層422が有する少なくとも一部が積層体406と重畳する溝部には、トランジスタ452のバックゲート電極として機能する電極424が形成されている。このような電極424を設けることにより、トランジスタ452のしきい値電圧の制御を行うことができる。
また、絶縁層422が有する少なくとも一部が第1のドレイン電極416bまたは第2のドレイン電極426bと重畳する溝部には、電極460が形成されている。
絶縁層422、電極424、および電極460上には、スパッタリング法またはCVD法等により形成された絶縁層425が設けられており、絶縁層425上には、トランジスタ452が設けられている。
トランジスタ452は、上記実施の形態で例示したトランジスタを適用することができる。
上記実施の形態で例示したトランジスタは、電気特性変動が抑制されており、電気的に安定である。よって、図21で示す本実施の形態の半導体装置を、信頼性の高い半導体装置とすることができる。
なお、図21では、トランジスタ452として、上記実施の形態に示したトランジスタ170のゲート電極107と重畳していない領域の絶縁層106と酸化物層113を除去した構造と同等のトランジスタを用いる場合について例示している。
トランジスタ452は、絶縁層425上に形成された積層体406と、積層体406上に形成された低抵抗層414aおよび低抵抗層414bと、低抵抗層414aに接して形成された第1のソース電極416aと、低抵抗層414bに接して形成された第1のドレイン電極416bと、第1のソース電極416aおよび低抵抗層414aに接して形成された第2のソース電極426aと、第1のドレイン電極416bおよび低抵抗層414bに接して形成された第2のドレイン電極426bと、酸化物層413と、ゲート絶縁層412と、ゲート電極404と、絶縁層418を有する。また、トランジスタ452を覆う絶縁層445、および絶縁層446が設けられ、絶縁層446上に、第2のドレイン電極426bに接続する配線449と、第2のソース電極426aに接続する配線456を有する。配線449は、トランジスタ452のドレイン電極とn型のトランジスタ451のゲート電極409とを電気的に接続するノードとして機能する。
また、本実施の形態においては、配線449が第2のドレイン電極426bに接続する構成について例示したが、これに限定されず、例えば、第1のドレイン電極416bに接続する構成としてもよい。また、配線456が第2のソース電極426aに接続する構成について例示したが、これに限定されず、例えば、第1のソース電極416aに接続する構成としてもよい。
第1のドレイン電極416bまたは第2のドレイン電極426bと電極460が、絶縁層425を介して重畳する部分が容量素子453として機能する。電極460には、例えばVSSが供給される。
なお、容量素子453は必ずしも設ける必要はなく、例えば、n型のトランジスタ451などの寄生容量が十分大きい場合、容量素子453を設けない構成としても良い。
トランジスタ452は、例えば、図20に示したトランジスタ240に相当する。また、トランジスタ451は、例えば、図20に示したトランジスタ242に相当する。また、容量素子453は、例えば、図20に示した容量素子241に相当する。また、配線449は、例えば、図20に示したノードM1に相当する。
トランジスタ451は、単結晶シリコンなど、酸化物半導体とは異なる半導体を用いて形成されるため、十分な高速動作が可能となる。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
本実施の形態に示すように、トランジスタ452には、極めてオフ電流の低いトランジスタを用いることが好ましい。本実施の形態では、極めてオフ電流の低いトランジスタとして、酸化物半導体を含むトランジスタを例示した。このような構成とすることによりノードM1の電位を長時間保持することが可能となる。
上述したトランジスタを用いることで、消費電力が少なく、信頼性の良好なMCUを実現することができる。
〔8−2.表示装置〕
上述したトランジスタは、表示装置に用いることができる。また、上述したトランジスタを用いて、トランジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。上述したトランジスタを用いることが可能な表示装置の構成例について、図22乃至図24を用いて説明する。
表示装置に設けられる表示素子としては液晶素子(液晶表示素子ともいう。)、発光素子(発光表示素子ともいう。)などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electro Luminescence)、有機ELなどを含む。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。以下では、表示装置の一例として、液晶素子を用いた表示装置およびEL素子を用いた表示装置について説明する。
〔8−2−1.液晶表示装置、EL表示装置〕
図22(A)において、第1の基板4001上に設けられた画素部4002を囲むようにして、シール材4005が設けられ、第2の基板4006によって封止されている。図22(A)においては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路4003、及び走査線駆動回路4004が実装されている。また、信号線駆動回路4003、走査線駆動回路4004、または画素部4002に与えられる各種信号及び電位は、FPC(Flexible printed circuit)4018a、FPC4018bから供給されている。
図22(B)及び図22(C)において、第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、表示素子と共に封止されている。図22(B)及び図22(C)においては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路4003が実装されている。図22(B)及び図22(C)においては、信号線駆動回路4003、走査線駆動回路4004、または画素部4002に与えられる各種信号及び電位は、FPC4018から供給されている。
また図22(B)及び図22(C)においては、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンディング、COG(Chip On Glass)、TCP(Tape Carrier Package)、COF(Chip On Film)などを用いることができる。図22(A)は、COGにより信号線駆動回路4003、走査線駆動回路4004を実装する例であり、図22(B)は、COGにより信号線駆動回路4003を実装する例であり、図22(C)は、TCPにより信号線駆動回路4003を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源(照明装置含む)を指す。また、コネクター、例えばFPCやTCPなどが取り付けられたモジュール、TCPなどの先にプリント配線板が設けられたモジュール、または表示素子にCOGによりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。
また第1の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子(液晶表示素子ともいう)、発光素子(発光表示素子ともいう)、を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL、有機EL等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
図23(A)及び図23(B)は、図22(B)中でN1−N2の鎖線で示した部位の断面構成を示す断面図である。図23(A)及び図23(B)で示すように、半導体装置は電極4015を有しており、電極4015はFPC4018が有する端子と異方性導電層4019を介して、電気的に接続されている。また、電極4015は、絶縁層4020、および絶縁層4022に形成された開口を介して配線4014と電気的に接続されている。
電極4015は、第1の電極層4030と同じ導電層から形成され、配線4014は、トランジスタ4010、およびトランジスタ4011のソース電極及びドレイン電極と同じ導電層で形成されている。
また、図23(A)では、電極4015と配線4014が、絶縁層4020、および絶縁層4022に形成された一つの開口を介して接続しているが、図23(B)では、絶縁層4020、および絶縁層4022に形成された複数の開口を介して接続している。開口を複数形成することで、電極4015の表面に凹凸が形成されるため、後に形成される電極4015と異方性導電層4019の接触面積を増やすことができる。よって、FPC4018と電極4015の接続を良好なものとすることができる。
また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、トランジスタを複数有しており、図23(A)及び図23(B)では、画素部4002に含まれるトランジスタ4010と、走査線駆動回路4004に含まれるトランジスタ4011とを例示している。図23(A)では、トランジスタ4010、トランジスタ4011上には絶縁層4020が設けられ、図23(B)では、絶縁層4020の上にさらに平坦化層4021が設けられている。なお、絶縁層4023は下地層として機能する絶縁層であり、絶縁層4022はゲート絶縁層として機能する絶縁層である。
本実施の形態では、トランジスタ4010、トランジスタ4011として、上記実施の形態で示したトランジスタを適用することができる。
上記実施の形態で例示したトランジスタは、電気特性変動が抑制されており、電気的に安定である。よって、図23(A)及び図23(B)で示す本実施の形態の半導体装置を信頼性の高い半導体装置とすることができる。
なお、図23(A)では、トランジスタ4010、トランジスタ4011として、上記実施の形態に示したトランジスタ100と同様の構造を有するトランジスタを用いる場合について例示している。また、図23(B)では、トランジスタ4011として、上記実施の形態に示したトランジスタ100と同様の構造を有するトランジスタを用いる場合について例示している。また、図23(B)では、トランジスタ4011として、上記実施の形態に示したトランジスタ190と同様の構造を有するトランジスタを用いる場合について例示している。
また、図23(B)では、絶縁層4023を介して、駆動回路用のトランジスタ4011の酸化物半導体層のチャネル形成領域と重なる位置に導電層4017を設ける構成例を示している。導電層4017はバックゲート電極として機能することができる。
画素部4002に設けられたトランジスタ4010は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
図23(A)は、表示素子として液晶素子を用いた液晶表示装置の一例である。図23(A)において、表示素子である液晶素子4013は、第1の電極層4030、第2の電極層4031、及び液晶層4008を含む。なお、液晶層4008を挟持するように配向膜として機能する絶縁層4032、絶縁層4033が設けられている。第2の電極層4031は第2の基板4006側に設けられ、第1の電極層4030と第2の電極層4031とは液晶層4008を介して重畳する構成を有する。
またスペーサ4035は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第1の電極層4030と第2の電極層4031との間隔(セルギャップ)を制御するために設けられている。なお球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量%以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。酸化物半導体層を用いるトランジスタは、静電気の影響によりトランジスタの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体層を用いるトランジスタを有する液晶表示装置にブルー相の液晶材料を用いることはより効果的である。
また、液晶材料の固有抵抗は、1×109Ω・cm以上であり、好ましくは1×1011Ω・cm以上であり、さらに好ましくは1×1012Ω・cm以上である。なお、本明細書における固有抵抗の値は、20℃で測定した値とする。
本実施の形態で用いる高純度化された酸化物半導体層を用いたトランジスタは、オフ状態における電流値(オフ電流値)を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。高純度の酸化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対して1/3以下、好ましくは1/5以下の容量の大きさを有する保持容量を設ければ充分である。
また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示機能を有する半導体装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能となるため、半導体装置の部品点数を削減することができる。
液晶表示装置には、TN(Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向(VA)モードを採用した透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられるが、例えば、MVA(Multi−Domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASV(Advanced Super View)モードなどを用いることができる。また、画素(ピクセル)をいくつかの領域(サブピクセル)に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス(遮光層)、偏光部材、位相差部材、反射防止部材などの光学部材(光学基板)などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、RGB(Rは赤、Gは緑、Bは青を表す)の三色に限定されない。例えば、RGBW(Wは白を表す)、又はRGBに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明の一態様はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図23(B)は、表示素子として発光素子を用いたEL表示装置(「発光装置」ともいう)の一例である。表示素子である発光素子4513は、画素部4002に設けられたトランジスタ4010と電気的に接続している。なお発光素子4513の構成は、第1の電極層4030、電界発光層4511、第2の電極層4031の積層構造であるが、この構成に限定されない。発光素子4513から取り出す光の方向などに合わせて、発光素子4513の構成は適宜変えることができる。
隔壁4510は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第1の電極層4030上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層4511は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子4513に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層4031及び隔壁4510上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、DLC(Diamond Like Carbon)等を形成することができる。また、第1の基板4001、第2の基板4006、及びシール材4005によって封止された空間には充填材4514が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。
充填材4514としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
表示素子に電圧を印加する第1の電極層及び第2の電極層(画素電極層、共通電極層、対向電極層などともいう)においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第1の電極層4030、第2の電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第1の電極層4030、第2の電極層4031はタングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)、白金(Pt)、アルミニウム(Al)、銅(Cu)、銀(Ag)等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することができる。
また、第1の電極層4030、第2の電極層4031として、導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの2種以上の共重合体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
上記実施の形態で示したトランジスタを適用することで、表示機能を有する信頼性のよい半導体装置を提供することができる。また、上記実施の形態で示した配線構造を用いることで、配線の幅や厚さを増加させること無く配線抵抗を低減することができる。よって、高精細化や、大面積化が可能で、表示品質の良い表示機能を有する半導体装置を提供することができる。また、消費電力が低減された半導体装置を提供することができる。
〔8−2−2.画素回路の一例〕
図24に、表示装置に適用可能な画素回路の一例を示す。図24(A)は、液晶表示装置に適用可能な画素回路の一例を示す回路図である。図24(A)に示す画素回路は、トランジスタ851と、キャパシタ852と、一対の電極間に液晶の充填された液晶素子853とを有する。
トランジスタ851では、ソースおよびドレインの一方が信号線855に電気的に接続され、ゲートが走査線854に電気的に接続されている。
キャパシタ852では、一方の電極がトランジスタ851のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子853では、一方の電極がトランジスタ851のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ852の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子853の他方の電極に与えられる共通電位は、異なる電位であってもよい。
図24(B)は、EL表示装置に適用可能な画素回路の一例を示す回路図である。
図24(B)に示す画素回路は、スイッチ素子843と、トランジスタ841と、キャパシタ842と、発光素子719と、を有する。
トランジスタ841のゲートはスイッチ素子843の一端およびキャパシタ842の一端と電気的に接続される。トランジスタ841のソースは発光素子719の一端と電気的に接続される。トランジスタ841のドレインはキャパシタ842の他端と電気的に接続され、高電源電圧VDDが与えられる。また、スイッチ素子843の他端は信号線844と電気的に接続される。発光素子719の他端は低電源電圧VSS、接地電位GNDなどの、高電源電位VDDより小さい電位とする。
なお、高電源電圧VDDとは、高電圧側の電源電位のことをいう。また、低電源電圧VSSとは、低電圧側の電源電位のことをいう。なお、接地電位GNDを高電源電圧または低電源電圧として用いることもできる。例えば高電源電圧が接地電位の場合には、低電源電圧は接地電位より低い電圧であり、低電源電圧が接地電位の場合には、高電源電圧は接地電位より高い電圧である。
なお、トランジスタ841は、上述した酸化物半導体層を含む積層体を用いたトランジスタを用いる。当該トランジスタは、安定した電気特性を有する。そのため、表示品位が良好なEL表示装置とすることができる。
スイッチ素子843としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いEL表示装置とすることができる。また、スイッチ素子843として、上述した酸化物半導体層を含む積層体を用いたトランジスタを用いてもよい。スイッチ素子843として当該トランジスタを用いることで、トランジスタ841と同一工程によってスイッチ素子843を作製することができ、EL表示装置の生産性を高めることができる。
上述したトランジスタを用いることで、消費電力が少なく、信頼性の良好な表示装置を実現することができる。
〔8−3.電子機器〕
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、DVD(Digital Versatile Disc)などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルCDプレイヤー、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、DNA保存用冷凍庫、放射線測定器、透析装置等の医療機器、災、煙、漏電、ガス漏れなどを検知する検知装置、近接センサ、赤外線センサ、振動センサ、放射線センサ、人感センサなどの各種センサなどが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車(EV)、内燃機関と電動機を併せ持ったハイブリッド車(HEV)、プラグインハイブリッド車(PHEV)、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。電子機器の具体例を図25に示す。
図25(A)において、警報装置8100は、住宅用火災警報器であり、検出部と、MCU8101を有している。MCU8101には、上述したトランジスタを用いることができる。
図25(A)において、室内機8200および室外機8204を有するエアコンディショナーには、上述したトランジスタを用いたCPUが含まれる。具体的に、室内機8200は、筐体8201、送風口8202、MCU8203等を有する。図25(A)において、MCU8203が、室内機8200に設けられている場合を例示しているが、MCU8203は室外機8204に設けられていてもよい。または、室内機8200と室外機8204の両方に、MCU8203が設けられていてもよい。MCU8203に上述したトランジスタを用いることで、エアコンディショナーを省電力化できる。
図25(A)において、電気冷凍冷蔵庫8300には、上述したトランジスタを用いたMCUが含まれる。具体的に、電気冷凍冷蔵庫8300は、筐体8301、冷蔵室用扉8302、冷凍室用扉8303、MCU8304等を有する。図25(A)では、MCU8304が、筐体8301の内部に設けられている。MCU8304に上述したトランジスタを用いることで、電気冷凍冷蔵庫8300を省電力化できる。
図25(B)および図25(C)において、電気自動車の例を示す。電気自動車9700には、二次電池9701が搭載されている。二次電池9701の電力は、制御回路9702により出力が調整されて、駆動装置9703に供給される。制御回路9702は、図示しないROM、RAM、MCU等を有する処理装置9704によって制御される。上述したトランジスタを用いたMCUが含まれることで、電気自動車9700を省電力化できる。
駆動装置9703は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置9704は、電気自動車9700の運転者の操作情報(加速、減速、停止など)や走行時の情報(上り坂や下り坂等の情報、駆動輪にかかる負荷情報など)の入力情報に基づき、制御回路9702に制御信号を出力する。制御回路9702は、処理装置9704の制御信号により、二次電池9701から供給される電気エネルギーを調整して駆動装置9703の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバーターも内蔵される。
上述したトランジスタを用いることで、消費電力が少なく、信頼性の良好な電子機器を実現することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。