JP2014175521A - Plasma etching method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a plasma etching method capable of forming a trench in a silicon semiconductor region of a workpiece.SOLUTION: A hard mask including a pattern for forming a trench is provided on a semiconductor region. A plasma etching method includes a step of generating plasma of a process gas containing a halogen-containing gas, an Ogas, and a CO gas in a processing container housing a workpiece and etching the semiconductor region.

Description

本発明の実施形態は、プラズマエッチング方法に関するものである。   Embodiments described herein relate generally to a plasma etching method.

集積化された半導体素子を有する半導体装置においては、素子間の分離のために、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造が用いられている。このＳＴＩ構造の製造においては、素子分離用のトレンチが形成される。   In a semiconductor device having integrated semiconductor elements, an STI (Shallow Trench Isolation) structure is used for isolation between elements. In the manufacture of this STI structure, a trench for element isolation is formed.

素子分離用のトレンチの形成においては、一般的に、シリコン基板、及び、当該シリコン基板上にハードマスクを有する被処理体を、ハロゲンガスのプラズマに晒すことにより、シリコン基板をエッチングする。しかしながら、ハロゲンガスのプラズマによってシリコン基板をエッチングすると、トレンチを画成する側壁面にボーイングと呼ばれる形状不良が発生する。   In forming an element isolation trench, generally, a silicon substrate and an object to be processed having a hard mask on the silicon substrate are exposed to a plasma of a halogen gas to etch the silicon substrate. However, when the silicon substrate is etched by plasma of halogen gas, a shape defect called bowing occurs on the side wall surface defining the trench.

ボーイングの発生を抑制するために、従来から、ハロゲンガスとＯ２ガスとを含む処理ガスが用いられている。かかる処理ガスを用いた方法については、下記の特許文献１に記載されている。この方法では、シリコン及び酸素を含有する反応生成物が、側壁面に付着しつつトレンチの形成が行われる。その結果、ボーイングの発生が抑制される。 In order to suppress the occurrence of bowing, a processing gas containing a halogen gas and O 2 gas has been conventionally used. A method using such a processing gas is described in Patent Document 1 below. In this method, a trench is formed while a reaction product containing silicon and oxygen adheres to the side wall surface. As a result, the occurrence of bowing is suppressed.

特開２０１２−１７４８５４号公報JP 2012-174854 A

特許文献１に記載された方法では、ボーイングの発生は抑制されるものの、上記の反応生成物がハードマスクの開口部を閉塞させることがある。   In the method described in Patent Document 1, the occurrence of bowing is suppressed, but the reaction product may block the opening of the hard mask.

したがって、シリコン製の半導体領域にトレンチを形成する方法において、ボーイングの発生を抑制し、且つ、ハードマスクの開口部の閉塞を抑制することが望まれている。   Therefore, in the method of forming a trench in a silicon semiconductor region, it is desired to suppress the occurrence of bowing and to suppress the blockage of the opening of the hard mask.

一側面においては、被処理体のシリコン製の半導体領域にトレンチを形成するプラズマエッチング方法が提供される。この半導体領域上には、トレンチを形成するためのパターンを有するハードマスクが設けられている。この方法は、被処理体を収容した処理容器内においてハロゲン含有ガス、Ｏ２ガス、及びＣＯガスを含む処理ガスのプラズマを生成して、半導体領域をエッチングする工程（以下、「工程（ａ）」という）を含む。 In one aspect, a plasma etching method for forming a trench in a silicon semiconductor region of an object to be processed is provided. A hard mask having a pattern for forming a trench is provided on the semiconductor region. In this method, a plasma of a processing gas containing a halogen-containing gas, O 2 gas, and CO gas is generated in a processing container containing an object to be processed, and a semiconductor region is etched (hereinafter referred to as “step (a)”. ").

一側面に係る方法では、処理ガスにＯ２ガスが含まれていることによって、トレンチ画成する側壁面にボーイングが発生することが抑制される。また、処理ガスに含まれるＣＯガスは、半導体領域のエッチングと反応生成物のエッチングの選択性を低下させる。これにより、ハードマスクに付着する反応生成物の量が低減される。その結果、ハードマスクの開口部の閉塞が抑制される。 In the method according to one aspect, the O 2 gas is contained in the processing gas, thereby suppressing the occurrence of bowing on the side wall surface defining the trench. In addition, the CO gas contained in the processing gas lowers the selectivity of the etching of the semiconductor region and the etching of the reaction product. Thereby, the amount of reaction products adhering to the hard mask is reduced. As a result, blocking of the opening of the hard mask is suppressed.

一形態では、工程（ａ）において処理容器内に供給されるＯ２ガスの流量は、ＣＯガスの流量以下である。Ｏ２ガスの流量をかかる流量に維持することにより、マスクの開口部の閉塞、及び、幅の縮小をより効果的に抑制することが可能となる。一形態においては、工程（ａ）において処理容器内に供給されるＯ２ガスの流量は、ＣＯガスの流量に対して、Ｏ２ガスの流量：ＣＯガスの流量＝６：３０、で規定される流量以上であり、Ｏ２ガスの流量：ＣＯガスの流量＝１：１、で規定される流量以下である。 In one form, the flow rate of O 2 gas supplied into the processing container in the step (a) is equal to or less than the flow rate of CO gas. By maintaining the flow rate of the O 2 gas at such a flow rate, it is possible to more effectively suppress the blocking of the opening of the mask and the reduction of the width. In one embodiment, the flow rate of O 2 gas supplied into the processing container in step (a) is defined by the flow rate of O 2 gas: the flow rate of CO gas = 6: 30 with respect to the flow rate of CO gas. The flow rate of O 2 gas: The flow rate of CO gas = 1: 1.

一形態においては、上記方法は、工程（ａ）の後に、被処理体を収容した処理容器内においてハロゲン含有ガス、Ｏ２ガス、及びＣＯガスを含む処理ガスのプラズマを生成して、半導体領域を更にエッチングする工程（以下、「工程（ｂ）」という）を更に含み、工程（ｂ）におけるＯ２ガスの流量は、工程（ａ）におけるＯ２ガスの流量よりも少ない。工程（ａ）、即ち、半導体領域の上側部分のエッチング時には、エッチングによって形成される側壁面に付着させる反応生成物の量を多くする必要がある。一方、工程（ａ）の後に半導体領域を更にエッチングしてより深いトレンチを形成する際には、マスクの開口部の幅を維持し当該マスクの開口部の閉塞を抑制する必要がある。この形態にかかる方法によれば、工程（ａ）においてはＯ２ガスの流量が比較的多いので、側壁面に付着させる反応生成物の量が多くなり側壁面が保護され、一方、工程（ｂ）においてはＯ２ガスの流量が比較的少ないので、マスクの開口部の幅が維持され当該マスクの開口部の閉塞が抑制される。 In one embodiment, the method generates, after the step (a), plasma of a processing gas containing a halogen-containing gas, an O 2 gas, and a CO gas in a processing container containing an object to be processed, thereby providing a semiconductor region. Is further etched (hereinafter referred to as “step (b)”), and the flow rate of O 2 gas in step (b) is smaller than the flow rate of O 2 gas in step (a). In the step (a), that is, when the upper portion of the semiconductor region is etched, it is necessary to increase the amount of the reaction product attached to the side wall surface formed by the etching. On the other hand, when a deeper trench is formed by further etching the semiconductor region after the step (a), it is necessary to maintain the width of the opening of the mask and suppress the blockage of the opening of the mask. According to the method of this embodiment, since the flow rate of the O 2 gas is relatively large in the step (a), the amount of reaction products attached to the side wall surface is increased and the side wall surface is protected, while the step (b) ), The flow rate of the O 2 gas is relatively small, so that the width of the opening of the mask is maintained and blockage of the opening of the mask is suppressed.

一形態においては、工程（ｂ）におけるハロゲン含有ガスの流量は、工程（ａ）におけるハロゲン含有ガスの流量よりも多い。この形態によれば、半導体領域のより深い部分をエッチングする際のエッチングレートを高めることが可能となる。   In one form, the flow rate of the halogen-containing gas in step (b) is greater than the flow rate of the halogen-containing gas in step (a). According to this embodiment, it is possible to increase the etching rate when etching a deeper portion of the semiconductor region.

一形態においては、ハロゲン含有ガスは、ＨＢｒガス及びＮＦ３ガスのうち少なくとも一方を含み得る。また、一形態においては、ハードマスクは、半導体領域上に設けられたシリコン酸化層、当該シリコン酸化層上に設けられた多結晶シリコン層、及び、当該多結晶シリコン層上に設けられたＴＥＯＳ層を含み得る。 In one form, the halogen-containing gas may include at least one of HBr gas and NF 3 gas. In one embodiment, the hard mask includes a silicon oxide layer provided over the semiconductor region, a polycrystalline silicon layer provided over the silicon oxide layer, and a TEOS layer provided over the polycrystalline silicon layer. Can be included.

以上説明したように、本発明の一側面及び幾つかの形態によれば、シリコン製の半導体領域にトレンチを形成する方法において、ボーイングの発生を抑制し、且つ、ハードマスクの開口部の閉塞を抑制することが可能となる。   As described above, according to one aspect and some embodiments of the present invention, in the method of forming a trench in a silicon semiconductor region, the occurrence of bowing is suppressed and the opening of the hard mask is blocked. It becomes possible to suppress.

一実施形態に係るプラズマエッチング方法を示す流れ図である。3 is a flowchart illustrating a plasma etching method according to an embodiment. 図１に示すプラズマエッチング方法における各工程を説明するための図である。It is a figure for demonstrating each process in the plasma etching method shown in FIG. 図１に示すプラズマエッチング方法における各工程を説明するための図である。It is a figure for demonstrating each process in the plasma etching method shown in FIG. 一実施形態に係るプラズマ処理装置を概略的に示す図である。It is a figure showing roughly the plasma treatment apparatus concerning one embodiment. バルブ群、流量制御器群、及びガスソース群の一例を詳細に示す図である。It is a figure which shows an example of a valve group, a flow controller group, and a gas source group in detail. ハードマスクＨＭの開口部の幅とボーイング量を説明するための図である。It is a figure for demonstrating the width | variety and bowing amount of the opening part of hard mask HM. 実験例１〜４の処理後のウエハＷの中心領域におけるハードマスクＨＭの開口部の幅ＷＭ及びボーイング量ΔＷを示すグラグである。5 is a graph showing the width WM of the opening of the hard mask HM and the bowing amount ΔW in the central region of the wafer W after the processing in Experimental Examples 1 to 4. 実験例１〜４の処理後のウエハＷのエッジ領域におけるハードマスクＨＭの開口部の幅ＷＭ及びボーイング量ΔＷを示すグラグである。6 is a graph showing the width WM of the opening of the hard mask HM and the bowing amount ΔW in the edge region of the wafer W after the processing in Experimental Examples 1 to 4;

以下、図面を参照して種々の実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。   Hereinafter, various embodiments will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals.

図１は、一実施形態に係るプラズマエッチング方法を示す流れ図である。図２及び図３は、図１に示すプラズマエッチング方法における各工程を説明するための図である。以下、図１と共に、図２及び図３を参照して、一実施形態に係るプラズマエッチング方法を説明する。   FIG. 1 is a flowchart illustrating a plasma etching method according to an embodiment. 2 and 3 are diagrams for explaining each step in the plasma etching method shown in FIG. Hereinafter, a plasma etching method according to an embodiment will be described with reference to FIGS. 2 and 3 together with FIG.

図１に示すプラズマエッチング方法ＭＴ１では、まず、工程Ｓ１において被処理体ＷにハードマスクＨＭの形成が行われる。図２の（ａ）には、ハードマスクＨＭ形成前の被処理体Ｗ（以下、「ウエハＷ」という）の断面が示されている。図２の（ａ）に示すように、ウエハＷは、半導体領域ＳＲ、シリコン酸化層ＳＸＬ、多結晶シリコン層ＰＳＬ、及び、ＴＥＯＳ層ＴＬを有している。半導体領域ＳＲは、方法ＭＴ１における被エッチング層であり、シリコン製である。この半導体領域ＳＲ上には、シリコン酸化層ＳＸＬが設けられている。また、シリコン酸化層ＳＸＬの上には、多結晶シリコン層ＰＳＬが設けられており、当該多結晶シリコン層ＰＳＬ上には、ＴＥＯＳ層ＴＬが設けられている。シリコン酸化層ＳＸＬ、多結晶シリコン層ＰＳＬ、及び、ＴＥＯＳ層ＴＬは、後にハードマスクＨＭとなる層である。ＴＥＯＳ層ＴＬ上には、マスクＭＳＩが設けられている。マスクＭＳＩは、例えば、アモルファスシリコンから構成されている。このマスクＭＳＩは、シリコン酸化層ＳＸＬ、多結晶シリコン層ＰＳＬ、及び、ＴＥＯＳ層ＴＬに転写するパターンを有している。   In the plasma etching method MT1 shown in FIG. 1, first, a hard mask HM is formed on the workpiece W in step S1. FIG. 2A shows a cross section of an object to be processed W (hereinafter referred to as “wafer W”) before the hard mask HM is formed. As shown in FIG. 2A, the wafer W includes a semiconductor region SR, a silicon oxide layer SXL, a polycrystalline silicon layer PSL, and a TEOS layer TL. The semiconductor region SR is a layer to be etched in the method MT1, and is made of silicon. A silicon oxide layer SXL is provided on the semiconductor region SR. A polycrystalline silicon layer PSL is provided on the silicon oxide layer SXL, and a TEOS layer TL is provided on the polycrystalline silicon layer PSL. The silicon oxide layer SXL, the polycrystalline silicon layer PSL, and the TEOS layer TL are layers that later become the hard mask HM. A mask MSI is provided on the TEOS layer TL. The mask MSI is made of amorphous silicon, for example. The mask MSI has a pattern to be transferred to the silicon oxide layer SXL, the polycrystalline silicon layer PSL, and the TEOS layer TL.

方法ＭＴ１の工程Ｓ１では、マスクＭＳＩを用いて、シリコン酸化層ＳＸＬ、多結晶シリコン層ＰＳＬ、及び、ＴＥＯＳ層ＴＬがエッチングされる。工程Ｓ１では、まず、ＴＥＯＳ層ＴＬが、例えば、フルオロカーボン系ガスのプラズマによってエッチングされる。ＴＥＯＳ層ＴＬのエッチングに用いられるガスには、フルオロカーボン系ガスの他に、アルゴンガスといった希ガスが含まれていてもよい。   In step S1 of the method MT1, the silicon oxide layer SXL, the polycrystalline silicon layer PSL, and the TEOS layer TL are etched using the mask MSI. In step S1, first, the TEOS layer TL is etched by, for example, plasma of a fluorocarbon gas. The gas used for etching the TEOS layer TL may contain a rare gas such as an argon gas in addition to the fluorocarbon-based gas.

次いで、工程Ｓ１では、多結晶シリコン層ＰＳＬが、ハロゲン系ガスのプラズマによってエッチングされる。ハロゲン系ガスとしては、例えば、ＨＢｒガスを用いることができる。また、多結晶シリコン層ＰＳＬのエッチング用のガスには、同層のエッチング中に側壁面を保護するために、フルオロカーボン系ガス及び／又は酸素ガスが含まれていてもよい。   Next, in step S1, the polycrystalline silicon layer PSL is etched by halogen-based gas plasma. As the halogen-based gas, for example, HBr gas can be used. Further, the etching gas for the polycrystalline silicon layer PSL may contain a fluorocarbon-based gas and / or an oxygen gas in order to protect the sidewall surface during the etching of the same layer.

次いで、工程Ｓ１では、シリコン酸化層ＳＸＬがエッチングされる。シリコン酸化層ＳＸＬは、例えば、フルオロカーボン系ガスのプラズマによってエッチングされる。シリコン酸化層ＳＸＬのエッチング用のガスには、アルゴンガスといった希ガス及び／又は酸素ガスが含まれていてもよい。   Next, in step S1, the silicon oxide layer SXL is etched. For example, the silicon oxide layer SXL is etched by plasma of a fluorocarbon-based gas. The gas for etching the silicon oxide layer SXL may contain a rare gas such as an argon gas and / or an oxygen gas.

次いで、工程Ｓ１では、マスクＭＳＩが除去される。マスクＭＳＩの除去は、酸素プラズマによるアッシングによって実施され得る。この工程Ｓ１によって、ウエハＷは、図２の（ｂ）に示す状態となり、半導体領域ＳＲ上にハードマスクＨＭを有するものとなる。   Next, in step S1, the mask MSI is removed. Removal of the mask MSI can be performed by ashing with oxygen plasma. By this step S1, the wafer W is in the state shown in FIG. 2B, and has the hard mask HM on the semiconductor region SR.

より具体的には、図２の（ｂ）に示すように、工程Ｓ１によって、シリコン酸化層ＳＸＬは、ハードマスクＨＭの第１層ＭＬ１となり、多結晶シリコン層ＰＳＬは、ハードマスクＨＭの第２層ＭＬ２となり、ＴＥＯＳ層ＴＬは、ハードマスクＨＭの第３層ＭＬ３となる。   More specifically, as shown in FIG. 2B, by the step S1, the silicon oxide layer SXL becomes the first layer ML1 of the hard mask HM, and the polycrystalline silicon layer PSL becomes the second layer of the hard mask HM. The layer ML2 and the TEOS layer TL become the third layer ML3 of the hard mask HM.

図１に戻り、方法ＭＴ１では、次いで、工程Ｓ２が行われる。一実施形態では、この工程Ｓ２は、ＳＴＩ構造のためのトレンチを形成するものである。工程Ｓ２では、ハードマスクＨＭのパターンを半導体領域ＳＲに転写するために、半導体領域ＳＲのエッチングが行われる。   Returning to FIG. 1, in the method MT1, step S2 is then performed. In one embodiment, this step S2 forms a trench for the STI structure. In step S2, the semiconductor region SR is etched in order to transfer the pattern of the hard mask HM to the semiconductor region SR.

工程Ｓ２では、ハロゲン含有ガス、Ｏ２ガス、及びＣＯガスを含む処理ガスのプラズマが、ウエハＷを収容した処理容器内で生成される。このプラズマを用いた処理により、半導体領域ＳＲがエッチングされる。一実施形態では、ハロゲン含有ガスは、ＨＢｒガス及びＮＦ３ガスのうち少なくとも一方を含む。 In step S < b > 2 , a plasma of a processing gas containing a halogen-containing gas, an O 2 gas, and a CO gas is generated in a processing container that contains the wafer W. By the processing using this plasma, the semiconductor region SR is etched. In one embodiment, the halogen-containing gas includes at least one of HBr gas and NF 3 gas.

工程Ｓ２では、図３の（ａ）に示すように、ハロゲン含有ガスが励起されることによって生成される活性種によって、ハードマスクＨＭの開口から露出している半導体領域ＳＲがエッチングされる。なお、図３の（ａ）においては、矢印の基端に描かれた円が、ハロゲン含有ガスが励起されることによって生成される活性種を表わしている。この活性種は、ハロゲン含有ガスとしてＨＢｒガスが用いられる場合には、臭素の活性種、例えば、イオン及び／又はラジカルである。また、この活性種はハロゲン含有ガスとしてＮＦ３ガスが用いられる場合には、フッ素の活性種、例えば、イオン及び／又はラジカルである。 In step S2, as shown in FIG. 3A, the semiconductor region SR exposed from the opening of the hard mask HM is etched by the active species generated by exciting the halogen-containing gas. In FIG. 3A, the circle drawn at the base end of the arrow represents the active species generated by exciting the halogen-containing gas. This active species is an active species of bromine, such as ions and / or radicals, when HBr gas is used as the halogen-containing gas. In addition, when NF 3 gas is used as the halogen-containing gas, this active species is an active species of fluorine, for example, an ion and / or a radical.

また、図３の（ａ）に示すように、工程Ｓ２では、エッチングによって生じた生成物とＯ２ガスの解離によって生じた酸素の活性種とが反応して生成される反応生成物が、ハードマスクＨＭの表面、及び、半導体領域ＳＲに形成されたトレンチを画成する側面に堆積する。これによって、膜ＰＦが形成される。この膜ＰＦを構成する反応生成物には、ハロゲン含有ガスとしてＨＢｒが用いられる場合には、ＳｉＢｒＯが含まれ得る。また、当該反応生成物には酸化シリコンが含まれ得る。このように、工程Ｓ２において利用される処理ガスには、Ｏ２ガスが含まれているので、半導体領域ＳＲに形成されるトレンチを画成する側面にボーイングが発生することが抑制される。 Further, as shown in FIG. 3A, in step S2, a reaction product generated by a reaction between a product generated by etching and an active species of oxygen generated by dissociation of O 2 gas is a hard product. Deposition is performed on the surface of the mask HM and on the side surface defining the trench formed in the semiconductor region SR. Thereby, the film PF is formed. The reaction product constituting the film PF may contain SiBrO when HBr is used as the halogen-containing gas. The reaction product may include silicon oxide. Thus, since the processing gas used in step S2 includes O 2 gas, the occurrence of bowing on the side surface that defines the trench formed in the semiconductor region SR is suppressed.

また、工程Ｓ２に用いられる処理ガスには、ＣＯガスが含まれている。ＣＯガスは、半導体領域ＳＲのエッチングと反応生成物のエッチングの選択性を低下させる。即ち、ＣＯガスは、ハードマスクＨＭの表面に反応生成物が過剰に堆積することを抑制する。これにより、ハードマスクＨＭの表面における過剰な膜ＰＦの形成が抑制され、その結果、ハードマスクＨＭの開口部の閉塞が抑制される。また、ＣＯガスが処理ガスに含まれていることにより、半導体領域ＳＲのエッチングレートが向上し深くエッチングすることができる。   The processing gas used in step S2 includes CO gas. The CO gas reduces the selectivity of the etching of the semiconductor region SR and the etching of the reaction product. That is, the CO gas suppresses excessive deposition of reaction products on the surface of the hard mask HM. Thereby, formation of an excessive film PF on the surface of the hard mask HM is suppressed, and as a result, blocking of the opening of the hard mask HM is suppressed. In addition, since the CO gas is contained in the processing gas, the etching rate of the semiconductor region SR is improved and deep etching can be performed.

一実施形態では、工程Ｓ２において用いられる処理ガスに含まれるＯ２ガスの流量は、同工程において用いられる処理ガスに含まれるＣＯガスの流量以下である。かかる流量以下にＯ２ガスの流量を維持することにより、ハードマスクＨＭの開口部の閉塞、及び、ハードマスクＨＭの開口部の幅の縮小をより効果的に抑制することが可能となる。例えば、Ｏ２ガスの流量は、ＣＯガスの流量に対して、Ｏ２ガスの流量：ＣＯガスの流量＝６：３０、で規定される流量以上であり、Ｏ２ガスの流量：ＣＯガスの流量＝１：１で規定される流量以下に維持され得る。 In one embodiment, the flow rate of O 2 gas contained in the processing gas used in step S2 is equal to or lower than the flow rate of CO gas contained in the processing gas used in the step. By maintaining the flow rate of O 2 gas below such a flow rate, it is possible to more effectively suppress the blockage of the opening of the hard mask HM and the reduction in the width of the opening of the hard mask HM. For example, the flow rate of O 2 gas, to the flow rate of CO gas, O 2 gas flow rate: the CO gas flow rate = 6: 30 is in in defined by flow rate or more, the O 2 gas flow rate: the CO gas The flow rate can be maintained below the flow rate specified by 1: 1.

一実施形態においては、工程Ｓ２に続いて工程Ｓ３が更に行われてもよい。この工程Ｓ３は、アスペクト比の高いトレンチを半導体領域ＳＲに形成するものであり、ハードマスクＨＭのパターンを半導体領域ＳＲに転写するよう、半導体領域ＳＲのエッチングが更に行われる。工程Ｓ３においても、ハロゲン含有ガス、Ｏ２ガス、及びＣＯガスを含む処理ガスのプラズマが、ウエハＷを収容した処理容器内で生成される。このプラズマを用いた処理により、半導体領域ＳＲが更にエッチングされる。この工程Ｓ３により、図３の（ｂ）に示すように、半導体領域ＳＲに形成されるトレンチは更に深いトレンチとなる。なお、一実施形態では、工程Ｓ３で利用されるハロゲン含有ガスは、ＨＢｒガス及びＮＦ３ガスのうち少なくとも一方を含む。 In one embodiment, step S3 may be further performed following step S2. In this step S3, a trench having a high aspect ratio is formed in the semiconductor region SR, and the semiconductor region SR is further etched so that the pattern of the hard mask HM is transferred to the semiconductor region SR. Also in step S < b > 3, plasma of a processing gas containing a halogen-containing gas, O 2 gas, and CO gas is generated in the processing container that contains the wafer W. The semiconductor region SR is further etched by the treatment using the plasma. By this step S3, as shown in FIG. 3B, the trench formed in the semiconductor region SR becomes a deeper trench. In one embodiment, the halogen-containing gas used in step S3 includes at least one of HBr gas and NF 3 gas.

工程Ｓ３においては、Ｏ２ガスの流量を、工程Ｓ２の実施時のＯ２ガスの流量より少なくすることができる。工程２で形成されるトレンチの上側部分を画成する側壁は、最も長い時間、ハロゲン含有ガスから生成される活性種に晒され得る。したがって、工程Ｓ２では、半導体領域ＳＲに形成されるトレンチを画成する側壁面に付着させる反応生成物の量を多くする必要がある。そのため、工程Ｓ２では、処理ガスに含まれるＯ２ガスの流量を比較的多くしている。一方、工程Ｓ２の後に工程Ｓ３を行い、当該工程Ｓ３において半導体領域ＳＲを更にエッチングしてより深いトレンチを形成する際には、ハードマスクＨＭの開口部の幅を維持し、ハードマスクＨＭの開口部の閉塞を抑制する必要がある。そのため、工程Ｓ３では、処理ガスに含まれるＯ２ガスの流量を比較的少なくしている。これにより、工程Ｓ３においても、ハードマスクＨＭの開口部の幅を維持し、ハードマスクＨＭの開口部の閉塞を抑制することができる。 In step S3,, O 2 flow rate of the gas can be less than the flow rate of the implementation time of the O 2 gas in step S2. The sidewalls defining the upper portion of the trench formed in step 2 can be exposed to the active species generated from the halogen-containing gas for the longest time. Therefore, in step S2, it is necessary to increase the amount of reaction products that adhere to the side wall surfaces defining the trench formed in the semiconductor region SR. Therefore, in step S2, the flow rate of O 2 gas contained in the processing gas is relatively increased. On the other hand, when step S3 is performed after step S2 and the semiconductor region SR is further etched to form a deeper trench in step S3, the width of the opening of the hard mask HM is maintained and the opening of the hard mask HM is maintained. It is necessary to suppress blockage of the part. Therefore, in step S3, the flow rate of O 2 gas contained in the processing gas is relatively reduced. Thereby, also in process S3, the width | variety of the opening part of hard mask HM can be maintained, and obstruction | occlusion of the opening part of hard mask HM can be suppressed.

また、一実施形態においては、工程Ｓ３においては、ハロゲン含有ガスの流量を、工程Ｓ２の実施時のハロゲン含有ガスの流量よりも多くすることができる。これにより、半導体領域ＳＲのより深い部分をエッチングする際のエッチングレートを高めることが可能となる。   In one embodiment, in process S3, the flow rate of halogen content gas can be made larger than the flow rate of halogen content gas at the time of implementation of process S2. Thereby, it becomes possible to increase the etching rate when etching a deeper portion of the semiconductor region SR.

以下、工程Ｓ２及びＳ３の実施に用いることができるプラズマ処理装置について説明する。図４は、一実施形態に係るプラズマ処理装置を概略的に示す図である。図４には、プラズマ処理装置１０の断面構造が概略的に示されている。プラズマ処理装置１０は、容量結合型平行平板プラズマエッチング装置であり、略円筒状の処理容器１２を備えている。処理容器１２は、例えば、その表面は陽極酸化処理されたアルミニウムから構成されている。この処理容器１２は接地されている。   Hereinafter, a plasma processing apparatus that can be used for performing steps S2 and S3 will be described. FIG. 4 is a diagram schematically illustrating a plasma processing apparatus according to an embodiment. FIG. 4 schematically shows a cross-sectional structure of the plasma processing apparatus 10. The plasma processing apparatus 10 is a capacitively coupled parallel plate plasma etching apparatus, and includes a substantially cylindrical processing container 12. For example, the surface of the processing container 12 is made of anodized aluminum. The processing container 12 is grounded.

処理容器１２の底部上には、絶縁材料から構成された円筒上の支持部１４が配置されている。この支持部１４は、その内壁面において、下部電極１６を支持している。下部電極１６は、例えばアルミニウムといった金属から構成されており、略円盤形状を有している。   A cylindrical support portion 14 made of an insulating material is disposed on the bottom of the processing container 12. The support portion 14 supports the lower electrode 16 on its inner wall surface. The lower electrode 16 is made of a metal such as aluminum, and has a substantially disk shape.

下部電極１６には、整合器ＭＵ１を介して第１の高周波電源ＨＦＳが接続されている。第１の高周波電源ＨＦＳは、プラズマ生成用の高周波電力を発生する電源であり、２７〜１００ＭＨｚの周波数、一例においては４０ＭＨｚの高周波電力を発生する。整合器ＭＵ１は、第１の高周波電源ＨＦＳの出力インピーダンスと負荷側（下部電極１６側）の入力インピーダンスを整合させるための回路を有している。   A first high frequency power supply HFS is connected to the lower electrode 16 via a matching unit MU1. The first high-frequency power source HFS is a power source that generates high-frequency power for generating plasma, and generates high-frequency power of 27 to 100 MHz, in one example, 40 MHz. The matching unit MU1 has a circuit for matching the output impedance of the first high-frequency power supply HFS with the input impedance on the load side (lower electrode 16 side).

また、下部電極１６には、整合器ＭＵ２を介して第２の高周波電源ＬＦＳが接続されている。第２の高周波電源ＬＦＳは、ウエハＷにイオンを引き込むための高周波電力（高周波バイアス電力）を発生して、当該高周波バイアス電力を下部電極１６に供給する。高周波バイアス電力の周波数は、４００ｋＨｚ〜１３．５６ＭＨｚの範囲内の周波数であり、一例においては３ＭＨｚである。整合器ＭＵ２は、第２の高周波電源ＬＦＳの出力インピーダンスと負荷側（下部電極１６側）の入力インピーダンスを整合させるための回路を有している。   The lower electrode 16 is connected to a second high frequency power supply LFS via a matching unit MU2. The second high frequency power supply LFS generates high frequency power (high frequency bias power) for drawing ions into the wafer W and supplies the high frequency bias power to the lower electrode 16. The frequency of the high-frequency bias power is a frequency within a range of 400 kHz to 13.56 MHz, and is 3 MHz in one example. The matching unit MU2 has a circuit for matching the output impedance of the second high frequency power supply LFS with the input impedance on the load side (lower electrode 16 side).

下部電極１６上には、静電チャック１８が設けられている。静電チャック１８は、下部電極１６と共にウエハＷを支持するための載置台を構成している。静電チャック１８は、導電膜である電極２０を一対の絶縁層又は絶縁シート間に配置した構造を有している。電極２０には、直流電源２２が電気的に接続されている。この静電チャック１８は、直流電源２２からの直流電圧により生じたクーロン力等の静電力によりウエハＷを吸着保持することができる。   An electrostatic chuck 18 is provided on the lower electrode 16. The electrostatic chuck 18 constitutes a mounting table for supporting the wafer W together with the lower electrode 16. The electrostatic chuck 18 has a structure in which an electrode 20 that is a conductive film is disposed between a pair of insulating layers or insulating sheets. A DC power source 22 is electrically connected to the electrode 20. The electrostatic chuck 18 can attract and hold the wafer W by an electrostatic force such as a Coulomb force generated by a DC voltage from the DC power supply 22.

下部電極１６の上面であって、静電チャック１８の周囲には、フォーカスリングＦＲが配置されている。フォーカスリングＦＲは、エッチングの均一性を向上させるために設けられている。フォーカスリングＦＲは、被エッチング層の材料によって適宜選択される材料から構成されており、例えば、シリコン、又は石英から構成され得る。   A focus ring FR is disposed on the upper surface of the lower electrode 16 and around the electrostatic chuck 18. The focus ring FR is provided in order to improve the etching uniformity. The focus ring FR is made of a material appropriately selected depending on the material of the layer to be etched, and can be made of, for example, silicon or quartz.

下部電極１６の内部には、冷媒室２４が設けられている。冷媒室２４には、外部に設けられたチラーユニットから配管２６ａ，２６ｂを介して所定温度の冷媒、例えば冷却水が循環供給される。このように循環される冷媒の温度を制御することにより、静電チャック１８上に載置されたウエハＷの温度が制御される。   A refrigerant chamber 24 is provided inside the lower electrode 16. A refrigerant of a predetermined temperature, for example, cooling water, is circulated and supplied to the refrigerant chamber 24 from the chiller unit provided outside via the pipes 26a and 26b. The temperature of the wafer W placed on the electrostatic chuck 18 is controlled by controlling the temperature of the circulating refrigerant.

また、プラズマ処理装置１０には、ガス供給ライン２８が設けられている。ガス供給ライン２８は、伝熱ガス供給機構からの伝熱ガス、例えばＨｅガスを、静電チャック１８の上面とウエハＷの裏面との間に供給する。   The plasma processing apparatus 10 is provided with a gas supply line 28. The gas supply line 28 supplies the heat transfer gas from the heat transfer gas supply mechanism, for example, He gas, between the upper surface of the electrostatic chuck 18 and the back surface of the wafer W.

また、処理容器１２内には、上部電極３０が設けられている。この上部電極３０は、下部電極１６の上方において、当該下部電極１６と対向配置されており、下部電極１６と上部電極３０とは、互いに略平行に設けられている。これら上部電極３０と下部電極１６との間には、ウエハＷにプラズマエッチングを行うための処理空間Ｓが画成されている。   An upper electrode 30 is provided in the processing container 12. The upper electrode 30 is disposed above the lower electrode 16 so as to face the lower electrode 16, and the lower electrode 16 and the upper electrode 30 are provided substantially parallel to each other. A processing space S for performing plasma etching on the wafer W is defined between the upper electrode 30 and the lower electrode 16.

上部電極３０は、絶縁性遮蔽部材３２を介して、処理容器１２の上部に支持されている。上部電極３０は、電極板３４及び電極支持体３６を含み得る。電極板３４は、処理空間Ｓに面しており、複数のガス吐出孔３４ａを画成している。この電極板３４は、ジュール熱の少ない低抵抗の導電体又は半導体から構成され得る。   The upper electrode 30 is supported on the upper portion of the processing container 12 via an insulating shielding member 32. The upper electrode 30 can include an electrode plate 34 and an electrode support 36. The electrode plate 34 faces the processing space S and defines a plurality of gas discharge holes 34a. The electrode plate 34 can be made of a low resistance conductor or semiconductor with little Joule heat.

電極支持体３６は、電極板３４を着脱自在に支持するものであり、例えばアルミニウムといった導電性材料から構成され得る。この電極支持体３６は、水冷構造を有し得る。電極支持体３６の内部には、ガス拡散室３６ａが設けられている。このガス拡散室３６ａからは、ガス吐出孔３４ａに連通する複数のガス通流孔３６ｂが下方に延びている。また、電極支持体３６にはガス拡散室３６ａに処理ガスを導くガス導入口３６ｃが形成されており、このガス導入口３６ｃには、ガス供給管３８が接続されている。   The electrode support 36 detachably supports the electrode plate 34 and can be made of a conductive material such as aluminum. The electrode support 36 may have a water cooling structure. A gas diffusion chamber 36 a is provided inside the electrode support 36. A plurality of gas flow holes 36b communicating with the gas discharge holes 34a extend downward from the gas diffusion chamber 36a. The electrode support 36 is formed with a gas introduction port 36c for introducing a processing gas to the gas diffusion chamber 36a, and a gas supply pipe 38 is connected to the gas introduction port 36c.

ガス供給管３８には、バルブ群４２及び流量制御器群４４を介してガスソース群４０が接続されている。図５は、バルブ群、流量制御器群、及びガスソース群の一例を詳細に示す図である。図５に示すように、ガスソース群４０は、複数のガスソース４０１〜４０４を含んでいる。ガスソース４０１〜４０４はそれぞれ、Ｏ２ガス、ＨＢｒガス、ＮＦ３ガス、ＣＯガスのソースである。流量制御器群４４は、複数の流量制御器４４１〜４４４を含んでいる。流量制御器４４１〜４４４はそれぞれ、ガスソース４０１〜４０４に接続されている。これら流量制御器４４１〜４４４の各々は、マスフローコントローラであり得る。バルブ群４２は、複数のバルブ４２１〜４２４を含んでいる。バルブ４２１〜４２４はそれぞれ、流量制御器４４１〜４４４に接続されている。 A gas source group 40 is connected to the gas supply pipe 38 via a valve group 42 and a flow rate controller group 44. FIG. 5 is a diagram showing in detail an example of a valve group, a flow rate controller group, and a gas source group. As shown in FIG. 5, the gas source group 40 includes a plurality of gas sources 401 to 404. The gas sources 401 to 404 are sources of O 2 gas, HBr gas, NF 3 gas, and CO gas, respectively. The flow rate controller group 44 includes a plurality of flow rate controllers 441 to 444. The flow controllers 441 to 444 are connected to the gas sources 401 to 404, respectively. Each of these flow controllers 441-444 may be a mass flow controller. The valve group 42 includes a plurality of valves 421 to 424. The valves 421 to 424 are connected to the flow rate controllers 441 to 444, respectively.

プラズマ処理装置１０では、ガスソース４０１〜４０４のうち選択されたガスソースからのガスが、対応の流量制御器及びバルブを介して、流量制御された状態で、ガス供給管３８に供給される。ガス供給管３８に供給されたガスは、ガス拡散室３６ａに至り、ガス通流孔３６ｂ及びガス吐出孔３４ａを介して処理空間Ｓに吐出される。   In the plasma processing apparatus 10, a gas from a gas source selected from the gas sources 401 to 404 is supplied to the gas supply pipe 38 in a state where the flow rate is controlled through a corresponding flow rate controller and valve. The gas supplied to the gas supply pipe 38 reaches the gas diffusion chamber 36a and is discharged into the processing space S through the gas flow hole 36b and the gas discharge hole 34a.

また、プラズマ処理装置１０は、接地導体１２ａを更に備え得る。接地導体１２ａは、略円筒状の接地導体であり、処理容器１２の側壁から上部電極３０の高さ位置よりも上方に延びるように設けられている。   The plasma processing apparatus 10 may further include a ground conductor 12a. The ground conductor 12 a is a substantially cylindrical ground conductor, and is provided so as to extend above the height position of the upper electrode 30 from the side wall of the processing container 12.

また、プラズマ処理装置１０では、処理容器１２の内壁に沿ってデポシールド４６が着脱自在に設けられている。また、デポシールド４６は、支持部１４の外周にも設けられている。デポシールド４６は、処理容器１２にエッチング副生物（デポ）が付着することを防止するものであり、アルミニウム材にＹ２Ｏ３等のセラミックスを被覆することにより構成され得る。 In the plasma processing apparatus 10, a deposition shield 46 is detachably provided along the inner wall of the processing container 12. The deposition shield 46 is also provided on the outer periphery of the support portion 14. The deposition shield 46 prevents the etching byproduct (depot) from adhering to the processing container 12 and can be configured by coating an aluminum material with ceramics such as Y 2 O 3 .

処理容器１２の底部側においては、支持部１４と処理容器１２の内壁との間に排気プレート４８が設けられている。排気プレート４８は、例えば、アルミニウム材にＹ２Ｏ３等のセラミックスを被覆することにより構成され得る。この排気プレート４８の下方において処理容器１２には、排気口１２ｅが設けられている。排気口１２ｅには、排気管５２を介して排気装置５０が接続されている。排気装置５０は、ターボ分子ポンプなどの真空ポンプを有しており、処理容器１２内を所望の真空度まで減圧することができる。また、処理容器１２の側壁にはウエハＷの搬入出口１２ｇが設けられており、この搬入出口１２ｇはゲートバルブ５４により開閉可能となっている。 On the bottom side of the processing container 12, an exhaust plate 48 is provided between the support portion 14 and the inner wall of the processing container 12. The exhaust plate 48 can be configured by, for example, coating an aluminum material with ceramics such as Y 2 O 3 . Below the exhaust plate 48, the processing vessel 12 is provided with an exhaust port 12e. An exhaust device 50 is connected to the exhaust port 12e via an exhaust pipe 52. The exhaust device 50 includes a vacuum pump such as a turbo molecular pump, and can reduce the pressure in the processing container 12 to a desired degree of vacuum. Further, a loading / unloading port 12 g for the wafer W is provided on the side wall of the processing container 12, and the loading / unloading port 12 g can be opened and closed by a gate valve 54.

また、処理容器１２の内壁には、導電性部材（ＧＮＤブロック）５６が設けられている。導電性部材５６は、高さ方向においてウエハＷと略同じ高さに位置するように、処理容器１２の内壁に取り付けられている。この導電性部材５６は、グランドにＤＣ的に接続されており、異常放電防止効果を発揮する。   In addition, a conductive member (GND block) 56 is provided on the inner wall of the processing container 12. The conductive member 56 is attached to the inner wall of the processing container 12 so as to be positioned at substantially the same height as the wafer W in the height direction. The conductive member 56 is connected to the ground in a DC manner and exhibits an abnormal discharge prevention effect.

また、プラズマ処理装置１０は、制御部Ｃｎｔを更に備え得る。この制御部Ｃｎｔは、プロセッサ、記憶部、入力装置、表示装置等を備えるコンピュータであり、プラズマ処理装置１０の各部を制御する。この制御部Ｃｎｔでは、入力装置を用いて、オペレータがプラズマ処理装置１０を管理するためにコマンドの入力操作等を行うことができ、また、表示装置により、プラズマ処理装置１０の稼働状況を可視化して表示すことができる。さらに、制御部Ｃｎｔの記憶部には、プラズマ処理装置１０で実行される各種処理をプロセッサにより制御するための制御プログラムや、処理条件に応じてプラズマ処理装置１０の各構成部に処理を実行させるためのプログラム、即ち、処理レシピが格納される。   In addition, the plasma processing apparatus 10 may further include a control unit Cnt. The control unit Cnt is a computer including a processor, a storage unit, an input device, a display device, and the like, and controls each unit of the plasma processing apparatus 10. In this control unit Cnt, an operator can perform a command input operation and the like to manage the plasma processing apparatus 10 using the input device, and the operating status of the plasma processing apparatus 10 is visualized by the display device. Can be displayed. Further, the storage unit of the control unit Cnt causes the respective components of the plasma processing apparatus 10 to execute processes according to a control program for controlling various processes executed by the plasma processing apparatus 10 by the processor and processing conditions. A program for processing, that is, a processing recipe is stored.

このプラズマ処理装置１０では、ウエハＷを処理するために、ガスソース４０１〜４０４のうち選択された一以上のガスソースから処理容器１２内にガスが供給される。そして、下部電極１６にプラズマ生成用の高周波電力が与えられることにより、下部電極１６と上部電極３０との間に高周波電界が発生する。この高周波電界により、処理空間Ｓ内に供給されたガスのプラズマが生成される。そして、このように発生するガスのプラズマにより、ウエハＷの被エッチング層に対するエッチングといった処理が行われる。また、下部電極１６に高周波バイアス電力が与えられることによりイオンがウエハＷに引き込まれる。これにより、ウエハＷの被エッチング層のエッチングが促進される。   In the plasma processing apparatus 10, in order to process the wafer W, gas is supplied into the processing container 12 from one or more gas sources selected from the gas sources 401 to 404. A high frequency electric field is generated between the lower electrode 16 and the upper electrode 30 by applying high frequency power for plasma generation to the lower electrode 16. By this high frequency electric field, plasma of the gas supplied into the processing space S is generated. And the process of etching with respect to the to-be-etched layer of the wafer W is performed by the plasma of the gas generated in this way. Further, ions are attracted to the wafer W by applying a high frequency bias power to the lower electrode 16. Thereby, the etching of the etching target layer of the wafer W is promoted.

以下、方法ＭＴ１の評価のために行った実験例について説明する。以下に説明する実験例では、上述したプラズマ処理装置１０を用いて方法ＭＴ１を実施した。   Hereinafter, experimental examples performed for evaluating the method MT1 will be described. In the experimental example described below, the method MT1 was performed using the plasma processing apparatus 10 described above.

（実験例１〜４）
実験例１〜４では、シリコン製の半導体領域ＳＲ上にハードマスクＨＭを有する直径３００ｍｍのウエハＷに対して方法ＭＴ１の工程Ｓ２を実施した。ハードマスクＨＭの構成は、以下に示すライン・アンド・スペースを有する構成であった。
＜ハードマスクの構成＞
ハードマスクＨＭの第１層ＭＬ１の厚み：１０ｎｍ
ハードマスクＨＭの第２層ＭＬ２の厚み：９０ｎｍ
ハードマスクＨＭの第３層ＭＬ３の厚み：１４０ｎｍ
ハードマスクＨＭのスペース幅：１８ｎｍ
ハードマスクＨＭのライン幅：１８ｎｍ (Experimental Examples 1-4)
In Experimental Examples 1 to 4, the step S2 of the method MT1 was performed on the wafer W having a diameter of 300 mm having the hard mask HM on the silicon semiconductor region SR. The configuration of the hard mask HM was a configuration having the following line and space.
<Configuration of hard mask>
Thickness of the first layer ML1 of the hard mask HM: 10 nm
Thickness of the second layer ML2 of the hard mask HM: 90 nm
Thickness of the third layer ML3 of the hard mask HM: 140 nm
Hard mask HM space width: 18 nm
Hard mask HM line width: 18 nm

下記の表１に、実験例１〜４の工程Ｓ２の処理条件を示す。なお、表１において、ＨＦとは、高周波電源ＨＦＳの高周波電力であり、ＬＦとは、高周波電源ＬＦＳの高周波電力である。表１に示すように、実験例１〜４では、工程Ｓ２の処理ガスに含まれるＯ２ガスの流量及びＣＯガスの流量をパラメータとして変更した。また、実験例１〜４では、それぞれ同じ時間だけ処理を行った。

Figure 2014175521
Table 1 below shows the processing conditions of step S2 of Experimental Examples 1 to 4. In Table 1, HF is high frequency power of the high frequency power supply HFS, and LF is high frequency power of the high frequency power supply LFS. As shown in Table 1, in Experimental Examples 1 to 4, the flow rate of O 2 gas and the flow rate of CO gas contained in the process gas in step S2 were changed as parameters. Moreover, in Experimental Examples 1-4, it processed only for the same time, respectively.
Figure 2014175521

そして、実験例１〜４の処理後のウエハＷのＳＥＭ写真を取得し、実験例１〜４の処理後のウエハＷのハードマスクＨＭの開口部の幅及びボーイング量を、ＳＥＭ写真から評価した。ハードマスクＨＭの開口部の幅及びボーイング量は、ウエハＷの中央領域及びエッジ領域のそれぞれで評価した。ここで、図６に示すように、ハードマスクＨＭの開口部の幅ＷＭとは、ハードマスクＨＭの上端における開口部の幅であり、ボーイング量ΔＷは、半導体領域ＳＲに形成されたトレンチの最上部における幅ＷＴと当該トレンチの最大幅ＷＢとの間の差（ＷＢ−ＷＴ）である。   And the SEM photograph of the wafer W after the process of Experimental Examples 1-4 was acquired, and the width | variety and the amount of bowing of the hard mask HM of the wafer W after the process of Experimental Examples 1-4 were evaluated from the SEM photograph. . The width and bowing amount of the opening of the hard mask HM were evaluated in each of the central region and the edge region of the wafer W. Here, as shown in FIG. 6, the width WM of the opening of the hard mask HM is the width of the opening at the upper end of the hard mask HM, and the bowing amount ΔW is the maximum width of the trench formed in the semiconductor region SR. The difference (WB−WT) between the width WT at the top and the maximum width WB of the trench.

図７に、実験例１〜４の処理後のウエハＷの中心領域におけるハードマスクＨＭの開口部の幅ＷＭ及びボーイング量ΔＷを示す。また、図８に、実験例１〜４の処理後のウエハＷのエッジ領域におけるハードマスクＨＭの開口部の幅ＷＭ及びボーイング量ΔＷを示す。実験例１〜４の結果、方法ＭＴ１によれば、ハードマスクＨＭの開口部の閉塞が抑制されること、また、ハードマスクＨＭの開口部の幅が良好に維持されること、更には、ボーイング量が小さくボーイングが抑制されていることが確認された。また、図７及び図８から明らかなように、実験例１及び２よりも、ＣＯガスの流量に対してＯ２ガスの流量を減少させた実験例３及び４においては、ハードマスクＨＭの開口部の幅ＷＭが広く維持され、且つ、ボーイング量ΔＷが小さくなることが確認された。 FIG. 7 shows the width WM of the opening of the hard mask HM and the bowing amount ΔW in the central region of the wafer W after the processing in Experimental Examples 1 to 4. FIG. 8 shows the width WM and the bowing amount ΔW of the opening of the hard mask HM in the edge region of the wafer W after the processing in Experimental Examples 1 to 4. As a result of Experimental Examples 1 to 4, according to the method MT1, obstruction of the opening of the hard mask HM is suppressed, the width of the opening of the hard mask HM is favorably maintained, and further the bowing It was confirmed that the amount was small and bowing was suppressed. Further, as apparent from FIGS. 7 and 8, in Experimental Examples 3 and 4 in which the flow rate of O 2 gas is decreased with respect to the flow rate of CO gas, compared with Experimental Examples 1 and 2, the opening of the hard mask HM. It was confirmed that the width WM of the part was kept wide and the bowing amount ΔW was small.

（比較実験例１〜２）
ＣＯガスを用いずに工程Ｓ２を実施した点において実験例１〜４とは異なる比較実験例１〜２を行った。比較実験例１〜２に用いたウエハＷの構成は、実験例１〜４のウエハＷの構成と同様であった。下記の表２に比較実験例１〜２の処理条件を示す。表２に示すように、比較実験例１〜２では、工程Ｓ２におけるＯ２ガスの流量をそれぞれ８ｓｃｃｍ、２０ｓｃｃｍとした。また、比較実験例１〜２では、実験例１〜４と同じ時間だけ処理を行った。

Figure 2014175521
(Comparative Experimental Examples 1-2)
Comparative Experimental Examples 1 and 2 different from Experimental Examples 1 to 4 in that Step S2 was performed without using CO gas were performed. The configuration of the wafer W used in Comparative Experimental Examples 1 and 2 was the same as the configuration of the wafer W in Experimental Examples 1 to 4. Table 2 below shows the processing conditions of Comparative Experimental Examples 1-2. As shown in Table 2, in Comparative Experimental Examples 1 and 2, the flow rate of O 2 gas in step S2 was 8 sccm and 20 sccm, respectively. Moreover, in Comparative Experimental Examples 1-2, the process was performed for the same time as Experimental Examples 1-4.
Figure 2014175521

比較実験例１及び２の処理後のウエハＷにおけるボーイング量ΔＷはそれぞれ、０．７ｎｍ、−０．５ｎｍであったが、比較実験例１及び２の処理後のウエハＷでは、ハードマスクＨＭの開口部に反応生成物が堆積して、ハードマスクＨＭの開口部が閉塞した。これら比較実験例１及び２の結果、実験例１〜４で確認されたように、ＣＯガスを処理ガスに含める方法ＭＴ１の有効性が確認された。   The bowing amounts ΔW in the wafers W after the processing in the comparative experimental examples 1 and 2 were 0.7 nm and −0.5 nm, respectively. However, in the wafers W after the processing in the comparative experimental examples 1 and 2, the hard mask HM The reaction product was deposited on the opening, and the opening of the hard mask HM was closed. As a result of these Comparative Experimental Examples 1 and 2, as confirmed in Experimental Examples 1 to 4, the effectiveness of the method MT1 in which CO gas is included in the processing gas was confirmed.

（実験例５〜７）   (Experimental Examples 5-7)

実験例５〜７では、実験例１〜４と同様のウエハＷに対して、下記の表３に示す処理条件で方法ＭＴ１を実施した。即ち、実験例５及び実験例６では、工程Ｓ２を実施し、実験例７では、工程Ｓ２の後、工程Ｓ３を実施し、半導体領域ＳＲに実験例１〜４よりも長い時間の処理を行い、深いトレンチを形成した。

Figure 2014175521
In Experimental Examples 5 to 7, the method MT1 was performed on the same wafer W as in Experimental Examples 1 to 4 under the processing conditions shown in Table 3 below. That is, in Experimental Example 5 and Experimental Example 6, Step S2 is performed, and in Experimental Example 7, Step S3 is performed after Step S2, and the semiconductor region SR is processed for a longer time than Experimental Examples 1 to 4. A deep trench was formed.
Figure 2014175521

そして、実験例５〜７の処理後のウエハＷのＳＥＭ写真を取得し、実験例５〜７の処理後のウエハＷのハードマスクＨＭの開口部の幅ＷＭ及びボーイング量ΔＷを、ＳＥＭ写真から評価した。その結果、実験例５〜７の処理後のウエハＷのハードマスクＨＭの開口部の幅ＷＭはそれぞれ、１７．４ｎｍ、１３，４ｎｍ、及び１８．１ｎｍであり、実験例５〜７の処理後のウエハＷのボーイング量ΔＷはそれぞれ、３．３ｎｍ、２．２ｎｍ、０．８ｎｍであった。これら実験例５〜６の結果、工程Ｓ２でＯ２流量が多いほうがボーイング量ΔＷを抑制できることがわかった。また、実施例７のように、工程Ｓ２でＯ２流量を工程Ｓ３に比べて相対的に多くすることで最初にボーイング量ΔＷを抑制し、工程Ｓ３で工程Ｓ２のＯ２ガスの流量よりも少なくすることで、反応生成物を抑制し、最終的にハードマスクＨＭの開口部の幅ＷＭをより広く維持し、且つ、ボーイング量ΔＷを抑制できることが確認された。 And the SEM photograph of the wafer W after the processing of Experimental Examples 5 to 7 is acquired, and the width WM and the bowing amount ΔW of the opening of the hard mask HM of the wafer W after the processing of Experimental Examples 5 to 7 are obtained from the SEM photograph. evaluated. As a result, the widths WM of the openings of the hard mask HM of the wafer W after the processing in Experimental Examples 5 to 7 are 17.4 nm, 13.4 nm, and 18.1 nm, respectively. The bowing amounts ΔW of the wafer W were 3.3 nm, 2.2 nm, and 0.8 nm, respectively. As a result of these experimental examples 5 to 6, it was found that the bowing amount ΔW can be suppressed by increasing the O 2 flow rate in the step S2. Further, as in Example 7, the bowing amount ΔW is first suppressed by relatively increasing the O 2 flow rate in step S2 compared to step S3, and in step S3, the flow rate of O 2 gas in step S2 is smaller than that in step S2. It was confirmed that by reducing the amount, the reaction product can be suppressed, the width WM of the opening of the hard mask HM can be finally maintained wider, and the bowing amount ΔW can be suppressed.

なお、上述した実施形態に限定されることなく種々の変形態様を構成可能である。例えば、方法ＭＴ１を実施する装置は、平行平板型のプラズマ処理装置に限定されるものではなく、誘導結合型のプラズマ処理装置、又は、マイクロ波をプラズマ源として用いるプラズマ処理装置であってもよい。   Note that various modifications can be made without being limited to the above-described embodiment. For example, the apparatus for performing the method MT1 is not limited to the parallel plate type plasma processing apparatus, but may be an inductively coupled plasma processing apparatus or a plasma processing apparatus using a microwave as a plasma source. .

１０…プラズマ処理装置、１２…処理容器、１６…下部電極、１８…静電チャック、３０…上部電極、Ｓ…処理空間、ＭＬ１…ハードマスクの第１層、ＭＬ２…ハードマスクの第２層、ＭＬ３…ハードマスクの第３層、ＭＴ１…プラズマエッチング方法、ＰＦ…膜、ＳＲ…半導体領域。   DESCRIPTION OF SYMBOLS 10 ... Plasma processing apparatus, 12 ... Processing container, 16 ... Lower electrode, 18 ... Electrostatic chuck, 30 ... Upper electrode, S ... Processing space, ML1 ... 1st layer of hard mask, ML2 ... 2nd layer of hard mask, ML3 ... third layer of hard mask, MT1 ... plasma etching method, PF ... film, SR ... semiconductor region.

Claims (7)

被処理体のシリコン製の半導体領域にトレンチを形成するプラズマエッチング方法であって、該半導体領域上には該トレンチを形成するためのパターンを有するハードマスクが設けられており、該方法は、
前記被処理体を収容した処理容器内においてハロゲン含有ガス、Ｏ２ガス、及びＣＯガスを含む処理ガスのプラズマを生成して、前記半導体領域をエッチングする工程を含む、プラズマエッチング方法。 A plasma etching method for forming a trench in a silicon semiconductor region of an object to be processed, wherein a hard mask having a pattern for forming the trench is provided on the semiconductor region.
A plasma etching method, comprising: generating a plasma of a processing gas containing a halogen-containing gas, an O 2 gas, and a CO gas in a processing container containing the object to be processed, and etching the semiconductor region. 前記半導体領域をエッチングする工程において前記処理容器内に供給される前記Ｏ２ガスの流量は、前記ＣＯガスの流量以下である、
請求項１に記載のプラズマエッチング方法。 In the step of etching the semiconductor region, the flow rate of the O 2 gas supplied into the processing container is equal to or less than the flow rate of the CO gas.
The plasma etching method according to claim 1. 前記半導体領域をエッチングする工程において前記処理容器内に供給される前記Ｏ２ガスの流量は、
前記ＣＯガスの流量に対して
Ｏ２ガスの流量：ＣＯガスの流量＝６：３０
で規定される流量以上であり、
Ｏ２ガスの流量：ＣＯガスの流量＝１：１
で規定される流量以下である、
請求項２に記載のプラズマエッチング方法。 The flow rate of the O 2 gas supplied into the processing container in the step of etching the semiconductor region is:
O 2 gas flow rate: CO gas flow rate = 6: 30 with respect to the CO gas flow rate
The flow rate specified by
O 2 gas flow rate: CO gas flow rate = 1: 1
Or less than the flow rate specified by
The plasma etching method according to claim 2. 前記ハロゲン含有ガスは、ＨＢｒガス及びＮＦ３ガスのうち少なくとも一方を含む、請求項１〜３の何れか一項に記載のプラズマエッチング方法。 The halogen-containing gas comprises at least one of HBr gas and NF 3 gas, a plasma etching method according to any one of claims 1 to 3. 前記半導体領域をエッチングする工程の後に、前記被処理体を収容した処理容器内においてハロゲン含有ガス、Ｏ２ガス、及びＣＯガスを含む処理ガスのプラズマを生成して、前記半導体領域を更にエッチングする工程を更に含み、
前記半導体領域を更にエッチングする工程における前記Ｏ２ガスの流量は、前記半導体領域をエッチングする工程における前記Ｏ２ガスの流量よりも少ない、
請求項１〜４の何れか一項に記載のプラズマエッチング方法。 After the step of etching the semiconductor region, plasma of a processing gas containing a halogen-containing gas, O 2 gas, and CO gas is generated in a processing container containing the object to be processed, and the semiconductor region is further etched. Further comprising a step,
The flow rate of the O 2 gas in the step of further etching the semiconductor region is smaller than the flow rate of the O 2 gas in the step of etching the semiconductor region.
The plasma etching method according to any one of claims 1 to 4. 前記半導体領域を更にエッチングする工程における前記ハロゲン含有ガスの流量は、前記半導体領域をエッチングする工程における前記ハロゲン含有ガスの流量よりも多い、
請求項５に記載のプラズマエッチング方法。 The flow rate of the halogen-containing gas in the step of further etching the semiconductor region is larger than the flow rate of the halogen-containing gas in the step of etching the semiconductor region.
The plasma etching method according to claim 5. 前記ハードマスクは、前記半導体領域上に設けられたシリコン酸化層、該シリコン酸化層上に設けられた多結晶シリコン層、及び、該多結晶シリコン層上に設けられたＴＥＯＳ層を含む、請求項１〜６の何れか一項に記載のプラズマエッチング方法。   The hard mask includes a silicon oxide layer provided on the semiconductor region, a polycrystalline silicon layer provided on the silicon oxide layer, and a TEOS layer provided on the polycrystalline silicon layer. The plasma etching method according to any one of 1 to 6.
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