JP2014167987A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、機能素子が形成された半導体基板上に再配線層を備える半導体装置に関する。 The present invention relates to a semiconductor device including a rewiring layer on a semiconductor substrate on which a functional element is formed.
半導体装置の一つとしてＥＳＤ（Electro-Static-Discharge）保護デバイスがある。ＥＳＤ保護デバイスは半導体ＩＣ等を静電気等から保護する。移動体通信端末、デジタルカメラ、ノート型ＰＣをはじめとする各種電子機器には、ロジック回路やメモリー回路等を構成する半導体集積回路が備えられている。このような半導体集積回路は、半導体基板上に形成された微細配線パターンで構成された低電圧駆動回路であるため、一般に、静電気放電などによるサージに対しては脆弱である。そこで、このような半導体集積回路をサージなどから保護するため、ＥＳＤ保護デバイスが用いられる。 One type of semiconductor device is an ESD (Electro-Static-Discharge) protection device. The ESD protection device protects a semiconductor IC or the like from static electricity or the like. Various electronic devices such as a mobile communication terminal, a digital camera, and a notebook PC are provided with a semiconductor integrated circuit constituting a logic circuit, a memory circuit, and the like. Such a semiconductor integrated circuit is a low-voltage driving circuit composed of a fine wiring pattern formed on a semiconductor substrate, and is generally vulnerable to a surge caused by electrostatic discharge or the like. Therefore, an ESD protection device is used to protect such a semiconductor integrated circuit from a surge or the like.
特許文献１には、ＥＳＤ保護回路が構成されたＳｉ基板の表面に、エポキシ樹脂を含む再配線層が形成されたＥＳＤ保護デバイスが開示されている。再配線層の樹脂層には、Ｓｉ基板と導通する配線電極が形成されている。この特許文献１は、ＣＳＰ（Chip Size Package）タイプのデバイスであり小型化を実現している。 Patent Document 1 discloses an ESD protection device in which a rewiring layer containing an epoxy resin is formed on the surface of a Si substrate on which an ESD protection circuit is configured. A wiring electrode that is electrically connected to the Si substrate is formed on the resin layer of the rewiring layer. This Patent Document 1 is a CSP (Chip Size Package) type device that realizes miniaturization.
しかしながら、特許文献１のように、Ｓｉ基板に再配線層を形成する構成とした場合、Ｓｉ基板と再配線層のエポキシ樹脂との熱膨張係数の違いに起因する応力（負荷）が、Ｓｉ基板と再配線層との間に発生するといった懸念がある。この応力によるひずみにより、Ｓｉ基板と再配線層の配線電極との接合部分にクラックが入るなどの不良が発生しやすい。 However, when the rewiring layer is formed on the Si substrate as in Patent Document 1, the stress (load) due to the difference in thermal expansion coefficient between the Si substrate and the epoxy resin of the rewiring layer is caused by the Si substrate. There is a concern that it may occur between the wiring layer and the rewiring layer. Due to the strain due to this stress, defects such as cracks are likely to occur at the joint between the Si substrate and the wiring electrode of the rewiring layer.
そこで、本発明の目的は、Ｓｉ基板と再配線層との熱膨張係数の違いによる応力ひずみによる影響を軽減できる半導体装置を提供することにある。 Therefore, an object of the present invention is to provide a semiconductor device that can reduce the influence of stress strain due to the difference in thermal expansion coefficient between the Si substrate and the rewiring layer.
本発明に係る半導体装置は、機能素子が形成された半導体基板と、前記半導体基板の表面に形成され、前記機能素子と導通している金属膜と、前記半導体基板の表面に形成され、絶縁樹脂層および前記絶縁樹脂層内に形成された配線電極を含む再配線層と、を備え、前記配線電極は、平面視で一部が前記金属膜と重なるように前記半導体基板の面方向に沿って形成された第１配線電極と、前記第１配線電極と対向し、前記再配線層の厚み方向で前記半導体基板と反対側に形成された第２配線電極と、前記金属膜および前記第１配線電極を導通させる第１層間接続導体と、平面視で前記第１層間接続導体から離れた位置で、前記第１配線電極および前記第２配線電極を導通させる第２層間接続導体と、を有することを特徴とする。 A semiconductor device according to the present invention includes a semiconductor substrate on which a functional element is formed, a metal film formed on the surface of the semiconductor substrate and electrically connected to the functional element, an insulating resin formed on the surface of the semiconductor substrate, And a rewiring layer including a wiring electrode formed in the insulating resin layer, and the wiring electrode extends along the surface direction of the semiconductor substrate so that a part thereof overlaps the metal film in a plan view A first wiring electrode formed; a second wiring electrode opposed to the semiconductor substrate in a thickness direction of the rewiring layer; the metal film; and the first wiring. A first interlayer connection conductor that conducts the electrode; and a second interlayer connection conductor that conducts the first wiring electrode and the second wiring electrode at a position away from the first interlayer connection conductor in plan view. It is characterized by.
この構成では、金属膜と、これに導通している第１配線電極との間には、絶縁樹脂層が介在している。また、第１配線電極と、これに導通している第２配線電極との間にも、絶縁樹脂層が介在している。絶縁樹脂層は比較的柔軟であり、再配線層の平面方向（再配線層の厚み方向に直交する方向）に応力ひずみが生じるが、絶縁樹脂層によりその応力ひずみが緩和される。そして、金属膜と第１配線電極との間にかかる応力が、第１配線電極、第２配線電極および第２層間接続導体などにより分散される。これにより、金属膜と第１配線電極との間に生じるクラックが抑制される。 In this configuration, an insulating resin layer is interposed between the metal film and the first wiring electrode that is conductive to the metal film. Further, an insulating resin layer is also interposed between the first wiring electrode and the second wiring electrode that is conductive to the first wiring electrode. The insulating resin layer is relatively flexible, and stress strain occurs in the planar direction of the rewiring layer (a direction orthogonal to the thickness direction of the rewiring layer), but the stress strain is relieved by the insulating resin layer. The stress applied between the metal film and the first wiring electrode is dispersed by the first wiring electrode, the second wiring electrode, the second interlayer connection conductor, and the like. Thereby, the crack which arises between a metal film and a 1st wiring electrode is suppressed.
また、本発明に係る構成では、金属膜と第２配線電極とは、平面視での金属膜の位置から再配線層の平面方向に引き出された後、第２層間接続導体により互いに導通している。仮に、再配線層の厚み方向に沿った略直線状の導体により金属膜から端子用の電極へ導通させた場合、半導体基板と再配線層との熱膨張係数の違いにより、平面方向にひずみが生じると、略直線状の導体と金属膜との間に裂け目（クラック）が生じ、金属膜と端子用の電極との接続不良が生じる。しかし、本発明に係る構成では、第２配線電極を端子用の電極として用いた場合でも、金属膜と第２配線電極とを前記のように接続することで、平面方向に生じるひずみを緩和できる。その結果、第２配線電極と金属膜との接続不良を低減できる。 In the configuration according to the present invention, the metal film and the second wiring electrode are electrically connected to each other by the second interlayer connection conductor after being drawn out from the position of the metal film in a plan view in the plane direction of the rewiring layer. Yes. If the metal film is electrically connected to the terminal electrode by a substantially linear conductor along the thickness direction of the rewiring layer, the strain in the plane direction is distorted due to the difference in thermal expansion coefficient between the semiconductor substrate and the rewiring layer. When this occurs, a tear occurs between the substantially linear conductor and the metal film, resulting in poor connection between the metal film and the terminal electrode. However, in the configuration according to the present invention, even when the second wiring electrode is used as a terminal electrode, the strain generated in the planar direction can be reduced by connecting the metal film and the second wiring electrode as described above. . As a result, poor connection between the second wiring electrode and the metal film can be reduced.
前記第２配線電極は、平面視で一部が前記金属膜と重なるよう形成され、前記絶縁樹脂層の最外層には、平面視で前記金属膜と重なる位置に、前記第２配線電極を露出させる開口が形成されている構成が好ましい。 The second wiring electrode is formed so as to partially overlap the metal film in a plan view, and the second wiring electrode is exposed at a position overlapping the metal film in a plan view on the outermost layer of the insulating resin layer. The structure in which the opening to be formed is formed is preferable.
前記配線電極はＡｌ、ＣｕまたはＣｕ合金を含む構成が好ましい。 The wiring electrode preferably includes Al, Cu, or a Cu alloy.
これらの配線電極は導電率の高い材料の中ではヤング率が低い。そのため、半導体装置を回路基板へ実装する際の加熱時またはこの半導体装置の製造時における絶縁樹脂層の固化時に、金属膜と第１配線電極との接合部にかかる応力がより抑制できる。 These wiring electrodes have a low Young's modulus among materials with high conductivity. Therefore, stress applied to the joint between the metal film and the first wiring electrode can be further suppressed during heating when the semiconductor device is mounted on the circuit board or during solidification of the insulating resin layer during manufacture of the semiconductor device.
前記絶縁樹脂層は熱可塑性樹脂である構成が好ましい。 Preferably, the insulating resin layer is a thermoplastic resin.
この構成では、絶縁樹脂はそのベーキングによる固化時にも軟性をある程度保つので、絶縁樹脂層の固化時に、金属膜と第１配線電極との接合部にかかる応力がより抑制できる。 In this configuration, since the insulating resin maintains a certain degree of flexibility even when solidified by baking, the stress applied to the joint between the metal film and the first wiring electrode can be further suppressed when the insulating resin layer is solidified.
本発明によれば、Ｓｉ基板と再配線層との熱膨張係数の違いによるひずみによる影響を軽減できる半導体装置を実現できる。 According to the present invention, it is possible to realize a semiconductor device capable of reducing the influence of strain due to the difference in thermal expansion coefficient between the Si substrate and the redistribution layer.
以下では、本発明に係る半導体装置についてＥＳＤ保護デバイスを例に挙げて説明する。 Hereinafter, the semiconductor device according to the present invention will be described using an ESD protection device as an example.
図１は本実施形態に係るＥＳＤ保護デバイス１の正面断面図である。図２はＥＳＤ保護デバイス１の各層の平面図である。ＥＳＤ保護デバイス１は、ＣＳＰタイプのデバイスであり、ダイオードおよびツェナーダイオードを含むＥＳＤ保護回路１０Ａが構成されたＳｉ基板１０に、複数の樹脂層等を含む再配線層２０が形成されている。Ｓｉ基板１０は、本発明に係る半導体基板に相当するが、本発明に係る半導体基板はＳｉ基板には限定されず、ＧａＡｓ基板などであってもよい。
FIG. 1 is a front sectional view of an ESD protection device 1 according to this embodiment. FIG. 2 is a plan view of each layer of the ESD protection device 1. The ESD protection device 1 is a CSP type device, and a rewiring
図３はＳｉ基板１０に形成されたＥＳＤ保護回路１０Ａを示す図である。Ｓｉ基板１０について、図１〜図３を参照して説明する。
FIG. 3 is a diagram showing an
Ｓｉ基板１０の表面には素子形成領域１１，１２，１３が設けられている。具体的には、ｐ＋型基板にｐエピタキシャル層が形成され、このｐエピタキシャル層内にｎウェルｐウェルが順に形成され、これらのウェルとｐ拡散層またはｎ拡散層によって、Ｓｉ基板１０にダイオードおよびツェナーダイオードが形成されている。本実施形態では、図３に示すように、三つのダイオードが順方向を揃えて並列接続された各ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４とツェナーダイオードＤｚとが形成されている。ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４およびツェナーダイオードＤｚは、本発明に係る機能素子に相当する。
ダイオードＤ１，Ｄ２は順方向が揃って直列接続され、ダイオードＤ３，Ｄ４は順方向が揃って直列接続されている。また、ダイオードＤ１，Ｄ２およびダイオードＤ３，Ｄ４それぞれは、順方向が揃ってツェナーダイオードＤｚに対し並列接続されている。さらに、ツェナーダイオードＤｚは、ダイオードＤ１，Ｄ４の形成領域の間およびダイオードＤ２，Ｄ３の形成領域の間に形成されている。 The diodes D1 and D2 are connected in series with the forward direction aligned, and the diodes D3 and D4 are connected in series with the forward direction aligned. Further, the diodes D1, D2 and the diodes D3, D4 are aligned in the forward direction and connected in parallel to the Zener diode Dz. Further, the Zener diode Dz is formed between the formation regions of the diodes D1 and D4 and between the formation regions of the diodes D2 and D3.
Ｓｉ基板１０にはＡｌパッド（以下、パッドという。）Ｐ１，Ｐ２形成されている。パッドＰ１はダイオードＤ１，Ｄ２の接続点から引き出した位置に形成され、パッドＰ２はダイオードＤ３，Ｄ４の接続点から引き出した位置に形成されている。パッドＰ１，Ｐ２は、ＥＳＤ保護回路１０Ａの入出力端であり、本発明に係る金属膜に相当する。
Al pads (hereinafter referred to as pads) P 1 and
図１に戻り、パッドＰ１，Ｐ２の一部を覆うように、Ｓｉ基板１０の表面にはＳｉＮ保護膜２１が形成されている。ＳｉＮ保護膜２１は、Ｓｉ基板１０の表面にスパッタリングされ、エッチングにより開口が形成されている。
Returning to FIG. 1, a SiN
再配線層２０は、Ｓｉ基板１０に形成された樹脂層２２を含んでいる。この樹脂層２２は、例えば低誘電率のエポキシ樹脂（または、ポリイミド樹脂、液晶ポリマー）の層である。この樹脂層２２には、ＳｉＮ保護膜２１に形成された開口の位置に、開口（コンタクトホール）２２Ａ，２２Ｂ（図２参照）が形成されている。パッドＰ１，Ｐ２は、開口２２Ａ，２２Ｂにより露出した状態となり、開口２２Ａ，２２Ｂに形成される電極と導通する。
The rewiring
再配線層２０は電極２３Ａ，２３Ｂを含んでいる。電極２３Ａ，２３Ｂは、Ｓｉ基板１０側から順に、Ｔｉ／Ｃｕ／Ｔｉがスパッタリングにより成膜され、樹脂層２２の表面および開口２２Ａ，２２Ｂに形成される。電極２３Ａ，２３Ｂのうち、平面方向に沿った部分は、本発明に係る第１配線電極に相当し、開口２２Ａ，２２Ｂに形成された部分は、本発明に係る第１層間接続導体に相当し、パッドＰ１，Ｐ２に導通している。
The rewiring
再配線層２０は、樹脂層２２にさらに形成された樹脂層２４を含んでいる。樹脂層２４は、例えば低誘電率のエポキシ樹脂（または、ポリイミド樹脂、液晶ポリマー）の層である。この樹脂層２４には、開口（ビアホール）２４Ａ，２４Ｂ（図２参照）が形成されている。開口２４Ａ，２４Ｂは、平面視で、開口２２Ａ，２２Ｂから離れた位置に形成されている。
The
再配線層２０は、樹脂層２４に形成された端子電極２５Ａ，２５Ｂを含んでいる。端子電極２５Ａ，２５ＢはＣｕ／Ｔｉ電極およびＡｕ／Ｎｉ電極から形成されている。端子電極２５Ａ，２５Ｂのうち、平面方向に沿った部分は、本発明に係る第２配線電極に相当し、開口２４Ａ，２４Ｂに形成された部分は、本発明に係る第２層間接続導体に相当し、電極２３Ａ，２３Ｂに導通している。端子電極２５Ａ，２５Ｂは、ＥＳＤ保護デバイス１の入出力端子用の電極である。
The
再配線層２０は、樹脂層２４にさらに形成された樹脂層２６を含んでいる。樹脂層２６のうち、端子電極２５Ａ,２５Ｂの一部と対向する部分には、矩形状の開口２６Ａ，２６Ｂが形成されている。開口２６Ａ，２６Ｂは、平面視において、開口（コンタクトホール）２２Ａ，２２Ｂと重なる位置に形成されている。
The
また、開口２６Ａ，２６Ｂは、平面視において、樹脂層２４の開口（ビアホール）２４Ａ，２４Ｂの位置を避けて形成されることが好ましい。端子電極２５Ａ,２５Ｂのビアホール部分は、製造工程において窪みが生じる場合がある。開口２６Ａ，２６Ｂからこの窪みが露出している場合、開口２６Ａ，２６Ｂで半田付けすると、この窪みに空気がたまり、接続信頼性の低下するおそれがある。このため、ビアホールの位置を避けて開口２６Ａ，２６Ｂを形成することで、接続信頼性の低下を防止できる。
The
このように構成されたＥＳＤ保護デバイス１において、入出力端子用の電極である端子電極２５Ａ，２５ＢとパッドＰ１，Ｐ２とを厚み方向に沿って直線的に接続した構成でなく、端子電極２５Ａ，２５ＢとパッドＰ１，Ｐ２とは電極２３Ａ，２３Ｂを介して接続されている。そして、端子電極２５Ａ，２５Ｂと、電極２３Ａ，２３Ｂとの間には、樹脂層２４が介在し、さらに、電極２３Ａ，２３ＢとパッドＰ１，Ｐ２との間には、樹脂層２２が介在している。
In the ESD protection device 1 configured as described above, the
樹脂層２２，２４は、Ｓｉ基板１０に比べて比較的柔軟であるため、Ｓｉ基板１０と再配線層２０との熱膨張係数の違いにより平面方向に応力ひずみが生じた場合でも、電極２３Ａ，２３Ｂと端子電極２５Ａ，２５Ｂとの間、および、電極２３Ａ，２３ＢとパッドＰ１，Ｐ２との間に生じる応力ひずみは緩和される。そして、パッドＰ１，Ｐ２と電極２３Ａ，２３Ｂとの間にかかる応力が、電極２３Ａ，２３Ｂおよび端子電極２５Ａ，２５Ｂなどにより分散される。これにより、パッドＰ１，Ｐ２と、再配線層２０の配線電極（電極２３Ａ，２３Ｂおよび端子電極２５Ａ，２５Ｂ）との間に生じる応力を低減できる。この結果、ＥＳＤ保護デバイス１の入出力端子用の電極である端子電極２５Ａ，２５ＢとパッドＰ１，Ｐ２との接続不良を防止できる。
Since the resin layers 22 and 24 are relatively flexible compared to the
なお、本実施形態では、Ｓｉ基板１０にツェナーダイオードＤｚなど形成して、ＥＳＤ保護回路１０Ａを構成した例を示したが、例えば、可変容量素子等をＳｉ基板１０に形成して、それを用いた回路を構成してもよい。
In the present embodiment, an example is shown in which the Zener diode Dz or the like is formed on the
以下に、本実施形態に係るＥＳＤ保護デバイスの接続例および動作原理を説明する。 Hereinafter, connection examples and operation principles of the ESD protection device according to the present embodiment will be described.
図４（Ａ）および図４（Ｂ）は、本実施形態に係るＥＳＤ保護デバイス１の接続例を示す図である。ＥＳＤ保護デバイス１は電子機器に搭載される。電子機器の例として、ノートＰＣ、タブレット型端末装置、携帯電話機、デジタルカメラ、ＤＶＣ（Digital Video Cassette）、携帯型音楽プレーヤなどが挙げられる。 FIG. 4A and FIG. 4B are diagrams showing connection examples of the ESD protection device 1 according to the present embodiment. The ESD protection device 1 is mounted on an electronic device. Examples of electronic devices include notebook PCs, tablet terminal devices, mobile phones, digital cameras, DVCs (Digital Video Cassettes), and portable music players.
図４（Ａ）では、Ｉ／Ｏポート１００と保護すべきＩＣ１０１とを接続する信号ラインと、ＧＮＤとの間にＥＳＤ保護デバイス１を接続した例を示す。Ｉ／Ｏポート１００は、例えばアンテナが接続されるポートである。本実施形態に係るＥＳＤ保護デバイス１は双方向型であって、第１入出力端および第２入出力端の何れが入力側であってもよい。例えば第１入出力端を入力側とした場合、信号ラインに第１入出力端が接続され、第２入出力端がＧＮＤに接続される。
FIG. 4A shows an example in which the ESD protection device 1 is connected between the signal line connecting the I /
図４（Ｂ）では、コネクタ１０２とＩＣ１０１とを接続する信号ラインと、ＧＮＤラインとの間にＥＳＤ保護デバイス１を接続した例を示す。この例の信号ラインは、例えば、高速伝送線路（差動伝送線路）であって、複数の信号ラインそれぞれと、ＧＮＤラインとの間にＥＳＤ保護デバイス１が接続されている。
FIG. 4B shows an example in which the ESD protection device 1 is connected between the signal line connecting the
図５および図６は、本実施形態に係るＥＳＤ保護デバイス１の動作原理を説明するための図である。ＥＳＤ保護デバイスは、端子電極２５Ａ,２５Ｂを第１入出力端および第２入出力端とし、信号ラインとＧＮＤラインとの間に接続される。この信号ラインは、静電気放電の電圧から保護すべきＩＣ（不図示）の入出力端子に繋がるラインである。本実施形態に係るＥＳＤ保護デバイスは双方向型であって、第１入出力端および第２入出力端の何れが入力側であってもよい。例えば第１入出力端を入力側とした場合、信号ラインに第１入出力端が接続され、第２入出力端がＧＮＤラインに接続される。
5 and 6 are diagrams for explaining the operation principle of the ESD protection device 1 according to this embodiment. The ESD protection device uses the
図５は、第１入出力端（端子電極２５Ａ）に繋がるパッドＰ１から、第２入出力端（端子電極２５Ｂ）に繋がるパッドＰ２へ電流が流れる場合を説明するための図である。ツェナーダイオードＤｚのツェナー電圧を超えるサージ電圧が印加されると、図中破線で示すように、第１入力端から入ってきたサージ電流は、パッドＰ１からダイオードＤ１、ツェナーダイオードＤｚおよびダイオードＤ４の経路を流れ、パッドＰ２からグランドへ放電される。
FIG. 5 is a diagram for explaining a case where a current flows from the pad P1 connected to the first input / output terminal (
図６は、第２入出力端（端子電極２５Ｂ）に繋がるパッドＰ２から、第１入出力端（端子電極２５Ａ）に繋がるパッドＰ１へ電流が流れる場合を説明するための図である。この場合、図中破線で示すように、第２入力端から入ってきたサージ電流は、パッドＰ２からダイオードＤ３、ツェナーダイオードＤｚおよびダイオードＤ２の経路を流れ、パッドＰ１からグランドへ放電される。
FIG. 6 is a diagram for explaining a case where a current flows from the pad P2 connected to the second input / output terminal (
以下に、ＥＳＤ保護デバイスの製造工程について説明する。図７および図８はＥＳＤ保護デバイス１の製造工程を示す図である。 Below, the manufacturing process of an ESD protection device is demonstrated. 7 and 8 are diagrams showing a manufacturing process of the ESD protection device 1.
ＥＳＤ保護デバイス１は次の工程で製造される。 The ESD protection device 1 is manufactured by the following process.
（Ａ）まず、ＥＳＤ保護回路１０Ａが形成されたＳｉ基板１０に、ＥＳＤ保護回路１０Ａと導通するパッドＰ１，Ｐ２がフォトリソグラフィにより形成される。また、基板表面にＳｉＮ保護膜２１がスパッタリングされ、エッチングにより開口２１Ａ，２１Ｂが形成される。
(A) First, pads P1 and P2 that are electrically connected to the
なお、パッドＰ１，Ｐ２は、それらの面積を小さくすることで、対向する基板（ＥＳＤ保護回路１０Ａ）との間に形成される寄生容量を小さくできる。この寄生容量を小さくすることで、インピーダンスのずれを抑制でき、その結果、信号ラインにおける損失を低減できる。
Note that, by reducing the area of the pads P1 and P2, the parasitic capacitance formed between the opposing substrates (
（Ｂ）次に、Ｓｉ基板１０にエポキシ系ソルダージレストのスピンコーティングにより、樹脂層２２が形成され、その後、開口２２Ａ，２２Ｂが形成される。
(B) Next, the
（Ｃ）樹脂層２２の表面にＴｉ／Ｃｕ／Ｔｉが約０．１μｍ／１．０μｍ／０．１μｍの厚みでスパッタリングにより成膜された後、ウエットエッチングされて、電極２３Ａ，２３Ｂが形成される。
(C) Ti / Cu / Ti is formed on the surface of the
（Ｄ）続いて、樹脂層２２の表面にエポキシ系ソルダージレストのスピンコーティングにより樹脂層２４が形成され、開口２４Ａ，２４Ｂが形成される。
(D) Subsequently, the
（Ｅ）樹脂層２４の表面にＣｕ／Ｔｉ電極２７が約１．０μｍ／０．１μｍの厚みでスパッタリングにより成膜され、その後、Ａｕ／Ｎｉ電極２８が約０．１μｍ／５．０μｍの厚みでスパッタリングにより成膜される。なお、このＡｕ／Ｎｉ電極２８は、マスキングにより一部にのみ形成される。
(E) A Cu /
（Ｆ）続いて、Ａｕ／Ｎｉ電極２８と同形状となるようにＣｕ／Ｔｉ電極２７がウエットエッチングされる。これにより、端子電極２５Ａ，２５Ｂが形成される。
(F) Subsequently, the Cu /
（Ｇ）その後、樹脂層２４の表面にエポキシ系ソルダージレストのスピンコーティングにより樹脂層２６が形成され、開口２６Ａ，２６Ｂが形成される。
(G) Thereafter, the
以下、本実施形態に係るＥＳＤ保護デバイス１の様々な変形例について順に説明する。図９、図１０および図１１は、本実施形態に係るＥＳＤ保護デバイス１の各変形例を示す図である。図９、図１０および図１１は、Ｓｉ基板１０に形成されるＥＳＤ保護回路１０Ａの構成を模式的に示している。具体的な構成は、図２に示す構成と同一である。
Hereinafter, various modified examples of the ESD protection device 1 according to the present embodiment will be described in order. 9, FIG. 10 and FIG. 11 are diagrams showing modifications of the ESD protection device 1 according to the present embodiment. 9, 10 and 11 schematically show the configuration of an
図９では、ビアホールの位置が、図２に示す場合と異なる例を示す。ビアホールとなる樹脂層２４の開口２４Ｃ，２４Ｄの位置が、図２に示す開口２４Ａ，２４Ｂの位置と異なる。開口２４Ｃ，２４Ｄは、開口２２Ａ，２２Ｂを基準として、それぞれ反対方向に位置している。電極２３Ｃ，２３Ｄは、図２に示す電極２３Ａ，２３Ｂと同形状であるが、ＥＳＤ保護デバイスの内側からそれぞれ反対方向となる外側に向かって幅狭となっている。なお、電極２３Ｃ，２３Ｄは、電極２３Ａ，２３Ｂと同一の製法により形成される。
FIG. 9 shows an example in which the position of the via hole is different from that shown in FIG. The positions of the
樹脂層２４には、ＥＳＤ保護デバイスの入出力端となる端子電極２５Ｃ，２５Ｄが形成されている。さらに、樹脂層２６のうち端子電極２５Ｃ，２５Ｄの一部と対向する部分には、矩形状の開口２６Ｃ，２６Ｄが形成されている。なお、端子電極２５Ｃ，２５Ｄは、端子電極２５Ａ，２５Ｂと一部形状が異なるものの、端子電極２５Ａ，２５Ｂと同一の材料および構成から同様の製法により形成されている。
On the
図１０は、パッドＰ１，Ｐ２に直接導通する電極が、図２に示す電極２３Ａ，２３Ｂと異なる形状とした例を示す。この例に示す再配線層３０は、樹脂層２２に形成された電極２３Ｅ，２３Ｆを含んでいる。電極２３Ｅ，２３Ｆは、樹脂層２２の開口２２Ａ，２２Ｂを通じてパッドＰ１，Ｐ２と導通している。電極２３Ｅ，２３Ｆは、中央部にコンタクトホールを有し、パッドＰ１，Ｐ２と導通している。また、電極２３Ｅ，２３Ｆは、中央部から両端部に向かって徐々に幅が狭くなる（先細り）形状を有している。なお、電極２３Ｅ，２３Ｆは、電極２３Ａ，２３Ｂと同一の製法により形成される。
FIG. 10 shows an example in which the electrodes that are directly connected to the pads P1 and P2 have different shapes from the
樹脂層２４には、電極２３Ｅ，２３Ｆの幅が狭い端部の位置に、開口２４Ｅ，２４Ｆ，２４Ｇ，２４Ｈが形成されている。樹脂層２４には、ＥＳＤ保護デバイスの入出力端となる端子電極２５Ｅ，２５Ｆが形成されている。この端子電極２５Ｅ，２５Ｆは、開口２４Ｅ，２４Ｆ，２４Ｇ，２４Ｈを通じて、電極２３Ｅ，２３Ｆと導通している。さらに、樹脂層２６のうち端子電極２５Ｅ，２５Ｆの一部と対向する部分には、矩形状の開口２６Ｅ，２６Ｆが形成されている。端子電極２５Ｅ，２５Ｆは、端子電極２５Ａ，２５Ｂと一部形状が異なるものの、端子電極２５Ａ，２５Ｂと同一の材料および構成から同様の製法により形成されている。
In the
図１１は、Ｓｉ基板１０に形成されている再配線層４０の樹脂層数が、図２に示す場合よりも増加した例を示す。この例では、再配線層４０は、樹脂層２２に形成された樹脂層２９を含んでいる。この樹脂層２９には開口２９Ａ，２９Ｂが形成されている。樹脂層２９には、開口２９Ａ，２９Ｂを通じて電極２３Ａ，２３Ｂに導通する電極３１Ａ，３１Ｂが形成されている。この電極３１Ａ，３１Ｂは、電極２３Ａ，２３Ｂと同形状であり、幅狭となっている端部同士が導通している。なお、電極３１Ａ，３１Ｂは、電極２３Ａ，２３Ｂと同一の製法により形成される。
FIG. 11 shows an example in which the number of resin layers of the
再配線層４０は、樹脂層２９に形成された樹脂層３２を含んでいる。この樹脂層３２には開口３２Ａ，３２Ｂが形成されている。樹脂層３２には端子電極２５Ｇ，２５Ｈが形成されていて、端子電極２５Ｇ，２５Ｈは、開口３２Ａ，３２Ｂを通じて電極３１Ａ，３１Ｂと導通している。樹脂層２６には、端子電極２５Ｇ，２５Ｈの一部と対向する位置に、開口２６Ｇ，２６Ｈ，２６Ｉ，２６Ｊが形成されている。各樹脂層２９，３２は、樹脂層２２，２４，２６と同じ製法により形成される。また、端子電極２５Ｇ，２５Ｈは、端子電極２５Ａ，２５Ｂと一部形状が異なるものの、端子電極２５Ａ，２５Ｂと同一の材料および構成から同様の製法により形成されている。
The
以上説明した図９〜図１１のＥＳＤ保護デバイスも、上述の実施形態と同様、入出力端子用の電極とパッドＰ１，Ｐ２とを厚み方向に沿って直線的に接続する構成でないため、入出力端子用の電極とパッドＰ１，Ｐ２との接続不良を防止できる。 Since the ESD protection devices of FIGS. 9 to 11 described above are not configured to linearly connect the electrodes for input / output terminals and the pads P1 and P2 along the thickness direction as in the above-described embodiment, Connection failure between the terminal electrode and the pads P1 and P2 can be prevented.
１−ＥＳＤ保護デバイス
１０−Ｓｉ基板
１０Ａ−ＥＳＤ保護回路
１１，１２，１３−素子形成領域
２０，３０，４０−再配線層
２１−ＳｉＮ保護膜
２１Ａ，２１Ｂ−開口
２２，２４，２６，２９，３２−樹脂層（絶縁樹脂層）
２２Ａ，２２Ｂ−開口
２３Ａ，２３Ｂ,２３Ｃ，２３Ｄ,２３Ｅ，２３Ｆ,３１Ａ，３１Ｂ−電極（第１配線電極、第１層間接続導体）
２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅ，２４Ｆ，２４Ｇ，２４Ｈ−開口
２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ，２５Ｅ，２５Ｆ，２５Ｇ，２５Ｈ−端子電極（第２配線電極、第２層間接続導体）
２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ，２６Ｅ，２６Ｆ，２６Ｇ，２６Ｈ，２６Ｉ，２６Ｊ−開口
Ｄ１，Ｄ２，Ｄ３，Ｄ４−ダイオード（機能素子）
Ｄｚ−ツェナーダイオード（機能素子）
Ｐ１，Ｐ２−パッド（金属膜）
1-ESD protection device 10-
22A, 22B-
24A, 24B, 24C, 24D, 24E, 24F, 24G, 24H-
26A, 26B, 26C, 26D, 26E, 26F, 26G, 26H, 26I, 26J-openings D1, D2, D3, D4-diodes (functional elements)
Dz-Zener diode (functional element)
P1, P2-pad (metal film)
Claims (4)
前記半導体基板の表面に形成され、前記機能素子と導通している金属膜と、
前記半導体基板の表面に形成され、絶縁樹脂層および前記絶縁樹脂層内に形成された配線電極を含む再配線層と、
を備え、
前記配線電極は、
平面視で一部が前記金属膜と重なるように前記半導体基板の面方向に沿って形成された第１配線電極と、
前記第１配線電極と対向し、前記再配線層の厚み方向で前記半導体基板と反対側に形成された第２配線電極と、
前記金属膜および前記第１配線電極を導通させる第１層間接続導体と、
平面視で前記第１層間接続導体から離れた位置で、前記第１配線電極および前記第２配線電極を導通させる第２層間接続導体と、
を有する、半導体装置。 A semiconductor substrate on which functional elements are formed;
A metal film formed on the surface of the semiconductor substrate and electrically connected to the functional element;
A rewiring layer formed on the surface of the semiconductor substrate and including an insulating resin layer and a wiring electrode formed in the insulating resin layer;
With
The wiring electrode is
A first wiring electrode formed along a surface direction of the semiconductor substrate such that a part thereof overlaps the metal film in plan view;
A second wiring electrode facing the first wiring electrode and formed on the opposite side of the semiconductor substrate in the thickness direction of the rewiring layer;
A first interlayer connection conductor for conducting the metal film and the first wiring electrode;
A second interlayer connection conductor for conducting the first wiring electrode and the second wiring electrode at a position away from the first interlayer connection conductor in plan view;
A semiconductor device.
前記絶縁樹脂層の最外層には、平面視で前記金属膜と重なる位置に、前記第２配線電極を露出させる開口が形成されている、請求項１に記載の半導体装置。 The second wiring electrode is formed so as to partially overlap the metal film in plan view,
2. The semiconductor device according to claim 1, wherein an opening that exposes the second wiring electrode is formed in the outermost layer of the insulating resin layer at a position overlapping the metal film in plan view.
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