JP2014160688A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は半導体装置に関し、特に高耐圧MOSトランジスタを含む半導体装置に関するものである。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a high voltage MOS transistor.
半導体装置の1つとして知られる高耐圧MOSトランジスタは、テレビやモニターなどに利用される液晶パネルやプラズマディスプレイパネルの表示デバイスに広く使用されている。そして、この高耐圧MOSトランジスタは、近年のパネルの画質向上に伴いより高い耐圧性能が求められるようになってきている。
従来のPチャネル型の高耐圧MOSトランジスタの構成について、図19を用いて説明する。
A high voltage MOS transistor known as one of semiconductor devices is widely used in display devices such as liquid crystal panels and plasma display panels used in televisions and monitors. The high breakdown voltage MOS transistor is required to have higher breakdown voltage performance as the image quality of the panel is improved in recent years.
A configuration of a conventional P-channel type high voltage MOS transistor will be described with reference to FIG.
図19(a)に示すように、この高耐圧MOSトランジスタは、N型の半導体基板101を備え、半導体基板1内には、N型のウェル領域102が形成されている。また、ウェル領域102内には、所定の間隔だけ隔ててP型のソース領域105と、P型のドレイン領域106とが形成されている。また、半導体基板101の主表面上における平面視でP型のドレイン領域106の外周部には、素子分離のための第1分離酸化膜103aおよび第2分離酸化膜103bが形成されている。また、第2分離酸化膜103bとソース領域105との間にゲート酸化膜107が形成されるとともに、ゲート酸化膜107の上側から第2分離酸化膜103bの上側に亘ってゲート電極108が形成されている。そして、第1分離酸化膜103aおよび第2分離酸化膜103bの下側には、P型のドレイン領域106に隣接してP型の拡散層104が形成されている。ここで、拡散層104の不純物濃度は、P型のドレイン領域106の不純物濃度よりも低くなっている。
As shown in FIG. 19A, this high voltage MOS transistor includes an N-
また、この高耐圧MOSトランジスタは、図19(b)に示すように、拡散層104は、平面視でドレイン領域106の周囲を囲むように形成されている。なお、図19(b)では、第1分離酸化膜103aおよび第2分離酸化膜103bが省略されている。
このように、ドレイン領域106の周囲にドレイン領域106に比べて不純物濃度が低い拡散層104を形成することにより、ドレイン領域106の外周部における不純物濃度の急峻な変化を抑制することで、ドレイン領域106に電圧を印加したときにおける、ドレイン領域6外周部と拡散層104との間での電界強度を低減して、耐圧の向上を実現している。言い換えると、拡散層104を形成することにより、ドレイン領域106に電圧を印加したときにおける、ドレイン領域6外周部と拡散層104との間での等電位線の間隔を広げている。
In this high voltage MOS transistor, as shown in FIG. 19B, the
In this manner, by forming the
ところで、図19(a),(b)に示す構成の高耐圧MOSトランジスタでは、拡散層104を形成した後に熱酸化により第2分離酸化膜103bを形成するが、この第2分離酸化膜103bを形成するときに、拡散層104における第2分離酸化膜103b近傍の不純物が第2分離酸化膜103b側に拡散してしまうことがある。そうすると、拡散層104における第2分離酸化膜103b近傍の不純物濃度が低くなり、その分、ドレイン領域106外周部と拡散層104における第2分離酸化膜103b近傍との間における不純物濃度の変化の割合が大きくなる。その結果、ドレイン領域106外周部と拡散層104との間における電界強度が高くなってしまい(即ち、等電位線の間隔が狭くなってしまい)、耐圧が低下してしまう。
In the high breakdown voltage MOS transistor having the configuration shown in FIGS. 19A and 19B, the second
これに対して、従来から、図20に示すように、ゲート酸化膜107の下側の一部に拡散層104に隣接する形でP型の拡散層109を形成し、第2分離酸化膜103bを形成する際に、拡散層109から拡散層104に不純物を供給することで、拡散層104の不純物濃度の変動を抑制する技術が提案されている(特許文献1参照)。
On the other hand, conventionally, as shown in FIG. 20, a P-
特開平6−21445号公報 JP-A-6-21445
しかしながら、特許文献1に記載された技術では、第2分離酸化膜103bのソース領域105側の端部では、拡散層109の形成に際し、不純物が隣接する拡散層104の一部に重複してドープされ、不純物濃度が局所的に濃くなってしまうことがある。すると、第2分離酸化膜103bのソース領域105側の端部では、局所的に不純物濃度の変化の割合が大きくなり領域が存在し(図20(a)中の破線で囲んだ部分)、それに伴い、電界強度が高く(等電位線の間隔が狭く)なることで、耐圧が低下してしまう。
However, in the technique described in
また、ゲート酸化膜107の下側の一部に拡散層109が形成されていると、その分、チャネル長L1が短くなっているため、ソース領域105とドレイン領域106との間にパンチスルーが生じ易くなってしまう。
本発明は上記事由に鑑みてなされたものであり、耐圧の向上およびパンチスルーの発生の抑制を図ることができる半導体装置を提供することを目的とする。
In addition, if the
The present invention has been made in view of the above reasons, and an object of the present invention is to provide a semiconductor device capable of improving the breakdown voltage and suppressing the occurrence of punch-through.
本発明は、第1導電型のウェル領域が形成されるとともに、当該ウェル領域内における上部に第2導電型のソース領域および第2導電型のドレイン領域が形成されてなる半導体基板と、半導体基板上における、ソース領域とドレイン領域との間に相当する領域に設けられたゲート酸化膜と、ドレイン領域とゲート酸化膜との間に設けられた分離酸化膜と、ゲート酸化膜および分離酸化膜の一部との上を覆うように形成されたゲート電極とを備える半導体装置において、ウェル領域内に、分離酸化膜の下側を含む領域に第2導電型の第1拡散層が形成されるとともに、第1拡散層の下側に第1拡散層と接する状態で第2導電型の第2拡散層が形成され、第1拡散層の不純物濃度が、ドレイン領域の不純物濃度より低く、第2拡散層の不純物濃度が、第1拡散層の不純物濃度より低いことを特徴としている。 The present invention relates to a semiconductor substrate in which a first conductivity type well region is formed and a second conductivity type source region and a second conductivity type drain region are formed in an upper portion of the well region, and a semiconductor substrate A gate oxide film provided in a region corresponding to the source region and the drain region, an isolation oxide film provided between the drain region and the gate oxide film, and a gate oxide film and an isolation oxide film; In a semiconductor device including a gate electrode formed so as to cover a part thereof, a first conductivity type first diffusion layer is formed in a region including a lower side of an isolation oxide film in a well region. A second diffusion layer of the second conductivity type is formed below the first diffusion layer in contact with the first diffusion layer, and the impurity concentration of the first diffusion layer is lower than the impurity concentration of the drain region, and the second diffusion Impurity concentration of layer It is characterized in that less than the impurity concentration of the first diffusion layer.
本構成によれば、第1拡散層の下側に第1拡散層に接する形で第2拡散層が形成され、且つ、第1拡散層の不純物濃度がドレイン領域の不純物濃度より低く、第2拡散層の不純物濃度が第1拡散層の不純物濃度より低いことにより、ドレイン領域に電圧を印加したときの等電位線の分布が下方に広がることで、等電位線の間隔が広がるので、分離酸化膜の外周部の電界強度が低下するから、耐圧の向上を図ることができる。言い換えると、空乏層端の曲率半径が大きくなり、等電位線の曲線の曲がり具合が緩やかになるため、耐圧の向上を図ることができる。また、第2拡散層が第1拡散層の下側に形成されていることにより、ゲート酸化膜下側のチャネル領域の長さを維持することができるので、ドレイン領域とソース領域との間でのパンチスルーの発生を抑制することができる。 According to this configuration, the second diffusion layer is formed in contact with the first diffusion layer below the first diffusion layer, and the impurity concentration of the first diffusion layer is lower than the impurity concentration of the drain region. Since the impurity concentration of the diffusion layer is lower than the impurity concentration of the first diffusion layer, the distribution of equipotential lines when a voltage is applied to the drain region widens downward, so that the interval between equipotential lines is widened. Since the electric field strength at the outer peripheral portion of the film decreases, the breakdown voltage can be improved. In other words, the radius of curvature at the end of the depletion layer is increased, and the curve of the equipotential line is gently bent, so that the breakdown voltage can be improved. In addition, since the second diffusion layer is formed below the first diffusion layer, the length of the channel region below the gate oxide film can be maintained, and therefore, between the drain region and the source region. The occurrence of punch-through can be suppressed.
また、本発明に係る半導体装置は、上記第1拡散層が、上記ドレイン領域の下側にも延びた状態で形成されてなるものであってもよい。
また、本発明に係る半導体装置は、上記第2拡散層が、上記ドレイン領域の下側に対応する領域に形成されていないものであってもよい。
また、本発明に係る半導体装置は、上記ウェル領域内における上記第2拡散層の下側に、第1導電型の第3拡散層が形成され、第3拡散層の不純物濃度が、上記ウェル領域の不純物濃度よりも高いものであってもよい。
The semiconductor device according to the present invention may be formed by the first diffusion layer extending to the lower side of the drain region.
In the semiconductor device according to the present invention, the second diffusion layer may not be formed in a region corresponding to the lower side of the drain region.
In the semiconductor device according to the present invention, the third diffusion layer of the first conductivity type is formed below the second diffusion layer in the well region, and the impurity concentration of the third diffusion layer is set to the well region. It may be higher than the impurity concentration.
本構成によれば、上記第2拡散層の下側に、第1導電型の第3拡散層が形成され、且つ、第3拡散層の不純物濃度が上記ウェル領域の不純物濃度よりも高いことにより、第1拡散層および第2拡散層内における空乏層が広がり、半導体基板の厚み方向および当該厚み方向に直交する方向における互いに隣接する等電位線の間隔が広がるので、分離酸化膜の外周部の電界強度を低減できるから、耐圧の向上を図ることができる。 According to this configuration, the third diffusion layer of the first conductivity type is formed below the second diffusion layer, and the impurity concentration of the third diffusion layer is higher than the impurity concentration of the well region. The depletion layer in the first diffusion layer and the second diffusion layer spreads, and the interval between the equipotential lines adjacent to each other in the thickness direction of the semiconductor substrate and in the direction orthogonal to the thickness direction spreads. Since the electric field strength can be reduced, the breakdown voltage can be improved.
また、本発明に係る半導体装置は、上記第2拡散層の上記ソース領域側の端部が、上記ドレイン領域からソース領域に向かう方向において、上記第1拡散層のソース領域側の端部と同じ位置、またはそれより前記ドレイン領域側に後退した位置にあってもよい。
本構成によれば、第2拡散層がゲート酸化膜の下側にせり出していないことにより、その分、ドレイン領域とソース領域との間の距離を長くすることができるので、パンチスルーの発生を抑制することができる。
In the semiconductor device according to the present invention, the end of the second diffusion layer on the source region side is the same as the end of the first diffusion layer on the source region side in the direction from the drain region to the source region. It may be in a position or a position retreated to the drain region side.
According to this configuration, since the second diffusion layer does not protrude below the gate oxide film, the distance between the drain region and the source region can be increased correspondingly. Can be suppressed.
また、本発明に係る半導体装置は、上記分離酸化膜が、LOCOS(Local Oxidation of Silicon)法により形成されるものであってもよい。
また、本発明に係る半導体装置は、上記分離酸化膜が、STI(Shallow Trench Isolation)により形成されるものであってもよい。
また、本発明は、半導体基板に第1導電型のウェル領域を形成する工程と、ウェル領域内に第2導電型のソース領域および第2導電型のドレイン領域を形成する工程と、ウェル領域に第2導電型の第1拡散層を形成する工程と、第1拡散層を形成する工程の後に、半導体基板上における、平面視で第1拡散層の一部と重なる部位に分離酸化膜を形成する工程と、分離酸化膜を形成する工程の後に、第1拡散層の下側に第1拡散層に接する形で第2導電型の第2拡散層を形成する工程と、半導体基板上における、ソース領域とドレイン領域との間にゲート酸化膜を形成する工程と、ゲート酸化膜の上側から分離酸化膜の上側に亘ってゲート電極を形成する工程とを含む半導体装置の製造方法であってもよい。
In the semiconductor device according to the present invention, the isolation oxide film may be formed by a LOCOS (Local Oxidation of Silicon) method.
In the semiconductor device according to the present invention, the isolation oxide film may be formed by STI (Shallow Trench Isolation).
The present invention also includes a step of forming a first conductivity type well region in a semiconductor substrate, a step of forming a second conductivity type source region and a second conductivity type drain region in the well region, and the well region. After the step of forming the first diffusion layer of the second conductivity type and the step of forming the first diffusion layer, an isolation oxide film is formed on a portion of the semiconductor substrate that overlaps a part of the first diffusion layer in plan view And a step of forming a second diffusion layer of the second conductivity type in contact with the first diffusion layer below the first diffusion layer after the step of forming the isolation oxide film, on the semiconductor substrate, Even in a method for manufacturing a semiconductor device including a step of forming a gate oxide film between a source region and a drain region, and a step of forming a gate electrode from above the gate oxide film to above the isolation oxide film. Good.
<実施の形態1>
<1>構成
本実施の形態に係る半導体装置であるPチャネル型の高耐圧MOSトランジスタの構成について、図1を用いて説明する。
図1(a)に示すように、高耐圧MOSトランジスタでは、N型の半導体基板(シリコン基板)1の主表面上に、素子分離のために、分離酸化膜3が形成されている。このシリコン基板1には、主表面から所定の深さ(本実施の形態では、主表面から深さ2um乃至15um程度)に至るまでの領域に、N型のウェル領域2が形成されている。このウェル領域2の不純物濃度は、シリコン基板1自体の不純物濃度よりも高い。また、ウェル領域2の上部における分離酸化膜3によって囲まれた領域には、P型のドレイン領域6が形成されており、ウェル領域2の上部における、ドレイン領域6から所定の間隔だけ隔てた位置にP型のソース領域5が形成されている。分離酸化膜3の下側には、ドレイン領域6の下側にも延びた状態でP型の第1拡散層4が形成されている。また、シリコン基板1上における、ソース領域5とドレイン領域6との間には、ゲート酸化膜7が形成されており、ゲート酸化膜7と分離酸化膜3の一部を覆う形でゲート電極8が形成されている。そして、第1拡散層4の下側には、第1拡散層4と接する状態で第1拡散層4よりも不純物濃度の低いP型の第2拡散層10が形成されている。
<
<1> Configuration The configuration of a P-channel type high voltage MOS transistor which is a semiconductor device according to the present embodiment will be described with reference to FIG.
As shown in FIG. 1A, in the high voltage MOS transistor, an
図1(a)のA−A方向における不純物濃度のプロファイルを図1(b)に示す。このプロファイルには、図1(b)に示すように、第1拡散層4の不純物濃度の分布中心に対応する深さおよび第2拡散層10の不純物濃度の分布中心に対応する深さそれぞれにピークが存在し、この2つのピークから第1拡散層4の位置と第2拡散層10の位置とを特定することができる。
FIG. 1B shows a profile of the impurity concentration in the AA direction of FIG. As shown in FIG. 1B, the profile includes a depth corresponding to the distribution center of the impurity concentration of the
シリコン基板1は、シリコン単結晶により形成され、比抵抗が平均で5乃至70Ω・cm程度である。
ここで、ウェル領域2は、不純物濃度が平均で2×1014乃至1×1016cm−3程度である。
第1拡散層4は、不純物濃度が平均で4×1014乃至1×1017cm−3程度であり、分離酸化膜3の下側から深さ1um程度のところまで形成されている。
The
Here, the
The
第2拡散層10は、不純物濃度が平均で2×1014乃至9×1016cm−3程度であり、第2分離酸化膜3の下側から深さ0.5乃至2um程度のところまで形成されている。この第1拡散層4および第2拡散層10は、ホウ素をイオン注入することにより形成される。
また、第2拡散層10におけるソース領域5側の端部は、第1拡散層4のソース領域5側の端部より0乃至1um程度、ドレイン領域6側に位置する。
The
The end of the
また、図1(c)に示すように、高耐圧MOSトランジスタは、第1拡散層4および第2拡散層10がドレイン領域6の周囲を囲むように形成されるとともに、第2拡散層10が、平面視で第1拡散層4の内側に位置している。なお、図1(c)におけるX−X線で破断した断面図が図1(a)に相当する。
次に、本実施の形態に係る高耐圧MOSトランジスタと、図19に示す構成と同じ構成の比較例に係る高耐圧MOSトランジスタとについて、ドレイン領域6に電圧を印加したときにおける等電位線の分布を図2(a)および(b)に示す。このとき、ウェル領域2、ソース領域5、ゲート電極8のそれぞれはグラウンド電位(0V)となっている。
As shown in FIG. 1C, the high breakdown voltage MOS transistor is formed so that the
Next, regarding the high voltage MOS transistor according to the present embodiment and the high voltage MOS transistor according to the comparative example having the same configuration as that shown in FIG. 19, the distribution of equipotential lines when a voltage is applied to the
比較例に係る高耐圧MOSトランジスタでは、拡散層209を形成する際に不純物が重複してドープされる部位である、第2分離酸化膜203bのソース領域5側の端部で、局所的に不純物濃度が濃くなる。そして、ドレイン領域206に電圧を印加したときにおける等電位線の分布は、この第2分離酸化膜203bのソース領域205側の端部での不純物濃度の分布を反映して、図2(b)に示すように、第2分離酸化膜203bのソース領域5側の端部における等電位線の間隔が局所的に狭くなり、当該部位での電界強度が高くなっている。
In the high-breakdown-voltage MOS transistor according to the comparative example, the impurity is locally doped at the end of the second
一方、本実施の形態に係る高耐圧MOSトランジスタでは、図2(a)に示すように、等電位線の分布が第2拡散層10側にシフトすることで、分離酸化膜3のソース領域5側の端部における等電位線の間隔が広がり、当該部位での電界強度が低減されている。
つまり、本実施の形態に係る高耐圧MOSトランジスタは、分離酸化膜3のソース領域5側の端部における電界強度が低減されることにより、耐圧の向上が図られている。
On the other hand, in the high voltage MOS transistor according to the present embodiment, as shown in FIG. 2A, the distribution of equipotential lines is shifted to the
That is, in the high voltage MOS transistor according to the present embodiment, the breakdown voltage is improved by reducing the electric field strength at the end of the
また、第2分離酸化膜3bのソース領域5側の端部における等電位線とゲート酸化膜7の下面とのなす角度は、比較例に係る高耐圧MOSトランジスタに比べて、大きくなっている。つまり、第2分離酸化膜3bのソース領域5側の端部に発生する電界のゲート酸化膜7に直交する成分の大きさが減少している。これにより、ゲート酸化膜7へのホットキャリアの注入等が軽減するので、耐圧の向上およびゲート酸化膜7の信頼性の向上を図ることができる。
The angle formed between the equipotential line at the end of the second
また、本実施の形態に係る高耐圧MOSトランジスタは、図1(a)に示すように、第2拡散層10のソース領域5側の端部が、第1拡散層4のソース領域5側の端部よりもドレイン領域6側に位置することにより、比較例に係る高耐圧MOSトランジスタに比べて、ソース5領域とドレイン領域6との間でパンチスルーが発生することを抑制できる。
ここにおいて、比較例に係る高耐圧MOSトランジスタの場合、パンチスルーの発生を抑制するために、チャネル長L1を大きくすることが考えられるが、チャネル長L1を大きくすると、その分、トランジスタ全体のサイズが大きくなってしまい、小型化を図る上で障害となる。これに対して、本実施の形態に係る高耐圧MOSトランジスタの場合、チャネル長を維持しつつ耐圧を向上させることができるので、トランジスタ全体のサイズの小型化を図ることができる。
Further, in the high voltage MOS transistor according to the present embodiment, as shown in FIG. 1A, the end of the
Here, in the case of the high voltage MOS transistor according to the comparative example, it is conceivable to increase the channel length L1 in order to suppress the occurrence of punch-through. Becomes an obstacle to miniaturization. On the other hand, in the case of the high voltage MOS transistor according to the present embodiment, the breakdown voltage can be improved while maintaining the channel length, so that the size of the entire transistor can be reduced.
また、この高耐圧MOSトランジスタは、電流能力に大きな影響を与える分離酸化膜3の下側の領域に、第1拡散層4および第2拡散層10がシリコン基板1の厚み方向で重なる形で形成されていることにより、分離酸化膜3の下側の電流パス(ドリフト領域)の抵抗の低減を図ることができる。
<2>製造方法
本実施の形態に係る高耐圧MOSトランジスタの製造方法について説明する。
The high breakdown voltage MOS transistor is formed such that the
<2> Manufacturing Method A method for manufacturing the high voltage MOS transistor according to the present embodiment will be described.
まず、シリコン基板(シリコン基板)1上におけるN型のウェル領域2を形成する予定のウェル領域形成予定領域以外の領域に、フォトリソグラフィ技術を利用してレジストマスクを形成する。その後、レジストマスクを介してリンをイオン注入する。ここで、イオン注入は、加速エネルギーを100乃至150keV、ドーズ量を2.0×1011乃至1.0×1012cm−2として行う。その後、レジストマスクを除去し、温度1000℃乃至1200℃で熱処理を4時間乃至10時間行い、注入したリンイオンを活性化させることにより、シリコン基板1の表面から深さ2um乃至15um程度の深さのウェル領域2が形成される(図3(a)参照)。
First, a resist mask is formed on the silicon substrate (silicon substrate) 1 in a region other than the well region formation planned region where the N-
次に、シリコン基板1上に熱酸化処理によりシリコン酸化膜12を形成した後に、CVD法によりシリコン窒化膜13を形成し、LOCOS(Local Oxidation of Silicon)法により分離酸化膜3を形成する予定の分離酸化膜形成予定領域以外の領域をマスクするレジストマスクを形成する。そして、当該レジストマスクを用いてシリコン窒化膜13だけをドライエッチングで除去することにより分離酸化膜形成予定領域にスリットSを形成し、その後、レジストマスクを除去する。なお、このスリットSの面積は、実際に作ろうとする分離酸化膜3の面積よりも小さい。その後、第1拡散層4を形成する予定の第1拡散層形成予定領域以外の領域をマスクするレジストマスク14を形成した後に、ホウ素をイオン注入する。ここで、イオン注入は、加速エネルギー100乃至150keV、ドーズ量を5×1012乃至2×1013cm−2として行う(図3(b)参照)。
Next, after a
そして、レジストマスク14を除去した後、熱酸化処理を行うことで分離酸化膜3を形成する(いわゆるLOCOS法により分離酸化膜3を形成する)。ここにおいて、熱酸化処理の際、スリットS周部のシリコン窒化膜13が熱応力によってシリコン基板1の上方に捲り上がる。よって、分離酸化膜3の面積は、シリコン窒化膜13に形成されたスリットSの面積に比べて大きくなる。その後、シリコン窒化膜13およびシリコン酸化膜12の一部(分離酸化膜3以外の領域に形成されたシリコン酸化膜12)を除去する(図3(c)参照)。この熱酸化処理の際に加わる熱により、ウェル領域2中に注入されたホウ素イオンが熱拡散および活性化し、第1拡散層4が形成される。
Then, after the resist
続いて、第2拡散層10を形成する予定の第2拡散層形成予定領域以外の領域をマスクするレジストマスク15を形成し、ホウ素をイオンを注入する(図3(d)参照)。ここで、イオン注入は、加速エネルギー1000乃至3000keV、ドーズ量を1×1011乃至1×1012cm−2として行う。このときの加速エネルギーは、第1拡散層4の基となるホウ素のイオン注入の際の加速エネルギーに比べて高い。
Subsequently, a resist
その後、レジストマスク15を除去し、ゲート酸化膜7を形成した後に、ポリシリコン膜を形成する。次に、フォトリソグラフィ技術を利用してゲート電極8を形成するゲート電極形成予定領域以外の領域をマスクするレジストマスクを形成し、ドライエッチングによりポリシリコン膜をエッチングして、ゲート電極8を形成する(図3(e)参照)。
次に、フォトリソグラフィ技術を利用して、ソース領域5およびドレイン領域6を形成する予定のソース領域形成予定領域およびドレイン領域形成予定領域以外の領域をマスクするレジストマスクを形成した後に、イオン注入によりBF2を注入する。ここで、イオン注入は、加速エネルギー20乃至40keV、ドーズ量を1×1015乃至5×1015cm−2として行う。その後、レジストマスクを除去することにより、ソース領域5およびドレイン領域6が形成される(図3(f)参照)。
Thereafter, after removing the resist
Next, using a photolithography technique, a resist mask for masking regions other than the source region formation planned region and the drain region formation planned region where the
この高耐圧MOSトランジスタの製造方法では、分離酸化膜3を形成した後に第2拡散層10を形成することにより、分離酸化膜3を形成する際の熱酸化処理により第2拡散層10が、シリコン基板1の表面に沿った方向へ拡散することを抑制できるので、ソース領域5とドレイン領域6との間でのパンチスルーの発生を抑制できる。
また、第1拡散層4の下側に第1拡散層4に接する状態で第2拡散層10を形成することにより、第1拡散層4内の不純物が深さ方向に拡散するのを抑えることができるので、第1拡散層4の不純物濃度に斑が発生することを抑制できるから、第1拡散層4内の等電位線の分布を安定させることができ、耐圧の劣化を抑制することができる。
<実施の形態2>
本実施の形態に係る半導体装置であるPチャネル型の高耐圧MOSトランジスタの構成について、図4を用いて説明する。
In this high breakdown voltage MOS transistor manufacturing method, the
Further, by forming the
<
A configuration of a P-channel high voltage MOS transistor which is a semiconductor device according to the present embodiment will be described with reference to FIG.
図4(a)に示すように、この高耐圧MOSトランジスタは、N型のシリコン基板1の主表面上に、素子分離のために、分離酸化膜3が形成されている。このシリコン基板1には、主表面から所定の深さ(本実施の形態では、主表面から深さ2um乃至15um程度)に至るまでの領域にN型のウェル領域2が形成されている。このウェル領域2の不純物濃度は、シリコン基板1自体の不純物濃度よりも高い。また、ウェル領域2内における上部であって且つ分離酸化膜3によって囲まれた領域には、P型のドレイン領域6が形成されており、このドレイン領域6から所定の間隔だけ隔てた位置にP型のソース領域5が形成されている。また、分離酸化膜3の下側には、ドレイン領域6の下側にも延びた状態でP型の第1拡散層4が形成されている。また、シリコン基板1上におけるソース領域5とドレイン領域6との間に相当する領域には、ゲート酸化膜7が形成されており、ゲート酸化膜7と分離酸化膜3の一部を覆う形でゲート電極8が形成されている。そして、第1拡散層4の下側には、第1拡散層4と接する状態で第1拡散層4よりも不純物濃度の低いP型の第2拡散層10が形成されている。また、第2拡散層10の下側における第2拡散層10から離間した位置にN型の第3拡散層11が形成されている。
As shown in FIG. 4A, in this high voltage MOS transistor, an
図4(a)のA−A方向における不純物濃度のプロファイルを図4(b)に示す。このプロファイルには、図4(b)に示すように、第1拡散層4の不純物濃度の分布中心に対応する深さ、第2拡散層10の不純物濃度の分布中心に対応する深さおよび第3拡散層11の不純物濃度の分布中心に対応する深さそれぞれにピークが存在し、この3つのピークから第1拡散層4の位置と、第2拡散層10の位置と、第3拡散層11の位置とを特定することができる。
FIG. 4B shows a profile of the impurity concentration in the AA direction of FIG. In this profile, as shown in FIG. 4B, the depth corresponding to the distribution center of the impurity concentration of the
シリコン基板1は、シリコン単結晶により形成され、比抵抗が5乃至70Ω・cm程度である。
ここで、ウェル領域2は、不純物濃度が平均で2×1014乃至1×1016cm−3程度である。
第1拡散層4は、不純物濃度が平均で4×1014乃至1×1017cm−3程度であり、分離酸化膜3の下側から深さ1um程度のところまで形成されている。
The
Here, the
The
第2拡散層10は、不純物濃度が平均で2×1014乃至9×1016cm−3程度であり、分離酸化膜3の下側から深さ0.5乃至2um程度のところまで形成されている。この第1拡散層4および第2拡散層10は、ホウ素をイオン注入することにより形成される。また、第2拡散層10におけるソース領域5側の端部は、第1拡散層4のソース領域5側の端部より0乃至1um程度、ドレイン領域6側に位置する。
The
第3拡散層11は、不純物濃度が3×1014乃至9×1016cm−3程度であり、第2分離酸化膜3の下面から不純物濃度の分布の中心までの深さが1乃至2.5um程度である。また、第3拡散層11におけるソース領域5側の端部は、第2拡散層10におけるソース領域5側の端部と略同じ位置にある。
また、図4(c)に示すように、この高耐圧MOSトランジスタは、第1拡散層4、第2拡散層10および第3拡散層11がドレイン領域6の周囲を囲むように形成されるとともに、第2拡散層10および第3拡散層11が、平面視で第1拡散層4の内側に位置している。また、第3拡散層11は、平面視で第2拡散層10と重なるように形成されている。従って、第2拡散層10および第3拡散層11をイオン注入により形成する際、共通のマスクを使用することができるので、マスク形成工程を省略することができるから、製造コストの削減を図ることができるという利点がある。なお、図4(c)におけるX−X線で破断した断面図が図4(a)に相当する。
The
As shown in FIG. 4C, the high breakdown voltage MOS transistor is formed so that the
次に、本実施の形態に係る高耐圧MOSトランジスタについて、ドレイン領域6に電圧を印加したときにおける等電位線の分布を図5に示す。
比較例に係る高耐圧MOSトランジスタでは、前述のように、ドレイン領域106に電圧を印加したときにおける等電位線の分布が、この第2分離酸化膜103bのソース領域5側の端部での不純物濃度の分布を反映して、図2(b)に示すように、第2分離酸化膜103bのソース領域5側の端部における等電位線の間隔が局所的に狭くなり、当該部位での電界強度が高くなっている。
Next, for the high voltage MOS transistor according to the present embodiment, the distribution of equipotential lines when a voltage is applied to the
In the high breakdown voltage MOS transistor according to the comparative example, as described above, the distribution of equipotential lines when a voltage is applied to the
一方、本実施の形態に係る高耐圧MOSトランジスタでは、図5に示すように、等電位線の分布が第2拡散層10側にシフトし、等電位線の間隔が広がるとともに、第3拡散層11が存在することにより、第1拡散層4および第2拡散層10内の空乏層がPN接合部分から上側へ延び(矢印A1参照)、それに伴い、ソース領域5側の等電位線の分布がドレイン領域6側へ広がっている(矢印A2参照)。これにより、分離酸化膜3のソース領域5側における電界強度が更に低減されるので、更なる耐圧の向上を図ることができる。
On the other hand, in the high voltage MOS transistor according to the present embodiment, as shown in FIG. 5, the distribution of equipotential lines is shifted to the
また、分離酸化膜3のソース領域5側の端部における等電位線とゲート酸化膜7の下面とのなす角度は、前述の比較例に係る高耐圧MOSトランジスタに比べて、大きくなっている。つまり、第2分離酸化膜3bのソース領域5側の端部に発生する電界のゲート酸化膜7に直交する成分の大きさが減少している。これにより、ゲート酸化膜7へのホットキャリアの注入等が軽減するので、ゲート酸化膜7へのダメージが軽減され、ゲート酸化膜7の信頼性の向上を図ることができる。
The angle formed between the equipotential line at the end of the
結局、本実施の形態に係る高耐圧MOSトランジスタでは、第2拡散層10の下側にウェル領域2に比べて不純物濃度の高い第3拡散層11が形成されていることにより、第1拡散層10および第2拡散層11内の空乏層の広がり形状が変わり、それに伴って、分離酸化膜3の外周部における等電位線の間隔が広がる、即ち、分離酸化膜3の外周部における電界強度が低減するので、耐圧の向上が図れる。
As a result, in the high breakdown voltage MOS transistor according to the present embodiment, the
また、第2拡散層10のソース領域5側の端部が、第1拡散層4のソース領域5側の端部よりもドレイン領域6側に位置することにより、前述の比較例に係る高耐圧MOSトランジスタに比べて、ソース5領域とドレイン領域6との間のパンチスルー耐圧の低下を抑制することができる。
この高耐圧MOSトランジスタは、電流能力に大きな影響を与える分離酸化膜3の下側の領域に、第1拡散層4および第2拡散層10がシリコン基板1の厚み方向で重なる形で形成されていることにより、分離酸化膜3の下側の電流パス(ドリフト領域)の抵抗の低減を図ることができる。
<実施の形態3>
本実施の形態に係るPチャネル型の高耐圧MOSトランジスタの構成について、図6を用いて説明する。
In addition, since the end of the
This high breakdown voltage MOS transistor is formed in such a manner that a
<
The structure of the P-channel type high voltage MOS transistor according to this embodiment will be described with reference to FIG.
図6に示すように、この高耐圧MOSトランジスタでは、N型のシリコン基板1の主表面上に、素子分離のために、第1分離酸化膜3aと、第1分離酸化膜3aから所定の間隔だけ隔てて位置する第2分離酸化膜3bとが形成されている。また、シリコン基板1には、主表面から所定の深さに至るまでの領域にN型のウェル領域2が形成されている。このウェル領域2の不純物濃度は、シリコン基板1自体の不純物濃度よりも高い。また、ウェル領域2内における上部であって且つ平面視で第1分離酸化膜3aに囲まれた領域には、P型のソース領域5が形成されている。また、ウェル領域2内における上部であって且つ第2分離酸化膜3bに囲まれた領域には、P型のドレイン領域6が形成されている。また、第1分離酸化膜3aの下側には、ソース領域5に隣接するようにP型の第1拡散層4aが形成され、第2分離酸化膜3bの下側には、ドレイン領域6の下側にも延びた状態でP型の第1拡散層4bが形成されている。また、シリコン基板1上における、ソース領域5とドレイン領域6との間には、ゲート酸化膜7が形成されており、当該ゲート酸化膜7と第1分離酸化膜3aおよび第2分離酸化膜3bの一部を覆うようにゲート電極8が形成されている。そして、第1拡散層4a,4bの下側には、第1拡散層4a,4bと接する形でP型の第2拡散層10a,10bが形成されている。
As shown in FIG. 6, in this high voltage MOS transistor, a first
本実施の形態に係る高耐圧MOSトランジスタでは、第1拡散層4a,4bの下側に第1拡散層4a,4bに接する状態で第1拡散層4a,4bよりも不純物濃度の低い第2拡散層10a,10bが形成されていることにより、第1拡散層4a,4bおよび第2拡散層10a,10b内の空乏層の広がり形状が変わり、第1分離酸化膜3aのドレイン領域6側の端部および第2分離酸化膜3bのソース領域5側の端部における等電位線の間隔が広がる(電界強度が低減される)ので、耐圧の向上を図ることができる。
In the high breakdown voltage MOS transistor according to the present embodiment, the second diffusion having a lower impurity concentration than the
また、この高耐圧MOSトランジスタでは、電流能力に大きな影響を与える第1分離酸化膜3aおよび第2分離酸化膜3bそれぞれの下側の領域に、第1拡散層4a,4bおよび第2拡散層10a,10bがシリコン基板1の厚み方向で重なる形で形成されていることにより、第1分離酸化膜3aおよび第2分離酸化膜3bの下側の電流パス(ドリフト領域)の抵抗の低減を図ることができる。
<実施の形態4>
本実施の形態に係るPチャネル型の高耐圧MOSトランジスタの構成について、図7を用いて説明する。
In this high breakdown voltage MOS transistor, the
<
The structure of the P-channel type high voltage MOS transistor according to this embodiment will be described with reference to FIG.
図7に示すように、この高耐圧MOSトランジスタは、N型のシリコン基板1の主表面上に、素子分離のために、第1分離酸化膜3aと、第1分離酸化膜3aから所定の間隔だけ隔てて位置する第2分離酸化膜3bとが形成されている。ここで、シリコン基板1には、主表面から所定の深さに至るまでの領域にN型のウェル領域2が形成されている。このウェル領域2の不純物濃度は、シリコン基板1自体の不純物濃度よりも高い。また、ウェル領域2内における上部であって且つ平面視で第1分離酸化膜3aに囲まれた領域には、P型のソース領域5が形成されている。また、ウェル領域2内における上方であって且つソース領域5から所定の間隔だけ隔てて形成された第2分離酸化膜3bに囲まれた領域には、P型のドレイン領域6が形成されている。また、第1分離酸化膜3eおよび第2分離酸化膜3gの下側には、ドレイン領域6の下側にも延びた状態でP型の第1拡散層4が形成されている。また、ソース領域5とドレイン領域6との間には、ゲート酸化膜7が形成されており、当該ゲート酸化膜7から第1分離酸化膜3aの一部および第2分離酸化膜3bの一部を覆うようにゲート電極8が形成されている。そして、第1拡散層4の下側には、第1拡散層4と接する状態で第1拡散層4よりも不純物濃度の低いP型の第2拡散層10が形成されている。
As shown in FIG. 7, the high breakdown voltage MOS transistor has a first
本実施の形態に係る高耐圧MOSトランジスタでは、第1拡散層4の下側に第1拡散層4よりも不純物濃度の低い第2拡散層10が形成されていることにより、第1拡散層4および第2拡散層10内の空乏層の広がり形状が変わることで、第2分離酸化膜3bのソース領域5側の端部における等電位線の間隔が広がる(電界強度が低減される)ので、耐圧の向上を図ることができる。
In the high breakdown voltage MOS transistor according to the present embodiment, the
この高耐圧MOSトランジスタは、電流能力に大きな影響を与える第2分離酸化膜3bの下側の領域に、第1拡散層4および第2拡散層10がシリコン基板1の厚み方向で重なる形で形成されていることにより、第2分離酸化膜3bの下側の電流パス(ドリフト領域)の抵抗の低減を図ることができる。
<実施の形態5>
本実施の形態に係るPチャネル型の高耐圧MOSトランジスタの構成について、図8を用いて説明する。
The high breakdown voltage MOS transistor is formed in a form in which the
<
The structure of the P-channel type high voltage MOS transistor according to this embodiment will be described with reference to FIG.
図8(a)に示すように、この高耐圧MOSトランジスタは、N型のシリコン基板1の主表面上に素子分離のための分離酸化膜3が形成されている。ここで、シリコン基板1には、主表面から所定の深さに至るまでの領域にN型のウェル領域2が形成されている。このウェル領域2の不純物濃度は、シリコン基板1自体の不純物濃度よりも高い。また、ウェル領域2内における上部であって且つ平面視で分離酸化膜3で囲まれた領域には、ドレイン領域6が形成されており、ウェル領域2内における上部であって且つ平面視で分離酸化膜3の周囲を囲む矩形環状の領域に、P型のドレイン領域6が形成されている。ここで、ソース領域5は、ドレイン領域6の中心をシリコン基板1の厚み方向に貫通する仮想軸L1に対して対称となる位置に形成されている。また、分離酸化膜3の下側には、ドレイン領域6の下側にも延びた状態でP型の第1拡散層4が形成されている。また、ソース領域5とドレイン領域6との間には、ゲート酸化膜7が形成されており、ゲート酸化膜7から分離酸化膜3の一部を覆うようにゲート電極8が形成されている。そして、第1拡散層4の下側には、第1拡散層4と接する状態で第1拡散層4よりも不純物濃度の低いP型の第2拡散層10が形成されている。
As shown in FIG. 8A, in this high voltage MOS transistor, an
また、図8(b)に示すように、分離酸化膜3は、ソース領域5を囲む矩形環状に形成されている。そして、第2拡散層10におけるソース領域5側の端部(第2拡散層10の周縁部)は、第1拡散層4のソース領域5側の端部(第1拡散層4の周縁部)より0乃至1um程度、ドレイン領域6側(内側)に位置する。また、第2拡散層10は、平面視でコーナー部分が円弧状に形成されてなる。これは第2拡散層10におけるコーナー部での電界の集中を緩和することにより、耐圧の向上を図るためである。なお、図8(b)におけるX−X線で破断した断面図が図8(a)に相当する。
<実施の形態6>
本実施の形態に係るPチャネル型の高耐圧MOSトランジスタの構成について、図9を用いて説明する。
Further, as shown in FIG. 8B, the
<
The structure of the P-channel type high voltage MOS transistor according to this embodiment will be described with reference to FIG.
図9(a)に示すように、この高耐圧MOSトランジスタは、N型のシリコン基板1の主表面上に、素子分離のために、第1分離酸化膜3aと、第1分離酸化膜3aから所定の間隔だけ隔てて位置する第2分離酸化膜3bとが形成されている。ここで、シリコン基板1には、主表面から所定の深さに至るまでの領域にN型のウェル領域2が形成されている。このウェル領域2の不純物濃度は、シリコン基板1自体の不純物濃度よりも高い。また、ウェル領域2内における上部であって且つ平面視で第1分離酸化膜3aで囲まれた領域の中央部には、ソース領域5が形成されており、ウェル領域2内における上部であって且つ平面視で第1分離酸化膜3aと第2分離酸化膜3bとで囲まれた領域には、P型のドレイン領域6が形成されている。また、ここで、ドレイン領域6は、ソース領域5の中心をシリコン基板1の厚み方向に貫通する仮想軸L2に対して対称となる位置に形成されている。また、第1分離酸化膜3aおよび第2分離酸化膜3bの下側には、ドレイン領域6の下側にも延びた状態でP型の第1拡散層4が形成されている。また、ソース領域5とドレイン領域6との間には、ゲート酸化膜7が形成されており、ゲート酸化膜7から分離酸化膜3の一部を覆うようにゲート電極8が形成されている。そして、第1拡散層4の下側には、第1拡散層4と接する状態で第1拡散層4よりも不純物濃度の低いP型の第2拡散層10が形成されている。
As shown in FIG. 9A, this high breakdown voltage MOS transistor includes a first
また、図9(b)に示すように、第2分離酸化膜3bは、ソース領域5の外側を囲む矩形環状に形成され、第1分離酸化膜3aは、第2分離酸化膜3bの更に外側を囲む矩形環状に形成されている。そして、第2拡散層10におけるソース領域5側の端部(第2拡散層10の内周縁部)は、第1拡散層4のソース領域5側の端部(第1拡散層4の内周縁部)より0乃至1um程度、ドレイン領域6側(外側)に位置する。なお、図9(b)におけるX−X線で破断した断面図が図9(a)に相当する。
<変形例>
(1)前述の実施の形態1では、図1(c)に示すように、平面視で第2拡散層10が第1拡散層4の内側に形成されてなる高耐圧MOSトランジスタの例について説明したが、これに限定されるものではない。例えば、図10(a)に示すように、平面視で第2拡散層10と第1拡散層4とが略重なるように形成されてなる高耐圧MOSトランジスタであってもよい。
As shown in FIG. 9B, the second
<Modification>
(1) In the first embodiment described above, an example of a high voltage MOS transistor in which the
図10(a)におけるX−X線で破断した断面図が、図10(b)である。本変形例では、図10(b)に示すように、第2拡散層10におけるソース領域5側の端部の位置が、第1拡散層10におけるソース領域5側の端部の位置に略等しい。
(2)前述の実施の形態1では、図1(c)に示すように、第2拡散層10が、平面視で矩形状に形成されてなる例について説明したが、これに限定されるものではない。例えば、図11(a)に示すように、第2拡散層10が、平面視でコーナー部分が円弧状に形成されてなるものであってもよい。また、図11(b)に示すように、第2拡散層10が、平面視で矩形のコーナー部分を直線状に切欠してなる八角形状に形成されてなるものであってもよい。本変形例によれば、第2拡散層10におけるコーナー部での電界の集中を緩和することができるので、耐圧の向上を図ることができる。言い換えると、空乏層端の曲率半径が大きくなり、曲線の曲がり具合が緩やかになるため、耐圧の向上を図ることができる。
FIG. 10B is a cross-sectional view taken along line XX in FIG. In this modification, as shown in FIG. 10B, the position of the end portion on the
(2) In the first embodiment described above, the example in which the
なお、図11(a)中のX−X線で破断した断面図、図11(b)中のX−X線で破断した断面図は、図1(a)に相当する。
(3)前述の実施の形態1では、第1拡散層4が、平面視でドレイン領域6と重なる部位に形成され、且つ、第2拡散層10が、平面視でドレイン領域6と重なる部位に形成されてなる例について説明したが、これに限定されるものではない。例えば、第2拡散層10が、平面視でドレイン領域6と重なる部位、即ち、ドレイン領域6の下側に形成されていない構成であってもよい。図12(a)は、本変形例に係る高耐圧MOSトランジスタの平面図であり、図12(b)は、図12(a)におけるX−X線で破断した断面図である。図12(b)に示すように、第2拡散層10は、平面視でドレイン領域6と重なる部位、即ち、ドレイン領域6の下側には形成されていない。
A sectional view taken along line XX in FIG. 11A and a sectional view taken along line XX in FIG. 11B correspond to FIG.
(3) In the first embodiment described above, the
また、第1拡散層4が、平面視でドレイン領域6と重なる部位、即ち、ドレイン領域6の下側に形成されておらず、且つ、第2拡散層10が、平面視でドレイン領域6と重なる部位、即ち、ドレイン領域6の下側にも形成されてなるものであってもよい。図13(a)は、本変形例に係る高耐圧MOSトランジスタの平面図であり、図13(b)は、図13(a)におけるX−X線で破断した断面図である。図13(b)に示すように、第1拡散層4は、平面視でドレイン領域6と重なる部位、即ち、ドレイン領域6の下側には形成されていない。一方、第2拡散層10は、平面視でドレイン領域6と重なる部位、即ち、ドレイン領域6の下側にも形成されている。
Further, the
(4)前述の実施の形態2では、図8(c)に示すように、第2拡散層10および第3拡散層11が、平面視で第1拡散層4の内側に形成されてなる例について説明したが、これに限定されるものではない。例えば、図14(a)に示すように、平面視で第1拡散層4、第2拡散層10および第3拡散層11が略重なるように形成されてなるものであってもよい。図14(b)は、図14(a)におけるX−X線で破断した断面図である。図14(b)に示すように、第2拡散層10および第3拡散層11におけるソース領域5側の端部は、第1拡散層10におけるソース領域5側の端部と略等しい位置にある。
(4) In the above-described second embodiment, as shown in FIG. 8C, the
(5)前述の実施の形態2では、図8(c)に示すように、第2拡散層10および第3拡散層11が、平面視で矩形状に形成されてなる例について説明したが、これに限定されるものではない。例えば、図15(a)に示すように、第2拡散層10および第3拡散層11が、平面視でコーナー部分が円弧状に形成されてなるものであってもよい。或いは、第2拡散層10および第3拡散層11が、平面視で矩形のコーナー部分を直線状に切欠してなる八角形状に形成されてなるものであってもよい。本変形例によれば、第2拡散層10および第3拡散層11におけるコーナー部での電界の集中を緩和することができるので、耐圧の向上を図ることができる。例えば、図15(b)に示すように、ゲート電極8およびソース領域5が、ドレイン領域6の周囲を囲むように形成されている場合、第2拡散層10および第3拡散層11における各コーナー部では、図15(b)中の矢印で示すように、電気力線(電界)の集中が緩和されることに伴い、電界強度が低減されることになる。
(5) In the above-described second embodiment, as illustrated in FIG. 8C, the example in which the
(6)前述の実施の形態5では、ソース領域5は、ドレイン領域6の周囲を囲む形に形成されてなる例について説明したが、これに限定されるものではない。例えば、図16に示すように、ソース領域5a,5bおよびゲート電極8a,8bが、ドレイン領域6を挟んで対称に配置されてなるものであってもよい。ここで、図17におけるX−X線で破断した断面図は、図8(a)に相当する。
(6) In the above-described fifth embodiment, the
(7)前述の実施の形態6では、ドレイン領域6が、ソース領域5の周囲を囲む形ように形成されてなる例について説明したが、これに限定されるものではない。例えば、図18に示すように、ドレイン領域6a,6b、第1分離酸化膜3a1,3a2、第2分離酸化膜3b1,3b2、第1拡散層4a,4bおよび第2拡散層10a,10bが、ソース領域5を挟んで対称に配置されてなるものであってもよい。ここで、図18におけるX−X線で破断した断面図は、図9(a)に相当する。
(7) In the above-described sixth embodiment, the example in which the
(8)前述の実施の形態1では、分離酸化膜3をLOCOS法により形成する例について説明したが、分離酸化膜3の形成方法はLOCOS法に限定されるものではなく、例えば、STI(Shallow Trench Isolation)法により形成されるものであってもよい。以下、STI法により分離酸化膜3を形成する場合の製造方法を図に基づいて説明する。
(8) In the first embodiment, the example in which the
まず、シリコン基板(シリコン基板)1に、リンイオンの注入および熱処理を行うことで、シリコン基板1にウェル領域2を形成する(図18(a)参照)。なお、具体的な方法は、実施の形態1と同様なので説明を省略する。
次に、シリコン基板1上に熱酸化処理によりシリコン酸化膜12を形成した後に、CVD法によりシリコン窒化膜13を形成し、STI法により分離酸化膜3を形成する予定の分離酸化膜形成予定領域以外の領域をマスクするレジストマスクを形成し、当該レジストマスクを用いてシリコン窒化膜13だけをドライエッチングで除去する。その後、第1拡散層4を形成する予定の第1拡散層形成予定領域以外の領域をマスクするレジストマスク14を形成した後に、イオン注入および熱処理を行うことにより、第1拡散層4を形成すし(図18(b))、その後、レジスト14を除去する。
First, the
Next, after a
次に、フォトリソグラフィ技術を利用して、分離酸化膜3を形成する予定の分離酸化膜形成予定領域以外の領域をマスクするレジストマスクを再び形成し、当該レジストマスクを用いてシリコン酸化膜12をドライエッチングで除去し、更に、シリコン基板1をエッチングした後に、レジストマスクを除去することで、トレンチ構造を形成する(図18(c)参照)。その後、熱酸化法およびCVD法により、トレンチを埋めるようにシリコン酸化膜を形成し、その後、CMP法による平坦化、シリコン窒化膜13およびシリコン酸化膜の一部の除去を行うことにより、図18(d)に示す構造を得る。図18(d)の構造を形成した後の工程は、図3(d)乃至(f)と同様なので、説明を省略する。
Next, using a photolithography technique, a resist mask for masking regions other than the region where the
(9)前述の実施の形態1および2では、ウェル領域2および第3拡散層11がN型、第1拡散層10および第2拡散層11がP型である例について説明したが、これに限定されるものではなく、例えば、ウェル領域2および第3拡散層11がP型、第1拡散層10および第2拡散層11がN型であってもよい。
(10)前述の実施の形態1では、第1拡散層4の不純物濃度が、平均で4×1014乃至1×1017cm−3程度であり、分離酸化膜3の下側から深さ1um程度のところまで形成されており、また、第2拡散層10の不純物濃度が、平均で2×1014乃至9×1016cm−3程度であり、分離酸化膜3の下側から深さ0.5乃至2um程度のところまで形成されてなる例について説明したが、第1拡散層4の不純物濃度および深さはこれに限定されるものでなく、第1拡散層4と第2拡散層10とが互いに接しており、且つ、第2拡散層10の不純物濃度が第1拡散層4の不純物濃度より低ければよい。
(9) In the first and second embodiments described above, the example in which the
(10) In the first embodiment described above, the impurity concentration of the
本発明は、高耐圧が求められる半導体装置として有用である。 The present invention is useful as a semiconductor device that requires high breakdown voltage.
1 シリコン基板(半導体基板)
2 ウェル領域
3 分離酸化膜
4 第1拡散層
5 ソース領域
6 ドレイン領域
7 ゲート酸化膜
8 ゲート電極
10 第2拡散層
11 第3拡散層
1 Silicon substrate (semiconductor substrate)
2 well
Claims (8)
前記半導体基板上における、前記ソース領域と前記ドレイン領域との間に相当する領域に設けられたゲート酸化膜と、
前記ドレイン領域と前記ゲート酸化膜との間に設けられた分離酸化膜と、
前記ゲート酸化膜と前記分離酸化膜の一部との上を覆うように形成されたゲート電極とを備える半導体装置において、
前記ウェル領域内には、前記分離酸化膜の下側を含む領域に第2導電型の第1拡散層が形成されるとともに、前記第1拡散層の下側に前記第1拡散層と接する状態で第2導電型の第2拡散層が形成され、
前記第1拡散層の不純物濃度が、前記ドレイン領域の不純物濃度より低く、前記第2拡散層の不純物濃度が、前記第1拡散層の不純物濃度より低い
ことを特徴とする半導体装置。 A semiconductor substrate in which a first conductivity type well region is formed, and a second conductivity type source region and a second conductivity type drain region are formed in an upper portion of the well region;
A gate oxide film provided in a region corresponding to the region between the source region and the drain region on the semiconductor substrate;
An isolation oxide film provided between the drain region and the gate oxide film;
In a semiconductor device comprising a gate electrode formed so as to cover the gate oxide film and a part of the isolation oxide film,
In the well region, a first diffusion layer of a second conductivity type is formed in a region including the lower side of the isolation oxide film, and is in contact with the first diffusion layer under the first diffusion layer A second diffusion layer of the second conductivity type is formed by
The semiconductor device, wherein an impurity concentration of the first diffusion layer is lower than an impurity concentration of the drain region, and an impurity concentration of the second diffusion layer is lower than an impurity concentration of the first diffusion layer.
ことを特徴とする請求項1記載の半導体装置。 The semiconductor device according to claim 1, wherein the first diffusion layer is formed so as to extend also below the drain region.
ことを特徴とする請求項1記載の半導体装置。 The semiconductor device according to claim 1, wherein the second diffusion layer is not formed in a region corresponding to a lower side of the drain region.
前記第3拡散層の不純物濃度は、前記ウェル領域の不純物濃度よりも高い
ことを特徴とする請求項2記載の半導体装置。 A third diffusion layer of a first conductivity type is formed under the second diffusion layer in the well region;
The semiconductor device according to claim 2, wherein an impurity concentration of the third diffusion layer is higher than an impurity concentration of the well region.
ことを特徴とする、請求項1乃至4のいずれか1項に記載の半導体装置。 The end of the second diffusion layer on the source region side is in the same position as the end of the first diffusion layer on the source region side in the direction from the drain region to the source region, or from the drain region. The semiconductor device according to claim 1, wherein the semiconductor device is in a position retracted to the side.
ことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the isolation oxide film is formed by a LOCOS (Local Oxidation of Silicon) method.
ことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the isolation oxide film is formed by an STI (Shallow Trench Isolation) method.
前記ウェル領域内に第2導電型のソース領域および第2導電型のドレイン領域を形成する工程と、
前記ウェル領域に第2導電型の第1拡散層を形成する工程と、
前記第1拡散層を形成する工程の後に、半導体基板上における、平面視で前記第1拡散層の一部と重なる部位に分離酸化膜を形成する工程と
前記分離酸化膜を形成する工程の後に、前記第1拡散層の下側に前記第1拡散層に接する形で第2導電型の第2拡散層を形成する工程と、
前記半導体基板上における、前記ソース領域と前記ドレイン領域との間のにゲート酸化膜を形成する工程と
前記ゲート酸化膜の上側から前記分離酸化膜の上側に亘ってゲート電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 Forming a first conductivity type well region in a semiconductor substrate;
Forming a second conductivity type source region and a second conductivity type drain region in the well region;
Forming a second conductive type first diffusion layer in the well region;
After the step of forming the first diffusion layer, after the step of forming the isolation oxide film on the semiconductor substrate in a portion overlapping the part of the first diffusion layer in plan view, and after the step of forming the isolation oxide film Forming a second conductivity type second diffusion layer in contact with the first diffusion layer below the first diffusion layer;
Forming a gate oxide film between the source region and the drain region on the semiconductor substrate; and forming a gate electrode from above the gate oxide film to above the isolation oxide film. A method for manufacturing a semiconductor device, comprising:
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