JP2014158059A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造方法に関し、より詳細には、ダマシン法により形成した配線層を有する半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a wiring layer formed by a damascene method and a manufacturing method thereof.
近年、半導体装置の微細化・高集積化に伴い多層配線構造が求められている。配線層には、低抵抗化が図れ、高いエレクトロマイグレーション耐性を有する銅（Ｃｕ）配線層が用いられている。Ｃｕはエッチング法による加工が困難であること等から、Ｃｕ配線層の形成方法として、ダマシン法が用いられている。 In recent years, with the miniaturization and high integration of semiconductor devices, a multilayer wiring structure is required. For the wiring layer, a copper (Cu) wiring layer having a low resistance and having high electromigration resistance is used. The Damascene method is used as a Cu wiring layer formation method because Cu is difficult to process by an etching method.
また、Ｃｕは酸化されやすいという性質を有する。このため、Ｃｕ配線層は酸化膜が形成されやすく、これにより、抵抗が増大する等、配線層の信頼性を低下させる場合がある。例えば、特許文献１に、ダマシン法により形成したＣｕ配線層を有する半導体装置において、配線層の信頼性を向上させる技術について開示されている。
ダマシン法によるＣｕ配線層の形成は、層間絶縁膜に形成した溝部にバリア層と金属シード層とを順次形成した後、溝部にＣｕ膜を埋め込み、化学機械研磨（ＣＭＰ）法によりＣｕ膜を平坦化させることで行われる。このようなダマシン法によるＣｕ配線層の形成において、溝部へのＣｕ膜の埋め込みが上手くできずに、配線層の信頼性が低下する場合が生じている。 In the formation of the Cu wiring layer by the damascene method, the barrier layer and the metal seed layer are sequentially formed in the groove formed in the interlayer insulating film, and then the Cu film is embedded in the groove and the Cu film is flattened by the chemical mechanical polishing (CMP) method It is done by making it. In the formation of the Cu wiring layer by such a damascene method, the Cu film cannot be embedded in the groove part well, and the reliability of the wiring layer is lowered.
そこで、本発明は、上記課題に鑑みなされたものであり、信頼性を損なうことなく、ダマシン法により配線層を形成することが可能な半導体装置およびその製造方法を提供することを目的とする。 Accordingly, the present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device capable of forming a wiring layer by a damascene method without impairing reliability, and a method for manufacturing the same.
本発明は、半導体基板上に設けられた、溝部を有する絶縁膜と、前記溝部の内面に沿って設けられた金属シード層と、前記金属シード層の表面に沿って設けられたシリサイド層と、前記溝部に埋め込まれるように、前記シリサイド層の表面上に設けられた配線層と、を有することを特徴とする半導体装置である。本発明によれば、溝部に埋め込まれるように配線層を形成する際に、金属シード層の表面に沿ってシリサイド層が設けられていることで、配線層にボイドが発生することを抑制することができる。また、配線層をシリサイド層の表面上に形成することにより、配線層を安定して形成することができる。これらにより、配線層の信頼性を向上させることができる。 The present invention provides an insulating film having a groove provided on a semiconductor substrate, a metal seed layer provided along the inner surface of the groove, a silicide layer provided along the surface of the metal seed layer, And a wiring layer provided on the surface of the silicide layer so as to be embedded in the groove. According to the present invention, when the wiring layer is formed so as to be embedded in the groove portion, the silicide layer is provided along the surface of the metal seed layer, thereby suppressing generation of voids in the wiring layer. Can do. Further, the wiring layer can be stably formed by forming the wiring layer on the surface of the silicide layer. As a result, the reliability of the wiring layer can be improved.
上記構成において、前記配線層は銅配線層である構成とすることができる。また、上記構成において、前記金属シード層は銅シード層であり、前記シリサイド層は銅シリサイド層である構成とすることができる。 The said structure WHEREIN: The said wiring layer can be set as the structure which is a copper wiring layer. In the above structure, the metal seed layer may be a copper seed layer, and the silicide layer may be a copper silicide layer.
本発明は、半導体基板上に形成された絶縁膜に溝部を形成する工程と、前記溝部の内面に沿って金属シード層を形成する工程と、前記金属シード層の表面に沿ってシリサイド層を形成する工程と、前記溝部に埋め込まれるように、前記シリサイド層の表面上に配線層を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、金属シード層の表面に沿ってシリサイド層を形成し、シリサイド層の表面上に配線層を形成することにより、配線層にボイドが発生することを抑制することができる。また、配線層をシリサイド層の表面上に形成することにより、配線層を安定して形成することができる。これらにより、配線層の信頼性を向上させることができる。 The present invention provides a step of forming a groove in an insulating film formed on a semiconductor substrate, a step of forming a metal seed layer along the inner surface of the groove, and a silicide layer along the surface of the metal seed layer. And a step of forming a wiring layer on the surface of the silicide layer so as to be embedded in the groove. According to the present invention, it is possible to suppress the generation of voids in the wiring layer by forming the silicide layer along the surface of the metal seed layer and forming the wiring layer on the surface of the silicide layer. Further, the wiring layer can be stably formed by forming the wiring layer on the surface of the silicide layer. As a result, the reliability of the wiring layer can be improved.
上記構成において、前記シリサイド層を形成する工程の前に、前記金属シード層の表面に形成された酸化膜を除去する工程を有する構成とすることができる。また、上記構成において、前記酸化膜を除去する工程と前記シリサイド層を形成する工程とは、大気に曝されることなく連続して処理される構成とすることができる。これらの構成によれば、酸化膜が形成されていない状態の金属シード層の表面にシリサイド層を形成することができる。 In the above configuration, a step of removing an oxide film formed on the surface of the metal seed layer may be provided before the step of forming the silicide layer. Further, in the above structure, the step of removing the oxide film and the step of forming the silicide layer can be processed continuously without being exposed to the atmosphere. According to these configurations, the silicide layer can be formed on the surface of the metal seed layer in a state where no oxide film is formed.
上記構成において、前記シリサイド層を形成する工程は、シラン系ガス雰囲気中で前記金属シード層をプラズマ処理することにより、前記シリサイド層を形成する工程である構成とすることができる。 In the above configuration, the step of forming the silicide layer may be a step of forming the silicide layer by plasma processing the metal seed layer in a silane-based gas atmosphere.
上記構成において、前記配線層を形成する工程は、メッキ法を用いて前記配線層を形成する工程である構成とすることができる。 The said structure WHEREIN: The process of forming the said wiring layer can be set as the structure which is a process of forming the said wiring layer using a plating method.
上記構成において、前記配線層は銅配線層である構成とすることができる。また、上記構成において、前記金属シード層は銅シード層であり、前記シリサイド層は銅シリサイド層である構成とすることができる。 The said structure WHEREIN: The said wiring layer can be set as the structure which is a copper wiring layer. In the above structure, the metal seed layer may be a copper seed layer, and the silicide layer may be a copper silicide layer.
本発明によれば、金属シード層の表面に沿って形成されたシリサイド層の表面上に、配線層を形成することにより、配線層にボイドが発生することを抑制することができる。また、配線層をシリサイド層の表面上に形成することで、配線層を安定して形成することができる。これらにより、配線層の信頼性を向上させることができる。 According to the present invention, by forming the wiring layer on the surface of the silicide layer formed along the surface of the metal seed layer, generation of voids in the wiring layer can be suppressed. In addition, the wiring layer can be stably formed by forming the wiring layer on the surface of the silicide layer. As a result, the reliability of the wiring layer can be improved.
まず初めに、本発明の課題を明確にするため、比較例１に係る半導体装置について説明する。図１（ａ）から図１（ｃ）は、比較例１に係る半導体装置１００の製造工程を示す断面図である。図１（ａ）において、半導体素子（不図示）が形成された半導体基板１０上に、ＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜１２を形成する。フォトリソ技術およびエッチング技術を用いて、ＢＰＳＧ膜１２に孔部１４を形成する。孔部１４に埋め込まれるようにプラグ金属１６を形成する。プラグ金属１６は半導体素子に電気的に接続している。ＢＰＳＧ膜１２上にＳｉＮ（シリコン窒化）膜１８とＴＥＯＳ膜２０とを順次形成する。フォトリソ技術およびエッチング技術を用いて、ＳｉＮ膜１８とＴＥＯＳ膜２０とに溝部２２を形成する。
First, in order to clarify the problem of the present invention, a semiconductor device according to Comparative Example 1 will be described. FIG. 1A to FIG. 1C are cross-sectional views illustrating manufacturing steps of the
図１（ｂ）において、溝部２２の内面に沿うようにバリア層２４を形成し、バリア層２４の表面に沿うようにＣｕシード層２６を形成する。Ｃｕシード層２６を形成する工程の後、半導体装置１００は大気に晒されるため、Ｃｕシード層２６の表面に酸化膜３２が形成される。
In FIG. 1B, the
図１（ｃ）において、例えば電解メッキ法により、溝部２２に埋め込まれるように、Ｃｕシード層２６の表面上にＣｕ膜を形成する。その後、ＴＥＯＳ膜２０の表面が露出し、溝部２２にＣｕ膜が残存するようＣｕ膜等をＣＭＰ法により研磨する。これにより、溝部２２にＣｕ配線層３０が形成される。
In FIG. 1C, a Cu film is formed on the surface of the
比較例１の製造方法によれば、図１（ｃ）のように、Ｃｕ配線層３０を形成するため、電解メッキ法によりＣｕ膜を形成している。電解メッキ法を用いたＣｕ膜の形成は、半導体装置１００をメッキ液である硫酸銅（ＣｕＳＯ４）溶液に浸漬させて、Ｃｕシード層２６上にＣｕを析出させていくことにより行われる。このため、Ｃｕシード層２６の表面に酸化膜３２が形成されている場合は、Ｃｕシード層２６の表面上にＣｕ膜を一様に形成していくことが難しくなる。これにより、図１（ｃ）のように、Ｃｕ配線層３０にボイド３４が発生する場合が生じる。
According to the manufacturing method of Comparative Example 1, as shown in FIG. 1C, a Cu film is formed by an electrolytic plating method in order to form the
Ｃｕ配線層３０にボイド３４が形成されると、Ｃｕ配線層３０の断線や、Ｃｕ配線層３０の抵抗値の増加等が生じ、Ｃｕ配線層３０の信頼性の低下をもたらす。
When the
また、半導体装置１００をメッキ液である硫酸銅溶液に浸漬させる際に、Ｃｕシード層２６が溶出してしまう場合が生じる。この場合、Ｃｕ膜の形成が上手くできなくなってしまう。
Further, when the
そこで、ダマシン法により配線層を形成する場合において、このような配線層の信頼性の低下を抑制することが可能な実施例１を以下に示す。 Therefore, in the case where the wiring layer is formed by the damascene method, Example 1 capable of suppressing such a decrease in the reliability of the wiring layer will be described below.
図２は実施例１に係る半導体装置１００の断面図である。図２において、半導体素子（不図示）が形成された半導体基板１０上に、ＢＰＳＧ膜１２が設けられていて、ＢＰＳＧ膜１２には貫通する孔部１４が形成されている。半導体基板１０は、例えばＳｉ（シリコン）基板である。孔部１４には、例えばＷ（タングステン）からなるプラグ金属１６が設けられている。半導体素子は、プラグ金属１６を介して、外部と電気的に接続している。
FIG. 2 is a cross-sectional view of the
ＢＰＳＧ膜１２上には、ＳｉＮ膜１８とＴＥＯＳ膜２０とが順次設けられている。ＳｉＮ膜１８とＴＥＯＳ膜２０との積層膜を絶縁膜２１とする。絶縁膜２１には、半導体基板１０の表面に対して水平方向に延伸する溝部２２が形成されていて、溝部２２の底面には、プラグ金属１６の表面が露出している。
On the
溝部２２の内面（両側面と底面）に沿って、例えばＴａ（タンタル）からなるバリア層２４が設けられている。バリア層２４の表面に沿って、Ｃｕシード層２６が設けられている。Ｃｕシード層２６の表面に沿って、Ｃｕシリサイド層２８が設けられている。溝部２２に埋め込まれるように、Ｃｕシリサイド層２８の表面上にＣｕ配線層３０が設けられている。Ｃｕ配線層３０とプラグ金属１６とは、バリア層２４、Ｃｕシード層２６およびＣｕシリサイド層２８を介して電気的に接続している。
A
次に、図３（ａ）から図３（ｄ）を用い、実施例１に係る半導体装置１００の製造方法を説明する。図３（ａ）において、半導体素子（不図示）が形成された半導体基板１０上に、ＢＰＳＧ膜１２を形成する。ＢＰＳＧ膜１２上に形成されたレジスト層（不図示）をマスクに、ＢＰＳＧ膜１２をエッチングして孔部１４を形成する。孔部１４にＷ（タングステン）を埋め込むことで、プラグ金属１６を形成する。
Next, a method for manufacturing the
ＢＰＳＧ膜１２上に、ＳｉＮ膜１８とＴＥＯＳ膜２０とを順次形成し、ＳｉＮ膜１８とＴＥＯＳ膜２０との積層膜である絶縁膜２１を形成する。ＳｉＮ膜１８とＴＥＯＳ膜２０とは、例えばＣＶＤ（化学気相成長）法を用いて形成することができる。絶縁膜２１上に形成されたレジスト層（不図示）をマスクに、絶縁膜２１をエッチングする。これにより、絶縁膜２１に、半導体基板１０の表面に対して水平方向に延伸する溝部２２が形成される。溝部２２の底面には、プラグ金属１６の表面が露出されている。
On the
図３（ｂ）において、例えばＣＶＤ法を用いて厚さ１０ｎｍから５０ｎｍのＴａ膜を堆積する。これにより、溝部２２の内面に沿うように、Ｔａ膜からなるバリア層２４が形成される。なお、バリア層２４は、Ｔａ膜以外にも、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）膜等を用いることができる。次に、例えばＣＶＤ法を用いて厚さ３０ｎｍから１００ｎｍのＣｕ膜を堆積する。これにより、バリア層２４の表面に沿うように、Ｃｕシード層２６が形成される。Ｃｕシード層２６を形成後、半導体装置１００は大気中に置かれる。前述したように、Ｃｕは酸化されやすいという性質を有する。このため、Ｃｕシード層２６の表面に酸化膜３２が容易に形成される。
In FIG. 3B, a Ta film having a thickness of 10 nm to 50 nm is deposited using, for example, a CVD method. Thereby, the
図３（ｃ）において、例えば、ＮＨ３（アンモニア）ガスとＮ２（窒素）ガスとの混合ガスが導入されたチャンバー内で、半導体基板１０の温度を４００℃に設定する。その後、ＲＦパワーをＯＮにして、Ｃｕシード層２６にプラズマ処理を施し、Ｃｕシード層２６の表面を還元することで、Ｃｕシード層２６の表面に形成された酸化膜３２を除去する。次いで、ＲＦパワーをＯＦＦにした後、チャンバー内に、例えばＳｉＨ４（モノシラン）ガスとＮ２ガスとを導入し、チャンバー内を、ＳｉＨ４ガスとＮ２ガスとの混合ガスで満たす。ＲＦパワーを再度ＯＮにして、Ｃｕシード層２６にプラズマ処理を施し、Ｃｕシード層２６の表面に、厚さ０．５ｎｍから１０ｎｍのＣｕシリサイド層２８を形成する。ここで、酸化膜３２を除去する工程とＣｕシリサイド層２８を形成する工程とは、半導体装置１００を大気に曝すことなく、連続にて処理を行う。
In FIG. 3C, for example, the temperature of the
図３（ｄ）において、例えば電解メッキ法により、溝部２２に埋め込まれるように、Ｃｕシリサイド層２８の表面上にＣｕ膜を形成する。その後、絶縁膜２１の表面が露出し、溝部２２にＣｕ膜が残存するよう、ＣＭＰ法を用いて、Ｃｕ膜、Ｃｕシリサイド層２８、Ｃｕシード層２６およびバリア層２４を研磨する。これにより、溝部２２に埋め込まれるようにＣｕ配線層３０が形成される。以上により、図２に示す実施例１に係る半導体装置１００が形成される。
In FIG. 3D, a Cu film is formed on the surface of the
実施例１の製造方法によれば、図３（ａ）のように、半導体基板１０上に形成された絶縁膜２１に溝部２２を形成する。図３（ｂ）のように、溝部２２の内面に沿うようにバリア層２４とＣｕシード層２６とを順次形成する。図３（ｃ）のように、Ｃｕシード層２６の表面に形成された酸化膜３２を除去した後、Ｃｕシード層２６の表面に沿ってＣｕシリサイド層２８を形成する。そして、図３（ｄ）のように、Ｃｕシリサイド層２８の表面上にＣｕ膜を形成して、溝部２２に埋め込まれるようにＣｕ配線層３０を形成する。
According to the manufacturing method of the first embodiment, as shown in FIG. 3A, the
Ｃｕシリサイド層２８は、Ｃｕシード層２６に比べて酸化され難いという性質を有する。このため、実施例１のように、Ｃｕシード層２６の表面に沿ってＣｕシリサイド層２８を形成することで、図３（ｄ）に示す、電解メッキ法によるＣｕ膜の形成を、酸化膜が形成されていない状態のＣｕシリサイド層２８の表面上に行うことができる。これにより、Ｃｕシリサイド層２８の表面上にＣｕ膜を一様に形成していくことができ、Ｃｕ配線層３０にボイド３４が形成されることを抑制することができる。このため、実施例１によれば、Ｃｕ配線層３０の断線や抵抗値の増加等を抑制することができ、Ｃｕ配線層３０の信頼性を向上させることができる。
The
また、前述したように、電解メッキ法によりＣｕ膜を形成する際、半導体装置１００をメッキ液である硫酸銅溶液に浸漬させる。Ｃｕシード層２６は、硫酸銅溶液に浸漬されると溶出される場合がある。Ｃｕシード層２６が溶出されると、Ｃｕ膜の形成が上手くできなくなることがある。しかしながら、実施例１では、Ｃｕシード層２６の表面に沿ってＣｕシリサイド層２８が形成されている。Ｃｕシリサイド層２８は硫酸銅溶液に浸漬されても溶出され難いという性質を有する。このため、半導体装置１００をメッキ液である硫酸銅溶液に浸漬させた場合でも、Ｃｕシリサイド層２８は溶出されずにそのまま残存する。したがって、実施例１によれば、Ｃｕシリサイド層２８の表面上にＣｕ膜を安定して形成することができる。つまり、Ｃｕ配線層３０を安定して形成することができ、これにより、Ｃｕ配線層３０の信頼性を向上させることができる。
Further, as described above, when the Cu film is formed by the electrolytic plating method, the
さらに、図３（ｃ）のように、Ｃｕシード層２６の表面にＣｕシリサイド層２８を形成する前に、Ｃｕシード層２６の表面に形成された酸化膜３２を除去している。そして、酸化膜３２を除去する工程とＣｕシリサイド層２８を形成する工程とを、途中で半導体装置１００を大気に曝すことなく連続して処理している。これにより、Ｃｕシード層２６の表面に酸化膜３２が形成されていない状態で、Ｃｕシリサイド層２８を形成することができる。
Further, as shown in FIG. 3C, before forming the
実施例１において、Ｃｕ配線層３０は、半導体基板１０の表面に対して水平方向に延伸して形成された溝部２２に設けられた場合を例に示したが、これに限られるわけではない。言い換えると、Ｃｕ配線層３０は、例えば多層配線構造において、上層配線層及び下層配線層のように、半導体基板１０の表面に対して水平方向に延伸する配線層である場合を例に示したが、これに限られるわけではない。上層配線層と下層配線層との間の絶縁膜に形成された孔部に設けられ、上層配線層と下層配線層とを電気的に接続するビア配線である場合でもよい。即ち、Ｃｕ配線層３０は、半導体基板１０の表面に対して水平方向に延伸する配線層である場合でも、半導体基板１０の表面に対して垂直方向に延伸する配線層である場合でもよい。これらの場合でも、実施例１によれば、配線層にボイドが形成されることを抑制でき、断線や抵抗値の増加等の抑制を図ることができる。
In the first embodiment, the
また、Ｃｕシード層２６の表面に形成された酸化膜３２は、ＮＨ３ガス雰囲気中でＣｕシード層２６にプラズマ処理を施すことで除去する場合を例に示したがこれに限られない。例えば、硝酸を用いたウエットエッチング法により、酸化膜３２を除去する場合でもよい。また、ＮＨ３ガス以外にもＨ２等の還元ガス雰囲気中でプラズマ処理を行う場合でもよい。
In addition, although the
また、Ｃｕシリサイド層２８は、ＳｉＨ４ガスを含んだガス雰囲気中でＣｕシード層２６にプラズマ処理を施すことで形成する場合を例に示したが、ＳｉＨ４ガスを含んだガス雰囲気中に限られず、Ｓｉ２Ｈ６やＳｉＨ３Ｃｌ２等のシラン系ガスを含んだガス雰囲気中でプラズマ処理を施す場合でもよい。
Further,
また、溝部２２に埋め込まれるように形成される配線層は、Ｃｕ配線層３０である場合を例に示したが、これに限られず、その他の材料からなる配線層の場合でもよい。ここで、配線層はメッキ法で形成することが可能な材料からなる場合が好ましい。また、金属シード層はＣｕシード層２６であり、シリサイド層はＣｕシリサイド層２８である場合を例に示したが、これに限られない。金属シード層は、例えば、ＣｕとＡｌ、Ａｕ、Ａｇ、Ｎｉ、Ｔｉ、Ｃｏ、Ｓｎ、Ｉｎ、Ｚｒ、Ｍｇ、Ｂｅ、Ｐｄ、Ｂ、Ｚｎ、Ｃａ、Ｇａ又はＭｏとの合金からなる場合等でもよい。シリサイド層は、金属シード層に対応した材料からなる場合でもよい。
In addition, the wiring layer formed so as to be embedded in the
また、図３（ｃ）のように、Ｃｕシード層２６の表面に形成された酸化膜３２を除去した後、Ｃｕシード層２６の表面にＣｕシリサイド層２８を形成する場合を例に示したがこれに限られない。例えば、図３（ｂ）のように、バリア層２４の表面に沿ってＣｕシード層２６を形成した後、半導体装置１００を大気に曝すことなく、Ｃｕシード層２６の表面にＣｕシリサイド層２８を形成する場合でもよい。つまり、Ｃｕシード層２６の表面に酸化膜３２が形成されていない状態で、Ｃｕシリサイド層２８を形成することができる方法であれば、その他の方法を用いてもよい。
Further, as shown in FIG. 3C, an example is shown in which the
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and various modifications can be made within the scope of the gist of the present invention described in the claims.・ Change is possible.
１０ 半導体基板
１２ ＢＰＳＧ膜
１４ 孔部
１６ プラグ金属
１８ ＳｉＮ膜
２０ ＴＥＯＳ膜
２１ 絶縁膜
２２ 溝部
２４ バリア層
２６ Ｃｕシード層
２８ Ｃｕシリサイド層
３０ Ｃｕ配線層
３２ 酸化膜
３４ ボイド
１００ 半導体装置
DESCRIPTION OF
Claims (10)
前記溝部の内面に沿って設けられた金属シード層と、
前記金属シード層の表面に沿って設けられたシリサイド層と、
前記溝部に埋め込まれるように、前記シリサイド層の表面上に設けられた配線層と、を有することを特徴とする半導体装置。 An insulating film having a groove provided on the semiconductor substrate;
A metal seed layer provided along the inner surface of the groove,
A silicide layer provided along a surface of the metal seed layer;
And a wiring layer provided on the surface of the silicide layer so as to be embedded in the groove.
前記溝部の内面に沿って金属シード層を形成する工程と、
前記金属シード層の表面に沿ってシリサイド層を形成する工程と、
前記溝部に埋め込まれるように、前記シリサイド層の表面上に配線層を形成する工程と、を有することを特徴とする半導体装置の製造方法。 Forming a groove in an insulating film formed on the semiconductor substrate;
Forming a metal seed layer along the inner surface of the groove;
Forming a silicide layer along the surface of the metal seed layer;
And a step of forming a wiring layer on the surface of the silicide layer so as to be embedded in the groove.
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