JP2014157907A - Thin film transistor and manufacturing method of the same - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a bottom-gate thin film transistor which includes a substrate, a gate electrode and a gate insulator, further includes a channel layer of a semiconductor composed of In-Ga-Zn-O and a protective layer on a top surface of the semiconductor, and can improve characteristics of the protective layer.SOLUTION: In a thin film transistor, a protective layer includes an insulating first layer provided in a lower part, for optimizing a threshold voltage, and an insulating second layer which is provided on the first layer and attaches weight to a passivation function, and the first layer is a SiOlayer which has a film thickness within a range from 50 nm to 120 nm and contains hydrogen.

Description

本発明は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス半導体をチャンネル層とした薄膜トランジスタに関するものである。   The present invention relates to a thin film transistor having an In—Ga—Zn—O-based amorphous semiconductor as a channel layer.

現在、電界効果型トランジスタは、半導体メモリ集積回路、高周波信号増幅素子等として広く用いられている。その中でも薄膜トランジスタは、液晶表示装置（ＬＣＤ）、有機ＥＬエレクトロルミネッセンス表示装置（ＯＬＥＤ）等の平面薄型画像表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）のスイッチング素子として用いられている。ＦＰＤに用いられるＴＦＴは、ガラス基板上にチャンネル層としてアモルファスシリコン薄膜または多結晶シリコン薄膜が使用されている。しかしながら、前者は電界効果移動度が１ｃｍ^２／Ｖ・ｓｅｃ未満と小さい。後者は、電界効果移動度が大きいものの、比較的高温の熱工程を要するなどの欠点を有する。 Currently, field effect transistors are widely used as semiconductor memory integrated circuits, high-frequency signal amplifiers, and the like. Among them, the thin film transistor is used as a switching element of a flat and thin image display device (FPD) such as a liquid crystal display device (LCD) and an organic EL electroluminescence display device (OLED). A TFT used for FPD uses an amorphous silicon thin film or a polycrystalline silicon thin film as a channel layer on a glass substrate. However, the former has a small field effect mobility of less than 1 cm ² / V · sec. The latter has drawbacks such as requiring a relatively high temperature heat step, although the field effect mobility is large.

これに対して、近年、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系（以下ＩＧＺＯと表記）のアモルファス半導体をチャンネル層とした薄膜トランジスタの開発が活発に行われている［非特許文献１］。この半導体は、アモルファスであるにも関わらず、その移動度が１０ｃｍ^２／Ｖ・ｓｅｃに達する場合もあり、今後も期待の大きな半導体デバイスである。 On the other hand, in recent years, a thin film transistor using an In—Ga—Zn—O-based (hereinafter referred to as IGZO) amorphous semiconductor as a channel layer has been actively developed [Non-Patent Document 1]. Although this semiconductor is amorphous, its mobility may reach 10 cm ² / V · sec, and it is a highly anticipated semiconductor device in the future.

このアモルファスＩＧＺＯのＴＦＴにおいて、閾値電圧の最適化は大きな問題となっている。この問題克服のために、アモルファスＩＧＺＯを熱処理することは有効な方法である。例えば、ＩＧＺＯ膜形成後の乾燥あるいは湿潤酸素雰囲気による閾値電圧、サブスレショルド値の改善が報告されている[非特許文献２]。又、通常より低温での閾値電圧の制御方法としては、ＩＧＺＯ膜のオゾン処理による閾値電圧の改善が報告されている。   In this amorphous IGZO TFT, optimization of the threshold voltage is a big problem. In order to overcome this problem, heat treatment of amorphous IGZO is an effective method. For example, it has been reported that the threshold voltage and the subthreshold value are improved by the dry or wet oxygen atmosphere after the formation of the IGZO film [Non-patent Document 2]. Further, as a method for controlling the threshold voltage at a temperature lower than usual, improvement of the threshold voltage by the ozone treatment of the IGZO film has been reported.

特開２０１１−２１６５７４号公報JP 2011-216574 A 特開２００７−２９９９１３号公報JP 2007-299913 A

Ｋ．Ｎｏｍｕｒａ ｅｔ ａｌ， Ｎａｔｕｒｅ ４８８（２００４）４３２K. Nomura et al, Nature 488 (2004) 432 Ｋ．Ｎｏｍｕｒａ ｅｔ ａｌ Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ９３（２００８）１９２１０７K. Nomura et al Appl. Phys. Lett. 93 (2008) 192107

これまで述べてきたように、又、それ以外にも、現在まで電界効果移動度、サブスレショルド値の改善、閾値電圧の最適化などの薄膜トランジスタ特性改善のための、数多くの研究、発明がなされている。   As described above, besides that, many studies and inventions have been made to improve thin film transistor characteristics such as field-effect mobility, subthreshold value improvement, and threshold voltage optimization. Yes.

薄膜トランジスタの構造をアモルファスシリコンの場合と同様にボトムゲート型にする場合、実デバイスでは、アモルファスＩＧＺＯの上面に厚さ４００ｎｍ程度の保護層を設けることが多い。ただし、本発明で使用される保護層は、通常の保護層の他に、エッチングストッパー層等も含むものとする。この保護層はプラズマＣＶＤで作られるＳｉＯ_２であることが多い。 When the structure of the thin film transistor is a bottom gate type as in the case of amorphous silicon, in an actual device, a protective layer having a thickness of about 400 nm is often provided on the upper surface of the amorphous IGZO. However, the protective layer used in the present invention includes an etching stopper layer and the like in addition to a normal protective layer. This protective layer is often SiO ₂ made by plasma CVD.

プラズマＣＶＤで作られるＳｉＯ_２膜を保護層とする場合、成膜中などに水素がＩＧＺＯ膜に取り込まれ、閾値電圧がデプレッション側にシフトする。このようなデプレッション側へのシフトを避けるために、プラズマＣＶＤの成膜において、ＳｉＯ_２膜中の水素が少なくなるような条件で成膜することが望ましい。 When a SiO ₂ film formed by plasma CVD is used as a protective layer, hydrogen is taken into the IGZO film during film formation and the threshold voltage is shifted to the depletion side. In order to avoid such a shift to the depletion side, it is desirable that the film be formed under conditions such that the hydrogen in the SiO ₂ film is reduced in the plasma CVD film formation.

しかしながら、このような条件で成膜したＳｉＯ_２膜は、例えば、液晶ディスプレイのバックブレーンに使用される薄膜トランジスタの非アルカリガラス基板とほぼ同じ熱膨張係数を有するシリコン基板に成膜したＳｉＯ_２膜の場合、−４００ＭＰａから−５００ＭＰａの大きな応力を持つ。このような大きな応力を持つ膜は４００ｎｍ程度の膜厚となる保護層として適切ではない。逆に、応力を小さくするような成膜条件で成膜したＳｉＯ_２膜は、含有水素量が多い、あるいは、パッシベーション性能が不十分である等の欠点を有する。 However, SiO ₂ film formed under such conditions, for example, of SiO ₂ film formed on a silicon substrate having substantially the same thermal expansion coefficient as the non-alkali glass substrate of the thin film transistor to be used in the backplane of the liquid crystal display In the case, it has a large stress of -400 MPa to -500 MPa. A film having such a large stress is not suitable as a protective layer having a thickness of about 400 nm. On the contrary, the SiO ₂ film formed under the film forming conditions that reduce the stress has drawbacks such as a large amount of hydrogen contained or insufficient passivation performance.

本発明は、基板とゲート電極とゲート絶縁体とを含み、Ｉｎ−Ｇａ−Ｚｎ−Ｏから成る半導体のチャンネル層を含み、半導体上面に保護層を有するボトムゲート型の薄膜トランジスタにおいて、保護層の特性を改善することのできる薄膜トランジスタおよびその製造方法を提供するものである。   The present invention relates to the characteristics of a protective layer in a bottom-gate thin film transistor including a substrate, a gate electrode, a gate insulator, a semiconductor channel layer made of In-Ga-Zn-O, and having a protective layer on the upper surface of the semiconductor. A thin film transistor and a method for manufacturing the same can be provided.

本発明は、上記状況を鑑みてなされたもので、基板とゲート電極とゲート絶縁体とを含み、Ｉｎ−Ｇａ−Ｚｎ−Ｏから成る半導体のチャンネル層を含み、前記半導体上面に保護層を有するボトムゲート型の薄膜トランジスタにおいて、前記保護層は、下部に設けられた閾値電圧を最適化するための絶縁性の第１の層と、前記第１の層の上部に設けられたパッシベーション機能に重きを置いた絶縁性の第２の層とから成り、且つ、前記第１の層が５０ｎｍから１２０ｎｍまでの程度の範囲内にある膜厚の水素を含むＳｉＯ_２層であることを特徴とする。保護層を第１の層と第２の層との２つに分け、第１の層は閾値電圧の最適化、調整に重きを置いた層であり、第２の層はパッシベーション機能やテンション調整機能等に重きを置いた層である。本発明にかかる薄膜トランジスタの形態は図１に示すように、以下のようなものとなる。基板１上に、ゲート電極２と、ゲート電極２上にゲート電極２を覆うように形成されたゲート絶縁層（ゲート絶縁体）４と、ゲート絶縁層４上の半導体層（半導体のチャンネル層）５と、半導体層５に接続されたソース電極８及びドレイン電極９とを備えた、ボトムゲート・トップコンタクト型の薄膜トランジスタである。そして半導体層５上に、半導体層５を二つの領域に分割するように第１の保護膜（第１の層）６と第２の保護膜（第２の層）７が形成され、ソース電極８及びドレイン電極９はそれぞれ分割された半導体層領域で接触し、電気的に接続されている。また、ドレイン電極９は第２の保護膜７の一部を被覆するようにして画素電極１２と接続している。またゲート絶縁層４を挟んでドレイン電極９の下にキャパシタ電極３が形成されている。 The present invention has been made in view of the above situation, and includes a substrate, a gate electrode, a gate insulator, a semiconductor channel layer made of In-Ga-Zn-O, and a protective layer on the upper surface of the semiconductor. In the bottom-gate thin film transistor, the protective layer emphasizes an insulating first layer for optimizing a threshold voltage provided at a lower portion and a passivation function provided at an upper portion of the first layer. And an insulating second layer, and the first layer is a SiO ₂ layer containing hydrogen having a thickness in a range of about 50 nm to 120 nm. The protective layer is divided into two layers, the first layer and the second layer. The first layer is a layer that emphasizes the optimization and adjustment of the threshold voltage, and the second layer is a passivation function and tension adjustment. This is a layer that emphasizes functions. The form of the thin film transistor according to the present invention is as follows, as shown in FIG. A gate electrode 2, a gate insulating layer (gate insulator) 4 formed on the gate electrode 2 so as to cover the gate electrode 2, and a semiconductor layer (semiconductor channel layer) on the gate insulating layer 4 5 and a bottom gate / top contact type thin film transistor including a source electrode 8 and a drain electrode 9 connected to the semiconductor layer 5. A first protective film (first layer) 6 and a second protective film (second layer) 7 are formed on the semiconductor layer 5 so as to divide the semiconductor layer 5 into two regions. 8 and the drain electrode 9 are in contact with each other in the divided semiconductor layer regions, and are electrically connected. The drain electrode 9 is connected to the pixel electrode 12 so as to cover a part of the second protective film 7. A capacitor electrode 3 is formed under the drain electrode 9 with the gate insulating layer 4 interposed therebetween.

第１の層をプラズマＣＶＤで成膜する場合、上述したように成膜中に水素がＩＧＺＯ膜に取り込まれ、閾値電圧がデプレッション側にシフトする。このようなデプレッション側へのシフトを避けるために、プラズマＣＶＤの成膜において、ＳｉＯ_２膜中の水素が少なくなるような条件で成膜することが望ましい。そのために、第１の層の製造方法について、製膜工程がプラズマＣＶＤであり、第１の層のプラズマＣＶＤによる製膜工程におけるＮ_２Ｏ／シラン（ＳｉＨ_４）の比が５０以上であることを提案する。 When the first layer is formed by plasma CVD, hydrogen is taken into the IGZO film during film formation as described above, and the threshold voltage is shifted to the depletion side. In order to avoid such a shift to the depletion side, it is desirable that the film be formed under conditions such that the hydrogen in the SiO ₂ film is reduced in the plasma CVD film formation. Therefore, in the first layer manufacturing method, the film forming process is plasma CVD, and the ratio of N ₂ O / silane (SiH ₄ ) in the film forming process by plasma CVD of the first layer is 50 or more. Propose.

第１の層は、単独でも、ある程度の保護機能を有する。しかしながら、比較的薄いために、完全な遮断とは成らない。しかしながら、その後の工程における界面汚染の心配は軽微である。そのために、第１の層形成後、第２の層の形成前に２５０−３５０℃でアニールして、ＩＧＺＯ膜からの水素の離脱や酸化を促すことも有効である。   The first layer alone has a certain degree of protection function. However, since it is relatively thin, it is not a complete block. However, there is little concern about interface contamination in the subsequent steps. For this purpose, it is also effective to promote hydrogen detachment and oxidation from the IGZO film by annealing at 250 to 350 ° C. after forming the first layer and before forming the second layer.

第２の層はパッシベーション機能を有する、あるいは、テンションの緩和が可能な膜であれば良く。その膜がＳｉＯ_２あるいはＳｉＮｘ、あるいはＳｉＯＮ、あるいはＡｌ_２Ｏ_３であっても良い。 The second layer may be a film having a passivation function or capable of relaxing tension. The film may be a SiO ₂ or SiNx or SiON, or _Al 2 _{O 3,,.}

本発明では、第２の層についても、更に、提案を行う。例えば基板に非アルカリガラス基板を使用する場合、上述したようにプラズマＣＶＤにより作られた第１の層であるＳｉＯ_２の応力は大きい場合がある。その一因に、ＳｉＯ_２の熱膨張係数が小さいことが挙げられる。すなわち、Ｓｉ（２．６×１０^−６Ｋ^−１)やそれと熱膨張係数が同程度の非アルカリガラス基板などに比べてＳｉＯ_２の熱膨張は５．４×１０^−７Ｋ^−１と極端に小さい。第２の層がＹ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｌｕなどの希土類元素Ｒを含む結晶性Ｒ_２Ｏ_３型の酸化物は、例えばＹ_２Ｏ_３の場合、７．２×１０^−６Ｋ^−１と大きな熱膨張係数を持つ。そのために、第２の層にこれらの結晶性酸化膜を用いることで、保護層全体の応力を緩和することが可能である。しかしながら基板は、非アルカリガラスに限定されるものではない。例えば、有機系のフィルム基板を使用しても良い。 In the present invention, the second layer is further proposed. For example, when a non-alkali glass substrate is used as the substrate, the stress of SiO ₂ that is the first layer formed by plasma CVD as described above may be large. One reason is that the thermal expansion coefficient of SiO ₂ is small. That is, the thermal expansion of SiO ₂ is extremely 5.4 × 10 ⁻⁷ K ⁻¹ compared to Si (2.6 × 10 ⁻⁶ K ⁻¹ ) or a non-alkali glass substrate having the same thermal expansion coefficient as that of Si (2.6 × 10 ⁻⁶ K ⁻¹ ). Small. The crystalline R ₂ O ₃ type oxide in which the _second layer includes rare earth elements R such as Y, Gd, Dy, Ho, Er, Tm, and Lu is, for example, 7.2 × 10 when Y ₂ O ₃ is used. ^It has a large thermal expansion coefficient of ⁻⁶ K ⁻¹ . Therefore, the stress of the entire protective layer can be relieved by using these crystalline oxide films for the second layer. However, the substrate is not limited to non-alkali glass. For example, an organic film substrate may be used.

本発明では、上述した第２の層の製造方法についても提案を行う。ここではＹ_２Ｏ_３膜の形成方法について述べる。第１の層の上に、例えばＹ膜を蒸着などにより成膜する。この蒸着に使用するＹのインゴットは、水素雰囲気中で熱処理され、通常より多くの水素を含むＹインゴットであることが望ましい。このようなＹインゴットを蒸着源として成膜されたＹ膜には、水素のほかにＹ_２Ｏ_３も含まれることが多い。ここでは、詳細は割愛するが、水素を含むＹインゴットから蒸着で成膜したＹ膜には酸素が多く含まれることが多い。すなわち、Ｙを主とした、ＹＨｘ、Ｙ_２Ｏ_３から成る膜が成膜される。又、第１の層にプラズマＣＶＤにより作られたＳｉＯ_２を使用する場合、このＳｉＯ_２に水素が含まれるために、Ｙ膜中のＹＨｘの割合は増加しやすい。このＹ、ＹＨｘ、Ｙ_２Ｏ_３から成る膜は、特に水素の影響のため、又、結晶構造欠陥などのために、大気中、２５０℃から３５０℃程度の範囲内にある温度で容易に酸化され、且つビクスバイト構造を有する良質なＹ_２Ｏ_３膜となる。又、酸化する際に水素が離脱するために、酸化膜中の水素量は少なく、ＩＧＺＯ膜に与える影響も少ない。又、Ｙを主とした、ＹＨｘ、Ｙ_２Ｏ_３から成る膜は、安価な製造装置で成膜可能であり、又、アニールも通常のオーブンで良く、安価な工程となる。 In the present invention, a method for manufacturing the second layer is also proposed. Here, a method for forming a Y ₂ O ₃ film will be described. On the first layer, for example, a Y film is formed by vapor deposition or the like. The Y ingot used for this vapor deposition is preferably a Y ingot that is heat-treated in a hydrogen atmosphere and contains more hydrogen than usual. A Y film formed using such a Y ingot as an evaporation source often contains Y ₂ O _{3 in} addition to hydrogen. Although details are omitted here, a Y film formed by vapor deposition from a Y ingot containing hydrogen often contains a lot of oxygen. That is, a film composed mainly of Y and made of YHx and Y ₂ O ₃ is formed. Further, when SiO ₂ made by plasma CVD is used for the first layer, since this SiO ₂ contains hydrogen, the ratio of YHx in the Y film tends to increase. The film made of Y, YHx, Y ₂ O ₃ is easily oxidized at a temperature in the range of about 250 ° C. to 350 ° C. in the atmosphere due to the influence of hydrogen and crystal structure defects. And a high-quality Y ₂ O ₃ film having a bixbite structure. Further, since hydrogen is released during oxidation, the amount of hydrogen in the oxide film is small and the influence on the IGZO film is small. Moreover, a film mainly composed of Y and made of YHx and Y ₂ O ₃ can be formed by an inexpensive manufacturing apparatus, and annealing may be performed by an ordinary oven, which is an inexpensive process.

しかしながら、上述した工程は、全ての希土類で使用できるわけでは無い。例えば、ＥｕやＬａ、Ｃｅなどは極端に酸化されやすいために、その蒸着膜を大気中に取り出すと急激に酸化され、制御された酸化工程が不可能となる。又、薄膜で、複数個の結晶構造が共存する酸化物は、膜質も良くないなどの理由から使用は望ましくない。そのため、使用可能な希土類元素は、Ｙ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｌｕ及びそれらを一種類以上含む膜に限定される。   However, the process described above cannot be used with all rare earths. For example, Eu, La, Ce, and the like are extremely easily oxidized. Therefore, when the deposited film is taken out into the atmosphere, it is rapidly oxidized and a controlled oxidation process becomes impossible. In addition, it is not desirable to use an oxide in which a plurality of crystal structures coexist in a thin film because the film quality is not good. Therefore, usable rare earth elements are limited to Y, Gd, Dy, Ho, Er, Tm, Lu, and films containing one or more of them.

第１の層の７０ｎｍ程度の成膜条件変化により閾値電圧Ｖｔｈが変化した例を示す。図４に第１の層を水素を含みやすい条件で作製した場合、例えばプラズマＣＶＤにて、Ｎ_２Ｏ／シラン（ＳｉＨ_４）の比を約７．５で、７０ｎｍ成膜したトランジスタのゲート電圧Ｖｇとソースドレイン電流Ｉｄｓの特性を示す。図５に第１の層を、より水素の少ない作製した場合、例えばプラズマＣＶＤにて、Ｎ_２Ｏ／シラン（ＳｉＨ_４）の比を約５０で７０ｎｍ成膜したトランジスタのゲート電圧Ｖｇとソースドレイン電流Ｉｄの特性を示す。ゲート電圧は−２０Ｖから＋２０Ｖ、ソースとドレイン電圧１０Ｖで測定を行っている。両者とも第２の層は、同一条件で作製している。前者は全くトランジスタとして動作していない。後者は閾値電圧が０Ｖ近傍の良好な特性を示す。これは、第１の層の成膜条件に強く依存して閾値電圧を制御することが可能であることを示している。これにより第２の層に、パッシベーション性能、応力緩和層としての役割を持たせることが可能となる。 An example in which the threshold voltage Vth is changed due to a change in film forming conditions of the first layer of about 70 nm is shown. In the case where the first layer shown in FIG. 4 is manufactured under a condition that easily contains hydrogen, the gate voltage of a transistor formed by 70 nm with a N ₂ O / silane (SiH ₄ ) ratio of about 7.5 by plasma CVD, for example. The characteristics of Vg and source / drain current Ids are shown. In the case where the first layer shown in FIG. 5 is manufactured with less hydrogen, the gate voltage Vg and the source / drain of a transistor in which a N ₂ O / silane (SiH ₄ ) ratio of about 50 nm is formed by plasma CVD, for example, is 70 nm. The characteristic of the current Id is shown. The gate voltage is measured from −20V to + 20V, and the source and drain voltage is 10V. In both cases, the second layer is fabricated under the same conditions. The former does not operate as a transistor at all. The latter exhibits good characteristics with a threshold voltage in the vicinity of 0V. This indicates that the threshold voltage can be controlled strongly depending on the film forming conditions of the first layer. As a result, the second layer can have a passivation performance and a role as a stress relaxation layer.

本発明の実施の形態における薄膜トランジスタの構造を示す概略断面図Schematic sectional view showing the structure of a thin film transistor in an embodiment of the present invention （ａ）〜（ｄ）は、本発明の実施の形態における薄膜トランジスタの製造工程を示す概略断面図及び平面図(A)-(d) is a schematic sectional drawing and top view which show the manufacturing process of the thin-film transistor in embodiment of this invention. （ａ）〜（ｄ）は、本発明の実施の形態における薄膜トランジスタの製造工程を示す概略断面図及び平面図(A)-(d) is a schematic sectional drawing and top view which show the manufacturing process of the thin-film transistor in embodiment of this invention. Ｖｔｈ制御用の保護膜を設けた特性が良好でない場合の薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフThe graph which shows the Vg-Id characteristic of a thin-film transistor when the characteristic which provided the protective film for Vth control is not favorable Ｖｔｈ制御用の保護膜を設けた特性が良好な場合の薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフA graph showing the Vg-Id characteristics of a thin film transistor when the characteristics provided with a protective film for Vth control are good

図１に示すように、本発明の一実施形態にかかる薄膜トランジスタ（ＴＦＴ）は、基板１上に、ゲート電極２と、ゲート電極２上にゲート電極２を覆うように形成されたゲート絶縁膜４と、ゲート絶縁膜４上の半導体層５と、半導体層５に接続されたソース電極８及びドレイン電極９とを備えた、ボトムゲート・トップコンタクト型の薄膜トランジスタである。そして半導体層５上に、半導体層５を二つの領域に分割するように第１の保護膜６と第２の保護膜７とが順に積層されて保護層が形成され、ソース電極８及びドレイン電極９はそれぞれ分割された半導体層領域で接触し、電気的に接続されている。また、ドレイン電極９は第１の保護膜６と第２の保護膜７との一部を被覆するようにして画素電極１２と接続している。またゲート絶縁膜４を挟んでドレイン電極９の下にキャパシタ電極３が形成されている。   As shown in FIG. 1, a thin film transistor (TFT) according to an embodiment of the present invention includes a gate electrode 2 on a substrate 1 and a gate insulating film 4 formed on the gate electrode 2 so as to cover the gate electrode 2. A bottom gate / top contact type thin film transistor including a semiconductor layer 5 on the gate insulating film 4, and a source electrode 8 and a drain electrode 9 connected to the semiconductor layer 5. A first protective film 6 and a second protective film 7 are sequentially stacked on the semiconductor layer 5 so as to divide the semiconductor layer 5 into two regions, and a protective layer is formed. The source electrode 8 and the drain electrode 9 are in contact with each of the divided semiconductor layer regions and are electrically connected. The drain electrode 9 is connected to the pixel electrode 12 so as to cover a part of the first protective film 6 and the second protective film 7. A capacitor electrode 3 is formed under the drain electrode 9 with the gate insulating film 4 interposed therebetween.

以下、本発明の各構成要素について、製造工程に沿って詳細に説明する。   Hereafter, each component of this invention is demonstrated in detail along a manufacturing process.

本発明の実施の形態に係る基板１として、非アルカリガラス基板、石英ガラス基板のほかにポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタラート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン樹脂を使用することができるが、本発明ではこれらに限定されるものではない。   As the substrate 1 according to the embodiment of the present invention, in addition to a non-alkali glass substrate and a quartz glass substrate, polymethyl methacrylate, polyacrylate, polycarbonate, polystyrene, polyethylene sulfide, polyethersulfone, polyolefin, polyethylene terephthalate, polyethylene naphthalate , Cycloolefin polymer, polyether sulfone, polyvinyl fluoride film, ethylene-tetrafluoroethylene copolymer resin, weather-resistant polypropylene, glass fiber reinforced acrylic resin film, glass fiber reinforced polycarbonate, transparent polyimide, fluororesin, cyclic polyolefin Resins can be used, but the present invention is not limited to these.

本発明の実施の形態に係る基板１が有機物フィルムである場合は、アクティブマトリクス基板上の素子の耐久性を向上させるためのガスバリア層（図示せず）を形成することができる。ガスバリア層としては酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（ＳｉＮ）、酸化窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣ）及びダイヤモンドライクカーボン（ＤＬＣ）などが挙げられるが本発明ではこれらに限定されるものではない。またこれらのガスバリア層は２層以上積層して使用することもできる。ガスバリア層は有機物フィルムを用いた基板１の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法及びゾルゲル法などを用いて形成することができるが本発明ではこれらに限定されるものではない。 When the substrate 1 according to the embodiment of the present invention is an organic film, a gas barrier layer (not shown) for improving the durability of elements on the active matrix substrate can be formed. Examples of the gas barrier layer include aluminum oxide (Al ₂ O ₃ ), silicon oxide (SiO ₂ ), silicon nitride (SiN), silicon oxynitride (SiON), silicon carbide (SiC), and diamond-like carbon (DLC). The present invention is not limited to these. These gas barrier layers can also be used by laminating two or more layers. The gas barrier layer may be formed only on one side of the substrate 1 using an organic film, or may be formed on both sides. The gas barrier layer can be formed using a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a plasma CVD (Chemical Vapor Deposition) method, a hot wire CVD method, a sol-gel method, and the like. It is not limited.

まず基板１上にゲート電極２及びキャパシタ電極３、それぞれの配線を形成する。電極部分と配線部分は明確に分かれている必要はなく、本発明では特に各薄膜トランジスタの構成要素としては電極と呼称している。また電極と配線を区別する必要のない場合には、合わせてゲート、ソース、ドレイン、キャパシタ等と記載する。   First, the gate electrode 2 and the capacitor electrode 3 and the respective wirings are formed on the substrate 1. The electrode portion and the wiring portion do not need to be clearly separated, and in the present invention, the constituent elements of each thin film transistor are particularly called electrodes. When there is no need to distinguish between electrodes and wirings, they are collectively described as a gate, a source, a drain, a capacitor, and the like.

図２（ａ）は、ゲート及びキャパシタを形成した段階での概略平面図及び当該平面図のＩ−Ｉ’での概略断面図である。図２（ａ）では、ソース電極とソース配線、キャパシタ電極とキャパシタ配線は一体化したストライプ状に形成されている。従って、このゲート及びキャパシタのライン上に薄膜トランジスタのアレイを配置していくことができる。   FIG. 2A is a schematic plan view at the stage where the gate and the capacitor are formed, and a schematic cross-sectional view taken along I-I ′ of the plan view. In FIG. 2A, the source electrode and the source wiring, and the capacitor electrode and the capacitor wiring are formed in an integrated stripe shape. Therefore, an array of thin film transistors can be arranged on the gate and capacitor lines.

本発明の実施の形態に係る各電極（ゲート電極、ソース電極、ドレイン電極、キャパシタ電極、画素電極）及び各配線には、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）、及びチタン（Ｔｉ）などの金属を用いることができる。   For each electrode (gate electrode, source electrode, drain electrode, capacitor electrode, pixel electrode) and each wiring according to the embodiment of the present invention, gold (Au), silver (Ag), copper (Cu), cobalt (Co ), Tantalum (Ta), molybdenum (Mo), chromium (Cr), aluminum (Al), nickel (Ni), tungsten (W), platinum (Pt), and titanium (Ti). .

更に、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ_２Ｏ_４）、酸化カドミウムスズ（Ｃｄ_２ＳｎＯ_４）、酸化亜鉛スズ（Ｚｎ_２ＳｎＯ_４）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）等の酸化物材料でもよい。またこの酸化物材料に不純物をドープしたものも好適に用いられる。例えば、酸化インジウムにスズ（Ｓｎ）やモリブデン（Ｍｏ）、チタン（Ｔｉ）をドープしたもの、酸化スズにアンチモン（Ｓｂ）やフッ素（Ｆ）をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウム（Ｇａ）をドープしたものなどである。また上記導電性酸化物材料と金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）、及びチタン（Ｔｉ）などの金属の薄膜を複数積層したものも使用できる。 Further, indium oxide (In ₂ O ₃ ), tin oxide (SnO ₂ ), zinc oxide (ZnO), cadmium oxide (CdO), indium cadmium oxide (CdIn ₂ O ₄ ), cadmium tin oxide (Cd ₂ SnO ₄ ), An oxide material such as zinc tin oxide (Zn ₂ SnO ₄ ) or indium zinc oxide (In—Zn—O) may be used. Moreover, what doped this oxide material with the impurity is used suitably. For example, indium oxide doped with tin (Sn), molybdenum (Mo), titanium (Ti), tin oxide doped with antimony (Sb) or fluorine (F), zinc oxide indium, aluminum, gallium ( For example, doped with Ga). In addition, the conductive oxide material and gold (Au), silver (Ag), copper (Cu), cobalt (Co), tantalum (Ta), molybdenum (Mo), chromium (Cr), aluminum (Al), nickel ( A laminate of a plurality of thin films of metals such as Ni), tungsten (W), platinum (Pt), and titanium (Ti) can also be used.

ゲート電極／配線２、キャパシタ電極／配線３、ソース電極／配線８、ドレイン電極／配線９、画素電極１２は同じ材料であっても構わないし、また全て違う材料であっても構わない。しかし、工程数を減らすためにゲート電極／配線２とキャパシタ電極／配線３、ソース電極／配線８とドレイン電極／配線９は同一の材料であることがより望ましい。これらの配線および電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、またはスクリーン印刷、凸版印刷、インクジェット法等で形成することができるが、これらに限定されず、公知一般の方法を用いることができる。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分に保護層を形成し、エッチングにより不要部分を除去して行うことができるが、これについてもこの方法に限定されず、公知一般のパターニング方法を用いることができる。   The gate electrode / wiring 2, the capacitor electrode / wiring 3, the source electrode / wiring 8, the drain electrode / wiring 9, and the pixel electrode 12 may be made of the same material, or may be made of different materials. However, in order to reduce the number of steps, it is more desirable that the gate electrode / wiring 2 and the capacitor electrode / wiring 3 and the source electrode / wiring 8 and the drain electrode / wiring 9 are made of the same material. These wirings and electrodes can be formed by vacuum deposition, ion plating, sputtering, laser ablation, plasma CVD, photo CVD, or screen printing, letterpress printing, inkjet printing, etc. It is not limited to this, A publicly known general method can be used. Patterning can be performed, for example, by forming a protective layer on a pattern formation portion using a photolithography method and removing unnecessary portions by etching. However, this is not limited to this method, and a known general patterning method is used. Can be used.

次に、図２（ｂ）に示すように、ゲート電極２を覆うようにゲート絶縁膜４を形成する。基板上全面に形成することができる。本発明の実施の形態に係るゲート絶縁膜４に使用される材料は特に限定しないが、ＳｉＯ_２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、Ｙ_２Ｏ_３、ＨｆＯ_２、ＨｆＡｌＯ、ＺｒＯ_２、ＴｉＯ_２等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等が挙げられるがこれらに限定されるものではない。ゲートリーク電流を抑えるためには、絶縁材料の抵抗率は１０^１１Ωｃｍ以上、より好ましくは１０^１４Ωｃｍ以上であることが望ましい。ゲート絶縁膜４は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらのゲート絶縁膜４は単層として用いても構わないし、２層以上積層して用いることもできる。また成長方向に向けて組成を傾斜したものでも構わない。 Next, as shown in FIG. 2B, a gate insulating film 4 is formed so as to cover the gate electrode 2. It can be formed on the entire surface of the substrate. Although the material used for the gate insulating film 4 according to the embodiment of the present invention is not particularly limited, SiO ₂ , SiNx, SiON, Al ₂ O ₃ , Ta ₂ O ₅ , Y ₂ O ₃ , HfO ₂ , HfAlO, Examples include inorganic materials such as ZrO ₂ and TiO ₂ , or polyacrylates such as PMMA (polymethyl methacrylate), PVA (polyvinyl alcohol), PS (polystyrene), transparent polyimide, polyester, epoxy, polyvinyl phenol, and polyvinyl alcohol. However, it is not limited to these. In order to suppress the gate leakage current, the resistivity of the insulating material is desirably 10 ¹¹ Ωcm or more, more preferably 10 ¹⁴ Ωcm or more. The gate insulating film 4 may be formed by a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a dry film forming method such as a plasma CVD, a photo CVD method, a hot wire CVD method, a spin coating method, a dip coating method, a screen. A wet film forming method such as a printing method is appropriately used depending on the material. These gate insulating films 4 may be used as a single layer or may be used by stacking two or more layers. Further, the composition may be inclined in the growth direction.

次に、図２（ｂ）に示すように、半導体層５をゲート絶縁膜４上のゲート電極２直上の位置に形成する。本発明の実施の形態に係る半導体層５としては、ＩｎＧａＺｎＯ系アモルファス半導体が望ましい。しかし、水素が半導体層５のキャリヤーの増減に寄与する可能性のある金属酸化物を主成分とする酸化物半導体材料も使用できる。例えば、酸化物半導体材料は亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）、及びガリウムのうち１種類以上の元素を含む酸化物である、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化インジウム亜鉛（ＩｎＺｎＯ系）、酸化スズ（ＳｎＯ）、酸化タングステン（ＷＯｘ）が挙げられる。これらの材料の構造は単結晶、多結晶、微結晶、結晶とアモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであっても構わない。これらの材料は、ＣＶＤ法、スパッタ法、パルスレーザー堆積法、真空蒸着法、ゾルゲル法等の方法を用いて形成される。スパッタ法としてはＲＦマグネトロンスパッタ法、ＤＣスパッタ法、真空蒸着としては加熱蒸着、電子ビーム蒸着、イオンプレーティング法などが挙げられるがこれらに限定されるものではない。なお半導体層５の膜厚は２０ｎｍ以上が好ましい。 Next, as shown in FIG. 2B, the semiconductor layer 5 is formed on the gate insulating film 4 at a position just above the gate electrode 2. As the semiconductor layer 5 according to the embodiment of the present invention, an InGaZnO-based amorphous semiconductor is desirable. However, it is also possible to use an oxide semiconductor material whose main component is a metal oxide in which hydrogen may contribute to the increase or decrease of carriers in the semiconductor layer 5. For example, the oxide semiconductor material is zinc oxide (Zn), indium (In), tin (Sn), tungsten (W), magnesium (Mg), and an oxide containing one or more elements of gallium. (ZnO), indium oxide (In ₂ O ₃ ), indium zinc oxide (InZnO-based), tin oxide (SnO), and tungsten oxide (WOx) can be given. The structure of these materials may be any of single crystal, polycrystal, microcrystal, mixed crystal of crystal and amorphous, nanocrystal scattered amorphous, and amorphous. These materials are formed using a method such as a CVD method, a sputtering method, a pulse laser deposition method, a vacuum evaporation method, or a sol-gel method. Examples of sputtering include RF magnetron sputtering and DC sputtering, and examples of vacuum deposition include heat deposition, electron beam deposition, and ion plating, but are not limited thereto. The film thickness of the semiconductor layer 5 is preferably 20 nm or more.

次に、図２（ｃ）に示すように、第１の保護膜６と第２の保護膜７とからなる層をゲート絶縁膜４及び半導体層５上の全面に形成する。第１の保護膜６は、閾値電圧を最適化するための絶縁性の膜であり、当該層の下部に設けられる。第２の保護膜７は、パッシベーション機能に重きを置いた絶縁性の膜であり、当該層の上部に設けられる。第１の保護膜６は、５０ｎｍから１２０ｎｍまでの程度の範囲内にある膜厚を有している。本発明の実施の形態に係る第１の保護膜６と第２の保護膜７には、ＳｉＯ_２、ＳｉＮｘ窒化シリコン、ＳｉＯＮ，Ａｌ_２Ｏ_３等の無機材料が選択できるが、半導体層５として酸化物半導体材料を用いる場合には第１の保護膜６として水素を含む酸化シリコンを選択することが望ましい。又、基板１に通常の非アルカリガラス基板以外の熱膨張係数のより大きな材料を選択した場合，第２の保護膜７としてＹ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｌｕなどの希土類元素Ｒを含む結晶性Ｒ_２Ｏ_３型の酸化物を用いることが望ましい。 Next, as shown in FIG. 2C, a layer composed of the first protective film 6 and the second protective film 7 is formed on the entire surface of the gate insulating film 4 and the semiconductor layer 5. The first protective film 6 is an insulating film for optimizing the threshold voltage, and is provided below the layer. The second protective film 7 is an insulating film with emphasis on the passivation function, and is provided on the upper part of the layer. The first protective film 6 has a thickness in the range of about 50 nm to 120 nm. For the first protective film 6 and the second protective film 7 according to the embodiment of the present invention, an inorganic material such as SiO ₂ , SiNx silicon nitride, SiON, Al ₂ O ₃ can be selected. In the case of using an oxide semiconductor material, it is desirable to select silicon oxide containing hydrogen as the first protective film 6. When a material having a larger thermal expansion coefficient than the normal non-alkali glass substrate is selected for the substrate 1, a rare earth element R such as Y, Gd, Dy, Ho, Er, Tm, or Lu is used as the second protective film 7. It is desirable to use a crystalline R ₂ O ₃ -type oxide containing.

第１の保護膜６と第２の保護膜７は本発明に係る薄膜トランジスタの半導体層５に電気的影響を与えないために、その抵抗率が１×１０^１１Ωｃｍ以上、特に１×１０^１４Ωｃｍ以上であることが好ましい。第１の保護膜６と第２の保護膜７は無機材料であれば真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法等のドライ成膜法を材料に応じて適宜用いて形成される。ここでは、第１の保護膜６の製造方法について、例えば、製膜工程をプラズマＣＶＤとし、当該プラズマＣＶＤによる製膜工程におけるＮ_２Ｏ／シラン（ＳｉＨ_４）の比を５０以上とする。また、結晶性Ｒ_２Ｏ_３型の酸化物の製造工程において、第１の保護膜６の上に水素を含む一種類以上のＲを蒸着装置により蒸着する工程と、その蒸着した膜を酸化する工程とを行うようにすることができる。これらの保護膜は２層以上積層して用いても良い。又、第１の保護膜６成膜後と第２の保護膜７成膜前の間に、例えば２５０℃−３５０℃の範囲内の温度でアニールを行う等、適宜、アニールプロセスを加えても良い。 Since the first protective film 6 and the second protective film 7 do not have an electrical influence on the semiconductor layer 5 of the thin film transistor according to the present invention, the resistivity is 1 × 10 ¹¹ Ωcm or more, particularly 1 × 10 ¹⁴ Ωcm. The above is preferable. If the first protective film 6 and the second protective film 7 are inorganic materials, a dry film forming method such as a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a plasma CVD method, or a photo CVD method is used as a material. It is formed using as appropriate. Here, regarding the manufacturing method of the first protective film 6, for example, the film forming process is plasma CVD, and the N ₂ O / silane (SiH ₄ ) ratio in the film forming process by the plasma CVD is 50 or more. Further, in the manufacturing process of the crystalline R ₂ O ₃ type oxide, a step of depositing one or more kinds of R containing hydrogen on the first protective film 6 by a vapor deposition apparatus, and the deposited film are oxidized. Process. Two or more of these protective films may be laminated and used. Also, an annealing process may be appropriately added between the first protective film 6 and the second protective film 7 before the film is formed, for example, at a temperature in the range of 250 ° C. to 350 ° C. good.

次に、図２（ｄ）に示すように、保護層となる層上にフォトリソ工程により第１の保護膜６と第２の保護膜７との形状に第１のレジスト膜１０を形成する。図１で示したように、第１の保護膜６と第２の保護膜７は半導体層５のソース電極８およびドレイン電極９との接触部分以外を覆うものであり、保護層を形成する領域は、半導体層５を二つの領域に分割するように一部を露出させること以外に特に制限はないため、第２の保護膜７上の第１のレジスト膜１０も第２の保護膜７と同様の形状に形成される。なお、チャネル幅は半導体層５の幅で決まるが、本発明の実施の形態においてはソース・ドレイン電極を第２の保護膜７よりも後に形成するため、チャネル長は第１の保護膜６と第２の保護膜７の幅で決まる。続いて、図３（ａ）に示すように、この第１のレジスト膜１０をマスクとして第１の保護膜６と第２の保護膜７をエッチングしてパターニングする。   Next, as shown in FIG. 2D, a first resist film 10 is formed in the shape of the first protective film 6 and the second protective film 7 on the layer to be the protective layer by a photolithography process. As shown in FIG. 1, the first protective film 6 and the second protective film 7 cover portions other than the contact portions of the semiconductor layer 5 with the source electrode 8 and the drain electrode 9, and are regions for forming the protective layer. Since there is no particular limitation other than exposing part of the semiconductor layer 5 so as to divide the semiconductor layer 5 into two regions, the first resist film 10 on the second protective film 7 is also different from the second protective film 7. It is formed in the same shape. Although the channel width is determined by the width of the semiconductor layer 5, since the source / drain electrodes are formed after the second protective film 7 in the embodiment of the present invention, the channel length is the same as that of the first protective film 6. It is determined by the width of the second protective film 7. Subsequently, as shown in FIG. 3A, the first protective film 6 and the second protective film 7 are etched and patterned using the first resist film 10 as a mask.

本発明の実施の形態に係る第１のレジスト膜１０には、感光性アクリル樹脂、エポキシ樹脂、ポリイミド、ポジ型フォトレジスト等を用いることができ、後述する第２のレジスト膜１１も同様の材料を用いることができる。   For the first resist film 10 according to the embodiment of the present invention, a photosensitive acrylic resin, epoxy resin, polyimide, positive photoresist, or the like can be used, and the second resist film 11 described later has the same material. Can be used.

次に、図３（ｂ）に示すように、ソース・ドレイン電極８、９及び画素電極１２となる配線・電極材料の導電材料をゲート絶縁膜４、半導体層５、第１の保護膜６と第２の保護膜７上の基板全面に成膜し、第１の保護膜６と第２の保護膜７を含めて被覆する。   Next, as shown in FIG. 3B, the conductive material of the wiring / electrode material that becomes the source / drain electrodes 8 and 9 and the pixel electrode 12 is changed to the gate insulating film 4, the semiconductor layer 5, the first protective film 6 and the like. A film is formed on the entire surface of the substrate on the second protective film 7 and covered with the first protective film 6 and the second protective film 7.

次に、図３（ｃ）に示すように、ソース電極８及びドレイン電極９が２箇所の半導体層５の露出した表面をそれぞれ覆いつつ電気的に接続され、かつソース電極８とドレイン電極９とは半導体層５のみを介して接続されるように導電材料層をパターニングする。ソース・ドレイン電極８、９のパターニング工程はソース・ドレイン電極８、９のパターンと同形状の第２のレジスト膜１１を基板全面に形成された導電材料層上にパターン形成し、これをマスクとして導電材料層をエッチングすることにより行われる。なお、ソース・ドレイン電極８、９は第１の保護膜６及び第２の保護膜７と重なるようにパターニングすることが望ましい。これにより、後述の第２のレジスト膜１１のエッチングの際に半導体層５がソース・ドレイン電極８、９と第２の保護膜７に覆われるため、半導体層５がエッチングされる恐れが無い。   Next, as shown in FIG. 3C, the source electrode 8 and the drain electrode 9 are electrically connected while covering the exposed surfaces of the two semiconductor layers 5, respectively, and the source electrode 8 and the drain electrode 9 Pattern the conductive material layer so as to be connected only through the semiconductor layer 5. In the patterning process of the source / drain electrodes 8, 9, a second resist film 11 having the same shape as the pattern of the source / drain electrodes 8, 9 is formed on the conductive material layer formed on the entire surface of the substrate, and this is used as a mask. This is done by etching the conductive material layer. The source / drain electrodes 8 and 9 are desirably patterned so as to overlap the first protective film 6 and the second protective film 7. As a result, the semiconductor layer 5 is covered with the source / drain electrodes 8 and 9 and the second protective film 7 when the second resist film 11 described later is etched, so there is no possibility that the semiconductor layer 5 is etched.

通常、薄膜トランジスタの半導体層上に設けられる保護膜がソース・ドレイン電極のパターニングの際のエッチストッパとして働く。薄膜トランジスタを画素電極を備えたアクティブマトリクス基板に用いる場合には、画素電極とドレイン電極とを層間絶縁層に形成されたビアを介して接続するが、このときドレイン電極上に第２のレジスト膜の残渣があると接続の信頼性が低下するため、後述の第２のレジスト膜１１の除去は念入りに行うことが望ましく、本発明では第１の保護膜６及び第２の保護膜７が半導体層５上に形成されているため、第２のレジスト膜１１を完全に除去するまでエッチングを行っても半導体層５までエッチングされるのを確実に防ぐことができる。また、半導体層５とレジストのような有機系の絶縁材料とが直接接触すると、トランジスタの駆動に支障が生じることが報告されているが（例えば、特許文献２）、本発明においては第１の保護膜６及び第２の保護膜７を設けることで第１のレジスト膜１０や後述の層間絶縁層などを構成するエポキシやアクリル等の樹脂が半導体層５と接触することによる半導体層５の劣化を防止することができる。   Usually, a protective film provided on the semiconductor layer of the thin film transistor serves as an etch stopper when patterning the source / drain electrodes. When the thin film transistor is used for an active matrix substrate having a pixel electrode, the pixel electrode and the drain electrode are connected via a via formed in the interlayer insulating layer. At this time, the second resist film is formed on the drain electrode. If there is a residue, the reliability of the connection is lowered. Therefore, it is desirable to carefully remove the second resist film 11 to be described later. In the present invention, the first protective film 6 and the second protective film 7 are formed of the semiconductor layer. Therefore, even if etching is performed until the second resist film 11 is completely removed, the semiconductor layer 5 can be reliably prevented from being etched. Further, it has been reported that when the semiconductor layer 5 and an organic insulating material such as a resist are in direct contact with each other, the driving of the transistor is hindered (for example, Patent Document 2). By providing the protective film 6 and the second protective film 7, deterioration of the semiconductor layer 5 due to contact of a resin such as epoxy or acrylic constituting the first resist film 10 or an interlayer insulating layer described later with the semiconductor layer 5. Can be prevented.

次に、図３（ｄ）に示すように、ソース・ドレイン電極８、９上に形成された第２のレジスト膜１１の除去と共に第２の保護膜７上に形成された第１のレジスト膜１０の一部も除去される。このように、従来別個に行っていた保護膜上の第１のレジスト膜１０を除去する工程をソース・ドレイン電極８、９上の第２のレジスト膜１１の除去工程と共に行うため、第１のレジスト膜１０を除去する工程を減らして歩留まりを向上させることが出来る。   Next, as shown in FIG. 3D, the first resist film formed on the second protective film 7 together with the removal of the second resist film 11 formed on the source / drain electrodes 8 and 9. Part of 10 is also removed. As described above, since the step of removing the first resist film 10 on the protective film, which has been conventionally performed separately, is performed together with the step of removing the second resist film 11 on the source / drain electrodes 8, 9, the first The yield can be improved by reducing the steps of removing the resist film 10.

なお、エッチング方法やエッチング時間によっては第１のレジスト膜１０は完全に除去されず、半導体層５に一部残る場合がある。特に、ソース・ドレイン電極８、９は第１のレジスト膜１０と一部重なって形成されるため、ソース・ドレイン電極８、９が重なっている部分の第１のレジスト膜１０は除去されずに残る可能性が高い。   Depending on the etching method and etching time, the first resist film 10 may not be completely removed and may partially remain in the semiconductor layer 5. In particular, since the source / drain electrodes 8 and 9 are partially overlapped with the first resist film 10, the first resist film 10 where the source / drain electrodes 8 and 9 overlap is not removed. It is likely to remain.

本発明の薄膜トランジスタをディスプレイの駆動などに用いるアクティブマトリクス基板とする場合には、ソース電極８と画素電極１２を絶縁するための層間絶縁層をソース及びドレイン電極８、９を形成した基板上に形成する。第１の保護膜６により、層間絶縁層を形成する際の各種成膜・塗工法による影響から半導体層５を保護することができる。   When the thin film transistor of the present invention is used as an active matrix substrate used for driving a display, an interlayer insulating layer for insulating the source electrode 8 and the pixel electrode 12 is formed on the substrate on which the source and drain electrodes 8 and 9 are formed. To do. The first protective film 6 can protect the semiconductor layer 5 from the influence of various film forming / coating methods when forming the interlayer insulating layer.

層間絶縁層の材料としては、ＳｉＯ_２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、Ｙ_２Ｏ_３、ＨｆＯ_２、ＨｆＡｌＯ、ＺｒＯ_２、ＴｉＯ_２等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等を使用することができるがこれらに限定されるものではない。 As the material of the interlayer insulating layer, inorganic materials such as SiO ₂ , SiNx, SiON, Al ₂ O ₃ , Ta ₂ O ₅ , Y ₂ O ₃ , HfO ₂ , HfAlO, ZrO ₂ , TiO ₂ , or PMMA (poly Polyacrylate such as methyl methacrylate), PVA (polyvinyl alcohol), PS (polystyrene), transparent polyimide, polyester, epoxy, polyvinylphenol, polyvinyl alcohol, and the like can be used, but are not limited thereto.

層間絶縁層はソース配線８や画素電極１２間を絶縁するために、その抵抗率が１×１０^１１Ωｃｍ以上、特に１×１０^１４Ωｃｍ以上であることが好ましい。層間絶縁層は真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらの層間絶縁層は２層以上積層して用いても良い。また成長方向に向けて組成を傾斜したものとしても良い。 In order to insulate between the source wiring 8 and the pixel electrode 12, the interlayer insulating layer preferably has a resistivity of 1 × 10 ¹¹ Ωcm or more, particularly 1 × 10 ¹⁴ Ωcm or more. Interlayer insulation layers are vacuum deposition, ion plating, sputtering, laser ablation, plasma CVD, photo CVD, hot wire CVD, and other dry film formation methods, spin coating, dip coating, and screen printing. The wet film forming method such as the above is used as appropriate depending on the material. Two or more of these interlayer insulating layers may be stacked and used. Further, the composition may be inclined toward the growth direction.

続いて、層間絶縁層に画素電極１２とのスルーホールを設け、ドレイン電極９と接続するよう層間絶縁層上に導電性材料を成膜し、所定の画素形状にパターニングして第２の画素電極を形成することによりアクティブマトリクス基板とすることができる。   Subsequently, a through hole with the pixel electrode 12 is provided in the interlayer insulating layer, a conductive material is formed on the interlayer insulating layer so as to be connected to the drain electrode 9, and is patterned into a predetermined pixel shape to form the second pixel electrode. By forming this, an active matrix substrate can be obtained.

このようにして作成したアクティブマトリクス基板上に、画像表示要素及び対向電極を積層することで画像表示装置とすることができる。画像表示要素の例としては、電気泳動方式の表示媒体（電子ペーパー）や、液晶表示媒体、有機ＥＬ、無機ＥＬ等が挙げられる。積層方法としては、本発明のアクティブマトリクス基板と、対向基板、対向電極、画像表示要素の積層体を貼り合わせる方法や、画素電極上に画像表示要素、対向電極、対向基板を順次積層する方法等、画像表示要素の種類により適宜選択すればよい。   By laminating the image display element and the counter electrode on the active matrix substrate thus created, an image display device can be obtained. Examples of the image display element include an electrophoretic display medium (electronic paper), a liquid crystal display medium, an organic EL, an inorganic EL, and the like. As a lamination method, the active matrix substrate of the present invention and a laminate of a counter substrate, a counter electrode, and an image display element are bonded together, a method of sequentially stacking an image display element, a counter electrode, and a counter substrate on a pixel electrode, etc. What is necessary is just to select suitably by the kind of image display element.

なお、本実施形態のトランジスタは、液晶、ＯＬＥＤ素子を用いた画像表示装置のスイッチング素子、駆動素子として用いることができる。さらに、本実施形態のトランジスタ１０を用いた画像表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶ用モニター、または一般照明を含む幅広い分野に応用可能である。さらに、本実施形態のトランジスタ１０の基板を、プラスチックフィルム等の可撓性基板とし、ＩＣカードまたはＩＤタグなどに応用することもできる。   Note that the transistor of this embodiment can be used as a switching element or a driving element of an image display device using a liquid crystal or an OLED element. Furthermore, the image display device using the transistor 10 of the present embodiment can be applied to a wide range of fields including a mobile phone display, a personal digital assistant (PDA), a computer display, an automobile information display, a TV monitor, or general lighting. is there. Furthermore, the substrate of the transistor 10 of this embodiment can be a flexible substrate such as a plastic film, and can be applied to an IC card or an ID tag.

１・・・基板
２・・・ゲート電極（ゲート配線）
３・・・キャパシタ電極（キャパシタ配線）
４・・・ゲート絶縁膜
５・・・半導体層
６・・・第１の保護膜
７・・・第２の保護膜
８・・・ソース電極（ソース配線）
９・・・ドレイン電極
１０・・第１のレジスト膜
１１・・第２のレジスト膜
１２・・画素電極 1 ... substrate 2 ... gate electrode (gate wiring)
3. Capacitor electrode (capacitor wiring)
4 ... Gate insulating film 5 ... Semiconductor layer 6 ... First protective film 7 ... Second protective film 8 ... Source electrode (source wiring)
9 ... Drain electrode 10 ... First resist film 11 ... Second resist film 12 ... Pixel electrode

Claims (7)

基板とゲート電極とゲート絶縁体とを含み、Ｉｎ−Ｇａ−Ｚｎ−Ｏから成る半導体のチャンネル層を含み、前記半導体上面に保護層を有するボトムゲート型の薄膜トランジスタにおいて、
前記保護層は、下部に設けられた閾値電圧を最適化するための絶縁性の第１の層と、上部に設けられたパッシベーション機能に重きを置いた絶縁性の第２の層とから成り、且つ、前記第１の層が５０ｎｍから１２０ｎｍまでの程度の範囲内にある膜厚の水素を含むＳｉＯ_２層であることを特徴とする薄膜トランジスタ。 In a bottom-gate thin film transistor including a substrate, a gate electrode, and a gate insulator, including a semiconductor channel layer made of In-Ga-Zn-O, and having a protective layer on the semiconductor upper surface,
The protective layer includes an insulating first layer for optimizing a threshold voltage provided in a lower part and an insulating second layer provided with an emphasis on a passivation function provided in an upper part, The thin film transistor is characterized in that the _first layer is a SiO ₂ layer containing hydrogen having a thickness in a range of about 50 nm to 120 nm. 請求項１に記載の薄膜トランジスタを製造する薄膜トランジスタの製造方法であって、
前記第１の層の製膜工程がプラズマＣＶＤであり、前記第１の層の前記プラズマＣＶＤによる製膜工程におけるＮ_２Ｏ／シラン（ＳｉＨ_４）の比が５０以上であることを特徴とする薄膜トランジスタの製造方法。 A thin film transistor manufacturing method for manufacturing the thin film transistor according to claim 1,
The film formation process of the first layer is plasma CVD, and the ratio of N ₂ O / silane (SiH ₄ ) in the film formation process of the first layer by the plasma CVD is 50 or more. A method for manufacturing a thin film transistor. 前記第２の層がＳｉＯ_２あるいはＳｉＮｘ、あるいはＳｉＯＮ、あるいはＡｌ_２Ｏ_３であることを特徴とする請求項１に記載の薄膜トランジスタ。 The thin film transistor according to claim 1, wherein the second layer is characterized by a SiO ₂ or SiNx or SiON, or _Al 2 _{O 3,,.} 前記第２の層がＹ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｌｕの内、少なくとも一種類以上の希土類元素Ｒを含む結晶性Ｒ_２Ｏ_３型の酸化物であることを特徴とする請求項１に記載の薄膜トランジスタ。 The second layer is a crystalline R ₂ O ₃ type oxide containing at least one kind of rare earth element R among Y, Gd, Dy, Ho, Er, Tm, and Lu. Item 10. The thin film transistor according to Item 1. 請求項４に記載の薄膜トランジスタを製造する薄膜トランジスタの製造方法であって、
前記結晶性Ｒ_２Ｏ_３型の酸化物の製造工程において、前記第１の層の上に水素を含む一種類以上のＲを蒸着装置により蒸着する工程とその膜を酸化する工程とを含むことを特徴とする薄膜トランジスタの製造方法。 A thin film transistor manufacturing method for manufacturing the thin film transistor according to claim 4,
The manufacturing process of the crystalline R ₂ O ₃ type oxide includes a step of depositing one or more types of R containing hydrogen on the first layer by a deposition apparatus and a step of oxidizing the film. A method for producing a thin film transistor, characterized by comprising: 請求項１、３、又は４に記載の薄膜トランジスタを製造する製造方法であって、
前記第１の層を形成後、前記第２の層形成前に２５０℃−３５０℃の範囲内の温度でアニールすることを特徴とする薄膜トランジスタの製造方法。 A manufacturing method for manufacturing the thin film transistor according to claim 1, 3 or 4,
A method of manufacturing a thin film transistor, characterized by annealing after forming the first layer and before forming the second layer at a temperature in a range of 250 ° C. to 350 ° C. 前記第１の層を形成後、前記第２層形成前に２５０℃−３５０℃の範囲内の温度でアニールすることを特徴とする請求項２又は５に記載の薄膜トランジスタの製造方法。   6. The method of manufacturing a thin film transistor according to claim 2, wherein annealing is performed at a temperature in a range of 250 ° C. to 350 ° C. after forming the first layer and before forming the second layer.