JP2014153532A - Display device and drive circuit - Google Patents
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Abstract
Description
本発明の実施形態は、表示装置及び駆動回路に関する。 Embodiments described herein relate generally to a display device and a driving circuit.
液晶表示装置に代表される表示装置は、薄型、軽量かつ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、画素毎にトランジスタを配置したアクティブマトリクス型液晶表示装置は、ノート型パソコンや携帯型情報端末のディスプレイとして普及しつつある。 A display device typified by a liquid crystal display device is thin, lightweight, and has low power consumption, and is therefore used as a display for various devices. In particular, an active matrix liquid crystal display device in which a transistor is arranged for each pixel is becoming widespread as a display for a notebook personal computer or a portable information terminal.
近年、従来の液晶表示装置に用いられていたアモルファスシリコン薄膜トランジスタThin Film Transistor (ＴＦＴ)に比べて電子移動度が高い、酸化物半導体膜を用いた薄膜トランジスタの研究開発が活発化している。これにより、複数の走査線と複数の信号線との各交差部に配置したトランジスタを有する画素部と各トランジスタを駆動する駆動回路とを同一の製造プロセスによって電極基板上に一体的に形成することができるようになった。 In recent years, research and development of thin film transistors using oxide semiconductor films, which have higher electron mobility than amorphous silicon thin film transistors (TFTs) used in conventional liquid crystal display devices, have become active. As a result, a pixel portion having a transistor disposed at each intersection of a plurality of scanning lines and a plurality of signal lines and a driving circuit for driving each transistor are integrally formed on the electrode substrate by the same manufacturing process. Can now.
ところで、上記酸化物半導体膜では、水素ガス等の進入により、電気的に浅い不純物準位が形成され低抵抗化を引き起こすことが報告されている。このような酸化物半導体膜を薄膜トランジスタに用いた場合、ゲート電圧を印加しなくてもドレイン電流が流れるノーマリーオン型、すなわちデプレッション型の動作となり、欠陥準位の増大と共に、しきい値電圧が小さくなり、リーク電流が増大する。 By the way, it has been reported that, in the oxide semiconductor film, an electrically shallow impurity level is formed due to the ingress of hydrogen gas or the like, resulting in low resistance. When such an oxide semiconductor film is used for a thin film transistor, a normally-on type, that is, a depletion type operation in which a drain current flows even when a gate voltage is not applied, and a threshold voltage increases as the defect level increases. It becomes smaller and the leakage current increases.
薄膜トランジスタに酸化物半導体膜を用いた場合に限られず、デプレッション型の動作となるトランジスタを用いて駆動回路を用いた場合、通常オフすべきトランジスタにも電流が流れるため、駆動回路の消費電力が増大する問題が発生する。特に負荷の大きい走査線等の出力部を駆動する出力回路では、トランジスタのチャネル幅（Ｗ値）を他のトランジスタより大きく設定する必要があり、消費電力を増加させる大きな要因となっている。 Not only when an oxide semiconductor film is used for a thin film transistor, but when a driver circuit using a transistor that operates in a depletion mode is used, current also flows to a transistor that should normally be turned off, which increases power consumption of the driver circuit. Problems occur. In particular, in an output circuit that drives an output unit such as a scanning line with a large load, it is necessary to set the channel width (W value) of a transistor larger than that of other transistors, which is a major factor in increasing power consumption.
本発明は、斯かる事情に鑑みてなされたものであり、デプレッション型の動作となるトランジスタを用いた場合であっても、消費電力を抑えることが可能な表示装置及び駆動回路を提供することにある。 The present invention has been made in view of such circumstances, and provides a display device and a driving circuit capable of suppressing power consumption even when a transistor having a depletion type operation is used. is there.
本発明の一態様による表示装置は、マトリクス状に配置された複数の表示画素と、前記複数の表示画素が配列する行及び列に沿って延びる複数の駆動線と、前記複数の駆動線に駆動信号を出力する少なくとも一つの駆動回路とを有し、前記駆動回路は、入力される信号の位相をシフトして駆動信号として出力する複数のシフトレジスタと、前記それぞれのシフトレジスタに設けられる出力回路とを有し、前記出力回路は、前記駆動信号を形成する少なくとも一つのトランジスタと、当該トランジスタの制御電極に一端が接続され、他端に前記トランジスタの断続を制御する電圧が印加される容量素子と、前記トランジスタの制御電極に所定の電圧を付与するか当該制御電極をフローティングにするかを制御する制御回路とを備える。 A display device according to one embodiment of the present invention is driven by a plurality of display pixels arranged in a matrix, a plurality of drive lines extending along rows and columns in which the plurality of display pixels are arranged, and the plurality of drive lines. A plurality of shift registers that output a signal as a drive signal by shifting the phase of the input signal, and an output circuit provided in each of the shift registers. And the output circuit includes at least one transistor for forming the drive signal, a capacitor element having one end connected to a control electrode of the transistor and a voltage applied to the other end for controlling the on / off of the transistor. And a control circuit for controlling whether to apply a predetermined voltage to the control electrode of the transistor or to make the control electrode floating.
図１は、一実施の形態における表示装置の構成を示す回路図である。ここでは、アクティブマトリクス型の液晶表示装置を例に説明する。同図の表示装置は、透明基板１０上に画素部１１、走査線駆動回路２１、信号線駆動回路３１を備える。
FIG. 1 is a circuit diagram illustrating a configuration of a display device according to an embodiment. Here, an active matrix liquid crystal display device will be described as an example. The display device shown in the figure includes a
画素部１１では、複数の走査線Ｇ１，Ｇ２，・・・Ｇｎ（以下「Ｇ」と総称する）と、複数の信号線Ｓ１，Ｓ２，・・・Ｓｍ（以下「Ｓ」と総称する）とが交差するように配置され、各交差部にスイッチング素子１２、画素電極１３、液晶容量１４、補助容量１５を備える。スイッチング素子には、一例として、酸化物半導体薄膜トランジスタを用いる。
In the
走査線駆動回路２１は、電気的に縦続接続された複数のシフトレジスタからなる垂直シフトレジスタ２２を備える。信号線駆動回路３１は、電気的に縦続接続された複数のシフトレジスタからなる水平シフトレジスタ３２と、映像信号が供給されてくる映像信号線３４と、映像信号線３４を各信号線Ｓに接続するための複数のアナログスイッチ３５とを備える。
The scanning
垂直シフトレジスタ２２、水平シフトレジスタ３２にはスタートパルス信号（ＳＴＰ）とクロック信号（ＣＫ）とセット信号（ＳＥＴ）が入力される。ここでは、垂直シフトレジスタ２２に入力されるスタートパルス信号をＳＴＶ、水平シフトレジスタ３２に入力されるスタートパルス信号をＳＴＨと呼ぶ。また、垂直シフトレジスタ２２に入力されるクロック信号をＣＫＶ、水平シフトレジスタ３２に入力されるクロック信号をＣＫＨと呼ぶ。また、垂直シフトレジスタ２２に入力されるセット信号をＳＥＴＶ、水平シフトレジスタ３２に入力されるセット信号をＳＥＴＨと呼ぶ。
A start pulse signal (STP), a clock signal (CK), and a set signal (SET) are input to the
垂直シフトレジスタ２２、水平シフトレジスタ３２は、入力されたスタートパルス信号ＳＴＰの位相をシフトさせて出力する。走査線駆動回路２１は、内部の各シフトレジスタから各走査線Ｇに対して垂直走査パルスを１段ずつ位相をシフトさせながら出力する。信号線駆動回路３１は、内部の各シフトレジスタから各信号線Ｓに設けられたアナログスイッチ３５に対して水平走査パルスを１段ずつ位相をシフトさせながら出力してアナログスイッチ３５をオンさせ、外部から映像信号線３４に供給されてきた映像信号をアナログスイッチ３５を通じて各信号線Ｓに出力させる。
The
各駆動回路は、製造工程を短縮し低コスト化を実現するために、ｎＭＯＳ又はｐＭＯＳのいずれか一方のトランジスタのみを用いて構成することが望ましい
図２は、一実施の形態における表示装置の駆動回路の内部構成を示す回路図である。走査線駆動回路２１も信号線駆動回路３１も基本的には同様の構成である。もちろん、いずれか一方の駆動回路だけを同図の構成としてもよい。この駆動回路は、電気的に縦列接続された複数のシフトレジスタＳＲ１，ＳＲ２，〜ＳＲｎ（以下、総称ＳＲ）と、各シフトレジスタＳＲに対して位相をずらした３本のクロック信号ＣＫ１，ＣＫ２，ＣＫ３のうちのいずれか２本を入力するためのクロック線３６を備えた構成である。各クロック信号ＣＫ１〜ＣＫ３は、垂直シフトレジスタ２２においては垂直クロック信号ＣＫＶであり、水平シフトレジスタ３２においては水平クロック信号ＣＫＨである。またセット信号ＳＥＴは、垂直レジスタ２２においてはＳＥＴＶであり、水平シフトレジスタ３２においてはＳＥＴＨである。
Each drive circuit is preferably configured using only one of an nMOS transistor and a pMOS transistor in order to shorten the manufacturing process and realize cost reduction. FIG. 2 illustrates driving of a display device according to an embodiment. It is a circuit diagram which shows the internal structure of a circuit. The scanning
各シフトレジスタＳＲは、第１クロック端子４１、第２クロック端子４２を有する。シフトレジスタＳＲ１では、第１クロック端子４１に第１クロック信号ＣＫ１が入力され、第２クロック端子４２に第２クロック信号ＣＫ２が入力される。シフトレジスタＳＲ２では、第１クロック端子４１に第２クロック信号ＣＫ２が入力され、第２クロック端子４２に第３クロック信号ＣＫ３が入力される。また各シフトレジスタＳＲはセット端子４７を有する。本構成例では各シフトレジスタＳＲが共通のセット信号で制御される構成を想定しているが、各シフトレジスタＳＲで個別のセット信号が与えられる構成や複数のシフトレジスタＳＲの組に対してセット信号が与えられる構成も可能である。
Each shift register SR has a
各シフトレジスタＳＲは、入力された入力信号ＩＮの位相を２つのクロック信号に同期するようにシフトさせて出力信号ＯＵＴとして出力する。入力信号ＩＮとして、初段のシフトレジスタＳＲ１ではスタートパルス信号ＳＴＰが入力され、２段目以降のシフトレジスタＳＲでは前段のシフトレジスタＳＲの出力信号ＯＵＴが入力される。 Each shift register SR shifts the phase of the input signal IN inputted so as to be synchronized with the two clock signals, and outputs it as an output signal OUT. As the input signal IN, the start pulse signal STP is input to the first-stage shift register SR1, and the output signal OUT of the previous-stage shift register SR is input to the second-stage and subsequent shift registers SR.
走査線駆動回路２１では、各シフトレジスタＳＲからの出力信号ＯＵＴを垂直走査パルスとして各走査線Ｇに出力し、信号線駆動回路３１では、各シフトレジスタＳＲからの出力信号ＯＵＴを水平走査パルスとして各アナログスイッチ３５の制御電極に出力する。
The scanning
図３は、一実施の形態における表示装置の駆動回路に設けられるシフトレジスタＳＲの回路図である。以下、図２及び図３を参照しつつシフトレジスタＳＲの回路構成を説明する。 FIG. 3 is a circuit diagram of the shift register SR provided in the drive circuit of the display device according to the embodiment. Hereinafter, the circuit configuration of the shift register SR will be described with reference to FIGS.
入力端子４３には入力信号ＩＮが入力される。また、位相をシフトさせたＣＫ１〜ＣＫ３の３本のクロック信号のうちのいずれか２本のクロック信号がクロック端子入力される。図３では、一例として、第１クロック信号ＣＫ１が第１クロック端子４１に入力され、第２クロック信号ＣＫ２が第２クロック端子４２に入力される。そして、出力端子４４からは出力信号ＯＵＴが出力される。シフトレジスタＳＲに含まれるトランジスタは一例として全てｎＭＯＳトランジスタである。
An input signal IN is input to the
シフトレジスタＳＲは、入力回路ＳＲＩＣ、インバータＳＲＩＮ、リセット回路ＳＲＳＴ及び出力回路ＳＲＯＣを備えている。なお、シフトレジスタＳＲには、ノードｎ１、・・・ノードｎ４が設けられている。 The shift register SR includes an input circuit SRIC, an inverter SRIN, a reset circuit SRST, and an output circuit SROC. The shift register SR is provided with nodes n1,..., Node n4.
[入力回路]
入力回路ＳＲＩＣは、第３トランジスタＴ３と第４トランジスタＴ４により構成される。第３トランジスタＴ３のドレインは電源電極４５に、ゲートは入力端子４３に、ソースは、ノードｎ４にそれぞれ電気的に接続される。また、第４トランジスタのドレインはノードｎ１に、ゲートは入力端子４３に、ソースは電源電極４６にそれぞれ電気的に接続される。
[Input circuit]
The input circuit SRIC includes a third transistor T3 and a fourth transistor T4. The drain of the third transistor T3 is electrically connected to the
電源電極４５にはハイレベルの電源電圧ＶＧＨが供給され電源電極４６にはローレベルの電源電圧ＶＧＬが供給される。この入力回路ＳＲＩＣは、入力端子４３を通じて入力信号ＩＮを受け、ノードｎ４にハイレベル電圧ＶＧＨ、ノードｎ１にローレベル電圧ＶＧＬを供給する。
The
[インバータ]
インバータＳＲＩＮは、第５トランジスタＴ５と第６トランジスタＴ６とにより構成される。具体的には、第５トランジスタＴ５のゲートおよびドレインは電源電極４５に接続される。第６トランジスタＴ６のドレインは第５トランジスタＴ５のソース電極に、ゲートはノードｎ４に、ソースは電源電極４６に電気的に接続される。また、第５トランジスタＴ５のソース（第６トランジスタＴ６のドレイン）はノードｎ１に電気的に接続される。
[Inverter]
The inverter SRIN is configured by a fifth transistor T5 and a sixth transistor T6. Specifically, the gate and drain of the fifth transistor T5 are connected to the
[リセット回路]
リセット回路ＳＲＳＴは、第７トランジスタＴ７、第８トランジスタＴ８、及び第９トランジスタＴ９により構成される。第７トランジスタＴ７のゲートは第２クロック端子４２に、ソースは出力端子４４に、ドレインはノードｎ４にそれぞれ電気的に接続される。また、第９トランジスタＴ９のゲートはノードｎ１に、ソースは出力端子４４に、ドレインはノードｎ４にそれぞれ電気的に接続される。そして、第８トランジスタＴ８のゲートは電源電極４５に接続され、ソースはノードｎ４に、ドレインはノードｎ２にそれぞれ電気的に接続される。
[Reset circuit]
The reset circuit SRST includes a seventh transistor T7, an eighth transistor T8, and a ninth transistor T9. The seventh transistor T7 has a gate electrically connected to the
[出力回路]
出力回路ＳＲＯＣは、第１トランジスタＴ１、第２トランジスタＴ２、第１０トランジスタＴ１０、及び第１容量素子Ｃａにより構成される。第１トランジスタＴ１のドレインは第１クロック端子４１に、ソースは出力端子４４に、ゲートはノードｎ３にそれぞれ電気的に接続される。第２トランジスタＴ２のドレインは出力端子４４に、ソースは電源電極４６に、ゲートはノードｎ１にそれぞれ電気的に接続される。第１クロック端子４１には第１クロック信号ＣＫ１が入力され、電源電極４６にはローレベルの電源電圧ＶＧＬが供給される。第１トランジスタＴ１がオンで第２トランジスタＴ２がオフのときには、第１クロック信号ＣＫ１を出力端子４４へ出力し、第１トランジスタＴ１がオフで第２トランジスタＴ２がオンのときには、電源電圧ＶＧＬを出力端子４４へ出力する。
[Output circuit]
The output circuit SROC includes a first transistor T1, a second transistor T2, a tenth transistor T10, and a first capacitor Ca. The drain of the first transistor T1 is electrically connected to the
第１容量素子Ｃａの一方の端子はノードｎ３（第１トランジスタＴ１のゲート）に電気的に接続される。また第１容量素子Ｃａの他方の端子は、ノードｎ２に電気的に接続される。そして、第１０トランジスタＴ１０のソースは電源電極４８に接続され、ドレインは、ノードｎ３に接続され、ゲートはセット端子４７にそれぞれ電気的に接続される。
One terminal of the first capacitive element Ca is electrically connected to the node n3 (the gate of the first transistor T1). The other terminal of the first capacitive element Ca is electrically connected to the node n2. The source of the tenth transistor T10 is connected to the
電源電極４８には電源電圧ＧＶＳＳが入力される。電源電圧ＧＶＳＳは第１０トランジスタＴ１０を介してノードｎ３に供給された際にノードｎ２に供給されている電圧より低くなるように設定されている。第１０トランジスタＴ１０のゲートにはセット信号ＳＥＴが入力される。セット信号ＳＥＴはハイレベルの電圧ＶＧＨとローベルの電圧ＶＧＬＬとの２値電圧である。ローレベルの電圧ＶＧＬＬは、第１０トランジスタＴ１０を十分オフにできるようにＧＶＳＳよりも低い値（ＶＧＬＬ＜ＧＶＳＳ）に設定されている。
A power supply voltage GVSS is input to the
本駆動回路では、出力回路ＳＲＯＣにおいて、第１容量素子Ｃａと第１０トランジスタＴ１０とを設け、第１０トランジスタＴ１０のゲート電圧を制御するように構成したことを特徴とする。この点について、図４を参照しつつ詳細に説明する。 The present drive circuit is characterized in that the output circuit SROC is provided with the first capacitive element Ca and the tenth transistor T10 to control the gate voltage of the tenth transistor T10. This point will be described in detail with reference to FIG.
図４は、一実施の形態における表示装置のシフトレジスタの各信号のタイミングチャートである。
即ち、図４は、シフトレジスタＳＲにおける入力信号ＩＮ、クロック信号ＣＫ１〜ＣＫ３、ノードｎ１〜ｎ４、セット信号ＳＥＴ、シフトレジスタの出力信号ＯＵＴの関係を示すタイミングチャートである。シフトレジスタの出力信号ＯＵＴは、入力信号ＩＮの位相をシフトさせた信号である。なお、他のシフトレジスタＳＲも図４のタイミングチャートに従ってシフトレジスタＳＲと同様に動作する。
FIG. 4 is a timing chart of each signal of the shift register of the display device according to the embodiment.
4 is a timing chart showing the relationship among the input signal IN, the clock signals CK1 to CK3, the nodes n1 to n4, the set signal SET, and the output signal OUT of the shift register in the shift register SR. The output signal OUT of the shift register is a signal obtained by shifting the phase of the input signal IN. The other shift registers SR operate in the same manner as the shift register SR according to the timing chart of FIG.
[時刻ｔ０−ｔ０’]
時刻ｔ０−ｔ０’の期間では、垂直ブランキング期間のように、全てのシフトレジスタが選択されていない期間である。このときは、第５トランジスタＴ５を介してノードｎ１にはハイレベル電圧ＶＧＨが印加されているため、第２トランジスタＴ２はオンし、出力信号ＯＵＴの電圧はローレベル電圧ＶＧＬとなる。また、第９トランジスタＴ９もオンしているため、ノードｎ４及びノードｎ２の電圧はローレベル電圧ＶＧＬとなっている。
[Time t0-t0 ']
The period from time t0 to t0 ′ is a period in which all shift registers are not selected as in the vertical blanking period. At this time, since the high level voltage VGH is applied to the node n1 via the fifth transistor T5, the second transistor T2 is turned on, and the voltage of the output signal OUT becomes the low level voltage VGL. Further, since the ninth transistor T9 is also turned on, the voltages at the nodes n4 and n2 are the low level voltage VGL.
この期間では、セット信号ＳＥＴがハイレベルとされ、ノードｎ３に第１０トランジスタＴ１０を介して電源電圧ＧＶＳＳを供給する。このときは上述のように、ノードｎ２には電源電圧ＶＧＬが供給されているため、第１容量素子Ｃａのノードｎ２側の一端の電位はＶＧＬ、ノードｎ３側の他端の電位はＧＶＳＳとなり、第１容量素子Ｃａの端子間には電位差が生ずる。時刻ｔ０’以降では、セット信号ＳＥＴがローレベルとなり、第１０トランジスタＴ１０がオフするため、第１容量素子Ｃａの端子間には前記電位差が保持される。ここでＶＧＬとＧＶＳＳの電位差をα（＝ＶＧＬ−ＧＶＳＳ）とする。 During this period, the set signal SET is set to the high level, and the power supply voltage GVSS is supplied to the node n3 via the tenth transistor T10. At this time, since the power supply voltage VGL is supplied to the node n2 as described above, the potential at one end on the node n2 side of the first capacitive element Ca is VGL, and the potential at the other end on the node n3 side is GVSS. A potential difference is generated between the terminals of the first capacitive element Ca. After time t0 ', the set signal SET becomes a low level and the tenth transistor T10 is turned off, so that the potential difference is held between the terminals of the first capacitive element Ca. Here, the potential difference between VGL and GVSS is α (= VGL−GVSS).
[時刻ｔ１−ｔ２]
時刻ｔ１−ｔ２の期間において、入力信号ＩＮの電位がローレベル電圧ＶＧＬからハイレベル電圧ＶＧＨになると、第３トランジスタＴ３及び第４トランジスタＴ４がオンする。このとき、第２クロック信号ＣＫ２はローレベル電圧であるため、第７トランジスタＴ７はオフ状態である。従って、ノードｎ１の電位は、第４トランジスタＴ４を通じてローレベル電源電圧ＶＧＬが供給されてローレベルになり、第２トランジスタＴ２及び第９トランジスタＴ９をオフさせる。また、ノードｎ４の電位は第３トランジスタＴ３を通じてハイレベル電源電圧ＶＧＨが供給されてハイレベルになり、第６トランジスタＴ６をオンさせる。
[Time t1-t2]
When the potential of the input signal IN changes from the low level voltage VGL to the high level voltage VGH in the period of time t1-t2, the third transistor T3 and the fourth transistor T4 are turned on. At this time, since the second clock signal CK2 is a low level voltage, the seventh transistor T7 is in an OFF state. Accordingly, the potential of the node n1 becomes low level when the low level power supply voltage VGL is supplied through the fourth transistor T4, and the second transistor T2 and the ninth transistor T9 are turned off. Further, the potential of the node n4 is supplied with the high level power supply voltage VGH through the third transistor T3 and becomes high level, and the sixth transistor T6 is turned on.
第５トランジスタＴ５と第６トランジスタＴ６はインバータ回路を構成しており、第６トランジスタＴ６がオンのときノードｎ１にはローレベル電圧ＶＧＬが出力される。この結果、第２トランジスタＴ２はオフする。また、ノードｎ４の電位がハイレベルであるため、ノードｎ２の電位は第８トランジスタＴ８を通じてハイレベルになる。ノードｎ３の電位は第１容量素子Ｃａに保持されている電位差αだけノードｎ２よりも低い電位になる。ただし、このときのノードｎ３の電位はローレベルよりも高い電圧になるように設定されており、かつ第１クロック信号ＣＫ１はローレベルのため、第１トランジスタＴ１はオンする。第１クロック信号ＣＫ１のローレベルが出力信号ＯＵＴとして出力される。 The fifth transistor T5 and the sixth transistor T6 form an inverter circuit. When the sixth transistor T6 is on, the low level voltage VGL is output to the node n1. As a result, the second transistor T2 is turned off. Further, since the potential of the node n4 is high level, the potential of the node n2 becomes high level through the eighth transistor T8. The potential of the node n3 is lower than that of the node n2 by the potential difference α held in the first capacitor element Ca. However, since the potential of the node n3 at this time is set to be higher than the low level, and the first clock signal CK1 is at the low level, the first transistor T1 is turned on. The low level of the first clock signal CK1 is output as the output signal OUT.
[時刻ｔ２−ｔ３]
時刻ｔ２−ｔ３の期間では、入力信号ＩＮの電位がハイレベル電圧ＶＧＨからローレベル電圧ＶＧＬになると同時に、第１クロック信号ＣＫ１の電位がローレベル電圧ＶＧＬからハイレベル電圧ＶＧＨに反転する。入力信号ＩＮの電位がローレベルになることで、第３トランジスタＴ３がオフし、ノードｎ４は、電圧が供給されないフローティング状態になる。その結果、ノードｎ３は、第１クロック信号ＣＫ１の電位がハイレベルに反転する影響を第１トランジスタＴ１を介して受け、ハイレベル電圧ＶＧＨよりさらに高い電位（＋ｘ）になる。これは、第１トランジスタＴ１のゲート部にチャネル容量があるため、ゲートすなわちノードｎ３がフローティング状態であり、第１トランジスタＴ１がオン状態である場合、第１トランジスタＴ１のドレイン・ソースの電位変動に伴ってノードｎ３の電位が変動するためである。このように、接続先のトランジスタにおける電位変動の影響を受けてフロ一ティング状態にあるゲートの電位が変動する現象のことをブートストラップといい、このときのノードのことをブートストラップノードという。
[Time t2-t3]
In the period from time t2 to time t3, the potential of the input signal IN changes from the high level voltage VGH to the low level voltage VGL, and at the same time, the potential of the first clock signal CK1 is inverted from the low level voltage VGL to the high level voltage VGH. When the potential of the input signal IN becomes low level, the third transistor T3 is turned off, and the node n4 enters a floating state in which no voltage is supplied. As a result, the node n3 receives the influence that the potential of the first clock signal CK1 is inverted to the high level via the first transistor T1, and becomes a potential (+ x) higher than the high level voltage VGH. This is because the gate portion of the first transistor T1 has a channel capacitance, and therefore, when the gate, that is, the node n3 is in a floating state, and the first transistor T1 is in an on state, the potential fluctuation of the drain and source of the first transistor T1 occurs. This is because the potential of the node n3 varies accordingly. In this way, a phenomenon in which the potential of the gate in the floating state varies under the influence of the potential variation in the connected transistor is referred to as a bootstrap, and the node at this time is referred to as a bootstrap node.
ノードｎ３がハイレベル電圧ＶＧＨより更に高い電位（＋ｘ）になることで第１トランジスタＴ１は十分にオン状態となり、出力端子ＯＵＴに第１クロック信号ＣＫ１の電位であるハイレベル電圧ＶＧＨを出力する。またノードｎ２は第１容量素子Ｃａを介してノードｎ３の影響を受け、ノードｎ３よりも更に電位差αだけ高い電位になる。 When the node n3 becomes a potential (+ x) higher than the high level voltage VGH, the first transistor T1 is sufficiently turned on, and the high level voltage VGH that is the potential of the first clock signal CK1 is output to the output terminal OUT. Further, the node n2 is affected by the node n3 via the first capacitive element Ca, and becomes a potential higher than the node n3 by the potential difference α.
図５は、一実施の形態における表示装置のシフトレジスタの時刻ｔ２−ｔ３の期間の各ノードの電位を示す図である。時刻ｔ２−ｔ３では、ノードｎ１には、第５トランジスタＴ５と第６トランジスタＴ６で構成されるインバータ回路からローレベル電圧ＶＧＬが供給される。出力回路を構成する第２トランジスタＴ２のゲート・ソース間電圧（Ｖｇｓ）は０Ｖである。 FIG. 5 is a diagram illustrating the potential of each node in the period from time t2 to time t3 of the shift register of the display device according to the embodiment. At time t2-t3, the low level voltage VGL is supplied to the node n1 from the inverter circuit configured by the fifth transistor T5 and the sixth transistor T6. The gate-source voltage (Vgs) of the second transistor T2 constituting the output circuit is 0V.
図６は、ｎＭＯＳエンハンス型トランジスタと、デプレッション型トランジスタの
Ｖｇｓ−Ｉｄｓ特性を比較して示す図である。図６に示すとおり、エンハンス型においては、ゲート・ソース間電位差が０Ｖの時、ソース・ドレイン間にほとんど電流は流れないが、デプレッション型においては、ゲート・ソース間電位差が０Ｖの時、ソース・ドレイン間に電流が流れてしまう。このように、第２トランジスタＴ２がデプレッション型の場合、オフ電流が流れてしまう。ただし、本実施の形態のシフトレジスタでは、この期間は駆動全体の期間に対して短いため実質的には問題にならない。
FIG. 6 is a diagram comparing the Vgs-Ids characteristics of an nMOS enhanced transistor and a depletion transistor. As shown in FIG. 6, in the enhancement type, when the gate-source potential difference is 0V, almost no current flows between the source and drain, but in the depletion type, when the gate-source potential difference is 0V, Current flows between the drains. Thus, when the second transistor T2 is a depletion type, an off current flows. However, in the shift register of this embodiment, since this period is shorter than the entire driving period, there is substantially no problem.
[時刻ｔ３以降]
時刻ｔ３においては、第１クロック信号ＣＫ１の電位がローレベル電圧ＶＧＬになり、出力信号ＯＵＴはローレベル電圧ＶＧＬとなる。また第２クロック信号ＣＫ２の電位がハイレベル電圧ＶＧＨになる。第２クロック信号ＣＫ２の電位がハイレベルになることで、第７トランジスタＴ７がオンする。このとき、第３トランジスタＴ３はオフ状態にあるので、ノードｎ４の電位は、第７トランジスタＴ７を通じてローレベル電圧ＶＧＬになる。
[After time t3]
At time t3, the potential of the first clock signal CK1 becomes the low level voltage VGL, and the output signal OUT becomes the low level voltage VGL. Further, the potential of the second clock signal CK2 becomes the high level voltage VGH. When the potential of the second clock signal CK2 becomes high level, the seventh transistor T7 is turned on. At this time, since the third transistor T3 is in the off state, the potential of the node n4 becomes the low level voltage VGL through the seventh transistor T7.
ノードｎ４の電位がＶＧＬになることによって、第５トランジスタＴ５と第６トランジスタＴ６で構成されるインバータ回路からノードｎ１にハイレベル電圧ＶＧＨが供給され第２トランジスタＴ２と第９トランジスタＴ９がオンする。またノードｎ２にはノードｎ４からローレベル電圧ＶＧＬが供給され、ノードｎ３はノードｎ２の電位であるＶＧＬよりも第１容量素子Ｃａに蓄えられた電位差αだけ低い電位になる。 When the potential of the node n4 becomes VGL, the high level voltage VGH is supplied to the node n1 from the inverter circuit composed of the fifth transistor T5 and the sixth transistor T6, and the second transistor T2 and the ninth transistor T9 are turned on. Further, the low-level voltage VGL is supplied to the node n2 from the node n4, and the node n3 becomes a potential lower than the VGL that is the potential of the node n2 by the potential difference α stored in the first capacitor element Ca.
図７は、一実施の形態における表示装置のシフトレジスタの時刻ｔ３以降（時刻ｔ１以前）の各ノードの電位を示す図である。出力回路を構成する第２トランジスタＴ２がオンとなり出力端子ＯＵＴにローレベル電圧ＶＧＬを供給する。このとき第１トランジスタＴ１のゲート・ソース間電圧（Ｖｇｓ）は、第１容量素子Ｃａの存在によって−αとなっている。 FIG. 7 is a diagram illustrating the potential of each node after time t3 (before time t1) of the shift register of the display device according to the embodiment. The second transistor T2 constituting the output circuit is turned on to supply the low level voltage VGL to the output terminal OUT. At this time, the gate-source voltage (Vgs) of the first transistor T1 is −α due to the presence of the first capacitive element Ca.
このため図６に示すように、ゲート・ソース間電圧（Ｖｇｓ）を０Ｖよりも小さい値である−αとしているため第１トランジスタＴ１がデプレッション型であってもオフ電流を小さく抑えることができる。 For this reason, as shown in FIG. 6, the gate-source voltage (Vgs) is set to −α, which is a value smaller than 0V, and therefore the off-state current can be kept small even if the first transistor T1 is a depletion type.
時刻ｔ３以降の期間では、次に入カＩＮが入力される前に第１クロック信号ＣＫ１および第２クロック信号ＣＫ２がそれぞれのタイミングでハイレベルとローレベルとを変化するが、出力端子ＯＵＴには常にＶＧＬが出力される。これは、第１トランジスタＴ１はオフであり、第７トランジスタＴ７のドレインとソースにあたるノードｎ４とノードｎ１の電位は等しくＶＧＬとなっているため、シフトレジスタＳＲの内部ノードの電位が変化しないためである。 In a period after time t3, the first clock signal CK1 and the second clock signal CK2 change between the high level and the low level at the respective timings before the next input IN is input. VGL is always output. This is because the first transistor T1 is off and the potentials of the node n4 and the node n1 corresponding to the drain and source of the seventh transistor T7 are equal to VGL, so that the potential of the internal node of the shift register SR does not change. is there.
本実施の形態においては、シフトレジスタにｎＭＯＳトランジスタを用いることとして、凸型パルスが上に向くスタートパルス信号ＳＴＰを伝送する駆動回路について説明を行ったが、これに限られるものではない。例えば、図８に示すように、シフトレジスタやバッファをｐＭＯＳトランジスタを用いて構成することとし、凸型パルスが下に向くスタートパルス信号ＳＴＰを伝送する駆動回路の構成としても良い。この場合、容量素子Ｃａの両端に電位差を与えるためにノードｎ３に第１０トランジスタＴ１０を介して電圧を供給する電源ＧＶＤＤの電圧を、セット信号ＳＥＴで第１０トランジスタＴ１０をオンするタイミングのノードｎ２に供給されている電圧より高く設定する。この場合にも、上記と同様の効果を得ることができる。 In this embodiment, an nMOS transistor is used as a shift register, and a drive circuit that transmits a start pulse signal STP in which a convex pulse is directed upward has been described. However, the present invention is not limited to this. For example, as shown in FIG. 8, a shift register and a buffer may be configured using pMOS transistors, and a drive circuit that transmits a start pulse signal STP in which a convex pulse is directed downward may be used. In this case, the voltage of the power supply GVDD that supplies a voltage to the node n3 via the tenth transistor T10 in order to give a potential difference between both ends of the capacitive element Ca is applied to the node n2 at the timing when the tenth transistor T10 is turned on by the set signal SET. Set higher than the supplied voltage. In this case, the same effect as described above can be obtained.
また、本実施の形態においては、液晶表示装置に本発明の駆動回路を適用した場合を例にとって説明したが、他の表示装置、例えば有機ＥＬ等を用いた表示装置などにも本発明の駆動回路を適用できることは言うまでもない。 In this embodiment, the case where the driving circuit of the present invention is applied to a liquid crystal display device has been described as an example. However, the driving of the present invention is applied to other display devices such as a display device using an organic EL. It goes without saying that the circuit can be applied.
なお、図３に示す出力回路ＳＲＯＣは、次のように表わすことができる。 The output circuit SROC shown in FIG. 3 can be expressed as follows.
（１） 入力される入力信号ＩＮの位相をシフトさせた出力信号ＯＵＴを出力するシフトレジスタＳＲに設けられる出力回路ＳＲＯＣであって、
シフトレジスタＳＲを駆動するクロック信号が入力される第１の電極、制御電極及び出力信号ＯＵＴを出力する第２電極を有する第１トランジスタと、
第１電極が前記第１トランジスタの前記第２電極に接続され、制御電極及び第１の電源電圧が印加される第２電極を有する第２トランジスタと、
前記第１トランジスタの制御電極に一端が接続され、他端に前記第１トランジスタの断続を制御する電圧が印加される容量素子と、
第１電極が前記第１トランジスタの前記制御電極に接続され、制御電極及び第２の電源電圧が印加される第２電極を有する第１０トランジスタとを備える。
(1) An output circuit SROC provided in a shift register SR that outputs an output signal OUT obtained by shifting the phase of an input signal IN.
A first transistor having a first electrode to which a clock signal for driving the shift register SR is input, a control electrode, and a second electrode for outputting an output signal OUT;
A second transistor having a first electrode connected to the second electrode of the first transistor and having a control electrode and a second electrode to which a first power supply voltage is applied;
A capacitive element having one end connected to the control electrode of the first transistor and a voltage applied to the other end for controlling the on / off of the first transistor;
A first electrode connected to the control electrode of the first transistor, and a tenth transistor having a control electrode and a second electrode to which a second power supply voltage is applied.
（２） 前記第２の電源電圧は、前記第１０トランジスタを介して前記第１トランジスタの制御電極に供給された際、前記容量素子の他端に印加される電圧との間で電位差を生じるように設けられる（１）の出力回路。 (2) When the second power supply voltage is supplied to the control electrode of the first transistor via the tenth transistor, a potential difference is generated between the second power supply voltage and the voltage applied to the other end of the capacitive element. The output circuit according to (1).
（３）前記シフトレジスタがｎＭＯＳトランジスタで構成されている場合で、前記シフトレジスタが選択されていないときは、前記第１のトランジスタのゲート・ソース間電圧は０よりも小さい、（２）の出力回路。 (3) When the shift register is configured by an nMOS transistor and the shift register is not selected, the gate-source voltage of the first transistor is smaller than 0. The output of (2) circuit.
以上説明したように、本実施の形態によれば、シフトレジスタの出力回路を構成するトランジスタＴ１のゲート端子に信号を供給する信号線を容量素子を介して接続するとともに、このゲート端子に所定の電位を供給する回路を設けたため、デプレッション型のトランジスタを用いた際にも、出力回路を流れるオフリーク電流を小さくし、消費電力を低く抑えることができる。 As described above, according to the present embodiment, the signal line for supplying a signal to the gate terminal of the transistor T1 constituting the output circuit of the shift register is connected via the capacitive element, and a predetermined line is connected to the gate terminal. Since a circuit for supplying a potential is provided, even when a depletion type transistor is used, off-leakage current flowing in the output circuit can be reduced and power consumption can be reduced.
なお、シフトレジスタは、図３の構成のものに限らず、入力信号の位相をシフト可能なものであれば、どのような構成のものであってもよい。 Note that the shift register is not limited to the one shown in FIG. 3 and may have any configuration as long as the phase of the input signal can be shifted.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
Ｔ１…トランジスタ、Ｔ２…トランジスタ、Ｔ１０…トランジスタ、Ｃａ…容量素子、ＧＶＳＳ…電源電圧、ＶＧＬＬ…電圧、ＶＧＬ…ローレベル電源電圧、ＶＧＨ…ハイレベル電源電圧、ＳＲ…シフトレジスタ、ＣＫ…クロック信号、１０…透明基板、１１…画素部、１２…スイッチング素子、１３…画素電極、１４…液晶容量、１５…補助容量、２１、３１…駆動回路、２２…垂直シフトレジスタ、３１…信号線駆動回路、３２…水平シフトレジスタ、３６…クロック線、４１…クロック端子、４２…クロック端子、４３…入力端子、４４…出力端子、４５…電源電極、４６…電源電極、４７…セット端子、４８…電源電極。
T1 ... transistor, T2 ... transistor, T10 ... transistor, Ca ... capacitance element, GVSS ... power supply voltage, VGLL ... voltage, VGL ... low level power supply voltage, VGH ... high level power supply voltage, SR ... shift register, CK ... clock signal, DESCRIPTION OF
Claims (5)
前記複数の表示画素が配列する行及び列に沿って延びる複数の駆動線と、
前記複数の駆動線に駆動信号を出力する少なくとも一つの駆動回路とを有し、
前記駆動回路は、
入力される信号の位相をシフトして駆動信号として出力する複数のシフトレジスタと、
前記それぞれのシフトレジスタに設けられる出力回路とを有し、
前記出力回路は、
前記駆動信号を形成する少なくとも一つのトランジスタと、
当該トランジスタの制御電極に一端が接続され、他端に前記トランジスタの断続を制御する電圧が印加される容量素子と、
前記トランジスタの制御電極に所定の電圧を付与するか当該制御電極をフローティングにするかを制御する制御回路とを備える、表示装置。 A plurality of display pixels arranged in a matrix;
A plurality of drive lines extending along rows and columns in which the plurality of display pixels are arranged;
And at least one drive circuit that outputs a drive signal to the plurality of drive lines,
The drive circuit is
A plurality of shift registers that shift the phase of the input signal and output it as drive signals;
An output circuit provided in each of the shift registers,
The output circuit is
At least one transistor forming the drive signal;
A capacitive element having one end connected to the control electrode of the transistor and a voltage applied to the other end for controlling the on / off of the transistor;
And a control circuit that controls whether a predetermined voltage is applied to the control electrode of the transistor or the control electrode is floated.
前記制御回路は、前記制御電極に付与する電圧を、前記容量素子の他端に印加される電圧よりも低く制御する、請求項２に記載の表示装置。 Each transistor constituting the shift register and the output circuit is an nMOS transistor,
The display device according to claim 2, wherein the control circuit controls a voltage applied to the control electrode to be lower than a voltage applied to the other end of the capacitive element.
前記制御回路は、前記制御電極に付与する電圧を、前記容量素子の他端に印加される電圧よりも高く制御する、請求項２に記載の表示装置。 Each transistor constituting the shift register and the output circuit is a pMOS transistor,
The display device according to claim 2, wherein the control circuit controls a voltage applied to the control electrode to be higher than a voltage applied to the other end of the capacitive element.
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