JP2014146752A

JP2014146752A - Laminated ceramic capacitor

Info

Publication number: JP2014146752A
Application number: JP2013015639A
Authority: JP
Inventors: Yukie Nakano; 幸恵中野; Shigekazu Hidaka; 重和日▲高▼; Kenichiro Masuda; 健一郎増田; Yasushi Kawashima; 康川島; Shiro Otsuki; 史朗大槻
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2013-01-30
Filing date: 2013-01-30
Publication date: 2014-08-14

Abstract

PROBLEM TO BE SOLVED: To provide a high-capacity laminated ceramic capacitor in which, even when a dielectric ceramic layer is made thinner and multilayered, the dielectric constant of the dielectric ceramic layer is not decreased and a short circuit fraction defective is low.SOLUTION: A laminated ceramic capacitor of the present invention includes an element body comprising a plurality of internal electrode layers and dielectric ceramic layers which are alternately laminated. The internal electrode layers have particles containing at least Ni, and include a grain boundary formed between the particles. A plurality of segregation phases containing Si and Li elements are scattered at least so as to be brought into contact with a part of the grain boundary of the outermost internal electrode layer.

Description

本発明は、積層セラミックコンデンサ、特に、内部電極をニッケル（Ｎｉ）とした積層セラミックコンデンサに関するものである。 The present invention relates to a multilayer ceramic capacitor, and more particularly to a multilayer ceramic capacitor having an internal electrode made of nickel (Ni).

近年、電気製品の小型化、高機能化に伴い、積層セラミックコンデンサは、小型、高容量化が求められている。積層セラミックコンデンサの静電容量は、誘電体セラミック相が薄いほど、またその層数が多いほど高容量化するため、誘電体セラミック層の薄層化、多層化が進んでいる。 In recent years, with the miniaturization and high functionality of electrical products, multilayer ceramic capacitors are required to be small in size and high in capacity. The capacitance of the multilayer ceramic capacitor is increased as the dielectric ceramic phase is thinner and the number of layers is increased. Therefore, the dielectric ceramic layer is becoming thinner and multilayered.

積層セラミックコンデンサは、誘電体セラミック層と内部電極層を同時に焼成する。誘電体セラミック層に比較し、内部電極層の焼結温度が低いため、内部電極層のニッケル（Ｎｉ）は焼結過程で球状化が生じ、内部電極層に厚い部分が生じるという問題がある。誘電体層の厚みが薄いほど、この電極の球状化の影響が大きくなり、ショート不良が発生するという問題が生じる。 In the multilayer ceramic capacitor, the dielectric ceramic layer and the internal electrode layer are fired simultaneously. Since the sintering temperature of the internal electrode layer is lower than that of the dielectric ceramic layer, there is a problem that nickel (Ni) of the internal electrode layer is spheroidized during the sintering process and a thick portion is generated in the internal electrode layer. The thinner the dielectric layer, the greater the effect of this electrode spheroidization, causing the problem of short circuit failure.

内部電極層の厚みを厚くすることにより、球状化を抑制することはできるが、これでは小型化には適さない。そのためショート不良といった信頼性の改善が小型化の障害になってきた。 By increasing the thickness of the internal electrode layer, spheroidization can be suppressed, but this is not suitable for downsizing. Therefore, improvement of reliability such as short circuit failure has become an obstacle to miniaturization.

特許文献１では、Ｎｉの内部電極層と誘電体セラミック層との間全体に、誘電体セラミック層とは異なる酸化マンガン（ＭｎＯ）を含む酸化物層を形成し、積層セラミックコンデンサの絶縁抵抗の高温負荷寿命を向上させることが提案されている。また特許文献２では、内部電極層が卑金属で構成されており、内部電極層の近傍にケイ素（Ｓｉ）の酸化物層、あるいはＳｉの酸化物と誘電体セラミック層および内部電極に含まれる組成のうち少なくとも１種類との化合物層を形成することを提案されており、内部電極層と誘電体セラミック層との間の残留応力による耐熱衝撃性の低下を抑制することが提案されている。 In Patent Document 1, an oxide layer containing manganese oxide (MnO) different from the dielectric ceramic layer is formed between the Ni internal electrode layer and the dielectric ceramic layer, and the insulation resistance of the multilayer ceramic capacitor is high. It has been proposed to improve the load life. Further, in Patent Document 2, the internal electrode layer is composed of a base metal, and a silicon (Si) oxide layer in the vicinity of the internal electrode layer, or a composition included in the Si oxide and dielectric ceramic layer and the internal electrode. Of these, it is proposed to form at least one kind of compound layer, and it is proposed to suppress a decrease in thermal shock resistance due to residual stress between the internal electrode layer and the dielectric ceramic layer.

特許３２０７８４６号Japanese Patent No. 327846 特開平１１−３８３４号公報Japanese Patent Laid-Open No. 11-3834

しかしながら、特許文献１のように酸化物層を内部電極層の周囲全体に生成すると、誘電率が大幅に低下することが確認されている。さらに特許文献２のように残留応力を緩和するために化合物層を形成すると、ある程度の大きさの化合物層が必要となり、この場合も誘電率低下する傾向にある。このため、小型大容量化のために、誘電体セラミック層の薄層が必要な場合では静電容量が不十分となる。さらに、積層セラミックコンデンサの誘電体セラミック層をたとえば５μｍ以下の薄層、または１５０層以上の多層化にすると、ショート不良率が増加するという問題があり、それに対して十分ではなかった。 However, it has been confirmed that when the oxide layer is generated around the entire inner electrode layer as in Patent Document 1, the dielectric constant is significantly reduced. Further, when a compound layer is formed in order to relieve residual stress as in Patent Document 2, a compound layer having a certain size is required, and in this case, the dielectric constant tends to decrease. For this reason, when a thin dielectric ceramic layer is required for miniaturization and large capacity, the electrostatic capacity becomes insufficient. Furthermore, if the dielectric ceramic layer of the multilayer ceramic capacitor is made to be a thin layer of 5 μm or less, or a multilayer of 150 layers or more, for example, there is a problem that the short-circuit defect rate increases, which is not sufficient.

本発明は、上記問題を改善するために、誘電体セラミック層を薄層多層化しても、誘電体セラミック層の誘電率を低下させず、ショート不良率の低い積層セラミックコンデンサを提供することを目的とする。 SUMMARY OF THE INVENTION In order to solve the above-described problems, an object of the present invention is to provide a multilayer ceramic capacitor having a low short-circuit defect rate without reducing the dielectric constant of the dielectric ceramic layer even when the dielectric ceramic layer is made thin. And

上記目的を達成するため、本発明者らは、種々検討した結果、電極界面の偏析層の形成がショート不良抑制に非常に有効であることを見出した。特に、最外の誘電体セラミック層のショート不良率が高く、最外の内部電極層の偏析相が、ショート率抑制に効果的である。 As a result of various studies, the present inventors have found that the formation of a segregation layer at the electrode interface is very effective in suppressing short-circuit defects. Particularly, the short-circuit defect rate of the outermost dielectric ceramic layer is high, and the segregation phase of the outermost internal electrode layer is effective in suppressing the short-circuit rate.

本発明は、内部電極層と誘電体セラミック層とが交互に複数積層された素子本体を有する積層セラミックコンデンサであって、前記内部電極層が少なくともニッケル（Ｎｉ）を含む粒子を有し、その粒子間に形成された粒界を備え、少なくとも最外の前記内部電極層の前記粒界の一部に接するように、ケイ素（Ｓｉ）及びリチウム（Ｌｉ）元素を含む複数の偏析相が散在していることを特徴とする。 The present invention relates to a multilayer ceramic capacitor having an element body in which a plurality of internal electrode layers and dielectric ceramic layers are alternately stacked, the internal electrode layer having particles containing at least nickel (Ni), and the particles A plurality of segregation phases containing silicon (Si) and lithium (Li) elements are scattered so as to be in contact with at least a part of the grain boundary of the outermost internal electrode layer. It is characterized by being.

偏析相とは、誘電体セラミック層の主成分とは異なる組成の相である。粒界とは、粒子と粒子の界面である。また、偏析相が散在するとは、偏析相が部分的に存在していることであり、内部電極層全部に接して全体に存在しているものは含まない。この偏析相がＮｉを含む粒子の粒界の一部に散在することにより、誘電体セラミック層の誘電率を低下させず、Ｎｉを含む粒子の焼結及び粒成長が抑制され、ショート不良率の低い積層セラミックコンデンサを得ることができる。 The segregation phase is a phase having a composition different from that of the main component of the dielectric ceramic layer. A grain boundary is an interface between particles. In addition, the segregation phase being scattered means that the segregation phase is partially present, and does not include the entire segregation phase in contact with the entire internal electrode layer. The segregation phase is scattered in a part of the grain boundary of the particles containing Ni, so that the dielectric constant of the dielectric ceramic layer is not lowered, the sintering and grain growth of the particles containing Ni are suppressed, and the short defect rate is reduced. A low multilayer ceramic capacitor can be obtained.

ここでの最外の内部電極層とは、積層セラミックコンデンサの内部電極層の面を地面に水平においた場合の一番上側と一番下側の内部電極層のことである。このため最外の内部電極層は、１つの積層セラミックコンデンサに上下２層存在する。 Here, the outermost internal electrode layers are the uppermost and lowermost internal electrode layers when the surface of the internal electrode layer of the multilayer ceramic capacitor is horizontally placed on the ground. For this reason, the outermost internal electrode layers exist in two layers on one multilayer ceramic capacitor.

さらに本発明の積層セラミックコンデンサは、前記最外層の内部電極層が少なくともＬｉ元素を含有することを特徴とすることが好ましい。内部電極にＬｉが含まれることで、Ｎｉを含む粒子の粒界に偏析相ができ易くなり、これにより、ショート率を効果的に抑制することができる。 Furthermore, in the multilayer ceramic capacitor of the present invention, it is preferable that the outermost internal electrode layer contains at least a Li element. When Li is contained in the internal electrode, a segregation phase is easily formed at the grain boundary of the Ni-containing particles, and thus the short-circuit rate can be effectively suppressed.

本発明によれば、誘電体セラミック層を薄層多層化しても、誘電体セラミック層の誘電率を低下させずにショート不良率の低い高容量の積層セラミックコンデンサを提供することができる。 According to the present invention, it is possible to provide a high-capacity multilayer ceramic capacitor having a low short-circuit defect rate without reducing the dielectric constant of the dielectric ceramic layer even if the dielectric ceramic layer is made thin.

本実施形態に係る積層セラミックコンデンサの模式断面図。1 is a schematic cross-sectional view of a multilayer ceramic capacitor according to an embodiment. 本実施形態に係る誘電体セラミック層及び内部電極層と偏析相の模式図。The schematic diagram of the dielectric ceramic layer which concerns on this embodiment, an internal electrode layer, and a segregation phase.

以下、本発明の好適な実施形態について説明する。なお、各図面において、同一または同等の要素には、同一の符号を付与し、重複する説明は、省略する。 Hereinafter, preferred embodiments of the present invention will be described. In the drawings, the same or equivalent elements are denoted by the same reference numerals, and redundant description is omitted.

図１は、本実施形態の積層セラミックコンデンサを模式的に示す断面図である。図１に示す積層セラミックコンデンサ１は、内部電極層３に挟まれた誘電体セラミック層２、と内部電極層３が交互に複数積層された構成のコンデンサ素子本体とを有する。コンデンサ素子本体の両端部には、素子本体の内部で交互に配置された内部電極層３と各々導通する一対の外部電極４が形成してある。さらに、図１では、内部電極層３のうち、積層方向に対して一番上と一番下となるのが最外の内部電極層６である。また、誘電体セラミック層２のうち、積層方向に対して最外の内部電極層６に接する内側の誘電体が、最外の誘電体セラミック層５である。なお、偏析相については小さいため、ここでは図示していない。 FIG. 1 is a cross-sectional view schematically showing the multilayer ceramic capacitor of the present embodiment. A multilayer ceramic capacitor 1 shown in FIG. 1 includes a dielectric ceramic layer 2 sandwiched between internal electrode layers 3 and a capacitor element body having a configuration in which a plurality of internal electrode layers 3 are alternately stacked. At both ends of the capacitor element body, a pair of external electrodes 4 are formed which are electrically connected to the internal electrode layers 3 arranged alternately in the element body. Furthermore, in FIG. 1, the outermost internal electrode layer 6 is the uppermost and lowermost of the internal electrode layers 3 in the stacking direction. Further, among the dielectric ceramic layers 2, the inner dielectric that is in contact with the outermost internal electrode layer 6 in the stacking direction is the outermost dielectric ceramic layer 5. Since the segregation phase is small, it is not shown here.

積層セラミックコンデンサ１は、焼成によって内部電極層３が積層の上下方向に厚みを増すいわゆる球状化を生じる。特に、積層の上下方向の最も外側にある２つの最外の内部電極層６で最も促進される。このため、これらの２層の最外の内部電極層６に接する最外の誘電体セラミック層５は、ショート不良率が高くなる傾向にある。このため少なくとも最外の内部電極層６の粒界の一部に接するように、Ｓｉ及びＬｉ元素を含む複数の偏析相が散在していることが、ショート率を効果的に抑制することができることを発明者らは見出した。 The multilayer ceramic capacitor 1 has a so-called spheroidization in which the internal electrode layer 3 increases in thickness in the vertical direction of the stack by firing. In particular, it is most promoted by the two outermost internal electrode layers 6 located on the outermost side in the vertical direction of the stack. For this reason, the outermost dielectric ceramic layer 5 in contact with the outermost internal electrode layer 6 of these two layers tends to have a high short-circuit defect rate. For this reason, the fact that a plurality of segregation phases containing Si and Li elements are scattered so as to be in contact with at least a part of the grain boundary of the outermost internal electrode layer 6 can effectively suppress the short-circuit rate. The inventors found.

ちなみに、偏析相が散在するとは、偏析相が部分的に存在していることであり、内部電極層全部に接して全体に存在しているものは含まない。この偏析相がＮｉ粒子の粒界の一部に散在することにより、誘電体セラミック層２の誘電率を低下せず牽いては積層セラミックコンデンサ１としても高い静電容量となる効果が得られるのである。 Incidentally, the fact that the segregation phase is scattered means that the segregation phase is partially present and does not include the entire segregation phase in contact with the entire internal electrode layer. Since this segregation phase is scattered in a part of the grain boundary of the Ni particles, the dielectric ceramic layer 2 can be obtained without lowering the dielectric constant, so that the multilayer ceramic capacitor 1 has an effect of increasing the capacitance. is there.

本実施形態に係る誘電体セラミック層２は、チタン酸バリウム（ＢａＴｉＯ_３）または、チタン酸ジルコン酸バリウムカルシウム（（Ｂａ_１−ｘ，Ｃａ_ｘ）（Ｔｉ_１−ｙ，Ｚｒ_ｙ）Ｏ_３）を主成分とすることが好ましい。チタン酸バリウムを主成分とする誘電体セラミック層２とは、成分の５０％以上がチタン酸バリウムであることを言う。チタン酸バリウムのバリウム原子（Ｂａ）の一部がカルシウム原子（Ｃａ）やストロンチウム原子（Ｓｒ）に置き換わっても構わない。また、チタン原子（Ｔｉ）の一部がジルコニウム原子（Ｚｒ）やハフニウム原子（Ｈｆ）に置換されても良い。一般式ＡＢＯ_３（ペロブスカイト型結晶構造）で表される化合物で構成されている。 The dielectric ceramic layer 2 according to this embodiment includes barium titanate (BaTiO ₃ ) or barium calcium zirconate titanate ((Ba _1−x , Ca _x ) (Ti _1−y , Zr _y ) O ₃ ). It is preferable to use it as a main component. The dielectric ceramic layer 2 mainly composed of barium titanate means that 50% or more of the component is barium titanate. A part of barium atoms (Ba) of barium titanate may be replaced with calcium atoms (Ca) or strontium atoms (Sr). Moreover, a part of titanium atom (Ti) may be substituted with a zirconium atom (Zr) or a hafnium atom (Hf). It is composed of a compound represented by the general formula ABO ₃ (perovskite crystal structure).

本実施形態では、誘電体セラミック層２の主成分（誘電体化合物であるＡＢＯ_３）の結晶粒子の直径は３０ｎｍ以上１０００ｎｍ以下で有ることが望ましい。更には誘電体セラミック層２の厚みに対して１／３以下であることがより、好ましい。 In the present embodiment, it is desirable that the crystal grains of the main component (ABO ₃ which is a dielectric compound) of the dielectric ceramic layer 2 have a diameter of 30 nm to 1000 nm. Further, it is more preferably 1/3 or less with respect to the thickness of the dielectric ceramic layer 2.

なお、本実施形態における誘電体セラミック層２は、添加物として、ＳｉＯ_２及びＬｉ_２Ｏが含有される。必要に応じてその他の成分が含有されても良い。 The dielectric ceramic layers 2 in this embodiment, as an additive, SiO ₂ and Li ₂ O is contained. Other components may be contained as necessary.

誘電体セラミック層２の厚みは特に限定はしないが、５μｍ以下の薄層品で、特に効果が大きい。 The thickness of the dielectric ceramic layer 2 is not particularly limited, but a thin layer product of 5 μm or less is particularly effective.

さらに、本実施形態の内部電極層３には、少なくともＮｉが含まれている。 Furthermore, the internal electrode layer 3 of this embodiment contains at least Ni.

図２は、図１の積層セラミックコンデンサの断面図を拡大した模式図である。つまり、図１に示す本実施形態に係る誘電体セラミック層２及び内部電極層３の微細構造を表すための模式図である。図２の（ａ）では、積層セラミックコンデンサ１の最外の誘電体セラミック層５と最外の内部電極層６と偏析相９の存在を示す拡大図を示す。図２（ｂ）では、積層セラミックコンデンサ１の中央付近の誘電体セラミック層２と内部電極層３の拡大図を示す。 FIG. 2 is an enlarged schematic view of the cross-sectional view of the multilayer ceramic capacitor of FIG. That is, FIG. 2 is a schematic diagram for illustrating a fine structure of the dielectric ceramic layer 2 and the internal electrode layer 3 according to the present embodiment shown in FIG. 2A is an enlarged view showing the presence of the outermost dielectric ceramic layer 5, the outermost internal electrode layer 6 and the segregation phase 9 of the multilayer ceramic capacitor 1. FIG. FIG. 2B shows an enlarged view of the dielectric ceramic layer 2 and the internal electrode layer 3 near the center of the multilayer ceramic capacitor 1.

図２（ａ）、（ｂ）に示すように、内部電極層３はＮｉを含む粒子７と粒界８からなる微細構造を有している。粒界８とは粒子７と粒子７の間の界面のことである。本実施形態では、少なくとも最外の内部電極層６の粒界８の一部に接するように、Ｓｉ及びＬｉ元素を含む複数の偏析相９が散在する。誘電体セラミック層がより高い誘電率を得る観点から、偏析相９は、内部電極層３の全面に存在するのではない。散在するとは、部分的に存在することであり、全面に存在することを含まない。加えると、偏析相９は、最外の内部電極層６の粒界８の一部に接する以外にも存在しても良いが、積層セラミックコンデンサ１のより高い静電容量を得る観点から、粒界８の一部に接する以外の偏析相９は少ない方が好ましい。さらに、最外の誘電体セラミック層５において、粒界８に接する偏析相９の割合が、粒界８の数に対して１０％以上９５％以下であることが、最外の誘電体セラミック層５のより高い誘電率をより高く維持できる点でより好ましい。 As shown in FIGS. 2A and 2B, the internal electrode layer 3 has a fine structure including Ni-containing particles 7 and grain boundaries 8. The grain boundary 8 is an interface between the particle 7 and the particle 7. In the present embodiment, a plurality of segregated phases 9 containing Si and Li elements are scattered so as to be in contact with at least a part of the grain boundary 8 of the outermost internal electrode layer 6. From the viewpoint of obtaining a higher dielectric constant of the dielectric ceramic layer, the segregation phase 9 is not present on the entire surface of the internal electrode layer 3. Scattering means being partially present and not including being present on the entire surface. In addition, the segregation phase 9 may exist in addition to being in contact with a part of the grain boundary 8 of the outermost internal electrode layer 6, but from the viewpoint of obtaining a higher capacitance of the multilayer ceramic capacitor 1, It is preferable that the number of segregation phases 9 other than a part of the boundary 8 is small. Further, in the outermost dielectric ceramic layer 5, the ratio of the segregated phase 9 in contact with the grain boundaries 8 is 10% or more and 95% or less with respect to the number of grain boundaries 8. It is more preferable in that the higher dielectric constant of 5 can be maintained higher.

偏析相９は、積層セラミックコンデンサ１の中央付近の誘電体セラミック層２と内部電極層３のとの間にあってもよく、その場合は、図２（ａ）や図２（ｂ）に示すように、積層セラミックコンデンサ１の中央付近の誘電体セラミック層２と内部電極層３の間より、最外の誘電体セラミック層５と最外の内部電極層６との間の方が、偏析相９が多いことが静電容量を高く維持できる点で好ましい。さらに、偏析相９が積層セラミックコンデンサ１の中央付近の誘電体セラミック層２と内部電極層３のとの間に無い場合は、積層セラミックコンデンサ１の静電容量をより高く確保できる点で好ましい。 The segregation phase 9 may be between the dielectric ceramic layer 2 and the internal electrode layer 3 in the vicinity of the center of the multilayer ceramic capacitor 1, and in that case, as shown in FIG. 2 (a) and FIG. 2 (b). The segregation phase 9 is more between the outermost dielectric ceramic layer 5 and the outermost internal electrode layer 6 than between the dielectric ceramic layer 2 and the inner electrode layer 3 near the center of the multilayer ceramic capacitor 1. A large number is preferable in that the capacitance can be maintained high. Further, when there is no segregation phase 9 between the dielectric ceramic layer 2 near the center of the multilayer ceramic capacitor 1 and the internal electrode layer 3, it is preferable in that the capacitance of the multilayer ceramic capacitor 1 can be secured higher.

積層セラミックコンデンサ１は、焼成によって内部電極３が積層の上下方向に厚みを増すいわゆる球状化を生じる。この焼成では、Ｎｉを含む粒子７が粒界８を介して成長し、内部電極３に球状化が生じる。このとき、粒界８に接して偏析相９が存在すると、粒子７の粒成長を抑制することができると推察される。そして、積層の上下方向の最も外側にある２つの内部電極層３（最外の内部電極層６）で最も促進される。このため最外の前記内部電極層６の粒界８の一部に接するように、偏析相９が存在することで、内部電極層の焼結による球状化が抑制されて、ショート率を効果的に抑制することができると考えている。 The multilayer ceramic capacitor 1 is spheroidized so that the internal electrode 3 increases in thickness in the vertical direction of the multilayer by firing. In this firing, the Ni-containing particles 7 grow through the grain boundaries 8 and the internal electrodes 3 are spheroidized. At this time, if the segregation phase 9 exists in contact with the grain boundary 8, it is presumed that the grain growth of the particles 7 can be suppressed. And it is most promoted by the two internal electrode layers 3 (outermost internal electrode layers 6) located on the outermost side in the vertical direction of the stack. For this reason, the presence of the segregation phase 9 so as to be in contact with a part of the grain boundary 8 of the outermost internal electrode layer 6 suppresses spheroidization due to sintering of the internal electrode layer, thereby effectively reducing the short-circuit rate. I think it can be suppressed.

さらに、偏析相９には、内部電極層３との接着性の観点からＬｉとＳｉの元素が含有されている。ここで、特にＬｉやＳｉの少なくともいずれか一方の元素が、偏析相９における主成分であることがより好ましい。また、偏析相９は、粒子形状ではなく、扁平形状であることが、内部電極層３の球状化をより抑制する観点からより好ましい。また、偏析相９には、さらにＭｇの元素が含有されているとより好ましい。 Further, the segregation phase 9 contains Li and Si elements from the viewpoint of adhesiveness with the internal electrode layer 3. Here, it is more preferable that at least one element of Li or Si is a main component in the segregation phase 9 in particular. Moreover, it is more preferable that the segregation phase 9 is not a particle shape but a flat shape from the viewpoint of further suppressing the spheroidization of the internal electrode layer 3. It is more preferable that the segregation phase 9 further contains an Mg element.

さらに最外の内部電極層６が、少なくともＬｉ元素を含有することを特徴とすることが好ましい。このときのＬｉ含有量は、Ｎｉに対し０．１〜５ｗｔ％であることが好ましい。内部電極層にＬｉ元素が含まれることで、Ｎｉを含む粒子７の粒界８に接する偏析相９ができ易くなり、これにより、積層セラミックコンデンサ１のショート率をより効果的に抑制することができる。 Furthermore, it is preferable that the outermost internal electrode layer 6 contains at least Li element. At this time, the Li content is preferably 0.1 to 5 wt% with respect to Ni. By including the Li element in the internal electrode layer, it becomes easy to form a segregated phase 9 in contact with the grain boundary 8 of the Ni-containing particles 7, thereby suppressing the short-circuit rate of the multilayer ceramic capacitor 1 more effectively. it can.

誘電体セラミック層２や内部電極層３、偏析相９の観察方法には、特に限定されないが、例えば、走査型電子顕微鏡（ＳＥＭ）や電界放出型走査電子顕微鏡（ＦＥ−ＳＥＭ）を用いた観察で確認することができる。観察には、積層セラミックコンデンサ１の中央付近でその積層方向に対して垂直に断面を得て、その断面観察することで確認することができる。例えば、誘電体セラミック層２と内部電極層３と偏析相９は、それぞれ異なる色で観察することができるのでそれぞれを判断することができる。そして、元素組成の同定には、ＳＥＭに付属のエネルギー分散型Ｘ線分析装置（ＥＤＳ）などを用いることができる。 Although the observation method of the dielectric ceramic layer 2, the internal electrode layer 3, and the segregation phase 9 is not particularly limited, for example, observation using a scanning electron microscope (SEM) or a field emission scanning electron microscope (FE-SEM) Can be confirmed. The observation can be confirmed by obtaining a cross section perpendicular to the stacking direction near the center of the multilayer ceramic capacitor 1 and observing the cross section. For example, the dielectric ceramic layer 2, the internal electrode layer 3, and the segregation phase 9 can be observed because they can be observed in different colors. For identification of the elemental composition, an energy dispersive X-ray analyzer (EDS) attached to the SEM can be used.

本実施形態に係る積層セラミックコンデンサ１の製造方法は特に限定されないが、従来の積層セラミックコンデンサと同様の方法を用いることができる。例えば、誘電体セラミック層２を形成するための誘電体原料を準備し、誘電体原料と有機ビヒクルとを混練し誘電体セラミック層用ペーストを作製し、シート状に塗布して誘電体シートを得る。その誘電体シート上に内部電極層３となる内部電極用ペーストで内部電極パターンを印刷する。そのシートを積層した後焼成し、外部電極４を付与することで積層セラミックコンデンサ１を得ることができる。 Although the manufacturing method of the multilayer ceramic capacitor 1 according to the present embodiment is not particularly limited, a method similar to that of the conventional multilayer ceramic capacitor can be used. For example, a dielectric raw material for forming the dielectric ceramic layer 2 is prepared, the dielectric raw material and an organic vehicle are kneaded to produce a dielectric ceramic layer paste, and applied to a sheet to obtain a dielectric sheet. . An internal electrode pattern is printed on the dielectric sheet with an internal electrode paste to be the internal electrode layer 3. The laminated ceramic capacitor 1 can be obtained by laminating the sheets and then firing and applying the external electrodes 4.

誘電体原料としては、一般式ＡＢＯ_３（ペロブスカイト型結晶構造）で表される化合物で構成される主成分原料と、用途に合わせさらに他の添加物としての元素を含む酸化物を用いることができる。 As the dielectric material, it is possible to use a main component material composed of a compound represented by the general formula ABO ₃ (perovskite crystal structure) and an oxide containing an element as another additive in accordance with the application. .

内部電極層用ペーストには、Ｎｉを含む導電性金属やその合金からなる導電材、あるいは焼成後に上記した導電材となる各種酸化物、有機金属化合物、レジネート等と、必要に応じて誘電体成分のセラミック粒子とを有機ビヒクルとを混練して調製することができる。この場合のセラミック粒子の大きさは、導電材粒子より小さい方が好ましい。導電材料の粒径は、薄層化の観点から０．５μｍ以下であることが好ましい。セラミック粒子を添加することで、内部電極層３の焼結挙動が誘電体セラミック層２の焼結挙動に近付き、焼成中の積層セラミックコンデンサ１のクラック等を抑制することができる。 The internal electrode layer paste includes a conductive material made of a conductive metal containing Ni or an alloy thereof, or various oxides, organometallic compounds, resinates, etc. that become the conductive material described above after firing, and a dielectric component as necessary. These ceramic particles can be prepared by kneading an organic vehicle. In this case, the size of the ceramic particles is preferably smaller than the conductive material particles. The particle diameter of the conductive material is preferably 0.5 μm or less from the viewpoint of thinning. By adding ceramic particles, the sintering behavior of the internal electrode layer 3 approaches the sintering behavior of the dielectric ceramic layer 2, and cracks and the like of the multilayer ceramic capacitor 1 during firing can be suppressed.

積層セラミックコンデンサ１の両端部の外部電極４は、内部で交互に配置された内部電極３と各々導通し、ニッケルや銅またはこれらの合金を含むことが好ましい。例えば外部電極用ペーストを塗布して焼成し、外部電極４を形成することができる。 It is preferable that the external electrodes 4 at both ends of the multilayer ceramic capacitor 1 are electrically connected to the internal electrodes 3 alternately arranged inside and include nickel, copper, or an alloy thereof. For example, the external electrode 4 can be formed by applying and baking an external electrode paste.

積層セラミックコンデンサ１では、偏析相９が最外の内部電極層６の粒界８の一部に接するように、Ｓｉ及びＬｉ元素を含む複数の偏析相９を散在させる方法は特に限定されないが、実施形態１、実施形態２や実施形態３の方法により調整することができる。 In the multilayer ceramic capacitor 1, the method of dispersing the plurality of segregation phases 9 containing Si and Li elements so that the segregation phase 9 is in contact with a part of the grain boundary 8 of the outermost internal electrode layer 6 is not particularly limited. It can be adjusted by the method of Embodiment 1, Embodiment 2 or Embodiment 3.

焼成は、昇温速度を好ましくは２００℃／時間以上とする。焼成の保持温度は、好ましくは１１００℃以下、より好ましくは１０００℃未満であり、その保持時間は、好ましくは１０時間以下である。 Firing is preferably performed at a heating rate of 200 ° C./hour or more. The holding temperature for firing is preferably 1100 ° C. or lower, more preferably less than 1000 ° C., and the holding time is preferably 10 hours or shorter.

焼成雰囲気は、内部電極層３のＮｉの酸化を抑制するため、還元性雰囲気とすることが好ましく、雰囲気ガスとしてはたとえば、Ｎ_２とＨ_２との混合ガスを加湿して用いることができる。酸素分圧は、１０^−１８〜１０^−１１ＭＰａとすることが好ましい。 The firing atmosphere is preferably a reducing atmosphere in order to suppress the oxidation of Ni in the internal electrode layer 3. As the atmosphere gas, for example, a mixed gas of N ₂ and H ₂ can be used by humidification. The oxygen partial pressure is preferably 10 ⁻¹⁸ to 10 ⁻¹¹ MPa.

還元性雰囲気中で焼成した後、更にアニールを施すことが好ましい。アニールは、誘電体セラミック層２を再酸化するための処理である。アニール雰囲気中の酸素分圧は、１０^−１０〜１０^−５ＭＰａとすることが好ましい。また、アニールの際の保持温度は、１０００℃以下、特に７００〜９００℃とすることが好ましい。 It is preferable to further anneal after firing in a reducing atmosphere. Annealing is a process for reoxidizing the dielectric ceramic layer 2. The oxygen partial pressure in the annealing atmosphere is preferably 10 ⁻¹⁰ to 10 ⁻⁵ MPa. The holding temperature during annealing is preferably 1000 ° C. or lower, particularly 700 to 900 ° C.

実施形態１
積層セラミックコンデンサ１の製造工程において、誘電体原料に偏析相９となる化合物を加えたものを用いる。このときの偏析相９となる化合物には、チタン酸バリウムを主成分とする誘電体セラミック層２の場合、Ｓｉ及びＬｉ元素を含むＬｉ化合物が好ましい。Ｓｉ及びＬｉ元素を含むＬｉ化合物には、Ｌｉ_２ＳｉＯ_３、（Ｌｉ_２Ｂａ，Ｃａ）ＳｉＯ_３等が例示される。また、Ｌｉ_２ＣＯ_３、Ｌｉ_４Ｔｉ_５Ｏ_１２等のＬｉ化合物にＳｉＯ_２等のＳｉ化合物を合わせ用いても良い。そして、焼成時の昇温過程の７００〜９００℃の温度の間で、１０〜６０分の保持時間を設けることで、偏析相９は、最外の誘電体セラミック層５と最外の内部電極層６との間に、他の誘電体セラミック層２と内部電極層３との間よりも、より多く調整することができる。 Embodiment 1
In the manufacturing process of the multilayer ceramic capacitor 1, a dielectric material in which a compound that becomes the segregation phase 9 is added is used. In the case of the dielectric ceramic layer 2 mainly composed of barium titanate, the compound that becomes the segregation phase 9 at this time is preferably a Li compound containing Si and Li elements. Examples of the Li compound containing Si and Li elements include Li ₂ SiO ₃ , (Li ₂ Ba, Ca) SiO _{3 and the} like. _{_{_{_{Further, Li 2 CO 3, Li 4}}}} Ti 5 to _O Li compound such as ₁₂ may be used combined Si compound such as SiO _2. And by providing a holding time of 10 to 60 minutes between 700 to 900 ° C. in the temperature raising process during firing, the segregation phase 9 has the outermost dielectric ceramic layer 5 and the outermost internal electrode. More adjustments can be made between the layer 6 and the other dielectric ceramic layers 2 and the internal electrode layers 3.

実施形態２
積層セラミックコンデンサ１の製造工程において、誘電体シートを誘電体セラミック層２と最外の誘電体セラミック層５と異なる誘電体原料からなるシートを用いて作製することができる。このとき、最外の誘電体セラミック層５となる誘電体シートには、偏析相９となる化合物を誘電体セラミック層２となる誘電体シートに多く加えることで作製することができる。この場合の偏析相９となる化合物には、チタン酸バリウムを主成分とする誘電体セラミック層２の場合、Ｌｉ化合物が好ましい。このＬｉ化合物には、Ｌｉ_２ＳｉＯ_３、Ｌｉ_２ＣＯ_３、（Ｌｉ_２，Ｂａ，Ｃａ）ＳｉＯ_３等が例示される。 Embodiment 2
In the manufacturing process of the multilayer ceramic capacitor 1, the dielectric sheet can be manufactured using a sheet made of a dielectric material different from the dielectric ceramic layer 2 and the outermost dielectric ceramic layer 5. At this time, the dielectric sheet serving as the outermost dielectric ceramic layer 5 can be prepared by adding a large amount of the compound serving as the segregation phase 9 to the dielectric sheet serving as the dielectric ceramic layer 2. In the case of the dielectric ceramic layer 2 mainly composed of barium titanate, the compound that becomes the segregation phase 9 in this case is preferably a Li compound. Examples of the Li compound include Li ₂ SiO ₃ , Li ₂ CO ₃ , (Li ₂ , Ba, Ca) SiO _{3 and the} like.

実施形態３
積層セラミックコンデンサ１の製造工程において、最外に位置する内部電極層３（つまり最外の内部電極層６）となる内部電極パターンの印刷に、内部電極用ペーストに偏析相９となる化合物を多く加えることで得ることができる。この場合の偏析相９となる化合物には、チタン酸バリウムを主成分とする誘電体セラミック層２の場合、Ｌｉ化合物が好ましい。このＬｉ化合物には、Ｌｉ_２ＳｉＯ_３、Ｌｉ_２ＣＯ_３、（Ｌｉ_２，Ｂａ，Ｃａ）ＳｉＯ_３、Ｌｉ_４Ｔｉ_５Ｏ_１２等が例示される。Ｌｉ化合物は、内部電極用ペーストのＮｉに対して０．５〜５．０質量％添加することが好ましい。さらに添加した後に３本ロールを用いて十分に混錬することが内部電極における粒子の分散の観点でより好ましい。 Embodiment 3
In the production process of the multilayer ceramic capacitor 1, a large amount of the compound that becomes the segregation phase 9 is added to the internal electrode paste for printing the internal electrode pattern that becomes the outermost internal electrode layer 3 (that is, the outermost internal electrode layer 6). It can be obtained by adding. In the case of the dielectric ceramic layer 2 mainly composed of barium titanate, the compound that becomes the segregation phase 9 in this case is preferably a Li compound. Examples of the Li compound include Li ₂ SiO ₃ , Li ₂ CO ₃ , (Li ₂ , Ba, Ca) SiO ₃ , and Li ₄ Ti ₅ O ₁₂ . The Li compound is preferably added in an amount of 0.5 to 5.0% by mass relative to Ni in the internal electrode paste. Furthermore, it is more preferable to add the three rolls after the addition, and from the viewpoint of dispersion of particles in the internal electrode.

このようにして製造された本実施形態の積層セラミックコンデンサ１は、ハンダ付等によりプリント基板上などに実装され、各種電子機器等に使用することができる。 The multilayer ceramic capacitor 1 of the present embodiment manufactured in this way is mounted on a printed circuit board by soldering or the like and can be used for various electronic devices.

以上、本発明の実施形態について説明してきたが、本発明は、上述した実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々に改変することができる。 As mentioned above, although embodiment of this invention has been described, this invention is not limited to the embodiment mentioned above at all, and can be variously modified within the range which does not deviate from the summary of this invention.

本発明の内容を実施例及び比較例を参照してより具体的に説明する。 The contents of the present invention will be described more specifically with reference to examples and comparative examples.

（実施例１）
まず、主原料としてＢａＴｉＯ_３粉末を、副成分の原料として、Ｙ_２Ｏ_３、ＭｇＣＯ_３、ＭｎＣＯ_３、Ｖ_２Ｏ_５、ＣａＳｉＯ_３、Ｌｉ_２ＣＯ_３の各粉末とを、それぞれ準備した。 Example 1
First, BaTiO ₃ powder was prepared as a main raw material, and Y ₂ O ₃ , MgCO ₃ , MnCO ₃ , V ₂ O ₅ , CaSiO ₃ , and Li ₂ CO ₃ powders were prepared as subcomponent raw materials.

なお、各副成分の添加量は、焼成後の誘電体磁器組成物において主成分であるＢａＴｉＯ_３１００モルに対して、各原子換算で、Ｙ_２Ｏ_３が１モル、ＭｇＯが１．５モル、ＭｎＯが０．２モル、Ｖ_２Ｏ_５が０．１モル、ＣａＯが２モル、ＳｉＯ_２が２モル、Ｌｉ_２ＣＯ_３が１モルとなるように添加し誘電体原料を得た。 In addition, the addition amount of each subcomponent is 1 mol of Y ₂ O _{3 and} 1.5 mol of MgO in terms of each atom with respect to 100 mol of BaTiO ₃ as a main component in the dielectric ceramic composition after firing. Then, MnO was added in an amount of 0.2 mol, V ₂ O ₅ was 0.1 mol, CaO was 2 mol, SiO ₂ was 2 mol, and Li ₂ CO ₃ was 1 mol to obtain a dielectric material.

次いで、得られた誘電体原料：１００重量部と、アクリル樹脂：１０重量部と、可塑剤としてのジオクチルフタレート（ＤＯＰ）：５重量部と、溶媒としてのメチルエチルケトン：１００重量部とをボールミルで混合してペースト化し、誘電体セラミック層用ペーストを得た。 Next, the obtained dielectric material: 100 parts by weight, acrylic resin: 10 parts by weight, dioctyl phthalate (DOP) as a plasticizer: 5 parts by weight, and methyl ethyl ketone as a solvent: 100 parts by weight are mixed by a ball mill. Thus, a dielectric ceramic layer paste was obtained.

Ｎｉ内部電極用ペーストには、平均０．２μｍ粒径のＮｉ金属とエチルセルロース樹脂、ターピネオール等を混練して調整した市販のＮｉ電極ペーストを用いた。 As the Ni internal electrode paste, a commercially available Ni electrode paste prepared by kneading Ni metal having an average particle diameter of 0.2 μm, ethyl cellulose resin, terpineol and the like was used.

そして、上記にて作製した誘電体セラミック層用ペーストを用いて、ＰＥＴフィルム上に２μｍの厚みのグリーンシートを形成した。次いで、この上に内部電極用ペーストを用いて、内部電極を所定パターンで印刷した後、内部電極を有するグリーンシートを作製した。 Then, using the dielectric ceramic layer paste prepared above, a green sheet having a thickness of 2 μm was formed on the PET film. Next, the internal electrode paste was printed on the internal electrode in a predetermined pattern, and then a green sheet having the internal electrode was produced.

次いで、誘電体のみのグリーンシートを２００μｍの厚さまで重ねた後、内部電極を有するグリーンシートを１５１枚重ね、さらに誘電体のみのグリーンシートを２００μｍの厚さまで重ね、加圧接着することによりグリーン積層体とし、このグリーン積層体を所定サイズに切断し、グリーンチップを得た。 Next, after stacking a dielectric-only green sheet to a thickness of 200 μm, 151 green sheets with internal electrodes are stacked, and further a dielectric-only green sheet is stacked to a thickness of 200 μm, and pressure-bonded to form a green laminate. The green laminate was cut into a predetermined size to obtain a green chip.

得られたグリーンチップに、脱バインダ処理、焼成およびアニールを下記条件にて行い、外部電極を付与して、誘電体セラミック層の厚み１．０μｍ、内部電極層の厚み１μｍ、内部電極に挟まれた誘電体セラミック層の層数は１５０とした１．０ｍｍ×０．５ｍｍ×０．５ｍｍサイズの実施形態で図１に示す積層セラミックコンデンサと同じ構造の積層セラミックコンデンサを得た。 The obtained green chip is subjected to binder removal processing, firing and annealing under the following conditions, and an external electrode is applied, the dielectric ceramic layer thickness is 1.0 μm, the internal electrode layer thickness is 1 μm, and is sandwiched between the internal electrodes. Further, a multilayer ceramic capacitor having the same structure as the multilayer ceramic capacitor shown in FIG. 1 was obtained in an embodiment of 1.0 mm × 0.5 mm × 0.5 mm size in which the number of dielectric ceramic layers was 150.

脱バインダ処理条件は、昇温速度：２５℃／時間、保持温度：２６０℃、温度保持時間：８時間、雰囲気：空気中とした。 The binder removal treatment conditions were temperature rising rate: 25 ° C./hour, holding temperature: 260 ° C., temperature holding time: 8 hours, and atmosphere: in the air.

焼成条件は、昇温速度３００℃／時間で昇温過程の温度８００℃で１５分間の保持工程を入れ、最高温度の保持温度１１００℃まで昇温し、その温度での保持時間を２時間とし、その後室温まで降温速度：３００℃／時間で降温した。なお、雰囲気ガスは、加湿したＮ_２と４％Ｈ_２の混合ガスとし、酸素分圧が５×１０^−１２ＭＰａとなるようにした。 The firing conditions are a heating rate of 300 ° C./hour and a heating process of 800 ° C. for 15 minutes, the temperature is raised to the maximum holding temperature of 1100 ° C., and the holding time at that temperature is 2 hours. Thereafter, the temperature was lowered to room temperature at a rate of 300 ° C./hour. The atmosphere gas was a mixed gas of humidified N ₂ and 4% H _{2 so} that the oxygen partial pressure was 5 × 10 ⁻¹² MPa.

アニール条件は、昇温速度：３００℃／時間、保持温度：９００℃、温度保持時間：２時間、降温速度：３００℃／時間、雰囲気ガス：加湿したＮ_２ガス（酸素分圧：２×１０^−８ＭＰａ）とした。 The annealing conditions were as follows: temperature rising rate: 300 ° C./hour, holding temperature: 900 ° C., temperature holding time: 2 hours, temperature falling rate: 300 ° C./hour, atmospheric gas: humidified N ₂ gas (oxygen partial pressure: 2 × 10 ⁻⁸ MPa).

ショート率の評価には、得られた積層セラミックコンデンサ試料１００個について、テスターにて導通を確認し、抵抗が１０Ω以下のものをショート不良としその個数を％として算出し、表１に示す。 For evaluation of the short-circuit rate, continuity of 100 obtained multilayer ceramic capacitor samples was confirmed by a tester, and those having a resistance of 10Ω or less were determined as short-circuit defects and the number thereof was calculated as%.

誘電率の評価には、得られた積層セラミックコンデンサ試料１００個を、１５０℃熱処理１時間を行ったのち、２４時間に対して前後２時間以内に静電容量を測定し誘電率を算出しその平均を誘電率とし表１に示す。 For evaluation of dielectric constant, 100 samples of the obtained multilayer ceramic capacitor were subjected to heat treatment at 150 ° C. for 1 hour, and then measured for capacitance within 2 hours before and after 24 hours to calculate the dielectric constant. Table 1 shows the average as the dielectric constant.

偏析相の観察には、電界放出型走査電子顕微鏡（ＦＥ−ＳＥＭ）を用いた。積層セラミックコンデンサ試料を外部電極方向から中心部まで研磨し、０．３μｍのアルミナ粉で仕上げ研磨した。この面を５０００倍の倍率で、反射電子像で観察し、誘電体セラミック層及び内部電極層と色の異なる相を偏析相とした。また、この偏析相の形は、通常の誘電体セラミック層のセラミック粒子が、円に近い形で観察できるのに対し、矩形であることからも、その違いを認識できる。そして、内部電極層の粒子と粒界についても、同画像で内部電極層内の粒子とその境界として判断した。 A field emission scanning electron microscope (FE-SEM) was used for the observation of the segregation phase. The multilayer ceramic capacitor sample was polished from the direction of the external electrode to the center, and finish-polished with 0.3 μm alumina powder. This surface was observed with a reflected electron image at a magnification of 5000 times, and a phase different in color from the dielectric ceramic layer and the internal electrode layer was defined as a segregation phase. Further, the segregation phase can be recognized from the fact that the ceramic particles of the normal dielectric ceramic layer can be observed in a shape close to a circle, but are also rectangular. The particles and grain boundaries in the internal electrode layer were also determined as the particles in the internal electrode layer and their boundaries in the same image.

最外の誘電体セラミック層と最外の内部電極層を観察できる任意の位置（最外層）と中心付近の誘電体セラミック層と内部電極層が観察できる任意の位置（中心層）のそれぞれ１０箇所の画像から、内部電極層の粒界に接している偏析相を、粒界数に対しての個数割合を測定し、誘電体セラミック層における内部電極の粒界に接する偏析相の個数割合を最外層と中心層として表１に結果を合わせ示す。 10 points each at an arbitrary position (outermost layer) where the outermost dielectric ceramic layer and the outermost internal electrode layer can be observed, and an arbitrary position where the dielectric ceramic layer near the center and the internal electrode layer can be observed (center layer) From this image, the number ratio of the segregation phase in contact with the grain boundary of the internal electrode layer to the number of grain boundaries was measured, and the number ratio of the segregation phase in contact with the grain boundary of the internal electrode in the dielectric ceramic layer was maximized. The results are shown in Table 1 as the outer layer and the central layer.

さらに、最外の内部電極層中の残存Ｌｉ量については、ＬＡ−ＩＣＰ−ＭＳ分析装置（レーザーアブレーション誘導結合プラズマ質量分析装置）を用いて、コンデンサを厚み方向に研磨し、最外の内部電極のみを表出させた部分の組成を測定し、その結果から、Ｌｉ_２Ｏの割合をＬｉ残存量とし、表１に示す。 Further, for the amount of remaining Li in the outermost internal electrode layer, the LA-ICP-MS analyzer (laser ablation inductively coupled plasma mass spectrometer) was used to polish the capacitor in the thickness direction, and the outermost internal electrode Table 1 shows the composition of the part where only the hydrogen is exposed, and from the result, the ratio of Li ₂ O is defined as the residual amount of Li.

また、外部電極方向から研磨した積層セラミックコンデンサを走査型電子顕微鏡（ＳＥＭ）を用いて、任意の最外層の粒界と接している偏析相をＳＥＭに付属のエネルギー分散型Ｘ線分析装置（ＥＤＳ）にて、Ｘ線の解析を行なうことで元素組成を同定し、偏析相種として表１に示す。 In addition, using a scanning electron microscope (SEM), the segregation phase in contact with the outermost grain boundary of the laminated ceramic capacitor polished from the external electrode direction is analyzed with an energy dispersive X-ray analyzer (EDS) attached to the SEM. ) To identify the elemental composition by X-ray analysis, and Table 1 shows the segregation phase species.

（実施例２）
Ｌｉを含む副成分の原料としてＬｉ_２ＣＯ_３を２モル添加したこと以外は、実施例１と同様にして積層セラミックコンデンサを作製した。これを、実施例２の積層セラミックコンデンサとし、実施例１と同様に評価し、表１に合わせ示す。 (Example 2)
A multilayer ceramic capacitor was produced in the same manner as in Example 1 except that 2 mol of Li ₂ CO ₃ was added as a raw material for the subcomponent containing Li. This is the multilayer ceramic capacitor of Example 2, evaluated in the same manner as in Example 1, and shown in Table 1.

（実施例３）
実施例３では、誘電体セラミック層の副成分の原料でＬｉ_２ＣＯ_３を用いなかった。さらに、内部電極用ペーストにＬｉ_２ＣＯ_３をＮｉ金属に対して５質量％添加し、３本ロールを用いて混合した最外の内部電極層用の内部電極用ペースト２を準備して、この内部電極用ペースト２を用いて印刷した内部電極パターンが積層セラミックコンデンサで最外の内部電極層となるように積層した。そして、昇温過程の保持工程を入れなかった。それ以外は実施例１と同様にして積層セラミックコンデンサを得て評価しその結果を表１に示す。 (Example 3)
In Example 3, Li ₂ CO ₃ was not used as a raw material for the subcomponent of the dielectric ceramic layer. Furthermore, 5 mass% of Li ₂ CO ₃ is added to the internal electrode paste with respect to the Ni metal, and the internal electrode paste 2 for the outermost internal electrode layer mixed using three rolls is prepared. The internal electrode pattern printed using the internal electrode paste 2 was laminated with a multilayer ceramic capacitor so as to be the outermost internal electrode layer. And the holding process of the temperature rising process was not included. Otherwise, a multilayer ceramic capacitor was obtained and evaluated in the same manner as in Example 1, and the results are shown in Table 1.

（実施例４）
実施例４では、内部電極用ペーストにＬｉ_２ＳｉＯ_３をＮｉ金属に対して５質量％添加し最外用の内部電極用ペースト３を最外の内部電極層用の内部電極用ペースト２に代わって用いた以外は実施例３と同様にして積層セラミックコンデンサを得て評価しその結果を表１に示す。 (Example 4)
In Example 4, 5% by mass of Li ₂ SiO ₃ with respect to Ni metal was added to the internal electrode paste, and the outermost internal electrode paste 3 was replaced with the internal electrode paste 2 for the outermost internal electrode layer. A multilayer ceramic capacitor was obtained and evaluated in the same manner as in Example 3 except that it was used, and the results are shown in Table 1.

（実施例５）
実施例５では、誘電体セラミック層の副成分の原料でＬｉ_２ＣＯ_３を用いなかったグリーンシートと、最外の誘電体セラミック層となるグリーンシートにＬｉ_２ＣＯ_３を２モル添加したグリーンシートを使用して、昇温過程の保持工程を入れなかった以外は、実施例１と同様にして積層セラミックコンデンサを得て評価しその結果を表１に示す。 (Example 5)
In Example 5, a green sheet in which Li ₂ CO ₃ was not used as a raw material of the subcomponent of the dielectric ceramic layer, and a green sheet in which 2 mol of Li ₂ CO ₃ was added to the green sheet to be the outermost dielectric ceramic layer A multilayer ceramic capacitor was obtained and evaluated in the same manner as in Example 1 except that the holding step of the temperature raising process was not used, and the results are shown in Table 1.

（実施例６）
実施例６では、最外の誘電体セラミック層となるグリーンシートにＬｉ_２ＣＯ_３を２モルを添加する代わりに、Ｌｉ−Ｓｉ−Ｍｇ−Ｏガラスを１質量％添加した以外は、実施例５と同様にして積層セラミックコンデンサを得て評価しその結果を表１に示す。 (Example 6)
In Example 6, Example 5 except that 1% by mass of Li—Si—Mg—O glass was added instead of adding 2 mol of Li ₂ CO ₃ to the green sheet to be the outermost dielectric ceramic layer. In the same manner as above, a multilayer ceramic capacitor was obtained and evaluated, and the results are shown in Table 1.

（実施例７）
実施例７では、昇温過程の保持工程を入れなかった以外は、実施例１と同様にして積層セラミックコンデンサを得て評価し、その結果を表１に示す。 (Example 7)
In Example 7, a multilayer ceramic capacitor was obtained and evaluated in the same manner as in Example 1 except that the holding step of the temperature raising process was not included, and the results are shown in Table 1.

（比較例１）
比較例１では、誘電体セラミック層の副成分の原料でＬｉ_２ＣＯ_３を用いず、昇温過程の保持工程を入れなかった以外は、実施例１と同様にして積層セラミックコンデンサを得て評価しその結果を表１に示す。 (Comparative Example 1)
In Comparative Example 1, a multilayer ceramic capacitor was obtained and evaluated in the same manner as in Example 1 except that Li ₂ CO ₃ was not used as a subcomponent raw material for the dielectric ceramic layer, and the holding step of the temperature raising process was not included. The results are shown in Table 1.

実施例１〜７から、最外の誘電体セラミック層と内部電極層との間に偏析相が、最外の内部電極層の粒界の一部に接するように、Ｓｉ及びＬｉ元素を含む複数の偏析相が散在していることが確認された。さらに、最外の誘電体セラミック層以外の内部電極層の粒界に接して存在する偏析相は、Ｎｉ電極の粒界に対する割合が１０％以下であることも確認された。そして、これらのコンデンサは、ショート率が低いことが確認された。さらに、最外に位置する内部電極層が、Ｌｉ元素、及びＳｉ元素を含有することが確認された。 A plurality of elements containing Si and Li elements from Examples 1 to 7 so that the segregation phase is in contact with part of the grain boundary of the outermost internal electrode layer between the outermost dielectric ceramic layer and the internal electrode layer. It was confirmed that the segregation phase was scattered. Furthermore, it was confirmed that the segregation phase existing in contact with the grain boundaries of the internal electrode layers other than the outermost dielectric ceramic layer had a ratio of 10% or less with respect to the grain boundaries of the Ni electrode. And it was confirmed that these capacitors have a low short-circuit rate. Furthermore, it was confirmed that the outermost internal electrode layer contains a Li element and a Si element.

比較例１では、ＬｉとＳｉを含む偏析相は認められるものの、内部電極層の粒界に接するようなものは確認されず、すべてショートで誘電率の測定ができなかった。 In Comparative Example 1, although a segregation phase containing Li and Si was observed, no contact with the grain boundary of the internal electrode layer was confirmed, and the dielectric constant could not be measured in all short circuits.

これらから、最外の内部電極層の粒界の一部に接するように、Ｓｉ及びＬｉ元素を含む複数の偏析相が散在することで、ショート率の低い積層セラミックコンデンサを提供できることが確認できた。 From these, it was confirmed that a multilayer ceramic capacitor having a low short-circuit rate can be provided by the presence of a plurality of segregation phases containing Si and Li elements so as to be in contact with a part of the grain boundary of the outermost internal electrode layer. .

誘電体セラミック層が薄層多層の信頼性の高い積層セラミックコンデンサを得られることから、小型大容量の積層セラミックコンデンサを提供することができる。 Since a multilayer ceramic capacitor with a thin dielectric multilayer and a highly reliable multilayer ceramic capacitor can be obtained, a small-sized and large-capacity multilayer ceramic capacitor can be provided.

１積層セラミックコンデンサ
２誘電体セラミック層
３内部電極層
４外部電極
５最外の誘電体セラミック層
６最外の内部電極層
７粒子
８粒界
９偏析相 DESCRIPTION OF SYMBOLS 1 Multilayer ceramic capacitor 2 Dielectric ceramic layer 3 Internal electrode layer 4 External electrode 5 Outermost dielectric ceramic layer 6 Outermost internal electrode layer 7 Grain 8 Grain boundary 9 Segregation phase

Claims

内部電極層と誘電体セラミック層とが交互に複数積層された素子本体を有する積層セラミックコンデンサであって、
前記内部電極層が少なくともＮｉを含む粒子を有し、その粒子間に形成された粒界を備え、
少なくとも最外の前記内部電極層の前記粒界の一部に接するように、Ｓｉ及びＬｉ元素を含む複数の偏析相が散在していることを特徴とする積層セラミックコンデンサ。 A multilayer ceramic capacitor having an element body in which a plurality of internal electrode layers and dielectric ceramic layers are alternately stacked,
The internal electrode layer has particles containing at least Ni, and has grain boundaries formed between the particles;
A multilayer ceramic capacitor, wherein a plurality of segregation phases containing Si and Li elements are scattered so as to be in contact with at least a part of the grain boundary of the outermost internal electrode layer.

前記最外の内部電極層が、少なくともＬｉ元素を含有することを特徴とする請求項１に記載の積層セラミックコンデンサ。 The multilayer ceramic capacitor according to claim 1, wherein the outermost internal electrode layer contains at least Li element.