JP2014124036A

JP2014124036A - Pulse generator

Info

Publication number: JP2014124036A
Application number: JP2012278694A
Authority: JP
Inventors: Kazunori Oshima; 一則大嶋; Hironobu Masuoka; 宏信増岡; Koji Miyaoka; 幸治宮岡; Mitsuyuki Tsujisaka; 光幸辻坂; Akira Nakayama; 旭中山; Eiji Takegami; 栄治竹上
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2012-12-20
Filing date: 2012-12-20
Publication date: 2014-07-03
Anticipated expiration: 2032-12-20
Also published as: JP5527397B1

Abstract

PROBLEM TO BE SOLVED: To vary the pulse width of a control pulse in shorter time increments without reducing the operating clock cycle of a circuit generating the control pulse.SOLUTION: A pulse generator comprises: a first pulse generation circuit 11 for generating a pulse Sp1 in a first pulse width defined by first width data, all of the low-order-side bit strings of which data are masked with zeros; a ramp waveform generation circuit 12 for generating a ramp waveform Wra which starts dropping from an upper-limit voltage value synchronously with the termination timing of the pulse Sp1 and reaches a lower-limit voltage value upon elapse of a first time; a D/A conversion circuit 13 for generating a threshold voltage Vth which matches the upper-limit voltage when the voltage data composed of the low-order-side bit string of the width data is at minimum, and matches the lower-limit voltage value when the voltage data is at maximum; a detection circuit 14 for detecting match timing with which the ramp waveform Wra matches the threshold voltage Vth; and a second pulse generation circuit 15 for generating a control pulse Ss which starts with start timing of the pulse Sp1 and stops with the match timing.

Description

本発明は、例えば出力電圧に応じて帰還回路からの制御パルスのパルス幅（時間幅）を変更することにより、ＭＯＳＦＥＴなどのスイッチング素子のオン時間を調整して、出力電圧の安定化を図りつつスイッチング素子のスイッチング動作を行うスイッチング電源装置に組み込まれて、この制御パルスを生成するパルス生成器に関するものである。 In the present invention, for example, by changing the pulse width (time width) of a control pulse from the feedback circuit according to the output voltage, the on-time of a switching element such as a MOSFET is adjusted to stabilize the output voltage. The present invention relates to a pulse generator that is incorporated in a switching power supply device that performs a switching operation of a switching element and generates this control pulse.

この種のパルス生成器として、下記の特許文献１に開示されたスイッチングレギュレータに帰還回路として使用されているパルス生成器が知られている。このパルス生成器は、基準電圧供給回路、差動増幅器、クロック信号供給部、Ａ／Ｄコンバータ、帰還量演算回路、Ｄ／Ａコンバータおよびドライブ回路を有している。 As this type of pulse generator, a pulse generator used as a feedback circuit in a switching regulator disclosed in Patent Document 1 below is known. The pulse generator includes a reference voltage supply circuit, a differential amplifier, a clock signal supply unit, an A / D converter, a feedback amount calculation circuit, a D / A converter, and a drive circuit.

このパルス生成器では、差動増幅器が、スイッチング素子を備えたスイッチングレギュレータの被監視対象となる出力電圧と、基準電圧供給回路で生成された基準電圧との差を検出し、Ａ／Ｄコンバータがこの差をデジタルデータ化し、帰還量演算回路が、Ａ／Ｄコンバータから出力されるデジタルデータに対する処理をクロック信号供給部からのクロック信号に同期して実行して帰還量を演算し、Ｄ／Ａコンバータが帰還量を示すデジタルデータをアナログレベルに変換し、ドライブ回路が、このアナログレベルに応じたパルス幅で、制御パルスとしてのパルス駆動信号を生成して、スイッチング素子に出力する。この構成により、このパルス生成器は、スイッチングレギュレータにおける帰還回路として機能して、スイッチングレギュレータの出力電圧を安定化させている。 In this pulse generator, a differential amplifier detects a difference between an output voltage to be monitored by a switching regulator including a switching element and a reference voltage generated by a reference voltage supply circuit, and an A / D converter The difference is converted into digital data, and the feedback amount calculation circuit calculates the feedback amount by executing processing on the digital data output from the A / D converter in synchronization with the clock signal from the clock signal supply unit. The converter converts the digital data indicating the feedback amount into an analog level, and the drive circuit generates a pulse drive signal as a control pulse with a pulse width corresponding to the analog level, and outputs the pulse drive signal to the switching element. With this configuration, the pulse generator functions as a feedback circuit in the switching regulator and stabilizes the output voltage of the switching regulator.

また、この特許文献１では、出力電圧が急激に変化する過渡応答時には、クロック信号供給部からのクロックの周波数が高くなり、それ以外の出力電圧が比較的安定している時には、クロック信号供給部からのクロックの周波数を低くして、出力電圧の急変時における過渡応答特性を改善する考えも提案されている。 Further, in this Patent Document 1, the clock frequency from the clock signal supply unit becomes high during a transient response in which the output voltage changes suddenly, and the clock signal supply unit when the other output voltage is relatively stable. The idea of improving the transient response characteristics when the output voltage suddenly changes is proposed by lowering the frequency of the clock.

特開平４−３２２１６１号公報（第２−３頁、第１図）JP-A-4-322161 (page 2-3, FIG. 1)

上記構成のような帰還回路としてのパルス生成器からの制御パルスによりスイッチング素子をスイッチング動作させるスイッチング電源装置において、例えば制御パルスがパルス生成器内におけるクロック信号のカウンタ値を基に生成される場合には、制御パルスのオン時間幅の増減の最小単位（最小変動値）は、クロック信号の１周期Ｔｃｌｋに自ずと制限される。このため、例えば入力電圧よりも低い出力電圧を取り出す降圧コンバータでは、制御パルスの一周期をＴｓｗとし、入力電圧をＶｉｎとしたときに、出力電圧Ｖｏｕｔの最小変動値ΔＶｏｕｔは、ΔＶｏｕｔ＝Ｖｉｎ×Ｔｃｌｋ／Ｔｓｗで表されることから、コンバータの小型化を図るために、スイッチング周波数を高く、すなわち周期Ｔｓｗを小さくしようとすると、被監視対象の出力電圧の最小変動値ΔＶｏｕｔが大きくなり、クロック信号の１周期Ｔｃｌｋを短くしない限り、出力電圧の設定精度が粗くなるという課題が生じる。また、クロック信号の１周期Ｔｃｌｋを短くしようとすると、高い周波数で動作可能な高価な電子デバイスを使用しなければならないため、装置コストが上昇するという課題や、スイッチングロスが増加するという課題が新たに発生することから、こられの課題を回避するための大幅な設計変更が必要になる。 In the switching power supply device that performs switching operation of the switching element by the control pulse from the pulse generator as the feedback circuit as in the above configuration, for example, when the control pulse is generated based on the counter value of the clock signal in the pulse generator In other words, the minimum unit (minimum fluctuation value) of the increase / decrease of the ON time width of the control pulse is naturally limited to one cycle Tclk of the clock signal. For this reason, for example, in a step-down converter that extracts an output voltage lower than the input voltage, when one cycle of the control pulse is Tsw and the input voltage is Vin, the minimum fluctuation value ΔVout of the output voltage Vout is ΔVout = Vin × Tclk Therefore, when the switching frequency is increased, that is, when the period Tsw is decreased in order to reduce the size of the converter, the minimum fluctuation value ΔVout of the monitored output voltage increases, and the clock signal As long as one cycle Tclk is not shortened, there arises a problem that the setting accuracy of the output voltage becomes rough. In addition, if one cycle Tclk of the clock signal is to be shortened, an expensive electronic device that can operate at a high frequency must be used. Therefore, there is a new problem that the apparatus cost increases and switching loss increases. Therefore, a significant design change is necessary to avoid these problems.

本発明は、かかる課題を改善するためになされたものであり、制御パルスを生成するための回路の動作クロックの周期を短くすることなく、生成する制御パルスのパルス幅をより短かい時間刻みで変動させ得るパルス生成器を提供することを主目的とする。 The present invention has been made to remedy such a problem, and without reducing the cycle of the operation clock of the circuit for generating the control pulse, the pulse width of the generated control pulse can be reduced in smaller time increments. The main object is to provide a pulse generator that can be varied.

上記目的を達成すべく、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの終了タイミングに同期して予め規定された上限電圧値から降下を開始すると共に、当該降下の開始から前記第１時間を経過した時点で予め規定された下限電圧値に達するランプ波形を生成するランプ波形生成回路と、前記下位側ビット列で構成される電圧データが最小のときに前記上限電圧値に対応し、かつ当該電圧データが最大のときに前記下限電圧値に対応する電圧値の閾値電圧を生成するＤ／Ａ変換回路と、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えている。 In order to achieve the above object, a pulse generator according to the present invention is a pulse generator that generates a control pulse having an arbitrary pulse width defined by width data, and is a low-order bit string of binary data indicating the width data. A first pulse width which is defined by first width data obtained by masking all with zeros, and which is increased or decreased with a first time defined by the least significant bit in the upper bit string excluding the lower bit string as a minimum unit. A first pulse generation circuit that generates a first pulse and a drop from a predetermined upper limit voltage value in synchronization with the end timing of the first pulse, and the first time has elapsed since the start of the drop A ramp waveform generating circuit that generates a ramp waveform that reaches a predetermined lower limit voltage value at the time, and the upper limit voltage when the voltage data composed of the lower-order bit string is minimum. A D / A conversion circuit that generates a threshold voltage of a voltage value corresponding to the value and corresponding to the lower limit voltage value when the voltage data is maximum, and comparing the ramp waveform and the threshold voltage, A detection circuit for detecting a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage, and output is started in synchronization with the start timing of the first pulse, and output is stopped in synchronization with the coincidence timing. A second pulse generation circuit for generating a pulse as the control pulse.

また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの終了タイミングに同期して予め規定された下限電圧値から上昇を開始すると共に、当該上昇の開始から前記第１時間を経過した時点で予め規定された上限電圧値に達するランプ波形を生成するランプ波形生成回路と、前記下位側ビット列で構成される電圧データが最小のときに前記下限電圧値に対応し、かつ当該電圧データが最大のときに前記上限電圧値に対応する電圧値の閾値電圧を生成するＤ／Ａ変換回路と、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えている。 The pulse generator according to the present invention is a pulse generator for generating a control pulse having an arbitrary pulse width defined by the width data, and masks all lower-order bit strings of binary data indicating the width data with zeros. Generating a first pulse having a first pulse width which is defined by the first width data obtained and increased or decreased with a first time defined by the least significant bit in the upper bit string excluding the lower bit string as a minimum unit. The first pulse generation circuit that starts and rises from a predetermined lower limit voltage value in synchronization with the end timing of the first pulse, and at the time when the first time elapses from the start of the rise. A ramp waveform generating circuit that generates a ramp waveform that reaches the upper limit voltage value and the lower limit voltage value corresponding to the lower limit voltage value when the voltage data composed of the lower-order bit string is minimum, A D / A conversion circuit that generates a threshold voltage having a voltage value corresponding to the upper limit voltage value when the voltage data is maximum is compared with the ramp waveform and the threshold voltage. A detection circuit that detects a coincidence timing that matches the threshold voltage, and a pulse that starts outputting in synchronization with the start timing of the first pulse and stops outputting in synchronization with the coincidence timing is used as the control pulse. And a second pulse generation circuit for generating.

また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの開始タイミングに同期して予め規定された下限電圧値から上昇を開始すると共に、当該上昇の開始から前記第１時間を経過した時点で予め規定された上限電圧値に達するランプ波形を生成するランプ波形生成回路と、Ｄ／Ａ変換回路と、検出回路と、第２パルス生成回路とを備え、少なくとも前記下位側ビット列の値が１以上のときに、前記Ｄ／Ａ変換回路が、等価的に前記下位側ビット列よりも１ビット多いビット列で構成されると共に最上位ビットのみが１に規定されたデータから前記下位側ビット列で構成されるデータを減算して得られる電圧データが最小のときに前記下限電圧値に対応し、かつ当該電圧データが最大のときに前記上限電圧値に対応する電圧値の閾値電圧を生成し、前記検出回路が、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出し、前記第２パルス生成回路が、前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する。 The pulse generator according to the present invention is a pulse generator for generating a control pulse having an arbitrary pulse width defined by the width data, and masks all lower-order bit strings of binary data indicating the width data with zeros. Is defined by the first width data obtained by adding 1 to the least significant bit in the upper bit string excluding the lower bit string of the obtained data, and is increased or decreased with the first time defined by the least significant bit as a minimum unit. A first pulse generating circuit for generating a first pulse having a first pulse width, and starting from the lower limit voltage value defined in advance in synchronization with the start timing of the first pulse, and from the start of the rising A ramp waveform generating circuit for generating a ramp waveform that reaches a predetermined upper limit voltage value when the first time has elapsed, a D / A conversion circuit, a detection circuit, and a second pulse; And at least when the value of the lower-order bit string is 1 or more, the D / A conversion circuit is composed of a bit string equivalent to one bit more than the lower-order bit string and only the most significant bit Corresponds to the lower limit voltage value when voltage data obtained by subtracting data composed of the lower-order bit string from data defined as 1 corresponds to the lower limit voltage value, and the upper limit voltage when the voltage data is maximum A threshold voltage of a voltage value corresponding to a value is generated, and the detection circuit compares the ramp waveform with the threshold voltage, detects a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage, and The second pulse generation circuit outputs a pulse whose output is started in synchronization with the coincidence timing and whose output is stopped in synchronization with the end timing of the first pulse. To generate as.

また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの開始タイミングに同期して予め規定された上限電圧値から降下を開始すると共に、当該降下の開始から前記第１時間を経過した時点で予め規定された下限電圧値に達するランプ波形を生成するランプ波形生成回路と、Ｄ／Ａ変換回路と、検出回路と、第２パルス生成回路とを備え、少なくとも前記下位側ビット列の値が１以上のときに、前記Ｄ／Ａ変換回路が、等価的に前記下位側ビット列よりも１ビット多いビット列で構成されると共に最上位ビットのみが１に規定されたデータから前記下位側ビット列で構成されるデータを減算して得られる電圧データが最小のときに前記上限電圧値に対応し、かつ当該電圧データが最大のときに前記下限電圧値に対応する電圧値の閾値電圧を生成し、前記検出回路が、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出し、前記第２パルス生成回路が、前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する。 The pulse generator according to the present invention is a pulse generator for generating a control pulse having an arbitrary pulse width defined by the width data, and masks all lower-order bit strings of binary data indicating the width data with zeros. Is defined by the first width data obtained by adding 1 to the least significant bit in the upper bit string excluding the lower bit string of the obtained data, and is increased or decreased with the first time defined by the least significant bit as a minimum unit. A first pulse generation circuit for generating a first pulse having a first pulse width, a drop starting from a predetermined upper limit voltage value in synchronization with a start timing of the first pulse, and from the start of the drop A ramp waveform generating circuit for generating a ramp waveform that reaches a predetermined lower limit voltage value when the first time has elapsed, a D / A conversion circuit, a detection circuit, and a second pulse; And at least when the value of the lower-order bit string is 1 or more, the D / A conversion circuit is composed of a bit string equivalent to one bit more than the lower-order bit string and only the most significant bit Corresponds to the upper limit voltage value when the voltage data obtained by subtracting the data composed of the lower-order bit string from the data defined as 1 corresponds to the upper limit voltage value, and when the voltage data is the maximum, the lower limit voltage A threshold voltage of a voltage value corresponding to a value is generated, and the detection circuit compares the ramp waveform with the threshold voltage, detects a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage, and The second pulse generation circuit outputs a pulse whose output is started in synchronization with the coincidence timing and whose output is stopped in synchronization with the end timing of the first pulse. To generate as.

また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの終了タイミングに同期して予め規定された電圧値から前記下位側ビット列で構成されるデータのデータ値に対応した時定数で降下または上昇を開始することにより、当該データ値に対応した経過時間後に予め規定された閾値電圧に達するランプ波形を生成するランプ波形生成回路と、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えている。 The pulse generator according to the present invention is a pulse generator for generating a control pulse having an arbitrary pulse width defined by the width data, and masks all lower-order bit strings of binary data indicating the width data with zeros. Generating a first pulse having a first pulse width which is defined by the first width data obtained and increased or decreased with a first time defined by the least significant bit in the upper bit string excluding the lower bit string as a minimum unit. The first pulse generation circuit that starts and starts to descend or rise with a time constant corresponding to the data value of the data composed of the lower-order bit string from the voltage value defined in advance in synchronization with the end timing of the first pulse Accordingly, a ramp waveform generation circuit that generates a ramp waveform that reaches a predetermined threshold voltage after an elapsed time corresponding to the data value, the ramp waveform, A detection circuit that detects a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage by comparing the value voltage, and an output is started in synchronization with a start timing of the first pulse, and the coincidence timing And a second pulse generation circuit for generating a pulse whose output is stopped in synchronization with the control pulse as the control pulse.

また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの開始タイミングに同期して予め規定された電圧値から前記下位側ビット列で構成されるデータのデータ値に対応した時定数で降下または上昇を開始することにより、当該データ値に対応した経過時間後に予め規定された閾値電圧に達するランプ波形を生成するランプ波形生成回路と、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えている。 The pulse generator according to the present invention is a pulse generator for generating a control pulse having an arbitrary pulse width defined by the width data, and masks all lower-order bit strings of binary data indicating the width data with zeros. Is defined by the first width data obtained by adding 1 to the least significant bit in the upper bit string excluding the lower bit string of the obtained data, and is increased or decreased with the first time defined by the least significant bit as a minimum unit. A first pulse generation circuit for generating a first pulse having a first pulse width and a data value of data composed of the lower bit string from a voltage value defined in advance in synchronization with the start timing of the first pulse The ramp waveform that generates a ramp waveform that reaches a predetermined threshold voltage after an elapsed time corresponding to the data value is started by starting to descend or rise with a time constant corresponding to A waveform generator circuit, a detection circuit that compares the ramp waveform with the threshold voltage and detects a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage, and output starts in synchronization with the coincidence timing And a second pulse generation circuit for generating, as the control pulse, a pulse whose output is stopped in synchronization with the end timing of the first pulse.

また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの印加によって当該第１パルスの振幅と同じ電圧値に充電されているコンデンサを前記下位側ビット列で構成される電圧データで規定される電圧値まで抵抗を介して放電させる動作を当該第１パルスの終了タイミングに同期して開始することにより、当該終了タイミングに同期して降下するランプ波形を生成するランプ波形生成回路と、前記ランプ波形と予め規定された閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えている。 The pulse generator according to the present invention is a pulse generator for generating a control pulse having an arbitrary pulse width defined by the width data, and masks all lower-order bit strings of binary data indicating the width data with zeros. Generating a first pulse having a first pulse width which is defined by the first width data obtained and increased or decreased with a first time defined by the least significant bit in the upper bit string excluding the lower bit string as a minimum unit. And a capacitor charged to the same voltage value as the amplitude of the first pulse by applying the first pulse to a voltage value defined by the voltage data composed of the lower-order bit string. The ramp waveform that falls in synchronization with the end timing is generated by starting the operation of discharging via the start in synchronization with the end timing of the first pulse. A ramp waveform generation circuit that compares the ramp waveform with a predetermined threshold voltage, detects a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage, and the start of the first pulse And a second pulse generation circuit that generates, as the control pulse, a pulse whose output is started in synchronization with the timing and whose output is stopped in synchronization with the coincidence timing.

また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの反転パルスの印加によって当該反転パルスの振幅と同じ電圧値に充電されているコンデンサを前記下位側ビット列で構成される電圧データで規定される電圧値まで抵抗を介して放電させる動作を当該反転パルスの終了タイミングに同期して開始することにより、当該終了タイミングに同期して降下するランプ波形を生成するランプ波形生成回路と、前記ランプ波形と予め規定された閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えている。 The pulse generator according to the present invention is a pulse generator for generating a control pulse having an arbitrary pulse width defined by the width data, and masks all lower-order bit strings of binary data indicating the width data with zeros. Is defined by the first width data obtained by adding 1 to the least significant bit in the upper bit string excluding the lower bit string of the obtained data, and is increased or decreased with the first time defined by the least significant bit as a minimum unit. A first pulse generation circuit that generates a first pulse having a first pulse width, and a capacitor that is charged to the same voltage value as the amplitude of the inversion pulse by applying the inversion pulse of the first pulse. By starting the operation of discharging through the resistor to the voltage value defined by the voltage data constituted by synchronizing with the end timing of the inversion pulse, A ramp waveform generation circuit that generates a ramp waveform that falls in synchronization with the end timing, and the ramp waveform and a predetermined threshold voltage are compared, and the coincidence timing at which the voltage of the ramp waveform matches the threshold voltage And a second pulse generation circuit for generating, as the control pulse, a pulse whose output is started in synchronization with the coincidence timing and whose output is stopped in synchronization with the end timing of the first pulse And.

本発明のパルス生成器によれば、第１パルス生成回路で生成される第１パルスの第１パルス幅に、幅データの下位側ビット列に応じた長さに規定される遅延時間（最小のゼロから最大の第１時間までの間で下位側ビット列に応じて変化する時間）が付加された長さのパルス幅で制御パルスを生成することができるため、このパルス幅の制御パルスを生成するための第１パルス生成回路の動作クロックを、幅データの上位側ビット列で規定される第１パルス幅の分解能に対応する周波数に維持しつつ、つまり、制御パルスを生成するための回路の動作クロックの周期を短くすることなく、制御パルスのパルス幅を第１パルス幅の分解能よりも短い時間刻みで変動させることができる。 According to the pulse generator of the present invention, the delay time (minimum zero) defined by the length corresponding to the lower bit string of the width data is added to the first pulse width of the first pulse generated by the first pulse generation circuit. In order to generate a control pulse with this pulse width, the control pulse can be generated with a pulse width of a length to which a time period that varies depending on the lower-order bit string from the first to the maximum first time is added. While maintaining the operation clock of the first pulse generation circuit at a frequency corresponding to the resolution of the first pulse width defined by the upper bit string of the width data, that is, the operation clock of the circuit for generating the control pulse Without shortening the cycle, the pulse width of the control pulse can be varied in a time step shorter than the resolution of the first pulse width.

また、本発明のパルス生成器によれば、幅データの上位側ビット列に１が加算されたデータを上位側ビット列とし、下位側ビット列全てがゼロでマスクされた第１幅データで規定されて第１パルス生成回路で生成される第１パルスの第１パルス幅から、このようにして第１幅データに加算されている分と幅データの下位側ビット列との差分に応じた長さに規定される遅延時間（最小のゼロから最大の第１時間までの間で、この差分に応じて変化する時間）を減じた長さのパルス幅で制御パルスを生成することができるため、このパルス幅の制御パルスを生成するための第１パルス生成回路の動作クロックを、幅データの上位側ビット列で規定される第１パルス幅の分解能に対応する周波数に維持しつつ、つまり、制御パルスを生成するための回路の動作クロックの周期を短くすることなく、パルス幅を第１パルス幅の分解能よりも短い時間刻みで変動させることができる。 Further, according to the pulse generator of the present invention, the data obtained by adding 1 to the upper bit string of the width data is defined as the upper bit string, and all the lower bit strings are defined by the first width data masked with zeros. From the first pulse width of the first pulse generated by the one-pulse generation circuit, the length is determined according to the difference between the amount added to the first width data in this way and the lower bit string of the width data. The control pulse can be generated with a pulse width of a length obtained by subtracting the delay time (the time varying according to this difference from the minimum zero to the maximum first time). While maintaining the operation clock of the first pulse generation circuit for generating the control pulse at a frequency corresponding to the resolution of the first pulse width defined by the upper bit string of the width data, that is, for generating the control pulse of Without shortening the cycle of the operation clock of the road, it is possible to vary the pulse width in a shorter time increments than the resolution of the first pulse width.

パルス生成器５（５Ａ）を有する電源装置ＰＳの構成を示す構成図である。It is a block diagram which shows the structure of power supply device PS which has the pulse generator 5 (5A). ランプ波形生成回路１２の回路図である。3 is a circuit diagram of a ramp waveform generation circuit 12. FIG. パルス生成器５の動作を説明するための各部の波形図である。6 is a waveform diagram of each part for explaining the operation of the pulse generator 5. FIG. ランプ波形生成回路１２Ａの回路図である。It is a circuit diagram of a ramp waveform generation circuit 12A. ランプ波形生成回路１２Ａを備えたパルス生成器５の動作を説明するための各部の波形図である。It is a wave form diagram of each part for demonstrating operation | movement of the pulse generator 5 provided with 12 A of ramp waveform generation circuits. ランプ波形生成回路１２Ｂの回路図である。It is a circuit diagram of the ramp waveform generation circuit 12B. ランプ波形生成回路１２Ｂを備えたパルス生成器５の動作を説明するための各部の波形図である。It is a wave form diagram of each part for demonstrating operation | movement of the pulse generator 5 provided with the ramp waveform generation circuit 12B. パルス生成器５Ａの動作を説明するための各部の波形図である。It is a wave form diagram of each part for demonstrating operation | movement of 5 A of pulse generators. ランプ波形生成回路１２Ａを備えたパルス生成器５Ａの動作を説明するための各部の波形図である。It is a wave form diagram of each part for demonstrating operation | movement of 5 A of pulse generators provided with the ramp waveform generation circuit 12A. パルス生成器５Ｂ（５Ｃ）を有する電源装置ＰＳの構成を示す構成図である。It is a block diagram which shows the structure of power supply device PS which has the pulse generator 5B (5C). ランプ波形生成回路１２Ｃの回路図である。It is a circuit diagram of the ramp waveform generation circuit 12C. パルス生成器５Ｂの動作を説明するための各部の波形図である。It is a wave form diagram of each part for demonstrating operation | movement of the pulse generator 5B. パルス生成器５Ｃの動作を説明するための各部の波形図である。It is a wave form diagram of each part for demonstrating operation | movement of 5 C of pulse generators. パルス生成器５Ｄ（５Ｅ）を有する電源装置ＰＳの構成を示す構成図である。It is a block diagram which shows the structure of power supply device PS which has pulse generator 5D (5E). ランプ波形生成回路１２Ｄの回路図である。It is a circuit diagram of the ramp waveform generation circuit 12D. パルス生成器５Ｄの動作を説明するための各部の波形図である。It is a wave form diagram of each part for demonstrating operation | movement of pulse generator 5D. ランプ波形生成回路１２Ｅの回路図である。It is a circuit diagram of the ramp waveform generation circuit 12E. パルス生成器５Ｅの動作を説明するための各部の波形図である。It is a wave form diagram of each part for demonstrating operation | movement of the pulse generator 5E.

以下、パルス生成器の実施の形態について、一例として電源装置に適用した例を挙げて、図面を参照しつつ説明する。 Hereinafter, embodiments of a pulse generator will be described with reference to the drawings, taking an example applied to a power supply device as an example.

図１の電源装置ＰＳは、コンバータ１と、コンバータ１に対する電圧帰還ループ（帰還回路）を形成する電圧検出回路２、Ａ／Ｄ変換回路３、ＣＰＵ４およびパルス生成器５と、後述の各種のクロック（動作クロックＳｏｐやサンプリングクロックＳｓｐ）や後述のスタートパルスＳｓｔを生成するクロック生成回路６とを備えている。 1 includes a converter 1, a voltage detection circuit 2 that forms a voltage feedback loop (feedback circuit) for the converter 1, an A / D conversion circuit 3, a CPU 4 and a pulse generator 5, and various clocks described later. (Operation clock Sop and sampling clock Ssp) and a clock generation circuit 6 for generating a start pulse Sst described later.

コンバータ１は、入力端子＋Ｖｉ，−Ｖｉ間に印加される直流入力電圧Ｖｉｎ（以下、「入力電圧Ｖｉｎ」ともいう）を、直流出力電圧Ｖｏｕｔ（以下、「出力電圧Ｖｏｕｔ」ともいう）に変換して出力端子＋Ｖｏ，−Ｖｏに出力する機能を有し、出力端子＋Ｖｏ，−Ｖｏ間に接続される不図示の負荷に出力電圧Ｖｏｕｔを供給する。本例では、コンバータ１は、一例として、スイッチ素子Ｑ１、ダイオードＤ１、チョークコイルＬ１およびコンデンサＣ１を備えて非絶縁型降圧チョッパ回路に構成されて、入力電圧Ｖｉｎをより低い出力電圧Ｖｏｕｔに変換して出力する。また、入力端子−Ｖｉおよび出力端子−Ｖｏは共にグランドに接続されている。 The converter 1 converts a DC input voltage Vin (hereinafter also referred to as “input voltage Vin”) applied between the input terminals + Vi and −Vi into a DC output voltage Vout (hereinafter also referred to as “output voltage Vout”). The output voltage Vout is supplied to a load (not shown) connected between the output terminals + Vo and −Vo. In this example, as an example, the converter 1 includes a switching element Q1, a diode D1, a choke coil L1, and a capacitor C1, and is configured as a non-insulated step-down chopper circuit to convert the input voltage Vin to a lower output voltage Vout. Output. Both the input terminal -Vi and the output terminal -Vo are connected to the ground.

具体的には、入力端子＋Ｖｉ，−Ｖｉの両端間に、スイッチ素子Ｑ１およびダイオードＤ１で構成される直列回路が接続され、ダイオードＤ１の両端間に、チョークコイルＬ１およびコンデンサＣ１で構成される直列回路が接続され、コンデンサＣ１の両端に出力端子＋Ｖｏ，−Ｖｏが接続されている。スイッチ素子Ｑ１は、例えば、ＭＯＳ型ＦＥＴやバイポーラトランジスタなどの制御端子付き半導体スイッチ素子で構成されて、パルス生成器５から出力される後述の制御パルスＳｓによるＰＷＭ制御でオン・オフ駆動される（スイッチング周波数ｆｓｗ（周期Ｔｓｗ））。なお、図示はしないが、上記の降圧チョッパ回路を有する構成のコンバータ１に代えて、昇圧チョッパ回路などの公知の種々の回路で構成されたコンバータを使用することができる。 Specifically, a series circuit composed of a switching element Q1 and a diode D1 is connected between both ends of the input terminals + Vi and −Vi, and a series composed of a choke coil L1 and a capacitor C1 is connected between both ends of the diode D1. A circuit is connected, and output terminals + Vo and -Vo are connected to both ends of the capacitor C1. The switch element Q1 is composed of, for example, a semiconductor switch element with a control terminal such as a MOS type FET or a bipolar transistor, and is turned on / off by PWM control using a control pulse Ss described later output from the pulse generator 5 ( Switching frequency fsw (period Tsw)). Although not shown, instead of the converter 1 having the above-described step-down chopper circuit, a converter formed of various known circuits such as a step-up chopper circuit can be used.

電圧検出回路２は、コンバータ１からの出力電圧Ｖｏｕｔを検出する回路であって、抵抗Ｒ１，Ｒ２の直列回路で構成されて、出力端子＋Ｖｏ，−Ｖｏ間に接続されている。この構成により、電圧検出回路２は、出力電圧Ｖｏｕｔを検出すると共に、検出した出力電圧Ｖｏｕｔを抵抗Ｒ１，Ｒ２の分圧比で分圧してアナログ検出電圧Ｖｄとして出力する。 The voltage detection circuit 2 is a circuit that detects an output voltage Vout from the converter 1, and is configured by a series circuit of resistors R1 and R2, and is connected between output terminals + Vo and −Vo. With this configuration, the voltage detection circuit 2 detects the output voltage Vout, divides the detected output voltage Vout by the voltage dividing ratio of the resistors R1 and R2, and outputs it as the analog detection voltage Vd.

Ａ／Ｄ変換回路３は、電圧検出回路２から出力されるアナログ検出電圧Ｖｄを、クロック生成回路６から出力されるサンプリングクロックＳｓｐ（本例では一例として、後述のように周波数が１２５ｋＨｚのクロック）でサンプリングすることにより、アナログ検出電圧Ｖｄの電圧値を示す検出電圧データＤｖ（一例として１２ビットのデータ）に変換して出力する。 The A / D conversion circuit 3 uses the analog detection voltage Vd output from the voltage detection circuit 2 as a sampling clock Ssp output from the clock generation circuit 6 (in this example, as an example, a clock having a frequency of 125 kHz as described later). Is converted into detection voltage data Dv (for example, 12-bit data) indicating the voltage value of the analog detection voltage Vd and output.

ＣＰＵ（中央演算ユニット）４は、クロック生成回路６から出力される動作クロックＳｏｐ（本例では後述のように周波数が１６ＭＨｚのクロック）に同期して作動して、サンプリングクロックＳｓｐの周期で新たな検出電圧データＤｖをＡ／Ｄ変換回路３から入力する都度、制御指令値算出処理およびデータ出力処理を実行する。 The CPU (central processing unit) 4 operates in synchronization with an operation clock Sop (in this example, a clock having a frequency of 16 MHz as will be described later) output from the clock generation circuit 6, and starts a new cycle at the sampling clock Ssp. Each time the detection voltage data Dv is input from the A / D conversion circuit 3, control command value calculation processing and data output processing are executed.

具体的には、ＣＰＵ４は、制御指令値算出処理では、新たな検出電圧データＤｖに基づいて、出力電圧Ｖｏｕｔを予め規定された目標電圧に制御する（安定化させる）ための制御指令値（制御パルスＳｓのパルス幅Ｔｏｎを表す所定数のビット列（本例では一例として、検出電圧データＤｖと同じ１２ビット）で構成される幅データＤｗ。なお、制御パルスＳｓは一定の周波数であるため、幅データＤｗは制御パルスＳｓのデューティ比を示すデータでもある）を図３に示すようにサンプリングクロックＳｓｐの１周期Ｔｓｗ内で算出する。本例では一例として、パルス生成器５から出力される制御パルスＳｓの周波数は、１２５ｋＨｚに規定されている。このため、ＣＰＵ４は、制御パルスＳｓのパルス幅Ｔｏｎを最小の０μｓ（デューティ比：０）から最大の８μｓ（＝１／１２５ｋＨｚ。デューティ比：１）までの範囲内で変化させ得ることから、１．９５ｎｓ（＝８μｓ／４０９６（＝２^１２））を増減の最小単位（最小変動時間）として（つまり、１．９５ｎｓの分解能で）、制御指令値（幅データＤｗ）を算出する。 Specifically, in the control command value calculation process, the CPU 4 controls a control command value (control) for controlling (stabilizing) the output voltage Vout to a predetermined target voltage based on the new detected voltage data Dv. Width data Dw composed of a predetermined number of bit strings representing the pulse width Ton of the pulse Ss (in this example, the same 12 bits as the detection voltage data Dv) Since the control pulse Ss has a constant frequency, The data Dw is also data indicating the duty ratio of the control pulse Ss), and is calculated within one cycle Tsw of the sampling clock Ssp as shown in FIG. In this example, as an example, the frequency of the control pulse Ss output from the pulse generator 5 is defined as 125 kHz. Therefore, the CPU 4 can change the pulse width Ton of the control pulse Ss within the range from the minimum 0 μs (duty ratio: 0) to the maximum 8 μs (= 1/125 kHz, duty ratio: 1). The control command value (width data Dw) is calculated using .95 ns (= 8 μs / 4096 (= 2 ¹² )) as the minimum unit of increase / decrease (minimum fluctuation time) (that is, with a resolution of 1.95 ns).

また、ＣＰＵ４は、データ出力処理では、下位側ビット列（本例では一例として、最下位ビットを含む５ビット）と、上位側ビット列（下位側ビット列を除く残りの全てのビット。本例では、最上位ビットを含む７ビット）とに幅データＤｗを分割して、下位側ビット列については下位分割データＤｄｉ１として、また上位側ビット列については上位分割データＤｄｉ２としてそれぞれパルス生成器５に出力する。ＣＰＵ４は、この下位分割データＤｄｉ１および上位分割データＤｄｉ２についても、図３に示すように、一例として、新たな検出電圧データＤｖに基づく新たな制御指令値（幅データＤｗ）を算出したのと同じ周期Ｔｓｗ内で算出する。 In the data output process, the CPU 4 uses a lower bit string (in this example, 5 bits including the least significant bit) and an upper bit string (all remaining bits excluding the lower bit string as an example). The width data Dw is divided into 7 bits including the upper bits), and the lower bit string is output to the pulse generator 5 as the lower divided data Ddi1, and the upper bit string is output as the upper divided data Ddi2. For example, as shown in FIG. 3, the CPU 4 is the same as the calculation of a new control command value (width data Dw) based on the new detected voltage data Dv for the lower divided data Ddi1 and the upper divided data Ddi2. It calculates within the period Tsw.

パルス生成器５は、第１パルス生成回路１１、ランプ波形生成回路１２、Ｄ／Ａ変換回路１３、検出回路１４および第２パルス生成回路１５を備えている。 The pulse generator 5 includes a first pulse generation circuit 11, a ramp waveform generation circuit 12, a D / A conversion circuit 13, a detection circuit 14, and a second pulse generation circuit 15.

第１パルス生成回路１１は、一例として、ＣＰＵ４から出力される上位分割データＤｄｉ２の下位側に、すべてのビットがゼロである下位分割データＤｄｉ１と同じビット数のビット列を付加することで、ＣＰＵ４で算出された制御指令値（幅データＤｗ）を構成する１２ビットのうちの上位側ビット列はそのまま（上位分割データＤｄｉ２そのもの）で、上記の下位分割データＤｄｉ１分（下位側ビット列の５ビット分）全てをゼロでマスクするマスク処理を実行して得られる第１幅データ（１２ビットの幅データ）を作成する。また、第１パルス生成回路１１は、この第１幅データで規定される第１パルス幅Ｔ１の第１パルスＳｐ１を、図３に示すように、上限電圧値が予め規定されたＶｍａｘで、下限電圧値が予め規定されたＶｍｉｎ（本例では一例として、ゼロボルト（グランド電位））になる状態で生成して出力する。 As an example, the first pulse generation circuit 11 adds a bit string having the same number of bits as the lower divided data Ddi1 in which all the bits are zero to the lower side of the upper divided data Ddi2 output from the CPU 4. Of the 12 bits constituting the calculated control command value (width data Dw), the upper bit string remains unchanged (upper divided data Ddi2 itself), and all of the above-mentioned lower divided data Ddi1 (5 bits of the lower bit string) First width data (12-bit width data) obtained by executing a mask process for masking with zero is generated. In addition, the first pulse generation circuit 11 sets the first pulse Sp1 having the first pulse width T1 defined by the first width data to a lower limit with Vmax having a predetermined upper limit voltage value as shown in FIG. The voltage value is generated and output in a state where Vmin is defined in advance (in this example, as an example, zero volts (ground potential)).

例を挙げて説明すると、制御指令値が１０進数で「１２３４」のときには、制御指令値を示す１２ビットの幅データＤｗは２進数（バイナリデータ）で「０１００１１０１００１０」と表される。このため、このうちの下位側ビット列（５ビット）に対するマスク処理によって得られる第１幅データは、２進数では「０１００１１００００００」（１０進数では「１２１６」）と表される。この場合、制御指令値を構成する１２ビットの幅データＤｗの分解能は上記したように、１．９５ｎｓ（＝８μｓ／４０９６）であるから、同じビット数の第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１は、２．３７５μｓ（＝８μｓ／４０９６×１２１６）に規定される。 For example, when the control command value is a decimal number “1234”, the 12-bit width data Dw indicating the control command value is expressed as a binary number (010011010010). For this reason, the first width data obtained by masking the lower-order bit string (5 bits) is represented as “010011000000” in binary (“1216” in decimal). In this case, since the resolution of the 12-bit width data Dw constituting the control command value is 1.95 ns (= 8 μs / 4096) as described above, the first width data defined by the first width data having the same number of bits. The first pulse width T1 of the pulse Sp1 is defined as 2.375 μs (= 8 μs / 4096 × 1216).

この第１パルス生成回路１１は、図示はしないが、例えば、クロック生成回路６から出力される後述のスタートパルスＳｓｔ（コンバータ１のスイッチング周波数ｆｓｗ（スイッチング周期Ｔｓｗ）と同じ周波数。本例では一例として、サンプリングクロックＳｓｐと同じ１２５ｋＨｚ）を入力する都度、動作クロックＳｏｐ（１６ＭＨｚ）に同期したカウント動作をＣＰＵ４から出力される上位分割データＤｄｉ２で表される値分だけ実行するカウンタを用いて構成することができる。 Although not shown, the first pulse generation circuit 11 is, for example, the same frequency as a later-described start pulse Sst (switching frequency fsw (switching period Tsw) of the converter 1) output from the clock generation circuit 6. In this example, as an example Each time a sampling clock Ssp (125 kHz) is input, a counter that executes a count operation synchronized with the operation clock Sop (16 MHz) by the value represented by the upper divided data Ddi2 output from the CPU 4 is used. Can do.

この構成では、例えば、制御指令値が「１２３４」（１０進数）であるときには、上記のように１２ビットの幅データが「０１００１１０１００１０」（２進数）であることから、上位分割データＤｄｉ２は「０１００１１０」（２進数）で表される（１０進数では「３８」）。このため、第１パルス生成回路１１は、スタートパルスＳｓｔの入力タイミングに同期して、動作クロックＳｏｐ（１６ＭＨｚ）に同期したカウント動作をこの上位分割データＤｄｉ２で表される値分だけ実行することにより、２．３７５μｓ（＝１／１６ＭＨｚ×３８）の第１パルス幅Ｔ１で第１パルスＳｐ１を生成して出力する。つまり、第１パルス生成回路１１は、１２ビットの幅データの上位側ビット列における最下位ビットで規定される第１時間ΔＴ１（本例では、０．０６２５μｓ（＝１／１６ＭＨｚ））を最小単位として、第１パルスＳｐ１の第１パルス幅Ｔ１を増減して出力する。言い換えれば、第１パルス生成回路１１は、第１時間ΔＴ１の分解能で、幅データＤｗで規定されるパルス幅Ｔｏｎに近い第１パルス幅Ｔ１で第１パルスＳｐ１を生成して出力する。 In this configuration, for example, when the control command value is “1234” (decimal number), since the 12-bit width data is “010011010010” (binary number) as described above, the upper divided data Ddi2 is “0100110”. "(Binary number) (" 38 "in decimal number). For this reason, the first pulse generation circuit 11 performs the count operation in synchronization with the operation clock Sop (16 MHz) in synchronization with the input timing of the start pulse Sst by the value represented by the upper divided data Ddi2. A first pulse Sp1 is generated and output with a first pulse width T1 of 2.375 μs (= 1/16 MHz × 38). That is, the first pulse generation circuit 11 uses the first time ΔT1 (0.0625 μs (= 1/16 MHz) in this example) defined by the least significant bit in the upper bit string of 12-bit width data as the minimum unit. The first pulse width T1 of the first pulse Sp1 is increased or decreased and output. In other words, the first pulse generation circuit 11 generates and outputs the first pulse Sp1 with the first pulse width T1 close to the pulse width Ton defined by the width data Dw with the resolution of the first time ΔT1.

なお、ＣＰＵ４が上位分割データＤｄｉ２に代えて幅データＤｗそのものを第１パルス生成回路１１に出力し、第１パルス生成回路１１が、幅データＤｗの下位分割データＤｄｉ１分に対する上記したマスク処理を実行することで、第１幅データを演算する構成を採用することもできる。 The CPU 4 outputs the width data Dw itself to the first pulse generation circuit 11 instead of the upper division data Ddi2, and the first pulse generation circuit 11 executes the above-described mask processing for the lower division data Ddi1 of the width data Dw. By doing so, it is also possible to employ a configuration for calculating the first width data.

ランプ波形生成回路１２は、入力した第１パルスＳｐ１の終了タイミングに同期して上記の上限電圧値Ｖｍａｘから降下を開始すると共に、降下の開始から上記の第１時間ΔＴ１を経過した時点で上記の下限電圧値Ｖｍｉｎに達するランプ波形Ｗｒａを生成して出力する。 The ramp waveform generation circuit 12 starts to drop from the upper limit voltage value Vmax in synchronization with the end timing of the input first pulse Sp1, and at the time when the first time ΔT1 has passed since the start of the drop. A ramp waveform Wra that reaches the lower limit voltage value Vmin is generated and output.

本例ではランプ波形生成回路１２は、一例として、図２に示すように、抵抗２１（抵抗値Ｒａ）とコンデンサ２２（静電容量値Ｃａ）とで形成されたＲＣ積分回路で構成されている。この構成のランプ波形生成回路１２は、同図に示すように、入力した第１パルスＳｐ１（上限電圧値がＶｍａｘで、下限電圧値がＶｍｉｎの矩形波）を積分することにより、立ち上がり波形が下限電圧値Ｖｍｉｎから上限電圧値Ｖｍａｘまで指数関数的（擬似的なランプ波形状）に上昇し、立ち下がり波形が上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまで指数関数的（擬似的なランプ波形状）に降下する第２パルスＳｐ２に変換して出力する。 In this example, the ramp waveform generation circuit 12 is configured by an RC integration circuit formed by a resistor 21 (resistance value Ra) and a capacitor 22 (capacitance value Ca) as shown in FIG. . As shown in the figure, the ramp waveform generation circuit 12 having this configuration integrates the input first pulse Sp1 (rectangular wave having an upper limit voltage value of Vmax and a lower limit voltage value of Vmin) so that the rising waveform has a lower limit. The voltage value Vmin rises exponentially (pseudo ramp wave shape) from the upper limit voltage value Vmax, and the falling waveform exponentially (pseudo ramp wave shape) from the upper limit voltage value Vmax to the lower limit voltage value Vmin. It converts into the falling 2nd pulse Sp2, and outputs it.

また、このランプ波形生成回路１２では、ＲＣ積分回路の時定数（Ｒａ×Ｃａ）が第１時間ΔＴ１とほぼ等しくなるように、抵抗値Ｒａおよび静電容量値Ｃａが予め規定されている。これにより、ランプ波形生成回路１２は、図２，４に示すように、上限電圧値がＶｍａｘで、下限電圧値がＶｍｉｎの第１パルスＳｐ１に基づいて、第２パルスＳｐ２における立ち下がり波形を上記のランプ波形Ｗｒａとして、第１パルスＳｐ１の第１パルス幅Ｔ１の長短に拘わらず一定の形状で生成して出力する。 In the ramp waveform generation circuit 12, the resistance value Ra and the capacitance value Ca are defined in advance so that the time constant (Ra × Ca) of the RC integration circuit is substantially equal to the first time ΔT1. As a result, the ramp waveform generation circuit 12 generates the falling waveform in the second pulse Sp2 based on the first pulse Sp1 having the upper limit voltage value Vmax and the lower limit voltage value Vmin, as shown in FIGS. The ramp waveform Wra is generated and output in a constant shape regardless of the length of the first pulse width T1 of the first pulse Sp1.

なお、図示はしないが、第１パルスＳｐ１の第１パルス幅Ｔ１が極めて短くなって、第２パルスＳｐ２における立ち上がり波形が上限電圧値Ｖｍａｘに達する前に、第１パルスＳｐ１が立ち下がる状況が発生したときや、第１パルスＳｐ１の第１パルス幅Ｔ１が極めて長くなって、第２パルスＳｐ２が立ち下がっているときに次の第１パルスＳｐ１が入力される状況が発生したときには、ランプ波形生成回路１２による一定の形状でのランプ波形Ｗｒａの生成に支障を来す状況に陥る。しかしながら、ＣＰＵ４は、このような状況にならない範囲で制御指令値（幅データＤｗ）を算出する。 Although not shown, the first pulse Sp1 falls before the first pulse width T1 of the first pulse Sp1 becomes extremely short and the rising waveform in the second pulse Sp2 reaches the upper limit voltage value Vmax. When the first pulse width T1 of the first pulse Sp1 becomes extremely long and a situation occurs in which the next first pulse Sp1 is input when the second pulse Sp2 falls, a ramp waveform is generated. This causes a situation in which the generation of the ramp waveform Wra having a certain shape by the circuit 12 is hindered. However, the CPU 4 calculates the control command value (width data Dw) within a range that does not cause such a situation.

また、本例では、このように１つの抵抗２１と１つのコンデンサ２２とでランプ波形生成回路１２を構成したことにより、極めて簡易な回路構成でランプ波形Ｗｒａを生成することが可能になっている。 In this example, the ramp waveform generating circuit 12 is configured by one resistor 21 and one capacitor 22 as described above, so that the ramp waveform Wra can be generated with an extremely simple circuit configuration. .

Ｄ／Ａ変換回路１３は、ＣＰＵ４から出力される下位分割データＤｄｉ１に基づいて閾値電圧Ｖｔｈを生成して出力する。具体的には、Ｄ／Ａ変換回路１３は、下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が増加したときには電圧値が降下して、下位側ビット列が最大（本例では「１１１１１」）のときに下限電圧値Ｖｍｉｎに達し（一致し：対応の一例）、下位分割データＤｄｉ１が減少したときには電圧値が上昇して、下位側ビット列が最小（本例では「０００００」）のときに上限電圧値Ｖｍａｘに達する（一致する：対応の一例）ように閾値電圧Ｖｔｈを生成する。また、Ｄ／Ａ変換回路１３は、図３において第２パルスＳｐ２と共に示すように、このようにして生成した閾値電圧ＶｔｈをスタートパルスＳｓｔに同期して出力する。 The D / A conversion circuit 13 generates and outputs a threshold voltage Vth based on the lower divided data Ddi1 output from the CPU 4. Specifically, the D / A conversion circuit 13 is based on the lower-order divided data Ddi1, and when the lower-order divided data Ddi1 increases, the voltage value drops and the lower-order bit string is maximum (in this example, “11111”). Sometimes the lower limit voltage value Vmin is reached (matches: an example of correspondence), the voltage value increases when the lower divided data Ddi1 decreases, and the upper limit voltage when the lower bit string is minimum (“00000” in this example) The threshold voltage Vth is generated so as to reach the value Vmax (match: an example of correspondence). Further, the D / A conversion circuit 13 outputs the threshold voltage Vth thus generated in synchronization with the start pulse Sst, as shown with the second pulse Sp2 in FIG.

検出回路１４は、第２パルスＳｐ２のランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較することにより、ランプ波形Ｗｒａの電圧が閾値電圧Ｖｔｈに一致するタイミング（一致タイミング）を検出して、二値化信号である検出パルスＳｄｅを出力する。本例では一例として、検出回路１４は、１つのコンパレータで構成されて、その非反転入力端子に第２パルスＳｐ２が入力され、その反転入力端子に閾値電圧Ｖｔｈが入力されている。 The detection circuit 14 compares the ramp waveform Wra of the second pulse Sp2 with the threshold voltage Vth to detect the timing (match timing) at which the voltage of the ramp waveform Wra matches the threshold voltage Vth, and the binarized signal A detection pulse Sde is output. In this example, as an example, the detection circuit 14 includes one comparator, and the second pulse Sp2 is input to the non-inverting input terminal, and the threshold voltage Vth is input to the inverting input terminal.

この構成により、検出回路１４は、図３に示すように、第２パルスＳｐ２の立ち上がり波形が閾値電圧Ｖｔｈに一致したタイミング（立ち上がり波形が閾値電圧Ｖｔｈと交差するタイミング）を検出して、このタイミングに同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形（ランプ波形Ｗｒａ）が閾値電圧Ｖｔｈに一致したタイミング（立ち下がり波形が閾値電圧Ｖｔｈと交差するタイミング。上記の一致タイミング）を検出して、このタイミングに同期して立ち下がる検出パルスＳｄｅを出力する。 With this configuration, the detection circuit 14 detects the timing at which the rising waveform of the second pulse Sp2 coincides with the threshold voltage Vth (timing at which the rising waveform crosses the threshold voltage Vth), as shown in FIG. The timing when the falling waveform (ramp waveform Wra) of the second pulse Sp2 coincides with the threshold voltage Vth (timing at which the falling waveform intersects with the threshold voltage Vth, the above coincidence timing) A detection pulse Sde that falls in synchronization with this timing is output.

第２パルス生成回路１５は、第１パルスＳｐ１および検出パルスＳｄｅを入力すると共に、第１パルスＳｐ１の開始タイミング（本例では、第１パルスＳｐ１の立ち上がりタイミング）に同期して出力が開始される（ＬレベルからＨレベルに移行する）と共に、検出回路１４で検出された上記の一致タイミング（本例では、検出パルスＳｄｅの立ち下がりタイミング）に同期して出力が停止される（ＨレベルからＬレベルに移行する）パルスを制御パルスＳｓとして生成して出力する。本例では一例として、第２パルス生成回路１５は、１つのＯＲ素子で構成されて、図３に示すように、第１パルスＳｐ１と検出パルスＳｄｅの論理和を演算することにより、パルス幅がＴｏｎで、かつ一定周期Ｔｓｗの制御パルスＳｓを生成して出力する。 The second pulse generation circuit 15 receives the first pulse Sp1 and the detection pulse Sde and starts output in synchronization with the start timing of the first pulse Sp1 (in this example, the rising timing of the first pulse Sp1). (Transition from L level to H level) and output are stopped in synchronization with the coincidence timing detected by the detection circuit 14 (in this example, the falling timing of the detection pulse Sde) (from H level to L level). Generate a pulse as a control pulse Ss and output it. In this example, as an example, the second pulse generation circuit 15 is configured by one OR element, and as shown in FIG. 3, by calculating the logical sum of the first pulse Sp1 and the detection pulse Sde, the pulse width is increased. A control pulse Ss with Ton and a constant cycle Tsw is generated and output.

このパルス生成器５では、このように、ランプ波形生成回路１２が第１パルスＳｐ１に基づいて第２パルスＳｐ２を生成し、この第２パルスＳｐ２に基づいて検出回路１４が検出パルスＳｄｅを生成し、第２パルス生成回路１５がこの検出パルスＳｄｅと第１パルスＳｐ１とに基づいて制御パルスＳｓを生成する構成のため、第１パルス生成回路１１で生成された第１パルスＳｐ１にのみ基づいて制御パルスＳｓを生成することが可能になっている。 In this pulse generator 5, the ramp waveform generation circuit 12 thus generates the second pulse Sp2 based on the first pulse Sp1, and the detection circuit 14 generates the detection pulse Sde based on the second pulse Sp2. Since the second pulse generation circuit 15 is configured to generate the control pulse Ss based on the detection pulse Sde and the first pulse Sp1, control is performed based only on the first pulse Sp1 generated by the first pulse generation circuit 11. It is possible to generate the pulse Ss.

クロック生成回路６は、基準クロック（本例では、周波数が１６ＭＨｚのクロック）を生成する不図示の発振器と、この基準クロックを分周してサンプリングクロックＳｓｐおよびスタートパルスＳｓｔを生成する分周器とを備えている。本例では、クロック生成回路６は、基準クロックを不図示のバッファを介して動作クロックＳｏｐ（１６ＭＨｚ）として出力すると共に、一例として基準クロックを１２８分周してサンプリングクロックＳｓｐおよびスタートパルスＳｓｔ（互いの位相が一致し、かついずれの周波数も１２５ｋＨｚの信号）を生成して出力する。 The clock generation circuit 6 includes an oscillator (not shown) that generates a reference clock (in this example, a clock having a frequency of 16 MHz), a frequency divider that divides the reference clock to generate a sampling clock Ssp and a start pulse Sst. It has. In this example, the clock generation circuit 6 outputs a reference clock as an operation clock Sop (16 MHz) through a buffer (not shown), and, as an example, divides the reference clock by 128 to obtain a sampling clock Ssp and a start pulse Sst (mutually. Are generated and output (125 kHz signal for all frequencies).

次に、パルス生成器５の動作について、電源装置ＰＳの動作と併せて説明する。 Next, the operation of the pulse generator 5 will be described together with the operation of the power supply device PS.

この電源装置ＰＳでは、コンバータ１のスイッチ素子Ｑ１が、電圧帰還ループを形成するパルス生成器５から制御パルスＳｓが供給されている状態において、オン・オフ動作を繰り返す。これにより、制御パルスＳｓのパルス幅Ｔｏｎをその周期Ｔｓｗで除算した値（デューティ比）に入力電圧Ｖｉｎを乗算して得られる電圧値の出力電圧Ｖｏｕｔが、出力端子＋Ｖｏ，−Ｖｏから負荷に供給される。 In the power supply device PS, the switching element Q1 of the converter 1 repeats the on / off operation in a state where the control pulse Ss is supplied from the pulse generator 5 forming the voltage feedback loop. Thereby, the output voltage Vout having a voltage value obtained by multiplying the input voltage Vin by the value (duty ratio) obtained by dividing the pulse width Ton of the control pulse Ss by the cycle Tsw is supplied from the output terminals + Vo and −Vo to the load. Is done.

この際に、電圧検出回路２は、コンバータ１からの出力電圧Ｖｏｕｔを抵抗Ｒ１，Ｒ２で分圧して得たアナログ検出電圧ＶｄをＡ／Ｄ変換回路３に出力する。Ａ／Ｄ変換回路３は、アナログ検出電圧ＶｄをサンプリングクロックＳｓｐでサンプリングすることにより、図３に示すように、サンプリングクロックＳｓｐに同期してアナログ検出電圧Ｖｄの電圧値を示す検出電圧データＤｖを出力する。 At this time, the voltage detection circuit 2 outputs an analog detection voltage Vd obtained by dividing the output voltage Vout from the converter 1 by the resistors R 1 and R 2 to the A / D conversion circuit 3. The A / D conversion circuit 3 samples the analog detection voltage Vd with the sampling clock Ssp, thereby generating detection voltage data Dv indicating the voltage value of the analog detection voltage Vd in synchronization with the sampling clock Ssp as shown in FIG. Output.

ＣＰＵ４は、アナログ検出電圧Ｖｄの電圧値を示す新たな検出電圧データＤｖ（電圧検出回路２で検出された出力電圧Ｖｏｕｔの電圧値を示すデータでもある）を入力する都度（周期Ｔｓｗ毎に）、図３に示すように、この検出電圧データＤｖに基づいて出力電圧Ｖｏｕｔを目標電圧に制御するための制御指令値（幅データＤｗ）を算出すると共に、下位分割データＤｄｉ１および上位分割データＤｄｉ２を出力する。 Each time the CPU 4 inputs new detection voltage data Dv indicating the voltage value of the analog detection voltage Vd (also data indicating the voltage value of the output voltage Vout detected by the voltage detection circuit 2) (every period Tsw). As shown in FIG. 3, the control command value (width data Dw) for controlling the output voltage Vout to the target voltage is calculated based on the detected voltage data Dv, and the lower divided data Ddi1 and the upper divided data Ddi2 are output. To do.

この場合、ＣＰＵ４は、制御指令値算出処理を実行して、新たな検出電圧データＤｖに基づき、制御パルスＳｓのパルス幅Ｔｏｎを示す制御指令値としての幅データＤｗを上記の分解能（１．９５ｎｓ）で算出する。また、ＣＰＵ４は、データ出力処理を実行して、幅データＤｗを下位分割データＤｄｉ１と上位分割データＤｄｉ２とに分割すると共に、下位分割データＤｄｉ１についてはＤ／Ａ変換回路１３に出力し、上位分割データＤｄｉ２については第１パルス生成回路１１に出力する。 In this case, the CPU 4 executes control command value calculation processing, and based on the new detected voltage data Dv, the width data Dw as the control command value indicating the pulse width Ton of the control pulse Ss is set to the resolution (1.95 ns). ). Further, the CPU 4 executes data output processing to divide the width data Dw into the lower divided data Ddi1 and the upper divided data Ddi2, and outputs the lower divided data Ddi1 to the D / A conversion circuit 13 for the upper divided data. The data Ddi2 is output to the first pulse generation circuit 11.

第１パルス生成回路１１は、まず、ＣＰＵ４が新たな上位分割データＤｄｉ２の出力を開始した周期Ｔｓｗと同じ周期Ｔｓｗ内において、この上位分割データＤｄｉ２を入力する。本例では一例として、図３に示すように、スタートパルスＳｓｔの立ち下がりタイミングまでに、ＣＰＵ４が第１パルス生成回路１１に上位分割データＤｄｉ２を出力するため、第１パルス生成回路１１は、このスタートパルスＳｓｔの立ち下がりタイミングで上位分割データＤｄｉ２を入力する。 First, the first pulse generation circuit 11 inputs the upper divided data Ddi2 within the same cycle Tsw as the cycle Tsw at which the CPU 4 started to output the new upper divided data Ddi2. In this example, as an example, as shown in FIG. 3, the CPU 4 outputs the upper divided data Ddi2 to the first pulse generation circuit 11 by the falling timing of the start pulse Sst. The upper divided data Ddi2 is input at the falling timing of the start pulse Sst.

次いで、第１パルス生成回路１１は、次の周期Ｔｓｗの開始タイミングに同期（スタートパルスＳｓｔに同期）して、入力した上位分割データＤｄｉ２に基づいて作成した第１幅データで規定される第１パルス幅Ｔ１での第１パルスＳｐ１の生成、並びに生成している第１パルスＳｐ１のランプ波形生成回路１２および第２パルス生成回路１５への出力を開始する。この場合、第１パルス生成回路１１は、上記したように、第１時間ΔＴ１（本例では、１／１６ＭＨｚ）の分解能で第１パルスＳｐ１を生成する。また、生成される第１パルスＳｐ１の第１パルス幅Ｔ１は、幅データＤｗの下位側ビット列（５ビット）をゼロでマスクして得られる第１幅データで規定されているため、幅データＤｗで規定される制御パルスＳｓの本来のパルス幅Ｔｏｎよりも、下位側ビット列で規定される幅分だけ短い幅に規定されている。 Next, the first pulse generation circuit 11 is synchronized with the start timing of the next cycle Tsw (synchronized with the start pulse Sst), and is defined by the first width data created based on the input upper divided data Ddi2. Generation of the first pulse Sp1 with the pulse width T1 and output of the generated first pulse Sp1 to the ramp waveform generation circuit 12 and the second pulse generation circuit 15 are started. In this case, as described above, the first pulse generation circuit 11 generates the first pulse Sp1 with a resolution of the first time ΔT1 (in this example, 1/16 MHz). Further, since the first pulse width T1 of the generated first pulse Sp1 is defined by the first width data obtained by masking the lower-order bit string (5 bits) of the width data Dw with zero, the width data Dw The control pulse Ss is defined to be shorter than the original pulse width Ton of the control pulse Ss by the width defined by the lower bit string.

Ｄ／Ａ変換回路１３もまた、第１パルス生成回路１１と同様にして、ＣＰＵ４が新たな下位分割データＤｄｉ１の出力を開始した周期Ｔｓｗと同じ周期Ｔｓｗ内において、この下位分割データＤｄｉ１を入力する。また、Ｄ／Ａ変換回路１３は、図３に示すように、次の周期Ｔｓｗの開始タイミングに同期（スタートパルスＳｓｔに同期）して、入力した下位分割データＤｄｉ１に基づいて閾値電圧Ｖｔｈの生成を開始すると共に、検出回路１４への出力を開始する。 Similarly to the first pulse generation circuit 11, the D / A conversion circuit 13 inputs the lower divided data Ddi1 within the same period Tsw as the period Tsw at which the CPU 4 started outputting the new lower divided data Ddi1. . Further, as shown in FIG. 3, the D / A conversion circuit 13 generates the threshold voltage Vth based on the input lower divided data Ddi1 in synchronization with the start timing of the next cycle Tsw (synchronized with the start pulse Sst). And the output to the detection circuit 14 is started.

ランプ波形生成回路１２は、入力した第１パルスＳｐ１を積分することにより、図３に示すように、第１パルスＳｐ１を、立ち上がり波形が下限電圧値Ｖｍｉｎから上限電圧値Ｖｍａｘまでランプ波形状に上昇し、立ち下がり波形が上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまでランプ波形状に降下する第２パルスＳｐ２に変換して、検出回路１４に出力する。この場合、ランプ波形生成回路１２は、第２パルスＳｐ２における立ち下がり波形をランプ波形Ｗｒａ（第１パルスＳｐ１の終了タイミングに同期して上限電圧値Ｖｍａｘから降下を開始し、降下の開始から第１時間ΔＴ１を経過した時点で下限電圧値Ｖｍｉｎに達する波形）として出力する。 The ramp waveform generation circuit 12 integrates the input first pulse Sp1, and as shown in FIG. 3, the rising waveform of the first pulse Sp1 rises in a ramp waveform from the lower limit voltage value Vmin to the upper limit voltage value Vmax. Then, the falling waveform is converted into a second pulse Sp2 that falls in a ramp waveform from the upper limit voltage value Vmax to the lower limit voltage value Vmin, and is output to the detection circuit 14. In this case, the ramp waveform generation circuit 12 starts to drop the falling waveform of the second pulse Sp2 from the upper limit voltage value Vmax in synchronization with the ramp waveform Wra (the end timing of the first pulse Sp1). The waveform reaches the lower limit voltage value Vmin when the time ΔT1 has elapsed.

検出回路１４は、第２パルスＳｐ２のランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較することにより、第２パルスＳｐ２の立ち上がり波形が閾値電圧Ｖｔｈに一致したタイミングに同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形（ランプ波形Ｗｒａ）が閾値電圧Ｖｔｈに一致したタイミング（一致タイミング）に同期して立ち下がる検出パルスＳｄｅを出力する。 The detection circuit 14 compares the ramp waveform Wra of the second pulse Sp2 with the threshold voltage Vth, thereby rising in synchronization with the timing when the rising waveform of the second pulse Sp2 coincides with the threshold voltage Vth. A detection pulse Sde that falls in synchronization with the timing (match timing) when the falling waveform (ramp waveform Wra) matches the threshold voltage Vth is output.

この場合、第１パルスＳｐ１の立ち下がりタイミング（第２パルスＳｐ２の立ち下がりタイミングでもある）から検出パルスＳｄｅの立ち下がりタイミングまでの遅延時間τ１は、第１時間ΔＴ１の時間幅で生成されるランプ波形Ｗｒａの開始から閾値電圧Ｖｔｈと一致するまでの時間である。また、遅延時間τ１の長さは、最小のゼロから最大の第１時間ΔＴ１までの間において、閾値電圧Ｖｔｈが上昇したときには短くなり、閾値電圧Ｖｔｈが降下したときには長くなるように変化する。 In this case, the delay time τ1 from the falling timing of the first pulse Sp1 (also the falling timing of the second pulse Sp2) to the falling timing of the detection pulse Sde is a ramp generated with a time width of the first time ΔT1. This is the time from the start of the waveform Wra until it coincides with the threshold voltage Vth. In addition, the length of the delay time τ1 changes from the minimum zero to the maximum first time ΔT1 so that it becomes shorter when the threshold voltage Vth increases and becomes longer when the threshold voltage Vth decreases.

また、Ｄ／Ａ変換回路１３は、上記したように、上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまでの範囲内において、下位分割データＤｄｉ１が減少したときには電圧値が上昇し、下位分割データＤｄｉ１が増加したときには電圧値が降下するように閾値電圧Ｖｔｈを生成する。したがって、遅延時間τ１の長さは、下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が減少したときには短くなり、下位分割データＤｄｉ１が増加したときには長くなるように、最小のゼロから最大の第１時間ΔＴ１までの間において変化する。 Further, as described above, the D / A conversion circuit 13 increases the voltage value and increases the lower divided data Ddi1 when the lower divided data Ddi1 decreases within the range from the upper limit voltage value Vmax to the lower limit voltage value Vmin. Then, the threshold voltage Vth is generated so that the voltage value drops. Therefore, the length of the delay time τ1 is based on the lower-order divided data Ddi1, and becomes shorter when the lower-order divided data Ddi1 decreases, and becomes longer when the lower-order divided data Ddi1 increases. Changes until time ΔT1.

第２パルス生成回路１５は、第１パルスＳｐ１および検出パルスＳｄｅを入力すると共に、両パルスＳｐ１，Ｓｄｅの論理和を演算することにより、第１パルスＳｐ１の開始タイミングに同期して出力が開始され（ＬレベルからＨレベルに移行し）、検出回路１４で検出された上記の一致タイミング（本例では、検出パルスＳｄｅの立ち下がりタイミング）に同期して出力が停止される（ＨレベルからＬレベルに移行する）制御パルスＳｓを生成して、コンバータ１のスイッチ素子Ｑ１に出力する。これにより、スイッチ素子Ｑ１は、制御パルスＳｓの立ち上がりに同期してオン状態に制御され、制御パルスＳｓの立ち下がりに同期してオン状態に制御される。これらの動作が繰り返されることにより、コンバータ１は、規定された電圧値の出力電圧Ｖｏｕｔを生成する。 The second pulse generation circuit 15 receives the first pulse Sp1 and the detection pulse Sde, and calculates the logical sum of both pulses Sp1 and Sde, thereby starting output in synchronization with the start timing of the first pulse Sp1. (Transition from the L level to the H level), the output is stopped in synchronization with the above coincidence timing (in this example, the falling timing of the detection pulse Sde) detected by the detection circuit 14 (from the H level to the L level). The control pulse Ss is generated and output to the switch element Q1 of the converter 1. Thereby, the switch element Q1 is controlled to be in an on state in synchronization with the rising edge of the control pulse Ss, and is controlled to be in an on state in synchronization with the falling edge of the control pulse Ss. By repeating these operations, converter 1 generates output voltage Vout having a specified voltage value.

この場合、第２パルス生成回路１５で生成される制御パルスＳｓのパルス幅Ｔｏｎは、上位分割データＤｄｉ２（すなわち、幅データＤｗの下位側ビット列をゼロでマスクして得られる第１幅データ）で規定される第１パルスＳｐ１の第１パルス幅Ｔ１に、下位分割データＤｄｉ１（この下位側ビット列）に応じた長さに規定される遅延時間τ１が付加された長さに規定されている。また、この付加される遅延時間τ１は、上記したように、その長さが最小のゼロから最大の第１時間ΔＴ１までの間の長さであって、下位分割データＤｄｉ１の値で規定される長さである。 In this case, the pulse width Ton of the control pulse Ss generated by the second pulse generation circuit 15 is the upper divided data Ddi2 (that is, the first width data obtained by masking the lower bit string of the width data Dw with zero). The first pulse width T1 of the defined first pulse Sp1 is defined as a length obtained by adding a delay time τ1 defined by a length corresponding to the lower-order divided data Ddi1 (this lower-order bit string). Further, as described above, the added delay time τ1 is a length between the minimum zero and the maximum first time ΔT1, and is defined by the value of the lower divided data Ddi1. Length.

これにより、このパルス生成器５を含む電源装置ＰＳでは、パルス幅Ｔｏｎの制御パルスＳｓを生成するための動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、パルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分）よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることが可能になっている。 Thereby, in the power supply device PS including the pulse generator 5, the operation clock Sop for generating the control pulse Ss having the pulse width Ton is set to 16 MHz (with the resolution ΔT1 of the first pulse width T1 defined by the upper divided data Ddi2). The pulse width Ton can be changed at a time step (resolution) Tclk shorter than the resolution ΔT1 (one cycle of the operation clock Sop) of the first pulse width T1 while maintaining the corresponding frequency.

本例では、ランプ波形Ｗｒａは擬似的なランプ波形（具体的には、指数関数的に降下する波形）であるが、第１時間ΔＴ１が短時間であるときには、ほぼランプ波形とみなすことができる。この場合には、下位分割データＤｄｉ１の１ビット分の閾値電圧Ｖｔｈの変化（つまり、下位分割データＤｄｉ１の１ビット）に対して、遅延時間τ１は、ΔＴ１／３２（＝２^５）ずつ一定時間単位で変化する。つまり、下位分割データＤｄｉ１に基づいて、遅延時間τ１を均一な時間刻み（分解能）Ｔｃｌｋ（＝ΔＴ１／３２＝１．９５３ｎｓ）で規定することが可能になる。 In this example, the ramp waveform Wra is a pseudo ramp waveform (specifically, a waveform that drops exponentially), but can be regarded almost as a ramp waveform when the first time ΔT1 is short. . In this case, the delay time τ1 is a fixed time by ΔT1 / 32 (= 2 ⁵ ) with respect to the change in the threshold voltage Vth for one bit of the lower divided data Ddi1 (that is, one bit of the lower divided data Ddi1). Varies by unit. That is, the delay time τ1 can be defined with a uniform time step (resolution) Tclk (= ΔT1 / 32 = 1.953 ns) based on the lower divided data Ddi1.

例えば、ＣＰＵ４が、制御パルスＳｓのパルス幅Ｔｏｎについての制御指令値（幅データＤｗ）として「１２３４」（１０進数）（２進数では「０１００１１０１００１０」）を算出したときには、この制御指令値で示されるパルス幅Ｔｏｎは、１．９５ｎｓ（＝８μｓ／４０９６）×１２３４＝２．４１０μｓになる。 For example, when the CPU 4 calculates “1234” (decimal number) (“010011010010” in binary number) as the control command value (width data Dw) for the pulse width Ton of the control pulse Ss, the control command value is indicated. The pulse width Ton is 1.95 ns (= 8 μs / 4096) × 1234 = 2.410 μs.

この場合、幅データＤｗの上位分割データＤｄｉ２は、「０１００１１０」（２進数）であり、１０進数では「３８」であるから、第１パルス生成回路１１は、動作クロックＳｏｐ（１６ＭＨｚ）に基づいて、０．０６２５μｓ（＝１／１６ＭＨｚ）×３８＝２．３７５μｓの第１パルス幅Ｔ１（第１幅データ「０１００１１００００００」（２進数）で規定されるパルス幅）で第１パルスＳｐ１を生成して出力する。 In this case, since the upper divided data Ddi2 of the width data Dw is “0100110” (binary number) and “38” in decimal number, the first pulse generation circuit 11 is based on the operation clock Sop (16 MHz). , 0.0625 μs (= 1/16 MHz) × 38 = 2.375 μs, the first pulse Sp1 is generated with the first pulse width T1 (pulse width defined by the first width data “010011000000” (binary number)). Output.

一方、ランプ波形Ｗｒａがランプ波形と見なせる場合においては、検出回路１４は、ランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較することにより、上記の時間刻み（分解能）Ｔｃｌｋ（＝ΔＴ１／３２＝１．９５３ｎｓ）に下位分割データＤｄｉ１で示される値（下位分割データＤｄｉ１は「１００１０」（２進数）であり、１０進数では「１８」であるため、値「１８」）を乗算して得られる遅延時間τ１（＝ΔＴ１／３２×１８＝０．０３５μｓ）だけ、第１パルスＳｐ１の立ち下がりタイミング（第２パルスＳｐ２の立ち下がりタイミングでもある）から遅延させて、検出パルスＳｄｅを立ち下げる。 On the other hand, when the ramp waveform Wra can be regarded as a ramp waveform, the detection circuit 14 compares the ramp waveform Wra with the threshold voltage Vth, thereby calculating the time step (resolution) Tclk (= ΔT1 / 32 = 1.933 ns). ) Is multiplied by the value indicated by the lower divided data Ddi1 (the lower divided data Ddi1 is “10010” (binary number), and the decimal number is “18”, so the delay time τ1). The detection pulse Sde falls after being delayed from the fall timing of the first pulse Sp1 (also the fall timing of the second pulse Sp2) by (= ΔT1 / 32 × 18 = 0.035 μs).

これにより、第１パルスＳｐ１と検出パルスＳｄｅとを論理和して得られる制御パルスＳｓのパルス幅Ｔｏｎは、２．４１０μｓ（＝２．３７５μｓ＋０．０３５μｓ）となり、ＣＰＵ４が算出した制御指令値（幅データＤｗ）で示されるパルス幅Ｔｏｎに一致する。 As a result, the pulse width Ton of the control pulse Ss obtained by ORing the first pulse Sp1 and the detection pulse Sde is 2.410 μs (= 2.375 μs + 0.035 μs), and the control command value (width) calculated by the CPU 4 This coincides with the pulse width Ton indicated by the data Dw).

このように、この電源装置ＰＳのパルス生成器５では、第１パルス生成回路１１が、動作クロックＳｏｐに同期して作動して、ＣＰＵ４が算出した制御指令値（幅データＤｗ）の上位分割データＤｄｉ２に基づいて、幅データＤｗの下位側ビット列をゼロでマスクして得られる第１幅データで規定される第１パルス幅Ｔ１の第１パルスＳｐ１を第１時間ΔＴ１を増減の最小単位として生成し、ランプ波形生成回路１２が、第１パルスＳｐ１の終了タイミングに同期して上限電圧値から降下を開始すると共に第１時間ΔＴ１を経過した時点で下限電圧値に達するランプ波形Ｗｒａを生成し、Ｄ／Ａ変換回路１３が、幅データＤｗの下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が最小のときに上限電圧値に一致し、かつ下位分割データＤｄｉ１が最大のときに下限電圧値に一致する電圧値の閾値電圧Ｖｔｈを生成し、検出回路１４が、ランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較して、ランプ波形Ｗｒａの電圧が閾値電圧Ｖｔｈに一致する一致タイミングを検出し、第２パルス生成回路１５が、第１パルスＳｐ１の開始タイミングに同期して出力が開始されると共に、検出回路１４で検出された一致タイミングに同期して出力が停止されるパルス幅Ｔｏｎの制御パルスＳｓを生成する。 As described above, in the pulse generator 5 of the power supply device PS, the first pulse generation circuit 11 operates in synchronization with the operation clock Sop, and the upper divided data of the control command value (width data Dw) calculated by the CPU 4. Based on Ddi2, the first pulse Sp1 of the first pulse width T1 defined by the first width data obtained by masking the lower bit string of the width data Dw with zero is generated with the first time ΔT1 as the minimum unit of increase / decrease Then, the ramp waveform generation circuit 12 generates a ramp waveform Wra that starts dropping from the upper limit voltage value in synchronization with the end timing of the first pulse Sp1 and reaches the lower limit voltage value when the first time ΔT1 has elapsed, Based on the lower divided data Ddi1 of the width data Dw, the D / A conversion circuit 13 matches the upper limit voltage value when the lower divided data Ddi1 is minimum, and the lower divided data When the data Ddi1 is the maximum, a threshold voltage Vth having a voltage value matching the lower limit voltage value is generated, and the detection circuit 14 compares the ramp waveform Wra with the threshold voltage Vth, and the voltage of the ramp waveform Wra is the threshold voltage. The coincidence timing that coincides with Vth is detected, and the second pulse generation circuit 15 starts outputting in synchronization with the start timing of the first pulse Sp1, and outputs in synchronization with the coincidence timing detected by the detection circuit 14. A control pulse Ss having a pulse width Ton that stops is generated.

したがって、このパルス生成器５によれば、上位分割データＤｄｉ２で規定される第１パルスＳｐ１の第１パルス幅Ｔ１に、下位分割データＤｄｉ１に応じた長さに規定される遅延時間τ１（最小のゼロから最大の第１時間ΔＴ１までの間で下位分割データＤｄｉ１に応じて変化する時間）が付加された長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１の動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、制御パルスＳｓのパルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分０．０６２５μｓ（＝１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。 Therefore, according to this pulse generator 5, the delay time τ1 (minimum) defined by the length corresponding to the lower divided data Ddi1 is set to the first pulse width T1 of the first pulse Sp1 defined by the upper divided data Ddi2. Since the control pulse Ss can be generated with the pulse width Ton having a length to which the subdivision data Ddi1 is added) from zero to the maximum first time ΔT1, the control of the pulse width Ton While maintaining the operation clock Sop of the CPU 4 and the first pulse generation circuit 11 for generating the pulse Ss at 16 MHz (frequency corresponding to the resolution ΔT1 of the first pulse width T1 defined by the high-order divided data Ddi2), that is, The pulse width Ton of the control pulse Ss is set to the first without shortening the cycle of the operation clock Sop of the circuit for generating the control pulse Ss. Resolution of pulse width T1 Delta] T1 (operation clock Sop for one cycle 0.0625μs (= 1 / 16MHz)) can be varied in a short time increments (resolution) Tclk than.

なお、上記の例は、第１パルスＳｐ１の立ち下がりに同期して立ち下がるランプ波形Ｗｒａを生成し、第１パルスＳｐ１の開始タイミング（この例では立ち上がりタイミング）と、このランプ波形Ｗｒａと閾値電圧Ｖｔｈの一致タイミングとから制御パルスＳｓを生成しているが、図４に示すように、抵抗２１（抵抗値Ｒａ）とコンデンサ２２（静電容量値Ｃａ）とで形成されたＲＣ積分回路の前段にインバータ２３が配設されたランプ波形生成回路１２Ａを使用して、図５に示すように、第１パルスＳｐ１の反転信号をランプ波形生成回路１２Ａで積分することにより、図４，５に示すように、第１パルスＳｐ１を、立ち下がり波形が上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまでランプ波形状に降下し、立ち上がり波形が下限電圧値Ｖｍｉｎから上限電圧値Ｖｍａｘまでランプ波形状に上昇する第２パルスＳｐ２に変換して、検出回路１４に出力する構成を採用することもできる。 The above example generates the ramp waveform Wra that falls in synchronization with the fall of the first pulse Sp1, the start timing of the first pulse Sp1 (rise timing in this example), the ramp waveform Wra and the threshold voltage. The control pulse Ss is generated from the coincidence timing of Vth. As shown in FIG. 4, the previous stage of the RC integrating circuit formed by the resistor 21 (resistance value Ra) and the capacitor 22 (capacitance value Ca). As shown in FIG. 5, by using the ramp waveform generation circuit 12A in which the inverter 23 is provided, the inverted signal of the first pulse Sp1 is integrated by the ramp waveform generation circuit 12A as shown in FIG. As described above, the falling waveform of the first pulse Sp1 falls in a ramp waveform from the upper limit voltage value Vmax to the lower limit voltage value Vmin, and the rising waveform becomes the lower limit voltage value V. And converts the second pulse Sp2 which increases in a ramp wave shape from in to the upper limit voltage value Vmax, it is also possible to employ a configuration of outputting the detection circuit 14.

この構成では、ランプ波形生成回路１２Ａは、第２パルスＳｐ２における立ち上がり波形（第１パルスＳｐ１の終了タイミングに同期して下限電圧値Ｖｍｉｎから上昇を開始し、上昇の開始から第１時間ΔＴ１を経過した時点で上限電圧値Ｖｍａｘに達する波形）をランプ波形Ｗｒａとして出力する。また、Ｄ／Ａ変換回路１３は、このランプ波形Ｗｒａに対応させて、下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が増加したときには電圧値が上昇して、下位側ビット列が最大（本例では「１１１１１」）のときに上限電圧値Ｖｍａｘに達し（一致し：対応の一例）、下位分割データＤｄｉ１が減少したときには電圧値が降下して、下位側ビット列が最小（本例では「０００００」）のときに下限電圧値Ｖｍｉｎに達する（一致する：対応の一例）ように閾値電圧Ｖｔｈを生成する。また、Ｄ／Ａ変換回路１３は、このようにして生成した閾値電圧ＶｔｈをスタートパルスＳｓｔに同期して出力する。 In this configuration, the ramp waveform generation circuit 12A starts rising from the lower limit voltage value Vmin in synchronization with the rising timing of the second pulse Sp2 (the first pulse Sp1 ends, and the first time ΔT1 has elapsed since the start of the rising. Waveform at which the upper limit voltage value Vmax is reached) is output as a ramp waveform Wra. In addition, the D / A conversion circuit 13 increases the voltage value when the lower divided data Ddi1 is increased based on the lower divided data Ddi1 in correspondence with the ramp waveform Wra, and the lower bit string is maximum (this example) In the case of “11111”), the upper limit voltage value Vmax is reached (matches: an example of correspondence), and when the lower divided data Ddi1 decreases, the voltage value drops and the lower bit string is minimum (“00000” in this example). ), The threshold voltage Vth is generated so that the lower limit voltage value Vmin is reached (matches: an example of correspondence). Further, the D / A conversion circuit 13 outputs the threshold voltage Vth thus generated in synchronization with the start pulse Sst.

また、このランプ波形生成回路１２Ａを備えたパルス生成器５においても、検出回路１４が、このランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較することにより、ランプ波形Ｗｒａの電圧が閾値電圧Ｖｔｈに一致する一致タイミングを検出して、図５に示すタイミングで検出パルスＳｄｅを出力し、第２パルス生成回路１５が、第１パルスＳｐ１および検出パルスＳｄｅに基づいて、図５に示すように、第１パルスＳｐ１の開始タイミング（立ち上がりタイミング）に同期して出力が開始され（立ち上がり）、かつ検出回路１４で検出された上記の一致タイミング（検出パルスＳｄｅの立ち下がりタイミング）に同期して出力が停止される（立ち下がる）パルス幅Ｔｏｎ（＝第１パルス幅Ｔ１＋遅延時間τ１）の制御パルスＳｓを生成して出力する。 In the pulse generator 5 having the ramp waveform generation circuit 12A, the detection circuit 14 compares the ramp waveform Wra with the threshold voltage Vth, so that the voltage of the ramp waveform Wra matches the threshold voltage Vth. The coincidence timing is detected, and the detection pulse Sde is output at the timing shown in FIG. 5, and the second pulse generation circuit 15 generates the first pulse as shown in FIG. 5 based on the first pulse Sp1 and the detection pulse Sde. Output is started (rise) in synchronization with the start timing (rise timing) of Sp1, and output is stopped in synchronization with the coincidence timing (fall timing of detection pulse Sde) detected by the detection circuit 14. Generate and output a control pulse Ss having a pulse width Ton (falling) (= first pulse width T1 + delay time τ1) That.

したがって、このランプ波形生成回路１２Ａを備えたパルス生成器５によっても、上位分割データＤｄｉ２で規定される第１パルスＳｐ１の第１パルス幅Ｔ１に、下位分割データＤｄｉ１に応じた長さに規定される遅延時間τ１（最小のゼロから最大の第１時間ΔＴ１までの間で下位分割データＤｄｉ１に応じて変化する時間）が付加された長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１の動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、制御パルスＳｓのパルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分０．０６２５μｓ（＝１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。 Therefore, the pulse generator 5 including the ramp waveform generation circuit 12A also defines the length corresponding to the lower divided data Ddi1 to the first pulse width T1 of the first pulse Sp1 defined by the upper divided data Ddi2. The control pulse Ss can be generated with a pulse width Ton having a length to which a delay time τ1 (a time varying according to the lower divided data Ddi1 between the minimum zero and the maximum first time ΔT1) is added. Therefore, the operation clock Sop of the CPU 4 and the first pulse generation circuit 11 for generating the control pulse Ss having the pulse width Ton is 16 MHz (frequency corresponding to the resolution ΔT1 of the first pulse width T1 defined by the upper divided data Ddi2). In other words, without shortening the cycle of the operation clock Sop of the circuit for generating the control pulse Ss. Resolution of the pulse width Ton of the pulses Ss first pulse width T1 Delta] T1 (operation clock Sop for one cycle 0.0625μs (= 1 / 16MHz)) can be varied in a short time increments (resolution) Tclk than.

また、上記のランプ波形生成回路１２Ａに代えて、図６に示すランプ波形生成回路１２Ｂを使用しても、同図に示すように、第１パルスＳｐ１の終了タイミングに同期して下限電圧値ＶｍｉｎＢから上昇を開始し、上昇の開始から第１時間ΔＴ１を経過した時点で上限電圧値ＶｍａｘＢに達するランプ波形Ｗｒａを生成することができる。 Further, even if the ramp waveform generation circuit 12B shown in FIG. 6 is used instead of the ramp waveform generation circuit 12A, the lower limit voltage value VminB is synchronized with the end timing of the first pulse Sp1, as shown in FIG. The ramp waveform Wra that starts to rise and reaches the upper limit voltage value VmaxB when the first time ΔT1 has elapsed from the start of the rise can be generated.

このランプ波形生成回路１２Ｂは、図６に示すように、抵抗２１（抵抗値Ｒａ）とコンデンサ２２（静電容量値Ｃａ）とで形成されたＣＲ微分回路で構成されて、図６，７に示すように、第１パルスＳｐ１を微分して第２パルスＳｐ２に変換して出力することにより、第１パルスＳｐ１の立ち下がり微分波形を、第１パルスＳｐ１の立ち下がりに同期して立ち上がるランプ波形Ｗｒａとして生成して出力する。 As shown in FIG. 6, the ramp waveform generating circuit 12B is composed of a CR differentiating circuit formed of a resistor 21 (resistance value Ra) and a capacitor 22 (capacitance value Ca). As shown, the first pulse Sp1 is differentiated, converted into the second pulse Sp2, and output, whereby the falling differential waveform of the first pulse Sp1 rises in synchronization with the falling of the first pulse Sp1. Generate and output as Wra.

また、このランプ波形生成回路１２Ｂを備えたパルス生成器５では、Ｄ／Ａ変換回路１３が、このランプ波形Ｗｒａに対応させて、下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が増加したときには電圧値が上昇して、下位側ビット列が最大（本例では「１１１１１」）のときに上限電圧値ＶｍａｘＢに達し（一致し：対応の一例）、下位分割データＤｄｉ１が減少したときには電圧値が降下して、下位側ビット列が最小（本例では「０００００」）のときに下限電圧値ＶｍｉｎＢに達する（一致する：対応の一例）ように閾値電圧Ｖｔｈを生成して出力する。また、検出回路１４が、第２パルスＳｐ２の電圧と閾値電圧Ｖｔｈとを比較することにより、図７に示すタイミングで検出パルスＳｄｅを出力し、第２パルス生成回路１５が、第１パルスＳｐ１の開始タイミングと検出回路１４で検出された一致タイミング（本例では検出パルスＳｄｅの立ち下がりタイミング）とに基づいて、第１パルスＳｐ１の開始タイミング（立ち上がりタイミング）に同期して出力が開始され（立ち上がり）、かつ一致タイミング（検出パルスＳｄｅの立ち下がりタイミング）に同期して出力が停止される（立ち下がる）パルス幅Ｔｏｎ（＝第１パルス幅Ｔ１＋遅延時間τ１）の制御パルスＳｓを生成して出力する。 Further, in the pulse generator 5 provided with the ramp waveform generation circuit 12B, when the D / A conversion circuit 13 increases the lower division data Ddi1 based on the lower division data Ddi1 in correspondence with the ramp waveform Wra. The upper limit voltage value VmaxB is reached when the voltage value rises and the lower-order bit string is maximum (in this example, “11111”) (matches: an example of correspondence), and the voltage value decreases when the lower-order divided data Ddi1 decreases. Then, the threshold voltage Vth is generated and output so that the lower limit voltage value VminB is reached (matched: an example of correspondence) when the lower-order bit string is minimum (“00000” in this example). Further, the detection circuit 14 compares the voltage of the second pulse Sp2 with the threshold voltage Vth to output the detection pulse Sde at the timing shown in FIG. 7, and the second pulse generation circuit 15 outputs the first pulse Sp1. Based on the start timing and the coincidence timing detected by the detection circuit 14 (in this example, the falling timing of the detection pulse Sde), output is started in synchronization with the start timing (rising timing) of the first pulse Sp1 (rising edge). ) And a control pulse Ss having a pulse width Ton (= first pulse width T1 + delay time τ1) whose output is stopped (falling) in synchronization with the coincidence timing (falling timing of the detection pulse Sde) is generated and output. To do.

したがって、このランプ波形生成回路１２Ｂを備えたパルス生成器５によっても、ランプ波形生成回路１２やランプ波形生成回路１２Ａを備えたパルス生成器５と同様の効果を奏することができる。 Therefore, the pulse generator 5 including the ramp waveform generation circuit 12B can achieve the same effects as the pulse generator 5 including the ramp waveform generation circuit 12 and the ramp waveform generation circuit 12A.

また、図示はしないが、図５に示す第１パルスＳｐ１の反転信号を図６に示す構成のランプ波形生成回路１２Ｂで微分して、第２パルスＳｐ２として出力することにより、第１パルスＳｐ１の終了タイミングに同期して上限電圧値Ｖｍａｘから降下を開始し、降下の開始から第１時間ΔＴ１を経過した時点で下限電圧値Ｖｍｉｎに達するランプ波形Ｗｒａを生成することができる。 Although not shown, the inverted signal of the first pulse Sp1 shown in FIG. 5 is differentiated by the ramp waveform generation circuit 12B having the configuration shown in FIG. 6 and is output as the second pulse Sp2. A ramp waveform Wra that starts dropping from the upper limit voltage value Vmax in synchronization with the end timing and reaches the lower limit voltage value Vmin when the first time ΔT1 elapses from the start of dropping can be generated.

これにより、この構成を採用したパルス生成器においても、上記したパルス生成器５と同様にして、第２パルス生成回路１５が、第１パルスＳｐ１の開始タイミングに同期して出力が開始されると共に、検出回路１４で検出された一致タイミングに同期して出力が停止されるパルス幅Ｔｏｎの制御パルスＳｓを生成することができる。したがって、このパルス生成器によっても、上記したパルス生成器５と同様の効果を奏することができる。 Thereby, also in the pulse generator adopting this configuration, the output of the second pulse generation circuit 15 is started in synchronization with the start timing of the first pulse Sp1 in the same manner as the pulse generator 5 described above. A control pulse Ss having a pulse width Ton whose output is stopped in synchronization with the coincidence timing detected by the detection circuit 14 can be generated. Therefore, the same effect as that of the pulse generator 5 described above can be obtained by this pulse generator.

なお、上記のパルス生成器５では、第１パルス生成回路１１が、入力した上位分割データＤｄｉ２に基づいて第１幅データを作成すると共に、この第１幅データで規定される第１パルス幅Ｔ１（幅データＤｗで規定される制御パルスＳｓの本来のパルス幅Ｔｏｎよりも、幅データＤｗの下位側ビット列分だけ短い幅）で第１パルスＳｐ１を生成し、ランプ波形生成回路１２（１２Ａ，１２Ｂ）が第１パルスＳｐ１の終了タイミングに同期して立ち下がる（または立ち上がる）ランプ波形Ｗｒａを生成し、第２パルス生成回路１５が、第１パルスＳｐ１の開始タイミングおよび検出回路１４で検出された一致タイミングに基づいて、第１パルスＳｐ１の第１パルス幅Ｔ１に遅延時間τ１を付加して、本来のパルス幅Ｔｏｎ（＝第１パルス幅Ｔ１＋遅延時間τ１）の制御パルスＳｓを生成して出力する構成を採用しているが、図１に示すパルス生成器５Ａのように、第１パルス生成回路１１Ａが、制御パルスＳｓの本来のパルス幅Ｔｏｎよりも長いパルス幅Ｔ１で第１パルスＳｐ１を生成し、第２パルス生成回路１５Ａが、幅データＤｗの下位側ビット列分に応じた長さの期間をパルス幅Ｔ１から減ずることにより、本来のパルス幅Ｔｏｎの制御パルスＳｓを生成して出力する構成を採用することもできる。 In the pulse generator 5 described above, the first pulse generation circuit 11 generates the first width data based on the input upper divided data Ddi2, and the first pulse width T1 defined by the first width data. The first pulse Sp1 is generated with a width shorter by the lower bit string of the width data Dw than the original pulse width Ton of the control pulse Ss defined by the width data Dw, and the ramp waveform generation circuit 12 (12A, 12B). ) Generates a ramp waveform Wra that falls (or rises) in synchronization with the end timing of the first pulse Sp1, and the second pulse generation circuit 15 detects the start timing of the first pulse Sp1 and the coincidence detected by the detection circuit 14 Based on the timing, the delay time τ1 is added to the first pulse width T1 of the first pulse Sp1, and the original pulse width Ton (= first pulse width T1). A configuration is employed in which the control pulse Ss having the delay time τ1) is generated and output. However, like the pulse generator 5A shown in FIG. 1, the first pulse generation circuit 11A has the original pulse width of the control pulse Ss. The first pulse Sp1 is generated with a pulse width T1 longer than Ton, and the second pulse generation circuit 15A subtracts the period corresponding to the lower bit string of the width data Dw from the pulse width T1, thereby realizing the original pulse Sp1. A configuration in which a control pulse Ss having a pulse width Ton is generated and output may be employed.

以下、この構成を採用したパルス生成器５Ａについて、図面を参照して説明する。なお、パルス生成器５と同一の構成については、同一の符号を付して重複する説明を省略する。 Hereinafter, a pulse generator 5A employing this configuration will be described with reference to the drawings. In addition, about the structure same as the pulse generator 5, the same code | symbol is attached | subjected and the overlapping description is abbreviate | omitted.

パルス生成器５Ａは、第１パルス生成回路１１Ａ、ランプ波形生成回路１２、Ｄ／Ａ変換回路１３、検出回路１４および第２パルス生成回路１５Ａを備えている。 The pulse generator 5A includes a first pulse generation circuit 11A, a ramp waveform generation circuit 12, a D / A conversion circuit 13, a detection circuit 14, and a second pulse generation circuit 15A.

第１パルス生成回路１１Ａは、上記の第１パルス生成回路１１と同様にして、図８に示すように、ＣＰＵ４が新たな上位分割データＤｄｉ２の出力を開始した周期Ｔｓｗと同じ周期Ｔｓｗ内において、この上位分割データＤｄｉ２を入力する。本例では一例として、図８に示すように、スタートパルスＳｓｔの立ち下がりタイミングまでに、ＣＰＵ４が第１パルス生成回路１１Ａに上位分割データＤｄｉ２を出力するため、第１パルス生成回路１１Ａは、このスタートパルスＳｓｔの立ち下がりタイミングで上位分割データＤｄｉ２を入力する。 In the same manner as the first pulse generation circuit 11 described above, the first pulse generation circuit 11A, as shown in FIG. 8, within the same cycle Tsw as the cycle Tsw at which the CPU 4 started to output the new higher-order divided data Ddi2, The upper divided data Ddi2 is input. In this example, as an example, as shown in FIG. 8, the CPU 4 outputs the upper divided data Ddi2 to the first pulse generation circuit 11A before the start timing of the start pulse Sst. The upper divided data Ddi2 is input at the falling timing of the start pulse Sst.

また、第１パルス生成回路１１Ａは、上記の第１パルス生成回路１１と同様にして、上位分割データＤｄｉ２に基づいて、制御指令値（幅データＤｗ）を構成する１２ビットのうちの上位側ビット列はそのまま（上位分割データＤｄｉ２そのもの）で、上記の下位分割データＤｄｉ１分（下位側ビット列の５ビット分）全てをゼロでマスクして得られるデータを作成する。また、第１パルス生成回路１１Ａは、上記の第１パルス生成回路１１とは異なり、さらに、この作成したデータを構成する上位側ビット列（上位分割データＤｄｉ２）における最下位ビットに１を加算して第１幅データ（１２ビットの幅データ）を作成する。 Similarly to the first pulse generation circuit 11 described above, the first pulse generation circuit 11A is based on the high-order divided data Ddi2, and the upper bit string of the 12 bits constituting the control command value (width data Dw). Is generated as it is (upper divided data Ddi2 itself), and the data obtained by masking all the lower divided data Ddi1 (5 bits of the lower bit string) with zeros is created. Further, unlike the first pulse generation circuit 11 described above, the first pulse generation circuit 11A further adds 1 to the least significant bit in the upper bit string (upper divided data Ddi2) constituting the created data. First width data (12-bit width data) is created.

例を挙げて説明すると、制御指令値が１０進数で「１２３４」のときには、制御指令値を示す１２ビットの幅データＤｗは２進数（バイナリデータ）で「０１００１１０１００１０」と表される。このため、このうちの下位側ビット列（５ビット）全てをゼロでマスクして得られるデータは２進数では「０１００１１００００００」（１０進数では「１２１６」）と表されることから、１が加算された第１幅データは、２進数では「０１００１１１０００００」（１０進数では「１２４８」）と表される。この場合、第１パルスＳｐ１の第１パルス幅Ｔ１は、２．４３７μｓ（＝８μｓ／４０９６×１２４８）に規定されるため、１０進数「１２３４」の幅データＤｗで規定される本来のパルス幅２．４１０μｓ（＝８μｓ／４０９６×１２３４）よりも、０．０２７μｓ（＝８μｓ／４０９６×（１２４８−１２３４））だけ長く規定されている。 For example, when the control command value is a decimal number “1234”, the 12-bit width data Dw indicating the control command value is expressed as a binary number (010011010010). For this reason, data obtained by masking all of the lower-order bit strings (5 bits) with zeros is represented as “010011000000” in binary (“1216” in decimal), so 1 is added. The first width data is represented as “010011100000” in binary number (“1248” in decimal number). In this case, since the first pulse width T1 of the first pulse Sp1 is defined as 2.437 μs (= 8 μs / 4096 × 1248), the original pulse width 2 defined by the width data Dw of the decimal number “1234” It is defined to be longer by 0.027 μs (= 8 μs / 4096 × (1248-1234)) than 410 μs (= 8 μs / 4096 × 1234).

また、この第１パルス生成回路１１Ａは、上記した第１パルス生成回路１１と同様にして、スタートパルスＳｓｔの入力タイミングに同期して、動作クロックＳｏｐ（１６ＭＨｚ）に同期したカウント動作を、第１幅データで表される値分だけ実行するカウンタを用いて構成されている。したがって、第１パルス生成回路１１Ａは、上記した第１パルス生成回路１１と同様にして、第１幅データで規定される第１パルス幅Ｔ１の第１パルスＳｐ１を、この第１パルス幅Ｔ１を１２ビットの幅データＤｗの上位側ビット列における最下位ビットで規定される第１時間ΔＴ１（本例では、０．０６２５μｓ（＝１／１６ＭＨｚ））を最小単位として、増減しつつ生成して出力する（第１時間ΔＴ１の分解能で第１パルスＳｐ１を生成して出力する）。また、第１パルス生成回路１１Ａは、この第１パルスＳｐ１を、図８に示すように、上限電圧値が予め規定されたＶｍａｘで、下限電圧値が予め規定されたＶｍｉｎになる状態で生成して出力する。 In addition, the first pulse generation circuit 11A performs the count operation in synchronization with the operation clock Sop (16 MHz) in synchronization with the input timing of the start pulse Sst in the same manner as the first pulse generation circuit 11 described above. The counter is configured to execute only the value represented by the width data. Accordingly, the first pulse generation circuit 11A, like the first pulse generation circuit 11, outputs the first pulse Sp1 having the first pulse width T1 defined by the first width data, and the first pulse width T1. The first time ΔT1 (0.0625 μs (= 1/16 MHz) in this example) defined by the least significant bit in the upper bit string of the 12-bit width data Dw is generated and output while increasing / decreasing with the minimum unit. (The first pulse Sp1 is generated and output with the resolution of the first time ΔT1). Further, the first pulse generation circuit 11A generates the first pulse Sp1 in a state where the upper limit voltage value is Vmax defined in advance and the lower limit voltage value is set to Vmin defined in advance, as shown in FIG. Output.

なお、ＣＰＵ４が上位分割データＤｄｉ２に代えて幅データＤｗそのものを第１パルス生成回路１１Ａに出力し、第１パルス生成回路１１Ａが、幅データＤｗの下位分割データＤｄｉ１分に対する上記したマスク処理と、幅データＤｗの上位側ビット列における最下位ビットに１を加算する処理とを実行することで、第１幅データを演算する構成を採用することもできる。 The CPU 4 outputs the width data Dw itself to the first pulse generation circuit 11A instead of the upper division data Ddi2, and the first pulse generation circuit 11A performs the above-described mask processing for the lower division data Ddi1 of the width data Dw; It is also possible to employ a configuration in which the first width data is calculated by executing a process of adding 1 to the least significant bit in the upper bit string of the width data Dw.

Ｄ／Ａ変換回路１３は、ＣＰＵ４から出力される下位分割データＤｄｉ１に基づいて閾値電圧Ｖｔｈを生成して出力する。具体的には、Ｄ／Ａ変換回路１３は、等価的に、下位分割データＤｄｉ１を構成する下位側ビット列よりも１ビット多いビット列で構成されると共に最上位ビットのみが１に規定されたデータから下位分割データＤｄｉ１を減算して得られる電圧データに対応する電圧値であって、電圧データが最小のときに下限電圧値Ｖｍｉｎに対応し（本例では一例として下限電圧値Ｖｍｉｎに一致し）、かつ電圧データが最大のときに上限電圧値Ｖｍａｘに対応する（本例では一例として上限電圧値Ｖｍａｘに一致する）電圧値の閾値電圧Ｖｔｈを生成する。また、Ｄ／Ａ変換回路１３は、この生成した閾値電圧Ｖｔｈを、一例として、図８に示すように、次のスタートパルスＳｓｔの到来よりも若干早いタイミングで出力する。 The D / A conversion circuit 13 generates and outputs a threshold voltage Vth based on the lower divided data Ddi1 output from the CPU 4. Specifically, the D / A conversion circuit 13 is equivalently composed of a bit string that is one bit more than the lower-order bit string constituting the lower-order divided data Ddi1 and only the most significant bit is defined as 1. This is a voltage value corresponding to voltage data obtained by subtracting the lower divided data Ddi1, and corresponds to the lower limit voltage value Vmin when the voltage data is minimum (in this example, it matches the lower limit voltage value Vmin). In addition, a threshold voltage Vth of a voltage value corresponding to the upper limit voltage value Vmax (in this example, coincident with the upper limit voltage value Vmax) is generated when the voltage data is maximum. Further, as an example, the D / A conversion circuit 13 outputs the generated threshold voltage Vth at a timing slightly earlier than the arrival of the next start pulse Sst, as shown in FIG.

例えば、制御指令値が１０進数で「１２３４」（２進数で「０１００１１０１００１０」）のときの幅データＤｗについての下位分割データＤｄｉ１は、２進数で「１００１０」である。このため、この下位分割データＤｄｉ１を構成する幅データＤｗの下位側ビット列（５ビット）よりも１ビット多いビット列で構成されると共に最上位ビットのみが１に規定されたデータは、２進数で「１０００００」である。これにより、このデータから下位分割データＤｄｉ１を減算して得られる電圧データは、２進数で「１１１０」（１０進数で「１４」）と算出される。したがって、Ｄ／Ａ変換回路１３は、このようにして算出された電圧データに対応する電圧値であって、電圧データが、２進数で「０００００」のときに下限電圧値Ｖｍｉｎになり、２進数で「１１１１１」のときに上限電圧値Ｖｍａｘになる電圧値で閾値電圧Ｖｔｈを生成して出力する。 For example, the lower division data Ddi1 for the width data Dw when the control command value is “1234” in decimal (“010011010010” in binary) is “10010” in binary. For this reason, data composed of a bit string one bit more than the lower bit string (5 bits) of the width data Dw constituting the lower divided data Ddi1 and having only the most significant bit defined as 1 is represented by a binary number “ 100,000 ". Thereby, the voltage data obtained by subtracting the lower divided data Ddi1 from this data is calculated as “1110” in binary (“14” in decimal). Accordingly, the D / A conversion circuit 13 has a voltage value corresponding to the voltage data calculated in this way, and when the voltage data is “00000” in binary, it becomes the lower limit voltage value Vmin and becomes binary And “11111”, the threshold voltage Vth is generated and output with a voltage value that becomes the upper limit voltage value Vmax.

なお、下位分割データＤｄｉ１に基づく上記の電圧データの算出は、上記したように、１の加算による第１幅データの増加分から下位分割データＤｄｉ１分を減算して得られる電圧データを等価的に算出できればよく、上記した算出方法に限定されるものではなく、２の補数を用いた減算などを使用して算出することもできる。また、下位分割データＤｄｉ１に基づく上記の電圧データの算出は、Ｄ／Ａ変換回路１３にＤ／Ａ変換器と共に演算回路を配置して、Ｄ／Ａ変換回路１３の演算回路で実行する構成を作用することもできるし、ＣＰＵ４で実行して、その算出結果としての電圧データをＤ／Ａ変換回路１３に出力する構成を採用することもできる。 The calculation of the voltage data based on the lower divided data Ddi1 is equivalent to calculating the voltage data obtained by subtracting the lower divided data Ddi1 from the increment of the first width data by adding 1, as described above. The calculation method is not limited to the above-described calculation method, and can be calculated using subtraction using a two's complement. In addition, the calculation of the voltage data based on the lower divided data Ddi1 is executed by the arithmetic circuit of the D / A conversion circuit 13 by arranging the arithmetic circuit together with the D / A converter in the D / A conversion circuit 13. It is also possible to employ a configuration in which voltage data as a result of the calculation is output to the D / A conversion circuit 13 by being executed by the CPU 4.

第２パルス生成回路１５Ａは、第１パルスＳｐ１および検出回路１４から出力される検出パルスＳｄｅに基づいて、図８に示すように、検出回路１４で検出された一致タイミング（本例では、検出パルスＳｄｅの立ち上がりタイミング）に同期して出力が開始される（ＬレベルからＨレベルに移行する）と共に、第１パルスＳｐ１の終了タイミングに同期して出力が停止される（ＨレベルからＬレベルに移行する）パルスを制御パルスＳｓとして生成して出力する。本例では一例として、第２パルス生成回路１５Ａは、図示はしないが、１つのＡＮＤ素子で構成されて、第１パルスＳｐ１と検出パルスＳｄｅの論理積を演算することにより、パルス幅がＴｏｎで、かつ一定周期Ｔｓｗの制御パルスＳｓを生成して出力する。 Based on the first pulse Sp1 and the detection pulse Sde output from the detection circuit 14, the second pulse generation circuit 15A, as shown in FIG. 8, detects the coincidence timing (in this example, the detection pulse). Output starts in synchronization with the rising timing of Sde) (shifts from L level to H level) and stops in synchronization with the end timing of the first pulse Sp1 (shifts from H level to L level) A pulse is generated and output as a control pulse Ss. In this example, as an example, the second pulse generation circuit 15A is composed of one AND element (not shown), and calculates the logical product of the first pulse Sp1 and the detection pulse Sde, so that the pulse width is Ton. And a control pulse Ss having a constant period Tsw is generated and output.

次に、パルス生成器５Ａの動作について説明する。なお、パルス生成器５の動作と相違する動作について主として説明し、共通する動作についての説明を省略する。 Next, the operation of the pulse generator 5A will be described. The operation different from the operation of the pulse generator 5 will be mainly described, and the description of the common operation will be omitted.

このパルス生成器５Ａでは、図８に示すように、ＣＰＵ４が新たな上位分割データＤｄｉ２および下位分割データＤｄｉ１の出力を開始した周期Ｔｓｗと同じ周期Ｔｓｗ内において、Ｄ／Ａ変換回路１３がこの下位分割データＤｄｉ１を入力すると共に、下位分割データＤｄｉ１に基づいて算出される上記の電圧データに対応する電圧値で閾値電圧Ｖｔｈを生成して出力する。また、第１パルス生成回路１１Ａが、上記の同じ周期Ｔｓｗ内において、この上位分割データＤｄｉ２を入力すると共に、次の周期Ｔｓｗの開始タイミングに同期（スタートパルスＳｓｔに同期）して、この上位分割データＤｄｉ２に基づいて作成した上記の第１幅データで規定される第１パルス幅Ｔ１での第１パルスＳｐ１の生成、並びに生成している第１パルスＳｐ１のランプ波形生成回路１２および第２パルス生成回路１５への出力を開始する。 In the pulse generator 5A, as shown in FIG. 8, the D / A conversion circuit 13 causes the lower-order divided data Ddi2 and the lower-order divided data Ddi1 to be output by the D / A conversion circuit 13 within the same period Tsw. The division data Ddi1 is input, and the threshold voltage Vth is generated and output with a voltage value corresponding to the voltage data calculated based on the lower division data Ddi1. Further, the first pulse generation circuit 11A inputs the upper divided data Ddi2 within the same period Tsw, and synchronizes with the start timing of the next period Tsw (synchronized with the start pulse Sst). Generation of the first pulse Sp1 with the first pulse width T1 defined by the first width data generated based on the data Ddi2, and the ramp waveform generation circuit 12 and the second pulse of the generated first pulse Sp1 Output to the generation circuit 15 is started.

ランプ波形生成回路１２は、入力した第１パルスＳｐ１を積分することにより、図８に示すように、第１パルスＳｐ１を、立ち上がり波形が下限電圧値Ｖｍｉｎから上限電圧値Ｖｍａｘまでランプ波形状に上昇し、立ち下がり波形が上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまでランプ波形状に降下する第２パルスＳｐ２に変換して、検出回路１４に出力する。この場合、ランプ波形生成回路１２は、第２パルスＳｐ２における立ち上がり波形（第１パルスＳｐ１の開始タイミングに同期して下限電圧値Ｖｍｉｎから上昇を開始し、上昇の開始から第１時間ΔＴ１を経過した時点で上限電圧値Ｖｍａｘに達する波形）をランプ波形Ｗｒａとして出力する。 The ramp waveform generation circuit 12 integrates the input first pulse Sp1, and as shown in FIG. 8, the rising waveform rises in a ramp waveform from the lower limit voltage value Vmin to the upper limit voltage value Vmax. Then, the falling waveform is converted into a second pulse Sp2 that falls in a ramp waveform from the upper limit voltage value Vmax to the lower limit voltage value Vmin, and is output to the detection circuit 14. In this case, the ramp waveform generation circuit 12 starts to rise from the lower limit voltage value Vmin in synchronization with the start timing of the second pulse Sp2 (in synchronization with the start timing of the first pulse Sp1, and the first time ΔT1 has elapsed since the start of the rise. The waveform that reaches the upper limit voltage value Vmax at the time) is output as the ramp waveform Wra.

検出回路１４は、第２パルスＳｐ２のランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較することにより、第２パルスＳｐ２の立ち上がり波形（ランプ波形Ｗｒａ）が閾値電圧Ｖｔｈに一致したタイミング（一致タイミング）に同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形が閾値電圧Ｖｔｈに一致したタイミングに同期して立ち下がる検出パルスＳｄｅを出力する。 The detection circuit 14 compares the ramp waveform Wra of the second pulse Sp2 with the threshold voltage Vth to synchronize with the timing (match timing) when the rising waveform (ramp waveform Wra) of the second pulse Sp2 matches the threshold voltage Vth. Then, the detection pulse Sde that rises and falls in synchronization with the timing when the falling waveform of the second pulse Sp2 coincides with the threshold voltage Vth is output.

この場合、第１パルスＳｐ１の立ち上がりタイミング（第２パルスＳｐ２の立ち上がりタイミングでもある）から検出パルスＳｄｅの立ち上がりタイミングまでの遅延時間τ２は、第１時間ΔＴ１の時間幅で生成されるランプ波形Ｗｒａの開始タイミングから閾値電圧Ｖｔｈと一致するタイミングまでの時間である。また、遅延時間τ２の長さは、最小のゼロから最大の第１時間ΔＴ１までの間において、閾値電圧Ｖｔｈが上昇したときには長くなり、閾値電圧Ｖｔｈが降下したときには短くなるように変化する。 In this case, the delay time τ2 from the rising timing of the first pulse Sp1 (which is also the rising timing of the second pulse Sp2) to the rising timing of the detection pulse Sde is the ramp waveform Wra generated with the time width of the first time ΔT1. This is the time from the start timing to the timing that coincides with the threshold voltage Vth. Further, the length of the delay time τ2 changes from the minimum zero to the maximum first time ΔT1 so as to increase when the threshold voltage Vth increases and to decrease when the threshold voltage Vth decreases.

また、Ｄ／Ａ変換回路１３は、上記したように、上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまでの範囲内において、電圧データが減少したときには電圧値が降下し、電圧データが増加したときには電圧値が上昇するように閾値電圧Ｖｔｈを生成する。したがって、遅延時間τ２は、電圧データに基づいて、電圧データが減少したときには短くなり、電圧データが増加したときには長くなるように、最小のゼロから最大の第１時間ΔＴ１までの間において変化する。 Further, as described above, the D / A conversion circuit 13 falls within the range from the upper limit voltage value Vmax to the lower limit voltage value Vmin, the voltage value drops when the voltage data decreases, and the voltage value when the voltage data increases. The threshold voltage Vth is generated so that increases. Therefore, based on the voltage data, the delay time τ2 changes from the minimum zero to the maximum first time ΔT1 so as to be short when the voltage data is decreased and long when the voltage data is increased.

第２パルス生成回路１５Ａは、第１パルスＳｐ１および検出パルスＳｄｅを入力すると共に両パルスＳｐ１，Ｓｄｅの論理積を演算することにより、検出回路１４で検出された上記の一致タイミング（本例では、検出パルスＳｄｅの立ち上がりタイミング）に同期して出力が開始され、第１パルスＳｐ１の立ち下がりタイミングに同期して出力が停止される制御パルスＳｓを生成して、コンバータ１のスイッチ素子Ｑ１に出力する。 The second pulse generation circuit 15A inputs the first pulse Sp1 and the detection pulse Sde and calculates the logical product of both the pulses Sp1 and Sde, thereby detecting the coincidence timing detected in the detection circuit 14 (in this example, A control pulse Ss whose output is started in synchronization with the rising timing of the detection pulse Sde and stopped in synchronization with the falling timing of the first pulse Sp1 is generated and output to the switching element Q1 of the converter 1 .

この場合、第２パルス生成回路１５で生成される制御パルスＳｓのパルス幅Ｔｏｎは、第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から、電圧データで規定される遅延時間τ２を減じた長さに規定されている。また、この減じられる遅延時間τ２は、上記したように、その長さが最小のゼロから最大の第１時間ΔＴ１までの間の長さであって、電圧データの値で規定される長さである。 In this case, the pulse width Ton of the control pulse Ss generated by the second pulse generation circuit 15 is the delay time defined by the voltage data from the first pulse width T1 of the first pulse Sp1 defined by the first width data. The length is defined by subtracting τ2. Further, as described above, the reduced delay time τ2 is a length between the minimum zero and the maximum first time ΔT1, and is a length defined by the value of the voltage data. is there.

これにより、このパルス生成器５Ａを含む電源装置ＰＳでは、パルス幅Ｔｏｎの制御パルスＳｓを生成するための動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、パルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分）よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることが可能になっている。 Accordingly, in the power supply device PS including the pulse generator 5A, the operation clock Sop for generating the control pulse Ss having the pulse width Ton is set to 16 MHz (with the resolution ΔT1 of the first pulse width T1 defined by the upper divided data Ddi2). The pulse width Ton can be changed at a time step (resolution) Tclk shorter than the resolution ΔT1 (one cycle of the operation clock Sop) of the first pulse width T1 while maintaining the corresponding frequency.

本例では、ランプ波形Ｗｒａは擬似的なランプ波形（具体的には、指数関数的に降下する波形）であるが、第１時間ΔＴ１が短時間であるときには、ほぼランプ波形とみなすことができる。この場合には、電圧データの１ビット分の閾値電圧Ｖｔｈの変化（つまり、電圧データの１ビット）に対して、遅延時間τ２は、ΔＴ１／３２（＝２^５）ずつ一定時間単位で変化する。つまり、電圧データに基づいて、遅延時間τ２を均一な時間刻み（分解能）Ｔｃｌｋ（＝ΔＴ１／３２＝１．９５３ｎｓ）で規定することが可能になる。 In this example, the ramp waveform Wra is a pseudo ramp waveform (specifically, a waveform that drops exponentially), but can be regarded almost as a ramp waveform when the first time ΔT1 is short. . In this case, the delay time τ2 changes by ΔT1 / 32 (= 2 ⁵ ) by a fixed time unit with respect to the change of the threshold voltage Vth for 1 bit of the voltage data (that is, 1 bit of the voltage data). . That is, based on the voltage data, the delay time τ2 can be defined with a uniform time step (resolution) Tclk (= ΔT1 / 32 = 1.953 ns).

この場合、幅データＤｗの上位分割データＤｄｉ２は「０１００１１０」（２進数）であり、これにより第１幅データの上位側ビットは「０１００１１１」（２進数）（１０進数では「３９」）であるから、第１パルス生成回路１１Ａは、動作クロックＳｏｐ（１６ＭＨｚ）に基づいて、０．０６２５μｓ（＝１／１６ＭＨｚ）×３９＝２．４３７μｓの第１パルス幅Ｔ１（第１幅データ「０１００１１１０００００」（２進数）で規定されるパルス幅）で第１パルスＳｐ１を生成して出力する。 In this case, the upper divided data Ddi2 of the width data Dw is “0100110” (binary number), and the upper bit of the first width data is “0100111” (binary number) (“39” in decimal number). Thus, the first pulse generation circuit 11A has a first pulse width T1 (first width data “010011100000”) of 0.0625 μs (= 1/16 MHz) × 39 = 2.437 μs based on the operation clock Sop (16 MHz). A first pulse Sp1 is generated and output with a pulse width defined by (binary number).

一方、ランプ波形Ｗｒａがランプ波形と見なせる場合においては、検出回路１４は、ランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較することにより、上記の時間刻み（分解能）Ｔｃｌｋ（＝ΔＴ１／３２＝１．９５３ｎｓ）に電圧データで示される値（第１幅データに加算されている分「１０００００」（２進数）から下位分割データＤｄｉ１「１００１０」（２進数）を減じて得られる「０１１１０」（２進数）（１０進数では「１４」））を乗算して得られる遅延時間τ２（＝ΔＴ１／３２×１４＝０．０２７μｓ）だけ、第１パルスＳｐ１の立ち上がりタイミング（第２パルスＳｐ２の立ち上がりタイミングでもある）から遅延させて、検出パルスＳｄｅを立ち上げる。 On the other hand, when the ramp waveform Wra can be regarded as a ramp waveform, the detection circuit 14 compares the ramp waveform Wra with the threshold voltage Vth, thereby calculating the time step (resolution) Tclk (= ΔT1 / 32 = 1.933 ns). ) Obtained by subtracting the lower divided data Ddi1 “10010” (binary number) from the value indicated by the voltage data (“100,000” (binary number) added to the first width data) (Decimal number “14”)) is multiplied by the delay time τ2 (= ΔT1 / 32 × 14 = 0.027 μs) obtained by multiplication, and the rising timing of the first pulse Sp1 (also the rising timing of the second pulse Sp2) The detection pulse Sde is raised with a delay.

これにより、第１パルスＳｐ１と検出パルスＳｄｅとを論理積して得られる制御パルスＳｓのパルス幅Ｔｏｎは、２．４１０μｓ（＝２．４３７μｓ−０．０２７μｓ）となり、ＣＰＵ４が算出した制御指令値（幅データＤｗ）で示されるパルス幅Ｔｏｎに一致する。 Thus, the pulse width Ton of the control pulse Ss obtained by ANDing the first pulse Sp1 and the detection pulse Sde is 2.410 μs (= 2.437 μs−0.027 μs), and the control command value calculated by the CPU 4 It matches the pulse width Ton indicated by (width data Dw).

したがって、この電源装置ＰＳのパルス生成器５Ａによれば、１が加算された上位分割データＤｄｉ２を上位側ビット列とし、下位側ビット列全てがゼロでマスクされた第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から、このようにして第１幅データに加算されている分と下位分割データＤｄｉ１との差分に応じた長さに規定される遅延時間τ２（最小のゼロから最大の第１時間ΔＴ１までの間で、この差分に応じて変化する時間）を減じた長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１Ａの動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、パルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分０．０６２５μｓ（＝１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。 Therefore, according to the pulse generator 5A of the power supply device PS, the first divided data defined by the first width data in which the upper divided data Ddi2 added with 1 is set as the upper bit string and all the lower bit strings are masked with zeros. From the first pulse width T1 of the pulse Sp1, the delay time τ2 (the minimum zero to the maximum) defined by the length corresponding to the difference between the amount added to the first width data and the lower divided data Ddi1. Since the control pulse Ss can be generated with a pulse width Ton having a length obtained by subtracting the time varying according to the difference between the first time ΔT1 and the control pulse Ss having the pulse width Ton. The operation clock Sop of the CPU 4 and the first pulse generation circuit 11A for the purpose is 16 MHz (the frequency corresponding to the resolution ΔT1 of the first pulse width T1 defined by the upper divided data Ddi2 In other words, without reducing the cycle of the operation clock Sop of the circuit for generating the control pulse Ss, the pulse width Ton is set to the resolution ΔT1 of the first pulse width T1 (one cycle of the operation clock Sop). It can be changed with a time step (resolution) Tclk shorter than 0.0625 μs (= 1/16 MHz).

なお、上記の例は、第１パルスＳｐ１の立ち上がりに同期して立ち上がるランプ波形Ｗｒａを生成し、このランプ波形Ｗｒａと閾値電圧Ｖｔｈの一致タイミングと第１パルスＳｐ１の終了タイミング（この例では立ち下がりタイミング）とから制御パルスＳｓを生成しているが、上記したパルス生成器５と同様にして、図９に示すように、第１パルスＳｐ１の反転信号をランプ波形生成回路１２Ａで積分することにより、第１パルスＳｐ１を、立ち下がり波形が上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまでランプ波形状に降下し、立ち上がり波形が下限電圧値Ｖｍｉｎから上限電圧値Ｖｍａｘまでランプ波形状に上昇する第２パルスＳｐ２に変換して、検出回路１４に出力する構成を採用することで、第１パルスＳｐ１の立ち上がりに同期して立ち下がるランプ波形Ｗｒａを生成し、このランプ波形Ｗｒａと閾値電圧Ｖｔｈの一致タイミングと第１パルスＳｐ１の終了タイミング（この例では立ち下がりタイミング）とから制御パルスＳｓを生成する構成を採用することもできる。 In the above example, a ramp waveform Wra that rises in synchronization with the rise of the first pulse Sp1 is generated, the coincidence timing of the ramp waveform Wra and the threshold voltage Vth, and the end timing of the first pulse Sp1 (falling in this example) As shown in FIG. 9, the control pulse Ss is generated by integrating the inverted signal of the first pulse Sp1 with the ramp waveform generation circuit 12A as shown in FIG. The first pulse Sp1 is a second pulse in which the falling waveform falls in a ramp waveform from the upper limit voltage value Vmax to the lower limit voltage value Vmin, and the rising waveform rises in a ramp waveform from the lower limit voltage value Vmin to the upper limit voltage value Vmax. By adopting a configuration that converts the signal to Sp2 and outputs it to the detection circuit 14, the same as the rising edge of the first pulse Sp1. Then, the ramp waveform Wra that falls is generated, and the control pulse Ss is generated from the coincidence timing of the ramp waveform Wra and the threshold voltage Vth and the end timing of the first pulse Sp1 (falling timing in this example). You can also.

この構成では、Ｄ／Ａ変換回路１３は、上記した電圧データに対応する電圧値であって、電圧データが最小のときに上限電圧値Ｖｍａｘに対応し（本例では一例として上限電圧値Ｖｍａｘに一致し）、かつ電圧データが最大のときに下限電圧値Ｖｍｉｎに対応する（本例では一例として下限電圧値Ｖｍｉｎに一致する）電圧値の閾値電圧Ｖｔｈを生成して、次のスタートパルスＳｓｔの到来よりも若干早いタイミングで出力する。 In this configuration, the D / A conversion circuit 13 corresponds to the upper limit voltage value Vmax when the voltage data is the minimum corresponding to the above voltage data (in this example, the upper limit voltage value Vmax is taken as an example). And the threshold voltage Vth of the voltage value corresponding to the lower limit voltage value Vmin (in this example, matching the lower limit voltage value Vmin) is generated when the voltage data is maximum, and the next start pulse Sst Output at a timing slightly earlier than the arrival.

この構成を採用したパルス生成器５Ａによっても、１が加算された上位分割データＤｄｉ２を上位側ビット列とし、下位側ビット列全てがゼロでマスクされた第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から、このようにして第１幅データに加算されている分と下位分割データＤｄｉ１との差分に応じた長さに規定される遅延時間τ２（最小のゼロから最大の第１時間ΔＴ１までの間で、この差分に応じて変化する時間）を減じた長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１Ａの動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、パルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分０．０６２５μｓ（＝１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。 Also by the pulse generator 5A adopting this configuration, the upper divided data Ddi2 to which 1 is added is used as the upper bit string, and the first pulse Sp1 defined by the first width data in which all the lower bit strings are masked with zeros. From the first pulse width T1, the delay time τ2 defined by the length corresponding to the difference between the amount added to the first width data in this way and the lower divided data Ddi1 (minimum zero to maximum first Since the control pulse Ss can be generated with the pulse width Ton having a length obtained by subtracting the time varying according to the difference between the time ΔT1 and the CPU 4 for generating the control pulse Ss having the pulse width Ton. In addition, the operation clock Sop of the first pulse generation circuit 11A is maintained at 16 MHz (frequency corresponding to the resolution ΔT1 of the first pulse width T1 defined by the upper divided data Ddi2). In other words, without reducing the cycle of the operation clock Sop of the circuit for generating the control pulse Ss, the pulse width Ton is set to the resolution ΔT1 of the first pulse width T1 (0.0625 μs (one cycle of the operation clock Sop) ( = 1/16 MHz)), and the time interval (resolution) Tclk can be changed.

なお、図示はしないが、第１パルスＳｐ１の立ち上がりに同期して立ち上がるランプ波形Ｗｒａを生成する構成としては、上記の構成に代えて、例えば、第１パルスＳｐ１の反転信号を図６に示すランプ波形生成回路１２Ｂで微分する構成を採用することもできる。また、図示はしないが、第１パルスＳｐ１の立ち上がりに同期して立ち下がるランプ波形Ｗｒａを生成する構成としては、上記の構成に代えて、例えば、第１パルスＳｐ１を図６に示すランプ波形生成回路１２Ｂで微分する構成を採用することもできる。 Although not shown, the configuration for generating the ramp waveform Wra that rises in synchronization with the rise of the first pulse Sp1 is replaced with, for example, the inverted signal of the first pulse Sp1 shown in FIG. A configuration in which the waveform generation circuit 12B differentiates can also be employed. In addition, although not shown, the configuration for generating the ramp waveform Wra that falls in synchronization with the rise of the first pulse Sp1 is, for example, the ramp waveform generation shown in FIG. 6 for the first pulse Sp1 instead of the above configuration. A configuration for differentiating with the circuit 12B may be employed.

また、上記したパルス生成器５，５Ａでは、第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１に対して付加する（加える）遅延時間τ１や、この第１パルス幅Ｔ１から減じる遅延時間τ２を規定する構成として、ランプ波形生成回路１２，１２Ａ，１２Ｂにおいて、形状が一定のランプ波形Ｗｒａを第１パルスＳｐ１に基づいて生成させると共に、Ｄ／Ａ変換回路１３において、電圧値が変化する閾値電圧Ｖｔｈを下位分割データＤｄｉ１や下位分割データＤｄｉ１から算出される上記の電圧データに基づいて生成させ、検出回路１４がこのランプ波形Ｗｒａとこの閾値電圧Ｖｔｈとを比較することによって検出した一致タイミングを使用して規定する構成を採用しているが、この構成とは逆に、下位分割データＤｄｉ１や下位分割データＤｄｉ１から算出される上記の電圧データに基づいて波形が変化するランプ波形Ｗｒａをランプ波形生成回路において生成させ、検出回路１４がこのランプ波形Ｗｒａと電圧値が一定の閾値電圧（後述する閾値電圧Ｖｔｈ１，Ｖｔｈ２）とを比較することによって検出した一致タイミングを使用して遅延時間τ１や遅延時間τ２を規定する構成を採用することもできる。以下、この構成を採用するパルス生成器５Ｂ〜５Ｅについて説明する。 In the pulse generators 5 and 5A described above, the delay time τ1 added (added) to the first pulse width T1 of the first pulse Sp1 defined by the first width data, and the first pulse width T1. The ramp waveform generating circuits 12, 12A, 12B are configured to generate a ramp waveform Wra having a constant shape based on the first pulse Sp1, and the D / A conversion circuit 13 has a voltage value as a configuration for defining the delay time τ2 to be reduced. Is detected based on the voltage data calculated from the lower divided data Ddi1 and the lower divided data Ddi1, and the detection circuit 14 compares the ramp waveform Wra with the threshold voltage Vth. However, in contrast to this configuration, the lower divided data Ddi1 and the lower order are used. The ramp waveform generation circuit generates a ramp waveform Wra whose waveform changes based on the voltage data calculated from the divided data Ddi1, and the detection circuit 14 uses the ramp waveform Wra and a threshold voltage having a constant voltage value (a threshold voltage described later). It is also possible to adopt a configuration in which the delay time τ1 and the delay time τ2 are defined using the coincidence timing detected by comparing the voltages Vth1, Vth2). Hereinafter, the pulse generators 5B to 5E employing this configuration will be described.

まず、パルス生成器５Ｂについて、その構成を説明する。なお、パルス生成器５と同一の構成については、同一の符号を付して重複する説明を省略する。 First, the configuration of the pulse generator 5B will be described. In addition, about the structure same as the pulse generator 5, the same code | symbol is attached | subjected and the overlapping description is abbreviate | omitted.

パルス生成器５Ｂは、図１０に示すように、第１パルス生成回路１１、ランプ波形生成回路１２Ｃ、検出回路１４および第２パルス生成回路１５を備えている。 As shown in FIG. 10, the pulse generator 5B includes a first pulse generation circuit 11, a ramp waveform generation circuit 12C, a detection circuit 14, and a second pulse generation circuit 15.

第１パルス生成回路１１は、パルス生成器５と同様にして、ＣＰＵ４から出力される上位分割データＤｄｉ２の下位側に、すべてのビットがゼロである下位分割データＤｄｉ１と同じビット数のビット列を付加することで（制御指令値（幅データＤｗ）を構成する１２ビットのうちの上位側ビット列はそのままで、下位分割データＤｄｉ１分（下位側ビット列の５ビット分）全てをゼロでマスクするマスク処理を実行することで）、第１幅データ（１２ビットの幅データ）を作成する。また、第１パルス生成回路１１は、この第１幅データで規定される第１パルス幅Ｔ１の第１パルスＳｐ１を、図１２に示すように、上限電圧値が予め規定されたＶｍａｘで、下限電圧値が予め規定されたＶｍｉｎになる状態で生成してランプ波形生成回路１２Ｃおよび第２パルス生成回路１５に出力する。 Similar to the pulse generator 5, the first pulse generation circuit 11 adds a bit string having the same number of bits as the lower division data Ddi1 in which all bits are zero to the lower side of the upper division data Ddi2 output from the CPU 4. As a result, mask processing is performed to mask all the lower divided data Ddi1 (5 bits of the lower bit string) with zero while keeping the upper bit string of the 12 bits constituting the control command value (width data Dw) as it is. By executing this, first width data (12-bit width data) is created. Further, the first pulse generation circuit 11 sets the first pulse Sp1 having the first pulse width T1 defined by the first width data to the lower limit with Vmax having an upper limit voltage value defined in advance as shown in FIG. The voltage value is generated in a state of Vmin defined in advance, and is output to the ramp waveform generation circuit 12C and the second pulse generation circuit 15.

ランプ波形生成回路１２Ｃは、一例として、図１１に示すように、１つの抵抗２１（抵抗値Ｒａ）と、それぞれの一端が抵抗２１に接続された複数（下位分割データＤｄｉ１と同じビット数）のコンデンサ２２（本例では、このビット数に対応して５つのコンデンサ２２ａ〜２２ｅ）と、各コンデンサ２２ａ〜２２ｅの他端とグランドとの間に配設されて、対応するコンデンサ２２の他端を、対応する下位分割データＤｄｉ１のビット（最上位ビットのＤｄｉ１ａ〜最下位ビットのＤｄｉ１ｅ）の状態に応じて、グランドに接地される接地状態とグランドから切り離される分離状態のいずれかの状態に移行させるスイッチ素子２４（本例では、上記のビット数に対応して５つのスイッチ素子２４ａ〜２４ｅ）とを備えている。なお、本例では、各スイッチ素子２４は、一例としてＭＯＳＦＥＴで構成されているが、バイポーラ型トランジスタなどの制御端子を有する他の半導体スイッチ素子で構成することもできる。 As an example, as shown in FIG. 11, the ramp waveform generation circuit 12C includes one resistor 21 (resistance value Ra) and a plurality of one ends connected to the resistor 21 (the same number of bits as the lower divided data Ddi1). Capacitors 22 (in this example, five capacitors 22a to 22e corresponding to the number of bits) are arranged between the other ends of the capacitors 22a to 22e and the ground, and the other ends of the corresponding capacitors 22 are connected. Depending on the state of the corresponding bit of the lower divided data Ddi1 (the most significant bit Ddi1a to the least significant bit Ddi1e), the state is shifted to either the ground state grounded to the ground or the separated state separated from the ground. The switch element 24 (in this example, five switch elements 24a to 24e corresponding to the number of bits) is provided. In this example, each switch element 24 is configured by a MOSFET as an example, but may be configured by another semiconductor switch element having a control terminal such as a bipolar transistor.

具体的には、ランプ波形生成回路１２Ｃでは、各スイッチ素子２４が、下位分割データＤｄｉ１の対応するビットが「１」のときにオン状態に移行することで、接続されているコンデンサ２２を接地状態に移行させ、一方、下位分割データＤｄｉ１の対応するビットが「０」のときにオフ状態に移行することで、接続されているコンデンサ２２を分離状態に移行させる。この構成により、ランプ波形生成回路１２Ｃでは、下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が増加したときには積分回路の時定数が増加して、下位側ビット列が最大（本例では「１１１１１」）のときに時定数が最大となり、下位分割データＤｄｉ１が減少したときには時定数が減少して、下位側ビット列が最小（本例では「０００００」）のときに時定数が最小になる。 Specifically, in the ramp waveform generation circuit 12C, each switch element 24 shifts to the ON state when the corresponding bit of the lower divided data Ddi1 is “1”, thereby connecting the connected capacitor 22 to the ground state. On the other hand, when the corresponding bit of the lower divided data Ddi1 is “0”, the connected capacitor 22 is shifted to the separated state by shifting to the off state. With this configuration, in the ramp waveform generation circuit 12C, based on the lower divided data Ddi1, when the lower divided data Ddi1 increases, the time constant of the integrating circuit increases, and the lower bit string is maximum (in this example, “11111”). In this case, the time constant becomes maximum, the time constant decreases when the lower divided data Ddi1 decreases, and the time constant becomes minimum when the lower bit string is minimum (in this example, “00000”).

この構成により、ランプ波形生成回路１２Ｃは、入力した第１パルスＳｐ１を積分して出力することにより、図１２に示すように、第１パルスＳｐ１の開始タイミングに同期して、予め規定された電圧値（この例では下限電圧値Ｖｍｉｎ（ゼロボルト））から下位分割データＤｄｉ１のデータ値に対応した時定数で上昇を開始して、予め規定された電圧値（この例では上限電圧値Ｖｍａｘ）に達し、また第１パルスＳｐ１の終了タイミングに同期して、上限電圧値Ｖｍａｘから下位分割データＤｄｉ１のデータ値に対応した時定数で降下を開始して、このデータ値に対応した経過時間（遅延時間τ１）後に閾値電圧Ｖｔｈ１に達すると共に、最終的には下限電圧値Ｖｍｉｎに至る第２パルスＳｐ２を生成して出力する。この場合、同図に示すように、第２パルスＳｐ２の立ち下がり波形がランプ波形Ｗｒａとして生成される。なお、同図では、説明のために第２パルスＳｐ２の振幅を誇張して記載しているが、第１パルスＳｐ１の振幅と同じである。 With this configuration, the ramp waveform generation circuit 12C integrates and outputs the input first pulse Sp1, thereby generating a predetermined voltage in synchronization with the start timing of the first pulse Sp1, as shown in FIG. Starting from the value (in this example, the lower limit voltage value Vmin (zero volt)) with a time constant corresponding to the data value of the lower divided data Ddi1, it reaches a predetermined voltage value (in this example, the upper limit voltage value Vmax). Further, in synchronization with the end timing of the first pulse Sp1, the drop starts from the upper limit voltage value Vmax with a time constant corresponding to the data value of the lower divided data Ddi1, and the elapsed time (delay time τ1) corresponding to this data value ) The second pulse Sp2 that reaches the threshold voltage Vth1 and eventually reaches the lower limit voltage value Vmin is generated and output. In this case, as shown in the figure, the falling waveform of the second pulse Sp2 is generated as the ramp waveform Wra. In the figure, the amplitude of the second pulse Sp2 is exaggerated for the sake of explanation, but it is the same as the amplitude of the first pulse Sp1.

検出回路１４は、第２パルスＳｐ２の電圧と閾値電圧Ｖｔｈ１とを比較することにより、第２パルスＳｐ２の電圧が閾値電圧Ｖｔｈ１に一致するタイミングを検出して、二値化信号である検出パルスＳｄｅを出力する。この構成により、検出回路１４は、図１２に示すように、第２パルスＳｐ２の立ち上がり波形の電圧が閾値電圧Ｖｔｈ１に一致したタイミングに同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形（ランプ波形Ｗｒａ）の電圧が閾値電圧Ｖｔｈ１に一致したタイミング（一致タイミング）に同期して立ち下がる検出パルスＳｄｅを出力する。 The detection circuit 14 compares the voltage of the second pulse Sp2 with the threshold voltage Vth1, detects the timing at which the voltage of the second pulse Sp2 matches the threshold voltage Vth1, and detects the detection pulse Sde that is a binarized signal. Is output. With this configuration, as shown in FIG. 12, the detection circuit 14 rises in synchronization with the timing when the voltage of the rising waveform of the second pulse Sp2 matches the threshold voltage Vth1, and the falling waveform (ramp waveform) of the second pulse Sp2. A detection pulse Sde that falls in synchronization with the timing (match timing) when the voltage of Wra) matches the threshold voltage Vth1 is output.

第２パルス生成回路１５は、第１パルスＳｐ１および検出パルスＳｄｅを入力すると共に、第１パルスＳｐ１の開始タイミングに同期して出力が開始されると共に、検出回路１４で検出された上記の一致タイミング（検出パルスＳｄｅの立ち下がりタイミング）に同期して出力が停止される制御パルスＳｓを、パルス幅Ｔｏｎ（＝第１パルス幅Ｔ１＋遅延時間τ１）で生成して出力する。 The second pulse generation circuit 15 receives the first pulse Sp1 and the detection pulse Sde, starts outputting in synchronization with the start timing of the first pulse Sp1, and detects the coincidence timing detected by the detection circuit 14. A control pulse Ss whose output is stopped in synchronization with (the falling timing of the detection pulse Sde) is generated with a pulse width Ton (= first pulse width T1 + delay time τ1) and output.

したがって、このパルス生成器５Ｂによっても、パルス生成器５と同様にして、上位分割データＤｄｉ２で規定される第１パルスＳｐ１の第１パルス幅Ｔ１に、下位分割データＤｄｉ１に応じた長さに規定される遅延時間τ１が付加された長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１の動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、制御パルスＳｓのパルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分（１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。 Therefore, also by this pulse generator 5B, in the same way as the pulse generator 5, the first pulse width T1 of the first pulse Sp1 defined by the higher-order divided data Ddi2 is specified to a length corresponding to the lower-order divided data Ddi1. Since the control pulse Ss can be generated with the pulse width Ton having the length to which the delay time τ1 is added, the operation clock of the CPU 4 and the first pulse generation circuit 11 for generating the control pulse Ss having the pulse width Ton. While maintaining Sop at 16 MHz (frequency corresponding to the resolution ΔT1 of the first pulse width T1 defined by the upper divided data Ddi2), that is, the cycle of the operation clock Sop of the circuit for generating the control pulse Ss is shortened. Without changing the pulse width Ton of the control pulse Ss to the resolution ΔT1 of the first pulse width T1 (one cycle of the operation clock Sop ( / 16MHz)) can be varied in a short time increments (resolution) Tclk than.

また、パルス生成器５Ｂにおける第１パルス生成回路１１と第２パルス生成回路１５とを上記した第１パルス生成回路１１Ａと第２パルス生成回路１５Ａとにそれぞれ代えて、図１０に示すように、パルス生成器５Ｃとして構成することもできる。 Further, as shown in FIG. 10, the first pulse generation circuit 11 and the second pulse generation circuit 15 in the pulse generator 5B are replaced with the first pulse generation circuit 11A and the second pulse generation circuit 15A, respectively. It can also be configured as a pulse generator 5C.

このパルス生成器５Ｃでは、第１パルス生成回路１１Ａが、上記したパルス生成器５Ａと同様にして制御パルスＳｓの本来のパルス幅Ｔｏｎよりも長いパルス幅Ｔ１で第１パルスＳｐ１を生成する。また、ランプ波形生成回路１２Ｃは、下位分割データＤｄｉ１のデータ値に対応した時定数でこの第１パルスＳｐ１を積分して第２パルスＳｐ２を生成して出力する。この場合、ランプ波形生成回路１２Ｃは、第１パルスＳｐ１の開始タイミングに同期して、下位分割データＤｄｉ１のデータ値に対応した時定数で上昇を開始し、下位分割データＤｄｉ１のデータ値に対応した経過時間（遅延時間τ２）後に閾値電圧Ｖｔｈ１に達する第２パルスＳｐ２の立ち上がり波形をランプ波形Ｗｒａとして生成して出力する。 In the pulse generator 5C, the first pulse generation circuit 11A generates the first pulse Sp1 with a pulse width T1 longer than the original pulse width Ton of the control pulse Ss in the same manner as the pulse generator 5A described above. The ramp waveform generation circuit 12C integrates the first pulse Sp1 with a time constant corresponding to the data value of the lower divided data Ddi1, and generates and outputs the second pulse Sp2. In this case, the ramp waveform generation circuit 12C starts rising at a time constant corresponding to the data value of the lower divided data Ddi1 in synchronization with the start timing of the first pulse Sp1, and corresponds to the data value of the lower divided data Ddi1. A rising waveform of the second pulse Sp2 that reaches the threshold voltage Vth1 after the elapsed time (delay time τ2) is generated and output as a ramp waveform Wra.

検出回路１４は、第２パルスＳｐ２の電圧と閾値電圧Ｖｔｈ１とを比較することにより、第２パルスＳｐ２の電圧が閾値電圧Ｖｔｈ１に一致するタイミングを検出して、二値化信号である検出パルスＳｄｅを出力する。この構成により、検出回路１４は、図１３に示すように、第２パルスＳｐ２の立ち上がり波形（ランプ波形Ｗｒａ）の電圧が閾値電圧Ｖｔｈ１に一致したタイミングに同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形の電圧が閾値電圧Ｖｔｈ１に一致したタイミングに同期して立ち下がる検出パルスＳｄｅを出力する。 The detection circuit 14 compares the voltage of the second pulse Sp2 with the threshold voltage Vth1, detects the timing at which the voltage of the second pulse Sp2 matches the threshold voltage Vth1, and detects the detection pulse Sde that is a binarized signal. Is output. With this configuration, as shown in FIG. 13, the detection circuit 14 rises in synchronization with the timing when the voltage of the rising waveform (ramp waveform Wra) of the second pulse Sp2 coincides with the threshold voltage Vth1, and rises of the second pulse Sp2. A detection pulse Sde that falls in synchronization with the timing at which the voltage of the falling waveform matches the threshold voltage Vth1 is output.

第２パルス生成回路１５Ａは、第１パルスＳｐ１および検出回路１４から出力される検出パルスＳｄｅに基づいて、検出回路１４で検出された一致タイミング（本例では、検出パルスＳｄｅの立ち上がりタイミング）に同期して出力が開始されると共に、第１パルスＳｐ１の終了タイミングに同期して出力が停止されるパルスであって、第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から電圧データで規定される遅延時間τ２を減じた長さにパルス幅Ｔｏｎが規定されたパルスを、制御パルスＳｓとして生成して出力する。 Based on the first pulse Sp1 and the detection pulse Sde output from the detection circuit 14, the second pulse generation circuit 15A is synchronized with the coincidence timing detected by the detection circuit 14 (in this example, the rising timing of the detection pulse Sde). The output is started and the output is stopped in synchronization with the end timing of the first pulse Sp1, and the voltage is determined from the first pulse width T1 of the first pulse Sp1 defined by the first width data. A pulse whose pulse width Ton is defined by a length obtained by subtracting the delay time τ2 defined by the data is generated and output as a control pulse Ss.

したがって、このパルス生成器５Ｃによっても、パルス生成器５Ａと同様にして、１が加算された上位分割データＤｄｉ２を上位側ビット列とし、下位側ビット列全てがゼロでマスクされた第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から、第１幅データに加算されている分と下位分割データＤｄｉ１との差分に応じた長さに規定される遅延時間τ２（最小のゼロから最大の第１時間ΔＴ１までの間で、この差分に応じて変化する時間）を減じた長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１Ａの動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、パルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分（１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。 Therefore, also in the pulse generator 5C, as in the pulse generator 5A, the upper divided data Ddi2 to which 1 is added is used as the upper bit string, and all the lower bit strings are defined by the first width data masked with zeros. The delay time τ2 defined by the length corresponding to the difference between the first pulse width T1 of the first pulse Sp1 added to the first width data and the lower divided data Ddi1 (minimum zero to maximum Since the control pulse Ss can be generated with a pulse width Ton having a length obtained by subtracting the time varying according to the difference between the first time ΔT1 and the control pulse Ss having the pulse width Ton. The operation clock Sop of the CPU 4 and the first pulse generation circuit 11A for the purpose is 16 MHz (corresponding to the resolution ΔT1 of the first pulse width T1 defined by the upper divided data Ddi2 Frequency), that is, without shortening the cycle of the operation clock Sop of the circuit for generating the control pulse Ss, the pulse width Ton is set to the resolution ΔT1 of the first pulse width T1 (one cycle of the operation clock Sop). (1/16 MHz)) can be changed with a time step (resolution) Tclk shorter than (1/16 MHz)).

また、上記のパルス生成器５Ｂ，５Ｃでは、ランプ波形生成回路１２Ｃが第１パルスＳｐ１をそのまま積分して第２パルスＳｐ２を出力することにより、第１パルスＳｐ１の終了タイミングに同期して立ち下がる第２パルスＳｐ２の立ち下がり波形や、第１パルスＳｐ１の開始タイミングに同期して立ち上がる第２パルスＳｐ２の立ち上がり波形をランプ波形Ｗｒａとして生成しているが、図示はしないが、上記したランプ波形生成回路１２Ａと同様にして、ランプ波形生成回路１２Ｃ内にインバータ２３を配置して、第１パルスＳｐ１の反転信号をランプ波形生成回路１２Ｃで積分することにより、第１パルスＳｐ１の終了タイミングに同期して立ち上がる第２パルスＳｐ２の立ち上がり波形や、第１パルスＳｐ１の開始タイミングに同期して立ち下がる第２パルスＳｐ２の立ち下がり波形をランプ波形Ｗｒａとして生成して出力する構成を採用することもできる。 In the pulse generators 5B and 5C, the ramp waveform generation circuit 12C integrates the first pulse Sp1 as it is and outputs the second pulse Sp2, thereby falling in synchronization with the end timing of the first pulse Sp1. Although the falling waveform of the second pulse Sp2 and the rising waveform of the second pulse Sp2 that rises in synchronization with the start timing of the first pulse Sp1 are generated as the ramp waveform Wra, although not shown, the ramp waveform generation described above is performed. Similarly to the circuit 12A, the inverter 23 is arranged in the ramp waveform generation circuit 12C, and the inverted signal of the first pulse Sp1 is integrated by the ramp waveform generation circuit 12C, thereby synchronizing with the end timing of the first pulse Sp1. Synchronized with the rising waveform of the second pulse Sp2 rising and the start timing of the first pulse Sp1 The falling waveform of the falling second pulse Sp2 is also possible to adopt a configuration for generating and outputting a ramp wave Wra Te.

また、上記したインバータ２３をランプ波形生成回路１２Ｃ内に配置する構成に代えて、図示はしないが、上記したランプ波形生成回路１２Ｂの構成とランプ波形生成回路１２Ｃの構成とを組み合わせることにより、下位分割データＤｄｉ１のデータ値に対応してコンデンサ２２の容量値を変化可能な微分回路でランプ波形生成回路を構成することもでき、このランプ波形生成回路を使用して第１パルスＳｐ１を微分して第２パルスＳｐ２を生成することでも、第１パルスＳｐ１の終了タイミングに同期して一旦立ち下がった後に立ち上がる第２パルスＳｐ２の立ち上がり波形や、第１パルスＳｐ１の開始タイミングに同期して一旦立ち上がった後に立ち下がる第２パルスＳｐ２の立ち下がり波形をランプ波形Ｗｒａとして生成して出力する構成を採用することもできる。 Further, in place of the above-described configuration in which the inverter 23 is arranged in the ramp waveform generation circuit 12C, although not shown, a combination of the configuration of the ramp waveform generation circuit 12B and the configuration of the ramp waveform generation circuit 12C can be used as a subordinate. The ramp waveform generating circuit can be configured by a differentiating circuit capable of changing the capacitance value of the capacitor 22 in accordance with the data value of the divided data Ddi1, and the first pulse Sp1 is differentiated by using the ramp waveform generating circuit. Even when the second pulse Sp2 is generated, it rises once in synchronization with the rising waveform of the second pulse Sp2 that rises after falling once in synchronization with the end timing of the first pulse Sp1, or in synchronization with the start timing of the first pulse Sp1. A falling waveform of the second pulse Sp2 that falls later is generated and output as a ramp waveform Wra. It is also possible to adopt a formation.

まず、パルス生成器５Ｄについて、その構成を説明する。なお、パルス生成器５と同一の構成については、同一の符号を付して重複する説明を省略する。 First, the configuration of the pulse generator 5D will be described. In addition, about the structure same as the pulse generator 5, the same code | symbol is attached | subjected and the overlapping description is abbreviate | omitted.

パルス生成器５Ｄは、図１４に示すように、第１パルス生成回路１１、ランプ波形生成回路１２Ｄ、Ｄ／Ａ変換回路１３、検出回路１４および第２パルス生成回路１５を備えている。 As shown in FIG. 14, the pulse generator 5 </ b> D includes a first pulse generation circuit 11, a ramp waveform generation circuit 12 </ b> D, a D / A conversion circuit 13, a detection circuit 14, and a second pulse generation circuit 15.

第１パルス生成回路１１は、パルス生成器５の第１パルス生成回路１１と同様にして、ＣＰＵ４から出力される上位分割データＤｄｉ２の下位側に、すべてのビットがゼロである下位分割データＤｄｉ１と同じビット数のビット列を付加することで（制御指令値（幅データＤｗ）を構成する１２ビットのうちの上位側ビット列はそのままで、下位分割データＤｄｉ１分（下位側ビット列の５ビット分）全てをゼロでマスクするマスク処理を実行することで）、第１幅データ（１２ビットの幅データ）を作成する。また、第１パルス生成回路１１は、この第１幅データで規定される第１パルス幅Ｔ１の第１パルスＳｐ１を、図１６に示すように、上限電圧値が予め規定されたＶｍａｘで、下限電圧値が予め規定されたＶｍｉｎになる状態で生成してランプ波形生成回路１２Ｄおよび第２パルス生成回路１５に出力する。 Similarly to the first pulse generation circuit 11 of the pulse generator 5, the first pulse generation circuit 11 has lower division data Ddi 1 in which all bits are zero on the lower side of the upper division data Ddi 2 output from the CPU 4. By adding a bit string of the same number of bits (with the upper bit string of the 12 bits constituting the control command value (width data Dw) intact, all of the lower divided data Ddi1 (5 bits of the lower bit string) are all First width data (12-bit width data) is created by performing a mask process of masking with zero. In addition, the first pulse generation circuit 11 sets the first pulse Sp1 having the first pulse width T1 defined by the first width data to a lower limit with Vmax having a predetermined upper limit voltage value as shown in FIG. The voltage value is generated in a state of Vmin defined in advance, and is output to the ramp waveform generation circuit 12D and the second pulse generation circuit 15.

Ｄ／Ａ変換回路１３は、下位分割データＤｄｉ１で構成される電圧データで規定される電圧値の電圧をＬｏ側電圧Ｖ_ＬＯとして生成して出力する。具体的には、Ｄ／Ａ変換回路１３は、下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が増加したときには電圧値が降下して、下位側ビット列が最大（本例では「１１１１１」）のときに最も低い電圧値になり、下位分割データＤｄｉ１が減少したときには電圧値が上昇して、下位側ビット列が最小（本例では「０００００」）のときに最も高い電圧値なるＬｏ側電圧Ｖ_ＬＯを生成する。 D / A conversion circuit 13 outputs the voltage of the voltage value defined by voltage data consists of subdivided data Ddi1 generated as Lo-side voltage V _LO. Specifically, the D / A conversion circuit 13 is based on the lower-order divided data Ddi1, and when the lower-order divided data Ddi1 increases, the voltage value drops and the lower-order bit string is maximum (in this example, “11111”). When the lower divided data Ddi1 decreases, the voltage value increases, and when the lower bit string is minimum (in this example, “00000”), the Lo side voltage V _LO becomes the highest voltage value. Is generated.

ランプ波形生成回路１２Ｄは、一例として、図１５に示すように、アノード端子に第１パルスＳｐ１が供給されるダイオード２５と、ダイオード２５のカソード端子とグランドとの間に接続されたコンデンサ２２と、ダイオード２５のカソード端子とＤ／Ａ変換回路１６の出力端子との間に配設された抵抗２１とを備えている。 As an example, the ramp waveform generation circuit 12D includes a diode 25 whose first terminal Sp1 is supplied to the anode terminal, a capacitor 22 connected between the cathode terminal of the diode 25 and the ground, as shown in FIG. A resistor 21 is provided between the cathode terminal of the diode 25 and the output terminal of the D / A conversion circuit 16.

このランプ波形生成回路１２Ｄでは、抵抗２１におけるＤ／Ａ変換回路１６の出力端子に接続された端部の電圧は、Ｄ／Ａ変換回路１６から出力されているＬｏ側電圧Ｖ_ＬＯに規定されている。この構成により、ランプ波形生成回路１２Ｄは、図１６に示すように、第１パルスＳｐ１の開始タイミングに同期して、ダイオード２５を介して上限電圧値Ｖｍａｘによるコンデンサ２２に対する充電を開始することにより、Ｌｏ側電圧Ｖ_ＬＯから第１パルスＳｐ１の振幅（詳細には、上限電圧値Ｖｍａｘからダイオード２５の順方向電圧Ｖｆを減算した電圧）に向けて急速に立ち上がり、第１パルスＳｐ１の終了タイミングに同期して、抵抗２１を介してコンデンサ２２のＬｏ側電圧Ｖ_ＬＯへの放電を開始することにより、第１パルスＳｐ１の振幅（詳細には、Ｖｍａｘ−Ｖｆ）からＬｏ側電圧Ｖ_ＬＯに向けて、抵抗２１の抵抗値とコンデンサ２２の容量値とで規定される時定数で立ち下がる第２パルスＳｐ２を生成して出力する。 In this ramp waveform generation circuit 12D, the voltage at the end of the resistor 21 connected to the output terminal of the D / A conversion circuit 16 is defined by the Lo-side voltage V _LO output from the D / A conversion circuit 16. Yes. With this configuration, the ramp waveform generation circuit 12D starts charging the capacitor 22 with the upper limit voltage value Vmax via the diode 25 in synchronization with the start timing of the first pulse Sp1, as shown in FIG. The voltage rises rapidly from the Lo-side voltage V _LO toward the amplitude of the first pulse Sp1 (specifically, the voltage obtained by subtracting the forward voltage Vf of the diode 25 from the upper limit voltage value Vmax), and is synchronized with the end timing of the first pulse Sp1. Then, by starting the discharge of the capacitor 22 to the Lo side voltage V _LO via the resistor 21, the amplitude of the first pulse Sp1 (specifically, Vmax−Vf) is shifted toward the Lo side voltage V _LO . A second pulse Sp2 that falls with a time constant defined by the resistance value of the resistor 21 and the capacitance value of the capacitor 22 is generated and output.

この場合、第２パルスＳｐ２のランプ波形Ｗｒａとして生成される立ち下がり波形は、図１６に示すように、Ｌｏ側電圧Ｖ_ＬＯの電圧値に応じて変化し、第１パルスＳｐ１の終了タイミングから後述する閾値電圧Ｖｔｈ２（電圧値が一定）に達するまでの経過時間（遅延時間τ１）もＬｏ側電圧Ｖ_ＬＯの電圧値に応じて変化する。なお、同図では、発明の理解を容易にするため、Ｌｏ側電圧Ｖ_ＬＯの電圧値が電圧Ｖ_ＬＯ１，Ｖ_ＬＯ２，Ｖ_ＬＯ３，Ｖ_ＬＯ４，の４段階に変化する状態で記載しているが、実際には、下位分割データＤｄｉ１のビット数分の段階（本例では、２^５段階）で変化する。 In this case, the falling waveform is generated as a ramp waveform Wra of the second pulse Sp2, as shown in FIG. 16, changes according to the voltage value of the Lo-side voltage V _LO, described later, from the end timing of the first pulse Sp1 threshold voltage Vth2 (the voltage value constant) on the elapsed time to reach (delay time .tau.1) also changes according to the voltage value of the Lo-side voltage V _LO to be. In the figure, in order to facilitate understanding of the invention, the voltage value of the Lo side voltage V _LO is described in a state where the voltage value changes in four stages of voltages V _LO1 , V _LO2 , V _LO3 , and V _LO4 . , in fact, (in this example, 2 ^out) out of the number of bits of the lower division data Ddi1 varies.

検出回路１４は、第２パルスＳｐ２の電圧と閾値電圧Ｖｔｈ２とを比較することにより、第２パルスＳｐ２の電圧が閾値電圧Ｖｔｈ２に一致するタイミングを検出して、二値化信号である検出パルスＳｄｅを出力する。この構成により、検出回路１４は、図１６に示すように、第２パルスＳｐ２の立ち上がり波形の電圧が閾値電圧Ｖｔｈ２に一致したタイミングに同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形（ランプ波形Ｗｒａ）の電圧が閾値電圧Ｖｔｈ２に一致したタイミング（一致タイミング）に同期して立ち下がる検出パルスＳｄｅを出力する。 The detection circuit 14 compares the voltage of the second pulse Sp2 with the threshold voltage Vth2, thereby detecting the timing at which the voltage of the second pulse Sp2 matches the threshold voltage Vth2, and detecting the detection pulse Sde, which is a binarized signal. Is output. With this configuration, as shown in FIG. 16, the detection circuit 14 rises in synchronization with the timing when the voltage of the rising waveform of the second pulse Sp2 coincides with the threshold voltage Vth2, and the falling waveform (ramp waveform) of the second pulse Sp2. A detection pulse Sde that falls in synchronization with the timing (match timing) when the voltage of Wra) matches the threshold voltage Vth2 is output.

また、パルス生成器５Ｄにおける第１パルス生成回路１１と第２パルス生成回路１５とを上記した第１パルス生成回路１１Ａと第２パルス生成回路１５Ａとにそれぞれ代えると共に、ランプ波形生成回路１２Ｄに代えて図１７に示すランプ波形生成回路１２Ｅを使用することにより、図１４に示すように、パルス生成器５Ｅとして構成することもできる。 In addition, the first pulse generation circuit 11 and the second pulse generation circuit 15 in the pulse generator 5D are replaced with the first pulse generation circuit 11A and the second pulse generation circuit 15A, respectively, and the ramp waveform generation circuit 12D is replaced. By using the ramp waveform generating circuit 12E shown in FIG. 17, it can be configured as a pulse generator 5E as shown in FIG.

このパルス生成器５Ｅでは、第１パルス生成回路１１Ａが、上記したパルス生成器５Ａと同様にして制御パルスＳｓの本来のパルス幅Ｔｏｎよりも長いパルス幅Ｔ１で第１パルスＳｐ１を生成する。 In the pulse generator 5E, the first pulse generation circuit 11A generates the first pulse Sp1 with a pulse width T1 longer than the original pulse width Ton of the control pulse Ss in the same manner as the pulse generator 5A described above.

また、ランプ波形生成回路１２Ｅは、ランプ波形生成回路１２Ｄの構成に加えてインバータ２３を備え、第１パルスＳｐ１を反転してダイオード２５のアノード端子に供給する。これにより、ランプ波形生成回路１２Ｅは、図１８に示すように、第１パルスＳｐ１の開始タイミングに同期して、抵抗２１を介してコンデンサ２２のＬｏ側電圧Ｖ_ＬＯへの放電を開始することにより、第１パルスＳｐ１の振幅（詳細には、Ｖｍａｘ−Ｖｆ）からＬｏ側電圧Ｖ_ＬＯに向けて、抵抗２１の抵抗値とコンデンサ２２の容量値とで規定される時定数で立ち下がり、第１パルスＳｐ１の終了タイミングに同期して、ダイオード２５を介して上限電圧値Ｖｍａｘによるコンデンサ２２に対する充電を開始することにより、Ｌｏ側電圧Ｖ_ＬＯから第１パルスＳｐ１の振幅（詳細には、上限電圧値Ｖｍａｘからダイオード２５の順方向電圧Ｖｆを減算した電圧）に向けて急速に立ち上がる第２パルスＳｐ２を生成して出力する。 The ramp waveform generation circuit 12E includes an inverter 23 in addition to the configuration of the ramp waveform generation circuit 12D, inverts the first pulse Sp1, and supplies it to the anode terminal of the diode 25. Thus, the ramp waveform generation circuit 12E, as shown in FIG. 18, by synchronously with the start timing of the first pulse Sp1, via a resistor 21 starts discharging to the Lo side voltage V _LO of the capacitor 22 The first pulse Sp1 falls from the amplitude (specifically, Vmax−Vf) toward the Lo-side voltage _VLO with a time constant defined by the resistance value of the resistor 21 and the capacitance value of the capacitor 22, in synchronization with the end timing of the pulse Sp1, diode by starting charging the capacitor 22 by the upper limit voltage value Vmax via the 25, the amplitude (specifically first pulse Sp1 from Lo side voltage _{V LO,} the upper limit voltage value A second pulse Sp2 that rapidly rises toward Vmax (a voltage obtained by subtracting the forward voltage Vf of the diode 25 from Vmax) is generated and output.

この場合、第２パルスＳｐ２のランプ波形Ｗｒａとして生成される立ち下がり波形は、図１６を参照して説明した場合と同様にして、図１８に示すように、Ｌｏ側電圧Ｖ_ＬＯの電圧値に応じて変化し、第１パルスＳｐ１の開始タイミングから閾値電圧Ｖｔｈ２（電圧値が一定）に達するまでの経過時間（遅延時間τ２）もＬｏ側電圧Ｖ_ＬＯの電圧値に応じて変化する。なお、同図では、発明の理解を容易にするため、Ｌｏ側電圧Ｖ_ＬＯの電圧値が電圧Ｖ_ＬＯ１，Ｖ_ＬＯ２，Ｖ_ＬＯ３，Ｖ_ＬＯ４，の４段階に変化する状態で記載しているが、実際には、下位分割データＤｄｉ１のビット数分の段階（本例では、２^５段階）で変化する。 In this case, the falling waveform generated as the ramp waveform Wra of the second pulse Sp2 is the voltage value of the Lo-side voltage V _LO as shown in FIG. 18, as in the case described with reference to FIG. depending changed, the threshold voltage Vth2 from the start timing of the first pulse Sp1 (voltage value is constant) the elapsed time to reach (delay time .tau.2) also changes according to the voltage value of the Lo-side voltage V _LO. In the figure, in order to facilitate understanding of the invention, the voltage value of the Lo side voltage V _LO is described in a state where the voltage value changes in four stages of voltages V _LO1 , V _LO2 , V _LO3 , and V _LO4 . , in fact, (in this example, 2 ^out) out of the number of bits of the lower division data Ddi1 varies.

検出回路１４は、第２パルスＳｐ２の電圧と閾値電圧Ｖｔｈ２とを比較することにより、第２パルスＳｐ２の電圧が閾値電圧Ｖｔｈ２に一致するタイミングを検出して、二値化信号である検出パルスＳｄｅを出力する。この構成により、検出回路１４は、図１６に示すように、第２パルスＳｐ２の立ち下がり波形（ランプ波形Ｗｒａ）の電圧が閾値電圧Ｖｔｈ２に一致したタイミング（一致タイミング）に同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形の電圧が閾値電圧Ｖｔｈ２に一致したタイミングに同期して立ち下がる検出パルスＳｄｅを出力する。 The detection circuit 14 compares the voltage of the second pulse Sp2 with the threshold voltage Vth2, thereby detecting the timing at which the voltage of the second pulse Sp2 matches the threshold voltage Vth2, and detecting the detection pulse Sde, which is a binarized signal. Is output. With this configuration, as shown in FIG. 16, the detection circuit 14 rises in synchronization with the timing (match timing) when the voltage of the falling waveform (ramp waveform Wra) of the second pulse Sp2 matches the threshold voltage Vth2, The detection pulse Sde falling in synchronization with the timing when the voltage of the falling waveform of the two pulses Sp2 coincides with the threshold voltage Vth2 is output.

したがって、このパルス生成器５Ｅによっても、パルス生成器５Ａと同様にして、１が加算された上位分割データＤｄｉ２を上位側ビット列とし、下位側ビット列全てがゼロでマスクされた第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から、第１幅データに加算されている分と下位分割データＤｄｉ１との差分に応じた長さに規定される遅延時間τ２（最小のゼロから最大の第１時間ΔＴ１までの間で、この差分に応じて変化する時間）を減じた長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１Ａの動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、パルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分（１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。 Therefore, also in the pulse generator 5E, as in the pulse generator 5A, the upper divided data Ddi2 to which 1 is added is used as the upper bit string, and the lower bit string is all defined by the first width data masked with zeros. The delay time τ2 defined by the length corresponding to the difference between the first pulse width T1 of the first pulse Sp1 added to the first width data and the lower divided data Ddi1 (minimum zero to maximum Since the control pulse Ss can be generated with a pulse width Ton having a length obtained by subtracting the time varying according to the difference between the first time ΔT1 and the control pulse Ss having the pulse width Ton. The operation clock Sop of the CPU 4 and the first pulse generation circuit 11A for the purpose is 16 MHz (corresponding to the resolution ΔT1 of the first pulse width T1 defined by the upper divided data Ddi2 Frequency), that is, without shortening the cycle of the operation clock Sop of the circuit for generating the control pulse Ss, the pulse width Ton is set to the resolution ΔT1 of the first pulse width T1 (one cycle of the operation clock Sop). (1/16 MHz)) can be changed with a time step (resolution) Tclk shorter than (1/16 MHz)).

また、第１幅データで規定される第１パルス幅Ｔ１から遅延時間τ２を減じる構成において、下位分割データＤｄｉ１の値の如何に拘わらず、幅データＤｗの上位分割データＤｄｉ２に１を加算して第１パルスＳｐ１の第１パルス幅Ｔ１を規定する第１幅データを算出する複数の例について上記したが、これに限定されない。例えば、下位分割データＤｄｉ１が１以上のときにのみ上記の処理を行い、ゼロのときには、１を加算する上記の演算を行うことなく、幅データＤｗの上位分割データＤｄｉ２をそのまま上位側ビット列とし、下位側ビット列全てがゼロでマスクされた第１幅データを使用して、この第１幅データで規定される第１パルス幅Ｔ１で第１パルスＳｐ１を生成する構成を採用することもできる。 Further, in the configuration in which the delay time τ2 is subtracted from the first pulse width T1 defined by the first width data, 1 is added to the upper divided data Ddi2 of the width data Dw regardless of the value of the lower divided data Ddi1. Although a plurality of examples for calculating the first width data defining the first pulse width T1 of the first pulse Sp1 has been described above, the present invention is not limited to this. For example, the above process is performed only when the lower divided data Ddi1 is 1 or more, and when the lower divided data Ddi1 is zero, the upper divided data Ddi2 of the width data Dw is directly used as the upper bit string without performing the above operation of adding 1. A configuration in which the first pulse Sp1 is generated with the first pulse width T1 defined by the first width data using the first width data in which all the lower-order bit strings are masked with zero may be employed.

１コンバータ
５，５Ａ，５Ｂ，５Ｃ，５Ｄ，５Ｅパルス生成器
１１，１１Ａ第１パルス生成回路
１２，１２Ａ、１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅランプ波形生成回路
１３Ｄ／Ａ変換回路
１４検出回路
１５，１５Ａ第２パルス生成回路 DESCRIPTION OF SYMBOLS 1 Converter 5,5A, 5B, 5C, 5D, 5E Pulse generator 11, 11A 1st pulse generation circuit 12, 12A, 12B, 12C, 12D, 12E Ramp waveform generation circuit 13 D / A conversion circuit 14 Detection circuit 15, 15A Second pulse generation circuit

Claims

幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
前記第１パルスの終了タイミングに同期して予め規定された上限電圧値から降下を開始すると共に、当該降下の開始から前記第１時間を経過した時点で予め規定された下限電圧値に達するランプ波形を生成するランプ波形生成回路と、
前記下位側ビット列で構成される電圧データが最小のときに前記上限電圧値に対応し、かつ当該電圧データが最大のときに前記下限電圧値に対応する電圧値の閾値電圧を生成するＤ／Ａ変換回路と、
前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、
前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えているパルス生成器。 A pulse generator for generating a control pulse having an arbitrary pulse width defined by width data,
A first time defined by the first width data obtained by masking all lower-order bit strings of binary data indicating the width data with zero and defined by the least significant bit in the upper-order bit string excluding the lower-order bit string A first pulse generation circuit for generating a first pulse having a first pulse width that is increased or decreased as a minimum unit;
A ramp waveform that starts to drop from a predetermined upper limit voltage value in synchronization with the end timing of the first pulse and reaches a predetermined lower limit voltage value when the first time has elapsed from the start of the drop. A ramp waveform generation circuit for generating
D / A for generating a threshold voltage corresponding to the upper limit voltage value when the voltage data composed of the lower-order bit string is minimum and corresponding to the lower limit voltage value when the voltage data is maximum A conversion circuit;
A detection circuit that compares the ramp waveform with the threshold voltage and detects a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage;
A pulse generation circuit comprising: a second pulse generation circuit configured to generate, as the control pulse, a pulse whose output is started in synchronization with the start timing of the first pulse and whose output is stopped in synchronization with the coincidence timing vessel.

幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
前記第１パルスの終了タイミングに同期して予め規定された下限電圧値から上昇を開始すると共に、当該上昇の開始から前記第１時間を経過した時点で予め規定された上限電圧値に達するランプ波形を生成するランプ波形生成回路と、
前記下位側ビット列で構成される電圧データが最小のときに前記下限電圧値に対応し、かつ当該電圧データが最大のときに前記上限電圧値に対応する電圧値の閾値電圧を生成するＤ／Ａ変換回路と、
前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、
前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えているパルス生成器。 A pulse generator for generating a control pulse having an arbitrary pulse width defined by width data,
A first time defined by the first width data obtained by masking all lower-order bit strings of binary data indicating the width data with zero and defined by the least significant bit in the upper-order bit string excluding the lower-order bit string A first pulse generation circuit for generating a first pulse having a first pulse width that is increased or decreased as a minimum unit;
A ramp waveform that starts to rise from a predetermined lower limit voltage value in synchronization with the end timing of the first pulse and reaches a predetermined upper limit voltage value when the first time has elapsed from the start of the rise. A ramp waveform generation circuit for generating
D / A for generating a threshold voltage corresponding to the lower limit voltage value when the voltage data composed of the lower-order bit string is minimum and corresponding to the upper limit voltage value when the voltage data is maximum A conversion circuit;
A detection circuit that compares the ramp waveform with the threshold voltage and detects a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage;
A pulse generation circuit comprising: a second pulse generation circuit configured to generate, as the control pulse, a pulse whose output is started in synchronization with the start timing of the first pulse and whose output is stopped in synchronization with the coincidence timing vessel.

幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの開始タイミングに同期して予め規定された下限電圧値から上昇を開始すると共に、当該上昇の開始から前記第１時間を経過した時点で予め規定された上限電圧値に達するランプ波形を生成するランプ波形生成回路と、Ｄ／Ａ変換回路と、検出回路と、第２パルス生成回路とを備え、
少なくとも前記下位側ビット列の値が１以上のときに、
前記Ｄ／Ａ変換回路が、等価的に前記下位側ビット列よりも１ビット多いビット列で構成されると共に最上位ビットのみが１に規定されたデータから前記下位側ビット列で構成されるデータを減算して得られる電圧データが最小のときに前記下限電圧値に対応し、かつ当該電圧データが最大のときに前記上限電圧値に対応する電圧値の閾値電圧を生成し、
前記検出回路が、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出し、
前記第２パルス生成回路が、前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成するパルス生成器。 A pulse generator for generating a control pulse having an arbitrary pulse width defined by width data,
Defined by the first width data obtained by adding 1 to the least significant bit in the upper bit string excluding the lower bit string of the data obtained by masking all the lower bit strings of binary data indicating the width data with zeros, A first pulse generation circuit that generates a first pulse having a first pulse width that is increased or decreased with the first time defined by the least significant bit as a minimum unit; and is defined in advance in synchronization with a start timing of the first pulse. A ramp waveform generation circuit that starts a rise from the lower limit voltage value and generates a ramp waveform that reaches a predetermined upper limit voltage value when the first time has elapsed from the start of the rise, and a D / A conversion circuit And a detection circuit and a second pulse generation circuit,
When the value of at least the lower bit string is 1 or more,
The D / A conversion circuit is equivalently composed of a bit string having one bit more than the lower-order bit string and subtracts the data composed of the lower-order bit string from data in which only the most significant bit is defined as 1. Corresponding to the lower limit voltage value when the voltage data obtained by the minimum, and to generate a threshold voltage of the voltage value corresponding to the upper limit voltage value when the voltage data is the maximum,
The detection circuit compares the ramp waveform with the threshold voltage to detect a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage;
The pulse generator, wherein the second pulse generation circuit generates, as the control pulse, a pulse whose output is started in synchronization with the coincidence timing and whose output is stopped in synchronization with the end timing of the first pulse.

幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
前記第１パルスの開始タイミングに同期して予め規定された上限電圧値から降下を開始すると共に、当該降下の開始から前記第１時間を経過した時点で予め規定された下限電圧値に達するランプ波形を生成するランプ波形生成回路と、Ｄ／Ａ変換回路と、検出回路と、第２パルス生成回路とを備え、
少なくとも前記下位側ビット列の値が１以上のときに、
前記Ｄ／Ａ変換回路が、等価的に前記下位側ビット列よりも１ビット多いビット列で構成されると共に最上位ビットのみが１に規定されたデータから前記下位側ビット列で構成されるデータを減算して得られる電圧データが最小のときに前記上限電圧値に対応し、かつ当該電圧データが最大のときに前記下限電圧値に対応する電圧値の閾値電圧を生成し、
前記検出回路が、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出し、
前記第２パルス生成回路が、前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成するパルス生成器。 A pulse generator for generating a control pulse having an arbitrary pulse width defined by width data,
Defined by the first width data obtained by adding 1 to the least significant bit in the upper bit string excluding the lower bit string of the data obtained by masking all the lower bit strings of binary data indicating the width data with zeros, A first pulse generating circuit for generating a first pulse having a first pulse width that is increased or decreased with a first time defined by the least significant bit as a minimum unit;
A ramp waveform that starts dropping from a predetermined upper limit voltage value in synchronization with the start timing of the first pulse, and reaches a predetermined lower limit voltage value when the first time has elapsed from the start of the lowering. A ramp waveform generation circuit, a D / A conversion circuit, a detection circuit, and a second pulse generation circuit,
When the value of at least the lower bit string is 1 or more,
The D / A conversion circuit is equivalently composed of a bit string having one bit more than the lower-order bit string and subtracts the data composed of the lower-order bit string from data in which only the most significant bit is defined as 1. Corresponding to the upper limit voltage value when the voltage data obtained by the minimum, and when the voltage data is maximum, to generate a threshold voltage of the voltage value corresponding to the lower limit voltage value,
The detection circuit compares the ramp waveform with the threshold voltage to detect a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage;
The pulse generator, wherein the second pulse generation circuit generates, as the control pulse, a pulse whose output is started in synchronization with the coincidence timing and whose output is stopped in synchronization with the end timing of the first pulse.

幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
前記第１パルスの終了タイミングに同期して予め規定された電圧値から前記下位側ビット列で構成されるデータのデータ値に対応した時定数で降下または上昇を開始することにより、当該データ値に対応した経過時間後に予め規定された閾値電圧に達するランプ波形を生成するランプ波形生成回路と、
前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、
前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えているパルス生成器。 A pulse generator for generating a control pulse having an arbitrary pulse width defined by width data,
A first time defined by the first width data obtained by masking all lower-order bit strings of binary data indicating the width data with zero and defined by the least significant bit in the upper-order bit string excluding the lower-order bit string A first pulse generation circuit for generating a first pulse having a first pulse width that is increased or decreased as a minimum unit;
Corresponding to the data value by starting to drop or rise from a voltage value defined in advance in synchronization with the end timing of the first pulse with a time constant corresponding to the data value of the data composed of the lower bit string A ramp waveform generation circuit for generating a ramp waveform that reaches a predetermined threshold voltage after the elapsed time;
A detection circuit that compares the ramp waveform with the threshold voltage and detects a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage;
A pulse generation circuit comprising: a second pulse generation circuit configured to generate, as the control pulse, a pulse whose output is started in synchronization with the start timing of the first pulse and whose output is stopped in synchronization with the coincidence timing vessel.

幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
前記第１パルスの開始タイミングに同期して予め規定された電圧値から前記下位側ビット列で構成されるデータのデータ値に対応した時定数で降下または上昇を開始することにより、当該データ値に対応した経過時間後に予め規定された閾値電圧に達するランプ波形を生成するランプ波形生成回路と、
前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、
前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えているパルス生成器。 A pulse generator for generating a control pulse having an arbitrary pulse width defined by width data,
Defined by the first width data obtained by adding 1 to the least significant bit in the upper bit string excluding the lower bit string of the data obtained by masking all the lower bit strings of binary data indicating the width data with zeros, A first pulse generating circuit for generating a first pulse having a first pulse width that is increased or decreased with a first time defined by the least significant bit as a minimum unit;
Corresponding to the data value by starting to descend or rise from the voltage value defined in advance in synchronization with the start timing of the first pulse with a time constant corresponding to the data value of the data composed of the lower bit string A ramp waveform generation circuit for generating a ramp waveform that reaches a predetermined threshold voltage after the elapsed time;
A detection circuit that compares the ramp waveform with the threshold voltage and detects a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage;
A pulse generation circuit comprising: a second pulse generation circuit configured to generate, as the control pulse, a pulse whose output is started in synchronization with the coincidence timing and whose output is stopped in synchronization with the end timing of the first pulse vessel.

幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
前記第１パルスの印加によって当該第１パルスの振幅と同じ電圧値に充電されているコンデンサを前記下位側ビット列で構成される電圧データで規定される電圧値まで抵抗を介して放電させる動作を当該第１パルスの終了タイミングに同期して開始することにより、当該終了タイミングに同期して降下するランプ波形を生成するランプ波形生成回路と、
前記ランプ波形と予め規定された閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、
前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えているパルス生成器。 A pulse generator for generating a control pulse having an arbitrary pulse width defined by width data,
A first time defined by the first width data obtained by masking all lower-order bit strings of binary data indicating the width data with zero and defined by the least significant bit in the upper-order bit string excluding the lower-order bit string A first pulse generation circuit for generating a first pulse having a first pulse width that is increased or decreased as a minimum unit;
The operation of discharging the capacitor charged to the same voltage value as the amplitude of the first pulse by applying the first pulse through the resistor to the voltage value defined by the voltage data composed of the lower bit string. A ramp waveform generation circuit that generates a ramp waveform that falls in synchronization with the end timing by starting in synchronization with the end timing of the first pulse;
A detection circuit that compares the ramp waveform with a predetermined threshold voltage and detects a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage;
A pulse generation circuit comprising: a second pulse generation circuit configured to generate, as the control pulse, a pulse whose output is started in synchronization with the start timing of the first pulse and whose output is stopped in synchronization with the coincidence timing vessel.

幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
前記第１パルスの反転パルスの印加によって当該反転パルスの振幅と同じ電圧値に充電されているコンデンサを前記下位側ビット列で構成される電圧データで規定される電圧値まで抵抗を介して放電させる動作を当該反転パルスの終了タイミングに同期して開始することにより、当該終了タイミングに同期して降下するランプ波形を生成するランプ波形生成回路と、
前記ランプ波形と予め規定された閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、
前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えているパルス生成器。 A pulse generator for generating a control pulse having an arbitrary pulse width defined by width data,
Defined by the first width data obtained by adding 1 to the least significant bit in the upper bit string excluding the lower bit string of the data obtained by masking all the lower bit strings of binary data indicating the width data with zeros, A first pulse generating circuit for generating a first pulse having a first pulse width that is increased or decreased with a first time defined by the least significant bit as a minimum unit;
The operation of discharging the capacitor charged to the same voltage value as the amplitude of the inversion pulse by applying the inversion pulse of the first pulse to the voltage value defined by the voltage data composed of the lower-order bit string through the resistor. A ramp waveform generation circuit that generates a ramp waveform that falls in synchronization with the end timing, by starting in synchronization with the end timing of the inversion pulse,
A detection circuit that compares the ramp waveform with a predetermined threshold voltage and detects a coincidence timing at which the voltage of the ramp waveform matches the threshold voltage;
A pulse generation circuit comprising: a second pulse generation circuit configured to generate, as the control pulse, a pulse whose output is started in synchronization with the coincidence timing and whose output is stopped in synchronization with the end timing of the first pulse vessel.