JP2014115690A - Regulator circuit - Google Patents
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Abstract
Description
本発明は、所定電圧を出力するレギュレータ回路に関する。 The present invention relates to a regulator circuit that outputs a predetermined voltage.
図5に従来のレギュレータ回路の一例の回路構成図を示す。このレギュレータ回路は半導体集積化されており、消費電流が1μA程度の低消費電流の回路である。 FIG. 5 shows a circuit configuration diagram of an example of a conventional regulator circuit. This regulator circuit is a semiconductor integrated circuit and is a low current consumption circuit with a current consumption of about 1 μA.
図5において、電源端子2は外部の直流電源1の一端とキャパシタC1の一端が接続され、直流電源1とキャパシタC1の他端は接地されている。制御端子3にはレギュレータ回路のオン/オフを切替える制御信号が外部から供給され、この制御信号は定電流回路5に供給される。接地端子4は接地されている。 In FIG. 5, the power supply terminal 2 is connected to one end of an external DC power supply 1 and one end of a capacitor C1, and the other end of the DC power supply 1 and the capacitor C1 is grounded. A control signal for switching on / off of the regulator circuit is supplied to the control terminal 3 from the outside, and this control signal is supplied to the constant current circuit 5. The ground terminal 4 is grounded.
定電流回路5の一端は電源端子2に接続され、定電流回路5の他端はエラーアンプを構成するnチャネルMOSトランジスタN1のゲート及び基準電圧回路6の一端に接続されている。基準電圧回路6の他端は接地端子4に接続されている。nチャネルMOSトランジスタN1,N2のソースは共通接続されて定電流回路7の一端に接続され、定電流回路7の他端は接地端子4に接続されている。
One end of the constant current circuit 5 is connected to the power supply terminal 2, and the other end of the constant current circuit 5 is connected to the gate of the n-channel MOS transistor N 1 constituting the error amplifier and one end of the reference voltage circuit 6. The other end of the reference voltage circuit 6 is connected to the ground terminal 4. The sources of the n-channel MOS transistors N 1 and N 2 are connected in common and connected to one end of the constant
MOSトランジスタN1のドレインはpチャネルMOSトランジスタのドレイン及び出力トランジスタとしてのMOSトランジスタP3のゲートに接続されている。MOSトランジスタN2のドレインはpチャネルMOSトランジスタP2のドレイン及びMOSトランジスタP1,P2のゲートに接続されている。MOSトランジスタP1,P2,P3のソースは電源端子2に接続されている。pチャネルMOSトランジスタP1,P2はカレントミラー回路を構成している。 The drain of the MOS transistor N1 is connected to the drain of the p-channel MOS transistor and the gate of the MOS transistor P3 as the output transistor. The drain of the MOS transistor N2 is connected to the drain of the p-channel MOS transistor P2 and the gates of the MOS transistors P1 and P2. The sources of the MOS transistors P1, P2, P3 are connected to the power supply terminal 2. The p-channel MOS transistors P1 and P2 constitute a current mirror circuit.
MOSトランジスタP3のドレインは出力端子8に接続されている。出力端子8は外部のキャパシタC2の一端が接続され、キャパシタC2の他端は接地されている。出力端子8と接地端子4との間は直列接続された抵抗R1,R2にて接続されている。抵抗R1,R2の接続点はMOSトランジスタN2のゲートに接続されている。
The drain of the MOS transistor P3 is connected to the
MOSトランジスタN1のゲートは基準電圧回路6の一端に接続されて基準電圧を供給され、MOSトランジスタN2のゲートは抵抗R1,R2の接続点に接続されている。MOSトランジスタN1,N2は差動回路を構成しており、抵抗R1,R2の接続点のフィードバック電圧と基準電圧との差分の電圧を増幅し、MOSトランジスタN1のドレイン電圧すなわち前記差分の電圧が増幅された電圧を出力トランジスタすなわちMOSトランジスタP3のゲートに供給してMOSトランジスタP3のドレイン電流を制御することにより出力端子電圧を所定の電圧に保持している。 The gate of the MOS transistor N1 is connected to one end of the reference voltage circuit 6 and supplied with a reference voltage, and the gate of the MOS transistor N2 is connected to the connection point of the resistors R1 and R2. The MOS transistors N1 and N2 constitute a differential circuit, which amplifies the difference voltage between the feedback voltage at the connection point of the resistors R1 and R2 and the reference voltage and amplifies the drain voltage of the MOS transistor N1, that is, the difference voltage The output voltage is supplied to the output transistor, that is, the gate of the MOS transistor P3 to control the drain current of the MOS transistor P3, thereby maintaining the output terminal voltage at a predetermined voltage.
ところで、レギュレータ回路がオンされると出力トランジスタの制御電極(ゲート又はベース)における寄生容量に起因して出力端子にオーバーシュートが発生していることから、当該制御電極に、抵抗、キャパシタ、及び、制御トランジスタによって構成された時定数回路を接続し、電源投入時に制御トランジスタによって寄生容量を瞬間的に充電し、以後、徐々に制御トランジスタをオフにして行くことにより、出力トランジスタの電源投入時における立ち上がりを遅くし、オーバーシュートを抑える技術がある(特許文献1参照)。 By the way, when the regulator circuit is turned on, an overshoot occurs at the output terminal due to the parasitic capacitance at the control electrode (gate or base) of the output transistor, so that the control electrode has a resistor, a capacitor, and A time constant circuit composed of control transistors is connected, and the parasitic capacitance is instantaneously charged by the control transistor when the power is turned on. Thereafter, the control transistor is gradually turned off, so that the output transistor rises when the power is turned on. There is a technique for slowing down and suppressing overshoot (see Patent Document 1).
図5に示すレギュレータ回路のオフ時には制御端子3はローレベルであり、MOSトランジスタP3はオフし、出力端子8は接地レベルとなっている。ここで、時刻t0に制御端子3にハイレベルの制御信号が供給されると、電源端子2の電圧は図6(A)に示すように立ち上がり、MOSトランジスタP3のゲートである点Aの電圧Vaは図6(B)に示すように立ち上がる。
When the regulator circuit shown in FIG. 5 is off, the control terminal 3 is at low level, the MOS transistor P3 is off, and the
時刻t0から時刻t1までの期間は、MOSトランジスタP3のゲートである点Aの電圧Vaはローレベルである。また、時刻t1以降はMOSトランジスタP3のゲートである点Aの電圧Vaはハイレベルである。電圧Vaがローレベルからハイレベルになる期間t1〜t2では定電流回路7の1μA以下の電流(バイアス電流)でMOSトランジスタP3のゲートとソース又はバックゲートとの間の寄生容量を充電するために、出力電圧VOUTはレギュレータ回路として設定されている所定の電圧を超えてオーバーシュートが生じる。特に、軽負荷の場合には電圧Vaがローレベルからハイレベルになる遷移期間が長くなり、オーバーシュートの最大値が大きくなる。このような場合、出力端子8に負荷として接続されるデバイスの耐圧をオーバーシュートが超え、当該デバイスを破壊するおそれがあるという問題があった。
During the period from time t0 to time t1, the voltage Va at the point A that is the gate of the MOS transistor P3 is at a low level. Further, after time t1, the voltage Va at the point A which is the gate of the MOS transistor P3 is at a high level. In order to charge the parasitic capacitance between the gate and the source or back gate of the MOS transistor P3 with a current (bias current) of 1 μA or less of the constant
また、特許文献1に記載の技術では、電源投入後の通常動作状態において電源電圧が変動した場合に制御トランジスタがオンし、出力電圧にノイズが混入したり発振するおそれがあるという問題があった。 In addition, the technique described in Patent Document 1 has a problem that the control transistor is turned on when the power supply voltage fluctuates in the normal operation state after the power is turned on, and noise may be mixed into the output voltage or oscillation may occur. .
本発明は上記の点に鑑みてなされたもので、オーバーシュートの発生を抑制するレギュレータ回路を提供することを目的とする。 The present invention has been made in view of the above points, and an object thereof is to provide a regulator circuit that suppresses the occurrence of overshoot.
本発明の一実施態様によるレギュレータ回路は、電源を供給されて基準電圧を発生する基準電圧部(15,16)と、
出力電圧に応じた電圧と前記基準電圧との差分の電圧を増幅する差動増幅部(P11,P12,N11,N12,17)と、
前記電源を供給されて前記差動増幅部で増幅された前記差分の電圧に応じて前記出力電圧を可変する出力トランジスタ(P13)を有するレギュレータ回路において、
電源供給開始から前記出力電圧に応じた電圧が前記基準電圧に基づいた所定値となるまでの期間を指示する指示信号を生成するコンパレータ(21)と、
前記指示信号が指示する期間に前記電源を供給されて充電されるキャパシタ(C21)と、
前記キャパシタの充電電流に応じた電流を前記出力トランジスタの制御端子に供給する電流供給回路(P21,P22)と、を有する。
A regulator circuit according to an embodiment of the present invention includes a reference voltage unit (15, 16) that is supplied with power and generates a reference voltage;
A differential amplifying unit (P11, P12, N11, N12, 17) for amplifying the difference voltage between the voltage according to the output voltage and the reference voltage;
In a regulator circuit having an output transistor (P13) that varies the output voltage in accordance with the voltage of the difference supplied with the power and amplified by the differential amplifier.
A comparator (21) for generating an instruction signal for instructing a period from the start of power supply until the voltage corresponding to the output voltage reaches a predetermined value based on the reference voltage;
A capacitor (C21) that is charged by being supplied with the power during a period indicated by the instruction signal;
Current supply circuits (P21, P22) for supplying a current corresponding to the charging current of the capacitor to the control terminal of the output transistor.
好ましくは、前記電流供給回路は、前記キャパシタの充電電流が流れる第1のトランジスタ(P21)と、
前記キャパシタの充電電流に応じた電流が流れる第2のトランジスタ(P22)で構成されるカレントミラー回路である。
Preferably, the current supply circuit includes a first transistor (P21) through which a charging current of the capacitor flows,
It is a current mirror circuit composed of a second transistor (P22) through which a current corresponding to the charging current of the capacitor flows.
好ましくは、前記電流供給回路は、前記キャパシタの充電電流が流れる第1の抵抗(R21)と、
前記第1の抵抗の電圧降下に応じた電流が流れる第2のトランジスタ(P22)で構成される。
Preferably, the current supply circuit includes a first resistor (R21) through which a charging current of the capacitor flows,
A second transistor (P22) through which a current corresponding to a voltage drop of the first resistor flows is formed.
好ましくは、前記電流供給回路は、前記指示信号が指示する期間で前記第1のトランジスタ(P21)に前記キャパシタの充電電流を流し、前記指示信号が指示する期間以外で前記キャパシタの充電電流が前記第1のトランジスタを流れないようにバイパスする第3のトランジスタ(P23)を更に有する。 Preferably, the current supply circuit causes the charging current of the capacitor to flow through the first transistor (P21) in a period indicated by the instruction signal, and the charging current of the capacitor is not in the period indicated by the instruction signal. A third transistor (P23) that bypasses the first transistor so as not to flow is further included.
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。 Note that the reference numerals in the parentheses are given for ease of understanding, are merely examples, and are not limited to the illustrated modes.
本発明によれば、オーバーシュートの発生を抑制することができる。 According to the present invention, the occurrence of overshoot can be suppressed.
以下、図面に基づいて本発明の実施形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
<実施形態>
図1に本発明のレギュレータ回路の一実施形態の回路構成図を示す。このレギュレータ回路は半導体集積化されており、消費電流が1μA程度の低消費電流の回路である。
<Embodiment>
FIG. 1 shows a circuit configuration diagram of an embodiment of a regulator circuit of the present invention. This regulator circuit is a semiconductor integrated circuit and is a low current consumption circuit with a current consumption of about 1 μA.
図1において、電源端子12は外部の直流電源11の一端とキャパシタC11の一端が接続され、直流電源11とキャパシタC11の他端は接地されている。制御端子13にはレギュレータ回路のオン/オフを切替える制御信号が外部から供給され、この制御信号は定電流回路15に供給される。接地端子14は接地されている。
In FIG. 1, the
定電流回路15の一端は電源端子12に接続され、定電流回路15の他端はエラーアンプを構成するnチャネルMOSトランジスタN11のゲート及び基準電圧回路16の一端及び電流補填回路20Aを構成するコンパレータ21の反転入力端子に接続されている。基準電圧回路16の他端は接地端子14に接続されている。nチャネルMOSトランジスタN11,N12のソースは共通接続されて定電流回路17の一端に接続され、定電流回路17の他端は接地端子14に接続されている。
One end of the constant
MOSトランジスタN11のドレインはpチャネルMOSトランジスタP11のドレイン及び出力トランジスタとしてのMOSトランジスタP13の制御端子であるゲートに接続されている。MOSトランジスタN12のドレインはpチャネルMOSトランジスタP12のドレイン及びMOSトランジスタP11,P12のゲートに接続されている。MOSトランジスタP11,P12,P13のソースは電源端子12に接続されている。pチャネルMOSトランジスタP11,P12はカレントミラー回路を構成している。
The drain of the MOS transistor N11 is connected to the drain of the p-channel MOS transistor P11 and the gate which is the control terminal of the MOS transistor P13 as an output transistor. The drain of the MOS transistor N12 is connected to the drain of the p-channel MOS transistor P12 and the gates of the MOS transistors P11 and P12. The sources of the MOS transistors P11, P12, P13 are connected to the
MOSトランジスタP13のドレインは出力端子18に接続されている。出力端子18は外部のキャパシタC12の一端が接続され、キャパシタC12の他端は接地されている。出力端子18と接地端子14との間は直列接続された抵抗R11,R12にて接続されている。抵抗R11,R12の接続点はMOSトランジスタN12のゲートに接続されている。つまり、抵抗R11,R12は出力端子18の出力電圧を分圧してMOSトランジスタN12のゲートに供給している。
The drain of the MOS transistor P13 is connected to the
MOSトランジスタN11のゲートは基準電圧回路16の一端に接続されて基準電圧Vrefを供給され、MOSトランジスタN12のゲートは抵抗R11,R12の接続点に接続されている。MOSトランジスタN11,N12は差動回路を構成しており、抵抗R11,R12の接続点のフィードバック電圧Vfbと基準電圧Vrefとの差分の電圧を増幅し、MOSトランジスタN11のドレイン電圧すなわち前記差分の電圧が増幅された電圧をMOSトランジスタP13のゲートすなわち出力トランジスタの制御端子に供給し、MOSトランジスタP13のドレイン電流を制御することにより出力端子電圧を所定の電圧に保持している。
The gate of the MOS transistor N11 is connected to one end of the
電流補填回路20Aはコンパレータ21と、キャパシタC21と、電流供給回路としてのカレントミラー回路を構成するpチャネルMOSトランジスタP21,P22を有している。コンパレータ21はオフセット付きのコンパレータである。コンパレータ21は反転入力端子をMOSトランジスタN11のゲートに接続されて基準電圧Vrefを供給され、非反転入力端子を抵抗R11,R12の接続点に接続されてフィードバック電圧Vfbを供給されている。コンパレータ21はフィードバック電圧Vfbが基準電圧Vrefからオフセット電圧Voffだけ低下した電圧未満(Vfb<Vref−Voff)の場合にローレベルで、以上の場合(Vfb>Vref−Voff)にハイレベルの信号を出力する。
The
コンパレータ21の出力端子はキャパシタC21の一端に接続され、キャパシタC21の他端はpチャネルMOSトランジスタP21のゲートとドレインに接続されると共にpチャネルMOSトランジスタP22のゲートに接続されている。
The output terminal of the
MOSトランジスタP21,P22のソースは電源端子12に接続され、MOSトランジスタP22のドレインはMOSトランジスタP13のゲートに接続されている。コンパレータ21の出力がローレベルであるときにキャパシタC21の充電電流が流れる。この充電電流に応じた電流がMOSトランジスタP22のドレインからMOSトランジスタP13のゲートである点Aに供給される。
The sources of the MOS transistors P21 and P22 are connected to the
レギュレータ回路のオフ時には制御端子3はローレベルであり、MOSトランジスタP13はオフし、出力端子18は接地レベルとなっている。ここで、時刻t10に制御端子13にハイレベルの制御信号が供給され電源供給が開始されると、電源端子12の電圧は図2(A)に示すように変化し、MOSトランジスタP3のゲートである点Aの電圧Vaは図2(C)に示すように変化し、コンパレータ21の出力する電圧Vbは図2(B)に示すように変化する。また、基準電圧Vref及びフィードバック電圧Vfbの変化を図2(D)に示す。
When the regulator circuit is off, the control terminal 3 is at low level, the MOS transistor P13 is off, and the
時刻t10から時刻t11までの期間は、Vfb<Vref−Voffの関係となり、コンパレータ21の出力はローレベルであり、キャパシタC21はMOSトランジスタP21から供給される電流で充電される。そして、キャパシタC21の充電電流に応じた電流がMOSトランジスタP22のドレインからMOSトランジスタP13のゲートに流れる。このMOSトランジスタP22のドレイン電流が定電流回路17の1μA以下の電流(バイアス電流)に加算されてMOSトランジスタP13のゲートとソース又はバックゲートとの間の寄生容量が急速に充電される。
During the period from time t10 to time t11, a relationship of Vfb <Vref−Voff is established, the output of the
時刻t11以降はVfb>Vref−Voffの関係となり、コンパレータ21の出力はハイレベルとなって、キャパシタC21の充電は停止される。そして、時刻t11から微少時間の応答遅れの後、時刻t12において、MOSトランジスタP13の寄生容量の充電が終了する。
After time t11, a relationship of Vfb> Vref−Voff is established, the output of the
このために、出力電圧VOUTにオーバーシュートが発生して増大する期間を時刻t11から時刻t12までの微少期間に抑えることができ、オーバーシュートの最大値を小さくすることができる。したがって、出力端子18に負荷として接続されるデバイスの耐圧をオーバーシュートの最大値が超えることを防止できる。これによって、当該デバイスの破壊を防止できる。なお、コンパレータ21のオフセット電圧Voffの設定を変更することで、時刻t11〜時刻t12の微少期間を調整することが可能である。
For this reason, the period during which overshoot occurs and increases in the output voltage VOUT can be suppressed to a very short period from time t11 to time t12, and the maximum value of overshoot can be reduced. Therefore, it is possible to prevent the overshoot maximum value from exceeding the breakdown voltage of the device connected to the
また、電源投入後にコンパレータ21の出力がハイレベルとなると、キャパシタC21の両端電圧はVDDとなってキャパシタC21の充電は停止されるため、MOSトランジスタ22から点Aに電流が供給されることはなく、出力電圧にノイズが混入したり発振するおそれはなくなる。
Further, when the output of the
<第1変形例>
図3に本発明のレギュレータ回路の一実施形態の第1変形例の回路構成図を示す。図3において、電源端子12は外部の直流電源11の一端とキャパシタC11の一端が接続され、直流電源11とキャパシタC11の他端は接地されている。制御端子13にはレギュレータ回路のオン/オフを切替える制御信号が外部から供給され、この制御信号は定電流回路15に供給される。接地端子14は接地されている。
<First Modification>
FIG. 3 shows a circuit configuration diagram of a first modification of one embodiment of the regulator circuit of the present invention. In FIG. 3, the
定電流回路15の一端は電源端子12に接続され、定電流回路15の他端はエラーアンプを構成するnチャネルMOSトランジスタN11のゲート及び基準電圧回路16の一端及び電流補填回路20Bを構成するコンパレータ21の反転入力端子に接続されている。基準電圧回路16の他端は接地端子14に接続されている。nチャネルMOSトランジスタN11,N12のソースは共通接続されて定電流回路17の一端に接続され、定電流回路17の他端は接地端子14に接続されている。
One end of the constant
MOSトランジスタN11のドレインはpチャネルMOSトランジスタP11のドレイン及び出力トランジスタとしてのMOSトランジスタP13のゲートに接続されている。MOSトランジスタN12のドレインはpチャネルMOSトランジスタP12のドレイン及びMOSトランジスタP11,P12のゲートに接続されている。MOSトランジスタP11,P12,P13のソースは電源端子12に接続されている。pチャネルMOSトランジスタP11,P12はカレントミラー回路を構成している。
The drain of the MOS transistor N11 is connected to the drain of the p-channel MOS transistor P11 and the gate of the MOS transistor P13 as an output transistor. The drain of the MOS transistor N12 is connected to the drain of the p-channel MOS transistor P12 and the gates of the MOS transistors P11 and P12. The sources of the MOS transistors P11, P12, P13 are connected to the
MOSトランジスタP13のドレインは出力端子18に接続されている。出力端子18は外部のキャパシタC12の一端が接続され、キャパシタC12の他端は接地されている。出力端子18と接地端子14との間は直列接続された抵抗R11,R12にて接続されている。抵抗R11,R12の接続点はMOSトランジスタN12のゲートに接続されている。
The drain of the MOS transistor P13 is connected to the
MOSトランジスタN11のゲートは基準電圧回路16の一端に接続されて基準電圧Vrefを供給され、MOSトランジスタN12のゲートは抵抗R11,R12の接続点に接続されている。MOSトランジスタN11,N12は差動回路を構成しており、抵抗R11,R12の接続点のフィードバック電圧Vfbと基準電圧Vrefとの差分の電圧を増幅し、MOSトランジスタN11のドレイン電圧すなわち前記差分の電圧が増幅された電圧を出力トランジスタすなわちMOSトランジスタP13のゲートに供給してMOSトランジスタP13のドレイン電流を制御することにより出力端子電圧を所定の電圧に保持している。
The gate of the MOS transistor N11 is connected to one end of the
電流補填回路20Bはコンパレータ21と、キャパシタC21と、抵抗R21と、pチャネルMOSトランジスタP22を有している。コンパレータ21はオフセット付きのコンパレータである。コンパレータ21は反転入力端子をMOSトランジスタN11のゲートに接続されて基準電圧Vrefを供給され、非反転入力端子を抵抗R11,R12の接続点に接続されてフィードバック電圧Vfbを供給されている。コンパレータ21はフィードバック電圧Vfbが基準電圧Vrefからオフセット電圧Voffだけ低下した電圧未満(Vfb<Vref−Voff)の場合にローレベルで、以上の場合(Vfb>Vref−Voff)にハイレベルの信号を出力する。
The current compensation circuit 20B includes a
コンパレータ21の出力端子はキャパシタC21の一端に接続され、キャパシタC21の他端は抵抗R21を介して電源端子12に接続されると共にMOSトランジスタP22のゲートに接続されている。MOSトランジスタP22のソースは電源端子12に接続され、MOSトランジスタP22のドレインはMOSトランジスタP13のゲートに接続されている。
The output terminal of the
この第1変形例でも、コンパレータ21の出力がローレベルであるときにキャパシタC21の充電電流が流れる。この充電電流が抵抗R21を流れることによる電圧降下に応じてMOSトランジスタP22のドレイン電流がMOSトランジスタP13のゲートである点Aに供給される。
Also in the first modification, the charging current of the capacitor C21 flows when the output of the
<第2変形例>
図4に本発明のレギュレータ回路の一実施形態の第2変形例の回路構成図を示す。図4において、電源端子12は外部の直流電源11の一端とキャパシタC11の一端が接続され、直流電源11とキャパシタC11の他端は接地されている。制御端子13にはレギュレータ回路のオン/オフを切替える制御信号が外部から供給され、この制御信号は定電流回路15に供給される。接地端子14は接地されている。
<Second Modification>
FIG. 4 shows a circuit configuration diagram of a second modification of the embodiment of the regulator circuit of the present invention. In FIG. 4, the
定電流回路15の一端は電源端子12に接続され、定電流回路15の他端はエラーアンプを構成するnチャネルMOSトランジスタN11のゲート及び基準電圧回路16の一端及び電流補填回路20Cを構成するコンパレータ21の反転入力端子に接続されている。基準電圧回路16の他端は接地端子14に接続されている。nチャネルMOSトランジスタN11,N12のソースは共通接続されて定電流回路17の一端に接続され、定電流回路17の他端は接地端子14に接続されている。
One end of the constant
MOSトランジスタN11のドレインはpチャネルMOSトランジスタP11のドレイン及び出力トランジスタとしてのMOSトランジスタP13のゲートに接続されている。MOSトランジスタN12のドレインはpチャネルMOSトランジスタP12のドレイン及びMOSトランジスタP11,P12のゲートに接続されている。MOSトランジスタP11,P12,P13のソースは電源端子12に接続されている。pチャネルMOSトランジスタP11,P12はカレントミラー回路を構成している。
The drain of the MOS transistor N11 is connected to the drain of the p-channel MOS transistor P11 and the gate of the MOS transistor P13 as an output transistor. The drain of the MOS transistor N12 is connected to the drain of the p-channel MOS transistor P12 and the gates of the MOS transistors P11 and P12. The sources of the MOS transistors P11, P12, P13 are connected to the
MOSトランジスタP13のドレインは出力端子18に接続されている。出力端子18は外部のキャパシタC12の一端が接続され、キャパシタC12の他端は接地されている。出力端子18と接地端子14との間は直列接続された抵抗R11,R12にて接続されている。抵抗R11,R12の接続点はMOSトランジスタN12のゲートに接続されている。
The drain of the MOS transistor P13 is connected to the
MOSトランジスタN11のゲートは基準電圧回路16の一端に接続されて基準電圧Vrefを供給され、MOSトランジスタN12のゲートは抵抗R11,R12の接続点に接続されている。MOSトランジスタN11,N12は差動回路を構成しており、抵抗R11,R12の接続点のフィードバック電圧Vfbと基準電圧Vrefとの差分の電圧を増幅し、MOSトランジスタN11のドレイン電圧すなわち前記差分の電圧が増幅された電圧を出力トランジスタすなわちMOSトランジスタP13のゲートに供給してMOSトランジスタP13のドレイン電流を制御することにより出力端子電圧を所定の電圧に保持している。
The gate of the MOS transistor N11 is connected to one end of the
電流補填回路20Cはコンパレータ21と、キャパシタC21と、カレントミラー回路を構成するpチャネルMOSトランジスタP21,P22と、pチャネルMOSトランジスタP23を有している。コンパレータ21はオフセット付きのコンパレータである。コンパレータ21は非反転入力端子をMOSトランジスタN11のゲートに接続されて基準電圧Vrefを供給され、反転入力端子を抵抗R11,R12の接続点に接続されてフィードバック電圧Vfbを供給されている。コンパレータ21はフィードバック電圧Vfbが基準電圧Vrefからオフセット電圧Voffだけ低下した電圧未満(Vfb<Vref−Voff)の場合にハイレベルで、以上の場合(Vfb>Vref−Voff)にローレベルの信号を出力する。
The current compensation circuit 20C includes a
コンパレータ21の出力端子はpチャネルMOSトランジスタP23のゲートに接続されている。MOSトランジスタP23のソースは電源端子12に接続され、MOSトランジスタP23のドレインは、一端を接地端子14に接続されたキャパシタC21の他端に接続されている。また、キャパシタC21の他端はpチャネルMOSトランジスタP21のゲートとドレインに接続されると共にpチャネルMOSトランジスタP22のゲートに接続されている。MOSトランジスタP21,P22のソースは電源端子12に接続され、MOSトランジスタP22のドレインはMOSトランジスタP13のゲートに接続されている。
The output terminal of the
この第2変形例では、コンパレータ21の出力がハイレベルであるときにMOSトランジスタP23がオフし、キャパシタC21の充電電流がMOSトランジスタP21を流れ、この充電電流に応じた電流がMOSトランジスタP22のドレインからMOSトランジスタP13のゲートである点Aに供給される。コンパレータ21の出力がローレベルになるとMOSトランジスタP23がオンし、キャパシタC21の充電電流がMOSトランジスタP21を流れないようにバイパスする。
In this second modification, when the output of the
11 直流電源
12 電源端子
13 制御端子
14 接地端子
15 定電流回路
16 基準電圧回路
17 定電流回路
18 出力端子
20A,20B,20C 電流補填回路
C11〜C21 キャパシタ
P11〜P23 pチャネルMOSトランジスタ
R11〜R21 抵抗
N11〜N12 nチャネルMOSトランジスタ
11
Claims (4)
出力電圧に応じた電圧と前記基準電圧との差分の電圧を増幅する差動増幅部と、
前記電源を供給されて前記差動増幅部で増幅された前記差分の電圧に応じて前記出力電圧を可変する出力トランジスタを有するレギュレータ回路において、
電源供給開始から前記出力電圧に応じた電圧が前記基準電圧に基づいた所定値となるまでの期間を指示する指示信号を生成するコンパレータと、
前記指示信号が指示する期間に前記電源を供給されて充電されるキャパシタと、
前記キャパシタの充電電流に応じた電流を前記出力トランジスタの制御端子に供給する電流供給回路と、
を有することを特徴とするレギュレータ回路。 A reference voltage unit that is supplied with power and generates a reference voltage;
A differential amplifier for amplifying the voltage of the difference between the voltage according to the output voltage and the reference voltage;
In a regulator circuit having an output transistor that varies the output voltage according to the voltage of the difference supplied with the power source and amplified by the differential amplification unit,
A comparator that generates an instruction signal for instructing a period from the start of power supply until the voltage corresponding to the output voltage becomes a predetermined value based on the reference voltage;
A capacitor that is supplied with power and charged during a period indicated by the instruction signal;
A current supply circuit for supplying a current corresponding to a charging current of the capacitor to a control terminal of the output transistor;
A regulator circuit comprising:
前記電流供給回路は、前記キャパシタの充電電流が流れる第1のトランジスタと、
前記キャパシタの充電電流に応じた電流が流れる第2のトランジスタで構成されるカレントミラー回路であることを特徴とするレギュレータ回路。 The regulator circuit according to claim 1,
The current supply circuit includes a first transistor through which a charging current of the capacitor flows;
A regulator circuit, characterized in that it is a current mirror circuit composed of a second transistor through which a current corresponding to a charging current of the capacitor flows.
前記電流供給回路は、前記キャパシタの充電電流が流れる第1の抵抗と、
前記第1の抵抗の電圧降下に応じた電流が流れる第2のトランジスタで構成されることを特徴とするレギュレータ回路。 The regulator circuit according to claim 1,
The current supply circuit includes a first resistor through which a charging current of the capacitor flows;
A regulator circuit comprising a second transistor through which a current corresponding to a voltage drop of the first resistor flows.
前記電流供給回路は、前記指示信号が指示する期間で前記第1のトランジスタに前記キャパシタの充電電流を流し、前記指示信号が指示する期間以外で前記キャパシタの充電電流が前記第1のトランジスタを流れないようにバイパスする第3のトランジスタを更に有することを特徴とするレギュレータ回路。 The regulator circuit according to claim 2, wherein
The current supply circuit allows the capacitor charging current to flow through the first transistor during a period indicated by the instruction signal, and the capacitor charging current flows through the first transistor during a period other than the period indicated by the instruction signal. A regulator circuit, further comprising a third transistor for bypassing the circuit.
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