JP2014115690A - Regulator circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a regulator circuit preventing overshoot from being generated.SOLUTION: A regulator circuit includes: reference voltage units 15, 16 that receive power and generate a reference voltage; differential amplification units P11, P12, N11, N12, 17 that amplify a voltage difference between a voltage based on an output voltage and the reference voltage; and an output transistor P13 that changes the output voltage in accordance with the voltage difference amplified by the differential amplification units receiving the power. The regulator circuit further includes: a comparator 21 that generates an instruction signal for instructing a period from power supply start to a time point in which the voltage according to the output voltage reaches a predetermined value based on the reference voltage; a capacitor C21 that is supplied with the power to be charged in the period instructed by the instruction signal; and current supply circuits P21, P22 that supply current according to the charging current of the capacitor to control terminals of the output transistor.

Description

本発明は、所定電圧を出力するレギュレータ回路に関する。   The present invention relates to a regulator circuit that outputs a predetermined voltage.

図５に従来のレギュレータ回路の一例の回路構成図を示す。このレギュレータ回路は半導体集積化されており、消費電流が１μＡ程度の低消費電流の回路である。   FIG. 5 shows a circuit configuration diagram of an example of a conventional regulator circuit. This regulator circuit is a semiconductor integrated circuit and is a low current consumption circuit with a current consumption of about 1 μA.

図５において、電源端子２は外部の直流電源１の一端とキャパシタＣ１の一端が接続され、直流電源１とキャパシタＣ１の他端は接地されている。制御端子３にはレギュレータ回路のオン／オフを切替える制御信号が外部から供給され、この制御信号は定電流回路５に供給される。接地端子４は接地されている。   In FIG. 5, the power supply terminal 2 is connected to one end of an external DC power supply 1 and one end of a capacitor C1, and the other end of the DC power supply 1 and the capacitor C1 is grounded. A control signal for switching on / off of the regulator circuit is supplied to the control terminal 3 from the outside, and this control signal is supplied to the constant current circuit 5. The ground terminal 4 is grounded.

定電流回路５の一端は電源端子２に接続され、定電流回路５の他端はエラーアンプを構成するｎチャネルＭＯＳトランジスタＮ１のゲート及び基準電圧回路６の一端に接続されている。基準電圧回路６の他端は接地端子４に接続されている。ｎチャネルＭＯＳトランジスタＮ１，Ｎ２のソースは共通接続されて定電流回路７の一端に接続され、定電流回路７の他端は接地端子４に接続されている。   One end of the constant current circuit 5 is connected to the power supply terminal 2, and the other end of the constant current circuit 5 is connected to the gate of the n-channel MOS transistor N 1 constituting the error amplifier and one end of the reference voltage circuit 6. The other end of the reference voltage circuit 6 is connected to the ground terminal 4. The sources of the n-channel MOS transistors N 1 and N 2 are connected in common and connected to one end of the constant current circuit 7, and the other end of the constant current circuit 7 is connected to the ground terminal 4.

ＭＯＳトランジスタＮ１のドレインはｐチャネルＭＯＳトランジスタのドレイン及び出力トランジスタとしてのＭＯＳトランジスタＰ３のゲートに接続されている。ＭＯＳトランジスタＮ２のドレインはｐチャネルＭＯＳトランジスタＰ２のドレイン及びＭＯＳトランジスタＰ１，Ｐ２のゲートに接続されている。ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のソースは電源端子２に接続されている。ｐチャネルＭＯＳトランジスタＰ１，Ｐ２はカレントミラー回路を構成している。   The drain of the MOS transistor N1 is connected to the drain of the p-channel MOS transistor and the gate of the MOS transistor P3 as the output transistor. The drain of the MOS transistor N2 is connected to the drain of the p-channel MOS transistor P2 and the gates of the MOS transistors P1 and P2. The sources of the MOS transistors P1, P2, P3 are connected to the power supply terminal 2. The p-channel MOS transistors P1 and P2 constitute a current mirror circuit.

ＭＯＳトランジスタＰ３のドレインは出力端子８に接続されている。出力端子８は外部のキャパシタＣ２の一端が接続され、キャパシタＣ２の他端は接地されている。出力端子８と接地端子４との間は直列接続された抵抗Ｒ１，Ｒ２にて接続されている。抵抗Ｒ１，Ｒ２の接続点はＭＯＳトランジスタＮ２のゲートに接続されている。   The drain of the MOS transistor P3 is connected to the output terminal 8. The output terminal 8 is connected to one end of an external capacitor C2, and the other end of the capacitor C2 is grounded. The output terminal 8 and the ground terminal 4 are connected by resistors R1 and R2 connected in series. The connection point between the resistors R1 and R2 is connected to the gate of the MOS transistor N2.

ＭＯＳトランジスタＮ１のゲートは基準電圧回路６の一端に接続されて基準電圧を供給され、ＭＯＳトランジスタＮ２のゲートは抵抗Ｒ１，Ｒ２の接続点に接続されている。ＭＯＳトランジスタＮ１，Ｎ２は差動回路を構成しており、抵抗Ｒ１，Ｒ２の接続点のフィードバック電圧と基準電圧との差分の電圧を増幅し、ＭＯＳトランジスタＮ１のドレイン電圧すなわち前記差分の電圧が増幅された電圧を出力トランジスタすなわちＭＯＳトランジスタＰ３のゲートに供給してＭＯＳトランジスタＰ３のドレイン電流を制御することにより出力端子電圧を所定の電圧に保持している。   The gate of the MOS transistor N1 is connected to one end of the reference voltage circuit 6 and supplied with a reference voltage, and the gate of the MOS transistor N2 is connected to the connection point of the resistors R1 and R2. The MOS transistors N1 and N2 constitute a differential circuit, which amplifies the difference voltage between the feedback voltage at the connection point of the resistors R1 and R2 and the reference voltage and amplifies the drain voltage of the MOS transistor N1, that is, the difference voltage The output voltage is supplied to the output transistor, that is, the gate of the MOS transistor P3 to control the drain current of the MOS transistor P3, thereby maintaining the output terminal voltage at a predetermined voltage.

ところで、レギュレータ回路がオンされると出力トランジスタの制御電極（ゲート又はベース）における寄生容量に起因して出力端子にオーバーシュートが発生していることから、当該制御電極に、抵抗、キャパシタ、及び、制御トランジスタによって構成された時定数回路を接続し、電源投入時に制御トランジスタによって寄生容量を瞬間的に充電し、以後、徐々に制御トランジスタをオフにして行くことにより、出力トランジスタの電源投入時における立ち上がりを遅くし、オーバーシュートを抑える技術がある（特許文献１参照）。   By the way, when the regulator circuit is turned on, an overshoot occurs at the output terminal due to the parasitic capacitance at the control electrode (gate or base) of the output transistor, so that the control electrode has a resistor, a capacitor, and A time constant circuit composed of control transistors is connected, and the parasitic capacitance is instantaneously charged by the control transistor when the power is turned on. Thereafter, the control transistor is gradually turned off, so that the output transistor rises when the power is turned on. There is a technique for slowing down and suppressing overshoot (see Patent Document 1).

特開２００４−２５２８９１号公報JP 2004-252891 A

図５に示すレギュレータ回路のオフ時には制御端子３はローレベルであり、ＭＯＳトランジスタＰ３はオフし、出力端子８は接地レベルとなっている。ここで、時刻ｔ０に制御端子３にハイレベルの制御信号が供給されると、電源端子２の電圧は図６（Ａ）に示すように立ち上がり、ＭＯＳトランジスタＰ３のゲートである点Ａの電圧Ｖａは図６（Ｂ）に示すように立ち上がる。   When the regulator circuit shown in FIG. 5 is off, the control terminal 3 is at low level, the MOS transistor P3 is off, and the output terminal 8 is at ground level. Here, when a high-level control signal is supplied to the control terminal 3 at time t0, the voltage of the power supply terminal 2 rises as shown in FIG. 6A, and the voltage Va at the point A that is the gate of the MOS transistor P3. Rises as shown in FIG.

時刻ｔ０から時刻ｔ１までの期間は、ＭＯＳトランジスタＰ３のゲートである点Ａの電圧Ｖａはローレベルである。また、時刻ｔ１以降はＭＯＳトランジスタＰ３のゲートである点Ａの電圧Ｖａはハイレベルである。電圧Ｖａがローレベルからハイレベルになる期間ｔ１〜ｔ２では定電流回路７の１μＡ以下の電流（バイアス電流）でＭＯＳトランジスタＰ３のゲートとソース又はバックゲートとの間の寄生容量を充電するために、出力電圧ＶＯＵＴはレギュレータ回路として設定されている所定の電圧を超えてオーバーシュートが生じる。特に、軽負荷の場合には電圧Ｖａがローレベルからハイレベルになる遷移期間が長くなり、オーバーシュートの最大値が大きくなる。このような場合、出力端子８に負荷として接続されるデバイスの耐圧をオーバーシュートが超え、当該デバイスを破壊するおそれがあるという問題があった。   During the period from time t0 to time t1, the voltage Va at the point A that is the gate of the MOS transistor P3 is at a low level. Further, after time t1, the voltage Va at the point A which is the gate of the MOS transistor P3 is at a high level. In order to charge the parasitic capacitance between the gate and the source or back gate of the MOS transistor P3 with a current (bias current) of 1 μA or less of the constant current circuit 7 during the period t1 to t2 when the voltage Va changes from the low level to the high level. The output voltage VOUT exceeds a predetermined voltage set as a regulator circuit, and overshoot occurs. In particular, in the case of a light load, the transition period during which the voltage Va changes from low level to high level becomes long, and the maximum overshoot value becomes large. In such a case, there is a problem that the overshoot exceeds the breakdown voltage of the device connected as a load to the output terminal 8 and the device may be destroyed.

また、特許文献１に記載の技術では、電源投入後の通常動作状態において電源電圧が変動した場合に制御トランジスタがオンし、出力電圧にノイズが混入したり発振するおそれがあるという問題があった。   In addition, the technique described in Patent Document 1 has a problem that the control transistor is turned on when the power supply voltage fluctuates in the normal operation state after the power is turned on, and noise may be mixed into the output voltage or oscillation may occur. .

本発明は上記の点に鑑みてなされたもので、オーバーシュートの発生を抑制するレギュレータ回路を提供することを目的とする。   The present invention has been made in view of the above points, and an object thereof is to provide a regulator circuit that suppresses the occurrence of overshoot.

本発明の一実施態様によるレギュレータ回路は、電源を供給されて基準電圧を発生する基準電圧部（１５，１６）と、
出力電圧に応じた電圧と前記基準電圧との差分の電圧を増幅する差動増幅部（Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２，１７）と、
前記電源を供給されて前記差動増幅部で増幅された前記差分の電圧に応じて前記出力電圧を可変する出力トランジスタ（Ｐ１３）を有するレギュレータ回路において、
電源供給開始から前記出力電圧に応じた電圧が前記基準電圧に基づいた所定値となるまでの期間を指示する指示信号を生成するコンパレータ（２１）と、
前記指示信号が指示する期間に前記電源を供給されて充電されるキャパシタ（Ｃ２１）と、
前記キャパシタの充電電流に応じた電流を前記出力トランジスタの制御端子に供給する電流供給回路（Ｐ２１，Ｐ２２）と、を有する。 A regulator circuit according to an embodiment of the present invention includes a reference voltage unit (15, 16) that is supplied with power and generates a reference voltage;
A differential amplifying unit (P11, P12, N11, N12, 17) for amplifying the difference voltage between the voltage according to the output voltage and the reference voltage;
In a regulator circuit having an output transistor (P13) that varies the output voltage in accordance with the voltage of the difference supplied with the power and amplified by the differential amplifier.
A comparator (21) for generating an instruction signal for instructing a period from the start of power supply until the voltage corresponding to the output voltage reaches a predetermined value based on the reference voltage;
A capacitor (C21) that is charged by being supplied with the power during a period indicated by the instruction signal;
Current supply circuits (P21, P22) for supplying a current corresponding to the charging current of the capacitor to the control terminal of the output transistor.

好ましくは、前記電流供給回路は、前記キャパシタの充電電流が流れる第１のトランジスタ（Ｐ２１）と、
前記キャパシタの充電電流に応じた電流が流れる第２のトランジスタ（Ｐ２２）で構成されるカレントミラー回路である。 Preferably, the current supply circuit includes a first transistor (P21) through which a charging current of the capacitor flows,
It is a current mirror circuit composed of a second transistor (P22) through which a current corresponding to the charging current of the capacitor flows.

好ましくは、前記電流供給回路は、前記キャパシタの充電電流が流れる第１の抵抗（Ｒ２１）と、
前記第１の抵抗の電圧降下に応じた電流が流れる第２のトランジスタ（Ｐ２２）で構成される。 Preferably, the current supply circuit includes a first resistor (R21) through which a charging current of the capacitor flows,
A second transistor (P22) through which a current corresponding to a voltage drop of the first resistor flows is formed.

好ましくは、前記電流供給回路は、前記指示信号が指示する期間で前記第１のトランジスタ（Ｐ２１）に前記キャパシタの充電電流を流し、前記指示信号が指示する期間以外で前記キャパシタの充電電流が前記第１のトランジスタを流れないようにバイパスする第３のトランジスタ（Ｐ２３）を更に有する。   Preferably, the current supply circuit causes the charging current of the capacitor to flow through the first transistor (P21) in a period indicated by the instruction signal, and the charging current of the capacitor is not in the period indicated by the instruction signal. A third transistor (P23) that bypasses the first transistor so as not to flow is further included.

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。   Note that the reference numerals in the parentheses are given for ease of understanding, are merely examples, and are not limited to the illustrated modes.

本発明によれば、オーバーシュートの発生を抑制することができる。   According to the present invention, the occurrence of overshoot can be suppressed.

本発明のレギュレータ回路の一実施形態の回路構成図である。It is a circuit block diagram of one Embodiment of the regulator circuit of this invention. 図１の回路各部の信号波形図である。FIG. 2 is a signal waveform diagram of each part of the circuit in FIG. 1. 本発明のレギュレータ回路の一実施形態の第１変形例の回路構成図である。It is a circuit block diagram of the 1st modification of one Embodiment of the regulator circuit of this invention. 本発明のレギュレータ回路の一実施形態の第２変形例の回路構成図である。It is a circuit block diagram of the 2nd modification of one Embodiment of the regulator circuit of this invention. 従来のレギュレータ回路の一例の回路構成図である。It is a circuit block diagram of an example of the conventional regulator circuit. 図５の回路各部の信号波形図である。FIG. 6 is a signal waveform diagram of each part of the circuit in FIG. 5.

以下、図面に基づいて本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

＜実施形態＞
図１に本発明のレギュレータ回路の一実施形態の回路構成図を示す。このレギュレータ回路は半導体集積化されており、消費電流が１μＡ程度の低消費電流の回路である。 <Embodiment>
FIG. 1 shows a circuit configuration diagram of an embodiment of a regulator circuit of the present invention. This regulator circuit is a semiconductor integrated circuit and is a low current consumption circuit with a current consumption of about 1 μA.

図１において、電源端子１２は外部の直流電源１１の一端とキャパシタＣ１１の一端が接続され、直流電源１１とキャパシタＣ１１の他端は接地されている。制御端子１３にはレギュレータ回路のオン／オフを切替える制御信号が外部から供給され、この制御信号は定電流回路１５に供給される。接地端子１４は接地されている。   In FIG. 1, the power supply terminal 12 is connected to one end of an external DC power supply 11 and one end of a capacitor C11, and the other end of the DC power supply 11 and the capacitor C11 is grounded. A control signal for switching on / off of the regulator circuit is supplied to the control terminal 13 from the outside, and this control signal is supplied to the constant current circuit 15. The ground terminal 14 is grounded.

定電流回路１５の一端は電源端子１２に接続され、定電流回路１５の他端はエラーアンプを構成するｎチャネルＭＯＳトランジスタＮ１１のゲート及び基準電圧回路１６の一端及び電流補填回路２０Ａを構成するコンパレータ２１の反転入力端子に接続されている。基準電圧回路１６の他端は接地端子１４に接続されている。ｎチャネルＭＯＳトランジスタＮ１１，Ｎ１２のソースは共通接続されて定電流回路１７の一端に接続され、定電流回路１７の他端は接地端子１４に接続されている。   One end of the constant current circuit 15 is connected to the power supply terminal 12, and the other end of the constant current circuit 15 is the gate of the n-channel MOS transistor N11 constituting the error amplifier, one end of the reference voltage circuit 16, and the comparator constituting the current compensation circuit 20A. 21 is connected to the inverting input terminal. The other end of the reference voltage circuit 16 is connected to the ground terminal 14. The sources of the n-channel MOS transistors N11 and N12 are connected in common and connected to one end of the constant current circuit 17, and the other end of the constant current circuit 17 is connected to the ground terminal 14.

ＭＯＳトランジスタＮ１１のドレインはｐチャネルＭＯＳトランジスタＰ１１のドレイン及び出力トランジスタとしてのＭＯＳトランジスタＰ１３の制御端子であるゲートに接続されている。ＭＯＳトランジスタＮ１２のドレインはｐチャネルＭＯＳトランジスタＰ１２のドレイン及びＭＯＳトランジスタＰ１１，Ｐ１２のゲートに接続されている。ＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３のソースは電源端子１２に接続されている。ｐチャネルＭＯＳトランジスタＰ１１，Ｐ１２はカレントミラー回路を構成している。   The drain of the MOS transistor N11 is connected to the drain of the p-channel MOS transistor P11 and the gate which is the control terminal of the MOS transistor P13 as an output transistor. The drain of the MOS transistor N12 is connected to the drain of the p-channel MOS transistor P12 and the gates of the MOS transistors P11 and P12. The sources of the MOS transistors P11, P12, P13 are connected to the power supply terminal 12. The p-channel MOS transistors P11 and P12 constitute a current mirror circuit.

ＭＯＳトランジスタＰ１３のドレインは出力端子１８に接続されている。出力端子１８は外部のキャパシタＣ１２の一端が接続され、キャパシタＣ１２の他端は接地されている。出力端子１８と接地端子１４との間は直列接続された抵抗Ｒ１１，Ｒ１２にて接続されている。抵抗Ｒ１１，Ｒ１２の接続点はＭＯＳトランジスタＮ１２のゲートに接続されている。つまり、抵抗Ｒ１１，Ｒ１２は出力端子１８の出力電圧を分圧してＭＯＳトランジスタＮ１２のゲートに供給している。   The drain of the MOS transistor P13 is connected to the output terminal 18. The output terminal 18 is connected to one end of an external capacitor C12, and the other end of the capacitor C12 is grounded. The output terminal 18 and the ground terminal 14 are connected by resistors R11 and R12 connected in series. The connection point of the resistors R11 and R12 is connected to the gate of the MOS transistor N12. That is, the resistors R11 and R12 divide the output voltage of the output terminal 18 and supply it to the gate of the MOS transistor N12.

ＭＯＳトランジスタＮ１１のゲートは基準電圧回路１６の一端に接続されて基準電圧Ｖｒｅｆを供給され、ＭＯＳトランジスタＮ１２のゲートは抵抗Ｒ１１，Ｒ１２の接続点に接続されている。ＭＯＳトランジスタＮ１１，Ｎ１２は差動回路を構成しており、抵抗Ｒ１１，Ｒ１２の接続点のフィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分の電圧を増幅し、ＭＯＳトランジスタＮ１１のドレイン電圧すなわち前記差分の電圧が増幅された電圧をＭＯＳトランジスタＰ１３のゲートすなわち出力トランジスタの制御端子に供給し、ＭＯＳトランジスタＰ１３のドレイン電流を制御することにより出力端子電圧を所定の電圧に保持している。   The gate of the MOS transistor N11 is connected to one end of the reference voltage circuit 16 and supplied with the reference voltage Vref, and the gate of the MOS transistor N12 is connected to the connection point of the resistors R11 and R12. The MOS transistors N11 and N12 constitute a differential circuit, which amplifies the difference voltage between the feedback voltage Vfb at the connection point of the resistors R11 and R12 and the reference voltage Vref, and thus the drain voltage of the MOS transistor N11, that is, the difference voltage. Is supplied to the gate of the MOS transistor P13, that is, the control terminal of the output transistor, and the drain current of the MOS transistor P13 is controlled to maintain the output terminal voltage at a predetermined voltage.

電流補填回路２０Ａはコンパレータ２１と、キャパシタＣ２１と、電流供給回路としてのカレントミラー回路を構成するｐチャネルＭＯＳトランジスタＰ２１，Ｐ２２を有している。コンパレータ２１はオフセット付きのコンパレータである。コンパレータ２１は反転入力端子をＭＯＳトランジスタＮ１１のゲートに接続されて基準電圧Ｖｒｅｆを供給され、非反転入力端子を抵抗Ｒ１１，Ｒ１２の接続点に接続されてフィードバック電圧Ｖｆｂを供給されている。コンパレータ２１はフィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆからオフセット電圧Ｖｏｆｆだけ低下した電圧未満（Ｖｆｂ＜Ｖｒｅｆ−Ｖｏｆｆ）の場合にローレベルで、以上の場合（Ｖｆｂ＞Ｖｒｅｆ−Ｖｏｆｆ）にハイレベルの信号を出力する。   The current compensation circuit 20A includes a comparator 21, a capacitor C21, and p-channel MOS transistors P21 and P22 that constitute a current mirror circuit as a current supply circuit. The comparator 21 is a comparator with an offset. The comparator 21 has its inverting input terminal connected to the gate of the MOS transistor N11 and supplied with the reference voltage Vref, and its non-inverting input terminal connected to the connection point of the resistors R11 and R12 and supplied with the feedback voltage Vfb. The comparator 21 outputs a low level signal when the feedback voltage Vfb is less than a voltage lower than the reference voltage Vref by the offset voltage Voff (Vfb <Vref−Voff), and outputs a high level signal when the feedback voltage Vfb is above (Vfb> Vref−Voff). To do.

コンパレータ２１の出力端子はキャパシタＣ２１の一端に接続され、キャパシタＣ２１の他端はｐチャネルＭＯＳトランジスタＰ２１のゲートとドレインに接続されると共にｐチャネルＭＯＳトランジスタＰ２２のゲートに接続されている。   The output terminal of the comparator 21 is connected to one end of the capacitor C21, and the other end of the capacitor C21 is connected to the gate and drain of the p-channel MOS transistor P21 and to the gate of the p-channel MOS transistor P22.

ＭＯＳトランジスタＰ２１，Ｐ２２のソースは電源端子１２に接続され、ＭＯＳトランジスタＰ２２のドレインはＭＯＳトランジスタＰ１３のゲートに接続されている。コンパレータ２１の出力がローレベルであるときにキャパシタＣ２１の充電電流が流れる。この充電電流に応じた電流がＭＯＳトランジスタＰ２２のドレインからＭＯＳトランジスタＰ１３のゲートである点Ａに供給される。   The sources of the MOS transistors P21 and P22 are connected to the power supply terminal 12, and the drain of the MOS transistor P22 is connected to the gate of the MOS transistor P13. When the output of the comparator 21 is at a low level, a charging current for the capacitor C21 flows. A current corresponding to the charging current is supplied from the drain of the MOS transistor P22 to the point A which is the gate of the MOS transistor P13.

レギュレータ回路のオフ時には制御端子３はローレベルであり、ＭＯＳトランジスタＰ１３はオフし、出力端子１８は接地レベルとなっている。ここで、時刻ｔ１０に制御端子１３にハイレベルの制御信号が供給され電源供給が開始されると、電源端子１２の電圧は図２（Ａ）に示すように変化し、ＭＯＳトランジスタＰ３のゲートである点Ａの電圧Ｖａは図２（Ｃ）に示すように変化し、コンパレータ２１の出力する電圧Ｖｂは図２（Ｂ）に示すように変化する。また、基準電圧Ｖｒｅｆ及びフィードバック電圧Ｖｆｂの変化を図２（Ｄ）に示す。   When the regulator circuit is off, the control terminal 3 is at low level, the MOS transistor P13 is off, and the output terminal 18 is at ground level. Here, when a high-level control signal is supplied to the control terminal 13 at time t10 and power supply is started, the voltage at the power supply terminal 12 changes as shown in FIG. 2A, and the voltage at the gate of the MOS transistor P3 changes. The voltage Va at a certain point A changes as shown in FIG. 2C, and the voltage Vb output from the comparator 21 changes as shown in FIG. Further, FIG. 2D shows changes in the reference voltage Vref and the feedback voltage Vfb.

時刻ｔ１０から時刻ｔ１１までの期間は、Ｖｆｂ＜Ｖｒｅｆ−Ｖｏｆｆの関係となり、コンパレータ２１の出力はローレベルであり、キャパシタＣ２１はＭＯＳトランジスタＰ２１から供給される電流で充電される。そして、キャパシタＣ２１の充電電流に応じた電流がＭＯＳトランジスタＰ２２のドレインからＭＯＳトランジスタＰ１３のゲートに流れる。このＭＯＳトランジスタＰ２２のドレイン電流が定電流回路１７の１μＡ以下の電流（バイアス電流）に加算されてＭＯＳトランジスタＰ１３のゲートとソース又はバックゲートとの間の寄生容量が急速に充電される。   During the period from time t10 to time t11, a relationship of Vfb <Vref−Voff is established, the output of the comparator 21 is at a low level, and the capacitor C21 is charged with the current supplied from the MOS transistor P21. A current corresponding to the charging current of the capacitor C21 flows from the drain of the MOS transistor P22 to the gate of the MOS transistor P13. The drain current of the MOS transistor P22 is added to a current (bias current) of 1 μA or less in the constant current circuit 17, and the parasitic capacitance between the gate and the source or back gate of the MOS transistor P13 is rapidly charged.

時刻ｔ１１以降はＶｆｂ＞Ｖｒｅｆ−Ｖｏｆｆの関係となり、コンパレータ２１の出力はハイレベルとなって、キャパシタＣ２１の充電は停止される。そして、時刻ｔ１１から微少時間の応答遅れの後、時刻ｔ１２において、ＭＯＳトランジスタＰ１３の寄生容量の充電が終了する。   After time t11, a relationship of Vfb> Vref−Voff is established, the output of the comparator 21 is at a high level, and charging of the capacitor C21 is stopped. Then, after a slight delay in response from time t11, charging of the parasitic capacitance of the MOS transistor P13 ends at time t12.

このために、出力電圧ＶＯＵＴにオーバーシュートが発生して増大する期間を時刻ｔ１１から時刻ｔ１２までの微少期間に抑えることができ、オーバーシュートの最大値を小さくすることができる。したがって、出力端子１８に負荷として接続されるデバイスの耐圧をオーバーシュートの最大値が超えることを防止できる。これによって、当該デバイスの破壊を防止できる。なお、コンパレータ２１のオフセット電圧Ｖｏｆｆの設定を変更することで、時刻ｔ１１〜時刻ｔ１２の微少期間を調整することが可能である。   For this reason, the period during which overshoot occurs and increases in the output voltage VOUT can be suppressed to a very short period from time t11 to time t12, and the maximum value of overshoot can be reduced. Therefore, it is possible to prevent the overshoot maximum value from exceeding the breakdown voltage of the device connected to the output terminal 18 as a load. Thereby, destruction of the device can be prevented. Note that by changing the setting of the offset voltage Voff of the comparator 21, it is possible to adjust the minute period from time t11 to time t12.

また、電源投入後にコンパレータ２１の出力がハイレベルとなると、キャパシタＣ２１の両端電圧はＶＤＤとなってキャパシタＣ２１の充電は停止されるため、ＭＯＳトランジスタ２２から点Ａに電流が供給されることはなく、出力電圧にノイズが混入したり発振するおそれはなくなる。   Further, when the output of the comparator 21 becomes high level after the power is turned on, the voltage across the capacitor C21 becomes VDD and charging of the capacitor C21 is stopped, so that no current is supplied from the MOS transistor 22 to the point A. There is no risk of noise mixing or oscillation in the output voltage.

＜第１変形例＞
図３に本発明のレギュレータ回路の一実施形態の第１変形例の回路構成図を示す。図３において、電源端子１２は外部の直流電源１１の一端とキャパシタＣ１１の一端が接続され、直流電源１１とキャパシタＣ１１の他端は接地されている。制御端子１３にはレギュレータ回路のオン／オフを切替える制御信号が外部から供給され、この制御信号は定電流回路１５に供給される。接地端子１４は接地されている。 <First Modification>
FIG. 3 shows a circuit configuration diagram of a first modification of one embodiment of the regulator circuit of the present invention. In FIG. 3, the power supply terminal 12 is connected to one end of an external DC power supply 11 and one end of a capacitor C11, and the other end of the DC power supply 11 and the capacitor C11 is grounded. A control signal for switching on / off of the regulator circuit is supplied to the control terminal 13 from the outside, and this control signal is supplied to the constant current circuit 15. The ground terminal 14 is grounded.

定電流回路１５の一端は電源端子１２に接続され、定電流回路１５の他端はエラーアンプを構成するｎチャネルＭＯＳトランジスタＮ１１のゲート及び基準電圧回路１６の一端及び電流補填回路２０Ｂを構成するコンパレータ２１の反転入力端子に接続されている。基準電圧回路１６の他端は接地端子１４に接続されている。ｎチャネルＭＯＳトランジスタＮ１１，Ｎ１２のソースは共通接続されて定電流回路１７の一端に接続され、定電流回路１７の他端は接地端子１４に接続されている。   One end of the constant current circuit 15 is connected to the power supply terminal 12, and the other end of the constant current circuit 15 is the gate of the n-channel MOS transistor N11 constituting the error amplifier, one end of the reference voltage circuit 16, and a comparator constituting the current compensation circuit 20B. 21 is connected to the inverting input terminal. The other end of the reference voltage circuit 16 is connected to the ground terminal 14. The sources of the n-channel MOS transistors N11 and N12 are connected in common and connected to one end of the constant current circuit 17, and the other end of the constant current circuit 17 is connected to the ground terminal 14.

ＭＯＳトランジスタＮ１１のドレインはｐチャネルＭＯＳトランジスタＰ１１のドレイン及び出力トランジスタとしてのＭＯＳトランジスタＰ１３のゲートに接続されている。ＭＯＳトランジスタＮ１２のドレインはｐチャネルＭＯＳトランジスタＰ１２のドレイン及びＭＯＳトランジスタＰ１１，Ｐ１２のゲートに接続されている。ＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３のソースは電源端子１２に接続されている。ｐチャネルＭＯＳトランジスタＰ１１，Ｐ１２はカレントミラー回路を構成している。   The drain of the MOS transistor N11 is connected to the drain of the p-channel MOS transistor P11 and the gate of the MOS transistor P13 as an output transistor. The drain of the MOS transistor N12 is connected to the drain of the p-channel MOS transistor P12 and the gates of the MOS transistors P11 and P12. The sources of the MOS transistors P11, P12, P13 are connected to the power supply terminal 12. The p-channel MOS transistors P11 and P12 constitute a current mirror circuit.

ＭＯＳトランジスタＰ１３のドレインは出力端子１８に接続されている。出力端子１８は外部のキャパシタＣ１２の一端が接続され、キャパシタＣ１２の他端は接地されている。出力端子１８と接地端子１４との間は直列接続された抵抗Ｒ１１，Ｒ１２にて接続されている。抵抗Ｒ１１，Ｒ１２の接続点はＭＯＳトランジスタＮ１２のゲートに接続されている。   The drain of the MOS transistor P13 is connected to the output terminal 18. The output terminal 18 is connected to one end of an external capacitor C12, and the other end of the capacitor C12 is grounded. The output terminal 18 and the ground terminal 14 are connected by resistors R11 and R12 connected in series. The connection point of the resistors R11 and R12 is connected to the gate of the MOS transistor N12.

ＭＯＳトランジスタＮ１１のゲートは基準電圧回路１６の一端に接続されて基準電圧Ｖｒｅｆを供給され、ＭＯＳトランジスタＮ１２のゲートは抵抗Ｒ１１，Ｒ１２の接続点に接続されている。ＭＯＳトランジスタＮ１１，Ｎ１２は差動回路を構成しており、抵抗Ｒ１１，Ｒ１２の接続点のフィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分の電圧を増幅し、ＭＯＳトランジスタＮ１１のドレイン電圧すなわち前記差分の電圧が増幅された電圧を出力トランジスタすなわちＭＯＳトランジスタＰ１３のゲートに供給してＭＯＳトランジスタＰ１３のドレイン電流を制御することにより出力端子電圧を所定の電圧に保持している。   The gate of the MOS transistor N11 is connected to one end of the reference voltage circuit 16 and supplied with the reference voltage Vref, and the gate of the MOS transistor N12 is connected to the connection point of the resistors R11 and R12. The MOS transistors N11 and N12 constitute a differential circuit, which amplifies the difference voltage between the feedback voltage Vfb at the connection point of the resistors R11 and R12 and the reference voltage Vref, and thus the drain voltage of the MOS transistor N11, that is, the difference voltage. Is supplied to the output transistor, that is, the gate of the MOS transistor P13 to control the drain current of the MOS transistor P13, thereby maintaining the output terminal voltage at a predetermined voltage.

電流補填回路２０Ｂはコンパレータ２１と、キャパシタＣ２１と、抵抗Ｒ２１と、ｐチャネルＭＯＳトランジスタＰ２２を有している。コンパレータ２１はオフセット付きのコンパレータである。コンパレータ２１は反転入力端子をＭＯＳトランジスタＮ１１のゲートに接続されて基準電圧Ｖｒｅｆを供給され、非反転入力端子を抵抗Ｒ１１，Ｒ１２の接続点に接続されてフィードバック電圧Ｖｆｂを供給されている。コンパレータ２１はフィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆからオフセット電圧Ｖｏｆｆだけ低下した電圧未満（Ｖｆｂ＜Ｖｒｅｆ−Ｖｏｆｆ）の場合にローレベルで、以上の場合（Ｖｆｂ＞Ｖｒｅｆ−Ｖｏｆｆ）にハイレベルの信号を出力する。   The current compensation circuit 20B includes a comparator 21, a capacitor C21, a resistor R21, and a p-channel MOS transistor P22. The comparator 21 is a comparator with an offset. The comparator 21 has its inverting input terminal connected to the gate of the MOS transistor N11 and supplied with the reference voltage Vref, and its non-inverting input terminal connected to the connection point of the resistors R11 and R12 and supplied with the feedback voltage Vfb. The comparator 21 outputs a low level signal when the feedback voltage Vfb is less than a voltage lower than the reference voltage Vref by the offset voltage Voff (Vfb <Vref−Voff), and outputs a high level signal when the feedback voltage Vfb is above (Vfb> Vref−Voff). To do.

コンパレータ２１の出力端子はキャパシタＣ２１の一端に接続され、キャパシタＣ２１の他端は抵抗Ｒ２１を介して電源端子１２に接続されると共にＭＯＳトランジスタＰ２２のゲートに接続されている。ＭＯＳトランジスタＰ２２のソースは電源端子１２に接続され、ＭＯＳトランジスタＰ２２のドレインはＭＯＳトランジスタＰ１３のゲートに接続されている。   The output terminal of the comparator 21 is connected to one end of the capacitor C21, and the other end of the capacitor C21 is connected to the power supply terminal 12 via the resistor R21 and to the gate of the MOS transistor P22. The source of the MOS transistor P22 is connected to the power supply terminal 12, and the drain of the MOS transistor P22 is connected to the gate of the MOS transistor P13.

この第１変形例でも、コンパレータ２１の出力がローレベルであるときにキャパシタＣ２１の充電電流が流れる。この充電電流が抵抗Ｒ２１を流れることによる電圧降下に応じてＭＯＳトランジスタＰ２２のドレイン電流がＭＯＳトランジスタＰ１３のゲートである点Ａに供給される。   Also in the first modification, the charging current of the capacitor C21 flows when the output of the comparator 21 is at a low level. The drain current of the MOS transistor P22 is supplied to the point A which is the gate of the MOS transistor P13 in accordance with the voltage drop caused by the charging current flowing through the resistor R21.

＜第２変形例＞
図４に本発明のレギュレータ回路の一実施形態の第２変形例の回路構成図を示す。図４において、電源端子１２は外部の直流電源１１の一端とキャパシタＣ１１の一端が接続され、直流電源１１とキャパシタＣ１１の他端は接地されている。制御端子１３にはレギュレータ回路のオン／オフを切替える制御信号が外部から供給され、この制御信号は定電流回路１５に供給される。接地端子１４は接地されている。 <Second Modification>
FIG. 4 shows a circuit configuration diagram of a second modification of the embodiment of the regulator circuit of the present invention. In FIG. 4, the power supply terminal 12 is connected to one end of an external DC power supply 11 and one end of a capacitor C11, and the other end of the DC power supply 11 and the capacitor C11 is grounded. A control signal for switching on / off of the regulator circuit is supplied to the control terminal 13 from the outside, and this control signal is supplied to the constant current circuit 15. The ground terminal 14 is grounded.

定電流回路１５の一端は電源端子１２に接続され、定電流回路１５の他端はエラーアンプを構成するｎチャネルＭＯＳトランジスタＮ１１のゲート及び基準電圧回路１６の一端及び電流補填回路２０Ｃを構成するコンパレータ２１の反転入力端子に接続されている。基準電圧回路１６の他端は接地端子１４に接続されている。ｎチャネルＭＯＳトランジスタＮ１１，Ｎ１２のソースは共通接続されて定電流回路１７の一端に接続され、定電流回路１７の他端は接地端子１４に接続されている。   One end of the constant current circuit 15 is connected to the power supply terminal 12, and the other end of the constant current circuit 15 is the gate of the n-channel MOS transistor N11 constituting the error amplifier, one end of the reference voltage circuit 16, and the comparator constituting the current compensation circuit 20C. 21 is connected to the inverting input terminal. The other end of the reference voltage circuit 16 is connected to the ground terminal 14. The sources of the n-channel MOS transistors N11 and N12 are connected in common and connected to one end of the constant current circuit 17, and the other end of the constant current circuit 17 is connected to the ground terminal 14.

ＭＯＳトランジスタＮ１１のドレインはｐチャネルＭＯＳトランジスタＰ１１のドレイン及び出力トランジスタとしてのＭＯＳトランジスタＰ１３のゲートに接続されている。ＭＯＳトランジスタＮ１２のドレインはｐチャネルＭＯＳトランジスタＰ１２のドレイン及びＭＯＳトランジスタＰ１１，Ｐ１２のゲートに接続されている。ＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３のソースは電源端子１２に接続されている。ｐチャネルＭＯＳトランジスタＰ１１，Ｐ１２はカレントミラー回路を構成している。   The drain of the MOS transistor N11 is connected to the drain of the p-channel MOS transistor P11 and the gate of the MOS transistor P13 as an output transistor. The drain of the MOS transistor N12 is connected to the drain of the p-channel MOS transistor P12 and the gates of the MOS transistors P11 and P12. The sources of the MOS transistors P11, P12, P13 are connected to the power supply terminal 12. The p-channel MOS transistors P11 and P12 constitute a current mirror circuit.

ＭＯＳトランジスタＰ１３のドレインは出力端子１８に接続されている。出力端子１８は外部のキャパシタＣ１２の一端が接続され、キャパシタＣ１２の他端は接地されている。出力端子１８と接地端子１４との間は直列接続された抵抗Ｒ１１，Ｒ１２にて接続されている。抵抗Ｒ１１，Ｒ１２の接続点はＭＯＳトランジスタＮ１２のゲートに接続されている。   The drain of the MOS transistor P13 is connected to the output terminal 18. The output terminal 18 is connected to one end of an external capacitor C12, and the other end of the capacitor C12 is grounded. The output terminal 18 and the ground terminal 14 are connected by resistors R11 and R12 connected in series. The connection point of the resistors R11 and R12 is connected to the gate of the MOS transistor N12.

ＭＯＳトランジスタＮ１１のゲートは基準電圧回路１６の一端に接続されて基準電圧Ｖｒｅｆを供給され、ＭＯＳトランジスタＮ１２のゲートは抵抗Ｒ１１，Ｒ１２の接続点に接続されている。ＭＯＳトランジスタＮ１１，Ｎ１２は差動回路を構成しており、抵抗Ｒ１１，Ｒ１２の接続点のフィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分の電圧を増幅し、ＭＯＳトランジスタＮ１１のドレイン電圧すなわち前記差分の電圧が増幅された電圧を出力トランジスタすなわちＭＯＳトランジスタＰ１３のゲートに供給してＭＯＳトランジスタＰ１３のドレイン電流を制御することにより出力端子電圧を所定の電圧に保持している。   The gate of the MOS transistor N11 is connected to one end of the reference voltage circuit 16 and supplied with the reference voltage Vref, and the gate of the MOS transistor N12 is connected to the connection point of the resistors R11 and R12. The MOS transistors N11 and N12 constitute a differential circuit, which amplifies the difference voltage between the feedback voltage Vfb at the connection point of the resistors R11 and R12 and the reference voltage Vref, and thus the drain voltage of the MOS transistor N11, that is, the difference voltage. Is supplied to the output transistor, that is, the gate of the MOS transistor P13 to control the drain current of the MOS transistor P13, thereby maintaining the output terminal voltage at a predetermined voltage.

電流補填回路２０Ｃはコンパレータ２１と、キャパシタＣ２１と、カレントミラー回路を構成するｐチャネルＭＯＳトランジスタＰ２１，Ｐ２２と、ｐチャネルＭＯＳトランジスタＰ２３を有している。コンパレータ２１はオフセット付きのコンパレータである。コンパレータ２１は非反転入力端子をＭＯＳトランジスタＮ１１のゲートに接続されて基準電圧Ｖｒｅｆを供給され、反転入力端子を抵抗Ｒ１１，Ｒ１２の接続点に接続されてフィードバック電圧Ｖｆｂを供給されている。コンパレータ２１はフィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆからオフセット電圧Ｖｏｆｆだけ低下した電圧未満（Ｖｆｂ＜Ｖｒｅｆ−Ｖｏｆｆ）の場合にハイレベルで、以上の場合（Ｖｆｂ＞Ｖｒｅｆ−Ｖｏｆｆ）にローレベルの信号を出力する。   The current compensation circuit 20C includes a comparator 21, a capacitor C21, p-channel MOS transistors P21 and P22 constituting a current mirror circuit, and a p-channel MOS transistor P23. The comparator 21 is a comparator with an offset. The comparator 21 has a non-inverting input terminal connected to the gate of the MOS transistor N11 and supplied with a reference voltage Vref, and an inverting input terminal connected to a connection point between the resistors R11 and R12 and supplied with a feedback voltage Vfb. The comparator 21 outputs a high level signal when the feedback voltage Vfb is less than a voltage lower than the reference voltage Vref by the offset voltage Voff (Vfb <Vref−Voff), and outputs a low level signal when the feedback voltage Vfb is above (Vfb> Vref−Voff). To do.

コンパレータ２１の出力端子はｐチャネルＭＯＳトランジスタＰ２３のゲートに接続されている。ＭＯＳトランジスタＰ２３のソースは電源端子１２に接続され、ＭＯＳトランジスタＰ２３のドレインは、一端を接地端子１４に接続されたキャパシタＣ２１の他端に接続されている。また、キャパシタＣ２１の他端はｐチャネルＭＯＳトランジスタＰ２１のゲートとドレインに接続されると共にｐチャネルＭＯＳトランジスタＰ２２のゲートに接続されている。ＭＯＳトランジスタＰ２１，Ｐ２２のソースは電源端子１２に接続され、ＭＯＳトランジスタＰ２２のドレインはＭＯＳトランジスタＰ１３のゲートに接続されている。   The output terminal of the comparator 21 is connected to the gate of the p-channel MOS transistor P23. The source of the MOS transistor P23 is connected to the power supply terminal 12, and the drain of the MOS transistor P23 is connected to the other end of the capacitor C21 having one end connected to the ground terminal 14. The other end of capacitor C21 is connected to the gate and drain of p-channel MOS transistor P21 and to the gate of p-channel MOS transistor P22. The sources of the MOS transistors P21 and P22 are connected to the power supply terminal 12, and the drain of the MOS transistor P22 is connected to the gate of the MOS transistor P13.

この第２変形例では、コンパレータ２１の出力がハイレベルであるときにＭＯＳトランジスタＰ２３がオフし、キャパシタＣ２１の充電電流がＭＯＳトランジスタＰ２１を流れ、この充電電流に応じた電流がＭＯＳトランジスタＰ２２のドレインからＭＯＳトランジスタＰ１３のゲートである点Ａに供給される。コンパレータ２１の出力がローレベルになるとＭＯＳトランジスタＰ２３がオンし、キャパシタＣ２１の充電電流がＭＯＳトランジスタＰ２１を流れないようにバイパスする。   In this second modification, when the output of the comparator 21 is at a high level, the MOS transistor P23 is turned off, the charging current of the capacitor C21 flows through the MOS transistor P21, and the current corresponding to this charging current is the drain of the MOS transistor P22. To point A which is the gate of the MOS transistor P13. When the output of the comparator 21 becomes low level, the MOS transistor P23 is turned on, and the capacitor C21 is bypassed so that the charging current does not flow through the MOS transistor P21.

１１ 直流電源
１２ 電源端子
１３ 制御端子
１４ 接地端子
１５ 定電流回路
１６ 基準電圧回路
１７ 定電流回路
１８ 出力端子
２０Ａ，２０Ｂ，２０Ｃ 電流補填回路
Ｃ１１〜Ｃ２１ キャパシタ
Ｐ１１〜Ｐ２３ ｐチャネルＭＯＳトランジスタ
Ｒ１１〜Ｒ２１ 抵抗
Ｎ１１〜Ｎ１２ ｎチャネルＭＯＳトランジスタ 11 DC power supply 12 Power supply terminal 13 Control terminal 14 Ground terminal 15 Constant current circuit 16 Reference voltage circuit 17 Constant current circuit 18 Output terminal 20A, 20B, 20C Current compensation circuit C11 to C21 Capacitor P11 to P23 p channel MOS transistor R11 to R21 Resistance N11 to N12 n-channel MOS transistors

Claims (4)

電源を供給されて基準電圧を発生する基準電圧部と、
出力電圧に応じた電圧と前記基準電圧との差分の電圧を増幅する差動増幅部と、
前記電源を供給されて前記差動増幅部で増幅された前記差分の電圧に応じて前記出力電圧を可変する出力トランジスタを有するレギュレータ回路において、
電源供給開始から前記出力電圧に応じた電圧が前記基準電圧に基づいた所定値となるまでの期間を指示する指示信号を生成するコンパレータと、
前記指示信号が指示する期間に前記電源を供給されて充電されるキャパシタと、
前記キャパシタの充電電流に応じた電流を前記出力トランジスタの制御端子に供給する電流供給回路と、
を有することを特徴とするレギュレータ回路。 A reference voltage unit that is supplied with power and generates a reference voltage;
A differential amplifier for amplifying the voltage of the difference between the voltage according to the output voltage and the reference voltage;
In a regulator circuit having an output transistor that varies the output voltage according to the voltage of the difference supplied with the power source and amplified by the differential amplification unit,
A comparator that generates an instruction signal for instructing a period from the start of power supply until the voltage corresponding to the output voltage becomes a predetermined value based on the reference voltage;
A capacitor that is supplied with power and charged during a period indicated by the instruction signal;
A current supply circuit for supplying a current corresponding to a charging current of the capacitor to a control terminal of the output transistor;
A regulator circuit comprising: 請求項１記載のレギュレータ回路において、
前記電流供給回路は、前記キャパシタの充電電流が流れる第１のトランジスタと、
前記キャパシタの充電電流に応じた電流が流れる第２のトランジスタで構成されるカレントミラー回路であることを特徴とするレギュレータ回路。 The regulator circuit according to claim 1,
The current supply circuit includes a first transistor through which a charging current of the capacitor flows;
A regulator circuit, characterized in that it is a current mirror circuit composed of a second transistor through which a current corresponding to a charging current of the capacitor flows. 請求項１記載のレギュレータ回路において、
前記電流供給回路は、前記キャパシタの充電電流が流れる第１の抵抗と、
前記第１の抵抗の電圧降下に応じた電流が流れる第２のトランジスタで構成されることを特徴とするレギュレータ回路。 The regulator circuit according to claim 1,
The current supply circuit includes a first resistor through which a charging current of the capacitor flows;
A regulator circuit comprising a second transistor through which a current corresponding to a voltage drop of the first resistor flows. 請求項２記載のレギュレータ回路において、
前記電流供給回路は、前記指示信号が指示する期間で前記第１のトランジスタに前記キャパシタの充電電流を流し、前記指示信号が指示する期間以外で前記キャパシタの充電電流が前記第１のトランジスタを流れないようにバイパスする第３のトランジスタを更に有することを特徴とするレギュレータ回路。 The regulator circuit according to claim 2, wherein
The current supply circuit allows the capacitor charging current to flow through the first transistor during a period indicated by the instruction signal, and the capacitor charging current flows through the first transistor during a period other than the period indicated by the instruction signal. A regulator circuit, further comprising a third transistor for bypassing the circuit.
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