JP2014115391A - 集積回路装置、集積回路、パネル表示装置及び表示パネルドライバ - Google Patents
集積回路装置、集積回路、パネル表示装置及び表示パネルドライバ Download PDFInfo
- Publication number
- JP2014115391A JP2014115391A JP2012268290A JP2012268290A JP2014115391A JP 2014115391 A JP2014115391 A JP 2014115391A JP 2012268290 A JP2012268290 A JP 2012268290A JP 2012268290 A JP2012268290 A JP 2012268290A JP 2014115391 A JP2014115391 A JP 2014115391A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- synchronization signal
- sleep mode
- driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000004044 response Effects 0.000 claims abstract description 20
- 230000001360 synchronised effect Effects 0.000 abstract 4
- 239000004973 liquid crystal related substance Substances 0.000 description 66
- 238000010248 power generation Methods 0.000 description 45
- 230000004913 activation Effects 0.000 description 34
- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000010355 oscillation Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 1
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 1
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 1
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 1
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 1
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
- G06F1/3265—Power saving in display device
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3696—Generation of voltages supplied to electrode drivers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
- G09G2330/022—Power management, e.g. power saving in absence of operation, e.g. no data being entered during a predetermined time
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/025—Reduction of instantaneous peaks of current
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/026—Arrangements or methods related to booting a display
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/027—Arrangements or methods related to powering off a display
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Computer Hardware Design (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Power Sources (AREA)
Abstract
【課題】複数の集積回路に集積化された電源回路の出力が互いに電気的に接続されている構成の集積回路装置において、過電流の発生を抑制する。
【解決手段】第１集積回路は、第１電源回路と、同期信号を生成するタイミング生成回路と、第１電源制御部とを備えている。第２集積回路は、第２電源回路と、第２電源制御部とを備えている。電源線は、第１及び第２電源回路の出力を電気的に接続している。同期信号は、第１及び第２電源制御部の両方に供給される。第１及び第２電源制御部は、スリープモード終了コマンドがそれぞれ第１及び第２集積回路に供給されたとき、同期信号の供給の開始に応答して、それぞれ第１及び第２電源回路の動作を開始するように構成されている。タイミング生成回路は、スリープモード終了コマンドが第１集積回路に供給されたとき、特定の待機期間が経過した後で同期信号の供給を開始する。
【選択図】図６
【解決手段】第１集積回路は、第１電源回路と、同期信号を生成するタイミング生成回路と、第１電源制御部とを備えている。第２集積回路は、第２電源回路と、第２電源制御部とを備えている。電源線は、第１及び第２電源回路の出力を電気的に接続している。同期信号は、第１及び第２電源制御部の両方に供給される。第１及び第２電源制御部は、スリープモード終了コマンドがそれぞれ第１及び第２集積回路に供給されたとき、同期信号の供給の開始に応答して、それぞれ第１及び第２電源回路の動作を開始するように構成されている。タイミング生成回路は、スリープモード終了コマンドが第１集積回路に供給されたとき、特定の待機期間が経過した後で同期信号の供給を開始する。
【選択図】図６
Description
本発明は、集積回路装置、集積回路、パネル表示装置及び表示パネルドライバに関し、特に、複数の集積回路に集積化された電源回路の出力が互いに電気的に接続されている構成の集積回路装置における電源回路の起動手順の最適化に関する。
複数の集積回路を搭載した集積回路装置において当該複数の集積回路の電源電圧レベルの差異が問題になる場合、当該複数の集積回路に搭載される電源回路の出力が互いに電気的に接続されることがある。例えば、複数のドライバＩＣで表示パネル（例えば、液晶表示パネル）が駆動される場合、ドライバＩＣの昇圧電源によって生成される昇圧電源電圧の電圧レベルが相違すると、表示パネルの異なるドライバＩＣによって駆動される部分で表示される画像に差異が生じるという現象が生じ得る。このため、ドライバＩＣの昇圧電源の出力が共通の電源線に接続されることで複数のドライバＩＣで同一の昇圧電源電圧が生成され、このようにして生成された昇圧電源電圧が表示パネルの駆動に使用される。
一つの問題は、複数の集積回路に集積化された電源回路の出力が互いに電気的に接続されている場合に、該複数の電源回路が異なるタイミングで起動されると、電源回路の構成や動作によっては、過電流が発生し得ることである。このような問題は、例えば、動作が停止された場合に出力が接地に接続されるような構成の２つの電源回路の出力が電源線を介して電気的に接続されている場合に起こり得る。一方の電源回路が起動され、他方の電源回路がまだ起動していない場合、当該他方の電源回路において電源線から接地に過電流が流れることが起こり得る。過電流の発生は、防止されることが望ましい。
したがって、本発明の目的は、複数の集積回路に集積化された電源回路の出力が互いに電気的に接続されている構成の集積回路装置において、過電流の発生を抑制することにある。
本発明の一の観点では、集積回路装置が、第１集積回路と、第２集積回路と、電源線とを備えている。第１集積回路は、第１電源回路と、同期信号を生成するタイミング生成回路と、第１電源回路の動作タイミングの制御を行う第１電源制御部とを備えている。第２集積回路は、第２電源回路と、第２電源回路の動作タイミングの制御を行う第２電源制御部とを備えている。電源線は、第１電源回路の出力と第２電源回路の出力とを電気的に接続している。第１集積回路及び第２集積回路には、スリープモードが設定可能である。第１集積回路がスリープモードに設定されると、第１電源回路の動作が停止され、第２集積回路がスリープモードに設定されると、第２電源回路の動作が停止される。同期信号は、第１電源制御部と第２電源制御部とに供給される。第１電源制御部は、スリープモードを離脱することを指示する第１スリープモード終了コマンドが第１集積回路に供給されたとき、同期信号の供給の開始に応答して、第１電源回路の動作を開始するように構成されている。第２電源制御部は、スリープモードを離脱することを指示する第２スリープモード終了コマンドが第２集積回路に供給されたとき、同期信号の供給の開始に応答して、第２電源回路の動作を開始するように構成されている。タイミング生成回路は、第１スリープモード終了コマンドが第１集積回路に供給されたとき、特定の待機期間が経過した後で同期信号の供給を開始する。
一実施形態では、第１電源回路は、第１電源回路の動作が停止されるときに第１電源回路の出力を接地端子に接続する第１出力スイッチを備えており、第２電源回路は、第１電源回路の動作が停止されるときに第２電源回路の出力を接地端子に接続する第２出力スイッチを備えている。
本発明の他の観点では、スリープモードが設定可能な集積回路が、電源回路と、同期信号を生成するタイミング生成回路と、電源回路の動作タイミングの制御を行う電源制御部と具備している。集積回路がスリープモードに設定されると、電源回路の動作が停止される。電源制御部は、スリープモードを離脱することを指示するスリープモード終了コマンドが集積回路に供給されたとき、同期信号の供給の開始に応答して、電源回路の動作を開始するように構成されている。タイミング生成回路は、スリープモード終了コマンドが集積回路に供給された後、特定の待機期間が経過した後で同期信号の供給を開始する。
本発明の更に他の観点では、パネル表示装置が、表示パネルと、表示パネルを駆動する第１及び第２ドライバと、電源線とを具備する。第１ドライバは、第１電源回路と、垂直同期信号を生成するタイミング生成回路と、第１電源回路の動作タイミングの制御を行う第１電源制御部とを備えている。第２ドライバは、第２電源回路と、第２電源回路の動作タイミングの制御を行う第２電源制御部とを備えている。電源線は、第１電源回路の出力と第２電源回路の出力とを電気的に接続する。第１ドライバ及び第２ドライバには、スリープモードが設定可能である。第１ドライバがスリープモードに設定されると、第１電源回路の動作が停止され、第２ドライバがスリープモードに設定されると、第２電源回路の動作が停止される。垂直同期信号は、第１電源制御部と第２電源制御部とに供給される。第１電源制御部は、スリープモードを離脱することを指示するスリープモード終了コマンドが第１ドライバに供給されたとき、垂直同期信号の供給の開始に応答して、第１電源回路の動作を開始するように構成されている。第２電源制御部は、スリープモードを離脱することを指示するスリープモード終了コマンドが第２ドライバに供給されたとき、同期信号の供給の開始に応答して、第２電源回路の動作を開始するように構成されている。タイミング生成回路は、スリープモード終了コマンドが第１ドライバに供給されたとき、特定の待機期間が経過した後で同期信号の供給を開始する。
一実施形態では、該特定の待機期間の長さは、垂直同期信号の周期として決定される１フレーム期間の長さ以上である。
一実施形態では、第１ドライバは、第１電源回路から出力される第１電源電圧で動作し、表示パネルを駆動する第１駆動回路を備え、第２ドライバは、第２電源回路から出力される第２電源電圧で動作し、表示パネルを駆動する第２駆動回路を備える。
本発明の更に他の観点では、表示パネルを駆動すると共に、スリープモードが設定可能である表示パネルドライバが、電源回路と、垂直同期信号を生成するタイミング生成回路と、電源回路の動作タイミングの制御を行う電源制御部とを具備する。ドライバがスリープモードに設定されると、電源回路の動作が停止される。垂直同期信号は、電源制御部に供給される。電源制御部は、スリープモードを離脱することを指示するスリープモード終了コマンドがドライバに供給されたとき、垂直同期信号の供給の開始に応答して、電源回路の動作を開始するように構成されている。タイミング生成回路は、スリープモード終了コマンドがドライバに供給されたとき、特定の待機期間が経過した後で同期信号の供給を開始する。
本発明によれば、複数の集積回路に集積化された電源回路の出力が互いに電気的に接続されている構成の集積回路装置において、過電流の発生を抑制することができる。
以下では、まず、本発明の技術的意義の理解を容易にするために、複数の集積回路に集積化された電源回路の出力が互いに電気的に接続されている場合に起こり得る問題について説明する。
図１は、電源回路の出力が互いに電気的に接続されている複数の集積回路を備える集積回路装置の例を図示している。図１の集積回路装置は、液晶表示装置として構成されており、アプリケーションプロセッサ１０１と、ＬＣＤパネル１０２と、２つのドライバＩＣ１０４−１、１０４−２とを備えている。アプリケーションプロセッサ１０１は、ドライバＩＣ１０４−１、１０４−２に画像データを供給すると共に、制御のためのコマンドをドライバＩＣ１０４−１、１０４−２に供給する。ドライバＩＣ１０４−１、１０４−２は、アプリケーションプロセッサ１０１から受け取った画像データ及びコマンドに応答して、ＬＣＤパネル１０２の表示領域１０３に配置されたゲート線及びデータ線を駆動する。
このような構成の集積回路装置において、ドライバＩＣ１０４−１、１０４−２に集積化されている電源回路の出力が、相互に電気的に接続されることがある。図２は、このような構成のドライバＩＣ１０４−１、１０４−２の構成の例を示している。ドライバＩＣ１０４−１、１０４−２のそれぞれは、液晶駆動電源発生回路１０５を備えている。液晶駆動電源発生回路１０５は、電源電圧ＧＶＤＤ、ＧＶＳＳを生成する機能を有している。ここで、電源電圧ＧＶＤＤ、ＧＶＳＳは、それぞれ、ＬＣＤパネル１０２のゲート線を駆動する際に、「Ｈｉｇｈレベル」、「Ｌｏｗレベル」として使用される電圧である。
液晶駆動電源発生回路１０５は、昇圧回路１１１と、ＧＶＤＤ生成回路１１２と、ＧＶＳＳ生成回路１１３とを備えている。昇圧回路１１１は、外部接続キャパシタ１３１〜１３４を用いて内部電源電圧を昇圧して電圧ＶＧＨ、ＶＧＬを生成する。ここで、電圧ＶＧＬは、負電圧である。
ＧＶＤＤ生成回路１１２は、アンプ１１４と、可変抵抗素子１１５と、抵抗素子１１６と、出力スイッチ１１７とを備えている。アンプ１１４には電圧ＶＧＨが供給されており、アンプ１１４は、可変抵抗素子１１５と抵抗素子１１６の接続ノードの電圧を基準電圧ＶＲＥＦ１と比較する。アンプ１１４の出力から電源電圧ＧＶＤＤが出力される。出力スイッチ１１７は、アンプ１１４の出力と接地端子の間に接続されている。ここで、ドライバＩＣ１０４−１、１０４−２のアンプ１１４の出力、即ち、ＧＶＤＤ生成回路１１２の出力は、ＧＶＤＤ電源線１０６を介して電気的に接続されている。ＧＶＤＤ電源線１０６には、電源キャパシタ１０８が接続される。
同様に、ＧＶＳＳ生成回路１１３は、アンプ１１８と、可変抵抗素子１１９と、抵抗素子１２０と、出力スイッチ１２１とを備えている。アンプ１１８には電圧ＶＧＬが供給されており、アンプ１１８は、可変抵抗素子１１９と抵抗素子１２０の接続ノードの電圧を基準電圧ＶＲＥＦ２と比較する。アンプ１１８の出力から電源電圧ＧＶＳＳが出力される。出力スイッチ１２１は、アンプ１１８の出力と接地端子の間に接続されている。ここで、ドライバＩＣ１０４−１、１０４−２のアンプ１１８の出力、即ち、ＧＶＳＳ生成回路１１３の出力は、ＧＶＳＳ電源線１０７を介して電気的に接続されている。ＧＶＳＳ電源線１０７には、電源キャパシタ１０９が接続される。
ドライバＩＣ１０４−１、１０４−２の両方の液晶駆動電源発生回路１０５の動作が停止される場合（例えば、ドライバＩＣ１０４−１、１０４−２がスリープモードに設定された場合）、昇圧回路１１１が停止されると共に、アンプ１１４、１１８の出力がＨｉＺ状態（ハイインピーダンス状態）に設定される。加えて、ドライバＩＣ１０４−１、１０４−２の両方において、出力スイッチ１１７、１２１がオン状態になり、ＧＶＤＤ電源線１０６、ＧＶＳＳ電源線１０７が接地される。このような動作は、液晶駆動電源発生回路１０５の動作が停止された場合にＧＶＤＤ電源線１０６、ＧＶＳＳ電源線１０７の電位の変動を防ぐためである。
一方、ドライバＩＣ１０４−１、１０４−２の両方の液晶駆動電源発生回路１０５が動作している場合、図３に示されているように、昇圧回路１１１からアンプ１１４及び１１８に電圧ＶＧＨ、ＶＧＬが供給され、更に、電圧ＶＧＨ、ＶＧＬでアンプ１１４及び１１８が動作して、電源電圧ＧＶＤＤ、ＧＶＳＳ出力される。ＧＶＤＤ電源線１０６には電源電圧ＧＶＤＤが生成され、ＧＶＳＳ電源線１０７には電源電圧ＧＶＳＳが生成される。このとき、出力スイッチ１１７、１２１はオフ状態に設定される。
このような構成の集積回路装置において、ドライバＩＣ１０４−１の液晶駆動電源発生回路１０５が、ドライバＩＣ１０４−２の液晶駆動電源発生回路１０５よりも先に起動されたとする。このような場合、図４に図示されているように、ドライバＩＣ１０４−１のＧＶＤＤ生成回路１１２、ＧＶＳＳ生成回路１１３から電源電圧ＧＶＤＤ、ＧＶＳＳがそれぞれ出力される一方で、ドライバＩＣ１０４−２のＧＶＤＤ生成回路１１２、ＧＶＳＳ生成回路１１３では、出力スイッチ１１７、１２１がオン状態に維持される。この結果、ドライバＩＣ１０４−１のＧＶＤＤ生成回路１１２、ＧＶＳＳ生成回路１１３から接地端子に電流が流れる経路が形成され、過電流が発生する。
ドライバＩＣ１０４−１の液晶駆動電源発生回路１０５がドライバＩＣ１０４−２の液晶駆動電源発生回路１０５よりも先に起動される状況は、例えば、液晶表示装置が、アプリケーションプロセッサ１０１が発行するコマンドによってドライバＩＣ１０４−１、１０４−２を制御するような構成になっている場合に起こり得る。ドライバＩＣ１０４−１、１０４−２が、アプリケーションプロセッサ１０１からスリープモードを離脱することを指示するコマンドを受け取った場合に、スリープモードを離脱するように構成されている場合、アプリケーションプロセッサ１０１での割り込みの発生等の影響で、スリープモードを離脱するコマンドがドライバＩＣ１０４−１、１０４−２に供給されるタイミングに時間差が発生することがある。このような状況は、例えば、ドライバＩＣ１０４−１、１０４−２が、Ｍｉｐｉ−ＤＳＩ規格の通信によってアプリケーションプロセッサ１０１に接続されている場合に起こり得る（なお、Ｍｉｐｉ−ＤＳＩ規格の通信によってプロセッサ（ホスト装置）から複数のデバイスにデータ転送を行う従来技術は、例えば、特開２０１２−１５０１５２号公報に開示されている）。このような場合、スリープモードから離脱する際にドライバＩＣ１０４−１、１０４−２において液晶駆動電源発生回路１０５の起動が開始されるタイミングに時間差が発生する。
図５は、ドライバＩＣ１０４−１、１０４−２がスリープモードを離脱するシーケンスの例を示している。ここで、ドライバＩＣ１０４−１、１０４−２のそれぞれが、スリープモードを離脱することを指示するコマンド（スリープ終了コマンド）を受けるとそれぞれの内部で基準クロック信号ＲＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣの供給が開始され、且つ、垂直同期信号ＶＳＹＮＣの最初のパルスに同期して液晶駆動電源発生回路１０５の起動が開始されるように構成されているとする。
まず、リセット信号ＲＥＳＸによりドライバＩＣ１０４−１、１０４−２にリセットパルス１５１が供給される。続いて、ドライバＩＣ１０４−１、１０４−２に、それぞれ、スリープ終了コマンド１５２−１、１５２−２が供給される。ここで、スリープ終了コマンド１５２−２がスリープ終了コマンド１５２−１よりも遅れて供給されるとする。このような場合に、ドライバＩＣ１０４−１において垂直同期信号ＶＳＹＮＣの最初のパルスが発生された後にスリープ終了コマンド１５２−２のドライバＩＣ１０４−２への供給が開始されると、ドライバＩＣ１０４−１の液晶駆動電源発生回路１０５が、ドライバＩＣ１０４−２の液晶駆動電源発生回路１０５よりも先に起動される。ドライバＩＣ１０４−１の液晶駆動電源発生回路１０５が、ドライバＩＣ１０４−２の液晶駆動電源発生回路１０５よりも先に起動されると、上述されているように、ドライバＩＣ１０４−１のＧＶＤＤ生成回路１１２、ＧＶＳＳ生成回路１１３から接地端子に電流が流れる経路ができ、過電流が発生してしまう。
以下に述べられる本発明の実施形態では、複数の集積回路に集積化された電源回路の出力が互いに電気的に接続されている構成の集積回路装置について、過電流の発生を抑制するための技術的手法が提示される。
図６は、本発明の一実施形態の集積回路装置の構成を示すブロック図である。図６の集積回路装置は、液晶表示装置として構成されており、アプリケーションプロセッサ１と、ＬＣＤパネル２と、ドライバＩＣ４−１、４−２とを備えている。アプリケーションプロセッサ１は、ドライバＩＣ４−１、４−２に画像データを供給すると共に、制御のためのコマンドをドライバＩＣ４−１、４−２に供給する。ドライバＩＣ４−１、４−２は、アプリケーションプロセッサ１から受け取った画像データ及びコマンドに応答して、ＬＣＤパネル２の表示領域３のゲート線、データ線を駆動する。
本実施形態では、ドライバＩＣ４−１、４−２は、同一の構成を有している。ドライバＩＣ４−１、４−２のそれぞれは、インターフェース回路４１と、レジスタ回路４２と、発振回路４３と、タイミング生成回路４４と、電源起動シーケンサー４５と、液晶駆動電源発生回路４６と、液晶駆動回路４７とを備えている。
インターフェース回路４１は、ドライバＩＣ４−１、４−２からコマンドを受け取り、レジスタ回路４２に転送する。レジスタ回路４２は、受け取ったコマンドを保存し、更に、該コマンドを、タイミング生成回路４４、電源起動シーケンサー４５、及び、液晶駆動電源発生回路４６に転送する。発振回路４３は、基準クロック信号ＲＣＬＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣを生成する元となるクロック信号を生成する。
タイミング生成回路４４は、発振回路４３から供給されるクロック信号から、基準クロック信号ＲＣＬＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣを生成する。ここで、当業者には周知であるように、水平同期信号ＨＳＹＮＣは、水平同期期間を規定する同期信号であり、垂直同期信号ＶＳＹＮＣは、フレーム期間（垂直同期期間）を規定する同期信号である。詳細には、タイミング生成回路４４は、タイミングカウンタ４４ａとマスク回路４４ｂとを備えている。タイミングカウンタ４４ａは、発振回路４３から供給されるクロック信号のパルスをカウントすることにより、基準クロック信号ＲＣＬＫと水平同期信号ＨＳＹＮＣとを生成する。マスク回路４４ｂは、水平同期信号ＨＳＹＮＣの波形の一部をマスクすることで、垂直同期信号ＶＳＹＮＣを生成する。
電源起動シーケンサー４５は、レジスタ回路４２から受け取ったコマンドと、基準クロック信号ＲＣＬＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣとに応答して、液晶駆動電源発生回路４６の動作タイミングを制御するタイミング制御信号４５ａを生成する。ここで、本実施形態では、電源起動シーケンサー４５は、レジスタ回路４２からスリープ同期コマンドを受け取った後、垂直同期信号ＶＳＹＮＣの供給の開始に同期して（即ち、最初のパルスに同期して）液晶駆動電源発生回路４６の起動を開始するように構成されている
液晶駆動電源発生回路４６は、ドライバＩＣ４−１、４−２で使用される様々な電源電圧を生成する回路である。液晶駆動電源発生回路４６において発生される電源電圧は、液晶駆動回路４７で使用される電源電圧ＧＶＤＤ及びＧＶＳＳを含んでいる。ここで、電源電圧ＧＶＤＤ、ＧＶＳＳは、それぞれ、ＬＣＤパネル２のゲート線を駆動する際に、「Ｈｉｇｈレベル」、「Ｌｏｗレベル」として使用される電圧である。電源電圧ＧＶＳＳは負電圧である。
液晶駆動回路４７は、ＬＣＤパネル２のデータ線及びゲート線を駆動する。ここで、本実施形態では、液晶駆動回路４７は、ゲート線の駆動において、電源電圧ＧＶＤＤ及びＧＶＳＳを用いる。あるゲート線を選択する場合（即ち、該ゲート線に接続されている画素を駆動する場合）、該ゲート線が、電源電圧ＧＶＤＤにプルアップされる。一方、あるゲート線を非選択にする場合、該ゲート線が、電源電圧ＧＶＳＳにプルダウンされる。
本実施形態では、ドライバＩＣ４−１、４−２の一方が、基準クロック信号ＲＣＬＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣを供給するマスタードライバとして使用され、他方がマスタードライバから供給された基準クロック信号ＲＣＬＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣに同期して動作するスレーブドライバとして動作する。図６には、ドライバＩＣ４−１がマスタードライバ、ドライバＩＣ４−２がスレーブドライバとして動作する場合の構成が示されている。マスタードライバであるドライバＩＣ４−１によって生成された基準クロック信号ＲＣＬＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣは、それぞれ、ＲＣＬＫライン４８、ＨＳＹＮＣライン４９及びＶＳＹＮＣライン５０に供給される。ＲＣＬＫライン４８、ＨＳＹＮＣライン４９及びＶＳＹＮＣライン５０は、ドライバＩＣ４−１、４−２の電源起動シーケンサー４５の入力に接続されており、基準クロック信号ＲＣＬＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣは、ＲＣＬＫライン４８、ＨＳＹＮＣライン４９及びＶＳＹＮＣライン５０を介してドライバＩＣ４−１、４−２の電源起動シーケンサー４５に供給される。電源起動シーケンサー４５は、基準クロック信号ＲＣＬＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣに応答して液晶駆動電源発生回路４６の動作タイミングの制御を行う。
図７は、ドライバＩＣ４−１、４−２それぞれに集積化されている液晶駆動電源発生回路４６の構成の例を示す回路図である。液晶駆動電源発生回路４６の構成は、図２に示されている液晶駆動電源発生回路１０５の構成と同様であり、昇圧回路１１と、ＧＶＤＤ生成回路１２と、ＧＶＳＳ生成回路１３とを備えている。昇圧回路１１は、外部接続キャパシタ３１〜３４を用いて内部電源電圧を昇圧して電圧ＶＧＨ、ＶＧＬを生成する。ここで、電圧ＶＧＬは、負電圧である。
ＧＶＤＤ生成回路１２は、アンプ１４と、可変抵抗素子１５と、抵抗素子１６と、出力スイッチ１７とを備えている。アンプ１４の電源端子には昇圧回路１１によって生成された電圧ＶＧＨが供給されており、アンプ１４は、電圧ＶＧＨによって動作する。アンプ１４の一方の入力には基準電圧ＶＲＥＦ１が供給され、他方の入力には、可変抵抗素子１５と抵抗素子１６の接続ノードが接続される。アンプ１４は、可変抵抗素子１５と抵抗素子１６の接続ノードの電圧を基準電圧ＶＲＥＦ１と比較し、その出力から電源電圧ＧＶＤＤを出力する。出力スイッチ１７は、アンプ１４の出力と接地端子の間に接続されている。出力スイッチ１７は、液晶駆動電源発生回路４６が動作しているときにオフ状態に設定され、液晶駆動電源発生回路４６が停止されるとオン状態に設定される。
ドライバＩＣ４−１、４−２のＧＶＤＤ生成回路１２の出力、即ち、アンプ１４の出力は、ＧＶＤＤ電源線６を介して電気的に接続されている。ＧＶＤＤ電源線６には、電源キャパシタ８が接続されている。
同様に、ＧＶＳＳ生成回路１３は、アンプ１８と、可変抵抗素子１９と、抵抗素子２０と、出力スイッチ２１とを備えている。アンプ１８の電源端子には昇圧回路１１によって生成された電圧ＶＧＬが供給されており、アンプ１８は、電圧ＶＧＬによって動作する。アンプ１８の一方の入力には基準電圧ＶＲＥＦ２が供給され、他方の入力には、可変抵抗素子１９と抵抗素子２０の接続ノードが接続される。アンプ１８は、可変抵抗素子１９と抵抗素子２０の接続ノードの電圧を基準電圧ＶＲＥＦ２と比較し、その出力から電源電圧ＧＶＳＳを出力する。出力スイッチ２１は、アンプ１８の出力と接地端子の間に接続されている。出力スイッチ２１は、液晶駆動電源発生回路４６が動作しているときにオフ状態に設定され、液晶駆動電源発生回路４６が停止されるとオン状態に設定される。
ドライバＩＣ４−１、４−２のＧＶＳＳ生成回路１３の出力、即ち、アンプ１８の出力は、ＧＶＳＳ電源線７を介して電気的に接続されている。ＧＶＳＳ電源線７には、電源キャパシタ９が接続される。
続いて、本実施形態におけるドライバＩＣ４−１、４−２の動作について説明する。本実施形態では、ドライバＩＣ４−１、４−２は、スリープモードを有している。ドライバＩＣ４−１、４−２がスリープモードに設定されると、ドライバＩＣ４−１、４−２は、最小限の回路のみが動作する状態になる。詳細には、ドライバＩＣ４−１、４−２は、スリープモードに設定されると、タイミング生成回路４４、液晶駆動電源発生回路４６、及び、液晶駆動回路４７の動作が停止され、インターフェース回路４１と、レジスタ回路４２と、発振回路４３と、電源起動シーケンサー４５のみが動作する状態になる。
ドライバＩＣ４−１、４−２がスリープモードに設定されているときにスリープ終了コマンドが供給されると、ドライバＩＣ４−１、４−２は、スリープモードから離脱する動作を行う。詳細には、スリープ終了コマンドが供給されると、マスタードライバであるドライバＩＣ４−１のタイミング生成回路４４は、基準クロック信号ＲＣＬＫ及び水平同期信号ＨＳＹＮＣの供給を開始する。上述されているように、マスタードライバであるドライバＩＣ４−１によって生成された基準クロック信号ＲＣＬＫ及び水平同期信号ＨＳＹＮＣは、ドライバＩＣ４−１、４−２の両方の電源起動シーケンサー４５に供給される。
スリープ終了コマンドの供給から十分に長い待機時間が経過した後、マスタードライバであるドライバＩＣ４−１のタイミング生成回路４４は、垂直同期信号ＶＳＹＮＣの供給を開始する。スリープ終了コマンドの供給から垂直同期信号ＶＳＹＮＣの供給の開始までの待機時間は、ドライバＩＣ４−１、４−２にスリープ終了コマンドが供給されるタイミングの間の時間差として想定される時間よりも充分に長く設定される。一実施形態では、スリープ終了コマンドの供給から垂直同期信号ＶＳＹＮＣの供給の開始までの待機時間は、１フレーム期間（即ち、垂直同期信号ＶＳＹＮＣの周期）以上に設定される。この場合、スリープ終了コマンドの供給を受けた後、１フレーム期間分に相当する期間が電源起動調整期間として確保され、その電源起動調整期間の後に、垂直同期信号ＶＳＹＮＣの供給が開始される。
ドライバＩＣ４−１、４−２の両方の電源起動シーケンサー４５は、スリープ終了コマンドが供給された後、垂直同期信号ＶＳＹＮＣに最初に現れるパルスに同期して液晶駆動電源発生回路４６の起動を開始する。液晶駆動電源発生回路４６の起動が開始されると、出力スイッチ１７、２１は、オン状態からオフ状態に切り換えられる。更に、昇圧回路１１の昇圧動作が開始されて電圧ＶＧＨ、ＶＧＬがそれぞれ、アンプ１４、１８に供給され始める。アンプ１４、１８は、電圧ＶＧＨ、ＶＧＬの供給を受け、それぞれ、電源電圧ＧＶＤＤ、ＶＧＳＳの出力を開始する。
このような動作によれば、ドライバＩＣ４−１、４−２にスリープ終了コマンドが供給されるタイミングが相違しても、ドライバＩＣ４−１、４−２の液晶駆動電源発生回路４６の起動がほぼ同時に開始され、過電流の発生を抑制することができる。
まず、図８は、スレーブドライバであるドライバＩＣ４−２にスリープ終了コマンドが供給されるタイミングが、マスタードライバであるドライバＩＣ４−１にスリープ終了コマンドが供給されるタイミングよりも遅延時間ＴＤ１だけ遅れた場合のドライバＩＣ４−１、４−２の動作を示すタイミングチャートである。
まず、リセット信号ＲＥＳＸによりドライバＩＣ４−１、４−２にリセットパルス５１が供給される。続いて、マスタードライバであるドライバＩＣ４−１にスリープ終了コマンド５２−１が供給されると、ドライバＩＣ４−１のタイミング生成回路４４は、基準クロック信号ＲＣＬＫの供給を開始し、次いで、水平同期信号ＨＳＹＮＣの供給を開始する。ドライバＩＣ４−１のタイミング生成回路４４によって生成された基準クロック信号ＲＣＬＫ、水平同期信号ＨＳＹＮＣは、ドライバＩＣ４−１、４−２の両方の電源起動シーケンサー４５に供給される。
その後、十分な待機時間が経過した後、即ち、ドライバＩＣ４−１がスリープ終了コマンド５２−１を受け取った後に開始される電源起動調整期間が経過した後で、ドライバＩＣ４−１のタイミング生成回路４４は、垂直同期信号ＶＳＹＮＣの供給を開始する。図８では、電源起動調整期間が、記号“１Ｆ”として図示されている。電源起動調整期間が、１フレーム期間分の長さを有していることに留意されたい。ドライバＩＣ４−１のタイミング生成回路４４で生成された垂直同期信号ＶＳＹＮＣは、ドライバＩＣ４−１、４−２の両方の電源起動シーケンサー４５に供給される。ドライバＩＣ４−１の電源起動シーケンサー４５は、垂直同期信号ＶＳＹＮＣの最初のパルスに応答して液晶駆動電源発生回路４６の起動を開始する。
ここで、ドライバＩＣ４−１にスリープ終了コマンド５２−１が供給された後、垂直同期信号ＶＳＹＮＣの供給が開始されるまでの待機時間が十分に長ければ、垂直同期信号ＶＳＹＮＣの供給が開始される前にドライバＩＣ４−２にスリープ終了コマンド５２−２が供給されることになる。この場合、ドライバＩＣ４−２の電源起動シーケンサー４５も、垂直同期信号ＶＳＹＮＣの最初のパルスに応答して液晶駆動電源発生回路４６の起動を開始する。したがって、ドライバＩＣ４−１、４−２の電源起動シーケンサー４５は、ほぼ同時に液晶駆動電源発生回路４６の起動を開始することになる。よって、ドライバＩＣ４−１、４−２の液晶駆動電源発生回路４６では、過電流は発生しない。
例えば、垂直同期信号ＶＳＹＮＣの供給が開始されるまでの待機時間が１フレーム期間の長さ以上に設定されている場合、ドライバＩＣ４−１、４−２にスリープ終了コマンドが供給されるタイミングの間に想定される時間差が最長でもフレーム期間の長さの半分以下であれば、過電流の発生を抑制することができる。これは、実用上、十分な想定である。
一方、図９は、マスタードライバであるドライバＩＣ４−１にスリープ終了コマンドが供給されるタイミングが、スレーブドライバであるドライバＩＣ４−２にスリープ終了コマンドが供給されるタイミングよりも遅延時間ＴＤ２だけ遅れた場合のドライバＩＣ４−１、４−２の動作を示すタイミングチャートである。
この場合、リセット信号ＲＥＳＸによりドライバＩＣ４−１、４−２にリセットパルス５１が供給された後、スレーブドライバであるドライバＩＣ４−２にスリープ終了コマンド５２−２が供給される。この段階では、ドライバＩＣ４−２には基準クロック信号ＲＣＬＫ、水平同期信号ＨＳＹＮＣ、及び、垂直同期信号ＶＳＹＮＣは供給されていないので、ドライバＩＣ４−２は何も行わない。
その後、マスタードライバであるドライバＩＣ４−１にスリープ終了コマンド５２−２が供給されると、ドライバＩＣ４−１のタイミング生成回路４４は、基準クロック信号ＲＣＬＫの供給を開始し、次いで、水平同期信号ＨＳＹＮＣの供給を開始する。ドライバＩＣ４−１のタイミング生成回路４４によって生成された基準クロック信号ＲＣＬＫ、水平同期信号ＨＳＹＮＣは、ドライバＩＣ４−１、４−２の両方の電源起動シーケンサー４５に供給される。
その後、十分な待機時間が経過した後で、即ち、ドライバＩＣ４−１がスリープ終了コマンド５２−１を受け取った後に開始される電源起動調整期間が経過した後で、ドライバＩＣ４−１のタイミング生成回路４４は、垂直同期信号ＶＳＹＮＣの供給を開始する。ドライバＩＣ４−１のタイミング生成回路４４によって生成された垂直同期信号ＶＳＹＮＣは、ドライバＩＣ４−１、４−２の両方の電源起動シーケンサー４５に供給される。ドライバＩＣ４−１、４−２の両方の電源起動シーケンサー４５は、垂直同期信号ＶＳＹＮＣの最初のパルスに応答して液晶駆動電源発生回路４６の起動を開始する。この結果、ドライバＩＣ４−１、４−２の電源起動シーケンサー４５は、ほぼ同時に液晶駆動電源発生回路４６の起動を開始することになる。よって、ドライバＩＣ４−１、４−２の液晶駆動電源発生回路４６では、過電流は発生しない。
以上に説明されているように、本実施形態では、ドライバＩＣ４−１、４−２の両方の電源起動シーケンサー４５は、スリープ同期コマンドを受け取った後、垂直同期信号ＶＳＹＮＣの供給の開始に同期して（即ち、最初のパルスに同期して）液晶駆動電源発生回路４６の起動を開始するように構成されている。ここで、垂直同期信号ＶＳＹＮＣは、マスタードライバであるドライバＩＣ４−１のタイミング生成回路４４からドライバＩＣ４−１、４−２の両方の電源起動シーケンサー４５に供給される。また、マスタードライバであるドライバＩＣ４−１のタイミング生成回路４４は、スリープ終了コマンドの供給から、十分に長い待機時間が経過した後、垂直同期信号ＶＳＹＮＣの供給を開始するように構成されている。
このような構成により、本実施形態の液晶表示装置では、ドライバＩＣ４−１、４−２にスリープ終了コマンドが供給されるタイミングが相違しても、ドライバＩＣ４−１、４−２の液晶駆動電源発生回路４６の起動がほぼ同時に開始され、過電流の発生を抑制することができる。
以上には、本発明の実施形態が具体的に記載されているが、本発明は上記の実施形態に限定して解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。
例えば、上記の実施形態では、２つのドライバＩＣ４−１、４−２を備える液晶表示装置が言及されているが、ドライバＩＣの数は、３以上であってもよい。この場合、複数のドライバＩＣのうちの一つが上記のマスタードライバとして動作し、残りのドライバＩＣがスレーブドライバとして動作する。
また、本発明は、ＬＣＤパネル２を備えた液晶表示装置に限定されず、表示パネルを備えたパネル表示装置に一般に適用可能である。
更にいえば、本発明は、それぞれに集積化された電源回路の出力が互いに電気的に接続されているような複数の集積回路を搭載した集積回路装置に一般に適用可能であることに留意されたい。この場合、複数の集積回路のうちの一つがマスターデバイスとして選択され、残りの集積回路がスレーブデバイスとして動作する。複数の集積回路それぞれの電源起動シーケンサーは、スリープ終了コマンドを受け取った後、同期信号の供給の開始に同期して（即ち、同期信号の最初のパルスに同期して）電源回路の起動を開始するように構成されている。ここで、同期信号は、マスターデバイスから全ての集積回路の電源起動シーケンサーに供給される。また、マスターデバイスのタイミング生成回路は、スリープ終了コマンドの供給から、十分に長い待機時間が経過した後、同期信号の供給を開始するように構成される。
１ ：アプリケーションプロセッサ
２ ：ＬＣＤパネル
３ ：表示領域
４−１、４−２：ドライバＩＣ
６ ：ＧＶＤＤ電源線
７ ：ＧＶＳＳ電源線
８、９ ：電源キャパシタ
１１ ：昇圧回路
１２ ：ＧＶＤＤ生成回路
１３ ：ＧＶＳＳ生成回路
１４ ：アンプ
１５ ：可変抵抗素子
１６ ：抵抗素子
１７ ：出力スイッチ
１８ ：アンプ
１９ ：可変抵抗素子
２０ ：抵抗素子
２１ ：出力スイッチ
３１ ：外部接続キャパシタ
４１ ：インターフェース回路
４２ ：レジスタ回路
４３ ：発振回路
４４ ：タイミング生成回路
４４ａ ：タイミングカウンタ
４４ｂ ：マスク回路
４５ ：電源起動シーケンサー
４５ａ ：タイミング制御信号
４６ ：液晶駆動電源発生回路
４７ ：液晶駆動回路
４８ ：ＲＣＬＫライン
４９ ：ＨＳＹＮＣライン
５０ ：ＶＳＹＮＣライン
５１ ：リセットパルス
１０１ ：アプリケーションプロセッサ
１０２ ：ＬＣＤパネル
１０３ ：表示領域
１０４−１、１０４−２：ドライバＩＣ
１０５ ：液晶駆動電源発生回路
１０６ ：ＧＶＤＤ電源線
１０７ ：ＧＶＳＳ電源線
１０８ ：電源キャパシタ
１０９ ：電源キャパシタ
１１１ ：昇圧回路
１１２ ：ＧＶＤＤ生成回路
１１３ ：ＧＶＳＳ生成回路
１１４ ：アンプ
１１５ ：可変抵抗素子
１１６ ：抵抗素子
１１７ ：出力スイッチ
１１８ ：アンプ
１１９ ：可変抵抗素子
１２０ ：抵抗素子
１２１ ：出力スイッチ
１３１ ：外部接続キャパシタ
１５１ ：リセットパルス
ＧＶＤＤ ：電源電圧
ＧＶＳＳ ：電源電圧
ＨＳＹＮＣ：水平同期信号
ＩＣ ：ドライバ
ＲＣＬＫ ：基準クロック信号
ＲＥＳＸ ：リセット信号
ＴＤ１ ：遅延時間
ＴＤ２ ：遅延時間
ＶＧＨ ：電圧
ＶＧＬ ：電圧
ＶＲＥＦ１：基準電圧
ＶＲＥＦ２：基準電圧
ＶＳＹＮＣ：垂直同期信号
２ ：ＬＣＤパネル
３ ：表示領域
４−１、４−２：ドライバＩＣ
６ ：ＧＶＤＤ電源線
７ ：ＧＶＳＳ電源線
８、９ ：電源キャパシタ
１１ ：昇圧回路
１２ ：ＧＶＤＤ生成回路
１３ ：ＧＶＳＳ生成回路
１４ ：アンプ
１５ ：可変抵抗素子
１６ ：抵抗素子
１７ ：出力スイッチ
１８ ：アンプ
１９ ：可変抵抗素子
２０ ：抵抗素子
２１ ：出力スイッチ
３１ ：外部接続キャパシタ
４１ ：インターフェース回路
４２ ：レジスタ回路
４３ ：発振回路
４４ ：タイミング生成回路
４４ａ ：タイミングカウンタ
４４ｂ ：マスク回路
４５ ：電源起動シーケンサー
４５ａ ：タイミング制御信号
４６ ：液晶駆動電源発生回路
４７ ：液晶駆動回路
４８ ：ＲＣＬＫライン
４９ ：ＨＳＹＮＣライン
５０ ：ＶＳＹＮＣライン
５１ ：リセットパルス
１０１ ：アプリケーションプロセッサ
１０２ ：ＬＣＤパネル
１０３ ：表示領域
１０４−１、１０４−２：ドライバＩＣ
１０５ ：液晶駆動電源発生回路
１０６ ：ＧＶＤＤ電源線
１０７ ：ＧＶＳＳ電源線
１０８ ：電源キャパシタ
１０９ ：電源キャパシタ
１１１ ：昇圧回路
１１２ ：ＧＶＤＤ生成回路
１１３ ：ＧＶＳＳ生成回路
１１４ ：アンプ
１１５ ：可変抵抗素子
１１６ ：抵抗素子
１１７ ：出力スイッチ
１１８ ：アンプ
１１９ ：可変抵抗素子
１２０ ：抵抗素子
１２１ ：出力スイッチ
１３１ ：外部接続キャパシタ
１５１ ：リセットパルス
ＧＶＤＤ ：電源電圧
ＧＶＳＳ ：電源電圧
ＨＳＹＮＣ：水平同期信号
ＩＣ ：ドライバ
ＲＣＬＫ ：基準クロック信号
ＲＥＳＸ ：リセット信号
ＴＤ１ ：遅延時間
ＴＤ２ ：遅延時間
ＶＧＨ ：電圧
ＶＧＬ ：電圧
ＶＲＥＦ１：基準電圧
ＶＲＥＦ２：基準電圧
ＶＳＹＮＣ：垂直同期信号
Claims (10)
- 第１電源回路と、同期信号を生成するタイミング生成回路と、前記第１電源回路の動作タイミングの制御を行う第１電源制御部とを備える第１集積回路と、
第２電源回路と、前記第２電源回路の動作タイミングの制御を行う第２電源制御部とを備える第２集積回路と、
前記第１電源回路の出力と前記第２電源回路の出力とを電気的に接続する電源線
とを具備し、
前記第１集積回路及び前記第２集積回路には、スリープモードが設定可能であり、
前記第１集積回路が前記スリープモードに設定されると、前記第１電源回路の動作が停止され、
前記第２集積回路が前記スリープモードに設定されると、前記第２電源回路の動作が停止され、
前記同期信号は、前記第１電源制御部と前記第２電源制御部とに供給され、
前記第１電源制御部は、前記スリープモードを離脱することを指示する第１スリープモード終了コマンドが前記第１集積回路に供給されたとき、前記同期信号の供給の開始に応答して、前記第１電源回路の動作を開始するように構成されており、
前記第２電源制御部は、前記スリープモードを離脱することを指示する第２スリープモード終了コマンドが前記第２集積回路に供給されたとき、前記同期信号の供給の開始に応答して、前記第２電源回路の動作を開始するように構成されており、
前記タイミング生成回路は、前記第１スリープモード終了コマンドが前記第１集積回路に供給されたとき、特定の待機期間が経過した後で前記同期信号の供給を開始する
集積回路装置。 - 請求項１に記載の集積回路装置であって、
前記第１電源回路は、前記第１電源回路の動作が停止されるときに前記第１電源回路の出力を接地端子に接続する第１出力スイッチを備え、
前記第２電源回路は、前記第１電源回路の動作が停止されるときに前記第２電源回路の出力を接地端子に接続する第２出力スイッチを備える
集積回路装置。 - スリープモードが設定可能な集積回路であって、
電源回路と、
同期信号を生成するタイミング生成回路と、
前記電源回路の動作タイミングの制御を行う電源制御部
と具備し、
前記集積回路が前記スリープモードに設定されると、前記電源回路の動作が停止され、
前記電源制御部は、前記スリープモードを離脱することを指示するスリープモード終了コマンドが前記集積回路に供給されたとき、前記同期信号の供給の開始に応答して、前記電源回路の動作を開始するように構成されており、
前記タイミング生成回路は、前記スリープモード終了コマンドが前記集積回路に供給された後、特定の待機期間が経過した後で前記同期信号の供給を開始する
集積回路。 - 請求項３に記載の集積回路であって、
前記電源回路は、前記電源回路の動作が停止されるときに前記電源回路の出力を接地端子に接続する出力スイッチを備える
集積回路。 - 表示パネルと、
前記表示パネルを駆動する第１及び第２ドライバと、
電源線
とを具備し、
前記第１ドライバは、
第１電源回路と、
垂直同期信号を生成するタイミング生成回路と、
前記第１電源回路の動作タイミングの制御を行う第１電源制御部
とを備え、
前記第２ドライバは、
第２電源回路と、
前記第２電源回路の動作タイミングの制御を行う第２電源制御部
とを備え、
前記電源線は、前記第１電源回路の出力と前記第２電源回路の出力とを電気的に接続し、
とを具備し、
前記第１及び第２ドライバには、スリープモードが設定可能であり、
前記第１ドライバが前記スリープモードに設定されると、前記第１電源回路の動作が停止され、
前記第２ドライバが前記スリープモードに設定されると、前記第２電源回路の動作が停止され、
前記垂直同期信号は、前記第１電源制御部と前記第２電源制御部とに供給され、
前記第１電源制御部は、前記スリープモードを離脱することを指示する第１スリープモード終了コマンドが前記第１ドライバに供給されたとき、前記垂直同期信号の供給の開始に応答して、前記第１電源回路の動作を開始するように構成されており、
前記第２電源制御部は、前記スリープモードを離脱することを指示する第２スリープモード終了コマンドが前記第２ドライバに供給されたとき、前記垂直同期信号の供給の開始に応答して、前記第２電源回路の動作を開始するように構成されており、
前記タイミング生成回路は、前記第１スリープモード終了コマンドが前記第１ドライバに供給されたとき、特定の待機期間が経過した後で前記垂直同期信号の供給を開始する
パネル表示装置。 - 請求項５に記載のパネル表示装置であって、
前記特定の待機期間の長さは、前記垂直同期信号の周期として決定される１フレーム期間の長さ以上である
パネル表示装置。 - 請求項５又は６に記載のパネル表示装置であって、
前記第１電源回路は、前記第１電源回路の動作が停止されるときに前記第１電源回路の出力を接地端子に接続する第１出力スイッチを備え、
前記第２電源回路は、前記第１電源回路の動作が停止されるときに前記第２電源回路の出力を接地端子に接続する第２出力スイッチを備える
パネル表示装置。 - 請求項５乃至７のいずれかに記載のパネル表示装置であって、
前記第１ドライバは、前記第１電源回路から出力される第１電源電圧で動作し、前記表示パネルを駆動する第１駆動回路を備え、
前記第２ドライバは、前記第２電源回路から出力される第２電源電圧で動作し、前記表示パネルを駆動する第２駆動回路を備える
パネル表示装置。 - 表示パネルを駆動し、且つ、スリープモードが設定可能である表示パネルドライバであって、
電源回路と、
垂直同期信号を生成するタイミング生成回路と、
前記電源回路の動作タイミングの制御を行う電源制御部
とを具備し、
前記表示パネルドライバが前記スリープモードに設定されると、前記電源回路の動作が停止され、
前記垂直同期信号は、前記電源制御部に供給され、
前記電源制御部は、前記スリープモードを離脱することを指示するスリープモード終了コマンドが前記表示パネルドライバに供給されたとき、前記垂直同期信号の供給の開始に応答して、前記電源回路の動作を開始するように構成されており、
前記タイミング生成回路は、前記スリープモード終了コマンドが前記表示パネルドライバに供給されたとき、特定の待機期間が経過した後で前記垂直同期信号の供給を開始する
表示パネルドライバ。 - 請求項９に記載の表示パネルドライバであって、
前記特定の待機期間の長さは、前記垂直同期信号の周期として決定される１フレーム期間の長さ以上である
表示パネルドライバ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012268290A JP6110122B2 (ja) | 2012-12-07 | 2012-12-07 | 集積回路装置、パネル表示装置及び表示パネルドライバ |
| US14/097,174 US9619007B2 (en) | 2012-12-07 | 2013-12-04 | Driver IC of a display panel waiting a predetermined time before supplying vertical synchronization signal (VSYNC) after sleep-out command is received |
| CN201310655460.3A CN103871380B (zh) | 2012-12-07 | 2013-12-06 | 集成电路设备、集成电路、面板显示设备及显示面板驱动器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012268290A JP6110122B2 (ja) | 2012-12-07 | 2012-12-07 | 集積回路装置、パネル表示装置及び表示パネルドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014115391A true JP2014115391A (ja) | 2014-06-26 |
| JP6110122B2 JP6110122B2 (ja) | 2017-04-05 |
Family
ID=50882370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012268290A Active JP6110122B2 (ja) | 2012-12-07 | 2012-12-07 | 集積回路装置、パネル表示装置及び表示パネルドライバ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9619007B2 (ja) |
| JP (1) | JP6110122B2 (ja) |
| CN (1) | CN103871380B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016180967A (ja) * | 2015-03-25 | 2016-10-13 | シナプティクス・ジャパン合同会社 | 半導体装置及び電子装置 |
| WO2016190185A1 (ja) * | 2015-05-22 | 2016-12-01 | シャープ株式会社 | 液晶表示装置 |
| WO2017033844A1 (ja) * | 2015-08-27 | 2017-03-02 | シャープ株式会社 | 表示装置およびその電源制御方法 |
| KR20170077911A (ko) * | 2015-12-28 | 2017-07-07 | 엘지디스플레이 주식회사 | 표시장치와 그 구동 방법 |
| US10070018B2 (en) | 2016-08-19 | 2018-09-04 | Synaptics Japan Gk | Device for vertical and horizontal synchronization in display system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5990134B2 (ja) * | 2013-06-11 | 2016-09-07 | 株式会社ジャパンディスプレイ | タッチ検出機能付き表示装置及び電子機器 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07271323A (ja) * | 1994-03-31 | 1995-10-20 | Hitachi Ltd | 液晶表示装置 |
| JPH0968951A (ja) * | 1995-08-31 | 1997-03-11 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JP2002313925A (ja) * | 2001-04-10 | 2002-10-25 | Hitachi Ltd | 電源回路を内蔵した半導体集積回路および液晶表示制御装置並びに携帯用電子機器 |
| JP2003099006A (ja) * | 2001-09-21 | 2003-04-04 | Optrex Corp | メモリ性液晶表示装置の駆動回路 |
| JP2010008953A (ja) * | 2008-06-30 | 2010-01-14 | Casio Comput Co Ltd | 液晶表示装置及び液晶表示方法 |
| JP2012037664A (ja) * | 2010-08-05 | 2012-02-23 | Seiko Epson Corp | 集積回路装置及び電子機器 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG63562A1 (en) * | 1990-06-18 | 1999-03-30 | Seiko Epson Corp | Flat display device and display body driving device |
| US5491495A (en) * | 1990-11-13 | 1996-02-13 | Wang Laboratories, Inc. | User interface having simulated devices |
| KR960004322B1 (ko) * | 1991-01-16 | 1996-03-30 | 마쯔시다덴기산교 가부시기가이샤 | 복수채널기록기능을 가진 비데오테이프레코오더 |
| JPH0755856A (ja) * | 1993-08-23 | 1995-03-03 | Mitsubishi Electric Corp | 周期測定装置 |
| JP2986048B2 (ja) * | 1994-04-26 | 1999-12-06 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータ・システムに装着可能な拡張デバイス、拡張デバイスの制御方法及び拡張デバイスを有するコンピュータ・システムの制御方法 |
| KR100303079B1 (ko) * | 1997-05-29 | 2001-11-22 | 윤종용 | 마이콤의리셋(reset)을통한디스플레이모니터의파워온/오프장치및방법 |
| KR100288581B1 (ko) * | 1997-05-29 | 2001-05-02 | 윤종용 | 리모콘을 이용한 복수개 모니터의 파워 온/오프 방법 |
| DE19801732A1 (de) * | 1998-01-19 | 1999-07-22 | Thomson Brandt Gmbh | Schaltung zur Aufbereitung von Synchronsignalen |
| US6297817B1 (en) * | 1999-04-21 | 2001-10-02 | Appian Graphics Corp. | Computer system with multiple monitor control signal synchronization apparatus and method |
| US6848055B1 (en) * | 2000-03-23 | 2005-01-25 | Intel Corporation | Integrated circuit having various operational modes and a method therefor |
| US6735704B1 (en) * | 2000-10-20 | 2004-05-11 | International Business Machines Corporation | Autonomic control of power subsystems in a redundant power system |
| KR100413686B1 (ko) * | 2001-07-14 | 2003-12-31 | 삼성전자주식회사 | 모니터의 절전 장치 및 그 제어 방법 |
| JP3983763B2 (ja) * | 2002-06-25 | 2007-09-26 | 富士通株式会社 | ディスプレイ装置および節電制御装置 |
| JP2004134974A (ja) * | 2002-10-09 | 2004-04-30 | Amtran Technology Co Ltd | 表示器の水平同期信号と垂直同期信号との調整方法及びその調整装置 |
| US7080269B2 (en) * | 2003-05-15 | 2006-07-18 | International Business Machines Corporation | Method and apparatus for implementing power-saving sleep mode in design with multiple clock domains |
| US7669063B2 (en) * | 2006-06-15 | 2010-02-23 | Top Victory Electronics (Taiwan) Co., Ltd. | Method of power down control for a display device, and power down controller for implementing the method |
| KR20080015584A (ko) * | 2006-08-16 | 2008-02-20 | 삼성전자주식회사 | 표시 장치 |
| US7511762B2 (en) * | 2006-09-06 | 2009-03-31 | Amimon Ltd. | Generation of a frame synchronized clock for a wireless video receiver |
| US8120261B2 (en) * | 2007-12-04 | 2012-02-21 | Samsung Mobile Display Co., Ltd. | Organic electroluminescence display and driving method thereof |
| JP5206397B2 (ja) * | 2008-02-19 | 2013-06-12 | 株式会社Ｊｖｃケンウッド | 液晶表示装置及び液晶表示装置の駆動方法 |
| JP2011014066A (ja) * | 2009-07-06 | 2011-01-20 | Renesas Electronics Corp | 表示制御回路及び表示制御方法 |
| US20110128357A1 (en) * | 2009-12-01 | 2011-06-02 | Samsung Electronics Co., Ltd. | Stereoscopic glasses, display device and driving method of the same |
| KR101175674B1 (ko) * | 2010-01-12 | 2012-08-22 | 김창호 | 컴퓨터 주변기기의 대기전력 차단 장치 |
| US8819472B1 (en) * | 2010-02-12 | 2014-08-26 | Linear Technology Corporation | Method and system for clock edge synchronization of multiple clock distribution integrated circuits by configuring master device to produce at least one gated clock output signal |
| JP2012064193A (ja) * | 2010-03-26 | 2012-03-29 | Fujitsu Component Ltd | 電子装置 |
| JP2012150152A (ja) | 2011-01-17 | 2012-08-09 | Renesas Electronics Corp | データ処理装置及び半導体装置 |
| US8278867B2 (en) * | 2011-03-03 | 2012-10-02 | General Electric Company | Circuit and method for applying a three phase power source to a three phase load |
| EP2611016B1 (en) * | 2011-12-29 | 2016-10-26 | Samsung Electronics Co., Ltd. | Power supply and display apparatus having the same |
| KR20130140445A (ko) * | 2012-06-14 | 2013-12-24 | 삼성디스플레이 주식회사 | 표시장치, 전원제어장치 및 그 구동 방법 |
| JP5990134B2 (ja) * | 2013-06-11 | 2016-09-07 | 株式会社ジャパンディスプレイ | タッチ検出機能付き表示装置及び電子機器 |
-
2012
- 2012-12-07 JP JP2012268290A patent/JP6110122B2/ja active Active
-
2013
- 2013-12-04 US US14/097,174 patent/US9619007B2/en active Active
- 2013-12-06 CN CN201310655460.3A patent/CN103871380B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07271323A (ja) * | 1994-03-31 | 1995-10-20 | Hitachi Ltd | 液晶表示装置 |
| JPH0968951A (ja) * | 1995-08-31 | 1997-03-11 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JP2002313925A (ja) * | 2001-04-10 | 2002-10-25 | Hitachi Ltd | 電源回路を内蔵した半導体集積回路および液晶表示制御装置並びに携帯用電子機器 |
| JP2003099006A (ja) * | 2001-09-21 | 2003-04-04 | Optrex Corp | メモリ性液晶表示装置の駆動回路 |
| JP2010008953A (ja) * | 2008-06-30 | 2010-01-14 | Casio Comput Co Ltd | 液晶表示装置及び液晶表示方法 |
| JP2012037664A (ja) * | 2010-08-05 | 2012-02-23 | Seiko Epson Corp | 集積回路装置及び電子機器 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016180967A (ja) * | 2015-03-25 | 2016-10-13 | シナプティクス・ジャパン合同会社 | 半導体装置及び電子装置 |
| WO2016190185A1 (ja) * | 2015-05-22 | 2016-12-01 | シャープ株式会社 | 液晶表示装置 |
| WO2017033844A1 (ja) * | 2015-08-27 | 2017-03-02 | シャープ株式会社 | 表示装置およびその電源制御方法 |
| JPWO2017033844A1 (ja) * | 2015-08-27 | 2018-06-28 | シャープ株式会社 | 表示装置およびその電源制御方法 |
| KR20170077911A (ko) * | 2015-12-28 | 2017-07-07 | 엘지디스플레이 주식회사 | 표시장치와 그 구동 방법 |
| KR102458645B1 (ko) | 2015-12-28 | 2022-10-25 | 엘지디스플레이 주식회사 | 표시장치와 그 구동 방법 |
| US10070018B2 (en) | 2016-08-19 | 2018-09-04 | Synaptics Japan Gk | Device for vertical and horizontal synchronization in display system |
Also Published As
| Publication number | Publication date |
|---|---|
| US20140164806A1 (en) | 2014-06-12 |
| JP6110122B2 (ja) | 2017-04-05 |
| CN103871380A (zh) | 2014-06-18 |
| CN103871380B (zh) | 2018-04-10 |
| US9619007B2 (en) | 2017-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6110122B2 (ja) | 集積回路装置、パネル表示装置及び表示パネルドライバ | |
| CN109859696B (zh) | 同步背光装置及其操作方法 | |
| KR101521732B1 (ko) | 게이트 구동 회로 및 방법, 및 액정 디스플레이 | |
| JP5232956B2 (ja) | 液晶表示装置 | |
| CN109542263B (zh) | 显示驱动器、显示设备和驱动显示面板的方法 | |
| JP2016014857A (ja) | タッチスクリーンパネル一体型表示装置及び表示パネル | |
| US10504478B2 (en) | Semiconductor device having shifted operation voltages in different modes and electronic apparatus thereof | |
| KR20030015033A (ko) | 전원 시퀀스장치 및 그 구동방법 | |
| US10192515B2 (en) | Display device and data driver | |
| JP2015094806A (ja) | 表示ドライバ、表示システム、及びマイクロコンピュータ | |
| JP2011017869A (ja) | 表示パネル駆動装置、表示装置、及び、表示パネル駆動方法 | |
| CN210325161U (zh) | 热插拔检测电路及显示装置 | |
| TWI513155B (zh) | 電源轉換系統 | |
| TWI299148B (en) | Liquid crystal display and integrated driver circuit thereof | |
| KR20150078981A (ko) | 평판 표시 장치 및 그의 구동 방법 | |
| WO2012161001A1 (ja) | 液晶表示装置の駆動装置および液晶表示装置 | |
| US9201483B2 (en) | Image processing unit, image processing apparatus and image display system | |
| US20210272492A1 (en) | Start signal generation circuit, driving method and display device | |
| KR102034054B1 (ko) | 전원 공급부 및 이를 이용한 평판 표시 장치 | |
| KR102551574B1 (ko) | 전원 공급 장치 및 표시장치 | |
| US11810497B2 (en) | Touch/display driving circuit and device including same | |
| JP7324902B2 (ja) | 表示ドライバ、表示装置及び表示パネルの駆動方法 | |
| US20240004496A1 (en) | Touch/display driving circuit and device including same | |
| KR100471789B1 (ko) | 티에프티액정표시장치의파워온초기리던던시방지장치 | |
| KR20170140624A (ko) | 전원공급부를 포함하는 표시장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140507 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151029 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160715 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160726 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160920 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161122 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170120 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170208 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170309 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6110122 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |