JP2014107408A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、耐圧向上のための構造が形成される半導体装置に関する。 The present invention relates to a semiconductor device in which a structure for improving breakdown voltage is formed.
半導体装置において、半導体素子が形成される素子領域の外周に耐圧を向上させる構造（以下において「耐圧構造」という。）として、ガードリングやリサーフなどが配置される。これにより、素子領域の周囲に発生する電界集中を緩和して、半導体装置の耐圧向上が図られている。 In a semiconductor device, a guard ring, a RESURF, or the like is arranged as a structure for improving a breakdown voltage (hereinafter referred to as a “breakdown voltage structure”) on the outer periphery of an element region where a semiconductor element is formed. Thereby, the electric field concentration generated around the element region is relaxed, and the breakdown voltage of the semiconductor device is improved.
ところで、シリコン（Ｓｉ）基板の場合には、不純物イオン注入後のアニール処理により、熱拡散による不純物濃度の調整が可能である。しかし、シリコンカーバイト（ＳｉＣ）基板の場合には、高温に加熱しても不純物の拡散はほぼ起こらない。このため、イオン注入プロファイルのみでの濃度調整が必要である。 By the way, in the case of a silicon (Si) substrate, the impurity concentration can be adjusted by thermal diffusion by annealing after impurity ion implantation. However, in the case of a silicon carbide (SiC) substrate, impurity diffusion hardly occurs even when heated to a high temperature. For this reason, it is necessary to adjust the concentration only with the ion implantation profile.
このため、ＳｉＣ基板の半導体装置にガードリング構造やリサーフ構造を適用するために、種々の方法が提案されている。例えば、リサーフ構造において、単位面積当たりの不純物注入領域の面積の割合をチップ端部に向けて減少させることにより、耐圧を向上する方法が提案されている（例えば、特許文献１参照。）。 For this reason, various methods have been proposed in order to apply a guard ring structure or a RESURF structure to a SiC substrate semiconductor device. For example, in the RESURF structure, a method has been proposed in which the breakdown voltage is improved by reducing the ratio of the area of the impurity implantation region per unit area toward the end of the chip (see, for example, Patent Document 1).
しかしながら、逆バイアス印加時においてガードリング内では空乏層が殆ど広がらない。このため、ガードリング周囲の半導体膜に空乏層が広がってリーチスルーが起こり、耐圧の低下を招くという問題がある。また、ガードリング内全体に空乏層が広がらないために、ガードリングの一部のみしか耐圧向上に貢献しない。このため、耐圧向上のためには、多数のガードリングを配置する必要があり、半導体装置のサイズが増大する。 However, the depletion layer hardly spreads in the guard ring when reverse bias is applied. For this reason, there is a problem that a depletion layer spreads in the semiconductor film around the guard ring, reach-through occurs, and the breakdown voltage decreases. Further, since the depletion layer does not spread throughout the guard ring, only a part of the guard ring contributes to the breakdown voltage improvement. For this reason, in order to improve the breakdown voltage, it is necessary to arrange a large number of guard rings, which increases the size of the semiconductor device.
一方、リサーフ構造を採用した場合は、リサーフを形成するためのイオン注入工程が必要である。特に、電界集中を緩和する効果を高めるためにリサーフ内に濃度分布を設けることが一般的であるが、このためにはリサーフを形成するイオン注入を複数回行う必要がある。これにより、半導体装置の製造工程が増加する。 On the other hand, when the RESURF structure is adopted, an ion implantation process for forming the RESURF is necessary. In particular, it is common to provide a concentration distribution in the resurf in order to enhance the effect of relaxing the electric field concentration. For this purpose, it is necessary to perform ion implantation for forming the resurf several times. Thereby, the manufacturing process of a semiconductor device increases.
上記問題点に鑑み、本発明は、電界集中を緩和する構造を有し、且つ装置サイズの増大及び製造工程の増加が抑制された半導体装置を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a semiconductor device that has a structure that alleviates electric field concentration and that suppresses an increase in device size and an increase in manufacturing processes.
本発明の一態様によれば、（イ）シリコンカーバイト基板を有し、素子領域及び素子領域の周囲を囲む外周領域が主面に定義された第１導電型の半導体基体と、（ロ）素子領域と外周領域との境界領域において半導体基体の上部の一部に素子領域を囲んで埋め込まれ、半導体基体との間でｐｎ接合を形成する第２導電型の主接合部と、（ハ）主接合部の周囲を囲んで外周領域の上部に埋め込まれた少なくとも１つのガードリングをそれぞれ有する、互いに離間して外周領域に多重に配置された複数のリサーフ領域と、（ニ）主接合部及び複数のリサーフ領域中のガードリングを相互に電気的に短絡する短絡部とを備える半導体装置が提供される。 According to one aspect of the present invention, (b) a first conductive type semiconductor substrate having a silicon carbide substrate and having an element region and an outer peripheral region surrounding the periphery of the element region defined as a main surface; A second-conductivity-type main junction that surrounds and embeds the element region in a part of the upper portion of the semiconductor substrate in a boundary region between the element region and the outer peripheral region and forms a pn junction with the semiconductor substrate; A plurality of resurf regions, each of which has at least one guard ring that is embedded in the upper part of the outer peripheral region so as to surround the periphery of the main joint portion, and that are spaced apart from each other and arranged in multiple locations in the outer peripheral region; There is provided a semiconductor device including a short-circuit portion that electrically short-circuits guard rings in a plurality of RESURF regions.
本発明によれば、電界集中を緩和する構造を有し、且つ装置サイズの増大及び製造工程の増大が抑制された半導体装置を提供できる。 According to the present invention, it is possible to provide a semiconductor device that has a structure that reduces electric field concentration and that suppresses an increase in device size and an increase in manufacturing processes.
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Next, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the ratio of the thickness of each layer is different from the actual one. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。 Further, the embodiments described below exemplify apparatuses and methods for embodying the technical idea of the present invention, and the embodiments of the present invention include the material, shape, structure, arrangement, etc. of the component parts. Is not specified as follows. The embodiment of the present invention can be variously modified within the scope of the claims.
本発明の実施形態に係る半導体装置１００は、図１に示すように、シリコンカーバイト基板（ＳｉＣ基板）１を有し、素子領域１０１及び素子領域１０１の周囲を囲む外周領域１０２が主面に定義された第１導電型の半導体基体１０と、素子領域１０１と外周領域１０２との境界領域において半導体基体１０の上部の一部に素子領域１０１を囲んで埋め込まれ、半導体基体１０との間でｐｎ接合を形成する第２導電型の主接合部４と、互いに離間して外周領域１０２に多重に配置された第１リサーフ領域５１〜第４リサーフ領域５４と、主接合部４及び第１リサーフ領域５１〜第４リサーフ領域５４中のガードリング１１を相互に電気的に短絡する短絡部８とを備える。主接合部４は、素子領域１０１と外周領域１０２の境界を含む一定の幅の境界領域に形成されている。第１リサーフ領域５１〜第４リサーフ領域５４は、主接合部４の周囲を囲んで外周領域１０２の上部に埋め込まれた少なくとも１つのガードリング１１をそれぞれ有する。
As shown in FIG. 1, a
なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。 The first conductivity type and the second conductivity type are opposite to each other. That is, if the first conductivity type is n-type, the second conductivity type is p-type, and if the first conductivity type is p-type, the second conductivity type is n-type. Hereinafter, a case where the first conductivity type is n-type and the second conductivity type is p-type will be described as an example.
図１に示した半導体装置１００の半導体基体１０は、ＳｉＣ基板１上にＳｉＣからなる半導体層を積層した構造である。以下では、半導体基体１０が、高濃度ｎ型のＳｉＣ基板１上に低濃度ｎ型のエピタキシャル成長膜２が形成された構造である場合を例示的に説明する。エピタキシャル成長膜２の上部の一部に、選択的にガードリング１１が埋め込まれている。
A
また、半導体装置１００が素子領域１０１上にショットキー電極３が配置されたショットキーバリアダイオード（ＳＢＤ）である例を、図１は示している。即ち、エピタキシャル成長膜２とショットキー電極３との界面にショットキー接合が形成されている。逆バイアス印加時に、ショットキー電極３の外側の電極端３１に電界集中が生じる。電界緩和を目的として、ショットキー電極３の電極端３１近傍の半導体基体１０内に主接合部４が配置されている。主接合部４を形成するために、例えばイオン注入法によって半導体基体１０内にｐ型半導体領域が形成される。なお、主接合部４の側面は、外側の端部４１において第１リサーフ領域５１のガードリング１１の側面に接している。第１リサーフ領域５１〜第４リサーフ領域５４は、主接合部４の端部４１に発生する電界集中を緩和するために配置されている。
FIG. 1 shows an example in which the
短絡部８は、例えば外周領域１０２の上部の一部に埋め込まれて、主接合部４とすべてのガードリング１１を短絡する。図２に示した例では、直線状の短絡部８によって主接合部４及び各ガードリング１１が短絡されている。なお、図２では、酸化膜９の図示を省略している（以下の平面図において同様）。
The short-
外周領域１０２では、エピタキシャル成長膜２上にチップ端７まで酸化膜９が配置されている。また、ＳｉＣ基板１の裏面には、裏面電極１６が配置されている。
In the outer
図３に、半導体装置１００全体の平面図を示す。素子領域１０１の周囲に配置された外周領域１０２が、耐圧構造が配置される耐圧構造領域である。図３に示すように、外周領域１０２の幅をｄとする。なお、図３ではガードリング１１の図示を省略している。図２は、素子領域１０１と外周領域１０２の境界部分を示すために、図３の右上部の一部を拡大した平面図である。
FIG. 3 shows a plan view of the
以下において、外周領域１０２に配置されたリサーフ領域を総称して「リサーフ領域５」という。図１では４つの環状の第１リサーフ領域５１〜第４リサーフ領域５４が外周領域１０２に配置されている例を示したが、リサーフ領域５の数は４つに限られるものではない。
Hereinafter, the RESURF regions arranged in the outer
なお、リサーフ領域５のいずれかがガードリング１１を複数備えている。図１に示した例では、第１リサーフ領域５１に含まれるガードリングの個数は１であるが、第２リサーフ領域５２〜第４リサーフ領域５４に含まれるガードリングの個数はそれぞれ５である。図４（ａ）〜図４（ｃ）に、外周領域１０２の拡大図を示す。なお、図４（ａ）〜図４（ｃ）ではショットキー電極３の図示を省略している。
One of the
素子領域１０１からの距離が長いリサーフ領域５ほど、リサーフ領域５内のガードリング１１の幅は狭く形成されている。ただし、同一のリサーフ領域５内では、ガードリング１１の幅は同一である。ガードリング１１の幅の詳細については後述する。
The width of the
ここで、図３に示した半導体装置１００と同様に素子領域１０１と外周領域１０２が定義されたＳＢＤについて、関連技術のリサーフ構造又はガードリング構造を耐圧構造として採用した例を説明する。即ち、ショットキー電極３が配置された素子領域１０１の周囲を囲んで、ＳＢＤの耐圧を向上するためのリサーフ構造やガードリング構造などの耐圧構造が形成される外周領域１０２が配置されている。
Here, an example in which the related art RESURF structure or guard ring structure is employed as the breakdown voltage structure for the SBD in which the
耐圧構造にリサーフ構造を採用した例を図５、図６に示し、ガードリング構造を採用した例を図７、図８に示す。リサーフ構造とガードリング構造のいずれを採用した例も、半導体基体１０はＳｉＣ基板１上にエピタキシャル成長膜２が形成された構造であり、エピタキシャル成長膜２上にショットキー電極３が配置されている。エピタキシャル成長膜２とショットキー電極３の界面にショットキー接合が形成されている。逆バイアスＶは、ショットキー電極３と裏面電極１６間に、裏面電極１６が正電位になるように印加される。
An example in which the RESURF structure is adopted as the pressure-resistant structure is shown in FIGS. 5 and 6, and an example in which the guard ring structure is adopted is shown in FIGS. In any of the examples employing the RESURF structure or the guard ring structure, the
逆バイアス印加時に、ショットキー電極３の電極端３１に電界集中が生じる。電界緩和を目的として、ショットキー電極３の電極端３１の近傍で半導体基体１０にｐ型半導体領域がイオン注入法によって形成され、主接合部４が形成されている。
When reverse bias is applied, electric field concentration occurs at the
リサーフ構造を採用した例では、図５、図６に示すように、主接合部４の外側で外周領域１０２に第１リサーフ領域５１ａ〜第４リサーフ領域５４ａが主面に沿って同心円状に連続的に配置されている。一方、ガードリング構造を採用した例では、図７、図８に示すように、主接合部４の外側で外周領域１０２に複数のガードリング１１ａが主面に沿って同心円状に互いに離間して配置されている。
In the example employing the RESURF structure, as shown in FIGS. 5 and 6, the
逆バイアス時に、ｐｎ接合周辺では空乏層が広がる。この空乏層内の電界の大きさは、ｐｎ接合部で最大である。このような空乏層・電界・電圧の関係は、一般的に以下の式（１）に示すポアソン方程式により表される：
∇2φ(x,y,z)＝ρ(x,y,z)／ε ・・・（１）
式（１）で、φ(x,y,z)は座標(x,y,z)の電位、ρ(x,y,z)は座標(x,y,z)の電界密度、εは誘電率である。
At the time of reverse bias, a depletion layer spreads around the pn junction. The magnitude of the electric field in this depletion layer is maximum at the pn junction. Such a depletion layer / electric field / voltage relationship is generally represented by the Poisson equation shown in the following equation (1):
∇ 2 φ (x, y, z) = ρ (x, y, z) / ε (1)
In equation (1), φ (x, y, z) is the potential at coordinates (x, y, z), ρ (x, y, z) is the electric field density at coordinates (x, y, z), and ε is the dielectric Rate.
図９〜図１２に、１次元での計算モデルと計算結果について示す。図９に示した計算モデルは、ｐｎ接合ダイオードを１次元で表したものであり、逆バイアスＶを印加した状態の電気回路も示している。ｐｎ接合ダイオードの両端において、裏面電極１６とショットキー電極３が、ＳｉＣ基板１の裏面とエピタキシャル成長膜２の表面のｐ型半導体層１７にそれぞれ形成されている。
9 to 12 show a one-dimensional calculation model and calculation results. The calculation model shown in FIG. 9 is a one-dimensional representation of a pn junction diode, and also shows an electric circuit in a state where a reverse bias V is applied. At both ends of the pn junction diode, a
図９に示した１次元モデルでは、ポアソン方程式も式（２）のように簡単になる：
∂2／∂x2（φ(x)）＝ρ（x）／ε＝ｅＮ（x）／ε ・・・（２）
ここで、電荷密度＝不純物濃度とし、不純物濃度は深さ方向に一定値であり、階段接合として計算した。
In the one-dimensional model shown in FIG. 9, the Poisson equation is also simplified as in equation (2):
∂ 2 / ∂x 2 (φ (x)) = ρ (x) / ε = eN (x) / ε (2)
Here, charge density = impurity concentration, and the impurity concentration is a constant value in the depth direction, and was calculated as a step junction.
ｎ型のＳｉＣ基板１の不純物濃度を１×１０18ｃｍ-3とし、ｎ型のエピタキシャル成長膜２の膜厚をｔ１、不純物濃度を８．５×１０15ｃｍ-3とした。エピタキシャル成長膜２の表面には、深さｔ２で濃度が１×１０17ｃｍ-3 のｐ型半導体層１７が形成されている。ここで、膜厚ｔ１を１２μｍ、深さｔ２を０．８μｍとした。図１０に、図９に示したｐｎ接合ダイオードの不純物濃度プロファイルを示す。なお、図１０の横軸はｐｎ接合と垂直方向の位置を示し、原点はＳｉＣ基板１とエピタキシャル成長膜２との境界である。図１０中においては、ＳｉＣ基板１での値を一点鎖線Ａで示し、エピタキシャル成長膜２での値を実線Ｂで示し、ｐ型半導体層１７での値を破線Ｃで示す（以下において同様。）
逆バイアスが印加されたｐｎ接合ダイオードでは、図１１に示すように、ｐｎ接合部で電界が最大である。不純物濃度が高い場合には空乏層の広がりが少ないので、分配される電位差は少ない。不純物濃度が低い場合には空乏層が広がるので、分配される電位差は大きい。最大電界を同じにしたときに印加電圧を高くできる設計が、高耐圧設計である。
The impurity concentration of the n-
In a pn junction diode to which a reverse bias is applied, the electric field is maximum at the pn junction as shown in FIG. When the impurity concentration is high, the depletion layer does not spread so much, and the potential difference to be distributed is small. When the impurity concentration is low, the depletion layer spreads, so that the potential difference to be distributed is large. A design that can increase the applied voltage when the maximum electric field is the same is a high withstand voltage design.
ショットキー電極３に接続されているｐ型半導体層１７は、全体が空乏化している。このため、図１１に示すように、空乏層がショットキー電極３まで届き（リーチスルー）、ショットキー電極３の界面で１ＭＶ／ｃｍ程度の電界が発生している。また、エピタキシャル成長膜２のｎ型領域も全体が空乏化しているため、空乏層がＳｉＣ基板１までリーチスルーし、エピタキシャル成長膜２とＳｉＣ基板１との界面に０．６５ＭＶ／ｃｍ程度の電界が発生している。
The p-
なお、図１１におけるエピタキシャル成長膜領域とｐ型半導体層領域の面積を比較すれば、それぞれの電圧降下を推定できる。図１２に示すように、電圧降下の大部分はエピタキシャル成長膜２内で発生しており、ＳｉＣ基板１での電圧降下は殆ど生じない。厚み０．８μｍのｐ型半導体層１７はすべて空乏化しているのに対し、ＳｉＣ基板１の空乏層の幅は０．０５μｍであった。
If the areas of the epitaxially grown film region and the p-type semiconductor layer region in FIG. 11 are compared, the respective voltage drops can be estimated. As shown in FIG. 12, most of the voltage drop occurs in the
上記のように、半導体層が完全に空乏化すると電極や基板界面に電界が発生し、最大電界も大きくなる。このため、完全な空乏化を抑制することにより、高耐圧な素子設計となる。 As described above, when the semiconductor layer is completely depleted, an electric field is generated at the electrode and substrate interface, and the maximum electric field is increased. For this reason, by suppressing complete depletion, a high breakdown voltage device design is achieved.
ここで、図７、図８に示したガードリング構造に関して説明する。主接合部４とエピタキシャル成長膜２の界面はｐｎ接合となるので、逆バイアス印加時の主接合部４とエピタキシャル成長膜２の界面に空乏層が発生する。
Here, the guard ring structure shown in FIGS. 7 and 8 will be described. Since the interface between the
主接合部４が逆バイアス印加時に完全に空乏化すると、例えば図１１に示したように、ショットキー電極３の界面に電界が発生する。しかしながら、図１１は１次元モデルに関する計算結果なので、電極端３１のような端部には対応していない。
When the
電極端３１に空乏層が存在する場合には、電極端３１に急激な電位勾配と電界集中が発生して、耐圧が低下してしまう。電極端３１での電界集中を防止するためには、高濃度のｐ型半導体からなり、完全な空乏化を防止できるだけの厚みを有する主接合部４を必要とする。
When a depletion layer is present at the
例えば、主接合部４のｐ型不純物の最大濃度を１．４×１０18ｃｍ-3 程度とすれば、主接合部４は完全には空乏化しない。このため、電極端３１の電界は零である。ガードリング構造を採用した場合には、ガードリング１１ａと主接合部４とでｐ型不純物濃度を同じにすることができる。このため、主接合部４と同時にガードリング１１ａを形成できる。この場合、ガードリング１１ａの注入深さは主接合部４の深さと同じである。
For example, if the maximum concentration of the p-type impurity in the
高濃度の主接合部４を形成することでショットキー電極３の電極端３１での電界集中はほぼなくなるが、主接合部４の外側の端部４１に電界が集中する。このため、主接合部４の端部４１の電界集中を緩和する必要がある。以下に、端部４１の電界集中をガードリングによって緩和する方法について説明する。
By forming the high-concentration
ｐｎ接合周辺に形成される空乏層は、不純物濃度が高い場合に薄くなり、不純物濃度が低い場合には厚くなる。例えば、主接合部４やガードリング１１には空乏層が広がっており、ガードリング１１から広がる空乏層は隣接するガードリング１１に達する。
The depletion layer formed around the pn junction is thin when the impurity concentration is high and thick when the impurity concentration is low. For example, a depletion layer extends in the
ここで、図１３を参照して、ガードリング１１ａの機能について更に詳しく説明する。各ガードリング１１ａの低電位側ｐｎ接合２１には空乏層が形成されないので、電界は発生しない。一方、各ガードリング１１ａの高電位側ｐｎ接合２０ではエピタキシャル成長膜２内を空乏層が広がり、高電位側のガードリング１１ａに向かって空乏層が順次連結されていく。
Here, the function of the
しかし、エピタキシャル成長膜２内を空乏層が大きく広がるため、エピタキシャル成長膜２でリーチスルーが起こりやすい。このため、リサーフ構造に比べて低耐圧になる問題がある。
However, since a depletion layer spreads greatly in the
また、上記のようにガードリング１１ａ内の空乏層の広がりはごく僅かであり、ガードリング１１ａ内の空乏化していない部分については電位差がないので、耐圧に貢献せず、無駄な領域である。このため、ガードリング１１ａを耐圧構造に用いた場合には、多数のガードリング１１ａを配置する必要からチップの外周領域１０２の幅ｄが広くなるので、チップサイズの増大をまねく点も問題である。
Further, as described above, the spread of the depletion layer in the
次に、図５、図６に示したリサーフ構造に関して説明する。耐圧構造にリサーフ構造を採用した場合、外周領域１０２のｐ型半導体領域は、主接合部４とリサーフ領域５ａに分かれる。ガードリング構造の場合と同様に、主接合部４の端部４１での電界集中を緩和するために、リサーフ領域５ａが配置されている。また、主接合部４の電界集中を緩和するためにも、ガードリング構造と同様に、リサーフ領域５ａの注入深さは主接合部４の深さと同程度にする必要がある。リサーフ構造を用いた場合には、リサーフ領域５ａ内部に適度に空乏層が広がるように注入濃度を設定し、主接合部４からリサーフ領域５ａの端部まで連続したｐ型半導体領域とする。
Next, the RESURF structure shown in FIGS. 5 and 6 will be described. When the RESURF structure is adopted as the breakdown voltage structure, the p-type semiconductor region of the outer
更に詳細に図５、図６について説明すると、リサーフ領域５ａは第１リサーフ領域５１ａ〜第４リサーフ領域５４ａまで４つの領域に分かれている。第１リサーフ領域５１ａはリサーフ領域５の中で不純物濃度が最も高い部分であり、第４リサーフ領域５４はリサーフ領域５の中で最も濃度が低い部分である。
5 and FIG. 6, the resurf
リサーフ領域５の濃度は、例えば以下の式（３）〜式（５）に表されるようにｐ型不純物がドープされている：
Ｎ２＝Ｎ１×０．７５ ・・・（３）
Ｎ３＝Ｎ１×０．５ ・・・（４）
Ｎ４＝Ｎ１×０．２５ ・・・（５）
ここで、Ｎ１は第１リサーフ領域５１ａの不純物濃度、Ｎ２は第２リサーフ領域５２ａの不純物濃度、Ｎ３は第３リサーフ領域５３ａの不純物濃度、Ｎ４は第４リサーフ領域５４ａの不純物濃度である。
The concentration of the
N2 = N1 × 0.75 (3)
N3 = N1 × 0.5 (4)
N4 = N1 × 0.25 (5)
Here, N1 is the impurity concentration of the first
リサーフ領域５ａでは空乏層がリサーフ領域全体に広がるため、外周領域１０２の幅ｄを縮小でき、ガードリング構造の場合と比べてチップサイズを小さくできる。また、リサーフ領域５ａの内部にも空乏層が広がるため、エピタキシャル成長膜２内での空乏層の広がりが抑制される。このため、エピタキシャル成長膜２でリーチスルーが起こりにくく、ガードリング構造と比較して高耐圧の素子設計が可能である。
In the
ところで、Ｓｉ基板の場合には、注入面積を適宜調節してイオン注入を行った後に９００℃程度で加熱することによって、熱拡散による不純物濃度の調整が可能である。図１４（ａ）〜図１４（ｄ）に、シリコン（Ｓｉ）半導体膜の熱拡散による不純物濃度調整方法の例を示す。即ち、図１４（ａ）に示すように、主接合部やリサーフ領域などのＳｉエピタキシャル成長膜２３内のｐ型半導体形成領域２４に、マスク３０を用いて選択的にｐ型不純物を注入する。次いで、図１４（ｂ）に示すようにＳｉエピタキシャル成長膜２３の表面に酸化膜９を形成し、熱拡散によってｐ型半導体領域２５を形成する。そして、図１４（ｃ）に示すように、素子領域上に形成された酸化膜９の一部が除去されて開口部９０が形成される。その後、図１４（ｄ）に示すように、開口部９０にショットキー電極３が形成される。
By the way, in the case of a Si substrate, the impurity concentration can be adjusted by thermal diffusion by heating at about 900 ° C. after performing ion implantation by appropriately adjusting the implantation area. FIGS. 14A to 14D show an example of an impurity concentration adjusting method by thermal diffusion of a silicon (Si) semiconductor film. That is, as shown in FIG. 14A, a p-type impurity is selectively implanted using a
上記のように、Ｓｉ基板の場合には、熱拡散による不純物濃度の調整が可能である。しかし、ＳｉＣ基板の場合には、高温に加熱しても不純物の拡散はほぼ起こらない。このため、イオン注入プロファイルのみでの濃度調整が必要である。 As described above, in the case of a Si substrate, the impurity concentration can be adjusted by thermal diffusion. However, in the case of a SiC substrate, impurity diffusion hardly occurs even when heated to a high temperature. For this reason, it is necessary to adjust the concentration only with the ion implantation profile.
不純物の熱拡散を利用できないＳｉＣ基板１にてリサーフ構造を採用する場合には、高濃度の主接合部４のイオン注入と低濃度のリサーフ領域５のイオン注入を別工程で行う必要がある。また、耐圧構造最適化のためにリサーフ領域５が不純物濃度の異なる複数の領域からなる場合には、リサーフ領域５を形成するために複数回のイオン注入が必要である。これにより、外周領域の幅を更に縮小することが可能であるが、イオン注入の回数が更に増加する。
When the resurf structure is employed in the
以上に説明したように、関連技術のガードリング構造では、逆バイアス印加時に、各ガードリングから高電位側に広がった空乏層が隣接するガードリングに接し、ガードリング間が空乏層で連結されることよって電界集中が緩和される。このとき、ガードリング内では空乏層が殆ど広がらないため、高電位側のガードリングが配置された方向にエピタキシャル成長膜内を空乏層を長く広げる必要がある。このとき、エピタキシャル成長膜内をＳｉＣ基板方向にも空乏層が広がり、リーチスルーが起こりやすい。このため、関連技術のガードリング構造はリサーフ構造に比べて低耐圧である。更に、ガードリング内に広がる空乏層はごく僅かであるため、チップサイズが増大するなどの問題がある。 As described above, in the related art guard ring structure, when a reverse bias is applied, a depletion layer spreading from each guard ring to the high potential side contacts an adjacent guard ring, and the guard rings are connected by a depletion layer. As a result, electric field concentration is alleviated. At this time, since the depletion layer hardly expands in the guard ring, it is necessary to extend the depletion layer long in the epitaxial growth film in the direction in which the guard ring on the high potential side is arranged. At this time, a depletion layer spreads in the epitaxial growth film also in the direction of the SiC substrate, and reach-through is likely to occur. For this reason, the guard ring structure of the related art has a lower withstand voltage than the RESURF structure. Furthermore, since the depletion layer extending in the guard ring is very small, there is a problem that the chip size increases.
しかし、図１に示した半導体装置１００では、短絡部８によってガードリング１１間が短絡されている。このため、外周領域１０２にガードリング構造を採用したにも拘わらず、図１３に示したような高電位側への空乏層の広がりのみによってガードリング１１間を連結する必要がない。即ち、関連技術のリサーフ構造と同様に、容易に主接合部４からリサーフ領域５の最外部まで連続したｐ型半導体領域とすることができる。したがって、ガードリング１１へのイオン注入量を、リサーフ構造並みに抑えることができる。このため、イオン注入の広がりよりも十分に大きく実用的なガードリング幅と隙間のガードリング構造を実現できる。また、ガードリング全体に空乏層が広がるため、関連技術のガードリング構造と比較して、外周領域１０２の幅ｄを狭くすることができる。これにより、チップサイズの増大を抑制できる。
However, in the
更に、半導体装置１００では、素子領域１０１から離れたリサーフ領域５ほど、リサーフ領域５に含まれるガードリング１１の幅が狭く形成されている。このため、関連技術のリサーフ構造のように、不純物濃度の異なる複数の領域をリサーフ領域に形成する必要がない。このため、イオン注入回数の増大を抑制することができる。
Further, in the
第２リサーフ領域５２〜第４リサーフ領域５４におけるガードリング１１の幅及びガードリング１１間の隙間は、以下の関係を満たすように規定することが好ましい。即ち、Ｘ番目のリサーフ領域中のガードリング１１の幅ＤX、及び隣接するガードリング１１間の隙間ＷXが、以下の式（６）、式（７）の関係を満たす：
ＤX＝Ｐ×ＮＤX／ＮＤ１ ・・・（６）
ＷX＝Ｐ−ＤX ・・・（７）
ここで、Ｘは２以上の整数である。Ｐはガードリング１１の配置ピッチ、ＮＤXは素子領域１０１からＸ番目のリサーフ領域５の空間変調濃度、ＮＤ１は素子領域１０１に最近接の第１リサーフ領域５１の空間変調濃度である。例えば、配置ピッチＰを２．５μｍとして、以下のように、図１に示した半導体装置１００のガードリング１１の幅や隙間が設定される。即ち、第１リサーフ領域５１のガードリング１１の幅Ｄ1を２．５μｍとする。第２リサーフ領域５２のガードリング１１の幅Ｄ2を１．８７５μｍ、ガードリング１１間の隙間Ｗ2を０．６２５μｍとする。第３リサーフ領域５３の幅Ｄ3を１．２５μｍ、ガードリング１１間の隙間Ｗ3を１．２５μｍとする。そして、第４リサーフ領域５４のガードリング１１の幅Ｄ4を０．６２５μｍ、ガードリング１１間の隙間Ｗ4を１．８７５μｍとする。
The width of the
D X = P × ND X / ND1 (6)
W X = P−D X (7)
Here, X is an integer of 2 or more. P is the arrangement pitch of the guard rings 11, ND X is the spatial modulation concentration of the X-th
上記のようにガードリング１１の幅ＤX、及び隣接するガードリング１１間の隙間ＷXを規定し、且つ、短絡部８によって主接合部４及びガードリング１１を相互に電気的に短絡することにより、図５及び図６に示した関連技術のリサーフ構造と同様な空間変調濃度を設定することができる。これにより、イオン注入の回数を抑制しつつ、関連技術のリサーフ構造と同等の耐圧を、同等の外周領域１０２の幅ｄで実現できる。なお、短絡部８の幅は、電界への影響を考慮すれば、細い方が好ましい。
As described above, the width D X of the
本発明の実施形態に係る半導体装置１００の外周領域１０２に形成する耐圧構造は、他の同様な耐圧構造を必要とする半導体装置についても適用可能である。例えば、ショットキー接合とｐｎ接合を併設したＭＰＳ（Merged PiN Schottoky）構造のダイオードやＪＢＳ（Junction-Barrier Shottky）構造のダイオードに適用でき、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）などの耐圧構造にも適用できる。
The breakdown voltage structure formed in the outer
本発明の実施形態に係る半導体装置１００の製造方法の例を、図１５（ａ）〜図１５（ｅ）を参照して説明する。
An example of a manufacturing method of the
まず、図１５（ａ）に示すように、エピタキシャル成長膜２の主接合部４を形成する領域に、レジスト３２を用いて選択的にｐ型不純物を注入する。次いで、図１５（ｂ）に示すようにレジスト３３を形成し、エピタキシャル成長膜２のガードリング１１を形成する領域に選択的にｐ型不純物を注入する。このとき、主接合部４にも同時にｐ型不純物を注入する。つまり、主接合部４には２回のイオン注入が行われる。このため、主接合部４の不純物濃度はガードリング１１よりも高い。例えば、主接合部４の不純物濃度は１．４×１０18ｃｍ-3程度であり、ガードリング１１の不純物濃度は５×１０16〜７×１０17ｃｍ-3程度である。なお、同一工程で形成されるため、主接合部４とガードリング１１の深さは同じである。
First, as shown in FIG. 15A, a p-type impurity is selectively implanted into a region where the
その後、図１５（ｃ）に示すようにエピタキシャル成長膜２の表面に酸化膜９を形成する。そして、図１５（ｄ）に示すように、素子領域上の酸化膜９の一部が除去されて開口部９０が形成される。図１５（ｅ）に示すように、開口部９０にショットキー電極３が形成される。更に、裏面電極１６を形成することにより、半導体装置１００が完成する。
Thereafter, an
なお、図１５（ｂ）を参照して説明したガードリング１１を形成する工程において、図１６に示すマスク３４を使用することにより、短絡部８をガードリング１１と同時に形成することができる。レジスト３３は、マスク３４により形成される。図１６でハッチングを付した部分が、エピタキシャル成長膜２にイオン注入する領域である。図１６において、短絡部８に対応する領域を領域８Ａとして示し、ガードリング１１及び主接合部４に対応する領域を、それぞれ領域４Ａ、領域１１Ａとして示している。このように、短絡部８はガードリング１１と同じ導電型であり、同一の不純物濃度である。
In the step of forming the
上記のように、半導体装置１００では、関連技術のリサーフ構造と比較して大幅にイオン注入回数を削減することができる。この効果は、外周領域１０２をより小さく、且つ、よりリサーフ領域の不純物濃度を細かく設定して高品質な半導体装置を製造する場合などに大きい。
As described above, in the
上記では、リサーフ領域を第１リサーフ領域５１〜第４リサーフ領域５４の４つに分割した例を示したが、更に細かくリサーフ領域を分割してもよい。リサーフ領域を細かく分割することにより、リサーフ領域の面積を縮小することができる。或いは、リサーフ領域の面積を変えずにリサーフ領域を更に細かく分割することにより、イオン注入量、エピタキシャル濃度と厚さなどの製造ばらつきを吸収することができる。
In the above example, the RESURF area is divided into four parts, the
リサーフ領域を４つ以下の、２つ或いは３つに分割する場合でも、本発明の効果は得られる。例えば、２つに分割する場合についてイオン注入回数を関連技術のリサーフ構造と比較すれば、関連技術では２回のイオン注入が必要であるのに対し、半導体装置１００ではイオン注入工程を１回減らすことができる。
The effect of the present invention can be obtained even when the RESURF region is divided into two or three, four or less. For example, when the number of ion implantations is compared with that of the related art RESURF structure when divided into two, the related technology requires two ion implantations, whereas the
＜変形例＞
図２では、直線状の短絡部８が連続的に延伸して主接合部４及びガードリング１１を短絡する例を示した。しかし、短絡部８が第１リサーフ領域５１〜第４リサーフ領域５４まで直線的に連続しているため、短絡部８に電界の乱れが集中し、短絡部が弱くなる傾向が生じる。
<Modification>
In FIG. 2, the linear
このため、短絡部８を分断させてもよい。例えば図１７に示すように、短絡部８を、互いに隣接するガードリング１１の相互間のみをそれぞれ短絡する複数の短絡領域８１〜８３によって構成してもよい。短絡領域８１〜８３は、直線上に配置されない。図１８に示すように、エピタキシャル成長膜２の上部に埋め込まれた短絡領域８１〜８３によって、隣接するガードリング１１同士が短絡されている。
For this reason, the
（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
(Other embodiments)
As described above, the present invention has been described according to the embodiments. However, it should not be understood that the descriptions and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
例えば、上記ではガードリング１１のピッチが外周領域１０２の全面に渡って同一である例を示したが、リサーフ領域５毎にガードリング１１のピッチを変えてもよい。また、ＳｉＣ基板１がｎ型基板である場合を例示的に説明したが、ＳｉＣ基板１にｐ型基板を使用し、主接合部４やガードリング１１、短絡部８にｎ型半導体を使用して半導体装置１００を構成する場合にも、本発明は適用可能である。
For example, although the example in which the pitch of the
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.
１…ＳｉＣ基板
２…エピタキシャル成長膜
３…ショットキー電極
４…主接合部
５…リサーフ領域
７…チップ端
８…短絡部
９…酸化膜
１０…半導体基体
１１…ガードリング
１６…裏面電極
１７…ｐ型半導体層
２０…高電位側ｐｎ接合
２１…低電位側ｐｎ接合
３１…電極端
４１…端部
５１…第１リサーフ領域
５２…第２リサーフ領域
５３…第３リサーフ領域
５４…第４リサーフ領域
８１〜８３…短絡領域
１００…半導体装置
１０１…素子領域
１０２…外周領域
DESCRIPTION OF
Claims (6)
前記素子領域と前記外周領域との境界領域において前記半導体基体の上部の一部に前記素子領域を囲んで埋め込まれ、前記半導体基体との間でｐｎ接合を形成する第２導電型の主接合部と、
前記主接合部の周囲を囲んで前記外周領域の上部に埋め込まれた少なくとも１つのガードリングをそれぞれ有する、互いに離間して前記外周領域に多重に配置された複数のリサーフ領域と、
前記主接合部及び前記複数のリサーフ領域中の前記ガードリングを相互に電気的に短絡する短絡部と
を備えることを特徴とする半導体装置。 A semiconductor substrate of a first conductivity type having a silicon carbide substrate and having an element region and an outer peripheral region surrounding the periphery of the element region defined as a main surface;
A second-conductivity-type main junction that surrounds and embeds the element region in a part of the upper portion of the semiconductor substrate in a boundary region between the element region and the outer peripheral region and forms a pn junction with the semiconductor substrate When,
A plurality of RESURF regions, each having at least one guard ring embedded in the upper portion of the outer peripheral region so as to surround the main joint portion;
A semiconductor device comprising: the main junction and a short-circuit portion that electrically short-circuits the guard rings in the plurality of RESURF regions.
ＤX＝Ｐ×ＮＤX／ＮＤ１
ＷX＝Ｐ−ＤX
の関係を満たすことを特徴とする請求項３に記載の半導体装置。 When the arrangement pitch of the guard rings is P, the spatial modulation concentration of the X-th RESURF region from the element region is ND X , and the spatial modulation concentration of the RESURF region closest to the element region is ND1 (X: 2 An integer above), the width D X of the guard ring in the X-th RESURF region and the gap W X between the adjacent guard rings,
D X = P × ND X / ND1
W X = P−D X
The semiconductor device according to claim 3, wherein the relationship is satisfied.
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