JP2014103339A - Semiconductor integrated circuit device, and manufacturing method of semiconductor integrated circuit device - Google Patents
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Abstract
Description
本願は、半導体集積回路装置（または半導体装置）および半導体集積回路装置（または半導体装置）の製造方法に関し、たとえば、信頼性を向上させるためのデバイス技術又は製造技術に適用することができるものである。 The present application relates to a semiconductor integrated circuit device (or semiconductor device) and a method for manufacturing the semiconductor integrated circuit device (or semiconductor device), and can be applied to, for example, device technology or manufacturing technology for improving reliability. .
日本特開２００９−１０５２６９号公報（特許文献１）は、ダイシング等によるクラックのチップ内部への伝播を防止する技術に関するものである。そこには、シールリングの外部に於いて、低誘電率層間絶縁膜を有する配線層を含む多層配線層の層ごとに同層の他の配線溝よりも狭い溝を形成することで、その部分に、クラックをチップ表面に誘導し易いエアギャップを設ける技術が開示されている。 Japanese Unexamined Patent Publication No. 2009-105269 (Patent Document 1) relates to a technique for preventing the propagation of cracks into the chip due to dicing or the like. There, by forming a groove narrower than other wiring grooves of the same layer for each layer of the multilayer wiring layer including the wiring layer having the low dielectric constant interlayer insulating film outside the seal ring, Furthermore, a technique for providing an air gap that easily induces cracks on the chip surface is disclosed.
日本特開２００９−１２３７３４号公報（特許文献２）または、これに対応する米国特許公開２００９−１２１３１３号公報（特許文献３）は、ダイシング等によるクラックのチップ内部への伝播を防止する技術に関するものである。そこには、シールリングの外部に於いて、低誘電率層間絶縁膜を有する銅埋め込み配線層ごとに同層の他の配線溝よりも間隔の狭い配線を形成することで、その部分に、クラックをチップ表面に誘導し易いエアギャップを設ける技術が開示されている。 Japanese Unexamined Patent Publication No. 2009-123734 (Patent Document 2) or US Patent Publication No. 2009-121313 (Patent Document 3) corresponding thereto relates to a technique for preventing the propagation of cracks into the chip due to dicing or the like. It is. In the outside of the seal ring, for each copper-embedded wiring layer having a low dielectric constant interlayer insulating film, a wiring having a smaller interval than other wiring grooves of the same layer is formed. A technique for providing an air gap that is easy to guide the chip surface to the chip surface is disclosed.
日本特開２００７−１１５９８８号公報（特許文献４）は、ダイシング等によるクラックのチップ内部への伝播を防止する技術に関するものである。そこには、シールリングの外部に於いて、低誘電率層間絶縁膜を有する下層銅埋め込み多層配線層上の上層銅埋め込み多層配線層の複数層に亘り、同層の配線溝よりも狭く深い溝を形成することにより、その部分に、クラックをチップ表面に誘導し易いエアギャップを設ける技術が開示されている。 Japanese Unexamined Patent Application Publication No. 2007-115898 (Patent Document 4) relates to a technique for preventing the propagation of cracks into the chip due to dicing or the like. There is a groove that is narrower and deeper than the wiring groove of the same layer over the multiple layers of the upper copper buried multilayer wiring layer on the lower copper buried multilayer wiring layer having the low dielectric constant interlayer insulating film outside the seal ring. A technique is disclosed in which an air gap is formed in the portion so as to easily induce cracks on the chip surface.
ダイシング等のチップ分割処理に起因して生じるクラックがシールリング（Ｓｅａｌ Ｒｉｎｇ）を超えると、チップの内部に水分等が侵入し、信頼性上の問題を引き起こす。このため、スクライブライン等からのクラックがチップ周辺のシールリングに到達しないようにする方法が各種提案されている。しかし、これらの技術は、いずれも、追加の処理や特殊な処理を必要とするため、プロセスコストの上昇を回避することができないと等の問題がある。 When cracks caused by chip division processing such as dicing exceed the seal ring, moisture and the like enter the chip, causing a problem in reliability. For this reason, various methods for preventing cracks from the scribe line or the like from reaching the seal ring around the chip have been proposed. However, all of these techniques require additional processing and special processing, and thus there is a problem that an increase in process cost cannot be avoided.
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 Means for solving such problems will be described below, but other problems and novel features will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。 An outline of representative ones of the embodiments disclosed in the present application will be briefly described as follows.
すなわち、本願の一実施の形態の概要は、多層埋め込み配線層上に上層埋め込み配線層を有し、かつ、半導体基板の端部に沿ってリング状を呈するメタルシールリングを有する半導体集積回路装置である。ここで、上層埋め込み配線層は、下層主絶縁膜、この上のエッチストップ絶縁層および上層主絶縁膜を有し、メタルシールリングの外側の領域に於いて、これに沿って、エッチストップ絶縁層の開口部および、その下の下層主絶縁膜の上面の凹部が構成する上層主絶縁膜埋め込み領域にエアギャップを有するクラック誘導リングを設けるものである。 In other words, an outline of an embodiment of the present application is a semiconductor integrated circuit device having an upper embedded wiring layer on a multilayer embedded wiring layer and a metal seal ring having a ring shape along an end of a semiconductor substrate. is there. Here, the upper buried wiring layer has a lower layer main insulating film, an upper etch stop insulating layer, and an upper layer main insulating film, and along the outer region of the metal seal ring, the etch stop insulating layer A crack induction ring having an air gap is provided in the upper layer main insulating film buried region formed by the opening and the concave portion on the upper surface of the lower main insulating film below.
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 The effects obtained by the representative ones of the embodiments disclosed in the present application will be briefly described as follows.
すなわち、前記本願の一実施の形態によれば、プロセスコストの上昇を回避しつつ、ダイシング等のチップ分割処理に起因して生じるクラックがシールリングを超えてチップの内部に達するのを防止することができる。 That is, according to one embodiment of the present application, it is possible to prevent cracks caused by chip division processing such as dicing from reaching the inside of the chip beyond the seal ring while avoiding an increase in process cost. Can do.
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
[Outline of Embodiment]
First, an outline of a typical embodiment disclosed in the present application will be described.
１．以下を含む半導体集積回路装置：
（ａ）第１の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面上に設けられたプリメタル絶縁層；
（ｃ）前記プリメタル絶縁層上に設けられ、低誘電率層間絶縁膜を有する多層埋め込み配線層；
（ｄ）前記多層埋め込み配線層上に設けられた上層埋め込み配線層；
（ｅ）前記半導体基板の周辺端部に沿ってリング状に、前記第１の主面上に前記プリメタル絶縁層の下端から前記多層埋め込み配線層の上端に亘って設けられたメタルシールリング、
ここで、前記上層埋め込み配線層は、以下を含む：
（ｄ１）下層主絶縁膜；
（ｄ２）前記下層主絶縁膜の上面から内部に亘って、前記メタルシールリングの外側の領域に、これに沿って設けられたリング状の凹部；
（ｄ３）前記メタルシールリングの内側の領域において、前記下層主絶縁膜を貫通するように設けられたビアホール；
（ｄ４）前記メタルシールリングの内外の領域において、前記下層主絶縁膜上に設けられたエッチストップ絶縁層；
（ｄ５）前記凹部および前記ビアホール上のそれぞれの前記エッチストップ絶縁層に設けられた開口部；
（ｄ６）前記メタルシールリングの内外の領域における前記エッチストップ絶縁層上、並びに、前記メタルシールリングの外側の領域において、前記開口部内および前記凹部内に設けられた上層主絶縁膜；
（ｄ７）前記メタルシールリングの外側の領域において、前記開口部および前記凹部が構成する上層主絶縁膜埋め込み領域に設けられたエアギャップを有するクラック誘導リング；
（ｄ８）前記メタルシールリングの内側の領域であって、前記ビアホール内に埋め込まれたメタルビア；
（ｄ９）前記メタルシールリングの内側の領域であって、前記エッチストップ絶縁層および前記上層主絶縁膜を貫通するように前記ビアホール上に設けられた配線溝内に、前記メタルビアと連結するように埋め込まれたメタル配線。
1. Semiconductor integrated circuit devices including:
(A) a semiconductor substrate having a first main surface;
(B) a premetal insulating layer provided on the first main surface of the semiconductor substrate;
(C) a multilayer embedded wiring layer provided on the premetal insulating layer and having a low dielectric constant interlayer insulating film;
(D) an upper buried wiring layer provided on the multilayer buried wiring layer;
(E) a metal seal ring provided in a ring shape along the peripheral edge of the semiconductor substrate, from the lower end of the premetal insulating layer to the upper end of the multilayer embedded wiring layer on the first main surface;
Here, the upper buried wiring layer includes the following:
(D1) Lower layer main insulating film;
(D2) A ring-shaped recess provided along an outer region of the metal seal ring from the upper surface to the inside of the lower-layer main insulating film;
(D3) a via hole provided in a region inside the metal seal ring so as to penetrate the lower-layer main insulating film;
(D4) an etch stop insulating layer provided on the lower main insulating film in the inner and outer regions of the metal seal ring;
(D5) an opening provided in each of the etch stop insulating layers on the recess and the via hole;
(D6) An upper main insulating film provided on the etch stop insulating layer in the inner and outer regions of the metal seal ring and in the opening and the recess in the outer region of the metal seal ring;
(D7) a crack induction ring having an air gap provided in an upper main insulating film embedding region formed by the opening and the recess in a region outside the metal seal ring;
(D8) a metal via that is an inner region of the metal seal ring and is embedded in the via hole;
(D9) It is a region inside the metal seal ring and is connected to the metal via in a wiring groove provided on the via hole so as to penetrate the etch stop insulating layer and the upper main insulating film. Embedded metal wiring.
２．前記項１の半導体集積回路装置において、前記凹部の幅は、前記メタルビアの幅とほぼ等しい。
2. In the semiconductor integrated circuit device according to
３．前記項１または２の半導体集積回路装置において、前記メタルシールリングは、前記半導体基板の基準電位に接続されている。
3. In the semiconductor integrated circuit device according to
４．前記項１から３のいずれか一つの半導体集積回路装置において、前記下層主絶縁膜および前記上層主絶縁膜は、酸化シリコン系絶縁膜であり、前記エッチストップ絶縁層は、窒化シリコン系絶縁膜である。
4). In the semiconductor integrated circuit device according to any one of
５．前記項１から４のいずれか一つの半導体集積回路装置において、前記多層埋め込み配線層の内、ビアを有する各配線層は、ビアファースト法により形成されたものである。
5. In the semiconductor integrated circuit device according to any one of
６．（ａ）第１の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面上に設けられたプリメタル絶縁層；
（ｃ）前記プリメタル絶縁層上に設けられ、低誘電率層間絶縁膜を有する多層埋め込み配線層；
（ｄ）前記多層埋め込み配線層上に設けられた上層埋め込み配線層；
（ｅ）前記半導体基板の周辺端部に沿ってリング状に、前記第１の主面上に前記プリメタル絶縁層の下端から前記多層埋め込み配線層の上端に亘って設けられたメタルシールリングを含む半導体集積回路装置の製造方法であって、以下の工程を含む：
（ｐ）前記半導体基板の前記第１の主面上に前記プリメタル絶縁層を形成する工程；
（ｑ）前記プリメタル絶縁層上に、前記多層埋め込み配線層を形成する工程；
（ｓ）前記多層埋め込み配線層上に、前記上層埋め込み配線層を形成する工程、
ここで、前記工程（ｓ）は、以下の下位工程を含む：
（ｓ１）前記多層埋め込み配線層上に、下層主絶縁膜を形成する工程；
（ｓ２）前記下層主絶縁膜上に、エッチストップ絶縁層を形成する工程；
（ｓ３）前記メタルシールリングの内外の領域のそれぞれにおいて、前記エッチストップ絶縁層に開口部を設けるとともに、各開口部の下に、前記下層主絶縁膜の上面から内部に亘って前記メタルシールリングに沿ったリング状の凹部を形成する工程；
（ｓ４）前記工程（ｓ３）の後、前記メタルシールリングの内外の領域において、前記エッチストップ絶縁層上、各開口部内および各凹部内に、上層主絶縁膜を形成することによって、各開口部および各凹部が構成する上層主絶縁膜埋め込み領域にエアギャップを有するクラック誘導リングを形成する工程；
（ｓ５）前記工程（ｓ４）の後、前記メタルシールリングの内側の領域において、前記凹部上の前記上層主絶縁膜を貫通する配線溝を形成する工程；
（ｓ６）前記工程（ｓ５）の後、前記メタルシールリングの内側の領域において、前記エッチストップ絶縁層をマスクとして、前記下層主絶縁膜を貫通するようにエッチングすることによって、前記凹部を延長したビアホールを形成する工程；
（ｓ７）前記メタルシールリングの内側の領域において、前記配線溝内にメタル配線を埋め込むとともに、前記ビアホール内にメタルビアを埋め込む工程。
6). (A) a semiconductor substrate having a first main surface;
(B) a premetal insulating layer provided on the first main surface of the semiconductor substrate;
(C) a multilayer embedded wiring layer provided on the premetal insulating layer and having a low dielectric constant interlayer insulating film;
(D) an upper buried wiring layer provided on the multilayer buried wiring layer;
(E) including a metal seal ring provided in a ring shape along the peripheral edge of the semiconductor substrate and extending from the lower end of the premetal insulating layer to the upper end of the multilayer embedded wiring layer on the first main surface. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(P) forming the premetal insulating layer on the first main surface of the semiconductor substrate;
(Q) forming the multilayer buried wiring layer on the premetal insulating layer;
(S) forming the upper buried wiring layer on the multilayer buried wiring layer;
Here, the step (s) includes the following substeps:
(S1) forming a lower layer main insulating film on the multilayer embedded wiring layer;
(S2) forming an etch stop insulating layer on the lower main insulating film;
(S3) In each of the inner and outer regions of the metal seal ring, an opening is provided in the etch stop insulating layer, and the metal seal ring extends from the upper surface to the inside of the lower-layer main insulating film below each opening. Forming a ring-shaped recess along the line;
(S4) After the step (s3), by forming an upper layer main insulating film on the etch stop insulating layer, in each opening, and in each recess in the inner and outer regions of the metal seal ring, And a step of forming a crack induction ring having an air gap in the upper-layer main insulating film embedded region formed by each recess;
(S5) After the step (s4), in the region inside the metal seal ring, a step of forming a wiring groove penetrating the upper-layer main insulating film on the recess;
(S6) After the step (s5), in the region inside the metal seal ring, the recess is extended by etching so as to penetrate the lower-layer main insulating film using the etch stop insulating layer as a mask. Forming a via hole;
(S7) A step of embedding a metal wiring in the wiring groove and a metal via in the via hole in a region inside the metal seal ring.
７．前記項６の半導体集積回路装置の製造方法において、前記メタルシールリングの外側の領域における前記凹部の幅は、前記メタルビアの幅とほぼ等しい。
7). In the method of manufacturing a semiconductor integrated circuit device according to
８．前記項６または７の半導体集積回路装置の製造方法において、前記メタルシールリングは、前記半導体基板の基準電位に接続されている。
8). In the method for manufacturing a semiconductor integrated circuit device according to
９．前記項６から８のいずれか一つの半導体集積回路装置の製造方法において、前記下層主絶縁膜および前記上層主絶縁膜は、酸化シリコン系絶縁膜であり、前記エッチストップ絶縁層は、窒化シリコン系絶縁膜である。
9. In the method of manufacturing a semiconductor integrated circuit device according to any one of
１０．前記項６から９のいずれか一つの半導体集積回路装置の製造方法において、前記多層埋め込み配線層の内、ビアを有する各配線層は、ビアファースト法により形成される。
10. In the method of manufacturing a semiconductor integrated circuit device according to any one of
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
[Description format, basic terms, usage in this application]
1. In the present application, the description of the embodiment may be divided into a plurality of sections for convenience, if necessary, but these are not independent from each other unless otherwise specified. Each part of a single example, one part is the other part of the details, or part or all of the modifications. Moreover, as a general rule, the same part is not repeated. In addition, each component in the embodiment is not indispensable unless specifically stated otherwise, unless it is theoretically limited to the number, and obviously not in context.
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。 Further, in the present application, the term “semiconductor device” or “semiconductor integrated circuit device” mainly refers to various types of transistors (active elements) alone, and resistors, capacitors, etc. as semiconductor chips (eg, single crystal). A silicon substrate) or a semiconductor chip packaged. Here, as a representative of various transistors, a MISFET (Metal Insulator Semiconductor Effect Transistor) typified by a MOSFET (Metal Oxide Field Effect Transistor) can be exemplified. At this time, as a typical integrated circuit configuration, a CMIS (Complementary Metal Insulator Semiconductor) integrated circuit represented by a CMOS (Complementary Metal Oxide Semiconductor) integrated circuit combining an N-channel MISFET and a P-channel MISFET. Can be illustrated.
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。 The wafer process of today's semiconductor integrated circuit device, that is, LSI (Large Scale Integration), is usually considered in two parts. That is, the first consists of carrying in a silicon wafer as a raw material to a premetal process (formation of an interlayer insulation film between the lower end of the M1 wiring layer and the gate electrode structure, contact hole formation, tungsten plug, embedding, etc. This is a FEOL (Front End of Line) process. The second is BEOL (Back End of Line) starting from the formation of the M1 wiring layer until the formation of the pad opening in the final passivation film on the aluminum-based pad electrode (including the process in the wafer level package process). It is a process.
なお、本願に於いては、便宜上、層間絶縁膜の層に着目して、同一の層間絶縁膜に属する配線とビアを同一の層名を付す。すなわち、第１層埋め込み配線と第２層埋め込み配線の間のビアは第２層ビアである。 In the present application, for the sake of convenience, attention is paid to the layer of the interlayer insulating film, and the same layer name is assigned to the wiring and the via belonging to the same interlayer insulating film. That is, the via between the first layer embedded wiring and the second layer embedded wiring is the second layer via.
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。 2. Similarly, in the description of the embodiment and the like, the material, composition, etc. may be referred to as “X consisting of A”, etc., except when clearly stated otherwise and clearly from the context, except for A It does not exclude what makes an element one of the main components. For example, as for the component, it means “X containing A as a main component”. For example, “silicon member” is not limited to pure silicon, but also includes SiGe alloys, other multi-component alloys containing silicon as a main component, and members containing other additives. Needless to say.
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。 Similarly, “silicon oxide film”, “silicon oxide insulating film” and the like are not only relatively pure undoped silicon oxide but also other silicon oxide as main components. Including membrane. For example, a silicon oxide insulating film doped with impurities such as TEOS-based silicon oxide (TEOS-based silicon oxide), PSG (phosphorus silicon glass), BPSG (borophosphosilicate glass) is also a silicon oxide film. In addition to a thermal oxide film and a CVD oxide film, a coating system film such as SOG (Spin On Glass) or nano-clustering silica (NSC) is also a silicon oxide film or a silicon oxide insulating film. In addition, a low-k insulating film such as FSG (Fluorosilicate Glass), SiOC (Silicon Oxide silicide), carbon-doped silicon oxide (OSD), or OSG (Organosilicate Glass) is similarly used. It is a membrane. Further, a silica-based Low-k insulating film (porous insulating film, including “porous” or “porous”) including a hole in a member similar to these is also a silicon oxide film or silicon oxide. It is a system insulating film.
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。 In addition to silicon oxide insulating films, silicon nitride insulating films that are commonly used in the semiconductor field include silicon nitride insulating films. Materials belonging to this system include SiN, SiCN, SiNH, SiCNH, and the like. Here, “silicon nitride” includes both SiN and SiNH unless otherwise specified. Similarly, “SiCN” includes both SiCN and SiCNH, unless otherwise specified.
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。 Although SiC has properties similar to SiN, SiON should be classified as a silicon oxide insulating film in many cases, but in the case of an etch stop film, it is close to SiC, SiN, or the like.
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。 A silicon nitride film is frequently used as an etch stop film in SAC (Self-Aligned Contact) technology, that is, CESL (Contact Etch-Stop Layer), and also as a stress applying film in SMT (Stress Measurement Technique). .
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、ほぼ平行に属する。 3. Similarly, suitable examples of graphics, positions, attributes, and the like are given, but it is needless to say that the present invention is not strictly limited to those cases unless explicitly stated otherwise, and unless otherwise apparent from the context. Therefore, for example, “square” includes a substantially square, “orthogonal” includes a case where the two are substantially orthogonal, and “match” includes a case where the two substantially match. The same applies to “parallel” and “right angle”. Therefore, for example, a deviation of about 10 degrees from perfect parallel belongs to substantially parallel.
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」ということができる。このことは、「全周」、「全長」等についても同じである。 In addition, for a certain region, “whole”, “whole”, “whole area” and the like include cases of “substantially whole”, “substantially general”, “substantially whole area” and the like. Therefore, for example, 80% or more of a certain region can be referred to as “substantially the whole”, “substantially general”, and “substantially the entire region”. The same applies to “all circumferences”, “full lengths”, and the like.
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、ほぼ矩形ということができる。このことは、「環状」等についても同じである。 Further, regarding the shape of a certain object, “rectangular” includes “substantially rectangular”. Therefore, for example, if the area of the portion different from the rectangle is less than about 20% of the whole, it can be said to be almost rectangular. The same applies to “annular” and the like.
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「ほぼ周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「ほぼ周期的」ということができる。 Also, with regard to periodicity, “periodic” includes almost periodic, and for each element, for example, if the deviation of the period is less than about 20%, each element is said to be “almost periodic”. it can. Furthermore, if what is out of this range is, for example, less than about 20% of all elements that are targets of the periodicity, it can be said to be “substantially periodic” as a whole.
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。 Note that the definitions in this section are general, and when there are different definitions in the following individual descriptions, priority is given to the individual descriptions for this part. However, the definition, provisions, etc. of this section are still valid for parts that are not stipulated in the individual description part, unless explicitly denied.
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。 4). In addition, when a specific number or quantity is mentioned, a numerical value exceeding that specific number will be used unless specifically stated otherwise, unless theoretically limited to that number, or unless otherwise clearly indicated by the context. There may be a numerical value less than the specific numerical value.
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。 5. “Wafer” usually refers to a single crystal silicon wafer on which a semiconductor integrated circuit device (same as a semiconductor device and an electronic device) is formed, but an insulating substrate such as an epitaxial wafer, an SOI substrate, an LCD glass substrate and the like. Needless to say, a composite wafer such as a semiconductor layer is also included.
６．本願に於いて、「メタルシールリング」とは、チップの半導体基板上のプリメタル配線層から最上層配線層までのメタル配線材料を開口のない城壁状に積層したほぼ矩形柱面状のメタル集合体であって、チップ端部からの水分等の侵入を防ぐためにチップ端部に沿ってリング状に（位置的には、端部に近接している）設けられたものである。ここでの「リング状」とは、その機能からクローズドリング（Ｃｌｏｓｅｄ Ｒｉｎｇ）であることが一般的である。 6). In the present application, the “metal seal ring” is a metal assembly having a substantially rectangular columnar shape in which metal wiring materials from a pre-metal wiring layer to an uppermost wiring layer on a semiconductor substrate of a chip are laminated in a wall shape without an opening. In order to prevent intrusion of moisture or the like from the end of the chip, it is provided in a ring shape (positionally close to the end) along the end of the chip. The “ring shape” here is generally a closed ring due to its function.
一方、本願に於いて、「クラック誘導リング」とは、チップ（又はウエハ）のメタルシールリングの外側の領域に、これに沿って設けられ、酸化シリコン系膜その他の脆性部材（無機系絶縁膜）内に設けられたエアギャップ等の脆弱構造等から構成されたリング状構造であって、スクライブラインに生ずるクラックがチップの内部領域に達しないようにするものである。クラック誘導リングの場合の「リング状」とは、必ずしも、クローズドリングを意味するものではなく、一部が開いた実践状リング（一重、多重を問わない。以下同じ）、ドット状の多数の要素をリング状に配列した点線状リング、長方形形状の多数の要素をリング状に配列した破線状リング等も含まれる。なお、広い意味のクラック誘導リングのうち、開いている部分の全周に対する割合が２０％以上のものを、正規のクラック誘導リングと区別する場合は、「擬似的なクラック誘導リング」または「擬似クラック誘導リング」等と呼ぶ場合がある。ここで、特に断らずに、「クラック誘導リング」というときは、正規のクラック誘導リング、すなわち、開いている部分の全周に対する割合が２０％未満のものを指す。 On the other hand, in the present application, the “crack induction ring” is provided along a region outside the metal seal ring of the chip (or wafer) along the silicon oxide film or other brittle member (inorganic insulating film). ) Is a ring-shaped structure composed of a fragile structure such as an air gap provided inside, and prevents cracks generated in the scribe line from reaching the inner region of the chip. “Ring” in the case of a crack-inducing ring does not necessarily mean a closed ring, but a practical ring that is partially open (single or multiple, the same applies hereinafter) or a large number of dot-like elements Also included are a dotted line ring in which a plurality of rectangular elements are arranged in a ring shape, a broken line ring in which a large number of rectangular elements are arranged in a ring shape, and the like. Of the broad meaning of the crack induction ring, when the ratio of the open portion with respect to the entire circumference is 20% or more is distinguished from the regular crack induction ring, “pseudo crack induction ring” or “pseudo It may be called a “crack induction ring” or the like. Here, unless otherwise specified, the term “crack induction ring” refers to a normal crack induction ring, that is, an open portion having a ratio of less than 20% with respect to the entire circumference.
なお、本願に於いては、ＳｉＯＣ膜，ＳｉＣＮ膜等は、無機系絶縁膜に分類される。 In the present application, the SiOC film, the SiCN film, and the like are classified as inorganic insulating films.
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
[Details of the embodiment]
The embodiment will be further described in detail. In the drawings, the same or similar parts are denoted by the same or similar symbols or reference numerals, and description thereof will not be repeated in principle.
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。 In the accompanying drawings, hatching or the like may be omitted even in a cross section when it becomes complicated or when the distinction from the gap is clear. In relation to this, when it is clear from the description etc., the contour line of the background may be omitted even if the hole is planarly closed. Furthermore, even if it is not a cross section, it may be hatched to clearly indicate that it is not a void.
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。 In addition, regarding the designation in the case of the alternative, when one is referred to as “first” or the like and the other is referred to as “second” or the like, it is exemplified in association with the representative embodiment. Of course, for example, “first” is not limited to the illustrated option.
１．本願の一実施の形態の半導体集積回路装置のデバイスの一例（スクライブ領域基本レイアウト：実線状クラック誘導リング）等の説明（主に図１から図３）
多層配線構造は、通常、数層から十数層のものが多用されるが、総数が多いものは、単なる繰り返しになるので、この例に於いては、埋め込み配線４層、アルミニウム系パッド層（非埋め込み配線）１層から構成された多層配線構造を例に取り説明する。しかし、埋め込み配線の総数は、４層以外でも良いし、非埋め込み配線も埋め込み配線としても良いことは言うまでもない。
1. Description of an example of a device of a semiconductor integrated circuit device according to an embodiment of the present application (basic layout of scribe region: solid line crack induction ring) (mainly FIGS. 1 to 3)
In general, a multilayer wiring structure having a few to a dozen layers is often used. However, since a large number of wiring structures are simply repeated, in this example, four embedded wiring layers, an aluminum pad layer ( Non-embedded wiring) A multi-layer wiring structure composed of one layer will be described as an example. However, the total number of embedded wirings may be other than four layers, and it goes without saying that non-embedded wirings may be embedded wirings.
また、以下では、アルミニウム系パッド層（非埋め込み配線）を使用した例を示したが、パッド層としては、例えば、銅系埋め込み配線層を適用しても良いことは言うまでもない。 In the following, an example in which an aluminum-based pad layer (non-embedded wiring) is used has been described. Needless to say, for example, a copper-based embedded wiring layer may be applied as the pad layer.
なお、ここでは、埋め込み配線４層で説明したため、ミドルファースト法を採用してクラック誘導リングＣＲを形成する層を埋め込み配線の最上層のみとしたが、たとえば、埋め込み配線５層以上の場合は、たとえば、埋め込み配線の最上層およびその直下の層を、ミドルファースト法を採用してクラック誘導リングＣＲを形成する層としてもよい。これは、最上層配線およびその直下の層は、比較的寸法的に余裕のある配線構造を有するから、多層の絶縁膜構造が採用しやすいからである。従って、ミドルファースト法を採用してクラック誘導リングＣＲを形成する層の層数は、何層であっても良い。
In this example, since the buried
図１は本願の一実施の形態の半導体集積回路装置のデバイスの一例（スクライブ領域基本レイアウト：実線状クラック誘導リング）等を説明するための簡略化したチップ上面全体図である。図２は図１のチップ端部切り出し領域Ｒ１の拡大平面図である。図３は図２のＸ−Ｘ’断面に対応するデバイス断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置のデバイスの一例（スクライブ領域基本レイアウト：実線状クラック誘導リング）等を説明する。 FIG. 1 is a simplified overall view of a chip upper surface for explaining an example of a device of a semiconductor integrated circuit device according to an embodiment of the present application (scribe region basic layout: solid line crack induction ring). FIG. 2 is an enlarged plan view of the chip end cutout region R1 of FIG. FIG. 3 is a device cross-sectional view corresponding to the X-X ′ cross section of FIG. 2. Based on these, an example of a device of a semiconductor integrated circuit device according to an embodiment of the present application (basic layout of scribe region: solid line crack induction ring) will be described.
まず、チップ上面の全体を図１に示す。図１に示すように、チップ２ｘ（２）の表面１ａ（第１の主面）の周辺部には、ほぼ矩形（ほぼ長方形、ほぼ正方形）のメタルシールリング３（幅すなわち、メタル壁の厚みは、たとえば、３から４マイクロメートル程度）が設けられている。ここで、「ほぼ矩形」等というのは、多くの場合、矩形の角が面取りされた結果、矩形に近い八角形となるからである。なお、この「面取り」部分の全体の長さは、通常、全周の長さの２０％未満である。
First, the entire top surface of the chip is shown in FIG. As shown in FIG. 1, a metal seal ring 3 (width, that is, thickness of a metal wall) having a substantially rectangular shape (approximately rectangular shape or substantially square shape) is provided at the periphery of the
メタルシールリング外領域７には、この例に於いては、一つ目のクラック誘導リングＣＲの一種である実線状クラック誘導リングＣＲｓが設けられており、その外側には二つ目の実線状クラック誘導リングＣＲｓが設けられている。なお、メタルシールリング外領域７は、ほぼスクライブ領域ＳＲに対応しており、スクライブ領域ＳＲの幅は、たとえば、８０マイクロメートル程度で、好適な範囲としては、７０から１００マイクロメートル程度である。各実線状クラック誘導リングＣＲｓの幅は、たとえば、３６０ｎｍ程度であり、図２および図３の上層埋め込み配線層のメタル配線５（第４層メタル配線およびメタルビア３４ｗ）のビアの径（幅）と同程度（ほぼ等しい）である。なお、「同程度」または「ほぼ等しい」というのは、プロセス的な理由で、場所によって、平均的寸法の上下に、その２０％未満程度は寸法がばらつくことがあるからである。このように、各実線状クラック誘導リングＣＲｓの幅を上層埋め込み配線層のビアの径（幅）と同程度とすることにより、プロセス制御が容易となるメリットを有する。内側の実線状クラック誘導リングＣＲｓとメタルシールリング３の距離は、たとえば、１マイクロメートル程度を好適なものとして例示することができる。また、隣接する実線状クラック誘導リングＣＲｓの間の間隔は、たとえば、０．７２マイクロメートル程度を好適なものとして例示することができる。なお、ここでは、図示の都合上、実線状クラック誘導リングＣＲｓの本数は２としたが、１本でも良いし、例えば、先に上げた間隔で、配置できるだけ多くの実線状クラック誘導リングＣＲｓを配置しても良い。
In this example, the metal seal ring
そして、一つ目の実線状クラック誘導リングＣＲｓと二つ目の実線状クラック誘導リングＣＲｓの間の領域には、たとえば、ドット状の第４層ダミーメタルパッド３４ｄ（ＣＭＰ用ダミー領域、図３参照、寸法は、たとえば、１マイクロメートル角程度）等をリング状に配列したダミーメタルパッドリングＭＲが設けられている。このダミーメタルパッドリングＭＲは、必須ではないが、これを配置することによって、ＣＭＰ特性は向上する。また、第４層ダミーメタルパッド３４ｄの間隔は、たとえば、９マイクロメートル程度を好適なものとして例示することができる。
In the region between the first solid line crack guiding ring CRs and the second solid line crack guiding ring CRs, for example, a dot-like fourth layer
一方、メタルシールリング内領域６には、多数の上層埋め込み配線層のメタル配線５が設けられており、その他の配線および半導体素子とともに集積回路を構成している。
On the other hand, the metal seal ring
次に、図１のチップ端部切り出し領域Ｒ１を図２に示す。左記に説明したのと同様に、図２に示すように、メタルシールリング３の内側６には、上層埋め込み配線層のメタル配線５があり、このメタル配線５は、具体的には、図３の第４層メタル配線およびメタルビア３４ｗ等が対応している。一方、メタルシールリング３の外側７には、一対の実線状クラック誘導リングＣＲｓ（クラック誘導リングＣＲ）が設けられており、水平位置的に言うと、内側のものは、図３のリング状凹部４ａが対応しており、外側のものは、リング状凹部４ｂが対応している。更に、たとえば、一対の実線状クラック誘導リングＣＲｓの間の領域には、ダミーメタルパッドリングＭＲが設けられている。
Next, the chip end cutout region R1 of FIG. 1 is shown in FIG. Similar to the description on the left, as shown in FIG. 2, the
次に、図２のＸ−Ｘ’断面を図３に示す。図３に示すように、半導体チップ２を構成する集積回路は、たとえば、Ｐ型単結晶シリコン基板等の半導体基板１ｓの主に表面１ａ側（裏面１ｂの反対側）に形成されている。すなわち、半導体基板１ｓの表面１ａは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域８によって区画されており、それらの間の半導体基板１ｓの表面１ａには、ソースドレイン領域９、Ｐ＋型基板コンタクト領域１１、拡散層ＣＭＰダミー領域１２等が設けられている。この例では、拡散層ＣＭＰダミー領域１２は、たとえば、Ｐ＋型不純物領域であるが、Ｎ型領域でも、Ｐ型領域でも、両方の不純物を導入した領域であってもよい。すなわち、不純物の導入は任意であり、少なくとも、ＳＴＩ領域のない領域であれば良い。ソースドレイン領域９間の半導体基板１ｓの表面１ａ上には、ゲート絶縁膜１４を介して、たとえば、ポリシリコン膜等のゲート電極１５が設けられており、このゲート電極１５の周辺には、サイドウォール１６等が設けられている。これらのソースドレイン領域９、ゲート絶縁膜１４、ゲート電極１５、サイドウォール１６等から、たとえば、ＣＭＯＳ回路等の要素デバイスであるＭＩＳＦＥＴ（Ｑ）が構成されている。
Next, FIG. 3 shows an X-X ′ cross section of FIG. 2. As shown in FIG. 3, the integrated circuit constituting the
半導体基板１ｓの表面１ａ上には、たとえば、主に酸化シリコン系の非低誘電率絶縁膜（下層に比較的薄い窒化シリコン膜等を使用してもよい）から構成されたプリメタル絶縁膜１７が形成されており、その中に、タングステン柱状プラグ１８、タングステン面状プラグ１９等が埋め込まれており、これらによって、プリメタル絶縁層ＰＭが構成されている。プリメタル絶縁層ＰＭの厚さとしては、たとえば、２５０ｎｍ程度を好適なものとして例示することができる。
On the
プリメタル絶縁層ＰＭ上には、多層埋め込み配線層ＭＭが設けられており、これを構成する個々の配線層は、以下のようになっている。すなわち、第１層配線層の層間絶縁膜は、たとえば、下層の比較的薄い第１層埋め込み配線絶縁性バリア膜２１ｂ（たとえば、厚さ４５ｎｍ程度）、上層の比較的厚い第１層埋め込み配線主層間絶縁膜２１ｆ（たとえば、厚さ１２０ｎｍ程度）等から構成されている。なお、この例では、第１層埋め込み配線主層間絶縁膜２１ｆとしては、たとえば、ＳｉＯＣ等の酸化シリコン系の低誘電率絶縁膜（多孔質低誘電率絶縁膜とするのが特に好適である）を好適なものとして例示することができる。しかし、第１層埋め込み配線主層間絶縁膜２１ｆとしては、たとえば、酸化シリコン系の非多孔質低誘電率絶縁膜でも、非低誘電率絶縁膜でも良いことは言うまでもない。この中に、たとえば、シングルダマシン（Ｓｉｎｇｌｅ Ｄａｍａｓｃｅｎｅ）法による銅配線等の第１層メタル配線３１ｗ、第１層メタルシールリング部３１ｓ、第１層ダミーメタルパッド３１ｄ等が埋め込まれている。
On the premetal insulating layer PM, a multilayer embedded wiring layer MM is provided, and the individual wiring layers constituting this are as follows. That is, the interlayer insulating film of the first wiring layer includes, for example, a relatively thin first layer embedded wiring insulating
次に、第２層配線層の層間絶縁膜は、たとえば、下層の比較的薄い第２層埋め込み配線絶縁性バリア膜２２ｂ（たとえば、厚さ４５ｎｍ程度）、上層の比較的厚い第２層埋め込み配線主層間絶縁膜２２ｆ（たとえば、厚さ２００ｎｍ程度）等から構成されている。なお、この例では、第２層埋め込み配線主層間絶縁膜２２ｆとしては、たとえば、ＳｉＯＣ等の酸化シリコン系の低誘電率絶縁膜（多孔質低誘電率絶縁膜とするのが特に好適である）を好適なものとして例示することができる。しかし、第２層埋め込み配線主層間絶縁膜２２ｆとしては、たとえば、酸化シリコン系の酸化シリコン系の非多孔質低誘電率絶縁膜でも、非低誘電率絶縁膜でも良いことは言うまでもない。この中に、たとえば、デュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）法による銅配線等の第２層メタル配線３２ｗ、第２層メタルシールリング部３２ｓ、第２層ダミーメタルパッド３２ｄ等が埋め込まれている。
Next, the interlayer insulating film of the second wiring layer includes, for example, a relatively thin second-layer buried wiring insulating
次に、第３層配線層の層間絶縁膜は、たとえば、下層の比較的薄い第３層埋め込み配線絶縁性バリア膜２３ｂ、上層の比較的厚い第３層埋め込み配線主層間絶縁膜２３ｆ等から構成されている。この中に、たとえば、デュアルダマシン法による銅配線等の第３層メタル配線３３ｗ、第３層メタルシールリング部３３ｓ、第３層ダミーメタルパッド３３ｄ等が埋め込まれている。セクション３で説明するように、多層埋め込み配線層ＭＭの第２層埋め込み配線層および第３層埋め込み配線層は、必須ではないが、ともに、ビアファースト法により形成されている。下層の配線は、一般に微細であるので、ビアファースト法の採用により、微細加工が容易となるメリットを有する。ここで、第３層埋め込み配線主層間絶縁膜２３ｆとしては、たとえば、ＳｉＯＣ等の酸化シリコン系の低誘電率絶縁膜（多孔質低誘電率絶縁膜とするのが特に好適である）を好適なものとして例示することができる。しかし、第３層埋め込み配線主層間絶縁膜２３ｆとしては、たとえば、酸化シリコン系の酸化シリコン系の非多孔質低誘電率絶縁膜でも、非低誘電率絶縁膜でも良いことは言うまでもない。
Next, the interlayer insulating film of the third wiring layer is composed of, for example, a relatively thin third layer embedded wiring insulating
多層埋め込み配線層ＭＭ上には、上層埋め込み配線層ＭＦが設けられており、その詳細構造は、たとえば、以下のようになっている。すなわち、層間絶縁膜は、たとえば、下層の比較的薄い上層埋め込み配線絶縁性バリア膜２４ｂ、その上の比較的厚い上層埋め込み配線下部層間絶縁膜２４ｆ（下層主絶縁膜）、その上の比較的薄い上層埋め込み配線エッチストップ絶縁膜２４ｍ（エッチストップ絶縁膜）、更にその上の比較的厚い上層埋め込み配線上部層間絶縁膜２４ｔ（上層主絶縁膜）等から構成されている。この中に、たとえば、デュアルダマシン法による銅配線等の第４層メタル配線およびメタルビア３４ｗ、第４層メタルシールリング部３４ｓ、第４層ダミーメタルパッド３４ｄ等が埋め込まれている。ここで、下層主絶縁膜２４ｆおよび上層主絶縁膜２４ｔは、酸化シリコン系絶縁膜であり、エッチストップ絶縁膜２４ｍは、窒化シリコン系絶縁膜（たとえばＳｉＣＮ等）であり、このことにより、ミドルファースト法を容易に実行することができる。また、この例では、必須ではないが、更に、この酸化シリコン系絶縁膜を非低誘電率絶縁膜とすることにより、クラック誘導リングＣＲとその他の部分の強度さを大きくすることによって、クラック誘導効果を増大させている。
An upper buried wiring layer MF is provided on the multilayer buried wiring layer MM, and its detailed structure is, for example, as follows. That is, the interlayer insulating film is, for example, a relatively thin upper buried wiring insulating
また、下層主絶縁膜２４ｆおよび上層主絶縁膜２４ｔとしては、ＳｉＯＣ等の酸化シリコン系の非多孔質高誘電率絶縁膜を適用することも出来る。このことにより、非多孔質高誘電率絶縁膜は、多孔質高誘電率絶縁膜に比較して機械的強度が強いので、上と同様の効果により、下層の多孔質高誘電率絶縁膜で発生したクラックを有効にチップの表面に誘導することが出来る。
Further, as the lower main insulating
第４層メタル配線およびメタルビア３４ｗは、上層埋め込み配線絶縁性バリア膜２４ｂおよび上層埋め込み配線下部層間絶縁膜２４ｆに形成されたビアホール２７並びに、上層埋め込み配線下部層間絶縁膜２４ｆ、上層埋め込み配線エッチストップ絶縁膜２４ｍおよび上層埋め込み配線上部層間絶縁膜２４ｔに設けられた配線溝２６に埋め込まれている。また、この配線溝２６の一部は、上層埋め込み配線エッチストップ絶縁膜２４ｍに設けられた開口部４０ａとなっている。
The fourth layer metal wiring and the metal via 34w are formed in the via
メタルシールリング外領域７における上層埋め込み配線層ＭＦには、図２等の実線状クラック誘導リングＣＲｓに対応して、上層主絶縁膜埋め込み領域３０ａ，３０ｂが設けられている。上層主絶縁膜埋め込み領域３０ａ，３０ｂは、開口部４０ａと同様に、上層埋め込み配線エッチストップ絶縁膜２４ｍに設けられた開口部４０ｂ，４０ｃ、これらの下部に設けられたリング状凹部４ａ，４ｂ、そこに埋め込まれたエアギャップ１０ａ，１０ｂ等から、それぞれ構成されている。エアギャップ１０ａ，１０ｂ（１０）の寸法は、たとえば、幅１００ｎｍ程度、高さ３６０ｎｍ程度を好適なものとして例示することができる。また、リング状凹部４ａ，４ｂ等のリセス量としては、たとえば、１５０ｎｍ程度を好適なものとして例示することができる。ここで、本願に於いては、図１および図２で例示した実線状クラック誘導リングＣＲｓの幅は、リング状凹部４ａ，４ｂ（および開口部４０ｂ，４０ｃ）等の幅と同一であると定義されている。
In the upper buried wiring layer MF in the
このように、メタルシールリング３の外側の領域７において、開口部４０ｂ、４０ｃおよび凹部４ａ，４ｂが構成する上層主絶縁膜埋め込み領域３０ａ，３０ｂに設けられたエアギャップ１０ａ，１０ｂを有するクラック誘導リングＣＲｓ（図２）があるので、ダイシング工程等で出来たチップ側面の欠陥がチップの内部領域に伝播する前に、チップ上面に誘導する効果を有する。
Thus, in the
上層埋め込み配線層ＭＦ上には、アルミニウム系パッド配線層ＢＭが設けられており、その詳細構造は、たとえば、以下のようになっている。すなわち、絶縁膜は、たとえば、下層の比較的薄いパッド下絶縁性バリア膜２５ｂ、中層の比較的厚いパッド下主層間絶縁膜２５ｆ、上層の比較的厚いファイナルパッシベーション膜２５ｓ等から構成されている。アルミニウム系パッド配線層ＢＭ内には、アルミニウム系パッド層メタル配線（非埋め込み配線）のメタルシールリング部２０が設けられている。ほぼメタルシールリング外領域７にあたる部分、すなわち、スクライブ領域に於いては、たとえば、パッド下主層間絶縁膜２５ｆおよびファイナルパッシベーション膜２５ｓは、除去されている。これは、ダイシングによる絶縁膜のクラックが、表面の絶縁膜を伝って、チップの内部領域、すなわち、メタルシールリング内領域６に伝播しないようにする等のためである。
An aluminum-based pad wiring layer BM is provided on the upper buried wiring layer MF, and its detailed structure is as follows, for example. That is, the insulating film includes, for example, a relatively thin lower pad insulating
以上説明したように、メタルシールリング３は、タングステン面状プラグ１９、アルミニウム系パッド層メタル配線のメタルシールリング部２０、第１層メタルシールリング部３１ｓ、第２層メタルシールリング部３２ｓ、第３層メタルシールリング部３３ｓおよび第４層メタルシールリング部３４ｓから構成されている。そして、タングステン面状プラグ１９を介して、半導体基板１ｓの表面１ａに設けられたＰ＋型基板コンタクト領域１１に接続されている結果、半導体基板１ｓの基準電位に電気的に接続されている。このことは必須ではないが、そのことによって、デバイスの電気的特性を安定化させることが出来る。
As described above, the
２．本願の前記一実施の形態の半導体集積回路装置の製造プロセス（ダイシング工程前）におけるスクライブ領域の構造（レイアウト）等の説明（主に図４および図５）
セクション１で説明したチップ構造では、チップ領域以外のスクライブ領域の構造はわからないので、このセクションでは、ダイシング工程直前のスクライブ領域の全幅のレイアウト等を説明する。
2. Description of the structure (layout) of the scribe region in the manufacturing process (before the dicing process) of the semiconductor integrated circuit device according to the embodiment of the present application (mainly FIGS. 4 and 5)
In the chip structure described in
なお、図５のチップ領域２ｘ、２ｔに関しては、すでに図２に関して説明したところと同じであり、以下では原則としてその部分の説明は繰り返さない。
Note that the
図４は本願の前記一実施の形態の半導体集積回路装置の製造プロセス（ダイシング工程前）におけるスクライブ領域の構造（レイアウト）等を説明するためのウエハ全体および単位チップ領域周辺合同図である。図５は図４のスクライブライン周辺切り出し領域Ｒ２の拡大平面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造プロセス（ダイシング工程前）におけるスクライブ領域の構造（レイアウト）等を説明する。 FIG. 4 is a combined view of the entire wafer and the unit chip area for explaining the structure (layout) of the scribe area in the manufacturing process (before the dicing process) of the semiconductor integrated circuit device according to the embodiment of the present application. FIG. 5 is an enlarged plan view of the scribe line peripheral cutout region R2 of FIG. Based on these, the structure (layout) of the scribe region in the manufacturing process (before the dicing process) of the semiconductor integrated circuit device according to the embodiment of the present application will be described.
図４にダイシング工程直前のウエハ１の全体上面を示す。図４の左側に示すように、ウエハ１の上面１ａには、多数の単位チップ領域２がマトリクス状に形成されており、各チップ領域２間には、直交格子状に、Ｘ方向スクライブラインＳＬＸおよびＹ方向スクライブラインＳＬＹが設けられている。図４の左側のチップおよび周辺切り出し領域Ｒ３を拡大したものを図４の右側に示す。図４の右側に示すように、単位チップ領域２ｘに着目すると、その周りは、Ｘ方向スクライブラインＳＬＸおよびＹ方向スクライブラインＳＬＹを挟んで、周辺の単位チップ領域２ｐ、２ｑ、２ｓ、２ｔによって囲まれている。
FIG. 4 shows the entire top surface of the
次に、図４の右側のスクライブライン周辺切り出し領域Ｒ２の拡大上面図を図５に示す。図５に示すように、ダイシング切削領域ＤＲ（ダイシングで除去される部分、この幅は、たとえば、５０から８０マイクロメートル程度）には、多数のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）領域ＴＰが設けられている。また、ダイシング切削領域ＤＲ以外のメタルシールリング外領域７には、図２で説明したのと同様に、ダミーメタルパッドリングＭＲや実線状クラック誘導リングＣＲｓ（クラック誘導リングＣＲ）が設けられている。そして、ＴＥＧ領域ＴＰが多い場合は、本願で言う「クラック誘導リング」すなわち、正規のクラック誘導リングではなく、むしろ、擬似的なクラック誘導リングとなる（ダミーメタルパッドリングＭＲについても同じ）。しかし、このようなクラック誘導リングＣＲまたは擬似的なクラック誘導リングが、ダイシング切削領域ＤＲにあると、当該スクライブラインの延在方向に走るクラックを早期に、すなわちチップ領域２ｘ、２ｔ（２）に達する前に、チップ表面に誘導する効果を有する。
Next, FIG. 5 shows an enlarged top view of the scribe line peripheral cutout region R2 on the right side of FIG. As shown in FIG. 5, a large number of TEG (Test Element Group) regions TP are provided in a dicing cutting region DR (a portion to be removed by dicing, the width of which is, for example, about 50 to 80 micrometers). . Further, the metal seal ring
３．本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセス等の説明（主に図６から図１９）
このセクションでは、セクション１および２で説明した構造を有するデバイスの製造プロセス（ウエハプロセス）の一例における主要部を説明する。ウエハプロセスにおけるＢＥＯＬ工程は、基本的に全て汎用のものである。しかし、上層埋め込み配線層ＭＦ（図３、以下同じ）のプロセス、すなわち、ミドルファースト（Ｍｉｄｄｌｅ Ｆｉｒｓｔ）法との対比上、多層埋め込み配線層ＭＭの第３層配線層のプロセス、すなわち、ビアファースト（Ｖｉａ Ｆｉｒｓｔ）法から説明する。
3. Description of main processes and the like in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present application (mainly FIGS. 6 to 19)
In this section, a main part in an example of a manufacturing process (wafer process) of a device having the structure described in
以下の例では、層間絶縁膜構造として、プリメタル絶縁層１７および上層埋め込み配線層ＭＦの主要層間絶縁膜は、非低誘電率絶縁膜であり、多層埋め込み配線層ＭＭの全層の主要層間絶縁膜は、低誘電率絶縁膜である。しかし、上層埋め込み配線層ＭＦの主要層間絶縁膜も低誘電率絶縁膜であっても良いことは言うまでもない。また、多層埋め込み配線層ＭＭの一部の層の主要層間絶縁膜は、非低誘電率絶縁膜であってもよい。
In the following example, as the interlayer insulating film structure, the main interlayer insulating films of the
なお、デバイス構造等については、セクション１および２で説明したところと基本的に同じであり、以下では、プロセスの説明上必要であるとき以外は、原則として、繰り返しの説明はしないこととする。
The device structure and the like are basically the same as those described in
図６は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（第３層埋め込み配線主層間絶縁膜成膜工程完了時点）のウエハ断面図である。図７は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（第３層ビア形成工程）のウエハ断面図である。図８は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（第３層トレンチ形成工程）のウエハ断面図である。図９は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（第３層トレンチ形成用レジスト膜除去工程完了時点）のウエハ断面図である。図１０は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（第３層埋め込み配線絶縁性バリア膜除去工程完了時点）のウエハ断面図である。図１１は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（上層埋め込み配線下部層間絶縁膜および上層埋め込み配線エッチストップ絶縁膜成膜工程完了時点）のウエハ断面図である。図１２は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（上層埋め込み配線エッチストップ絶縁膜加工工程）のウエハ断面図である。図１３は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（上層埋め込み配線上部層間絶縁膜成膜工程）のウエハ断面図である。図１４は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（第４層ビアホールおよび第４層トレンチ形成工程）のウエハ断面図である。図１５は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（上層埋め込み配線エッチストップ絶縁膜および上層埋め込み配線絶縁性バリア膜除去工程）のウエハ断面図である。図１６は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（第３層メタル配線＆メタルビア、第４層メタルシールリング部および第４層ダミーメタルパッド埋め込み工程）のウエハ断面図である。図１７は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（ファイナルパッシベーション膜等加工工程完了時点）のウエハ断面図である。図１８は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（ダイシング工程開始時点）のウエハ断面図である。図１９は図５のＸ−Ａ断面（Ｘは、図２におけるものと同じ）に対応する製造工程途中（ダイシング工程完了時点）のウエハ断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセス等を説明する。 FIG. 6 is a wafer cross-sectional view in the middle of the manufacturing process (when the third layer embedded wiring main interlayer insulating film forming step is completed) corresponding to the X-A cross section (X is the same as that in FIG. 2) in FIG. 7 is a wafer cross-sectional view in the middle of the manufacturing process (third layer via forming step) corresponding to the X-A cross section of FIG. 5 (X is the same as that in FIG. 2). 8 is a wafer cross-sectional view in the middle of the manufacturing process (third layer trench forming process) corresponding to the X-A cross section of FIG. 5 (X is the same as that in FIG. 2). FIG. 9 is a wafer cross-sectional view in the middle of the manufacturing process (when the third layer trench forming resist film removing step is completed) corresponding to the X-A cross section of FIG. 5 (X is the same as that in FIG. 2). 10 is a wafer cross-sectional view in the middle of the manufacturing process (when the third-layer buried wiring insulating barrier film removal step is completed) corresponding to the X-A cross section of FIG. 5 (X is the same as that in FIG. 2). 11 is a cross-sectional view taken along the line X-A in FIG. 5 (X is the same as that in FIG. 2) in the middle of the manufacturing process (when the upper buried wiring lower interlayer insulating film and upper buried wiring etch stop insulating film forming process is completed). It is wafer sectional drawing. 12 is a wafer cross-sectional view in the middle of the manufacturing process (upper layer embedded wiring etch stop insulating film processing step) corresponding to the X-A cross section in FIG. 5 (X is the same as that in FIG. 2). FIG. 13 is a wafer cross-sectional view in the middle of the manufacturing process (upper layer embedded wiring upper interlayer insulating film forming step) corresponding to the XA cross section of FIG. 5 (X is the same as that in FIG. 2). 14 is a wafer cross-sectional view in the middle of the manufacturing process (fourth layer via hole and fourth layer trench formation step) corresponding to the XA cross section of FIG. 5 (X is the same as that in FIG. 2). 15 is a cross-sectional view of the wafer in the middle of the manufacturing process (upper layer embedded wiring etch stop insulating film and upper layer embedded wiring insulating barrier film removing step) corresponding to the XA cross section of FIG. 5 (X is the same as in FIG. 2). It is. 16 is a cross-sectional view taken along the line X-A in FIG. 5 (X is the same as that in FIG. 2) (third layer metal wiring & metal via, fourth layer metal seal ring portion, and fourth layer dummy metal pad). It is a wafer sectional view of an embedding process. 17 is a wafer cross-sectional view in the middle of the manufacturing process (when the final passivation film processing process is completed) corresponding to the X-A cross section in FIG. 5 (X is the same as that in FIG. 2). 18 is a wafer cross-sectional view in the middle of the manufacturing process (at the start of the dicing process) corresponding to the X-A cross section in FIG. 5 (X is the same as that in FIG. 2). FIG. 19 is a wafer cross-sectional view in the middle of the manufacturing process (when the dicing process is completed) corresponding to the X-A cross section in FIG. 5 (X is the same as that in FIG. 2). Based on these drawings, the main process and the like in the method of manufacturing the semiconductor integrated circuit device according to the embodiment of the present application will be described.
多層埋め込み配線層ＭＭの第３層配線層の形成から説明する。まず、図６に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、第３層埋め込み配線絶縁性バリア膜２３ｂとして、たとえば、ＳｉＣＮ膜（たとえば、厚さ４５ｎｍ程度）を成膜する。ここで、ＣＶＤ、スパッタリング成膜、レジスト膜等の成膜などについて、「ほぼ全面」というのは、たとえば、ウエハの周辺等には、装置構造やプロセスの都合で、成膜されないことが多いからである（以下についても同じ）。
The formation of the third wiring layer of the multilayer embedded wiring layer MM will be described. First, as shown in FIG. 6, for example, a SiCN film (for example, a thickness of about 45 nm) is formed on almost the entire surface on the
次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、第３層埋め込み配線主層間絶縁膜２３ｆとして、たとえば、ＳｉＯＣ膜（たとえば、厚さ２００ｎｍ程度）等の低誘電率酸化シリコン系絶縁膜を成膜する。
Next, a low dielectric constant oxide such as a SiOC film (for example, a thickness of about 200 nm) as the third buried wiring main
次に、図７に示すように、例えば、通常のリソグラフィにより、ウエハ１の表面１ａ側に、第３層ビア形成用レジスト膜４１を塗布およびパターニングし、これをマスクとして、たとえば、異方性ドライエッチングにより、第３層ビアホール２８を開口する。この異方性ドライエッチングの条件としては、装置形式：たとえば、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置、ガス流量：たとえば、Ｃ４Ｆ８／Ｎ２／Ａｒ＝１２ｓｃｃｍ／２００ｓｃｃｍ／３００ｓｃｃｍ程度、ウエハステージ温度：たとえば、摂氏２０度程度を好適なものとして例示することができる。その後、不要になったレジスト膜を例えば、アッシング等により全面除去する。
Next, as shown in FIG. 7, a third layer via forming resist
次に、図８に示すように、ウエハ１の表面１ａ側のほぼ全面に、第３層トレンチ形成用レジスト膜４２を塗布する。このとき、第３層トレンチ形成用レジスト膜４２の塗布前に、ビアフィル材を塗布しても良い。次に、例えば、通常のリソグラフィにより、第３層トレンチ形成用レジスト膜４２をパターニングし、これをマスクとして、たとえば、異方性ドライエッチングにより、第３層トレンチ２９および第３層ダミーメタルパッド埋め込み用ホール３５を形成する。この異方性ドライエッチングの条件としては、装置形式：たとえば、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置、ガス流量：たとえば、Ｃ４Ｆ８／Ｎ２／Ａｒ＝１２ｓｃｃｍ／２００ｓｃｃｍ／３００ｓｃｃｍ程度、ウエハステージ温度：たとえば、摂氏２０度程度を好適なものとして例示することができる。
Next, as shown in FIG. 8, a third-layer trench forming resist
次に、図９に示すように、不要になったレジスト膜（ビアフィル材を含む）を例えば、アッシング等により全面除去する。 Next, as shown in FIG. 9, the resist film (including the via fill material) that is no longer needed is entirely removed by ashing or the like, for example.
次に、図１０に示すように、たとえば、異方性ドライエッチングにより、第３層ビアホール２８の底のＳｉＣＮ膜を除去する。この異方性ドライエッチングの条件としては、装置形式：たとえば、平行平板型ＲＩＥ装置、ガス流量：たとえば、ＣＨＦ３／Ｏ２／Ａｒ＝２０ｓｃｃｍ／２０ｓｃｃｍ／２００ｓｃｃｍ程度、ウエハステージ温度：たとえば、摂氏２０度程度を好適なものとして例示することができる。図７から図１０のプロセスは、いわゆるビアファースト（Ｖｉａ Ｆｉｒｓｔ）方式である。なお、必須ではないが、この例に於いては、多層埋め込み配線層ＭＭの第２層埋め込み配線層は、ビアファースト法によるデュアルダマシン法により形成されている。
Next, as shown in FIG. 10, the SiCN film at the bottom of the third-layer via
次に、図１１に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、上層埋め込み配線絶縁性バリア膜２４ｂとして、たとえば、ＳｉＣＮ膜（たとえば、厚さ１００ｎｍ程度）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、上層埋め込み配線下部層間絶縁膜２４ｆ（下層主絶縁膜）として、たとえば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等を用いたプラズマＣＶＤによる非低誘電率酸化シリコン系絶縁膜（たとえば、厚さ６００ｎｍ程度）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、上層埋め込み配線エッチストップ絶縁膜２４ｍ（エッチストップ絶縁膜）として、たとえば、ＳｉＣＮ膜（たとえば、厚さ１００ｎｍ程度）を成膜する。
Next, as shown in FIG. 11, for example, a SiCN film (for example, a thickness of about 100 nm) is formed on almost the entire surface of the
次に、図１２に示すように、例えば、通常のリソグラフィにより、ウエハ１の表面１ａ側に、開口部形成用レジスト膜４３を塗布およびパターニングし、これをマスクとして、たとえば、異方性ドライエッチングにより、上層埋め込み配線エッチストップ絶縁膜２４ｍに開口部４０を形成する。そして、そのままエッチングを続けて、その下に、上層埋め込み配線下部層間絶縁膜２４ｆの凹部４（リング状凹部）を形成する。この異方性ドライエッチングの条件としては、装置形式：たとえば、平行平板型ＲＩＥ装置、ガス流量：たとえば、ＣＨＦ３／Ｏ２／Ａｒ＝２０ｓｃｃｍ／２０ｓｃｃｍ／２００ｓｃｃｍ程度、ウエハステージ温度：たとえば、摂氏２０度程度を好適なものとして例示することができる。その後、不要になったレジスト膜を例えば、アッシング等により全面除去する。次に、タンタル膜等（ＴａＮ，Ｔｉ，ＴｉＮなど、以下同じ）のバリアメタル膜、銅膜等を電解メッキ等により成膜した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により、平坦化することにより、第３層メタル配線およびメタルビア３３ｗ、第３層メタルシールリング部３３ｓ、第３層ダミーメタルパッド３３ｄ等を埋め込む。
Next, as shown in FIG. 12, an opening forming resist
次に、図１３に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、上層埋め込み配線上部層間絶縁膜２４ｔ（上層主絶縁膜）として、たとえば、プラズマＣＶＤによる非低誘電率酸化シリコン系絶縁膜（たとえば、厚さ７００ｎｍ程度）を成膜する。この際、各開口部４０、凹部４（図３）等から構成された上層主絶縁膜埋め込み領域３０に、エアギャップ１０が形成される。上層埋め込み配線上部層間絶縁膜２４ｔは、たとえば、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を好適なものとして、例示することができる。また、その成膜条件としては、たとえば、処理圧力：１．３キロパスカル程度、ガス流量：ＳｉＨ４／Ｏ２＝２０ｓｃｃｍ／４００ｓｃｃｍ程度を好適なものとして、例示することができる。
Next, as shown in FIG. 13, the upper buried wiring upper interlayer insulating film 24t (upper layer main insulating film) is formed on almost the entire surface on the
次に、図１４に示すように、例えば、通常のリソグラフィにより、ウエハ１の表面１ａ側に、第４層トレンチおよびビア形成用レジスト膜４４を塗布およびパターニングし、これをマスクとして、たとえば、異方性ドライエッチングにより、第４層トレンチ３７および第４層ビアホール３６を形成する。この異方性ドライエッチングの条件としては、装置形式：たとえば、平行平板型ＲＩＥ装置、ガス流量：たとえば、Ｃ４Ｆ８／Ｎ２／Ａｒ＝１２ｓｃｃｍ／２００ｓｃｃｍ／３００ｓｃｃｍ程度、ウエハステージ温度：たとえば、摂氏２０度程度を好適なものとして例示することができる。
Next, as shown in FIG. 14, for example, the fourth layer trench and the via formation resist
次に、図１５に示すように、たとえば、第４層トレンチおよびビア形成用レジスト膜４４をマスクとして、たとえば、異方性ドライエッチングにより、第４層ビアホール３６の底のＳｉＣＮ膜２４ｂを除去する。この異方性ドライエッチングの条件としては、装置形式：たとえば、平行平板型ＲＩＥ装置、ガス流量：たとえば、ＣＨＦ３／Ｏ２／Ａｒ＝２０ｓｃｃｍ／２０ｓｃｃｍ／２００ｓｃｃｍ程度、ウエハステージ温度：たとえば、摂氏２０度程度を好適なものとして例示することができる。その後、不要になったレジスト膜を例えば、アッシング等により全面除去する。
Next, as shown in FIG. 15, for example, the
次に、図１６に示すように、タンタル膜等のバリアメタル膜、銅膜等を電解メッキ等により成膜した後、ＣＭＰ等により、平坦化することにより、第４層メタル配線およびメタルビア３４ｗ、第４層メタルシールリング部３４ｓ、第４層ダミーメタルパッド３４ｄ等を埋め込む。ここで、第４層メタル配線およびメタルビア３４ｗは、配線溝２６およびビアホール２７を銅部材等で埋め込むことにより、形成されている。ここで、図１１から図１６までのプロセスは、いわゆるミドルファースト（Ｍｉｄｄｌｅ Ｆｉｒｓｔ）法である。
Next, as shown in FIG. 16, a barrier metal film such as a tantalum film, a copper film or the like is formed by electrolytic plating or the like, and then flattened by CMP or the like, whereby the fourth layer metal wiring and the metal via 34w, The fourth layer metal
次に、図１７に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、パッド下絶縁性バリア膜２５ｂとして、たとえば、ＳｉＣＮ膜（たとえば、厚さ１２０ｎｍ程度）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、パッド下主層間絶縁膜２５ｆとして、たとえば、ＴＥＯＳ等を用いたプラズマＣＶＤによる非低誘電率酸化シリコン系絶縁膜（たとえば、厚さ１．２マイクロメートル程度）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜等により、比較的薄いバリアメタル膜（Ｔｉ膜、ＴｉＮ膜など）および比較的厚いアルミニウム膜（たとえば、厚さ１．８マイクロメートル程度）を成膜する。例えば、通常のリソグラフィにより、ウエハ１の表面１ａ側に、アルミニウム膜等加工用レジスト膜を塗布およびパターニングし、それをマスクとして、たとえば、異方性ドライエッチングにより、アルミニウム膜およびバリアメタル膜をパターニングすることにより、必要に応じて、ボンディングパッドやアルミニウム系パッド層メタル配線のメタルシールリング部２０を形成する。その後、不要になったレジスト膜を例えば、アッシング等により全面除去する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、ファイナルパッシベーション膜２５ｓとして、たとえば、ＴＥＯＳ等を用いたプラズマＣＶＤによる非低誘電率酸化シリコン系絶縁膜（たとえば、厚さ１．２マイクロメートル程度）を成膜する。なお、ファイナルパッシベーション膜２５ｓとしては、非低誘電率酸化シリコン系絶縁膜（ＳｉＯ２膜、ＳｉＯＮ膜）の単層膜のほか、たとえば、窒化シリコン系膜（ＳｉＮ）、ポリイミド膜等の有機系絶縁膜、および、これらの積層膜を適用することが出来る。次に、例えば、通常のリソグラフィにより、ウエハ１の表面１ａ側に、スクライブ領域上層絶縁膜除去用レジスト膜（ボンディングパッド上開口形成用レジスト膜と併用しても良い）を塗布およびパターニングし、それをマスクとして、たとえば、ドライエッチングにより、スクライブ領域ＳＲのファイナルパッシベーション膜２５ｓおよびパッド下主層間絶縁膜２５ｆを除去する。その後、不要になったレジスト膜を例えば、アッシング等により全面除去する。
Next, as shown in FIG. 17, for example, a SiCN film (for example, a thickness of about 120 nm) is formed as an under-pad insulating
次に、ウエハ１の裏面１ｂに対して、必要に応じて、バックグラインディングを実施した後、図１８に示すように、ウエハ１の裏面１ｂを、たとえば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）等の接着層４７を介して、ダイシングテープ４６に貼り付けた状態で、たとえば、ダイシングブレード５１等の回転ブレード等を用いて、ダイシングを実行する。これによって、ダイシング切削領域ＤＲが除去されることによって、図１９に示すように、ウエハ１が各チップ領域２に分割される。
Next, back grinding is performed on the
４．本願の前記一実施の形態の半導体集積回路装置におけるスクライブ領域のレイアウトに関する各種変形例の説明（主に図２０から図２２）
このセクションで説明する各例は、セクション１から３で説明した例の図５（その他図２および図３等）に対する変形例であるので、その他の部分については、これまでに説明したところと異ならないので、それらの説明は、以下では原則として、繰り返さない。
4). Description of various modifications relating to the layout of the scribe region in the semiconductor integrated circuit device according to the embodiment of the present application (mainly FIGS. 20 to 22)
Each example described in this section is a modification of the example described in
図２０は本願の前記一実施の形態の半導体集積回路装置におけるスクライブ領域のレイアウトに関する変形例（点線状クラック誘導リング）を説明するための図２に対応する図１のチップ端部切り出し領域Ｒ１の拡大平面図である。図２１は本願の前記一実施の形態の半導体集積回路装置におけるスクライブ領域のレイアウトに関する変形例（破線状クラック誘導リング）を説明するための図２に対応する図１のチップ端部切り出し領域Ｒ１の拡大平面図である。図２２は本願の前記一実施の形態の半導体集積回路装置におけるスクライブ領域のレイアウトに関する変形例（実線＆破線状混合クラック誘導リング）を説明するための図２に対応する図１のチップ端部切り出し領域Ｒ１の拡大平面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるスクライブ領域のレイアウトに関する各種変形例を説明する。 20 shows a chip end cutout region R1 of FIG. 1 corresponding to FIG. 2 for explaining a modified example (dotted crack induction ring) related to the layout of the scribe region in the semiconductor integrated circuit device of the embodiment of the present application. It is an enlarged plan view. FIG. 21 shows a chip end cutout region R1 in FIG. 1 corresponding to FIG. 2 for explaining a modified example (broken line crack induction ring) related to the layout of the scribe region in the semiconductor integrated circuit device of the embodiment of the present application. It is an enlarged plan view. 22 is a chip end cutout of FIG. 1 corresponding to FIG. 2 for explaining a modified example (solid line & broken line mixed crack induction ring) related to the layout of the scribe region in the semiconductor integrated circuit device of the embodiment of the present application. It is an enlarged plan view of region R1. Based on these, various modifications relating to the layout of the scribe region in the semiconductor integrated circuit device according to the embodiment of the present application will be described.
（１）点線状クラック誘導リング（主に図２０）：
この例では、図５（図２）の例と異なり、クラック誘導リングＣＲが実線状クラック誘導リングＣＲｓではなく、図２０に示すように、ドット状の構成要素からなる点線状クラック誘導リングＣＲｄとなっている点が特徴となっている。なお、リングは、１重でも多重でも良い。ここで、ドット状の構成要素の形状は、基本的に、図３の開口部４０ｂ，４０ｃ（４０）が規定している。従って、ドット状の構成要素の寸法は、開口部４０ｂ，４０ｃ（４０）の寸法に対応している。このことは、実線状クラック誘導リングＣＲｓの構成要素（この場合は、幅）および破線状クラック誘導リングＣＲｒの構成要素（長辺および短辺）についても当てはまる。
(1) Dotted line crack induction ring (mainly FIG. 20):
In this example, unlike the example of FIG. 5 (FIG. 2), the crack induction ring CR is not a solid line crack induction ring CRs, but a dotted line crack induction ring CRd composed of dot-like components as shown in FIG. The feature is that. The ring may be single or multiple. Here, the shape of the dot-shaped component is basically defined by the
この例に関して、具体的寸法の一例を示すとすれば以下のごとくである。すなわち、ドット状（点線状）の構成要素の寸法は、たとえば、図２の上層埋め込み配線層のメタル配線５（第４層メタル配線およびメタルビア３４ｗ）のビアの径（又は、幅）とほぼ同じで、たとえば、３６０ｎｍ程度である。同一リング内で隣接する要素の間隔は、たとえば、３６０ｎｍ程度である。なお、必須ではないが、隣の列との間では、少しずつずらすことで、直線的なクラックのパスを遮断するように配列することが有効である。 Regarding this example, an example of specific dimensions is as follows. That is, the dimensions of the dot-shaped (dotted line-shaped) components are, for example, substantially the same as the via diameter (or width) of the metal wiring 5 (fourth layer metal wiring and metal via 34w) of the upper buried wiring layer in FIG. For example, it is about 360 nm. The interval between adjacent elements in the same ring is, for example, about 360 nm. Although not essential, it is effective to arrange so as to block a straight crack path by shifting little by little between adjacent rows.
このように実線状クラック誘導リングＣＲｓのように連続体でなくて良い理由は、短距離すなわちスクライブラインの幅の半分程度以下の距離では、クラックは直線的に走ると考えられるから、小さなドットでも、相互にずらして配置すれば、十分に、クラックのメタルシールリング３への到達を防止できるからである。
The reason why it is not necessary to be a continuous body like the solid line crack induction ring CRs is that the crack is considered to run linearly at a short distance, that is, a distance less than about half of the width of the scribe line. This is because the cracks can be sufficiently prevented from reaching the
また、ダミーメタルパッドリングＭＲの各要素間にも配列できるため、配列密度を高められるメリットがある。 Moreover, since it can arrange | position between each element of the dummy metal pad ring MR, there exists a merit which can raise arrangement density.
（２）破線状クラック誘導リング（主に図２１）：
この例では、図５（図２）の例と異なり、クラック誘導リングＣＲが実線状クラック誘導リングＣＲｓではなく、図２０に示すように、長方形の構成要素からなる破線状クラック誘導リングＣＲｒとなっている点が特徴となっている。なお、リングは、１重でも多重でも良い。
(2) Broken line crack induction ring (mainly FIG. 21):
In this example, unlike the example of FIG. 5 (FIG. 2), the crack induction ring CR is not a solid line crack induction ring CRs, but a broken line crack induction ring CRr made of rectangular components as shown in FIG. This is a feature. The ring may be single or multiple.
この例に関して、具体的寸法の一例を示すとすれば以下のごとくである。すなわち、破線状の構成要素の幅（長方形の短辺）は、たとえば、図２の上層埋め込み配線層のメタル配線５（第４層メタル配線およびメタルビア３４ｗ）のビアの径（又は、幅）とほぼ同じで、たとえば、３６０ｎｍ程度である。一方、長方形の長辺は、たとえば、１．０８マイクロメートル程度である。同一リング内で隣接する要素の間隔は、たとえば、４４０ｎｍ程度である。隣接するリング間の距離は、たとえば、４４０ｎｍ程度である。なお、必須ではないが、隣の列との間では、少しずつずらすことで、直線的なクラックのパスを遮断するように配列することが有効である。この例では、隣の列の要素を半周期ずらせている。このように、隣の列の要素を半周期ずらせることにより、２列のリングで、ほぼ完全にクラックのパスを遮断する効果がある。 Regarding this example, an example of specific dimensions is as follows. That is, the width of the broken-line component (rectangular short side) is, for example, the via diameter (or width) of the metal wiring 5 (fourth layer metal wiring and metal via 34w) of the upper buried wiring layer in FIG. For example, it is about 360 nm. On the other hand, the long side of the rectangle is, for example, about 1.08 micrometers. The interval between adjacent elements in the same ring is, for example, about 440 nm. The distance between adjacent rings is, for example, about 440 nm. Although not essential, it is effective to arrange so as to block a straight crack path by shifting little by little between adjacent rows. In this example, the elements in the adjacent column are shifted by a half cycle. Thus, by shifting the elements in the adjacent rows by a half period, the two rows of rings have the effect of almost completely blocking the crack path.
（３）実線＆破線状混合クラック誘導リング（主に図２２）：
この例は、図５と図２１の組み合わせであり、メタルシールリング３に最も近い側に、実線状クラック誘導リングＣＲｓがあり、その外側に、破線状クラック誘導リングＣＲｒがある。このように、メタルシールリング３に最も近い側に、実線状クラック誘導リングＣＲｓがあるので、ダイシング切削領域ＤＲからのクラックの伝播を確実に、メタルシールリング３の手前で表面１ａに誘導することが出来る。
(3) Solid line & broken line mixed crack induction ring (mainly FIG. 22):
This example is a combination of FIG. 5 and FIG. 21, in which the solid line crack induction ring CRs is on the side closest to the
なお、クラック誘導リングの配置は、実線状クラック誘導リングＣＲｓを外側としてもよい。また、クラック誘導リングの組み合わせは、実線状クラック誘導リングＣＲｓと破線状クラック誘導リングＣＲｒの組み合わせに限らず、実線状クラック誘導リングＣＲｓと点線状クラック誘導リングＣＲｄの組み合わせであっても良い。また、破線状クラック誘導リングＣＲｒと点線状クラック誘導リングＣＲｄの組み合わせであっても良いし、全ての組み合わせであっても良い。 In addition, the arrangement | positioning of a crack induction ring is good also considering the solid line crack induction ring CRs as an outer side. Further, the combination of the crack induction ring is not limited to the combination of the solid line crack induction ring CRs and the broken line crack induction ring CRr, but may be a combination of the solid line crack induction ring CRs and the dotted line crack induction ring CRd. Moreover, the broken line crack induction ring CRr and the dotted line crack induction ring CRd may be combined, or all combinations may be used.
５．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２３）
図２３は本願の前記一実施の形態の半導体集積回路装置のアウトラインを説明するための図１に対応する簡略化したチップ上面全体図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
5. Supplementary explanation about the above-described embodiment (including modifications) and general consideration (mainly FIG. 23)
FIG. 23 is a simplified top view of the chip corresponding to FIG. 1 for explaining the outline of the semiconductor integrated circuit device according to the embodiment of the present application. Based on this, a supplementary explanation regarding the above-described embodiment (including modifications) and a general consideration will be given.
（１）前記実施の形態（変形例を含む）に関する技術的考察：
ダイシング等のウエハ分割工程に於いては、機械的衝撃又は熱衝撃が加わるため、その際に生じたチップ（又はチップ領域）端部のクラックが、同時に又は後の工程（デバイスの主要時を含む）に於いて、デバイスの信頼性を劣化させる恐れがある。これに対しては、チップの周辺にメタルシールリングを廻らせて対策しているが、それだけでは不十分であり、メタルシールリング外領域（またはスクライブ領域）に、各種の補助的なクラック伝播防止構造を配置することが各種提案されている。しかし、それらの提案は、いずれも、付加的なプロセスまたは特殊なプロセスを追加するものであり、それらの方法では、プロセスことの上昇を回避することができない。
(1) Technical considerations regarding the above-described embodiment (including modifications):
In a wafer dividing process such as dicing, mechanical shock or thermal shock is applied, so that cracks at the end of the chip (or chip area) generated at that time are included simultaneously or in subsequent processes (including the main time of the device). ) May deteriorate the reliability of the device. To prevent this, a metal seal ring is placed around the chip, but this is not enough, and various auxiliary crack propagation prevention measures are provided outside the metal seal ring (or scribe area). Various arrangements of structures have been proposed. However, all of these proposals add an additional process or a special process, and those methods cannot avoid an increase in the process.
（２）本願の前記一実施の形態の半導体集積回路装置のアウトラインの説明（主に図２３）：
本願の前記一実施の形態においては、図２３に示すように、まず、半導体チップ２のメタルシールリング３の外側７に、クラック誘導リングＣＲを配置し、メタルシールリング３の内側の領域６における上層埋め込み配線層のメタル配線５をいわゆるミドルファースト法で形成することにより、クラック誘導リングＣＲを特殊な追加工程を付加することなく形成できるようにしたものである。
(2) Description of outline of semiconductor integrated circuit device of one embodiment of the present application (mainly FIG. 23):
In the embodiment of the present application, as shown in FIG. 23, first, a crack induction ring CR is disposed on the
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
6). Summary The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.
例えば、前記実施の形態では、ダイシング方法として、回転ブレードによるブレードダイシングを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、各種のレーザダイシングや、レーザグルービング（Ｌａｓｅｒ Ｇｒｏｏｖｉｎｇ）とブレードダイシングを組み合わせたハイブリッドダイシング等にも適用できることは言うまでもない。また、グラインディングによって最終的にチップに分離するＤＢＧ（Ｄｉｃｉｎｇ Ｂｅｆｏｒｅ Ｇｒｉｎｄｉｎｇ）方式等にも適用できることは言うまでもない。 For example, in the above-described embodiment, blade dicing by a rotating blade is specifically described as an example of the dicing method. However, the present invention is not limited to this, and various laser dicing and laser grooving (Laser Grooving) are described. Needless to say, it can also be applied to hybrid dicing combining blade dicing). Needless to say, the present invention can also be applied to a DBG (Dicing Before Grinding) system that is finally separated into chips by grinding.
更に、前記実施の形態では、チップ、ウエハ等の基板材料として、シリコン系材料を使用したものを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲルマニウム系材料、ＳｉＧｅ系材料、ＧａＡｓ系材料、ＳｉＣ系材料等でも良いことは言うまでもない。 Further, in the above-described embodiment, the substrate material such as a chip and a wafer has been specifically described by taking an example of using a silicon-based material, but the present invention is not limited thereto, and a germanium-based material, Needless to say, SiGe-based materials, GaAs-based materials, SiC-based materials, and the like may be used.
また、前記実施の形態では、ＦＥＯＬ工程として、ポリシリコンゲート（ポリサイドゲートでもよい）によるゲートファースト（Ｇａｔｅ Ｆｉｒｓｔ）方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、メタルゲート等によるゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式でも良いことは言うまでもない。更に、ゲート構造は、ＦＵＳＩ（Ｆｕｌｌｙ Ｓｉｌｉｃｉｄａｔｉｏｎ）構造でも良いし、製造方式は、典型的なゲートファースト方式やゲートラスト方式に限らず、混合（Ｈｙｂｒｉｄ）方式やＳ／Ｄファースト方式等の折衷方式であっても良い。 In the above embodiment, a gate first method using a polysilicon gate (or polycide gate) may be specifically described as an FEOL process. However, the present invention is not limited to this. Of course, for example, a gate last method using a metal gate or the like may be used. Further, the gate structure may be a FUSI (Fully Silicidation) structure, and the manufacturing method is not limited to a typical gate first method or gate last method, but may be a compromise method such as a hybrid method or an S / D first method. There may be.
更に、前記実施の形態では、埋め込み配線材料として、主に銅系メタルの例を説明したが、本発明はそれに限定されるものではなく、銀系メタル材料等も適用できることは言うまでもない。 Further, in the above-described embodiment, the example of the copper-based metal is mainly described as the embedded wiring material. However, the present invention is not limited thereto, and it goes without saying that a silver-based metal material or the like can also be applied.
１ 半導体ウエハ（半導体基板）
１ａ ウエハ又はチップの表面（第１の主面）
１ｂ ウエハ又はチップの裏面
１ｓ 半導体基板部（Ｐ型単結晶シリコン基板）
２，２ｐ、２ｑ、２ｓ、２ｔ、２ｘ 半導体チップ（半導体基板または単位チップ領域）
３ メタルシールリング
４、４ａ，４ｂ、４ｇ、４ｈ、４ｋ、４ｍ リング状凹部（その要素の凹部）
５ 上層埋め込み配線層のメタル配線
６ メタルシールリング内領域
７ メタルシールリング外領域
８ ＳＴＩ領域
９ ソースドレイン領域
１０、１０ａ，１０ｂ エアギャップ
１１ Ｐ＋型基板コンタクト領域
１２ 拡散層ＣＭＰダミー領域
１４ ゲート絶縁膜
１５ ゲート電極
１６ サイドウォール
１７ プリメタル絶縁膜
１８ タングステン柱状プラグ
１９ タングステン面状プラグ
２０ アルミニウム系パッド層メタル配線のメタルシールリング部
２１ｂ 第１層埋め込み配線絶縁性バリア膜
２１ｆ 第１層埋め込み配線主層間絶縁膜
２２ｂ 第２層埋め込み配線絶縁性バリア膜
２２ｆ 第２層埋め込み配線主層間絶縁膜
２３ｂ 第３層埋め込み配線絶縁性バリア膜
２３ｆ 第３層埋め込み配線主層間絶縁膜
２４ｂ 上層埋め込み配線絶縁性バリア膜
２４ｆ 上層埋め込み配線下部層間絶縁膜（下層主絶縁膜）
２４ｍ 上層埋め込み配線エッチストップ絶縁膜（エッチストップ絶縁膜）
２４ｔ 上層埋め込み配線上部層間絶縁膜（上層主絶縁膜）
２５ｂ パッド下絶縁性バリア膜
２５ｆ パッド下主層間絶縁膜
２５ｓ ファイナルパッシベーション膜
２６ 配線溝
２７ ビアホール
２８ 第３層ビアホール
２９ 第３層トレンチ
３０、３０ａ，３０ｂ 上層主絶縁膜埋め込み領域
３１ｄ 第１層ダミーメタルパッド
３１ｓ 第１層メタルシールリング部
３１ｗ 第１層メタル配線
３２ｄ 第２層ダミーメタルパッド
３２ｓ 第２層メタルシールリング部
３２ｗ 第２層メタル配線およびメタルビア
３３ｄ 第３層ダミーメタルパッド
３３ｓ 第３層メタルシールリング部
３３ｗ 第３層メタル配線およびメタルビア
３４ｄ 第４層ダミーメタルパッド
３４ｓ 第４層メタルシールリング部
３４ｗ 第４層メタル配線およびメタルビア
３５ 第３層ダミーメタルパッド埋め込み用ホール
３６ 第４層ビアホール
３７ 第４層トレンチ
４０、４０ａ，４０ｂ，４０ｃ 開口部
４１ 第３層ビア形成用レジスト膜
４２ 第３層トレンチ形成用レジスト膜
４３ 開口部形成用レジスト膜
４４ 第４層トレンチおよびビア形成用レジスト膜
４５ ダイシング溝
４６ ダイシングテープ
４７ ＤＡＦ（接着層）
５１ ダイシングブレード
ＢＭ アルミニウム系パッド配線層
ＣＲ クラック誘導リング
ＣＲｄ 点線状クラック誘導リング
ＣＲｒ 破線状クラック誘導リング
ＣＲｓ 実線状クラック誘導リング
ＤＲ ダイシング切削領域
ＭＦ 上層埋め込み配線層
ＭＭ 多層埋め込み配線層
ＭＲ ダミーメタルパッドリング
ＰＭ プリメタル絶縁層
Ｑ ＭＩＳＦＥＴ
Ｒ１ チップ端部切り出し領域
Ｒ２ スクライブライン周辺切り出し領域
Ｒ３ チップおよび周辺切り出し領域
ＳＬＸ Ｘ方向スクライブライン
ＳＬＹ Ｙ方向スクライブライン
ＳＲ スクライブ領域
ＴＰ ＴＥＧ領域
1 Semiconductor wafer (semiconductor substrate)
1a Wafer or chip surface (first main surface)
1b Wafer or
2, 2p, 2q, 2s, 2t, 2x semiconductor chip (semiconductor substrate or unit chip region)
3
5 Metal wiring of upper buried
24m upper buried wiring etch stop insulating film (etch stop insulating film)
24t Upper buried insulating layer upper interlayer insulating film (upper main insulating film)
25b Under-pad insulating barrier film 25f Under-pad main
51 Dicing blade BM Aluminum pad wiring layer CR Crack induction ring CRd Dotted line crack induction ring CRr Dashed line crack induction ring CRs Solid line crack induction ring DR Dicing cutting area MF Upper layer embedded wiring layer MM Multilayer embedded wiring layer MR Dummy metal pad ring PM Pre-metal insulation layer Q MISFET
R1 Chip edge cutout area R2 Scribe line peripheral cutout area R3 Chip and peripheral cutout area SLX X direction scribe line SLY Y direction scribe line SR scribe area TP TEG area
Claims (10)
（ａ）第１の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面上に設けられたプリメタル絶縁層；
（ｃ）前記プリメタル絶縁層上に設けられ、低誘電率層間絶縁膜を有する多層埋め込み配線層；
（ｄ）前記多層埋め込み配線層上に設けられた上層埋め込み配線層；
（ｅ）前記半導体基板の周辺端部に沿ってリング状に、前記第１の主面上に前記プリメタル絶縁層の下端から前記多層埋め込み配線層の上端に亘って設けられたメタルシールリング、
ここで、前記上層埋め込み配線層は、以下を含む：
（ｄ１）下層主絶縁膜；
（ｄ２）前記下層主絶縁膜の上面から内部に亘って、前記メタルシールリングの外側の領域に、これに沿って設けられたリング状の凹部；
（ｄ３）前記メタルシールリングの内側の領域において、前記下層主絶縁膜を貫通するように設けられたビアホール；
（ｄ４）前記メタルシールリングの内外の領域において、前記下層主絶縁膜上に設けられたエッチストップ絶縁層；
（ｄ５）前記凹部および前記ビアホール上のそれぞれの前記エッチストップ絶縁層に設けられた開口部；
（ｄ６）前記メタルシールリングの内外の領域における前記エッチストップ絶縁層上、並びに、前記メタルシールリングの外側の領域において、前記開口部内および前記凹部内に設けられた上層主絶縁膜；
（ｄ７）前記メタルシールリングの外側の領域において、前記開口部および前記凹部が構成する上層主絶縁膜埋め込み領域に設けられたエアギャップを有するクラック誘導リング；
（ｄ８）前記メタルシールリングの内側の領域であって、前記ビアホール内に埋め込まれたメタルビア；
（ｄ９）前記メタルシールリングの内側の領域であって、前記エッチストップ絶縁層および前記上層主絶縁膜を貫通するように前記ビアホール上に設けられた配線溝内に、前記メタルビアと連結するように埋め込まれたメタル配線。 Semiconductor integrated circuit devices including:
(A) a semiconductor substrate having a first main surface;
(B) a premetal insulating layer provided on the first main surface of the semiconductor substrate;
(C) a multilayer embedded wiring layer provided on the premetal insulating layer and having a low dielectric constant interlayer insulating film;
(D) an upper buried wiring layer provided on the multilayer buried wiring layer;
(E) a metal seal ring provided in a ring shape along the peripheral edge of the semiconductor substrate, from the lower end of the premetal insulating layer to the upper end of the multilayer embedded wiring layer on the first main surface;
Here, the upper buried wiring layer includes the following:
(D1) Lower layer main insulating film;
(D2) A ring-shaped recess provided along an outer region of the metal seal ring from the upper surface to the inside of the lower-layer main insulating film;
(D3) a via hole provided in a region inside the metal seal ring so as to penetrate the lower-layer main insulating film;
(D4) an etch stop insulating layer provided on the lower main insulating film in the inner and outer regions of the metal seal ring;
(D5) an opening provided in each of the etch stop insulating layers on the recess and the via hole;
(D6) An upper main insulating film provided on the etch stop insulating layer in the inner and outer regions of the metal seal ring and in the opening and the recess in the outer region of the metal seal ring;
(D7) a crack induction ring having an air gap provided in an upper main insulating film embedding region formed by the opening and the recess in a region outside the metal seal ring;
(D8) a metal via that is an inner region of the metal seal ring and is embedded in the via hole;
(D9) It is a region inside the metal seal ring and is connected to the metal via in a wiring groove provided on the via hole so as to penetrate the etch stop insulating layer and the upper main insulating film. Embedded metal wiring.
（ｂ）前記半導体基板の前記第１の主面上に設けられたプリメタル絶縁層；
（ｃ）前記プリメタル絶縁層上に設けられ、低誘電率層間絶縁膜を有する多層埋め込み配線層；
（ｄ）前記多層埋め込み配線層上に設けられた上層埋め込み配線層；
（ｅ）前記半導体基板の周辺端部に沿ってリング状に、前記第１の主面上に前記プリメタル絶縁層の下端から前記多層埋め込み配線層の上端に亘って設けられたメタルシールリングを含む半導体集積回路装置の製造方法であって、以下の工程を含む：
（ｐ）前記半導体基板の前記第１の主面上に前記プリメタル絶縁層を形成する工程；
（ｑ）前記プリメタル絶縁層上に、前記多層埋め込み配線層を形成する工程；
（ｓ）前記多層埋め込み配線層上に、前記上層埋め込み配線層を形成する工程、
ここで、前記工程（ｓ）は、以下の下位工程を含む：
（ｓ１）前記多層埋め込み配線層上に、下層主絶縁膜を形成する工程；
（ｓ２）前記下層主絶縁膜上に、エッチストップ絶縁層を形成する工程；
（ｓ３）前記メタルシールリングの内外の領域のそれぞれにおいて、前記エッチストップ絶縁層に開口部を設けるとともに、各開口部の下に、前記下層主絶縁膜の上面から内部に亘って前記メタルシールリングに沿ったリング状の凹部を形成する工程；
（ｓ４）前記工程（ｓ３）の後、前記メタルシールリングの内外の領域において、前記エッチストップ絶縁層上、各開口部内および各凹部内に、上層主絶縁膜を形成することによって、各開口部および各凹部が構成する上層主絶縁膜埋め込み領域にエアギャップを有するクラック誘導リングを形成する工程；
（ｓ５）前記工程（ｓ４）の後、前記メタルシールリングの内側の領域において、前記凹部上の前記上層主絶縁膜を貫通する配線溝を形成する工程；
（ｓ６）前記工程（ｓ５）の後、前記メタルシールリングの内側の領域において、前記エッチストップ絶縁層をマスクとして、前記下層主絶縁膜を貫通するようにエッチングすることによって、前記凹部を延長したビアホールを形成する工程；
（ｓ７）前記メタルシールリングの内側の領域において、前記配線溝内にメタル配線を埋め込むとともに、前記ビアホール内にメタルビアを埋め込む工程。 (A) a semiconductor substrate having a first main surface;
(B) a premetal insulating layer provided on the first main surface of the semiconductor substrate;
(C) a multilayer embedded wiring layer provided on the premetal insulating layer and having a low dielectric constant interlayer insulating film;
(D) an upper buried wiring layer provided on the multilayer buried wiring layer;
(E) including a metal seal ring provided in a ring shape along the peripheral edge of the semiconductor substrate and extending from the lower end of the premetal insulating layer to the upper end of the multilayer embedded wiring layer on the first main surface. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(P) forming the premetal insulating layer on the first main surface of the semiconductor substrate;
(Q) forming the multilayer buried wiring layer on the premetal insulating layer;
(S) forming the upper buried wiring layer on the multilayer buried wiring layer;
Here, the step (s) includes the following substeps:
(S1) forming a lower layer main insulating film on the multilayer embedded wiring layer;
(S2) forming an etch stop insulating layer on the lower main insulating film;
(S3) In each of the inner and outer regions of the metal seal ring, an opening is provided in the etch stop insulating layer, and the metal seal ring extends from the upper surface to the inside of the lower-layer main insulating film below each opening. Forming a ring-shaped recess along the line;
(S4) After the step (s3), by forming an upper layer main insulating film on the etch stop insulating layer, in each opening, and in each recess in the inner and outer regions of the metal seal ring, And a step of forming a crack induction ring having an air gap in the upper-layer main insulating film embedded region formed by each recess;
(S5) After the step (s4), in the region inside the metal seal ring, a step of forming a wiring groove penetrating the upper-layer main insulating film on the recess;
(S6) After the step (s5), in the region inside the metal seal ring, the recess is extended by etching so as to penetrate the lower-layer main insulating film using the etch stop insulating layer as a mask. Forming a via hole;
(S7) A step of embedding a metal wiring in the wiring groove and a metal via in the via hole in a region inside the metal seal ring.
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|---|---|---|---|---|
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| US11876055B2 (en) | 2020-10-23 | 2024-01-16 | Lapis Semiconductor Co., Ltd. | Semiconductor device and semiconductor wafer |
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| CN115376905A (en) * | 2022-10-27 | 2022-11-22 | 山东中清智能科技股份有限公司 | Cutting process of semiconductor wafer |
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