JP2014103216A - 半導体装置 - Google Patents
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Abstract
【解決手段】p+(74)/n−(75)/n+(76)構造の単位デバイス33aを複数繰り返すことで、占有面積と動作抵抗を小さくした保護用ツェナーダイオード33を有する半導体装置100を提供することができる。
【選択図】 図1
Description
図2は、内燃機関用点火装置500の要部構成図である。電圧源59は一定電圧(例えば14V)であり、その電圧源59は、点火コイル56の一次コイル57に接続する。点火用IC2は、パワースイッチとして機能する出力段IGBT54と保護用ツェナーダイオード53とゲート抵抗61、55などを有する。一次コイル57の別端子は点火用IC52のC端子(IGBT54のコレクタに接続する)に接続し、点火用IC2のE端子(IGBT54のエミッタに接続する)はグランド(GND)に、G端子(IGBT54のゲートに接続する)はECU(Engine Control unit)51に接続する。ECU51は、点火用IC52のIGBT54のオン(短絡)とオフ(開放)を制御する信号を、点火用IC52のG端子に伝える。例えば、G端子に5Vを印加すれば、点火用IC52のIGBT54がオンし、G端子を0Vとすると、点火用IC52のIGBT54がオフすることになる。ECU51がG端子にオン信号を印加すると、点火用IC52のIGBT54はオンし、電圧源59から点火コイル56の一次コイル57を介して、点火用IC52のC端子にコレクタ電流Icが流れ始める。次に、ECU51からオフ信号がG端子に印加されると、点火用IC52のIGBT54はオフし、コレクタ電流Icは急激に減少する。この急激なコレクタ電流Icの変化により、一次コイル57の両端電圧は急激に大きくなる。同時に、二次コイル58の両端電圧も数10kV(例えば30kV)まで増加し、その電圧が点火プラグ60に印加される。点火プラグ60は、印加電圧が所定の電圧(例えば30kV程度)に達すると放電する。
(保護用ツェナーダイオードの構造)
図3は、保護用ツェナーダイオード53の要部構成図であり、同図(a)は要部平面図、同図(b)は要部断面図である。図3では保護用ツェナーダイオード53を構成する単位デバイス53aが一つの場合の例を示し、単位デバイス53aの構造はp+(72)/n−(73)/n+(74)/n−(75)構造である。
また、特許文献2において、スイッチング素子の高電位側とゲートの間に一方向耐圧の保護用ダイオード(ダイオードアレー)が接続している例が記載されている。この保護用ダイオードのp+領域、n+領域はn−領域となる半導体基板内に形成され、p+/n−/n+構造の単位デバイス同士は金属膜で接続している。
このゲート電圧Vgの立ち上がりは、IGBT54のゲート容量Cg(ゲートとエミッタ間の容量)と保護用ツェナーダイオード53の動作抵抗Rd(図6参照)により決まり、その立ち上がり時定数τはCg×Rdで決まる。そのため、動作抵抗Rdが大きくなると、時定数τが大きくなり、IGBT54のゲート電圧の立ち上がりが緩やかになる。その結果、サージ電圧が印加されてIGBT54がオンするまでの時間が長くなり、急峻なサージ電圧に対してIGBT54がオンする前にコレクタ電圧が過大になり、IGBT54をサージ電圧から保護することが困難になる。尚、図6の横軸の電圧は保護用ツェナーダイオードの両端に印加される電圧Vであり、縦軸の電流Iはそのとき保護用ツェナーダイオードに流れる電流である。
また、特許文献2において、半導体基板上の絶縁膜上にポリシリコンを形成し、このポリシリコンで保護用ダイオードを形成することについての記載はない。
また、特許請求の範囲の請求項3記載の発明によれば、請求項1に記載の発明において、前記第3半導体領域の幅が、前記第1半導体領域の幅より広く、且つ、前記第3半導体領域の幅が、対向する前記第2半導体領域同士が空乏層で繋がらない幅にするとよい。
に記載の発明において、前記第1導電型がn型であり、第2導電型がp型であるとよい。
また、特許請求の範囲の請求項5に記載の発明によれば、請求項4に記載の発明において、前記第3半導体領域が、前記MOS型スイッチング素子の高電位側に接続され、前記第2半導体領域が前記MOS型スイッチング素子のゲートに接続されるとよい。
に記載の発明において、前記スイッチング素子が、絶縁ゲート型バイポーラトランジスタもしくはパワーMOS型電界効果トランジスタであり、前記高電位側が前記絶縁ゲート型バイポーラトランジスタのコレクタもしくは前記パワーMOS型電界効果トランジスタのドレインであるよい。
本発明の構造と従来構造の主な違いは、従来の単位デバイス53aであるp+/n−/n+/n−構造を本発明の単位デバイス33であるp+/n−/n+構造に替えて、従来の単位デバイス53aの右の端部のn−領域75を減らして、従来の単位デバイス53aのn+領域74(本発明ではn+領域34)に接する領域である低濃度のn−領域75を高濃度のp+領域34にした点である。このように、n+領域34に接してp+領域34を配置することで、n+/p+接合が高濃度同士のステップ接合となり、n+/p+接合のアバランシェ電圧を十分低くすることができる。また、この接合に順方向の電流が流れた場には抵抗を十分小さくすることができる。
3a ダイオード
3b ダイオード(耐圧低い)
21 p半導体基材
22 n−層
23 n+層
24 半導体基板
25 pウェル領域
26 nエミッタ領域
27 ゲート酸化膜
28 ゲート電極
31 絶縁膜
32 ポリシリコン
33 単位デバイス
34 p+領域
35 n−領域
36 n+領域
54 IGBT
100 半導体装置
Claims (6)
- スイッチング素子と同一半導体基板上に絶縁膜を介して配置される一方向耐圧を有する保護用ダイオードを有する半導体装置であって、
前記保護用ダイオードが、第1導電型の第1半導体領域と、該第1半導体領域の第一の端に接するように配置され該第1半導体領域より不純物濃度が高い第2導電型の第2半導体領域と、前記第1半導体領域の第二の端に接するように配置され前記第1半導体領域より高濃度の第1導電型の第3半導体領域とで構成される構造を有する単位デバイスを複数繰り返して形成されることを特徴とする半導体装置。 - 前記単位デバイスが、ポリシリコンで形成されたツェナーダイオードであることを特徴とする請求項1に記載の半導体装置。
- 前記第3半導体領域の幅が、前記第1半導体領域の幅より広く、且つ、前記第3半導体領域の幅が、対向する前記第2半導体領域同士が空乏層で繋がらない幅にすることを特徴とする請求項1に記載の半導体装置。
- 前記第1導電型がn型であり、第2導電型がp型であることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 前記第3半導体領域が、前記MOS型スイッチング素子の高電位側に接続され、前記第2半導体領域が前記MOS型スイッチング素子のゲートに接続されることを特徴とする請求項4に記載の半導体装置。
- 前記スイッチング素子が、絶縁ゲート型バイポーラトランジスタもしくはパワーMOS型電界効果トランジスタであり、前記高電位側が前記絶縁ゲート型バイポーラトランジスタのコレクタもしくは前記パワーMOS型電界効果トランジスタのドレインであることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
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