JP2014099602A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2014099602A
JP2014099602A JP2013215931A JP2013215931A JP2014099602A JP 2014099602 A JP2014099602 A JP 2014099602A JP 2013215931 A JP2013215931 A JP 2013215931A JP 2013215931 A JP2013215931 A JP 2013215931A JP 2014099602 A JP2014099602 A JP 2014099602A
Authority
JP
Japan
Prior art keywords
oxide semiconductor
semiconductor layer
electrode layer
layer
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013215931A
Other languages
Japanese (ja)
Other versions
JP2014099602A5 (en
JP6246549B2 (en
Inventor
Shunpei Yamazaki
舜平 山崎
Hideomi Suzawa
英臣 須澤
Shinya Sasagawa
慎也 笹川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013215931A priority Critical patent/JP6246549B2/en
Publication of JP2014099602A publication Critical patent/JP2014099602A/en
Publication of JP2014099602A5 publication Critical patent/JP2014099602A5/en
Application granted granted Critical
Publication of JP6246549B2 publication Critical patent/JP6246549B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having a composition capable of inhibiting increase in oxygen deficiency in an oxide semiconductor layer.SOLUTION: A semiconductor device comprises: an oxide semiconductor layer; a first source electrode layer coming into contact with the oxide semiconductor layer; a second source electrode layer which covers the first source electrode layer; a first drain electrode layer coming into contact with the oxide semiconductor layer; a second drain electrode layer which covers the first drain electrode layer; a gate insulation film formed on the oxide semiconductor layer, the second source electrode layer and second the drain electrode layer; and a gate electrode layer formed on the gate insulation film, in which each of the second source electrode and the second drain electrode is formed by a conductive material hard to combine with oxygen.

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を有する半導体装置に関する。 The present invention relates to an object, a method, or a manufacturing method. Or this invention relates to a process, a machine, a manufacture, or a composition (composition of matter). In particular, the present invention relates to, for example, a semiconductor device, a display device, a light emitting device, a power storage device, an imaging device, a driving method thereof, or a manufacturing method thereof. In particular, one embodiment of the present invention relates to a semiconductor device including an oxide semiconductor.

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電気機器は全て半導体装置である。 Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electric appliance are all semiconductor devices.

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 A technique for forming a transistor (also referred to as a thin film transistor (TFT)) using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention. The transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (display device). A silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor has attracted attention as another material.

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体を用いたトランジスタが特許文献１に開示されている。 For example, Patent Document 1 discloses a transistor using an amorphous oxide semiconductor containing indium (In), gallium (Ga), and zinc (Zn) as an active layer of the transistor.

特開２００６−１６５５２８号公報JP 2006-165528 A

酸化物半導体における酸素欠損はドナーとなることが知られており、トランジスタのチャネル形成領域に酸化物半導体を用いる場合は、酸素欠損の極力少ない酸化物半導体層を用いることが好ましい。 It is known that oxygen vacancies in an oxide semiconductor serve as donors. When an oxide semiconductor is used for a channel formation region of a transistor, an oxide semiconductor layer with as few oxygen vacancies as possible is preferably used.

しかしながら、初期の酸化物半導体層の酸素欠損が少ない場合でも、様々な要因によって酸素欠損は増加しうる。酸化物半導体層中の酸素欠損が増加すると、例えば、トランジスタのノーマリーオン化、リーク電流の増大、ストレス印加によるしきい値電圧のシフトなど、電気特性の不良を引き起こす場合がある。 However, even when there are few oxygen vacancies in the initial oxide semiconductor layer, oxygen vacancies can increase due to various factors. An increase in oxygen vacancies in the oxide semiconductor layer may cause defective electrical characteristics, such as a transistor being normally on, an increase in leakage current, and a shift in threshold voltage due to stress application.

したがって、本発明の一態様は、酸化物半導体層中の酸素欠損の増加を抑制することができる構成の半導体装置を提供することを目的の一つとする。または、電気特性が良好な半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、新規な半導体装置を提供することを目的の一つとする。 Therefore, an object of one embodiment of the present invention is to provide a semiconductor device having a structure in which an increase in oxygen vacancies in an oxide semiconductor layer can be suppressed. Another object is to provide a semiconductor device with favorable electrical characteristics. Another object is to provide a highly reliable semiconductor device. Another object is to provide a semiconductor device with low power consumption. Another object is to provide a semiconductor device in which data is retained even when power is turned off. Another object is to provide a novel semiconductor device.

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 Note that the description of these problems does not disturb the existence of other problems. Note that one embodiment of the present invention does not have to solve all of these problems. Issues other than these will be apparent from the description of the specification, drawings, claims, etc., and other issues can be extracted from the descriptions of the specification, drawings, claims, etc. It is.

本発明の一態様は、酸素と結合し易い第１の材料からなる第１のソース電極および第１のドレイン電極と、酸素と結合しいくい第２の材料からなる第２のソース電極および第２のドレイン電極を有する半導体装置に関する。 According to one embodiment of the present invention, a first source electrode and a first drain electrode made of a first material that are easily bonded to oxygen, a second source electrode made of a second material that easily bonds to oxygen, and a first source electrode The present invention relates to a semiconductor device having two drain electrodes.

本発明の一態様は、基板上に形成された酸化物半導体層と、酸化物半導体層に接する第１のソース電極層と、第１のソース電極層を覆うように形成され、酸化物半導体層に接する第２のソース電極層と、酸化物半導体層に接する第１のドレイン電極層と、第１のドレイン電極層を覆うように形成され、酸化物半導体層に接する第２のドレイン電極層と、酸化物半導体層、第２のソース電極層、第２のドレイン電極層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層と、を有することを特徴とする半導体装置である。 One embodiment of the present invention is an oxide semiconductor layer formed over a substrate, an oxide semiconductor layer formed over the substrate, a first source electrode layer in contact with the oxide semiconductor layer, and the first source electrode layer. A second source electrode layer in contact with the oxide semiconductor layer; a first drain electrode layer in contact with the oxide semiconductor layer; a second drain electrode layer formed to cover the first drain electrode layer and in contact with the oxide semiconductor layer; A semiconductor comprising: an oxide semiconductor layer; a second source electrode layer; a gate insulating film formed on the second drain electrode layer; and a gate electrode layer formed on the gate insulating film. Device.

また、本発明の他の一態様は、基板上に形成された酸化物半導体層と、酸化物半導体層に接する第２のソース電極層と、第２のソース電極層上に形成された第１のソース電極層と、酸化物半導体層に接する第２のドレイン電極層と、第２のドレイン電極層上に形成された第１のドレイン電極層と、酸化物半導体層、第１のソース電極層、第２のソース電極層、第１のドレイン電極層、第２のドレイン電極層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層と、を有することを特徴とする半導体装置である。 Another embodiment of the present invention is an oxide semiconductor layer formed over a substrate, a second source electrode layer in contact with the oxide semiconductor layer, and a first source formed over the second source electrode layer. A source electrode layer, a second drain electrode layer in contact with the oxide semiconductor layer, a first drain electrode layer formed on the second drain electrode layer, an oxide semiconductor layer, and a first source electrode layer And a second source electrode layer, a first drain electrode layer, a gate insulating film formed on the second drain electrode layer, and a gate electrode layer formed on the gate insulating film. It is a semiconductor device.

上記酸化物半導体層は、基板側から第１の酸化物半導体層、第２の酸化物半導体層、第３の酸化物半導体層の順で積層された構造を有し、第１の酸化物半導体層および第３の酸化物半導体層は第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことが好ましい。 The oxide semiconductor layer has a structure in which a first oxide semiconductor layer, a second oxide semiconductor layer, and a third oxide semiconductor layer are stacked in this order from the substrate side. The layer and the third oxide semiconductor layer are preferably closer to the vacuum level than the second oxide semiconductor layer when the energy at the lower end of the conduction band is in the range of 0.05 eV to 2 eV.

また、上記酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物半導体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が前記第２の酸化物半導体層よりも大きいことが好ましい。 The oxide semiconductor layer is an In-M-Zn oxide (M is Al, Ti, Ga, Y, Zr, La, Ce, Nd, or Hf), and the first oxide semiconductor layer and the third oxide semiconductor layer The oxide semiconductor layer preferably has a larger atomic ratio of M to In than the second oxide semiconductor layer.

また、上記酸化物半導体層は結晶質を含み、前記結晶質のｃ軸は、前記酸化物半導体層の表面の法線ベクトルに平行であることが好ましい。 The oxide semiconductor layer preferably includes a crystalline material, and the crystalline c-axis is preferably parallel to a normal vector of the surface of the oxide semiconductor layer.

また、本発明の他の一態様は、基板上に形成された第１の酸化物半導体層と、第１の酸化物半導体層に接する第１のソース電極層と、第１の酸化物半導体層に接する第１のドレイン電極層と、第１の酸化物半導体層、第１のソース電極層、第１のドレイン電極層上に形成された第２の酸化物半導体層と、第１のソース電極を覆うように重畳し、第１のソース電極および第２の酸化物半導体層のそれぞれと接する第２のソース電極と、第１のドレイン電極を覆うように重畳し、第１のドレイン電極および第２の酸化物半導体層のそれぞれと接する第２のドレイン電極と、第２の酸化物半導体層、第２のソース電極層、第２のドレイン電極層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層と、を有することを特徴とする半導体装置である。 Another embodiment of the present invention is a first oxide semiconductor layer formed over a substrate, a first source electrode layer in contact with the first oxide semiconductor layer, and a first oxide semiconductor layer. The first drain electrode layer in contact with the first oxide semiconductor layer, the first oxide semiconductor layer, the first source electrode layer, the second oxide semiconductor layer formed on the first drain electrode layer, and the first source electrode The second source electrode in contact with each of the first source electrode and the second oxide semiconductor layer, and the first drain electrode and the second drain electrode are overlapped so as to cover the first drain electrode and the second drain electrode. A second drain electrode in contact with each of the two oxide semiconductor layers, a second oxide semiconductor layer, a second source electrode layer, a gate insulating film formed on the second drain electrode layer, and gate insulation And a gate electrode layer formed on the film. Which is a semiconductor device.

上記第１の酸化物半導体層は、基板側から第３の酸化物半導体層、第４の酸化物半導体層の順で積層された構造であり、第２の酸化物半導体層および第３の酸化物半導体層は、第４の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことが好ましい。 The first oxide semiconductor layer has a structure in which a third oxide semiconductor layer and a fourth oxide semiconductor layer are stacked in this order from the substrate side, and the second oxide semiconductor layer and the third oxide semiconductor layer are stacked. The physical semiconductor layer is preferably closer to the vacuum level than the fourth oxide semiconductor layer when the energy at the lower end of the conduction band is in the range of 0.05 eV to 2 eV.

また、上記第１の酸化物半導体層および第２の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第２の酸化物半導体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が第４の酸化物半導体層よりも大きいことが好ましい。 The first oxide semiconductor layer and the second oxide semiconductor layer are In-M-Zn oxides (M is Al, Ti, Ga, Y, Zr, La, Ce, Nd, or Hf). The second oxide semiconductor layer and the third oxide semiconductor layer preferably have a larger atomic ratio of M to In than the fourth oxide semiconductor layer.

また、上記第１の酸化物半導体層は結晶質を含み、結晶質のｃ軸は、第１の酸化物半導体層の表面の法線ベクトルに平行であることが好ましい。 The first oxide semiconductor layer preferably contains a crystal, and the crystalline c-axis is preferably parallel to the normal vector of the surface of the first oxide semiconductor layer.

上記第１のソース電極層および第１のドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料であることが好ましい。 The first source electrode layer and the first drain electrode layer are preferably made of Al, Cr, Cu, Ta, Ti, Mo, W, or an alloy material containing these as a main component.

また、上記第２のソース電極層および第２のドレイン電極層は、窒化タンタル、窒化チタン、ルテニウム、またはこれらを主成分とする合金材料であることが好ましい。 The second source electrode layer and the second drain electrode layer are preferably tantalum nitride, titanium nitride, ruthenium, or an alloy material containing these as a main component.

上記ゲート電極層は、第１のソース電極および第１のドレイン電極と重畳しない位置に形成されていることが好ましい。 The gate electrode layer is preferably formed at a position that does not overlap with the first source electrode and the first drain electrode.

また、上記第１のソース電極層および第１のドレイン電極層の端部、階段状の形状を有していることが好ましい。 In addition, it is preferable that end portions of the first source electrode layer and the first drain electrode layer have stepped shapes.

また、上記第１のソース電極層および第１のドレイン電極層の端部における格段の端面は、２０°以上８０°以下の角度で形成されていることが好ましい。 Moreover, it is preferable that the extreme end faces at the end portions of the first source electrode layer and the first drain electrode layer are formed at an angle of 20 ° to 80 °.

また、上記第１のソース電極層および第１のドレイン電極層の端部における下段上面と下段端面との間、下段上面と上段端面との間、および上段上面と上段端面との間には、第１のソース電極または第１のドレイン電極の膜厚の１０％以上１００％以下からなる曲率半径を有した曲面が形成されていることが好ましい。 Further, between the lower upper surface and the lower end surface at the ends of the first source electrode layer and the first drain electrode layer, between the lower upper surface and the upper end surface, and between the upper upper surface and the upper end surface, It is preferable that a curved surface having a radius of curvature of 10% to 100% of the thickness of the first source electrode or the first drain electrode is formed.

本発明の一態様によって、酸化物半導体層中の酸素欠損の増加を抑制することができる構成の半導体装置を提供することができる。または、電気特性が良好な半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。または、新規な半導体装置を提供することができる。 According to one embodiment of the present invention, a semiconductor device having a structure in which an increase in oxygen vacancies in an oxide semiconductor layer can be suppressed can be provided. Alternatively, a semiconductor device with favorable electrical characteristics can be provided. Alternatively, a highly reliable semiconductor device can be provided. Alternatively, a semiconductor device with low power consumption can be provided. Alternatively, a semiconductor device in which data is retained even when the power is turned off can be provided. Alternatively, a novel semiconductor device can be provided.

トランジスタを説明する断面図および上面図。10A and 10B are a cross-sectional view and a top view illustrating a transistor. 酸化物半導体層のバンド構造を説明する図。6A and 6B illustrate a band structure of an oxide semiconductor layer. 酸化物半導体層のバンド構造を説明する図。6A and 6B illustrate a band structure of an oxide semiconductor layer. 酸化物半導体層のバンド構造を説明する図。6A and 6B illustrate a band structure of an oxide semiconductor layer. ＩＧＺＯ膜およびＷ膜の積層をＳＩＭＳ分析した結果を示す図。The figure which shows the result of having performed the SIMS analysis of the lamination | stacking of an IGZO film and a W film. トランジスタの拡大図。The enlarged view of a transistor. トランジスタの拡大図。The enlarged view of a transistor. トランジスタを説明する断面図および上面図。10A and 10B are a cross-sectional view and a top view illustrating a transistor. トランジスタを説明する断面図および上面図。10A and 10B are a cross-sectional view and a top view illustrating a transistor. トランジスタの作製方法を説明する図。10A to 10D illustrate a method for manufacturing a transistor. トランジスタの作製方法を説明する図。10A to 10D illustrate a method for manufacturing a transistor. トランジスタの作製方法を説明する図。10A to 10D illustrate a method for manufacturing a transistor. 半導体装置の断面図および回路図。FIG. 6 is a cross-sectional view and a circuit diagram of a semiconductor device. 半導体装置の回路図および斜視図。FIG. 6 is a circuit diagram and a perspective view of a semiconductor device. 半導体装置のブロック図。1 is a block diagram of a semiconductor device. 半導体装置の断面図。FIG. 14 is a cross-sectional view of a semiconductor device. 半導体装置のブロック図。1 is a block diagram of a semiconductor device. 半導体装置を適用することができる電子機器を説明する図。10A and 10B each illustrate an electronic device to which a semiconductor device can be applied. 電極の作製方法を説明する図。8A and 8B illustrate a method for manufacturing an electrode. 実施例試料の断面写真。Sectional photograph of an example sample. ＩＧＺＯ膜および窒化タンタル膜の積層をＳＩＭＳ分析した結果を示す図。The figure which shows the result of having conducted the SIMS analysis of the lamination | stacking of an IGZO film and a tantalum nitride film. ＩＧＺＯ膜および窒化チタン膜の積層をＳＩＭＳ分析した結果を示す図。The figure which shows the result of having conducted the SIMS analysis of the lamination | stacking of an IGZO film and a titanium nitride film. ＩＧＺＯ膜と窒化タンタル膜の積層、およびＩＧＺＯ膜と窒化チタン膜の積層をＳＩＭＳ分析した結果を示す図。The figure which shows the result of having conducted the SIMS analysis of the lamination | stacking of an IGZO film and a tantalum nitride film, and the lamination | stacking of an IGZO film and a titanium nitride film. 実施例試料の断面写真。Sectional photograph of an example sample. トランジスタの拡大図。The enlarged view of a transistor. トランジスタを説明する上面図、断面図、および酸化物半導体層のバンド構造を説明する図。10A and 10B are a top view and cross-sectional views illustrating a transistor and a band structure of an oxide semiconductor layer.

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。 Embodiments will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.

なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。 Note that in this specification and the like, in the case where X and Y are explicitly described as being connected, X and Y are electrically connected and X and Y are functionally connected. The case where they are connected and the case where X and Y are directly connected are included. Here, X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.). Therefore, it is not limited to a predetermined connection relationship, for example, the connection relationship shown in the figure or text, and includes things other than the connection relation shown in the figure or text.

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。 As an example of the case where X and Y are electrically connected, an element (for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.) that enables electrical connection between X and Y is shown. More than one element, light emitting element, load, etc.) can be connected between X and Y. Note that the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conductive state (off state), and has a function of controlling whether or not to pass a current. Alternatively, the switch has a function of selecting and switching a path through which a current flows.

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。 As an example of the case where X and Y are functionally connected, a circuit (for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc. Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes signal potential level, etc.), voltage source, current source, switching Circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, memory circuit, control circuit, etc.) One or more can be connected between them. As an example, even if another circuit is interposed between X and Y, if the signal output from A is transmitted to B, X and Y are functionally connected. To do.

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。 Note that when X and Y are explicitly described as being electrically connected, when X and Y are electrically connected (that is, another element between X and Y). Or when X and Y are functionally connected (that is, they are functionally connected with another circuit between X and Y). And a case where X and Y are directly connected (that is, a case where another element or another circuit is not connected between X and Y). That is, when it is explicitly described that it is electrically connected, it is the same as when it is explicitly only described that it is connected.

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。 In addition, even when the components shown in the circuit diagram are electrically connected to each other, even when one component has the functions of a plurality of components. There is also. For example, in the case where a part of the wiring also functions as an electrode, one conductive film has both the functions of the constituent elements of the wiring function and the electrode function. Therefore, the term “electrically connected” in this specification includes in its category such a case where one conductive film has functions of a plurality of components.

なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、又は塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。 Note that in this specification and the like, a transistor can be formed using a variety of substrates. The kind of board | substrate is not limited to a specific thing. Examples of the substrate include a semiconductor substrate (for example, a single crystal substrate or a silicon substrate), an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a metal substrate, a stainless steel substrate, a substrate having stainless steel foil, and a tungsten substrate. , A substrate having a tungsten foil, a flexible substrate, a laminated film, a paper containing a fibrous material, or a base film. Examples of the glass substrate include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass. As an example of the flexible substrate, there are plastics typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), and polyethersulfone (PES), or a synthetic resin having flexibility such as acrylic. Examples of the laminated film include polypropylene, polyester, vinyl, polyvinyl fluoride, or vinyl chloride. Examples of the base film include polyester, polyamide, polyimide, an inorganic vapor deposition film, and papers. In particular, by manufacturing a transistor using a semiconductor substrate, a single crystal substrate, an SOI substrate, or the like, a transistor with small variation in characteristics, size, or shape, high current capability, and small size can be manufactured. . When a circuit is formed using such transistors, the power consumption of the circuit can be reduced or the circuit can be highly integrated.

なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。 Note that a transistor may be formed using a certain substrate, and then the transistor may be transferred to another substrate, and the transistor may be disposed on another substrate. As an example of the substrate on which the transistor is transferred, in addition to the substrate on which the transistor can be formed, a paper substrate, a cellophane substrate, a stone substrate, a wood substrate, a cloth substrate (natural fiber (silk, cotton, hemp), There are synthetic fibers (nylon, polyurethane, polyester) or recycled fibers (including acetate, cupra, rayon, recycled polyester), leather substrates, rubber substrates, and the like. By using these substrates, it is possible to form a transistor with good characteristics, a transistor with low power consumption, manufacture a device that is not easily broken, impart heat resistance, reduce weight, or reduce thickness.

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。 (Embodiment 1)
In this embodiment, a semiconductor device of one embodiment of the present invention is described with reference to drawings.

図１（Ａ）、（Ｂ）は、本発明の一態様のトランジスタの断面図および上面図である。図１（Ａ）は、図１（Ｂ）に示す一点鎖線Ａ１−Ａ２の断面に相当する。なお、図１（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。 1A and 1B are a cross-sectional view and a top view of a transistor of one embodiment of the present invention. FIG. 1A corresponds to a cross section taken along dashed-dotted line A1-A2 in FIG. Note that in the top view of FIG. 1B, some elements are omitted for clarity.

図１（Ａ）、（Ｂ）に示すトランジスタ１００は、基板１１０上に形成された下地絶縁膜１２０と、該下地絶縁膜上に形成された酸化物半導体層１３０と、該酸化物半導体層上に形成された第１のソース電極層１４１、第１のドレイン電極層１５１と、該第１のソース電極および該第１のドレイン電極のそれぞれの上に形成された第２のソース電極層１４２、第２のドレイン電極層１５２と、該第２のソース電極、該第２のドレイン電極、および酸化物半導体層１３０上に形成されたゲート絶縁膜１６０と、該ゲート絶縁膜上に形成されたゲート電極層１７０と、該ゲート絶縁膜および該ゲート電極上に形成された酸化物絶縁層１８０を有する。なお、酸化物絶縁層１８０は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。 1A and 1B includes a base insulating film 120 formed over a substrate 110, an oxide semiconductor layer 130 formed over the base insulating film, and the oxide semiconductor layer. A first source electrode layer 141, a first drain electrode layer 151, and a second source electrode layer 142 formed on each of the first source electrode and the first drain electrode, A second drain electrode layer 152; a gate insulating film 160 formed over the second source electrode; the second drain electrode; and the oxide semiconductor layer 130; and a gate formed over the gate insulating film. The electrode layer 170 includes the gate insulating film and the oxide insulating layer 180 formed over the gate electrode. Note that the oxide insulating layer 180 may be provided as necessary, and another insulating layer may be formed thereover.

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。 Note that the functions of the “source” and “drain” of the transistor may be interchanged when a transistor with a different polarity is used or when the direction of current changes during circuit operation. Therefore, in this specification, the terms “source” and “drain” can be used interchangeably.

基板１１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１００のゲート電極層１７０、第１のソース電極層１４１、第１のドレイン電極層１５１、第２のソース電極層１４２および第２のドレイン電極層１５２の少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。 The substrate 110 is not limited to a simple support material, and may be a substrate on which other devices such as transistors are formed. In this case, at least one of the gate electrode layer 170, the first source electrode layer 141, the first drain electrode layer 151, the second source electrode layer 142, and the second drain electrode layer 152 of the transistor 100 is It may be electrically connected to other devices.

下地絶縁膜１２０は、基板１１０からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができるため、酸素を含む絶縁膜であることが好ましく、過剰な酸素を含む絶縁膜がより好ましい。また、上述のように基板１１０が他のデバイスが形成された基板である場合、下地絶縁膜１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。 The base insulating film 120 has a role of preventing diffusion of impurities from the substrate 110 and can also serve to supply oxygen to the oxide semiconductor layer 130. Therefore, the base insulating film 120 is preferably an insulating film containing oxygen. An insulating film containing excess oxygen is more preferable. In addition, when the substrate 110 is a substrate on which another device is formed as described above, the base insulating film 120 also has a function as an interlayer insulating film. In that case, it is preferable to perform a planarization process by a CMP (Chemical Mechanical Polishing) method or the like so that the surface becomes flat.

酸化物半導体層１３０は、基板１１０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３が積層された構造を有している。ここで、第２の酸化物半導体層１３２には、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３よりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（バンドギャップ）を差し引いた値として求めることができる。 The oxide semiconductor layer 130 has a structure in which a first oxide semiconductor layer 131, a second oxide semiconductor layer 132, and a third oxide semiconductor layer 133 are stacked from the substrate 110 side. Here, the second oxide semiconductor layer 132 is oxidized with higher electron affinity (energy from the vacuum level to the lower end of the conduction band) than the first oxide semiconductor layer 131 and the third oxide semiconductor layer 133. A physical semiconductor is used. The electron affinity can be obtained as a value obtained by subtracting the energy difference (band gap) between the lower end of the conduction band and the upper end of the valence band from the energy difference (ionization potential) between the vacuum level and the upper end of the valence band.

なお、本実施の形態では、酸化物半導体層１３０が三層の積層である場合について説明するが、酸化物半導体層１３０が一層、二層または四層以上であってもよい。一層の場合は、第２の酸化物半導体層１３２に相当する層を用いればよい。二層の場合は、基板１１０側に第２の酸化物半導体層１３２に相当する層を用い、ゲート絶縁膜１６０側に第１の酸化物半導体層１３１または第３の酸化物半導体層１３３に相当する層を用いればよい。四層以上である場合は、本実施の形態の説明と同じように第２の酸化物半導体層１３２が第１の酸化物半導体層１３１または第３の酸化物半導体層１３３に相当する層で挟まれる構造とすればよい。 Note that although the case where the oxide semiconductor layer 130 is a three-layer stack is described in this embodiment, the oxide semiconductor layer 130 may be one, two, or four or more layers. In the case of one layer, a layer corresponding to the second oxide semiconductor layer 132 may be used. In the case of two layers, a layer corresponding to the second oxide semiconductor layer 132 is used on the substrate 110 side, and a layer corresponding to the first oxide semiconductor layer 131 or the third oxide semiconductor layer 133 is formed on the gate insulating film 160 side. A layer to be used may be used. In the case of four or more layers, the second oxide semiconductor layer 132 is sandwiched between layers corresponding to the first oxide semiconductor layer 131 or the third oxide semiconductor layer 133 as in the description of this embodiment. What is necessary is just to make it a structure.

第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含み、伝導帯下端のエネルギーが第２の酸化物半導体層１３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。 The first oxide semiconductor layer 131 and the third oxide semiconductor layer 133 include one or more metal elements included in the second oxide semiconductor layer 132, and the energy at the lower end of the conduction band is the second oxide semiconductor layer. More than 132, it is 0.05 eV, 0.07 eV, 0.1 eV, 0.15 eV or more and close to the vacuum level in the range of 2 eV, 1 eV, 0.5 eV, 0.4 eV or less. An oxide semiconductor is preferably used.

このような構造において、ゲート電極層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体層１３２にチャネルが形成される。すなわち、第２の酸化物半導体層１３２とゲート絶縁膜１６０との間に第３の酸化物半導体層１３３が形成されていることよって、トランジスタのチャネルをゲート絶縁膜と接しない構造とすることができる。 In such a structure, when an electric field is applied to the gate electrode layer 170, a channel is formed in the second oxide semiconductor layer 132 with the lowest energy at the lower end of the conduction band in the oxide semiconductor layer 130. In other words, the third oxide semiconductor layer 133 is formed between the second oxide semiconductor layer 132 and the gate insulating film 160, whereby the transistor channel is not in contact with the gate insulating film. it can.

また、第２の酸化物半導体層１３２を構成する金属元素を一種以上含んで第１の酸化物半導体層１３１が構成されるため、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１の界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。したがって、第１の酸化物半導体層１３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。 In addition, since the first oxide semiconductor layer 131 includes at least one metal element included in the second oxide semiconductor layer 132, the second oxide semiconductor layer 132 and the first oxide semiconductor layer It becomes difficult to form an interface state at the interface 131. Since the interface state may form a channel, a second transistor having a different threshold voltage appears, and the apparent threshold voltage of the transistor may fluctuate. Therefore, by providing the first oxide semiconductor layer 131, variation in electrical characteristics such as threshold voltage of the transistor can be reduced.

また、第２の酸化物半導体層１３２を構成する金属元素を一種以上含んで第３の酸化物半導体層１３３が構成されるため、第２の酸化物半導体層１３２と第３の酸化物半導体層１３３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体層１３３を設けることにより、トランジスタの電界効果移動度を高くすることができる。 In addition, since the third oxide semiconductor layer 133 includes one or more metal elements included in the second oxide semiconductor layer 132, the second oxide semiconductor layer 132 and the third oxide semiconductor layer At the interface with 133, carrier scattering hardly occurs. Therefore, by providing the third oxide semiconductor layer 133, the field-effect mobility of the transistor can be increased.

第１の酸化物半導体層１３１および第３の酸化物半導体層１３３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体層１３２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２よりも酸素欠損が生じにくいということができる。 For the first oxide semiconductor layer 131 and the third oxide semiconductor layer 133, for example, Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, or Hf is used as the second oxide semiconductor layer 132. A material containing a higher atomic ratio can be used. Specifically, the atomic ratio is 1.5 times or more, preferably 2 times or more, more preferably 3 times or more. The above element is strongly bonded to oxygen and thus has a function of suppressing generation of oxygen vacancies in the oxide semiconductor layer. That is, oxygen vacancies are less likely to occur in the first oxide semiconductor layer 131 and the third oxide semiconductor layer 133 than in the second oxide semiconductor layer 132.

なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体層１３１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体層１３２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導体層１３３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体層１３２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。 Note that the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133 each include at least indium, zinc, and M (Al, Ti, Ga, Ge, Y, Zr, Sn In the case of an In-M-Zn oxide containing a metal such as La, Ce, or Hf, the first oxide semiconductor layer 131 is formed of In: M: Zn = x 1 : y 1 : z 1 [atomic number ratio. The second oxide semiconductor layer 132 is In: M: Zn = x 2 : y 2 : z 2 [atomic ratio], and the third oxide semiconductor layer 133 is In: M: Zn = x 3: y 3: When z 3 [atomic ratio] is satisfied, it is preferable that y 1 / x 1 and y 3 / x 3 are larger than y 2 / x 2 . y 1 / x 1 and y 3 / x 3 are 1.5 times or more, preferably 2 times or more, more preferably 3 times or more than y 2 / x 2 . At this time, in the second oxide semiconductor layer 132, the electrical characteristics of the transistor can be stabilized when y 2 is x 2 or more. However, when y 2 is 3 times or more of x 2 , the field-effect mobility of the transistor is lowered. Therefore, y 2 is preferably less than 3 times x 2 .

また、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３のＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体層１３２のＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。 In addition, when the sum of In and M in the first oxide semiconductor layer 131 and the third oxide semiconductor layer 133 is 100 atomic%, In is preferably less than 50 atomic%, M is more than 50 atomic%, and more preferably In Is less than 25 atomic%, and M is 75 atomic% or more. In addition, when the sum of In and M in the second oxide semiconductor layer 132 is 100 atomic%, In is preferably 25 atomic% or more, M is less than 75 atomic%, more preferably In is 34 atomic% or more, and M is 66 atomic%. Less than.

第１の酸化物半導体層１３１および第３の酸化物半導体層の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層１３２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。 The thicknesses of the first oxide semiconductor layer 131 and the third oxide semiconductor layer are 3 nm to 100 nm, preferably 3 nm to 50 nm. The thickness of the second oxide semiconductor layer 132 is 3 nm to 200 nm, preferably 3 nm to 100 nm, more preferably 3 nm to 50 nm.

第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、第２の酸化物半導体層１３２にインジウムを含ませると、キャリア移動度が高くなるため好ましい。 For the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133, for example, an oxide semiconductor containing indium, zinc, and gallium can be used. In particular, indium is preferably included in the second oxide semiconductor layer 132 because carrier mobility is increased.

なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。 Note that in order to impart stable electric characteristics to the transistor including the oxide semiconductor layer as a channel, the impurity concentration in the oxide semiconductor layer is reduced so that the oxide semiconductor layer is intrinsic or substantially intrinsic. It is valid. Here, substantially intrinsic means that the carrier density of the oxide semiconductor layer is less than 1 × 10 17 / cm 3 , preferably less than 1 × 10 15 / cm 3 , and more preferably 1 × It indicates less than 10 13 / cm 3 .

また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素は、ドナー準位を形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体層中で不純物準位を形成する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３の層中や、それぞれの界面において不純物濃度を低減させることが有効である。 In the oxide semiconductor layer, hydrogen, nitrogen, carbon, silicon, and a metal element other than the main component are impurities. For example, hydrogen and nitrogen contribute to the formation of donor levels and increase the carrier density. Silicon forms impurity levels in the oxide semiconductor layer. The impurity level becomes a trap and may deteriorate the electrical characteristics of the transistor. Therefore, it is effective to reduce the impurity concentration in the layers of the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133 or at the respective interfaces.

酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。 In order to make the oxide semiconductor layer intrinsic or substantially intrinsic, in SIMS (Secondary Ion Mass Spectrometry) analysis, for example, at a certain depth of the oxide semiconductor layer or in a region of the oxide semiconductor layer, The silicon concentration is less than 1 × 10 19 atoms / cm 3 , preferably less than 5 × 10 18 atoms / cm 3 , and more preferably less than 1 × 10 18 atoms / cm 3 . The hydrogen concentration is, for example, 2 × 10 20 atoms / cm 3 or less, preferably 5 × 10 19 atoms / cm 3 or less at a certain depth of the oxide semiconductor layer or in a region where the oxide semiconductor layer is present. More preferably, it is 1 × 10 19 atoms / cm 3 or less, and further preferably 5 × 10 18 atoms / cm 3 or less. The nitrogen concentration is, for example, less than 5 × 10 19 atoms / cm 3 , preferably 5 × 10 18 atoms / cm 3 or less at a certain depth of the oxide semiconductor layer or in a region where the oxide semiconductor layer is present. More preferably, it is 1 × 10 18 atoms / cm 3 or less, and further preferably 5 × 10 17 atoms / cm 3 or less.

また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。 In addition, in the case where the oxide semiconductor layer includes a crystal, the crystallinity of the oxide semiconductor layer may be reduced if silicon or carbon is included at a high concentration. In order not to decrease the crystallinity of the oxide semiconductor layer, for example, at a certain depth of the oxide semiconductor layer or in a region of the oxide semiconductor layer, the silicon concentration is less than 1 × 10 19 atoms / cm 3 , Preferably it is less than 5 × 10 18 atoms / cm 3 , more preferably less than 1 × 10 18 atoms / cm 3 . In addition, for example, at a certain depth of the oxide semiconductor layer or in a region of the oxide semiconductor layer, the carbon concentration is less than 1 × 10 19 atoms / cm 3 , preferably less than 5 × 10 18 atoms / cm 3 , More preferably, it may be less than 1 × 10 18 atoms / cm 3 .

また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さく、例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能となる。 In addition, the off-state current of the transistor in which the oxide semiconductor film purified as described above is used for a channel formation region is extremely small. For example, the voltage between the source and the drain is 0.1 V, 5 V, or 10 V. In this case, the off current normalized by the channel width of the transistor can be reduced to several yA / μm to several zA / μm.

なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域はゲート絶縁膜と接しないことが好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましい。 Note that since an insulating film containing silicon is often used as a gate insulating film of a transistor, it can be said that a region serving as a channel of an oxide semiconductor layer is preferably not in contact with the gate insulating film for the above reason. In addition, in the case where a channel is formed at the interface between the gate insulating film and the oxide semiconductor layer, carrier scattering occurs at the interface, and the field-effect mobility of the transistor may be reduced. From this point of view, it is preferable that the region serving as the channel of the oxide semiconductor layer be separated from the gate insulating film.

したがって、酸化物半導体層１３０を第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の積層構造とすることで、トランジスタのチャネルが形成される第２の酸化物半導体層１３２をゲート絶縁膜から離すことができ、高い電界効果移動度を有し、安定した電気特性のトランジスタを形成することができる。 Therefore, the oxide semiconductor layer 130 has a stacked structure of the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133, so that the channel of the transistor is formed. The second oxide semiconductor layer 132 can be separated from the gate insulating film, so that a transistor having high field-effect mobility and stable electric characteristics can be formed.

次に、酸化物半導体層１３０のバンド構造を説明する。バンド構造の解析は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３に相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体層１３２に相当する層としてエネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体層１３０に相当する積層を作製して行っている。なお、便宜的に当該積層を酸化物半導体層１３０、当該積層を構成するそれぞれの層を第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３と称して説明する。 Next, a band structure of the oxide semiconductor layer 130 is described. Analysis of the band structure shows that the layer corresponding to the first oxide semiconductor layer 131 and the third oxide semiconductor layer 133 includes an In—Ga—Zn oxide and a second oxide semiconductor with an energy gap of 3.15 eV. A layer corresponding to the oxide semiconductor layer 130 is formed using an In—Ga—Zn oxide with an energy gap of 2.8 eV as a layer corresponding to the layer 132. Note that for convenience, the stack includes the oxide semiconductor layer 130, and the layers included in the stack include the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133. Will be described.

第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、第１の酸化物半導体層１３１と第２の酸化物半導体層１３２との界面近傍のエネルギーギャップは３ｅＶ、第３の酸化物半導体層１３３と第２の酸化物半導体層１３２との界面近傍のエネルギーギャップは３ｅＶとした。 The film thicknesses of the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133 are each 10 nm, and the energy gap is a spectroscopic ellipsometer (HORIBA JOBIN YVON UT-300). And measured. The energy gap in the vicinity of the interface between the first oxide semiconductor layer 131 and the second oxide semiconductor layer 132 is 3 eV, and the vicinity of the interface between the third oxide semiconductor layer 133 and the second oxide semiconductor layer 132 is used. The energy gap was 3 eV.

図２（Ａ）は、酸化物半導体層１３０を第３の酸化物半導体層１３３からエッチングしつつ、各層の真空準位と価電子帯上端のエネルギー差を測定し、その値をプロットした図である。真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。 FIG. 2A is a diagram in which the energy difference between the vacuum level and the valence band top of each layer is measured while the oxide semiconductor layer 130 is etched from the third oxide semiconductor layer 133, and the value is plotted. is there. The energy difference between the vacuum level and the upper end of the valence band was measured using an ultraviolet photoelectron spectroscopy (UPS) apparatus (PHI VersaProbe).

図２（Ｂ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）をプロットした図である。 FIG. 2B is a graph plotting the energy difference (electron affinity) between the vacuum level and the conduction band bottom calculated as the difference between the energy difference between the vacuum level and the top of the valence band and the energy gap of each layer. is there.

そして、図２（Ｂ）を模式的に示したバンド構造の一部が、図３（Ａ）である。図３（Ａ）では、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と接して、酸化シリコン膜を設けた場合について説明する。ここで、Ｅｖは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物半導体層１３１の伝導帯下端のエネルギー、ＥｃＳ２は第２の酸化物半導体層１３２の伝導帯下端のエネルギー、ＥｃＳ３は第３の酸化物半導体層１３３の伝導帯下端のエネルギーを示す。また、トランジスタを構成する場合、ゲート電極はＥｃＩ２を有する酸化シリコン膜に接するものとする。 A part of the band structure schematically showing FIG. 2B is FIG. 3A illustrates the case where a silicon oxide film is provided in contact with the first oxide semiconductor layer 131 and the third oxide semiconductor layer 133. Here, Ev is energy at the vacuum level, EcI1 and EcI2 are energy at the lower end of the conduction band of the silicon oxide film, EcS1 is energy at the lower end of the conduction band of the first oxide semiconductor layer 131, and EcS2 is the second oxide semiconductor. The energy at the lower end of the conduction band of the layer 132, EcS3, indicates the energy at the lower end of the conduction band of the third oxide semiconductor layer 133. In the case of forming a transistor, the gate electrode is in contact with the silicon oxide film having EcI2.

図３（Ａ）に示すように、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３において、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。 As shown in FIG. 3A, in the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133, the energy at the lower end of the conduction band changes continuously. This can also be understood from the fact that oxygen is easily diffused to each other because the compositions of the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133 are approximate. .

主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）構造）が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。 The oxide semiconductor layer 130 stacked with the main component in common does not simply stack each layer but a continuous junction (here, in particular, a U-shaped well in which the energy at the bottom of the conduction band continuously changes between the layers) U Shape Well) structure) is formed. That is, the stacked structure is formed so that there are no defects such as trap centers and recombination centers for the oxide semiconductor, or impurities that form a barrier that hinders carrier flow, at the interface between the layers. If impurities are mixed between the stacked oxide semiconductor layers, the continuity of the energy band is lost, and carriers disappear at the interface by trapping or recombination.

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。 In order to form a continuous bond, it is necessary to use a multi-chamber type film forming apparatus (sputtering apparatus) having a load lock chamber to successively laminate each layer without exposure to the atmosphere. Each chamber in the sputtering apparatus is subjected to high vacuum exhaust (1 × 10 −4 Pa to 5 × 5) using an adsorption-type vacuum exhaust pump such as a cryopump in order to remove as much as possible water which is an impurity for the oxide semiconductor. × 10 -7 Pa to about) can be, and is preferably capable of heating the substrate to be deposited over 100 ° C.. Alternatively, it is preferable to combine a turbo molecular pump and a cold trap so that a gas containing a carbon component or moisture does not flow backward from the exhaust system into the chamber.

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。 In order to obtain a high-purity intrinsic oxide semiconductor, it is necessary not only to evacuate the chamber to a high vacuum but also to increase the purity of the sputtering gas. Oxygen gas or argon gas used as a sputtering gas has a dew point of −40 ° C. or lower, preferably −80 ° C. or lower, more preferably −100 ° C. or lower. Can be prevented as much as possible.

なお、図３（Ａ）では、ＥｃＩ１とＥｃＩ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図３（Ｂ）のように示される。 Note that although FIG. 3A illustrates the case where EcI1 and EcI3 are the same, they may be different from each other. For example, when EcS1 has higher energy than EcS3, a part of the band structure is shown as in FIG.

例えば、ＥｃＩ１＝ＥｃＩ３である場合は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）、第２の酸化物半導体層１３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＩ１＞ＥｃＩ３である場合は、第１の酸化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、第２の酸化物半導体層１３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。 For example, when EcI1 = EcI3, the first oxide semiconductor layer 131 and the third oxide semiconductor layer 133 have In: Ga: Zn = 1: 3: 2 (atomic ratio) and the second oxide. For the semiconductor layer 132, In: Ga: Zn = 1: 1: 1 (atomic ratio), an In—Ga—Zn oxide, or the like can be used. In the case where EcI1> EcI3, the first oxide semiconductor layer 131 includes In: Ga: Zn = 1: 6: 4 or 1: 9: 6 (atomic ratio), and the second oxide semiconductor layer 132 In: Ga: Zn = 1: 1: 1 or 3: 1: 2 (atomic ratio), and the third oxide semiconductor layer 133 has In: Ga: Zn = 1: 3: 2 (atomic ratio). An In—Ga—Zn oxide or the like can be used.

図２（Ａ）、（Ｂ）および図３（Ａ），（Ｂ）より、酸化物半導体層１３０における第２の酸化物半導体層１３２がウェル（井戸）となり、酸化物半導体層１３０を用いたトランジスタにおいて、チャネルが第２の酸化物半導体層１３２に形成されることがわかる。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。 2A and 2B and FIGS. 3A and 3B, the second oxide semiconductor layer 132 in the oxide semiconductor layer 130 becomes a well, and the oxide semiconductor layer 130 is used. It can be seen that a channel is formed in the second oxide semiconductor layer 132 in the transistor. Note that the oxide semiconductor layer 130 can also be referred to as a U-shaped well because energy at the bottom of the conduction band continuously changes. A channel formed in such a configuration can also be referred to as a buried channel.

なお、図４に示すように、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物半導体層１３１および第３の酸化物半導体層１３３があることにより、第２の酸化物半導体層１３２と当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、第２の酸化物半導体層１３２の電子が第１の酸化物半導体層１３１または第３の酸化物半導体層１３３を超えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。 Note that as illustrated in FIG. 4, in the vicinity of the interface between the first oxide semiconductor layer 131 and the third oxide semiconductor layer 133 and an insulating film such as a silicon oxide film, trap states caused by impurities and defects are present. Can be formed. When the first oxide semiconductor layer 131 and the third oxide semiconductor layer 133 are provided, the second oxide semiconductor layer 132 and the trap level can be separated from each other. However, in the case where the energy difference between EcS1 or EcS3 and EcS2 is small, the electrons in the second oxide semiconductor layer 132 exceed the first oxide semiconductor layer 131 or the third oxide semiconductor layer 133 and are trapped. May reach. By trapping electrons in the trap level, negative fixed charges are generated, and the threshold voltage of the transistor is shifted in the positive direction.

したがって、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ１とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすることで、トランジスタのしきい値電圧の変動が低減され、安定した電気特性を得ることができる。 Therefore, by setting the energy difference between EcS1 and EcS3 and EcS1 to 0.1 eV or more, preferably 0.15 eV or more, fluctuations in the threshold voltage of the transistor are reduced, and stable electrical characteristics can be obtained. Can do.

なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３のいずれか一つ以上の層には、結晶が含まれることが好ましい。例えば、第１の酸化物半導体層１３１を非晶質とし、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３を結晶が含まれる層とする。チャネルが形成される第２の酸化物半導体層１３２が結晶を含むことにより、トランジスタに安定した電気特性を付与することができる。 Note that any one or more of the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133 preferably contains a crystal. For example, the first oxide semiconductor layer 131 is amorphous, and the second oxide semiconductor layer 132 and the third oxide semiconductor layer 133 are layers containing crystals. When the second oxide semiconductor layer 132 in which a channel is formed contains a crystal, stable electrical characteristics can be given to the transistor.

特に、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３に含まれる結晶は、表面と略垂直な方向にｃ軸が配向した結晶であることが好ましい。 In particular, the crystals contained in the second oxide semiconductor layer 132 and the third oxide semiconductor layer 133 are preferably crystals in which the c-axis is oriented in a direction substantially perpendicular to the surface.

また、図１の構造のトランジスタにおいて、第３の酸化物半導体層１３３はソース電極およびドレイン電極に接しており、電流を効率良く取り出すにはエネルギーギャップが絶縁体のように大きくないこと、および膜厚が薄いことが好ましい。また、酸化物半導体層１３０にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁膜への拡散を防ぐために、第３の酸化物半導体層１３３は第２の酸化物半導体層１３２よりもＩｎを少なくする組成とすることが好ましい。 In the transistor having the structure in FIG. 1, the third oxide semiconductor layer 133 is in contact with the source electrode and the drain electrode, and an energy gap is not as large as an insulator to efficiently extract current. It is preferable that the thickness is small. In the case where an In—Ga—Zn oxide is used for the oxide semiconductor layer 130, the third oxide semiconductor layer 133 is more than the second oxide semiconductor layer 132 in order to prevent diffusion of In into the gate insulating film. However, it is preferable to use a composition that reduces In.

また、図２５（Ａ）のトランジスタの拡大図に示すように、酸化物半導体層１３０の端部に曲面を有する領域１３４を設けても良い。酸化物半導体層１３０をＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）で形成する場合、第２の酸化物半導体層１３２を構成するＭ（ＭＳ２）と領域１３４を構成するＭ（ＭＳ４）の量的関係は、ＭＳ４＞ＭＳ２であることが好ましい。より好ましくは、ＭＳ４は第１の酸化物半導体層１３１を構成するＭ（ＭＳ１）と同等とする。 Further, as illustrated in the enlarged view of the transistor in FIG. 25A, a region 134 having a curved surface may be provided at an end portion of the oxide semiconductor layer 130. In the case where the oxide semiconductor layer 130 is formed using In-M-Zn oxide (M is Al, Ti, Ga, Y, Zr, La, Ce, Nd, or Hf), the second oxide semiconductor layer 132 is formed. The quantitative relationship between M (MS2) and M (MS4) constituting the region 134 is preferably MS4> MS2. More preferably, MS4 is equivalent to M (MS1) included in the first oxide semiconductor layer 131.

酸化物半導体層１３０の端部における領域１３４は、ドライエッチング法にて第１の酸化物半導体層１３１の成分を再付着させる、所謂ラビットイヤーを利用して形成することができる。さらに酸化処理によりラビットイヤー形成時に付着するエッチングガス成分を除去し、Ｍ成分を酸化することで領域１３４の絶縁性を高めることができる。 The region 134 at the end portion of the oxide semiconductor layer 130 can be formed using a so-called rabbit ear in which components of the first oxide semiconductor layer 131 are reattached by a dry etching method. Furthermore, the insulating property of the region 134 can be improved by removing the etching gas component adhering to the formation of the rabbit ear by oxidation treatment and oxidizing the M component.

図２６（Ａ）はトランジスタの上面図および酸化物半導体層１３０の断面図である。ゲート電極層１７０が重畳する酸化物半導体層１３０の端部１９０は、外的要因による不純物の混入や酸素欠損の発生などによりｎ型化しやすく、寄生チャネルとなることがある。特にエネルギーギャップの小さい第２の酸化物半導体層１３２ではｎ型化が顕著に起こりやすいため、第２の酸化物半導体層１３２を覆う領域１３４には寄生チャネルの発生を抑制する作用があるといえる。 FIG. 26A is a top view of the transistor and a cross-sectional view of the oxide semiconductor layer 130. The end portion 190 of the oxide semiconductor layer 130 on which the gate electrode layer 170 overlaps is likely to be n-type due to the entry of impurities due to external factors, the generation of oxygen vacancies, and the like, and may become a parasitic channel. In particular, the second oxide semiconductor layer 132 with a small energy gap is remarkably likely to be n-type, and thus it can be said that the region 134 covering the second oxide semiconductor layer 132 has an effect of suppressing generation of a parasitic channel. .

第１の酸化物半導体層１３１と領域１３４の主成分が同一であるとき、第２の酸化物半導体層１３２の伝導帯下端のエネルギー（ＥｃＳ２）と領域１３４の伝導帯下端のエネルギー（ＥｃＳ４）の差分（ΔＥ）が大きいほど寄生チャネルの発生を抑える効果が高い。また、領域１３４の厚みは、第１の酸化物半導体層１３１または第３の酸化物半導体層１３３よりも厚いことが好ましく、厚いほど第２の酸化物半導体層１３２端部のｎ型化による寄生チャネルの発生を抑えることができる。 When the main components of the first oxide semiconductor layer 131 and the region 134 are the same, the energy (EcS2) of the lower conduction band of the second oxide semiconductor layer 132 and the energy (EcS4) of the lower conduction band of the region 134 The larger the difference (ΔE), the higher the effect of suppressing the generation of parasitic channels. The thickness of the region 134 is preferably larger than that of the first oxide semiconductor layer 131 or the third oxide semiconductor layer 133, and the thicker the region 134, the more parasitic is caused by the n-type conversion at the end portion of the second oxide semiconductor layer 132. The generation of channels can be suppressed.

また、領域１３４は、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３と組成が近似することにより、酸化物半導体層のバンド構造の一部を示す図２６（Ｂ）のように伝導帯下端のエネルギーが連続的に変化する。すなわち、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３、および領域１３４は連続接合であるということができる。なお、図２６（Ｂ）に示すＤ１−Ｄ２は、図２６（Ａ）の酸化物半導体層１３０の断面図に示すＤ１−Ｄ２方向に相当し、図２６（Ｂ）に示すＥ１−Ｅ２は図２６（Ａ）に示すＥ１−Ｅ２方向に相当する。 The region 134 is part of the band structure of the oxide semiconductor layer because the composition of the region 134 is similar to that of the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133. As shown in FIG. 26B, the energy at the lower end of the conduction band changes continuously. That is, it can be said that the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, the third oxide semiconductor layer 133, and the region 134 are continuous junctions. Note that D1-D2 in FIG. 26B corresponds to the direction D1-D2 in the cross-sectional view of the oxide semiconductor layer 130 in FIG. 26A, and E1-E2 in FIG. This corresponds to the E1-E2 direction shown in FIG.

第１のソース電極層１４１および第１のドレイン電極層１５１には、酸素と結合し易い導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることが特に好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散し易い材料も含まれる。 The first source electrode layer 141 and the first drain electrode layer 151 can be formed using a conductive material that is easily bonded to oxygen. For example, Al, Cr, Cu, Ta, Ti, Mo, W, etc. can be used. It is particularly preferable to use W having a high melting point because the subsequent process temperature can be made relatively high. Note that the conductive material that easily binds to oxygen includes a material that easily diffuses oxygen.

酸素と結合し易い導電材料と酸化物半導体層を接触させると、酸化物半導体層中の酸素が、酸素と結合し易い導電材料側に拡散する現象が起こる。例えば、図５（Ａ）、（Ｂ）はスパッタ法でＩＧＺＯ膜およびタングステン膜の積層サンプルを形成し、酸素同位体（１８Ｏ）の深さ方向のプロファイルを熱処理前後でＳＩＭＳ分析した結果である。なお、ＩＧＺＯ膜はＩｎ：Ｇａ：Ｚｎ＝１：１：１または１：３：２（原子数比）をスパッタターゲットとし、Ａｒ：Ｏ２（１８Ｏ）＝２：１（流量比）をスパッタガスとして用いてＤＣスパッタ法で形成している。また、タングステン膜は、金属Ｗをスパッタターゲットとし、Ａｒ１００％をスパッタガスとしてＤＣスパッタ法で形成した。なお、熱処理は、３００℃、３５０℃、４００℃、４５０℃の各１時間で行い、熱処理無しサンプルを含めて計５サンプルで比較を行った。図５に示すように、熱処理温度が高くなると酸化物半導体層中の酸素がタングステン膜側に拡散していることがわかる。 When the conductive material that is easily bonded to oxygen and the oxide semiconductor layer are brought into contact with each other, a phenomenon occurs in which oxygen in the oxide semiconductor layer diffuses toward the conductive material that is easily bonded to oxygen. For example, FIGS. 5A and 5B show the results of SIMS analysis of the oxygen isotope ( 18 O) depth profile before and after the heat treatment by forming a stacked sample of an IGZO film and a tungsten film by sputtering. . The IGZO film was sputtered with In: Ga: Zn = 1: 1: 1 or 1: 3: 2 (atomic ratio) and Ar: O 2 ( 18 O) = 2: 1 (flow ratio). It is formed by DC sputtering using as a gas. The tungsten film was formed by DC sputtering using metal W as a sputtering target and Ar100% as a sputtering gas. The heat treatment was performed at 300 ° C., 350 ° C., 400 ° C., and 450 ° C. for 1 hour, and a total of 5 samples including the samples without heat treatment were compared. As shown in FIG. 5, it can be seen that oxygen in the oxide semiconductor layer diffuses to the tungsten film side when the heat treatment temperature increases.

トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、酸化物半導体層のソース電極およびドレイン電極と接触した近傍の領域に酸素欠損が発生し、当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。 Since there are several heating steps in the manufacturing process of the transistor, oxygen vacancies are generated in the vicinity of the oxide semiconductor layer in contact with the source electrode and the drain electrode due to the above phenomenon, and the region becomes n-type. To do. Therefore, the n-type region can serve as the source or drain of the transistor.

しかしながら、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合し易い導電材料を用いることは好ましくない。 However, in the case of forming a transistor with an extremely short channel length, the n-type region due to the generation of oxygen vacancies may extend in the channel length direction of the transistor. In this case, a state (conduction state) in which on / off cannot be controlled by a threshold voltage shift or a gate voltage appears in the electrical characteristics of the transistor. Therefore, in the case of forming a transistor with an extremely short channel length, it is not preferable to use a conductive material that easily binds to oxygen for the source electrode and the drain electrode.

したがって、本発明の一態様では、ソース電極およびドレイン電極を積層とし、チャネル長を定める第２のソース電極層１４２および第２のドレイン電極層１５２には、酸素と結合しにくい導電材料を用いる。当該導電材料としては、例えば、窒化タンタル、窒化タンタル、ルテニウムなどを用いることが好ましい。なお、酸素と結合しにくい導電材料には、酸素が拡散しにくい材料も含まれる。 Therefore, in one embodiment of the present invention, the source electrode and the drain electrode are stacked, and the second source electrode layer 142 and the second drain electrode layer 152 which define a channel length are formed using a conductive material which is not easily bonded to oxygen. For example, tantalum nitride, tantalum nitride, or ruthenium is preferably used as the conductive material. Note that the conductive material which is difficult to bond with oxygen includes a material which hardly diffuses oxygen.

なお、図１の構造のトランジスタにおいて、チャネル長とは、第２のソース電極層１４２と第２のドレイン電極層１５２の間隔のことをいう。 Note that in the transistor having the structure in FIG. 1, the channel length refers to the distance between the second source electrode layer 142 and the second drain electrode layer 152.

また、図１の構造のトランジスタにおいて、チャネルとは、第２のソース電極層１４２と第２のドレイン電極層１５２の間における第２の酸化物半導体層１３２のことをいう。 In the transistor having the structure in FIG. 1, a channel refers to the second oxide semiconductor layer 132 between the second source electrode layer 142 and the second drain electrode layer 152.

また、図１の構造のトランジスタにおいて、チャネル形成領域とは、第２のソース電極層１４２と第２のドレイン電極層１５２の間における第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３のことをいう。 In the transistor having the structure in FIG. 1, the channel formation region refers to the first oxide semiconductor layer 131 and the second oxide semiconductor layer between the second source electrode layer 142 and the second drain electrode layer 152. 132, the third oxide semiconductor layer 133.

上記酸素と結合しにくい導電材料を第２のソース電極層１４２および第２のドレイン電極層１５２に用いることによって、酸化物半導体層に形成されるチャネル形成領域に酸素欠損が形成されることを抑制することができ、チャネルのｎ型化を抑えることができる。したがって、チャネル長が極短いトランジスタであっても良好な電気特性を得ることができる。 By using the conductive material that is difficult to bond to oxygen for the second source electrode layer 142 and the second drain electrode layer 152, oxygen vacancies are prevented from being formed in a channel formation region formed in the oxide semiconductor layer. Thus, the n-type channel can be suppressed. Therefore, good electrical characteristics can be obtained even with a transistor having a very short channel length.

なお、上記酸素と結合しにくい導電材料のみでソース電極およびドレイン電極を形成すると、酸化物半導体層１３０とのコンタクト抵抗が高くなりすぎることから、図１に示すように、第１のソース電極層１４１および第１のドレイン電極層１５１を酸化物半導体層１３０上に形成し、第１のソース電極層１４１および第１のドレイン電極層１５１を覆うように第２のソース電極層１４２および第２のドレイン電極層１５２を形成することが好ましい。 Note that when the source electrode and the drain electrode are formed using only a conductive material that is not easily bonded to oxygen, the contact resistance with the oxide semiconductor layer 130 becomes too high, so that the first source electrode layer is formed as shown in FIG. 141 and the first drain electrode layer 151 are formed over the oxide semiconductor layer 130, and the second source electrode layer 142 and the second drain electrode layer 151 are formed so as to cover the first source electrode layer 141 and the first drain electrode layer 151. It is preferable to form the drain electrode layer 152.

このとき、第１のソース電極層１４１および第１のドレイン電極層１５１と酸化物半導体層１３０との接触面積を大として酸素欠損生成によってｎ型化した領域によりコンタクト抵抗を下げ、第２のソース電極層１４２および第２のドレイン電極層１５２と酸化物半導体層１３０との接触面積は小とすることが好ましい。第２のソース電極層１４２および第２のドレイン電極層１５２と酸化物半導体層１３０とのコンタクト抵抗が大きいとトランジスタの電気特性を低下させる場合がある。 At this time, the contact area between the first source electrode layer 141 and the first drain electrode layer 151 and the oxide semiconductor layer 130 is increased, and the contact resistance is reduced by the n-type region formed by oxygen deficiency generation, whereby the second source The contact area between the electrode layer 142 and the second drain electrode layer 152 and the oxide semiconductor layer 130 is preferably small. When the contact resistance between the second source electrode layer 142 and the second drain electrode layer 152 and the oxide semiconductor layer 130 is large, the electrical characteristics of the transistor may be deteriorated.

ただし、第２のソース電極層１４２および第２のドレイン電極層１５２に窒化タンタルや窒化チタンなどの窒化物を用いる場合はその限りではない。窒化物中の窒素が酸化物半導体層１３０との界面近傍に僅かに拡散し、酸化物半導体層１３０中で窒素がドナーとして作用してｎ型領域を形成し、コンタクト抵抗を低下させることができる。この場合、窒素がチャネル長方向にも拡散する場合があるため、図６（Ａ）に示すトランジスタの拡大図のようにチャネル形成領域において第３の酸化物半導体層１３３の一部を膜厚方向に除去してもよい。また、ここでの第３の酸化物半導体層１３３の一部の除去は、第２のソース電極層１４２および第２のドレイン電極層１５２形成時のオーバーエッチングによって行うこともできる。なお、第３の酸化物半導体層１３３は、第１のソース電極層１４１および第１のドレイン電極層１５１形成時のオーバーエッチングによってもその一部が除去される。したがって、第３の酸化物半導体層１３３には、複数の段差が形成されることがある。 However, this is not the case when a nitride such as tantalum nitride or titanium nitride is used for the second source electrode layer 142 and the second drain electrode layer 152. Nitrogen in the nitride is slightly diffused in the vicinity of the interface with the oxide semiconductor layer 130, and nitrogen acts as a donor in the oxide semiconductor layer 130 to form an n-type region, thereby reducing contact resistance. . In this case, since nitrogen may also diffuse in the channel length direction, part of the third oxide semiconductor layer 133 is formed in the film thickness direction in the channel formation region as illustrated in the enlarged view of the transistor in FIG. May be removed. The part of the third oxide semiconductor layer 133 can be removed here by overetching when the second source electrode layer 142 and the second drain electrode layer 152 are formed. Note that part of the third oxide semiconductor layer 133 is also removed by over-etching when the first source electrode layer 141 and the first drain electrode layer 151 are formed. Accordingly, a plurality of steps may be formed in the third oxide semiconductor layer 133 in some cases.

ここで、第１のソース電極層１４１と第１のドレイン電極層１５１との間隔（Ｌ１）は、０．８μｍ以上、好ましくは１．０μｍ以上とする。Ｌ１が０．８μｍより小さいとチャネル形成領域において発生する酸素欠損の影響を排除できなくなり、トランジスタの電気特性が低下してしまう。 Here, the distance (L1) between the first source electrode layer 141 and the first drain electrode layer 151 is 0.8 μm or more, preferably 1.0 μm or more. If L1 is smaller than 0.8 μm, the influence of oxygen vacancies occurring in the channel formation region cannot be eliminated, and the electrical characteristics of the transistor are degraded.

一方、第２のソース電極層１４２と第２のドレイン電極層１５２との間隔（Ｌ２）は、Ｌ１より小さい値とすることができ、例えば、３０ｎｍ以下としても良好なトランジスタの電気特性を得ることができる。 On the other hand, the distance (L2) between the second source electrode layer 142 and the second drain electrode layer 152 can be set to a value smaller than L1, for example, good transistor electrical characteristics can be obtained even if it is 30 nm or less. Can do.

また、ゲート−ドレイン間およびゲート−ソース間の寄生容量を小さくするため、図６（Ａ）に示すように、第１のソース電極層１４１および第１のドレイン電極層１５１とゲート電極層１７０が重畳しない構造とすることが好ましい。ゲート電極層１７０の幅をＬ０とするとき、Ｌ１≧Ｌ０≧Ｌ２（Ｌ０はＬ２以上Ｌ１以下）とすることで、ゲート−ドレイン間およびゲート−ソース間の寄生容量を極力小さくすることができ、半導体装置の周波数特性を向上することができる。なお、良好なトランジスタの電気特性を得るには、Ｌ０−Ｌ２を２ｎｍ以上２０ｎｍ以下、Ｌ１−Ｌ２を２０ｎｍ以上１μｍ以下とすることが好ましい。 In order to reduce the parasitic capacitance between the gate and the drain and between the gate and the source, as shown in FIG. 6A, a first source electrode layer 141, a first drain electrode layer 151, and a gate electrode layer 170 are provided. A structure that does not overlap is preferable. When the width of the gate electrode layer 170 is L0, by setting L1 ≧ L0 ≧ L2 (L0 is L2 or more and L1 or less), the parasitic capacitance between the gate and the drain and between the gate and the source can be minimized. The frequency characteristics of the semiconductor device can be improved. Note that in order to obtain favorable electrical characteristics of the transistor, L0-L2 is preferably 2 nm to 20 nm and L1-L2 is preferably 20 nm to 1 μm.

ただし、高い周波数特性を必要としない半導体装置においては、図６（Ｂ）に示すように、Ｌ０≧Ｌ１≧Ｌ２（Ｌ１はＬ２以上Ｌ０以下）としてもよい。このような構造では、ゲート電極形成時の工程の難易度を低減させることができる。 However, in a semiconductor device that does not require high frequency characteristics, L0 ≧ L1 ≧ L2 (L1 is not less than L2 and not more than L0) as shown in FIG. In such a structure, the difficulty of the process at the time of forming the gate electrode can be reduced.

なお、図６（Ａ）、（Ｂ）に示した酸化物半導体層１３０と第１のソース電極層１４１または第１のドレイン電極層１５１との界面に介在する領域１３５は、酸化物半導体層１３０の一部であり、当該酸化物半導体層から一部の酸素が第１のソース電極層１４１または第１のドレイン電極層１５１に引き抜かれた領域である。すなわち、領域１３５は、酸素欠損を多く含むｎ型化された領域であり、当該領域はトランジスタのソースまたはドレインともいえる領域である。また、領域１３５には、第１のソース電極層１４１または第１のドレイン電極層１５１の材料（例えばタングステン）が拡散することもある。なお、領域１３５は、他の図面においては省いている。 Note that the region 135 interposed at the interface between the oxide semiconductor layer 130 and the first source electrode layer 141 or the first drain electrode layer 151 illustrated in FIGS. 6A and 6B is provided in the oxide semiconductor layer 130. A region where part of oxygen is extracted from the oxide semiconductor layer to the first source electrode layer 141 or the first drain electrode layer 151. That is, the region 135 is an n-type region containing a large amount of oxygen vacancies, and the region 135 can be a source or drain of a transistor. In addition, the material of the first source electrode layer 141 or the first drain electrode layer 151 (eg, tungsten) may diffuse into the region 135. Note that the region 135 is omitted in other drawings.

また、第１のソース電極層１４１および第１のドレイン電極層１５１の端部は、図７（Ａ）、（Ｂ）に示す第１のソース電極層１４１の拡大図のように、階段状に複数の段を設けた形状であり、下段の端面は、酸化物半導体層１３０の上面を基準としてθ１の角度で形成されており、上段の端面は、下段上面を基準としてθ２の角度で形成されていることが好ましい。また、下段上面と下段端面の間にはＲ１の曲率半径を有する曲面を有し、上段上面と上段端面の間にはＲ３の曲率半径を有する曲面を有し、下段上面と上段端面の間にはＲ２の曲率半径を有する曲面で形成されていることが好ましい。なお、図７（Ａ）、（Ｂ）では明瞭化のためにハッチングを省いて図示してある。 In addition, end portions of the first source electrode layer 141 and the first drain electrode layer 151 are stepped like enlarged views of the first source electrode layer 141 illustrated in FIGS. 7A and 7B. The lower end surface is formed at an angle of θ1 with respect to the upper surface of the oxide semiconductor layer 130, and the upper end surface is formed at an angle of θ2 with reference to the lower upper surface. It is preferable. Further, a curved surface having a radius of curvature R1 is provided between the lower upper surface and the lower end surface, and a curved surface having a radius of curvature R3 is provided between the upper upper surface and the upper end surface, and between the lower upper surface and the upper end surface. Is preferably formed of a curved surface having a radius of curvature of R2. In FIGS. 7A and 7B, hatching is omitted for clarity.

なお、図７（Ａ）、（Ｂ）においては、第１のソース電極層１４１の端部に二つの段を設けた形状を例示しているが、段数は三つ以上であってもよい。第１のソース電極層１４１および第１のドレイン電極層１５１の膜厚が厚いほど、当該段数を増やすことが好ましい。また、第１のソース電極層１４１および第１のドレイン電極層１５１の膜厚を薄くできる場合は、当該段数は一つ、すなわちθ１、Ｒ１のみを有する形状であってもよい。 7A and 7B illustrate the shape in which two steps are provided at the end of the first source electrode layer 141, the number of steps may be three or more. It is preferable to increase the number of steps as the first source electrode layer 141 and the first drain electrode layer 151 are thicker. In the case where the thickness of the first source electrode layer 141 and the first drain electrode layer 151 can be reduced, the number of steps may be one, that is, a shape having only θ1 and R1.

ここで、θ１およびθ２は、２０°以上８０°以下、好ましくは２５°以上７０°以下、さらに好ましくは３０°以上６０°以下とする。また、Ｒ１、Ｒ２、Ｒ３は、第１のソース電極層１４１または第１のドレイン電極層１５１の段が形成されていない領域の膜厚を基準として、当該膜厚の１０％以上１００％以下、好ましくは２０％以上７５％以下、さらに好ましくは３０％以上６０％以下とする。また、Ｒ２は、Ｒ１、Ｒ３のいずれか、または両方より大きいことが好ましい。 Here, θ1 and θ2 are 20 ° to 80 °, preferably 25 ° to 70 °, and more preferably 30 ° to 60 °. R1, R2, and R3 are 10% or more and 100% or less of the film thickness based on the film thickness of the region where the first source electrode layer 141 or the first drain electrode layer 151 is not formed, Preferably they are 20% or more and 75% or less, More preferably, they are 30% or more and 60% or less. R2 is preferably larger than either R1 or R3, or both.

第１のソース電極層１４１および第１のドレイン電極層１５１を上記のような複数の段を設けた形状とすることで、それらの上方に形成される膜、具体的には、第２のソース電極層１４２、第２のドレイン電極層１５２、ゲート絶縁膜１６０などの被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができる。 By forming the first source electrode layer 141 and the first drain electrode layer 151 into a shape having a plurality of steps as described above, a film formed above them, specifically, the second source The coverage of the electrode layer 142, the second drain electrode layer 152, the gate insulating film 160, and the like can be improved, and the electrical characteristics and long-term reliability of the transistor can be improved.

また、第２のソース電極層１４２または第２のドレイン電極層１５２の端面は、酸化物半導体層１３０の上面を基準としてθ３の角度で形成されている。θ３は、３０°以上８０°以下、好ましくは３５°以上７５°以下とする。このような角度にすることで、ゲート絶縁膜１６０などの被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができる。 In addition, an end surface of the second source electrode layer 142 or the second drain electrode layer 152 is formed at an angle θ3 with reference to the upper surface of the oxide semiconductor layer 130. θ3 is 30 ° to 80 °, preferably 35 ° to 75 °. With such an angle, the coverage of the gate insulating film 160 and the like can be improved, and the electrical characteristics and long-term reliability of the transistor can be improved.

ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１６０は上記材料の積層であってもよい。 The gate insulating film 160 includes aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide. An insulating film containing one or more of them can be used. The gate insulating film 160 may be a stacked layer of the above materials.

ゲート電極層１７０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、ゲート電極層１７０は、上記材料の積層であってもよい。 As the gate electrode layer 170, a conductive film such as Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, and W can be used. The gate electrode layer 170 may be a stacked layer of the above materials.

酸化物絶縁層１８０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、酸化物絶縁層１８０は上記材料の積層であってもよい。 The oxide insulating layer 180 includes aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and oxide. An insulating film containing one or more types of tantalum can be used. Further, the oxide insulating layer 180 may be a stack of the above materials.

ここで、酸化物絶縁層１８０は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。酸化物絶縁層１８０から放出される酸素はゲート絶縁膜１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、不本意に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。 Here, the oxide insulating layer 180 preferably contains excess oxygen. An oxide insulating layer containing excess oxygen refers to an oxide insulating layer from which oxygen can be released by heat treatment or the like. Preferably, the film has an oxygen release amount of 1.0 × 10 19 atoms / cm 3 or more in terms of oxygen atoms in temperature-programmed desorption gas spectroscopy analysis. Oxygen released from the oxide insulating layer 180 can be diffused into the channel formation region of the oxide semiconductor layer 130 through the gate insulating film 160, so that oxygen vacancies formed unintentionally are filled with oxygen. Can do. Therefore, stable electrical characteristics of the transistor can be obtained.

また、上記過剰酸素を酸化物半導体層１３０のチャネル形成領域に拡散させる課程において、本発明の一態様における第１のソース電極層１４１を第２のソース電極層１４２が覆う構成、および第１のドレイン電極層１５１を第２のドレイン電極層１５２が覆う構成は重要である。第１のソース電極層１４１および第１のドレイン電極層１５１は例えば酸素と結合しやすいタングステン膜で形成するため、第１のソース電極層１４１および第１のドレイン電極層１５１がゲート絶縁膜１６０と接していると、上記過剰酸素のチャネル形成領域への供給が阻害されることがある。したがって、第１のソース電極層１４１を第２のソース電極層１４２が覆う構成、および第１のドレイン電極層１５１を第２のドレイン電極層１５２が覆う構成とし、酸化物絶縁層１８０中の過剰酸素を効率良くチャネル形成領域に供給する経路を確保する構成とすることが好ましい。 In the process of diffusing excess oxygen into the channel formation region of the oxide semiconductor layer 130, the first source electrode layer 141 in one embodiment of the present invention is covered with the second source electrode layer 142; The configuration in which the drain electrode layer 151 is covered by the second drain electrode layer 152 is important. The first source electrode layer 141 and the first drain electrode layer 151 are formed using, for example, a tungsten film that is easily bonded to oxygen. Therefore, the first source electrode layer 141 and the first drain electrode layer 151 are formed of the gate insulating film 160. If in contact, the supply of excess oxygen to the channel formation region may be hindered. Therefore, the first source electrode layer 141 is covered with the second source electrode layer 142, and the first drain electrode layer 151 is covered with the second drain electrode layer 152. It is preferable that a path for efficiently supplying oxygen to the channel formation region be secured.

以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、酸化物半導体層中の酸素欠損の増加を抑制することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い半導体装置を提供することができる。 The above is the transistor of one embodiment of the present invention, and the structure of the transistor can suppress an increase in oxygen vacancies in the oxide semiconductor layer. Therefore, a semiconductor device that exhibits favorable electrical characteristics and high long-term reliability can be provided.

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であり、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。 Note that in this specification and the like, a person skilled in the art can connect all terminals of an active element (a transistor, a diode, etc.), a passive element (a capacitor element, a resistance element, etc.) without specifying connection destinations. Thus, it may be possible to constitute an aspect of the invention. That is, it may be possible to determine that one aspect of the invention is clear and described in this specification and the like without specifying a connection destination. In particular, when there are a plurality of cases where the terminal is connected, it is not necessary to limit the terminal connection to a specific location. Therefore, it is possible to constitute one embodiment of the invention by specifying the connection destination of only some terminals of active elements (transistors, diodes, etc.), passive elements (capacitance elements, resistance elements, etc.) There are cases.

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であり、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。 Note that in this specification and the like, it may be possible for those skilled in the art to specify the invention when at least the connection portion of a circuit is specified. Alternatively, it may be possible for those skilled in the art to specify the invention when at least the function of a circuit is specified. That is, if a function is specified, it may be possible to determine that one embodiment of the invention is clear and described in this specification and the like. Therefore, if a connection destination is specified for a certain circuit without specifying a function, the circuit is disclosed as one embodiment of the invention, and can constitute one embodiment of the invention. Alternatively, if a function is specified for a certain circuit without specifying a connection destination, the circuit is disclosed as one embodiment of the invention, and can constitute one embodiment of the invention.

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。 Note that in this specification and the like, a part of the drawings or texts described in one embodiment can be extracted to constitute one embodiment of the present invention. Therefore, when a figure or a sentence describing a certain part is described, the content of the extracted part of the figure or the sentence is also disclosed as one aspect of the invention and may constitute one aspect of the invention. It shall be possible. Therefore, for example, active elements (transistors, diodes, etc.), wiring, passive elements (capacitance elements, resistance elements, etc.), conductive layers, insulating layers, semiconductor layers, organic materials, inorganic materials, components, devices, operating methods, manufacturing methods In the drawings or texts in which one or more of the above are described, a part of the drawings or sentences can be extracted to constitute one embodiment of the invention. For example, from a circuit diagram having N (N is an integer) circuit elements (transistors, capacitors, etc.), M (M is an integer, M <N) circuit elements (transistors, capacitors) Etc.) can be extracted to constitute one embodiment of the invention. As another example, M (M is an integer and M <N) layers are extracted from a cross-sectional view including N layers (N is an integer) to form one embodiment of the invention. It is possible to do. As another example, M elements (M is an integer and M <N) are extracted from a flowchart including N elements (N is an integer) to form one aspect of the invention. It is possible to do.

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.

（実施の形態２）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジスタについて説明する。 (Embodiment 2)
In this embodiment, a transistor having a structure different from that of the transistor described in Embodiment 1 is described.

図８（Ａ）、（Ｂ）は、本発明の一態様のトランジスタの断面図および上面図である。図８（Ａ）は、図８（Ｂ）に示す一点鎖線Ｂ１−Ｂ２の断面に相当する。なお、図８（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。 8A and 8B are a cross-sectional view and a top view of a transistor of one embodiment of the present invention. FIG. 8A corresponds to a cross section taken along alternate long and short dash line B1-B2 in FIG. Note that in the top view of FIG. 8B, some elements are omitted for clarity.

図８（Ａ）、（Ｂ）に示すトランジスタ２００は、基板１１０上に形成された下地絶縁膜１２０、該下地絶縁膜上に形成された酸化物半導体層１３０、該酸化物半導体層上に形成された第２のソース電極層１４２、第２のドレイン電極層１５２、該第２のソース電極および該第２のドレイン電極のそれぞれの上に形成された第１のソース電極層１４１、第１のドレイン電極層１５１、該第１のソース電極、該第２のソース電極、該第１のドレイン電極、該第２のドレイン電極、および酸化物半導体層１３０上に形成されたゲート絶縁膜１６０、該ゲート絶縁膜上に形成されたゲート電極層１７０、該ゲート絶縁膜および該ゲート電極上に形成された酸化物絶縁層１８０を有する。なお、酸化物絶縁層１８０は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。 A transistor 200 illustrated in FIGS. 8A and 8B includes a base insulating film 120 formed over a substrate 110, an oxide semiconductor layer 130 formed over the base insulating film, and formed over the oxide semiconductor layer. Second source electrode layer 142, second drain electrode layer 152, first source electrode layer 141 formed on each of the second source electrode and the second drain electrode, A drain electrode layer 151; a first source electrode; a second source electrode; the first drain electrode; the second drain electrode; and a gate insulating film 160 formed over the oxide semiconductor layer 130; A gate electrode layer 170 formed over the gate insulating film; and an oxide insulating layer 180 formed over the gate insulating film and the gate electrode. Note that the oxide insulating layer 180 may be provided as necessary, and another insulating layer may be formed thereover.

図１（Ａ）、（Ｂ）に示すトランジスタ１００と図８（Ａ）、（Ｂ）に示すトランジスタ２００とは、第１のソース電極層１４１と第２のソース電極層１４２との積層順序、および第１のドレイン電極層１５１と第２のドレイン電極との積層順序が異なり、その他の点では同じである。したがって、実施の形態１で説明したトランジスタ１００の変形例やトランジスタを構成する要素の材料をトランジスタ２００に適用することができる。 The transistor 100 illustrated in FIGS. 1A and 1B and the transistor 200 illustrated in FIGS. 8A and 8B include a stacking order of a first source electrode layer 141 and a second source electrode layer 142, The stacking order of the first drain electrode layer 151 and the second drain electrode is different, and the other points are the same. Therefore, the modification example of the transistor 100 described in Embodiment 1 or the material of the elements included in the transistor can be applied to the transistor 200.

トランジスタ２００では、酸化物半導体層１３０と、第１のソース電極層１４１および第１のドレイン電極層１５１とが接していないことから、第１のソース電極層１４１および第１のドレイン電極層１５１が起因した酸化物半導体層１３０における酸素欠損の発生は起こらない。そのため、当該酸素欠損によってソースまたはドレインとして作用するｎ型領域は形成されない。 In the transistor 200, since the oxide semiconductor layer 130 is not in contact with the first source electrode layer 141 and the first drain electrode layer 151, the first source electrode layer 141 and the first drain electrode layer 151 are Oxygen vacancies are not generated in the resulting oxide semiconductor layer 130. Therefore, an n-type region that functions as a source or drain is not formed by the oxygen vacancy.

トランジスタ２００においては、第２のソース電極層１４２および第２のドレイン電極層１５２に実施の形態１で説明した導電性の窒化物（窒化タンタルまたは窒化チタン）を用いる。したがって、当該窒化物から酸化物半導体層１３０の界面近傍にドナーとなる窒素を拡散させることができ、窒素を拡散させた領域をソースまたはドレインとして作用させることができる。なお、窒素はチャネル長方向にも拡散することがあり、図示してあるようにチャネル形成領域の一部を取り除くことが好ましい。当該チャネル形成領域の一部は、第２のソース電極層１４２および第２のドレイン電極層１５２の形成時のエッチング工程によっても取り除くことができる。なお、窒素は酸化物半導体層１３０中に深く拡散させる必要はなく、界面近傍に拡散させるのみで十分にソースまたはドレインとして作用させることができる。 In the transistor 200, the conductive nitride (tantalum nitride or titanium nitride) described in Embodiment 1 is used for the second source electrode layer 142 and the second drain electrode layer 152. Accordingly, nitrogen serving as a donor can be diffused from the nitride into the vicinity of the interface of the oxide semiconductor layer 130, and a region where nitrogen is diffused can serve as a source or a drain. Note that nitrogen may also diffuse in the channel length direction, and it is preferable to remove a part of the channel formation region as illustrated. Part of the channel formation region can also be removed by an etching step when forming the second source electrode layer 142 and the second drain electrode layer 152. Note that nitrogen does not have to be diffused deeply into the oxide semiconductor layer 130 and can be sufficiently functioned as a source or a drain only by being diffused in the vicinity of the interface.

また、トランジスタ２００では、第１のソース電極層１４１および第１のドレイン電極層１５１が起因した酸化物半導体層１３０における酸素欠損の発生は起こらないことから、図６（Ａ）のＬ１に相当する距離をトランジスタ１００よりも短くすることができる。例えば、第２のソース電極層１４２の端面と第１のソース電極層１４１の端面、および第２のドレイン電極層１５２の端面と第１のドレイン電極層１５１の端面とを一致させてもよい。このようにすることで、ソース電極およびドレイン電極全体としての抵抗を低下させることができる。 Further, in the transistor 200, generation of oxygen vacancies in the oxide semiconductor layer 130 due to the first source electrode layer 141 and the first drain electrode layer 151 does not occur, which corresponds to L1 in FIG. The distance can be shorter than that of the transistor 100. For example, the end surface of the second source electrode layer 142 and the end surface of the first source electrode layer 141 may be aligned with the end surface of the second drain electrode layer 152 and the end surface of the first drain electrode layer 151. By doing in this way, resistance as the whole source electrode and drain electrode can be reduced.

上記本発明の一態様におけるトランジスタの構成は、酸化物半導体層中の酸素欠損の増加を抑制することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い半導体装置を提供することができる。 The structure of the transistor of one embodiment of the present invention can suppress an increase in oxygen vacancies in the oxide semiconductor layer. Therefore, a semiconductor device that exhibits favorable electrical characteristics and high long-term reliability can be provided.

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.

（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２で説明したトランジスタとは異なる構造のトランジスタについて説明する。 (Embodiment 3)
In this embodiment, a transistor having a structure different from that of the transistor described in Embodiments 1 and 2 is described.

図９（Ａ）、（Ｂ）は、本発明の一態様のトランジスタの断面図および上面図である。図９（Ａ）は、図９（Ｂ）に示す一点鎖線Ｃ１−Ｃ２の断面に相当する。なお、図９（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。 9A and 9B are a cross-sectional view and a top view of a transistor of one embodiment of the present invention. FIG. 9A corresponds to a cross section taken along dashed-dotted line C1-C2 in FIG. Note that in the top view of FIG. 9B, some elements are omitted for clarity.

図９（Ａ）、（Ｂ）に示すトランジスタ３００は、基板１１０上に形成された下地絶縁膜１２０、該下地絶縁膜上に形成された第１の酸化物半導体層２３１、該第１の酸化物半導体層上に形成された第１のソース電極層１４１、第１のドレイン電極層１５１、該第１の酸化物半導体層、該第１のソース電極、および該第１のドレイン電極上に形成された第２の酸化物半導体層２３２、第１のソース電極層１４１を覆うように重畳し、該第１のソース電極および第２の酸化物半導体層２３２のそれぞれと接する第２のソース電極層１４２、第１のドレイン電極層１５１を覆うように重畳し、該第１のドレイン電極および第２の酸化物半導体層２３２のそれぞれと接する第２のドレイン電極層１５２、第２の酸化物半導体層２３２、第２のソース電極層１４２、第２のドレイン電極層１５２上に形成されたゲート絶縁膜１６０、該ゲート絶縁膜上に形成されたゲート電極層１７０、該ゲート絶縁膜および該ゲート電極上に形成された酸化物絶縁層１８０を有する。なお、酸化物絶縁層１８０は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。 A transistor 300 illustrated in FIGS. 9A and 9B includes a base insulating film 120 formed over a substrate 110, a first oxide semiconductor layer 231 formed over the base insulating film, and the first oxide film. The first source electrode layer 141, the first drain electrode layer 151, the first oxide semiconductor layer, the first source electrode, and the first drain electrode that are formed over the semiconductor layer. A second source electrode layer that overlaps with and covers the second oxide semiconductor layer 232 and the first source electrode layer 141 that are in contact with each of the first source electrode and the second oxide semiconductor layer 232 142, the second drain electrode layer 152 overlapping the first drain electrode layer 151, and in contact with each of the first drain electrode and the second oxide semiconductor layer 232, and the second oxide semiconductor layer 232, second source The electrode layer 142, the gate insulating film 160 formed on the second drain electrode layer 152, the gate electrode layer 170 formed on the gate insulating film, the oxide formed on the gate insulating film and the gate electrode An insulating layer 180 is provided. Note that the oxide insulating layer 180 may be provided as necessary, and another insulating layer may be formed thereover.

第１の酸化物半導体層２３１は、基板１１０側から第３の酸化物半導体層２３３、第４の酸化物半導体層２３４の順で積層された構造であり、第３の酸化物半導体層２３３は、図１（Ａ）、（Ｂ）に示すトランジスタ１００の第１の酸化物半導体層１３１に相当し、第４の酸化物半導体層２３４は、トランジスタ１００の第２の酸化物半導体層１３２に相当する。また、第２の酸化物半導体層２３２は、トランジスタ１００の第３の酸化物半導体層１３３に相当する。 The first oxide semiconductor layer 231 has a structure in which a third oxide semiconductor layer 233 and a fourth oxide semiconductor layer 234 are stacked in this order from the substrate 110 side. The third oxide semiconductor layer 233 includes: 1A and 1B correspond to the first oxide semiconductor layer 131 of the transistor 100, and the fourth oxide semiconductor layer 234 corresponds to the second oxide semiconductor layer 132 of the transistor 100. To do. The second oxide semiconductor layer 232 corresponds to the third oxide semiconductor layer 133 of the transistor 100.

図１（Ａ）、（Ｂ）に示すトランジスタ１００と図８（Ａ）、（Ｂ）に示すトランジスタ３００とは、第２の酸化物半導体層２３２（トランジスタ１００では第３の酸化物半導体層１３３）が第１のソース電極層１４１上および第１のドレイン電極層１５１上に形成されている点が異なり、その他の点は同じである。したがって、実施の形態１で説明したトランジスタ１００の変形例の可能な構成やトランジスタを構成する要素の材料をトランジスタ３００に適用することができる。 The transistor 100 illustrated in FIGS. 1A and 1B and the transistor 300 illustrated in FIGS. 8A and 8B include the second oxide semiconductor layer 232 (the third oxide semiconductor layer 133 in the transistor 100). ) Are formed on the first source electrode layer 141 and the first drain electrode layer 151, and the other points are the same. Therefore, a possible configuration of the modification example of the transistor 100 described in Embodiment 1 and materials of elements included in the transistor can be applied to the transistor 300.

トランジスタ３００では、チャネルが形成される第４の酸化物半導体層２３４（トランジスタ１００では第２の酸化物半導体層１３２）と第１のソース電極層１４１上および第１のドレイン電極層１５１が接しており、第４の酸化物半導体層２３４に高密度の酸素欠損が生成し、ｎ型領域が形成される。したがって、キャリアのパスに抵抗成分が少なく、効率良くキャリアを移動させることができる。 In the transistor 300, the fourth oxide semiconductor layer 234 (the second oxide semiconductor layer 132 in the transistor 100) in which a channel is formed is in contact with the first source electrode layer 141 and the first drain electrode layer 151. Thus, high-density oxygen vacancies are generated in the fourth oxide semiconductor layer 234, and an n-type region is formed. Therefore, there are few resistance components in the carrier path, and the carrier can be moved efficiently.

また、第２の酸化物半導体層２３２は、第１のソース電極層１４１上および第２のソース電極層１４２形成後に形成するため、該第１のソース電極および該第２のソース電極形成時の第２の酸化物半導体層２３２のオーバーエッチングが無い。したがって、チャネルが形成される第４の酸化物半導体層２３４をゲート絶縁膜１６０から十分離すことができ、界面からの不純物拡散の影響を抑える効果を大きくすることができる。 Further, since the second oxide semiconductor layer 232 is formed over the first source electrode layer 141 and after the second source electrode layer 142 is formed, the second oxide semiconductor layer 232 is formed at the time of forming the first source electrode and the second source electrode. There is no overetching of the second oxide semiconductor layer 232. Therefore, the fourth oxide semiconductor layer 234 in which a channel is formed can be sufficiently separated from the gate insulating film 160, and the effect of suppressing the influence of impurity diffusion from the interface can be increased.

上記本発明の一態様におけるトランジスタの構成は、酸化物半導体層中の酸素欠損の増加を抑制することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い半導体装置を提供することができる。 The structure of the transistor of one embodiment of the present invention can suppress an increase in oxygen vacancies in the oxide semiconductor layer. Therefore, a semiconductor device that exhibits favorable electrical characteristics and high long-term reliability can be provided.

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.

（実施の形態４）
本実施の形態では、実施の形態１で説明した図１に示すトランジスタの作製方法について説明する。 (Embodiment 4)
In this embodiment, a method for manufacturing the transistor illustrated in FIG. 1 described in Embodiment 1 will be described.

基板１１０には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。 As the substrate 110, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like can be used. In addition, a single crystal semiconductor substrate such as silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI (Silicon On Insulator) substrate, or the like can be used, and a semiconductor element is formed on these substrates. You may use what was provided.

下地絶縁膜１２０は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層１３０と接する上層は酸化物半導体層１３０への酸素の供給源となりえる酸素を含む材料で形成することが好ましい。 The base insulating film 120 is formed of aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, plasma CVD method, sputtering method, or the like. An oxide insulating film such as neodymium oxide, hafnium oxide, or tantalum oxide, a nitride insulating film such as silicon nitride, silicon nitride oxide, aluminum nitride, or aluminum nitride oxide, or a mixed material thereof can be used. Alternatively, a stack of the above materials may be used, and at least an upper layer in contact with the oxide semiconductor layer 130 is preferably formed using a material containing oxygen that can serve as a supply source of oxygen to the oxide semiconductor layer 130.

なお、基板１１０の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡散の影響が無い場合は、下地絶縁膜１２０を設けない構成とすることができる。 Note that in the case where the surface of the substrate 110 is an insulator and there is no influence of impurity diffusion on the oxide semiconductor layer 130 provided later, the base insulating film 120 can be omitted.

次に、下地絶縁膜１２０上に第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜し、選択的にエッチングを行うことで酸化物半導体層１３０を形成する（図１０（Ａ）参照）。なお、エッチングの前に加熱工程を行ってもよい。 Next, the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133 are formed over the base insulating film 120 by a sputtering method, a CVD method, an MBE method, an ALD method, or a PLD method. The oxide semiconductor layer 130 is formed by selective etching and etching (see FIG. 10A). Note that a heating step may be performed before etching.

第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、実施の形態１で説明した材料を用いることができる。例えば、第１の酸化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体層１３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。 The materials described in Embodiment 1 can be used for the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133. For example, In: Ga: Zn = 1: 3: 2 [atomic ratio] In—Ga—Zn oxide is used for the first oxide semiconductor layer 131, and In: Ga: Zn is used for the second oxide semiconductor layer 132. = 1: 1: 1 [atomic ratio] In—Ga—Zn oxide, and the third oxide semiconductor layer 133 includes In: Ga: Zn = 1: 3: 2 [atomic ratio] In—Ga—. Zn oxide can be used.

また、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３として用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。 The oxide semiconductor that can be used as the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133 contains at least indium (In) or zinc (Zn). It is preferable to include. Or it is preferable that both In and Zn are included. In addition, in order to reduce variation in electrical characteristics of the transistor including the oxide semiconductor, a stabilizer is preferably included together with the transistor.

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。 Examples of the stabilizer include gallium (Ga), tin (Sn), hafnium (Hf), aluminum (Al), and zirconium (Zr). Other stabilizers include lanthanoids such as lanthanum (La), cerium (Ce), praseodymium (Pr), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb). ), Dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb), lutetium (Lu), and the like.

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。 For example, as an oxide semiconductor, indium oxide, tin oxide, zinc oxide, In—Zn oxide, Sn—Zn oxide, Al—Zn oxide, Zn—Mg oxide, Sn—Mg oxide, In—Mg oxide In-Ga oxide, In-Ga-Zn oxide, In-Al-Zn oxide, In-Sn-Zn oxide, Sn-Ga-Zn oxide, Al-Ga-Zn oxide, Sn- Al—Zn oxide, In—Hf—Zn oxide, In—La—Zn oxide, In—Ce—Zn oxide, In—Pr—Zn oxide, In—Nd—Zn oxide, In—Sm— Zn oxide, In-Eu-Zn oxide, In-Gd-Zn oxide, In-Tb-Zn oxide, In-Dy-Zn oxide, In-Ho-Zn oxide, In-Er-Zn oxide , In-Tm-Zn oxide, In-Yb-Zn oxidation In-Lu-Zn oxide, In-Sn-Ga-Zn oxide, In-Hf-Ga-Zn oxide, In-Al-Ga-Zn oxide, In-Sn-Al-Zn oxide, In -Sn-Hf-Zn oxide and In-Hf-Al-Zn oxide can be used.

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。 Note that here, for example, an In—Ga—Zn oxide means an oxide containing In, Ga, and Zn as its main components, and there is no limitation on the ratio of In, Ga, and Zn. Moreover, metal elements other than In, Ga, and Zn may be contained. In this specification, a film formed using an In—Ga—Zn oxide is also referred to as an IGZO film.

また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。 Alternatively, a material represented by InMO 3 (ZnO) m (m> 0 and m is not an integer) may be used. Note that M represents one metal element or a plurality of metal elements selected from Ga, Fe, Mn, and Co. Alternatively, a material represented by In 2 SnO 5 (ZnO) n (n> 0 and n is an integer) may be used.

ただし、実施の形態１に詳細を記したように、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２よりも電子親和力が大きくなるように材料を選択する。 Note that as described in detail in Embodiment 1, the first oxide semiconductor layer 131 and the third oxide semiconductor layer 133 have higher electron affinity than the second oxide semiconductor layer 132. Select material.

なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタ法を用いることが好ましい。 Note that a sputtering method is preferably used for forming the oxide semiconductor film. As the sputtering method, an RF sputtering method, a DC sputtering method, an AC sputtering method, or the like can be used. In particular, it is preferable to use a DC sputtering method because dust generated during film formation can be reduced and the film thickness distribution is uniform.

第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３としてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の電子親和力が第２の酸化物半導体層１３２よりも大きくなるようにすればよい。 In the case where an In—Ga—Zn oxide is used for the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133, the atomic ratio of In, Ga, and Zn is as follows: For example, In: Ga: Zn = 1: 1: 1, In: Ga: Zn = 2: 2: 1, In: Ga: Zn = 3: 1: 2, In: Ga: Zn = 1: 3: 2, In: Ga: Zn = 1: 4: 3, In: Ga: Zn = 1: 5: 4, In: Ga: Zn = 1: 6: 6, In: Ga: Zn = 2: 1: 3, In: Any material of Ga: Zn = 1: 6: 4, In: Ga: Zn = 1: 9: 6, In: Ga: Zn = 1: 1: 4, In: Ga: Zn = 1: 1: 2. The electron affinity of the first oxide semiconductor layer 131 and the third oxide semiconductor layer 133 is larger than that of the second oxide semiconductor layer 132. It may be set to.

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。 Note that for example, the composition of an oxide in which the atomic ratio of In, Ga, and Zn is In: Ga: Zn = a: b: c (a + b + c = 1) has an atomic ratio of In: Ga: Zn = A: B: Being in the vicinity of the oxide composition of C (A + B + C = 1) means that a, b, and c satisfy (a−A) 2+ (b−B) 2+ (c−C) 2 ≦ r2. Say. For example, r may be 0.05. The same applies to other oxides.

また、第２の酸化物半導体層１３２は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３よりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の酸化物半導体層１３２にインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。 In addition, the second oxide semiconductor layer 132 preferably has a higher indium content than the first oxide semiconductor layer 131 and the third oxide semiconductor layer 133. In oxide semiconductors, heavy metal s orbitals mainly contribute to carrier conduction, and by increasing the In content, more s orbitals overlap. Is higher in mobility than an oxide having a composition equivalent to or less than Ga. Therefore, by using an oxide containing a large amount of indium for the second oxide semiconductor layer 132, a transistor with high mobility can be realized.

以下では、酸化物半導体膜の構造について説明する。 Hereinafter, the structure of the oxide semiconductor film is described.

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。 In this specification, “parallel” refers to a state in which two straight lines are arranged at an angle of −10 ° to 10 °. Therefore, the case of −5 ° to 5 ° is also included. “Vertical” refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。 In this specification, when a crystal is trigonal or rhombohedral, it is represented as a hexagonal system.

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。 An oxide semiconductor film is classified roughly into a single crystal oxide semiconductor film and a non-single crystal oxide semiconductor film. The non-single-crystal oxide semiconductor film refers to an amorphous oxide semiconductor film, a microcrystalline oxide semiconductor film, a polycrystalline oxide semiconductor film, a CAAC-OS (C Axis Crystalline Oxide Semiconductor) film, or the like.

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。 An amorphous oxide semiconductor film is an oxide semiconductor film having an irregular atomic arrangement in the film and having no crystal component. An oxide semiconductor film which has no crystal part even in a minute region and has a completely amorphous structure as a whole is typical.

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。 The microcrystalline oxide semiconductor film includes a microcrystal (also referred to as nanocrystal) with a size greater than or equal to 1 nm and less than 10 nm, for example. Therefore, the microcrystalline oxide semiconductor film has higher regularity of atomic arrangement than the amorphous oxide semiconductor film. Therefore, a microcrystalline oxide semiconductor film has a feature that the density of defect states is lower than that of an amorphous oxide semiconductor film.

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。 The CAAC-OS film is one of oxide semiconductor films having a plurality of crystal parts, and most of the crystal parts are large enough to fit in a cube whose one side is less than 100 nm. Therefore, the case where a crystal part included in the CAAC-OS film fits in a cube whose one side is less than 10 nm, less than 5 nm, or less than 3 nm is included. The CAAC-OS film is characterized by having a lower density of defect states than a microcrystalline oxide semiconductor film. Hereinafter, the CAAC-OS film is described in detail.

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。 When the CAAC-OS film is observed with a transmission electron microscope (TEM), a clear boundary between crystal parts, that is, a grain boundary (also referred to as a grain boundary) cannot be confirmed. Therefore, it can be said that the CAAC-OS film is unlikely to decrease in electron mobility due to crystal grain boundaries.

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。 When the CAAC-OS film is observed by TEM (cross-sectional TEM observation) from a direction substantially parallel to the sample surface, it can be confirmed that metal atoms are arranged in layers in the crystal part. Each layer of metal atoms has a shape reflecting unevenness of a surface (also referred to as a formation surface) or an upper surface on which the CAAC-OS film is formed, and is arranged in parallel with the formation surface or the upper surface of the CAAC-OS film. .

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。 On the other hand, when the CAAC-OS film is observed by TEM (planar TEM observation) from a direction substantially perpendicular to the sample surface, it can be confirmed that metal atoms are arranged in a triangular shape or a hexagonal shape in the crystal part. However, there is no regularity in the arrangement of metal atoms between different crystal parts.

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。 From the cross-sectional TEM observation and the planar TEM observation, it is found that the crystal part of the CAAC-OS film has orientation.

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。 When structural analysis is performed on a CAAC-OS film using an X-ray diffraction (XRD) apparatus, for example, in the analysis of a CAAC-OS film having an InGaZnO 4 crystal by an out-of-plane method, A peak may appear when the diffraction angle (2θ) is around 31 °. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, the CAAC-OS film crystal has c-axis orientation, and the c-axis is in a direction substantially perpendicular to the formation surface or the top surface. Can be confirmed.

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。 On the other hand, when the CAAC-OS film is analyzed by an in-plane method in which X-rays are incident from a direction substantially perpendicular to the c-axis, a peak may appear when 2θ is around 56 °. This peak is attributed to the (110) plane of the InGaZnO 4 crystal. In the case of a single crystal oxide semiconductor film of InGaZnO 4 , when 2θ is fixed in the vicinity of 56 ° and analysis (φ scan) is performed while rotating the sample with the normal vector of the sample surface as the axis (φ axis), Six peaks attributed to the crystal plane equivalent to the (110) plane are observed. On the other hand, in the case of a CAAC-OS film, a peak is not clearly observed even when φ scan is performed with 2θ fixed at around 56 °.

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。 From the above, in the CAAC-OS film, the orientation of the a-axis and the b-axis is irregular between different crystal parts, but the c-axis is aligned, and the c-axis is a normal line of the formation surface or the top surface. It can be seen that the direction is parallel to the vector. Therefore, each layer of metal atoms arranged in a layer shape confirmed by the above-mentioned cross-sectional TEM observation is a plane parallel to the ab plane of the crystal.

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。 Note that the crystal part is formed when a CAAC-OS film is formed or when crystallization treatment such as heat treatment is performed. As described above, the c-axis of the crystal is oriented in a direction parallel to the normal vector of the formation surface or the top surface of the CAAC-OS film. Therefore, for example, when the shape of the CAAC-OS film is changed by etching or the like, the c-axis of the crystal may not be parallel to the normal vector of the formation surface or the top surface of the CAAC-OS film.

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。 Further, the crystallinity in the CAAC-OS film is not necessarily uniform. For example, in the case where the crystal part of the CAAC-OS film is formed by crystal growth from the vicinity of the top surface of the CAAC-OS film, the region near the top surface can have a higher degree of crystallinity than the region near the formation surface. is there. In addition, in the case where an impurity is added to the CAAC-OS film, the crystallinity of a region to which the impurity is added changes, and a region having a different degree of crystallinity may be formed.

なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。 Note that when the CAAC-OS film including an InGaZnO 4 crystal is analyzed by an out-of-plane method, a peak may also appear when 2θ is around 36 ° in addition to the peak where 2θ is around 31 °. A peak at 2θ of around 36 ° indicates that a crystal having no c-axis alignment is included in part of the CAAC-OS film. The CAAC-OS film preferably has a peak at 2θ of around 31 ° and no peak at 2θ of around 36 °.

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。 In a transistor using a CAAC-OS film, change in electrical characteristics due to irradiation with visible light or ultraviolet light is small. Therefore, the transistor has high reliability.

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。 Note that the oxide semiconductor film may be a stacked film including two or more of an amorphous oxide semiconductor film, a microcrystalline oxide semiconductor film, and a CAAC-OS film, for example.

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜することができる。 The CAAC-OS film can be formed by a sputtering method using a polycrystalline oxide semiconductor sputtering target, for example.

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。 In order to form the CAAC-OS film, the following conditions are preferably applied.

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。 By reducing the mixing of impurities during film formation, the crystal state can be prevented from being broken by impurities. For example, impurities (hydrogen, water, carbon dioxide, nitrogen, and the like) existing in the deposition chamber may be reduced. In addition, impurities in the deposition gas may be reduced. Specifically, a deposition gas having a dew point of −80 ° C. or lower, preferably −100 ° C. or lower is used.

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。 Further, by increasing the substrate heating temperature during film formation, migration of sputtered particles occurs after reaching the substrate. Specifically, the film is formed at a substrate heating temperature of 100 ° C. to 740 ° C., preferably 200 ° C. to 500 ° C. By increasing the substrate heating temperature during film formation, when flat sputtered particles reach the substrate, migration occurs on the substrate, and the flat surface of the sputtered particles adheres to the substrate.

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。 In addition, it is preferable to reduce plasma damage during film formation by increasing the oxygen ratio in the film formation gas and optimizing electric power. The oxygen ratio in the deposition gas is 30% by volume or more, preferably 100% by volume.

スパッタ用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。 As an example of the sputtering target, an In—Ga—Zn—O compound target is described below.

ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のモル数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、粉末の種類、およびその混合するモル数比は、作製するスパッタ用ターゲットによって適宜変更すればよい。 In-Ga-Zn- which is polycrystalline by mixing InO X powder, GaO Y powder and ZnO Z powder in a predetermined number of moles, and after heat treatment at a temperature of 1000 ° C to 1500 ° C. An O compound target is used. X, Y and Z are arbitrary positive numbers. Here, the kind of powder and the mole number ratio to be mixed may be appropriately changed according to the sputtering target to be produced.

次に、第１の加熱処理を行うこがと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、第２の酸化物半導体層１３２の結晶性を高め、さらに下地絶縁膜１２０、第１の酸化物半導体層１３１、および第３の酸化物半導体層１３３から水素や水などの不純物を除去することができる。なお、酸化物半導体層１３０を形成するエッチングの前に第１の加熱工程を行ってもよい。 Next, it is preferable to perform the first heat treatment. The first heat treatment may be performed at a temperature of 250 ° C. to 650 ° C., preferably 300 ° C. to 500 ° C., in an inert gas atmosphere, an atmosphere containing an oxidizing gas of 10 ppm or more, or a reduced pressure state. The atmosphere of the first heat treatment may be performed in an atmosphere containing 10 ppm or more of an oxidizing gas in order to supplement desorbed oxygen after heat treatment in an inert gas atmosphere. By the first heat treatment, the crystallinity of the second oxide semiconductor layer 132 is increased, and hydrogen, water, or the like is supplied from the base insulating film 120, the first oxide semiconductor layer 131, and the third oxide semiconductor layer 133. The impurities can be removed. Note that the first heating step may be performed before the etching for forming the oxide semiconductor layer 130.

次に、酸化物半導体層１３０上に第１のソース電極層１４１および第１のドレイン電極層１５１となる第１の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより１００ｎｍのタングステン膜を形成する。 Next, a first conductive film to be the first source electrode layer 141 and the first drain electrode layer 151 is formed over the oxide semiconductor layer 130. As the first conductive film, Al, Cr, Cu, Ta, Ti, Mo, W, or an alloy material containing these as a main component can be used. For example, a 100 nm tungsten film is formed by sputtering or the like.

次に、第１の導電膜を酸化物半導体層１３０上で分断するようにエッチングし、第１のソース電極層１４１および第１のドレイン電極層１５１を形成する（図１０（Ｂ）参照）。このとき、第１のソース電極層１４１および第１のドレイン電極層１５１の端部は図示するように階段状に形成する。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成することができる。 Next, the first conductive film is etched so as to be divided over the oxide semiconductor layer 130, so that the first source electrode layer 141 and the first drain electrode layer 151 are formed (see FIG. 10B). At this time, end portions of the first source electrode layer 141 and the first drain electrode layer 151 are formed in a step shape as illustrated. The edge portion can be formed by alternately performing a step of retracting the resist mask by ashing and an etching step a plurality of times.

このとき、第１の導電膜のオーバーエッチングによって、図示したように酸化物半導体層１３０の一部がエッチングされた形状となる。ただし、第１の導電膜と酸化物半導体層１３０のエッチングの選択比が大きい場合は、酸化物半導体層１３０がほとんどエッチングされない形状となる。 At this time, a part of the oxide semiconductor layer 130 is etched as illustrated by overetching the first conductive film. However, when the etching selectivity between the first conductive film and the oxide semiconductor layer 130 is large, the oxide semiconductor layer 130 is hardly etched.

次に、酸化物半導体層１３０、第１のソース電極層１４１および第１のドレイン電極層１５１上に、第２のソース電極層１４２および第２のドレイン電極層１５２となる第２の導電膜１５０を形成する。第２の導電膜としては、窒化タンタル、窒化チタン、ルテニウム、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより２０ｎｍの窒化タンタル膜を形成する。 Next, the second conductive film 150 serving as the second source electrode layer 142 and the second drain electrode layer 152 is formed over the oxide semiconductor layer 130, the first source electrode layer 141, and the first drain electrode layer 151. Form. As the second conductive film, tantalum nitride, titanium nitride, ruthenium, or an alloy material containing these as a main component can be used. For example, a 20 nm tantalum nitride film is formed by sputtering or the like.

次に、第２の導電膜１５０を酸化物半導体層１３０上で分断するようにエッチングし、第２のソース電極層１４２および第２のドレイン電極層１５２を形成する（図１０（Ｃ）参照）。このとき、図６（Ａ）に示す形状のように、酸化物半導体層１３０の一部がエッチングされた形状としてもよい。 Next, the second conductive film 150 is etched so as to be divided over the oxide semiconductor layer 130, so that the second source electrode layer 142 and the second drain electrode layer 152 are formed (see FIG. 10C). . At this time, a shape in which part of the oxide semiconductor layer 130 is etched may be used, as in the shape illustrated in FIG.

なお、チャネル長（第２のソース電極層１４２と第２のドレイン電極層１５２との間）が極短いトランジスタを形成する場合は、図１２（Ａ）に示す上面図のように、まず、第１のソース電極層１４１および第１のドレイン電極層１５１を覆うような形状に第２の導電膜１５０をエッチングする。なお、第２の導電膜１５０は、酸化物半導体層１３０の近傍で第１のソース電極層１４１および第１のドレイン電極層１５１と重畳していればよい。 Note that in the case where a transistor with an extremely short channel length (between the second source electrode layer 142 and the second drain electrode layer 152) is formed, first, as shown in the top view in FIG. The second conductive film 150 is etched so as to cover the one source electrode layer 141 and the first drain electrode layer 151. Note that the second conductive film 150 may overlap with the first source electrode layer 141 and the first drain electrode layer 151 in the vicinity of the oxide semiconductor layer 130.

そして、図１２（Ｂ）に示す第２の導電膜１５０を分断する領域４００に対して、電子ビーム露光などの細線加工に適した方法を用いてレジストマスク加工を行い、エッチング工程によって領域４００をエッチングし、第２のソース電極層１４２および第２のドレイン電極層１５２を形成する。なお、当該レジストマスクとしては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上させることができる。このような方法を用いれば、チャネル長を３０ｎｍ以下とするトランジスタを形成することができる。 Then, resist mask processing is performed on the region 400 where the second conductive film 150 illustrated in FIG. 12B is divided using a method suitable for thin line processing such as electron beam exposure, and the region 400 is formed by an etching process. Etching is performed to form the second source electrode layer 142 and the second drain electrode layer 152. Note that when a positive resist is used as the resist mask, an exposure region can be minimized and throughput can be improved. By using such a method, a transistor with a channel length of 30 nm or less can be formed.

次に、第２の加熱処理を行うことが好ましい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体層１３０から、さらに水素や水などの不純物を除去することができる。 Next, it is preferable to perform the second heat treatment. The second heat treatment can be performed under conditions similar to those of the first heat treatment. By the second heat treatment, impurities such as hydrogen and water can be further removed from the oxide semiconductor layer 130.

次に、酸化物半導体層１３０、第２のソース電極層１４２および第２のドレイン電極層１５２上にゲート絶縁膜１６０を形成する（図１１（Ａ）参照）。ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。なお、ゲート絶縁膜１６０は、上記材料の積層であってもよい。ゲート絶縁膜１６０は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。 Next, the gate insulating film 160 is formed over the oxide semiconductor layer 130, the second source electrode layer 142, and the second drain electrode layer 152 (see FIG. 11A). The gate insulating film 160 includes aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide. Etc. can be used. Note that the gate insulating film 160 may be a stack of any of the above materials. The gate insulating film 160 can be formed by a sputtering method, a CVD method, an MBE method, an ALD method, a PLD method, or the like.

次に、ゲート絶縁膜１６０上にゲート電極層１７０となる第３の導電膜を形成する（図１１（Ｂ）参照）。第３の導電膜としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。第３の導電膜は、スパッタ法などにより形成することができる。そして、チャネル形成領域と重畳するようにエッチングし、ゲート電極層１７０を形成する。 Next, a third conductive film to be the gate electrode layer 170 is formed over the gate insulating film 160 (see FIG. 11B). As the third conductive film, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, W, or an alloy material containing these as a main component can be used. The third conductive film can be formed by a sputtering method or the like. Then, etching is performed so as to overlap with the channel formation region, so that the gate electrode layer 170 is formed.

次に、ゲート電極層１７０上に酸化物絶縁層１８０を形成する（図１１（Ｃ）参照）。酸化物絶縁層１８０は、下地絶縁膜１２０と同様の材料、方法を用いて形成することができる。酸化物絶縁層１８０としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む酸化物絶縁層を用いるとよい。酸化物絶縁層１８０は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いてで形成することができ、酸化物半導体層１３０に対し酸素を供給できるよう過剰に酸素を含む膜とすることが好ましい。 Next, the oxide insulating layer 180 is formed over the gate electrode layer 170 (see FIG. 11C). The oxide insulating layer 180 can be formed using a material and a method similar to those of the base insulating film 120. As the oxide insulating layer 180, aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and oxide An oxide insulating layer containing tantalum or nitrogen is preferably used. The oxide insulating layer 180 can be formed by a sputtering method, a CVD method, an MBE method, an ALD method, or a PLD method, and includes a film containing excess oxygen so that oxygen can be supplied to the oxide semiconductor layer 130. It is preferable to do.

また、酸化物絶縁層１８０にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、酸化物絶縁層１８０から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。 Further, oxygen may be added to the oxide insulating layer 180 by an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or the like. By adding oxygen, supply of oxygen from the oxide insulating layer 180 to the oxide semiconductor layer 130 can be further facilitated.

次に、第３の加熱処理を行うことが好ましい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁膜１２０、ゲート絶縁膜１６０、酸化物絶縁層１８０から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低減することができる。 Next, it is preferable to perform a third heat treatment. The third heat treatment can be performed under conditions similar to those of the first heat treatment. By the third heat treatment, excess oxygen is easily released from the base insulating film 120, the gate insulating film 160, and the oxide insulating layer 180, so that oxygen vacancies in the oxide semiconductor layer 130 can be reduced.

以上の工程で、図１に示すトランジスタ１００を作製することができる。 Through the above steps, the transistor 100 illustrated in FIG. 1 can be manufactured.

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.

（実施の形態５）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。 (Embodiment 5)
In this embodiment, an example of a semiconductor device (memory device) that uses a transistor which is one embodiment of the present invention, can hold stored data even when power is not supplied, and has no limit on the number of writing times. This will be described with reference to the drawings.

図１３（Ａ）に半導体装置の断面図、図１３（Ｂ）に半導体装置の回路図をそれぞれ示す。 FIG. 13A is a cross-sectional view of the semiconductor device, and FIG. 13B is a circuit diagram of the semiconductor device.

図１３（Ａ）および図１３（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３２０２および容量素子３２０４を有している。なお、トランジスタ３２０２としては、実施の形態１乃至３で説明したトランジスタを用いることができ、本実施の形態では、実施の形態１の図１に示すトランジスタ１００を適用する例を示している。また、容量素子３２０４は、一方の電極をトランジスタ３２０２のゲート電極、他方の電極をトランジスタ３２０２のソース電極またはドレイン電極、誘電体をトランジスタ３２０２のゲート絶縁膜１６０と同じ材料を用いる構造とすることで、トランジスタ３２０２と同時に形成することができる。 A semiconductor device illustrated in FIGS. 13A and 13B includes a transistor 3200 using a first semiconductor material in a lower portion and a transistor 3202 and a capacitor 3204 using a second semiconductor material in an upper portion. Have. Note that the transistor described in Embodiments 1 to 3 can be used as the transistor 3202, and this embodiment shows an example in which the transistor 100 illustrated in FIG. In addition, the capacitor 3204 has a structure in which one electrode is the gate electrode of the transistor 3202, the other electrode is the source or drain electrode of the transistor 3202, and the dielectric is the same material as the gate insulating film 160 of the transistor 3202. The transistor 3202 can be formed at the same time.

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可能とする。 Here, it is desirable that the first semiconductor material and the second semiconductor material have different band gaps. For example, the first semiconductor material can be a semiconductor material other than an oxide semiconductor (such as silicon), and the second semiconductor material can be the oxide semiconductor described in Embodiment 1. A transistor including a material other than an oxide semiconductor can easily operate at high speed. On the other hand, a transistor including an oxide semiconductor can hold charge for a long time because of electrical characteristics with low off-state current.

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。 Note that although all the above transistors are described as n-channel transistors, it goes without saying that p-channel transistors can be used. Further, in addition to using the transistor described in Embodiment 1 using an oxide semiconductor to hold information, a specific structure of the semiconductor device such as a material used for the semiconductor device and a structure of the semiconductor device is described here. It is not necessary to limit to what is shown by.

図１３（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。 A transistor 3200 in FIG. 13A includes a channel formation region provided in a substrate 3000 containing a semiconductor material (eg, crystalline silicon), an impurity region provided so as to sandwich the channel formation region, and an impurity region It has an intermetallic compound region in contact, a gate insulating film provided on the channel formation region, and a gate electrode layer provided on the gate insulating film. Note that in the drawing, the source electrode layer and the drain electrode layer may not be explicitly provided, but for convenience, the transistor may be referred to as a transistor including such a state. In this case, in order to describe a connection relation of the transistors, the source electrode layer and the drain electrode layer may be expressed including the source region and the drain region. That is, in this specification, the term “source electrode layer” can include a source region.

基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１０６が設けられており、トランジスタ３２００を覆うように絶縁層３２２０が設けられている。なお、素子分離絶縁層３１０６は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。 An element isolation insulating layer 3106 is provided over the substrate 3000 so as to surround the transistor 3200, and an insulating layer 3220 is provided so as to cover the transistor 3200. Note that the element isolation insulating layer 3106 can be formed using an element isolation technique such as LOCOS (Local Oxidation of Silicon) or STI (Shallow Trench Isolation).

例えば、結晶性シリコン基板を用いたトランジスタ３２００は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ３２０２および容量素子３２０４の形成前の処理として、トランジスタ３２００を覆う絶縁層３２２０にＣＭＰ処理を施して、絶縁層３２２０を平坦化すると同時にトランジスタ３２００のゲート電極層の上面を露出させる。 For example, the transistor 3200 using a crystalline silicon substrate can operate at high speed. Therefore, information can be read at high speed by using the transistor as a reading transistor. As a treatment before the formation of the transistor 3202 and the capacitor 3204, a CMP treatment is performed on the insulating layer 3220 covering the transistor 3200 so that the insulating layer 3220 is planarized and at the same time the top surface of the gate electrode layer of the transistor 3200 is exposed.

絶縁層３２２０上にはトランジスタ３２０２が設けられ、そのソース電極またはドレイン電極の一方は延在して、容量素子３２０４の一方の電極として作用する。 A transistor 3202 is provided over the insulating layer 3220, and one of a source electrode and a drain electrode thereof extends and functions as one electrode of the capacitor 3204.

図１３（Ａ）に示すトランジスタ３２０２は、酸化物半導体層にチャネルが形成されるトップゲート型トランジスタである。トランジスタ３２０２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。 A transistor 3202 illustrated in FIG. 13A is a top-gate transistor in which a channel is formed in an oxide semiconductor layer. Since the off-state current of the transistor 3202 is small, stored data can be held for a long time by using the transistor 3202. In other words, since it is possible to obtain a semiconductor memory device that does not require a refresh operation or has a very low frequency of the refresh operation, power consumption can be sufficiently reduced.

また、トランジスタ３２０２と重畳するように絶縁層３２２０を介して電極３１５０が設けられている。当該電極に適切な電位を供給することで、トランジスタ３２０２のしきい値電圧を制御することができる。また、トランジスタ３２０２の長期信頼性を高めることができる。 An electrode 3150 is provided so as to overlap with the transistor 3202 with an insulating layer 3220 interposed therebetween. By supplying an appropriate potential to the electrode, the threshold voltage of the transistor 3202 can be controlled. In addition, long-term reliability of the transistor 3202 can be improved.

図１３（Ａ）に示すように、トランジスタ３２００とトランジスタ３２０２は重畳するように形成することができるため、その占有面積を低減することができる。したがって、半導体装置の集積度を高めることができる。 As illustrated in FIG. 13A, the transistor 3200 and the transistor 3202 can be formed so as to overlap with each other, so that the occupied area can be reduced. Therefore, the degree of integration of the semiconductor device can be increased.

次に、図１３（Ａ）に対応する回路構成の一例を図１３（Ｂ）に示す。 Next, an example of a circuit configuration corresponding to FIG. 13A is illustrated in FIG.

図１３（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２００のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３２００のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３２０２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３２０２のゲート電極層とは、電気的に接続されている。そして、トランジスタ３２００のゲート電極層と、トランジスタ３２０２のソース電極層またはドレイン電極層の一方は、容量素子３２０４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２０４の電極の他方は電気的に接続されている。 In FIG. 13B, the first wiring (1st Line) and the source electrode layer of the transistor 3200 are electrically connected, and the second wiring (2nd Line) and the drain electrode layer of the transistor 3200 are electrically connected. Connected. In addition, the third wiring (3rd Line) and one of the source electrode layer and the drain electrode layer of the transistor 3202 are electrically connected, and the fourth wiring (4th Line) and the gate electrode layer of the transistor 3202 are Are electrically connected. One of a gate electrode layer of the transistor 3200 and a source electrode layer or a drain electrode layer of the transistor 3202 is electrically connected to the other electrode of the capacitor 3204, and a fifth wiring (5th Line) and a capacitor The other electrode of 3204 is electrically connected.

図１３（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。 In the semiconductor device illustrated in FIG. 13B, information can be written, held, and read as follows by utilizing the feature that the potential of the gate electrode layer of the transistor 3200 can be held.

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ３２０２がオン状態となる電位にして、トランジスタ３２０２をオン状態とする。これにより、第３の配線の電位が、トランジスタ３２００のゲート電極層、および容量素子３２０４に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３２０２がオフ状態となる電位にして、トランジスタ３２０２をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷が保持される（保持）。 Information writing and holding will be described. First, the potential of the fourth wiring is set to a potential at which the transistor 3202 is turned on, so that the transistor 3202 is turned on. Accordingly, the potential of the third wiring is supplied to the gate electrode layer of the transistor 3200 and the capacitor 3204. That is, predetermined charge is supplied to the gate electrode layer of the transistor 3200 (writing). Here, it is assumed that one of two charges (hereinafter, referred to as low level charge and high level charge) that gives two different potential levels is given. After that, the potential of the fourth wiring is set to a potential at which the transistor 3202 is turned off and the transistor 3202 is turned off, whereby the charge given to the gate electrode layer of the transistor 3200 is held (held).

トランジスタ３２０２のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極層の電荷は長時間にわたって保持される。 Since the off-state current of the transistor 3202 is extremely small, the charge of the gate electrode layer of the transistor 3200 is held for a long time.

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線の電位を判別することで、保持されている情報を読み出すことができる。 Next, reading of information will be described. When an appropriate potential (readout potential) is applied to the fifth wiring in a state where a predetermined potential (constant potential) is applied to the first wiring, according to the amount of charge held in the gate electrode layer of the transistor 3200, The second wiring takes different potentials. In general, when the transistor 3200 is an n-channel transistor, the apparent threshold value V th_H in the case where a high-level charge is applied to the gate electrode layer of the transistor 3200 is a low-level charge applied to the gate electrode layer of the transistor 3200. This is because it becomes lower than the apparent threshold value V th_L in the case of Here, the apparent threshold voltage refers to the potential of the fifth wiring which is necessary for turning on the transistor 3200. Therefore, by setting the potential of the fifth wiring to a potential V 0 that is intermediate between V th_H and V th_L , the charge given to the gate electrode layer of the transistor 3200 can be determined. For example, in the case where a high-level charge is applied in writing, the transistor 3200 is turned on when the potential of the fifth wiring is V 0 (> V th_H ). In the case where the low-level charge is supplied , the transistor 3200 remains in the “off state” even when the potential of the fifth wiring is V 0 (<V th_L ). Therefore, the retained information can be read by determining the potential of the second wiring.

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。 Note that in the case of using memory cells arranged in an array, it is necessary to read only information of a desired memory cell. In the case where information is not read out in this manner, a potential at which the transistor 3200 is turned off regardless of the state of the gate electrode layer, that is, a potential lower than Vth_H may be supplied to the fifth wiring. Alternatively , a potential that turns on the transistor 3200 regardless of the state of the gate electrode layer, that is, a potential higher than V th_L may be supplied to the fifth wiring.

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。 In the semiconductor device described in this embodiment, stored data can be held for an extremely long time by using a transistor with an extremely small off-state current that uses an oxide semiconductor for a channel formation region. That is, the refresh operation is not necessary or the frequency of the refresh operation can be extremely low, so that power consumption can be sufficiently reduced. In addition, stored data can be held for a long time even when power is not supplied (note that a potential is preferably fixed).

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。 In addition, in the semiconductor device described in this embodiment, high voltage is not needed for writing data and there is no problem of deterioration of elements. For example, unlike the conventional nonvolatile memory, it is not necessary to inject electrons into the floating gate or extract electrons from the floating gate, so that there is no problem of deterioration of the gate insulating film. That is, in the semiconductor device according to the disclosed invention, the number of rewritable times that is a problem in the conventional nonvolatile memory is not limited, and the reliability is dramatically improved. Further, since data is written depending on the on / off state of the transistor, high-speed operation can be easily realized.

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。 As described above, a semiconductor device that achieves miniaturization and high integration and is provided with high electrical characteristics, and a method for manufacturing the semiconductor device can be provided.

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.

（実施の形態６）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態５に示した構成と異なる半導体装置の説明を行う。 (Embodiment 6)
In this embodiment, a semiconductor device which uses a transistor which is one embodiment of the present invention, can hold stored data even in a state where power is not supplied, and has no limit on the number of writings is described in Embodiment 5. A description will be given of a semiconductor device different from the structure shown.

図１４（Ａ）は、半導体装置の回路構成の一例を示し、図１４（Ｂ）は半導体装置の一例を示す概念図である。なお、当該半導体装置に含まれるトランジスタ４１６２としては、実施の形態１乃至３で説明したトランジスタを用いることができる。また、容量素子４２５４は、実施の形態５で説明した容量素子３２０４と同様に、トランジスタ４１６２の作製工程にて同時に作製することができる。 FIG. 14A illustrates an example of a circuit configuration of a semiconductor device, and FIG. 14B is a conceptual diagram illustrating an example of a semiconductor device. Note that as the transistor 4162 included in the semiconductor device, the transistor described in any of Embodiments 1 to 3 can be used. The capacitor 4254 can be manufactured at the same time in the manufacturing process of the transistor 4162 as in the capacitor 3204 described in Embodiment 5.

図１４（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ４１６２のソース電極とは電気的に接続され、ワード線ＷＬとトランジスタ４１６２のゲート電極とは電気的に接続され、トランジスタ４１６２のドレイン電極と容量素子４２５４の一方の端子とは電気的に接続されている。 In the semiconductor device illustrated in FIG. 14A, the bit line BL and the source electrode of the transistor 4162 are electrically connected, the word line WL and the gate electrode of the transistor 4162 are electrically connected, and the drain electrode of the transistor 4162 And one terminal of the capacitor 4254 are electrically connected.

次に、図１４（Ａ）に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよび保持を行う場合について説明する。 Next, the case where data is written and held in the semiconductor device (memory cell 4250) illustrated in FIG. 14A is described.

まず、ワード線ＷＬの電位を、トランジスタ４１６２がオン状態となる電位として、トランジスタ４１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子４２５４の一方の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ４１６２がオフ状態となる電位として、トランジスタ４１６２をオフ状態とすることにより、容量素子４２５４の一方の端子の電位が保持される（保持）。 First, the potential of the word line WL is set to a potential at which the transistor 4162 is turned on, so that the transistor 4162 is turned on. Accordingly, the potential of the bit line BL is supplied to one terminal of the capacitor 4254 (writing). After that, the potential of one terminal of the capacitor 4254 is held (held) by setting the potential of the word line WL to a potential at which the transistor 4162 is turned off and the transistor 4162 being turned off.

酸化物半導体を用いたトランジスタ４１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ４１６２をオフ状態とすることで、容量素子４２５４の第１の端子の電位（あるいは、容量素子４２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。 The transistor 4162 including an oxide semiconductor has a feature of extremely low off-state current. Therefore, when the transistor 4162 is turned off, the potential of the first terminal of the capacitor 4254 (or the charge accumulated in the capacitor 4254) can be held for an extremely long time.

次に、情報の読み出しについて説明する。トランジスタ４１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子４２５４とが導通し、ビット線ＢＬと容量素子４２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子４２５４の第１の端子の電位（あるいは容量素子４２５４に蓄積された電荷）によって、異なる値をとる。 Next, reading of information will be described. When the transistor 4162 is turned on, the bit line BL in a floating state and the capacitor 4254 are brought into conduction, and charge is redistributed between the bit line BL and the capacitor 4254. As a result, the potential of the bit line BL changes. The amount of change in the potential of the bit line BL varies depending on the potential of the first terminal of the capacitor 4254 (or the charge accumulated in the capacitor 4254).

例えば、容量素子４２５４の第１の端子の電位をＶ、容量素子４２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０の状態として、容量素子４２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。 For example, the potential of the first terminal of the capacitor 4254 is V, the capacitor of the capacitor 4254 is C, the capacitor component of the bit line BL (hereinafter also referred to as bit line capacitor) is CB, and before the charge is redistributed. When the potential of the bit line BL is VB0, the potential of the bit line BL after the charge is redistributed is (CB × VB0 + C × V) / (CB + C). Therefore, when the potential of the first terminal of the capacitor 4254 assumes two states V1 and V0 (V1> V0) as the state of the memory cell 4250, the potential of the bit line BL when the potential V1 is held. (= (CB × VB0 + C × V1) / (CB + C)) is higher than the potential of the bit line BL when the potential V0 is held (= CB × VB0 + C × V0) / (CB + C)). .

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。 Then, information can be read by comparing the potential of the bit line BL with a predetermined potential.

このように、図１４（Ａ）に示す半導体装置は、トランジスタ４１６２のオフ電流が極めて小さいという特徴から、容量素子４２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。 As described above, the semiconductor device illustrated in FIG. 14A can hold charge that is accumulated in the capacitor 4254 for a long time because the off-state current of the transistor 4162 is extremely small. That is, the refresh operation is not necessary or the frequency of the refresh operation can be extremely low, so that power consumption can be sufficiently reduced. Further, stored data can be retained for a long time even when power is not supplied.

次に、図１４（Ｂ）に示す半導体装置について、説明を行う。 Next, the semiconductor device illustrated in FIG. 14B is described.

図１４（Ｂ）に示す半導体装置は、上部に記憶回路として図１４（Ａ）に示したメモリセル４２５０を複数有するメモリセルアレイ４２５１（メモリセルアレイ４２５１ａおよび４２５１を有し、下部に、メモリセルアレイ４２５１を動作させるために必要な周辺回路４２５３を有する。なお、周辺回路４２５３は、メモリセルアレイ４２５１と電気的に接続されている。 A semiconductor device illustrated in FIG. 14B includes a memory cell array 4251 (memory cell arrays 4251a and 4251 having a plurality of memory cells 4250 illustrated in FIG. 14A as a memory circuit in an upper portion, and a memory cell array 4251 in a lower portion. A peripheral circuit 4253 necessary for operation is included, and the peripheral circuit 4253 is electrically connected to the memory cell array 4251.

図１４（Ｂ）に示した構成とすることにより、周辺回路４２５３をメモリセルアレイ４２５１の直下に設けることができるため半導体装置の小型化を図ることができる。 With the structure illustrated in FIG. 14B, the peripheral circuit 4253 can be provided immediately below the memory cell array 4251, so that the semiconductor device can be downsized.

周辺回路４２５３に設けられるトランジスタは、トランジスタ４１６２とは異なる半導体材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。 A transistor provided in the peripheral circuit 4253 is preferably formed using a semiconductor material different from that of the transistor 4162. For example, silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, or the like can be used, and a single crystal semiconductor is more preferably used. In addition, an organic semiconductor material or the like may be used. A transistor using such a semiconductor material can operate at a sufficiently high speed. Therefore, various transistors (logic circuits, drive circuits, etc.) that require high-speed operation can be suitably realized by the transistors.

なお、図１４（Ｂ）に示した半導体装置では、メモリセルアレイ４２５１がメモリセルアレイ４２５１ａとメモリセルアレイ４２５１ｂの積層である構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良いし、単層であってもよい。 Note that in the semiconductor device illustrated in FIG. 14B, the structure in which the memory cell array 4251 is a stack of the memory cell array 4251a and the memory cell array 4251b is illustrated; however, the number of stacked memory cells is not limited thereto. Three or more memory cells may be stacked, or a single layer may be used.

トランジスタ４１６２は、酸化物半導体を用いて形成されており、実施の形態１乃至３で説明したトランジスタを用いることができる。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。 The transistor 4162 is formed using an oxide semiconductor, and the transistor described in any of Embodiments 1 to 3 can be used. Since a transistor including an oxide semiconductor has low off-state current, stored data can be held for a long time. That is, the frequency of the refresh operation can be made extremely low, so that power consumption can be sufficiently reduced.

また、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。 In addition, a peripheral circuit using a transistor using a material other than an oxide semiconductor (in other words, a transistor capable of high-speed operation) and a transistor using an oxide semiconductor (in a broader sense, sufficient off-state current is provided). By integrally including a memory circuit using a small transistor, a semiconductor device having unprecedented characteristics can be realized. Further, the peripheral circuit and the memory circuit have a stacked structure, whereby the semiconductor device can be integrated.

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。 As described above, a semiconductor device that achieves miniaturization and high integration and has high electrical characteristics can be provided.

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.

（実施の形態７）
本実施の形態では、実施の形態１乃至４で説明したトランジスタを用いることのできる電子機器の例について説明する。 (Embodiment 7)
In this embodiment, examples of electronic devices that can use the transistors described in Embodiments 1 to 4 are described.

実施の形態１乃至３で説明したトランジスタは、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型またはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置等の医療機器、などが挙げられる。また、煙感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１５、図１６、図１７、および図１８に示す。 The transistor described in any of Embodiments 1 to 3 can be applied to a variety of electronic devices (including game machines). Electronic devices include display devices such as televisions and monitors, lighting devices, desktop or notebook personal computers, word processors, and image reproduction that reproduces still images or moving images stored in recording media such as a DVD (Digital Versatile Disc). Device, Portable CD player, Radio, Tape recorder, Headphone stereo, Stereo, Cordless phone cordless handset, Transceiver, Portable radio, Mobile phone, Car phone, Portable game machine, Calculator, Personal digital assistant, Electronic notebook, Electronic book, Electronic translators, audio input devices, video cameras, digital still cameras, electric shavers, IC chips, high-frequency heating devices such as microwave ovens, electric rice cookers, electric washing machines, vacuum cleaners, air conditioners such as air conditioners, dishwashers , Tableware dryer, clothing Examples include a dryer, a futon dryer, an electric refrigerator, an electric freezer, an electric refrigerator, a DNA storage freezer, a radiation measuring instrument, and a medical device such as a dialysis machine. Moreover, alarm devices, such as a smoke detector, a gas alarm device, and a security alarm device, are also mentioned. Further examples include industrial equipment such as guide lights, traffic lights, belt conveyors, elevators, escalators, industrial robots, and power storage systems. In addition, an engine using petroleum and a moving body driven by an electric motor using electric power from a non-aqueous secondary battery are also included in the category of electronic devices. Examples of the moving body include an electric vehicle (EV), a hybrid vehicle (HEV) having both an internal combustion engine and an electric motor, a plug-in hybrid vehicle (PHEV), a tracked vehicle in which these tire wheels are changed to an endless track, and electric assist. Examples include motorbikes including bicycles, motorcycles, electric wheelchairs, golf carts, small or large ships, submarines, helicopters, aircraft, rockets, artificial satellites, space probes, planetary probes, and space ships. Specific examples of these electronic devices are illustrated in FIGS. 15, 16, 17, and 18.

まず、警報装置の例として火災報知器の構成について説明する。なお、本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すものであり、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられる火災感知器なども火災報知器に含むものとする。 First, a configuration of a fire alarm will be described as an example of an alarm device. In addition, in this specification, a fire alarm means a general device that promptly reports the occurrence of a fire. For example, it is used for a residential fire alarm, an automatic fire alarm facility, or the automatic fire alarm facility. Fire alarms, etc., to be included in fire alarms.

図１５に示す警報装置は、マイクロコンピュータ５００を少なくとも有する。ここで、マイクロコンピュータ５００は、警報装置の内部に設けられている。マイクロコンピュータ５００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラ５０３と、高電位電源線ＶＤＤおよびパワーゲートコントローラ５０３と電気的に接続されたパワーゲート５０４と、パワーゲート５０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）５０５と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続された検出部５０９と、が設けられる。また、ＣＰＵ５０５には、揮発性記憶部５０６と不揮発性記憶部５０７と、が含まれる。 The alarm device illustrated in FIG. 15 includes at least a microcomputer 500. Here, the microcomputer 500 is provided inside the alarm device. The microcomputer 500 includes a power gate controller 503 electrically connected to the high-potential power line VDD, a power gate 504 electrically connected to the high-potential power line VDD and the power gate controller 503, and the power gate 504 and the power gate 504. A central processing unit (CPU) 505 and a detection unit 509 electrically connected to the power gate 504 and the CPU 505 are provided. The CPU 505 includes a volatile storage unit 506 and a nonvolatile storage unit 507.

また、ＣＰＵ５０５は、インターフェース５０８を介してバスライン５０２と電気的に接続されている。インターフェース５０８もＣＰＵ５０５と同様にパワーゲート５０４と電気的に接続されている。インターフェース５０８のバス規格としては、例えば、Ｉ２Ｃバスなどを用いることができる。また、本実施の形態に示す警報装置には、インターフェース５０８を介してパワーゲート５０４と電気的に接続される発光素子５３０が設けられる。 The CPU 505 is electrically connected to the bus line 502 via the interface 508. The interface 508 is also electrically connected to the power gate 504 in the same manner as the CPU 505. As the bus standard of the interface 508, for example, an I 2 C bus or the like can be used. In addition, the alarm device described in this embodiment is provided with a light-emitting element 530 that is electrically connected to the power gate 504 through the interface 508.

発光素子５３０は指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などを用いることができる。 The light emitting element 530 preferably emits light having high directivity. For example, an organic EL element, an inorganic EL element, an LED (Light Emitting Diode), or the like can be used.

パワーゲートコントローラ５０３はタイマーを有し、当該タイマーに従ってパワーゲート５０４を制御する。パワーゲート５０４は、パワーゲートコントローラ５０３の制御に従って、ＣＰＵ５０５、検出部５０９およびインターフェース５０８に高電位電源線ＶＤＤから供給される電源を供給または遮断する。ここで、パワーゲート５０４としては、例えば、トランジスタなどのスイッチング素子を用いることができる。 The power gate controller 503 has a timer and controls the power gate 504 according to the timer. The power gate 504 supplies or cuts off the power supplied from the high-potential power line VDD to the CPU 505, the detection unit 509, and the interface 508 according to the control of the power gate controller 503. Here, as the power gate 504, for example, a switching element such as a transistor can be used.

このようなパワーゲートコントローラ５０３およびパワーゲート５０４を用いることにより、光量を測定する期間に検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を行い、測定期間の合間には検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を遮断することができる。このように警報装置を動作させることにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。 By using the power gate controller 503 and the power gate 504, power is supplied to the detection unit 509, the CPU 505, and the interface 508 during the period of measuring the light amount, and the detection unit 509, the CPU 505, and the interface are provided between the measurement periods. The power supply to 508 can be cut off. By operating the alarm device in this way, it is possible to reduce power consumption compared to the case where power is constantly supplied to each of the above components.

また、パワーゲート５０４としてトランジスタを用いる場合、不揮発性記憶部５０７に用いられる、極めてオフ電流の低いトランジスタ、例えば、酸化物半導体を用いたトランジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲート５０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができる。 In the case where a transistor is used as the power gate 504, a transistor with extremely low off-state current used for the nonvolatile memory portion 507, for example, a transistor including an oxide semiconductor is preferably used. By using such a transistor, leakage current can be reduced and power consumption can be reduced when the power gate 504 shuts off the power supply.

本実施の形態に示す警報装置に直流電源５０１を設け、直流電源５０１から高電位電源線ＶＤＤに電源を供給しても良い。直流電源５０１の高電位側の電極は、高電位電源線ＶＤＤと電気的に接続され、直流電源５０１の低電位側の電極は、低電位電源線ＶＳＳと電気的に接続される。低電位電源線ＶＳＳはマイクロコンピュータ５００に電気的に接続される。ここで、高電位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。 A DC power supply 501 may be provided in the alarm device described in this embodiment so that power is supplied from the DC power supply 501 to the high potential power supply line VDD. The high potential side electrode of the DC power supply 501 is electrically connected to the high potential power supply line VDD, and the low potential side electrode of the DC power supply 501 is electrically connected to the low potential power supply line VSS. The low potential power line VSS is electrically connected to the microcomputer 500. Here, a high potential H is applied to the high potential power supply line VDD. The low potential power supply line VSS is supplied with a low potential L such as a ground potential (GND).

直流電源５０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持することができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、本実施の形態に示す警報装置は、必ずしも直流電源５０１を設ける必要はなく、例えば、当該警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としても良い。 In the case where a battery is used as the DC power supply 501, for example, an electrode electrically connected to the high potential power supply line VDD, an electrode electrically connected to the low potential power supply line VSS, and the battery can be held. A battery case having a housing may be provided in the housing. Note that the alarm device described in this embodiment is not necessarily provided with the DC power source 501, and may be configured to supply power from an AC power source provided outside the alarm device via a wiring, for example.

また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。）を用いることもできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。 In addition, a secondary battery such as a lithium ion secondary battery (also referred to as a lithium ion storage battery, a lithium ion battery, or a lithium ion battery) can be used as the battery. In addition, a solar battery is preferably provided so that the secondary battery can be charged.

検出部５０９は、異常に係る物理量を計測して計測値をＣＰＵ５０５に送信する。異常に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置では、火災に係る物理量を計測する。故に、検出部５０９には、火災に係る物理量として光量を計測し、煙の存在を感知する。 The detection unit 509 measures a physical quantity related to the abnormality and transmits the measurement value to the CPU 505. The physical quantity relating to the abnormality varies depending on the use of the alarm device, and the alarm device functioning as a fire alarm measures the physical quantity relating to the fire. Therefore, the detection unit 509 measures the amount of light as a physical quantity related to a fire and senses the presence of smoke.

検出部５０９は、パワーゲート５０４と電気的に接続された光センサ５１１と、パワーゲート５０４と電気的に接続されたアンプ５１２と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続されたＡＤコンバータ５１３と、を有する。発光素子５３０、および検出部５０９に設けられた光センサ５１１、アンプ５１２並びにＡＤコンバータ５１３は、パワーゲート５０４が検出部５０９に電源を供給したときに動作する。 The detection unit 509 includes an optical sensor 511 that is electrically connected to the power gate 504, an amplifier 512 that is electrically connected to the power gate 504, and an AD converter 513 that is electrically connected to the power gate 504 and the CPU 505. Have. The light sensor 511, the amplifier 512, and the AD converter 513 provided in the light emitting element 530 and the detection unit 509 operate when the power gate 504 supplies power to the detection unit 509.

図１６に警報装置の断面の一部を示す。当該警報装置は、ｐ型の半導体基板６０１に形成された素子分離領域６０３と、ゲート絶縁膜６０７、ゲート電極層６０９、ｎ型の不純物領域６１１ａ、ｎ型の不純物領域６１１ｂ、絶縁膜６１５および絶縁膜６１７を有するｎ型のトランジスタ７１９とが形成されている。ｎ型のトランジスタ７１９は、単結晶シリコンなど、酸化物半導体とは異なる半導体を用いて形成されるため、十分な高速動作が可能となる。これにより、高速アクセスが可能なＣＰＵの揮発性記憶部を形成することができる。 FIG. 16 shows a part of a cross section of the alarm device. The alarm device includes an element isolation region 603 formed in a p-type semiconductor substrate 601, a gate insulating film 607, a gate electrode layer 609, an n-type impurity region 611a, an n-type impurity region 611b, an insulating film 615, and an insulating film. An n-type transistor 719 having a film 617 is formed. The n-type transistor 719 is formed using a semiconductor that is different from an oxide semiconductor, such as single crystal silicon, and thus can operate at a sufficiently high speed. Thereby, it is possible to form a volatile storage unit of the CPU that can be accessed at high speed.

絶縁膜６１５および絶縁膜６１７の一部を選択的にエッチングした開口部には、コンタクトプラグ６１９ａおよびコンタクトプラグ６１９ｂが形成され、絶縁膜６１７、コンタクトプラグ６１９ａおよびコンタクトプラグ６１９ｂ上に溝部を有する絶縁膜６２１が設けられている。 A contact plug 619a and a contact plug 619b are formed in an opening in which a part of the insulating film 615 and the insulating film 617 is selectively etched, and an insulating film having a groove over the insulating film 617, the contact plug 619a, and the contact plug 619b. 621 is provided.

絶縁膜６２１の溝部に配線６２３ａおよび配線６２３ｂが形成されており、絶縁膜６２１、配線６２３ａおよび配線６２３ｂ上には、スパッタリング法またはＣＶＤ法等によって形成された絶縁膜６２０が設けられている。また、当該絶縁膜上に溝部を有する絶縁膜６２２が形成されている。 A wiring 623a and a wiring 623b are formed in the groove portion of the insulating film 621. An insulating film 620 formed by a sputtering method, a CVD method, or the like is provided over the insulating film 621, the wiring 623a, and the wiring 623b. In addition, an insulating film 622 having a groove is formed over the insulating film.

絶縁膜６２２の溝部には、第２のトランジスタ７１７のバックゲート電極として機能する電極６２４が形成されている。このような電極６２４を設けることにより、第２のトランジスタ７１７のしきい値電圧の制御を行うことができる。 An electrode 624 that functions as a back gate electrode of the second transistor 717 is formed in the groove portion of the insulating film 622. By providing such an electrode 624, the threshold voltage of the second transistor 717 can be controlled.

絶縁膜６２２および電極６２４上には、スパッタリング法またはＣＶＤ法等により形成された絶縁膜６２５が設けられており、絶縁膜６２５上には、第２のトランジスタ７１７と、光電変換素子７１４が設けられている。 An insulating film 625 formed by a sputtering method, a CVD method, or the like is provided over the insulating film 622 and the electrode 624. A second transistor 717 and a photoelectric conversion element 714 are provided over the insulating film 625. ing.

第２のトランジスタ７１７は、第１の酸化物半導体層６０６ａ、第２の酸化物半導体層６０６ｂおよび第３の酸化物半導体層６０６ｃと、第１の酸化物半導体層６０６ａ、第２の酸化物半導体層６０６ｂおよび第３の酸化物半導体層６０６ｃに接する第１のソース電極層６１６ａおよび第１のドレイン電極層６１６ｂと、第１のソース電極層６１６ａおよび第１のドレイン電極層６１６ｂの上部に接する第２のソース電極層６１６ｃおよび第２のドレイン電極層６１６ｄと、ゲート絶縁膜６１２と、ゲート電極６０４と、酸化物絶縁層６１８を含む。また、光電変換素子７１４と第２のトランジスタ７１７を覆う絶縁膜６４５が設けられ、絶縁膜６４５上に第２のドレイン電極層６１６ｄに接して配線６４９を有する。配線６４９は、第２のトランジスタ７１７のドレイン電極とｎ型のトランジスタ７１９のゲート電極層６０９とを電気的に接続するノードとして機能する。 The second transistor 717 includes the first oxide semiconductor layer 606a, the second oxide semiconductor layer 606b, the third oxide semiconductor layer 606c, the first oxide semiconductor layer 606a, and the second oxide semiconductor. The first source electrode layer 616a and the first drain electrode layer 616b in contact with the layer 606b and the third oxide semiconductor layer 606c, and the first source electrode layer 616a and the upper portion of the first drain electrode layer 616b are in contact with each other. 2 source electrode layers 616 c and second drain electrode layers 616 d, a gate insulating film 612, a gate electrode 604, and an oxide insulating layer 618. An insulating film 645 covering the photoelectric conversion element 714 and the second transistor 717 is provided, and a wiring 649 is provided over the insulating film 645 so as to be in contact with the second drain electrode layer 616d. The wiring 649 functions as a node for electrically connecting the drain electrode of the second transistor 717 and the gate electrode layer 609 of the n-type transistor 719.

ここで、第２のトランジスタ７１７には、実施の形態１乃至３で説明したトランジスタを用いることができ、第１の酸化物半導体層６０６ａ、第２の酸化物半導体層６０６ｂおよび第３の酸化物半導体層６０６ｃのそれぞれは、実施の形態１で説明した第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３に相当する。また、第１のソース電極層６１６ａおよび第１のドレイン電極層６１６ｂのそれぞれは、実施の形態１で説明した第１のソース電極層１４１および第１のドレイン電極層１５１に相当する。また、第２のソース電極層６１６ｃおよび第２のドレイン電極層６１６ｄのそれぞれは、実施の形態１で説明した第２のソース電極層１４２および第２のドレイン電極層１５２に相当する。 Here, the transistor described in Embodiments 1 to 3 can be used as the second transistor 717, and the first oxide semiconductor layer 606a, the second oxide semiconductor layer 606b, and the third oxide are used. Each of the semiconductor layers 606c corresponds to the first oxide semiconductor layer 131, the second oxide semiconductor layer 132, and the third oxide semiconductor layer 133 described in Embodiment 1. The first source electrode layer 616a and the first drain electrode layer 616b correspond to the first source electrode layer 141 and the first drain electrode layer 151 described in Embodiment 1, respectively. The second source electrode layer 616c and the second drain electrode layer 616d correspond to the second source electrode layer 142 and the second drain electrode layer 152 described in Embodiment 1, respectively.

光センサ５１１は、光電変換素子７１４と、容量素子と、第１のトランジスタと、第２のトランジスタ７１７と、第３のトランジスタと、ｎ型のトランジスタ７１９と、を含む。ここで光電変換素子７１４としては、例えば、フォトダイオードなどを用いることができる。 The optical sensor 511 includes a photoelectric conversion element 714, a capacitor, a first transistor, a second transistor 717, a third transistor, and an n-type transistor 719. Here, as the photoelectric conversion element 714, for example, a photodiode or the like can be used.

光電変換素子７１４の端子の一方は、低電位電源線ＶＳＳと電気的に接続され、端子の他方は、第２のトランジスタ７１７の第１のソース電極層６１６ａもしくは第１のドレイン電極層６１６ｂの一方、および／または第２のソース電極層６１６ｃもしくは第２のドレイン電極層６１６ｄの一方に電気的に接続される。 One terminal of the photoelectric conversion element 714 is electrically connected to the low-potential power supply line VSS, and the other terminal is one of the first source electrode layer 616a and the first drain electrode layer 616b of the second transistor 717. And / or one of the second source electrode layer 616c and the second drain electrode layer 616d.

第２のトランジスタ７１７のゲート電極６０４には、電荷蓄積制御信号Ｔｘが与えられ、第１のソース電極層６１６ａもしくは第１のドレイン電極層６１６ｂの他方、および／または第２のソース電極層６１６ｃもしくは第２のドレイン電極層６１６ｄの他方は、容量素子の一対の電極の一方、第１のトランジスタのソース電極およびドレイン電極の一方、およびｎ型のトランジスタ７１９のゲート電極と電気的に接続される（以下、当該ノードをノードＦＤと呼ぶ場合がある）。 A charge accumulation control signal Tx is supplied to the gate electrode 604 of the second transistor 717, and the other of the first source electrode layer 616a and the first drain electrode layer 616b and / or the second source electrode layer 616c or The other of the second drain electrode layer 616d is electrically connected to one of a pair of electrodes of the capacitor, one of a source electrode and a drain electrode of the first transistor, and a gate electrode of the n-type transistor 719 ( Hereinafter, the node may be referred to as a node FD).

容量素子の一対の電極の他方は、低電位電源線ＶＳＳと電気的に接続される。第１のトランジスタのゲート電極は、リセット信号Ｒｅｓが与えられ、ソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。 The other of the pair of electrodes of the capacitor is electrically connected to the low potential power supply line VSS. A reset signal Res is supplied to the gate electrode of the first transistor, and the other of the source electrode and the drain electrode is electrically connected to the high potential power supply line VDD.

ｎ型のトランジスタ７１９のソース電極およびドレイン電極の一方は、第３のトランジスタのソース電極およびドレイン電極の一方と、アンプ５１２と電気的に接続される。また、ｎ型のトランジスタ７１９のソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。第３のトランジスタのゲート電極は、バイアス信号Ｂｉａｓが与えられ、ソース電極およびドレイン電極の他方は、低電位電源線ＶＳＳと電気的に接続される。 One of a source electrode and a drain electrode of the n-type transistor 719 is electrically connected to one of the source electrode and the drain electrode of the third transistor and the amplifier 512. The other of the source electrode and the drain electrode of the n-type transistor 719 is electrically connected to the high potential power supply line VDD. A bias signal Bias is supplied to the gate electrode of the third transistor, and the other of the source electrode and the drain electrode is electrically connected to the low potential power supply line VSS.

なお、容量素子は必ずしも設ける必要はなく、例えば、ｎ型のトランジスタ７１９などの寄生容量が十分大きい場合、容量素子を設けない構成としても良い。 Note that the capacitor is not necessarily provided. For example, when the parasitic capacitance of the n-type transistor 719 or the like is sufficiently large, the capacitor may not be provided.

また、第１のトランジスタおよび第２のトランジスタ７１７には、極めてオフ電流の低いトランジスタを用いることが好ましい。また、極めてオフ電流の低いトランジスタとしては、酸化物半導体を含むトランジスタを用いることが好ましい。このような構成とすることによりノードＦＤの電位を長時間保持することが可能となる。 For the first transistor and the second transistor 717, it is preferable to use a transistor with extremely low off-state current. In addition, as the transistor with extremely low off-state current, a transistor including an oxide semiconductor is preferably used. With such a structure, the potential of the node FD can be held for a long time.

また、図１６に示す構成は、第２のトランジスタ７１７と電気的に接続して、絶縁膜６２５上に光電変換素子７１４が設けられている。 In the structure illustrated in FIG. 16, the photoelectric conversion element 714 is provided over the insulating film 625 so as to be electrically connected to the second transistor 717.

光電変換素子７１４は、絶縁膜６２５上に設けられた半導体膜６６０と、半導体膜６６０上に接して設けられた第１のソース電極層６１６ａ、電極６１６ｅと、を有する。第１のソース電極層６１６ａは第２のトランジスタ７１７のソース電極またはドレイン電極として機能する電極であり、光電変換素子７１４と第２のトランジスタ７１７とを電気的に接続している。 The photoelectric conversion element 714 includes a semiconductor film 660 provided over the insulating film 625, and a first source electrode layer 616a and an electrode 616e provided in contact with the semiconductor film 660. The first source electrode layer 616a is an electrode functioning as a source electrode or a drain electrode of the second transistor 717, and electrically connects the photoelectric conversion element 714 and the second transistor 717.

半導体膜６６０、第１のソース電極層６１６ａおよび電極６１６ｅ上には、ゲート絶縁膜６１２、酸化物絶縁層６１８および絶縁膜６４５が設けられている。また、絶縁膜６４５上に配線６５６が設けられており、ゲート絶縁膜６１２、酸化物絶縁層６１８および絶縁膜６４５に設けられた開口を介して電極６１６ｅと接する。 A gate insulating film 612, an oxide insulating layer 618, and an insulating film 645 are provided over the semiconductor film 660, the first source electrode layer 616a, and the electrode 616e. A wiring 656 is provided over the insulating film 645 and is in contact with the electrode 616e through an opening provided in the gate insulating film 612, the oxide insulating layer 618, and the insulating film 645.

電極６１６ｅは、第１のソース電極層６１６ａおよび第１のドレイン電極層６１６ｂと、配線６５６は、配線６４９と同様の工程で作成することができる。 The electrode 616e can be formed in the same process as the wiring 649 and the first source electrode layer 616a and the first drain electrode layer 616b and the wiring 656 can be formed.

半導体膜６６０としては、光電変換を行うことができる半導体膜を設ければよく、例えば、シリコンやゲルマニウムなどを用いることができる。半導体膜６６０にシリコンを用いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウムでは吸収できる電磁波の波長が異なるため、半導体膜６６０にゲルマニウムを用いる構成とすると、赤外線を中心に検知するセンサとして用いることができる。 As the semiconductor film 660, a semiconductor film that can perform photoelectric conversion may be provided. For example, silicon, germanium, or the like can be used. In the case where silicon is used for the semiconductor film 660, the semiconductor film 660 functions as an optical sensor that detects visible light. Further, since the wavelength of electromagnetic waves that can be absorbed is different between silicon and germanium, a structure in which germanium is used for the semiconductor film 660 can be used as a sensor that detects infrared light at the center.

以上のように、マイクロコンピュータ５００に、光センサ５１１を含む検出部５０９を内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することができる。なお、光センサまたは光電変換素子の位置に自由度が必要な場合は、光センサまたは光電変換素子を外付けとして、マイクロコンピュータ５００に電気的に接続すればよい。 As described above, since the microcomputer 500 can be provided with the detection portion 509 including the optical sensor 511, the number of components can be reduced and the housing of the alarm device can be reduced. Note that in the case where a degree of freedom is required for the position of the optical sensor or the photoelectric conversion element, the optical sensor or the photoelectric conversion element may be externally connected and electrically connected to the microcomputer 500.

上述したＩＣチップを含む警報装置には、先の実施の形態に示したトランジスタを用いた複数の回路を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ５０５が用いられる。 The alarm device including the IC chip described above uses a CPU 505 in which a plurality of circuits using the transistors described in the above embodiments are combined and mounted on one IC chip.

図１７は、実施の形態１乃至３で説明したトランジスタを少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。 FIG. 17 is a block diagram illustrating a specific structure of a CPU using at least part of the transistors described in Embodiments 1 to 3.

図１７（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１７（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。 The CPU shown in FIG. 17A has an ALU 1191 (ALU: arithmetic circuit unit), an ALU controller 1192, an instruction decoder 1193, an interrupt controller 1194, a timing controller 1195, a register 1196, a register controller 1197, an ALU 1191 (arithmetic logic unit). It has a bus interface 1198 (Bus I / F), a rewritable ROM 1199, and a ROM interface 1189 (ROM I / F). As the substrate 1190, a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used. The ROM 1199 and the ROM interface 1189 may be provided in separate chips. Needless to say, the CPU illustrated in FIG. 17A is just an example in which the configuration is simplified, and an actual CPU may have various configurations depending on the application.

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。 Instructions input to the CPU via the bus interface 1198 are input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195.

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。 The ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195 perform various controls based on the decoded instructions. Specifically, the ALU controller 1192 generates a signal for controlling the operation of the ALU 1191. The interrupt controller 1194 determines and processes an interrupt request from an external input / output device or a peripheral circuit from the priority or mask state during execution of the CPU program. The register controller 1197 generates an address of the register 1196, and reads and writes the register 1196 according to the state of the CPU.

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。 In addition, the timing controller 1195 generates a signal for controlling the operation timing of the ALU 1191, the ALU controller 1192, the instruction decoder 1193, the interrupt controller 1194, and the register controller 1197. For example, the timing controller 1195 includes an internal clock generation unit that generates an internal clock signal CLK2 based on the reference clock signal CLK1, and supplies the internal clock signal CLK2 to the various circuits.

図１７（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。 In the CPU illustrated in FIG. 17A, a memory cell is provided in the register 1196. As the memory cell of the register 1196, the transistor described in the above embodiment can be used.

図１７（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。 In the CPU illustrated in FIG. 17A, the register controller 1197 selects a holding operation in the register 1196 in accordance with an instruction from the ALU 1191. That is, whether to hold data by a flip-flop or to hold data by a capacitor in a memory cell included in the register 1196 is selected. When data retention by the flip-flop is selected, the power supply voltage is supplied to the memory cell in the register 1196. When holding of data in the capacitor is selected, data is rewritten to the capacitor and supply of power supply voltage to the memory cells in the register 1196 can be stopped.

電源停止に関しては、図１７（Ｂ）または図１７（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１７（Ｂ）および図１７（Ｃ）の回路の説明を行う。 The power supply is stopped by providing a switching element between the memory cell group and a node to which the power supply potential VDD or the power supply potential VSS is applied, as shown in FIG. 17B or FIG. Can do. The circuits in FIGS. 17B and 17C will be described below.

図１７（Ｂ）および図１７（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、先の実施の形態で示したトランジスタを含む記憶回路の構成の一例を示す。 FIGS. 17B and 17C illustrate an example of a structure of the memory circuit including the transistor described in any of the above embodiments as a switching element that controls supply of a power supply potential to a memory cell.

図１７（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、先の実施の形態に記載されているトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。 A memory device illustrated in FIG. 17B includes a switching element 1141 and a memory cell group 1143 including a plurality of memory cells 1142. Specifically, for each memory cell 1142, the transistor described in the above embodiment can be used. A high-level power supply potential VDD is supplied to each memory cell 1142 included in the memory cell group 1143 through the switching element 1141. Further, each memory cell 1142 included in the memory cell group 1143 is supplied with the potential of the signal IN and the low-level power supply potential VSS.

図１７（Ｂ）では、スイッチング素子１１４１として、先の実施の形態で示したトランジスタを用いており、当該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。 In FIG. 17B, the transistor described in the above embodiment is used as the switching element 1141, and switching of the transistor is controlled by a signal SigA applied to a gate electrode layer thereof.

なお、図１７（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。 Note that FIG. 17B illustrates a structure in which the switching element 1141 includes only one transistor; however, there is no particular limitation, and a plurality of transistors may be included. In the case where the switching element 1141 includes a plurality of transistors functioning as switching elements, the plurality of transistors may be connected in parallel, may be connected in series, or may be combined in series and parallel. May be connected.

また、図１７（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。 In FIG. 17B, the switching element 1141 controls the supply of the high-level power supply potential VDD to each memory cell 1142 included in the memory cell group 1143, but the switching element 1141 controls the low-level power supply potential VDD. The supply of the power supply potential VSS may be controlled.

また、図１７（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。 FIG. 17C illustrates an example of a memory device in which a low-level power supply potential VSS is supplied to each memory cell 1142 included in the memory cell group 1143 through the switching element 1141. The switching element 1141 can control supply of the low-level power supply potential VSS to each memory cell 1142 included in the memory cell group 1143.

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。 A switching element is provided between the memory cell group and a node to which the power supply potential VDD or the power supply potential VSS is applied to temporarily stop the operation of the CPU and retain data even when the supply of the power supply voltage is stopped. It is possible to reduce power consumption. Specifically, for example, the operation of the CPU can be stopped while the user of the personal computer stops inputting information to an input device such as a keyboard, thereby reducing power consumption. it can.

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。 Here, the CPU has been described as an example, but the present invention can also be applied to LSIs such as a DSP (Digital Signal Processor), a custom LSI, and an FPGA (Field Programmable Gate Array).

図１８（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。 In FIG. 18A, an alarm device 8100 is a residential fire alarm, and includes a detection unit and a microcomputer 8101. A microcomputer 8101 is an example of an electrical device including a CPU including the transistor described in the above embodiment.

図１８（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１８（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化が図れる。 In FIG. 18A, an air conditioner including an indoor unit 8200 and an outdoor unit 8204 is an example of an electrical device including a CPU including the transistor described in the above embodiment. Specifically, the indoor unit 8200 includes a housing 8201, an air outlet 8202, a CPU 8203, and the like. FIG. 18A illustrates the case where the CPU 8203 is provided in the indoor unit 8200; however, the CPU 8203 may be provided in the outdoor unit 8204. Alternatively, the CPU 8203 may be provided in both the indoor unit 8200 and the outdoor unit 8204. Power saving can be achieved by using the transistor described in the above embodiment for the CPU of the air conditioner.

図１８（Ａ）において、電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１８（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。 In FIG. 18A, an electric refrigerator-freezer 8300 is an example of an electric device including a CPU including the transistor described in the above embodiment. Specifically, the electric refrigerator-freezer 8300 includes a housing 8301, a refrigerator door 8302, a freezer door 8303, a CPU 8304, and the like. In FIG. 18A, the CPU 8304 is provided inside the housing 8301. By using the transistor described in the above embodiment for the CPU 8304 of the electric refrigerator-freezer 8300, power saving can be achieved.

図１８（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。先の実施の形態に示したトランジスタを表示部８００２および当該表示部を動作するための駆動回路に用いることが可能である。 A television device 8000 illustrated in FIG. 18A includes a display portion 8002 incorporated in a housing 8001 and can display an image on the display portion 8002 and output sound from a speaker portion 8003. The transistor described in the above embodiment can be used for the display portion 8002 and a driver circuit for operating the display portion.

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを備えていてもよい。ＣＰＵ８００４やメモリに、本発明の一態様のトランジスタを有するＣＰＵ、記憶装置を用いることができる。 In addition, the television device 8000 may include a CPU 8004 for performing information communication and a memory. For the CPU 8004 and the memory, a CPU and a memory device each including the transistor of one embodiment of the present invention can be used.

図１８（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。 FIG. 18B illustrates an example of an electric vehicle which is an example of an electric device. An electric vehicle 9700 is equipped with a secondary battery 9701. The output of the power of the secondary battery 9701 is adjusted by the control circuit 9702 and supplied to the driving device 9703. The control circuit 9702 is controlled by a processing device 9704 having a ROM, a RAM, a CPU, etc. (not shown). By using the transistor described in the above embodiment for the CPU of the electric vehicle 9700, power saving can be achieved.

駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。 Drive device 9703 is configured by a DC motor or an AC motor alone, or a combination of an electric motor and an internal combustion engine. The processing device 9704 is based on input information such as operation information (acceleration, deceleration, stop, etc.) of the driver of the electric vehicle 9700 and information at the time of travel (information such as uphill and downhill, load information on the drive wheels, etc.). The control signal is output to the control circuit 9702. The control circuit 9702 controls the output of the driving device 9703 by adjusting the electric energy supplied from the secondary battery 9701 according to the control signal of the processing device 9704. When an AC motor is mounted, an inverter that converts direct current to alternating current is also built in, although not shown.

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.

本実施例では、実施の形態１の図７に詳細を示した第１のソース電極層１４１および第１のドレイン電極層１５１に相当する電極の形状について、断面写真を用いて説明する。 In this example, shapes of electrodes corresponding to the first source electrode layer 141 and the first drain electrode layer 151, which are shown in detail in FIG. 7 of Embodiment Mode 1, will be described with reference to cross-sectional photographs.

まず、ガラス基板９１０上に下地膜９２０として膜厚３００ｎｍの酸化シリコン膜、３０ｎｍの酸化物半導体層９３０をＤＣスパッタ法で形成し、当該酸化物半導体層を加工して、図１９（Ａ）に示す構造を形成した。なお、本実施例に用いた酸化物半導体層９３０は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の単層とした。 First, a 300-nm-thick silicon oxide film and a 30-nm-thick oxide semiconductor layer 930 are formed as a base film 920 over a glass substrate 910 by a DC sputtering method, and the oxide semiconductor layer is processed, so that FIG. The structure shown was formed. Note that the oxide semiconductor layer 930 used in this example was a single layer of In: Ga: Zn = 1: 1: 1 (atomic ratio).

次に、酸化物半導体層９３０上に膜厚１００ｎｍのタングステン膜９４０をＤＣスパッタ法で形成し、レジストマスク９９０ａを用いて第１のエッチングを行い、タングステン膜９４０に凹部を形成した。（図１９（Ｂ）参照）。なお、フォトリソグラフィの光源には、波長３６５ｎｍの光（ｉ線）を用いた。また、タングステン膜のエッチングは、高密度プラズマ源であるＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）を用いたドライエッチングにて行った。 Next, a 100-nm-thick tungsten film 940 was formed over the oxide semiconductor layer 930 by DC sputtering, and first etching was performed using the resist mask 990a, so that a depression was formed in the tungsten film 940. (See FIG. 19B). Note that light (i-line) having a wavelength of 365 nm was used as a light source for photolithography. The tungsten film was etched by dry etching using ICP (Inductively Coupled Plasma) which is a high-density plasma source.

第１のエッチングは、チャンバー内の圧力を０．６７Ｐａ、基板温度を４０℃とし、上部電極のコイルに３０００ＷのＲＦ（１３．５６ＭＨｚ）電力を印加し、基板側の電極に１４０Ｗの電力を印加して、１０秒間行った。また、エッチングガスには、ＣＦ４：Ｃｌ２：Ｏ２＝１１：９：１１（流量比）の混合ガスを用いた。ここで、エッチング時にレジストマスク９９０ａが若干後退することから、タングステン膜９４０の凹部における壁面は斜面となり、壁面と上面との間には、曲面が形成される。 In the first etching, the pressure in the chamber is 0.67 Pa, the substrate temperature is 40 ° C., 3000 W RF (13.56 MHz) power is applied to the upper electrode coil, and 140 W power is applied to the substrate side electrode. For 10 seconds. In addition, a mixed gas of CF 4 : Cl 2 : O 2 = 11: 9: 11 (flow rate ratio) was used as the etching gas. Here, since the resist mask 990a slightly recedes during etching, the wall surface in the concave portion of the tungsten film 940 becomes a slope, and a curved surface is formed between the wall surface and the upper surface.

次いで、レジストマスク９９０ａを縮小して、レジストマスク９９０ｂとした。レジストマスク９９０ａの縮小には、第１のエッチングと同じチャンバー内にて圧力を３．０Ｐａとし、基板温度を４０℃とし、上部電極のコイルに２０００ＷのＲＦ電力を印加し、基板側の電極を０Ｗとして、Ｏ２ガスを導入し、酸素プラズマによるアッシングを行った。アッシングの時間は１５秒とした。 Next, the resist mask 990a was reduced to a resist mask 990b. In order to reduce the resist mask 990a, the pressure is set to 3.0 Pa in the same chamber as the first etching, the substrate temperature is set to 40 ° C., RF power of 2000 W is applied to the coil of the upper electrode, and the electrode on the substrate side is changed. O 2 gas was introduced at 0 W, and ashing with oxygen plasma was performed. The ashing time was 15 seconds.

その後、縮小したレジストマスク９９０ｂを用いて第２のエッチングを行い、階段状の端部を有する電極９４１、９４２を形成した（図１９（Ｃ）参照）。第２のエッチングは、第１のエッチングと同じ条件で、１５秒間行った。ここで、第１のエッチングと同様に、エッチング時にレジストマスク９９０ｂが若干後退することから、第２のエッチングにおいてもタングステン膜９４０の凹部に斜面および曲面が形成され、電極９４１、９４２の端部は階段状となる。 After that, second etching is performed using the reduced resist mask 990b to form electrodes 941 and 942 having stepped end portions (see FIG. 19C). The second etching was performed for 15 seconds under the same conditions as the first etching. Here, as in the first etching, the resist mask 990b slightly recedes during the etching, so that a slope and a curved surface are formed in the concave portion of the tungsten film 940 also in the second etching, and the ends of the electrodes 941 and 942 are formed. It will be stepped.

図２０（Ａ）、（Ｂ）は、電極端部を拡大した断面ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像である。ここで、実施の形態１の図７（Ａ）の説明で記した角度θ１およびθ２は、図２０（Ａ）に示すように、θ１＝５５°、θ２＝５９°であった。当該角度はエッチング方法を調整することにより、図７（Ａ）の説明で記した範囲で調整することができる。 20A and 20B are cross-sectional STEM (Scanning Transmission Microscope) images in which the end portions of the electrodes are enlarged. Here, the angles θ1 and θ2 described in the description of FIG. 7A of Embodiment 1 were θ1 = 55 ° and θ2 = 59 ° as shown in FIG. 20A. The angle can be adjusted within the range described in the description of FIG. 7A by adjusting the etching method.

また、実施の形態１の図７（Ｂ）の説明で記した曲率半径Ｒ１、Ｒ２およびＲ３は、図２０（Ｂ）に示すように、Ｒ１＝０．３Ｔ、Ｒ２＝０．６Ｔ、Ｒ３＝０．５Ｔであった。なお、Ｔは電極層（ここではタングステン膜９４０）の段差が形成されていない領域の膜厚であり、エッチング方法を調整することにより、図７（Ｂ）の説明で記した範囲で曲率半径Ｒ１、Ｒ２およびＲ３を調整することができる。 Further, the radii of curvature R1, R2 and R3 described in the description of FIG. 7B of the first embodiment are R1 = 0.3T, R2 = 0.6T, R3 = as shown in FIG. 20B. 0.5T. Note that T is the film thickness of the electrode layer (here, the tungsten film 940) where no step is formed, and the radius of curvature R1 is within the range described in the description of FIG. 7B by adjusting the etching method. , R2 and R3 can be adjusted.

また、電極９４１上にはゲート絶縁膜に相当する２０ｎｍの酸化シリコン膜９５０が形成されている。当該酸化シリコン膜は図２０（Ａ）、（Ｂ）において、被覆性が非常に良好であることがわかる。 A 20 nm silicon oxide film 950 corresponding to the gate insulating film is formed on the electrode 941. It can be seen that the silicon oxide film has very good coverage in FIGS.

以上より、電極の端部をθ１、θ２、Ｒ１、Ｒ２およびＲ３を有する階段状に加工することで、当該電極の上部に設ける膜の被覆性が向上することが示された。当該電極をトランジスタのソース電極およびドレイン電極に用いることで、電気特性が良好で、長期信頼性の高いトランジスタを形成することができる。 From the above, it was shown that the coverage of the film provided on the upper portion of the electrode is improved by processing the end portion of the electrode into a staircase having θ1, θ2, R1, R2, and R3. By using the electrode for a source electrode and a drain electrode of the transistor, a transistor with favorable electrical characteristics and high long-term reliability can be formed.

なお、本実施例は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。 Note that this example can be combined with any of the other embodiments and examples in this specification as appropriate.

本実施例では、実施の形態１乃至３で説明したトランジスタを形成するための第２のソース電極および第２のドレイン電極に用いる酸素と結合しにくい導電膜に関する実験結果について説明する。 In this example, experimental results on a conductive film which is difficult to bond to oxygen used for the second source electrode and the second drain electrode for forming the transistor described in Embodiments 1 to 3 will be described.

実施の形態１で説明したように、本発明の一態様のトランジスタにおける第２のソース電極および第２のドレイン電極に用いる酸素と結合しにくい導電膜には、代表的に窒化タンタル、窒化チタンなどの導電性窒化膜を用いることができる。当該導線性窒化膜は、酸素に対する遮蔽性が高く、酸化物半導体層と接触させ、加熱工程を経ても酸化物半導体層の外部に酸素をほとんど拡散させない。 As described in Embodiment 1, typical examples of the conductive film which is difficult to be combined with oxygen used for the second source electrode and the second drain electrode in the transistor of one embodiment of the present invention include tantalum nitride, titanium nitride, and the like. The conductive nitride film can be used. The conductive nitride film has a high shielding property against oxygen, is brought into contact with the oxide semiconductor layer, and hardly diffuses oxygen outside the oxide semiconductor layer even after a heating step.

図２１（Ａ）、（Ｂ）はスパッタ法でＩＧＺＯ膜および窒化タンタル膜の積層サンプルを形成し、酸素同位体（１８Ｏ）の深さ方向のプロファイルを熱処理前後でＳＩＭＳ分析した結果である。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または１：３：２（原子数比）をスパッタターゲットとし、Ａｒ：Ｏ２（１８Ｏ）＝２：１（流量比）をスパッタガスとして用いてＤＣスパッタ法で形成した。また、窒化タンタル膜は、金属Ｔａをスパッタターゲットとし、Ａｒ：Ｎ２＝５：１（流量比）をスパッタガスとして反応性スパッタ法（ＤＣスパッタ法）で形成した。なお、熱処理は、３００℃、３５０℃、４００℃、４５０℃の各１時間で行い、熱処理無しサンプルを含めて計５サンプルで比較を行った。 FIGS. 21A and 21B show the results of SIMS analysis of the oxygen isotope ( 18 O) depth profile before and after the heat treatment by forming a laminated sample of an IGZO film and a tantalum nitride film by sputtering. Note that the IGZO film uses In: Ga: Zn = 1: 1: 1 or 1: 3: 2 (atomic ratio) as a sputtering target, and Ar: O 2 ( 18 O) = 2: 1 (flow ratio). It was formed by DC sputtering using as a sputtering gas. The tantalum nitride film was formed by a reactive sputtering method (DC sputtering method) using metal Ta as a sputtering target and Ar: N 2 = 5: 1 (flow rate ratio) as a sputtering gas. The heat treatment was performed at 300 ° C., 350 ° C., 400 ° C., and 450 ° C. for 1 hour, and a total of 5 samples including the samples without heat treatment were compared.

図２１（Ａ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ膜と窒化タンタル膜の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化タンタル膜中への酸素拡散は確認されず、図５（Ａ）に示したタングステン膜とは異なった挙動を示した。また、図２１（Ｂ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ膜と窒化タンタル膜の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化タンタル膜中への酸素拡散は確認されず、図５（Ｂ）に示したタングステン膜とは異なった挙動を示した。したがって、窒化タンタル膜は酸素と結合しにくい膜、または酸素が拡散しにくい膜ということができる。 FIG. 21A shows SIMS analysis results of a stacked sample of an IGZO film and a tantalum nitride film of In: Ga: Zn = 1: 1: 1. None of the samples showed oxygen diffusion into the tantalum nitride film, and showed a behavior different from that of the tungsten film shown in FIG. FIG. 21B shows SIMS analysis results of a stacked sample of an IGZO film and a tantalum nitride film with In: Ga: Zn = 1: 3: 2. None of the samples showed oxygen diffusion into the tantalum nitride film, and showed a behavior different from that of the tungsten film shown in FIG. Therefore, it can be said that the tantalum nitride film is a film that hardly binds to oxygen or a film that hardly diffuses oxygen.

図２２（Ａ）、（Ｂ）はスパッタ法でＩＧＺＯ膜および窒化チタン膜の積層サンプルを形成し、酸素同位体（１８Ｏ）の深さ方向のプロファイルを熱処理前後でＳＩＭＳ分析した結果である。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または１：３：２（原子数比）をスパッタターゲットとし、Ａｒ：Ｏ２（１８Ｏ）＝２：１（流量比）をスパッタガスとして用いてＤＣスパッタ法で形成した。また、窒化チタン膜は、金属Ｔｉをスパッタターゲットとし、Ｎ２１００％をスパッタガスとして反応性スパッタ法（ＤＣスパッタ法）で形成した。なお、熱処理は、３００℃、３５０℃、４００℃、４５０℃の各１時間で行い、熱処理無しサンプルを含めて計５サンプルで比較を行った。 FIGS. 22A and 22B show the results of SIMS analysis of the oxygen isotope ( 18 O) depth profile before and after the heat treatment by forming a laminated sample of an IGZO film and a titanium nitride film by sputtering. Note that the IGZO film uses In: Ga: Zn = 1: 1: 1 or 1: 3: 2 (atomic ratio) as a sputtering target, and Ar: O 2 ( 18 O) = 2: 1 (flow ratio). It was formed by DC sputtering using as a sputtering gas. The titanium nitride film was formed by reactive sputtering (DC sputtering) using metal Ti as a sputtering target and N 2 100% as a sputtering gas. The heat treatment was performed at 300 ° C., 350 ° C., 400 ° C., and 450 ° C. for 1 hour, and a total of 5 samples including the samples without heat treatment were compared.

図２２（Ａ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ膜と窒化チタン膜の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化チタン膜中への酸素拡散は確認されず、図５（Ａ）に示したタングステン膜とは異なった挙動を示した。また、図２２（Ｂ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ膜と窒化チタン膜の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化チタン膜中への酸素拡散は確認されず、図５（Ｂ）に示したタングステン膜とは異なった挙動を示した。したがって、窒化チタン膜は酸素と結合しにくい膜、または酸素が拡散しにくい膜ということができる。 FIG. 22A shows SIMS analysis results of a stacked sample of an IGZO film and a titanium nitride film with In: Ga: Zn = 1: 1: 1. None of the samples showed oxygen diffusion into the titanium nitride film, and showed a behavior different from that of the tungsten film shown in FIG. FIG. 22B shows SIMS analysis results of a stacked sample of an IGZO film and a titanium nitride film with In: Ga: Zn = 1: 3: 2. None of the samples showed oxygen diffusion into the titanium nitride film, and showed a behavior different from that of the tungsten film shown in FIG. Therefore, it can be said that the titanium nitride film is a film that hardly binds to oxygen or a film that hardly diffuses oxygen.

また、図２３（Ａ）、（Ｂ）はスパッタ法でＩＧＺＯ膜上に窒化タンタル膜または窒化チタン膜を積層したサンプルを形成し、窒素の深さ方向のプロファイルを熱処理前後でＳＩＭＳ分析した結果である。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）をスパッタターゲットとし、Ａｒ：Ｏ２＝２：１（流量比）をスパッタガスとして用いてＤＣスパッタ法で形成した。また、窒化タンタル膜および窒化チタン膜は、前述の作製方法で形成した。なお、熱処理は、４００℃の各１時間で行い、熱処理無しサンプルを含めて２サンプルで比較を行った。 FIGS. 23A and 23B are the results of forming a sample in which a tantalum nitride film or a titanium nitride film is laminated on the IGZO film by sputtering, and performing SIMS analysis of the profile in the depth direction of nitrogen before and after the heat treatment. is there. Note that the IGZO film is formed by a DC sputtering method using In: Ga: Zn = 1: 1: 1 (atomic ratio) as a sputtering target and Ar: O 2 = 2: 1 (flow ratio) as a sputtering gas. did. Further, the tantalum nitride film and the titanium nitride film were formed by the above-described manufacturing method. The heat treatment was performed at 400 ° C. for 1 hour each, and the comparison was performed on two samples including the sample without heat treatment.

図２３（Ａ）、（Ｂ）に示すように、いずれのサンプルもＩＧＺＯ膜中への窒素の拡散は確認されないことがわかった。したがって、ＩＧＺＯ膜中でドナーとなる窒素は、窒化タンタル膜および窒化チタン膜からＩＧＺＯ膜中に広く拡散することがないため、トランジスタのチャネル形成領域をｎ型化させにくいことがわかった。 As shown in FIGS. 23A and 23B, it was found that none of the samples confirmed the diffusion of nitrogen into the IGZO film. Therefore, it has been found that nitrogen serving as a donor in the IGZO film does not diffuse widely from the tantalum nitride film and the titanium nitride film into the IGZO film, so that it is difficult to make the channel formation region of the transistor n-type.

以上により、窒化タンタル、窒化チタンなどの導電性窒化膜は、酸素と結合しにくい膜または酸素が拡散しにくい膜であり、当該導電性窒化膜中の窒素は、酸化物半導体層中に拡散しにくいことが示された。したがって、窒化タンタル、窒化チタンなどの導電性窒化膜は、実施の形態１乃至３で説明した本発明の一態様におけるトランジスタの第２のソース電極および第２のドレイン電極に用いる材料として相応しいことが示された。 As described above, a conductive nitride film such as tantalum nitride or titanium nitride is a film that does not easily bond to oxygen or a film that does not easily diffuse oxygen, and nitrogen in the conductive nitride film diffuses into the oxide semiconductor layer. It was shown that it was difficult. Therefore, a conductive nitride film such as tantalum nitride or titanium nitride is suitable as a material used for the second source electrode and the second drain electrode of the transistor in one embodiment of the present invention described in Embodiments 1 to 3. Indicated.

なお、本実施例は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。 Note that this example can be combined with any of the other embodiments and examples in this specification as appropriate.

本実施例では、導電性窒化膜のエッチングに関する実験結果について説明する。 In this example, experimental results regarding etching of a conductive nitride film will be described.

本発明の一態様のトランジスタにおいては、第２のソース電極および第２のドレイン電極に用いる導電性窒化膜をエッチングすることによりチャネルとなる領域を形成する、所謂チャネルエッチ型構造であるため、当該導電性窒化膜と酸化物半導体層のエッチングの選択比が高いほど好ましい。 The transistor of one embodiment of the present invention has a so-called channel etch type structure in which a channel region is formed by etching a conductive nitride film used for the second source electrode and the second drain electrode. It is preferable that the etching selectivity between the conductive nitride film and the oxide semiconductor layer is higher.

まず、ガラス基板上に酸化物半導体層（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または１：３：２）の単層、窒化タンタルの単層、窒化チタンの単層をそれぞれ成膜したサンプルを形成し、エッチング条件による選択比を比較した結果を説明する。なお、それぞれのサンプルの成膜方法は実施例２を参照することができる。 First, a sample in which a single layer of an oxide semiconductor layer (In: Ga: Zn = 1: 1: 1 or 1: 3: 2), a single layer of tantalum nitride, and a single layer of titanium nitride are formed on a glass substrate. The results of comparing the selectivity according to the etching conditions will be described. Note that Example 2 can be referred to for a method of forming each sample.

窒化タンタルおよび窒化チタン等の導電性窒化膜は、塩素系ガス、フッ素系ガスおよび両者の混合ガスなどを用いたドライエッチング法でエッチングすることができる。本実施例では、高密度プラズマ源であるＩＣＰのドライエッチング装置を用いた。 Conductive nitride films such as tantalum nitride and titanium nitride can be etched by a dry etching method using a chlorine-based gas, a fluorine-based gas, a mixed gas of both, or the like. In this example, an ICP dry etching apparatus, which is a high-density plasma source, was used.

まず、塩素系ガスを用いてエッチングを行った結果について説明する。表１は、窒化タンタル膜、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ膜（以下、ＩＧＺＯ（１１１）膜）、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ膜（以下、ＩＧＺＯ（１３２）膜）のそれぞれのサンプルのエッチングレートの比較である。エッチングは、チャンバー内の圧力を０．６７Ｐａ、基板温度を４０℃とし、上部電極のコイルに２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を印加し、基板側の電極に５０Ｗの電力を印加し、エッチングガスは塩素（Ｃｌ２）のみで行った。 First, the results of etching using chlorine gas will be described. Table 1 shows a tantalum nitride film, an In: Ga: Zn = 1: 1: 1 IGZO film (hereinafter referred to as IGZO (111) film), an In: Ga: Zn = 1: 3: 2 IGZO film (hereinafter referred to as IGZO). It is a comparison of the etching rate of each sample of (132) film | membrane. Etching is performed by setting the pressure in the chamber to 0.67 Pa, the substrate temperature to 40 ° C., applying 2000 W RF (13.56 MHz) power to the coil of the upper electrode, and applying 50 W power to the electrode on the substrate side. The gas was only chlorine (Cl 2 ).

また、表２は、窒化チタン膜、ＩＧＺＯ（１１１）膜、ＩＧＺＯ（１３２）膜のそれぞれのサンプルのエッチングレートの比較である。エッチングは、チャンバー内の圧力を０．６７Ｐａ、基板温度を４０℃とし、上部電極のコイルに１０００ＷのＲＦ（１３．５６ＭＨｚ）電力を印加し、基板側の電極に５０Ｗの電力を印加し、エッチングガスはＣｌ２：ＢＣｌ３＝１：３（流量比）の混合ガスとして行った。 Table 2 compares the etching rates of the samples of the titanium nitride film, the IGZO (111) film, and the IGZO (132) film. Etching is performed by setting the pressure in the chamber to 0.67 Pa, the substrate temperature to 40 ° C., applying 1000 W of RF (13.56 MHz) power to the coil of the upper electrode, and applying 50 W of power to the electrode on the substrate side. The gas was a mixed gas of Cl 2 : BCl 3 = 1: 3 (flow rate ratio).

また、表３は、表１および表２より算出したそれぞれのサンプルのエッチングの選択比の比較である。窒化タンタル膜または窒化チタン膜のエッチングレートを基準（１）としたときのＩＧＺＯ（１１１）膜、ＩＧＺＯ（１３２）膜のエッチングレートを意味する。 Table 3 is a comparison of the etching selectivity of each sample calculated from Tables 1 and 2. It means the etching rate of the IGZO (111) film and the IGZO (132) film when the etching rate of the tantalum nitride film or the titanium nitride film is defined as the reference (1).

上記結果より、窒化タンタルでは十分な選択比がとれているが、窒化チタンではやや選択比が不足であり、上述の成膜条件では、ＩＧＺＯ膜のオーバーエッチングが懸念される。 From the above results, tantalum nitride has a sufficient selectivity, but titanium nitride has a slightly insufficient selectivity, and over-etching of the IGZO film is a concern under the above film formation conditions.

次に、フッ素系ガスを用いてエッチングを行った結果について説明する。表４は、窒化タンタル膜、窒化チタン膜、ＩＧＺＯ（１１１）膜、ＩＧＺＯ（１３２）膜のそれぞれのサンプルのエッチングレートの比較である。エッチングは、チャンバー内の圧力を０．６７Ｐａ、基板温度を４０℃とし、上部電極のコイルに２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を印加し、基板側の電極に５０Ｗの電力を印加し、エッチングガスは四フッ化炭素（ＣＦ４）のみで行った。 Next, the results of etching using a fluorine-based gas will be described. Table 4 compares the etching rates of the tantalum nitride film, titanium nitride film, IGZO (111) film, and IGZO (132) film. Etching is performed by setting the pressure in the chamber to 0.67 Pa, the substrate temperature to 40 ° C., applying 2000 W RF (13.56 MHz) power to the coil of the upper electrode, and applying 50 W power to the electrode on the substrate side. The gas was only carbon tetrafluoride (CF 4 ).

また、表５は、表４より算出したそれぞれのサンプルのエッチングの選択比の比較である。窒化タンタル膜または窒化チタン膜のエッチングレートを基準（１）としたときのＩＧＺＯ（１１１）膜、ＩＧＺＯ（１３２）膜のエッチングレートを意味する。 Table 5 is a comparison of the etching selectivity of each sample calculated from Table 4. It means the etching rate of the IGZO (111) film and the IGZO (132) film when the etching rate of the tantalum nitride film or the titanium nitride film is defined as the reference (1).

フッ素系ガスでは塩素系ガスよりもエッチングの選択比が高くなる傾向が見られ、特に窒化チタン膜では塩素系ガスを用いた場合よりも大きく改善される。したがって、本発明の一態様のトランジスタの構成要素である第２のソース電極および第２のドレイン電極に窒化タンタルまたは窒化チタン膜などの導電性窒化膜を用いる場合は、フッ素系ガスを用いたドライエッチングで当該導電性窒化膜をエッチングすることが好ましいことが示された。 The fluorine-based gas tends to have a higher etching selectivity than the chlorine-based gas. In particular, the titanium nitride film is greatly improved as compared with the case where the chlorine-based gas is used. Therefore, in the case where a conductive nitride film such as a tantalum nitride or a titanium nitride film is used for the second source electrode and the second drain electrode which are components of the transistor of one embodiment of the present invention, a dry process using a fluorine-based gas is used. It was shown that it is preferable to etch the conductive nitride film by etching.

図２４（Ａ）、（Ｂ）は、図１に示すトランジスタ１００のゲート絶縁膜（ＧＩ）までを作製したサンプルの断面ＳＴＥＭ写真である。ただし、ＩＧＺＯ膜には、ＩＧＺＯ（１１１）膜の単層を用いている。また、ゲート絶縁膜の上部には、サンプル加工のための保護膜が形成されている。なお、図２４（Ａ）に示すサンプルは、第２のソース電極および第２のドレイン電極に窒化タンタル、図２４（Ｂ）に示すサンプルは、第２のソース電極および第２のドレイン電極に窒化チタンを用い、両者とも上述したフッ素系ガスでエッチングを行っている。なお、第１のソース電極および第１のドレイン電極は両者ともタングステンを用いている。 24A and 24B are cross-sectional STEM photographs of samples in which the gate insulating film (GI) of the transistor 100 illustrated in FIG. 1 is manufactured. However, a single layer of IGZO (111) film is used for the IGZO film. A protective film for sample processing is formed on the gate insulating film. Note that the sample shown in FIG. 24A is tantalum nitride for the second source electrode and the second drain electrode, and the sample shown in FIG. 24B is nitrided for the second source electrode and the second drain electrode. Titanium is used, and both are etched with the fluorine-based gas described above. Note that tungsten is used for both the first source electrode and the first drain electrode.

図２４（Ａ）、（Ｂ）に示すように、ＩＧＺＯ膜のオーバーエッチングはほとんどなく、トランジスタの構造においても窒化タンタル膜または窒化チタン膜とＩＧＺＯ膜とのエッチングの選択比が高くとれることが示されている。 As shown in FIGS. 24A and 24B, there is almost no over-etching of the IGZO film, and the tantalum nitride film or the etching selectivity between the titanium nitride film and the IGZO film is high even in the transistor structure. Has been.

また、図２４（Ａ）において、窒化タンタル膜の端部のテーパ角度は７３°、図２４（Ｂ）において、窒化チタン膜の端部のテーパ角度は４３°であり、当該角度はエッチング方法を調整することにより、実施の形態１の図７（Ａ）の説明で記したθ３の範囲で調整することができる。 In FIG. 24A, the taper angle of the end portion of the tantalum nitride film is 73 °, and in FIG. 24B, the taper angle of the end portion of the titanium nitride film is 43 °. By adjusting, it is possible to adjust within the range of θ3 described in the description of FIG.

なお、図２４（Ａ）、（Ｂ）に示すサンプルは、フォトリソグラフィ工程において、光源に波長３６５ｎｍの光（ｉ線）を用いて作製した。したがって、チャネル長に相当する窒化タンタルまたは窒化チタンの間隔は３００ｎｍ前後であるが、電子ビーム露光装置を用いることによって、３０ｎｍ以下の間隔に形成可能である。 Note that the samples illustrated in FIGS. 24A and 24B were manufactured using light (i-line) having a wavelength of 365 nm as a light source in a photolithography process. Therefore, although the interval between tantalum nitride or titanium nitride corresponding to the channel length is about 300 nm, it can be formed at an interval of 30 nm or less by using an electron beam exposure apparatus.

以上より、本発明の一態様のトランジスタを形成できることが示された。したがって、電気特性が良好で、長期信頼性の高いトランジスタを提供することができる。 The above indicates that the transistor of one embodiment of the present invention can be formed. Therefore, a transistor with favorable electrical characteristics and high long-term reliability can be provided.

なお、本実施例は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。 Note that this example can be combined with any of the other embodiments and examples in this specification as appropriate.

１００ トランジスタ
１１０ 基板
１２０ 下地絶縁膜
１３０ 酸化物半導体層
１３１ 第１の酸化物半導体層
１３２ 第２の酸化物半導体層
１３３ 第３の酸化物半導体層
１３４ 領域
１３５ 領域
１４１ 第１のソース電極層
１４２ 第２のソース電極層
１５０ 導電膜
１５１ 第１のドレイン電極層
１５２ 第２のドレイン電極層
１６０ ゲート絶縁膜
１７０ ゲート電極層
１８０ 酸化物絶縁層
１９０ 端部
２００ トランジスタ
２３１ 第１の酸化物半導体層
２３２ 第２の酸化物半導体層
２３３ 第３の酸化物半導体層
２３４ 第４の酸化物半導体層
３００ トランジスタ
４００ 領域
５００ マイクロコンピュータ
５０１ 直流電源
５０２ バスライン
５０３ パワーゲートコントローラ
５０４ パワーゲート
５０５ ＣＰＵ
５０６ 揮発性記憶部
５０７ 不揮発性記憶部
５０８ インターフェース
５０９ 検出部
５１１ 光センサ
５１２ アンプ
５１３ ＡＤコンバータ
５３０ 発光素子
６０１ 半導体基板
６０３ 素子分離領域
６０４ ゲート電極
６０６ａ 第１の酸化物半導体層
６０６ｂ 第２の酸化物半導体層
６０６ｃ 第３の酸化物半導体層
６０７ ゲート絶縁膜
６０９ ゲート電極層
６１１ａ 不純物領域
６１１ｂ 不純物領域
６１２ ゲート絶縁膜
６１５ 絶縁膜
６１６ａ 第１のソース電極層
６１６ｂ 第１のドレイン電極層
６１６ｃ 第２のソース電極層
６１６ｄ 第２のドレイン電極層
６１６ｅ 電極
６１７ 絶縁膜
６１８ 酸化物絶縁層
６１９ａ コンタクトプラグ
６１９ｂ コンタクトプラグ
６２０ 絶縁膜
６２１ 絶縁膜
６２２ 絶縁膜
６２３ａ 配線
６２３ｂ 配線
６２４ 電極
６２５ 絶縁膜
６４５ 絶縁膜
６４９ 配線
６５６ 配線
６６０ 半導体膜
７１４ 光電変換素子
７１７ トランジスタ
７１９ トランジスタ
９１０ ガラス基板
９２０ 下地膜
９３０ 酸化物半導体層
９４０ タングステン膜
９５０ 酸化シリコン膜
９４１ 電極
９４２ 電極
９９０ａ レジストマスク
９９０ｂ レジストマスク
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３１０６ 素子分離絶縁層
３１５０ 電極
３２００ トランジスタ
３２０２ トランジスタ
３２０４ 容量素子
３２２０ 絶縁層
４１６２ トランジスタ
４２５０ メモリセル
４２５１ メモリセルアレイ
４２５１ａ メモリセルアレイ
４２５１ｂ メモリセルアレイ
４２５３ 周辺回路
４２５４ 容量素子
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ ＣＰＵ
８１００ 警報装置
８１０１ マイクロコンピュータ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置 100 Transistor 110 Substrate 120 Base insulating film 130 Oxide semiconductor layer 131 First oxide semiconductor layer 132 Second oxide semiconductor layer 133 Third oxide semiconductor layer 134 Region 135 Region 141 First source electrode layer 142 First Source electrode layer 150 conductive film 151 first drain electrode layer 152 second drain electrode layer 160 gate insulating film 170 gate electrode layer 180 oxide insulating layer 190 end 200 transistor 231 first oxide semiconductor layer 232 first Second oxide semiconductor layer 233 Third oxide semiconductor layer 234 Fourth oxide semiconductor layer 300 Transistor 400 Region 500 Microcomputer 501 DC power supply 502 Bus line 503 Power gate controller 504 Power gate 505 CPU
506 Volatile memory unit 507 Nonvolatile memory unit 508 Interface 509 Detection unit 511 Optical sensor 512 Amplifier 513 AD converter 530 Light emitting element 601 Semiconductor substrate 603 Element isolation region 604 Gate electrode 606a First oxide semiconductor layer 606b Second oxide Semiconductor layer 606c Third oxide semiconductor layer 607 Gate insulating film 609 Gate electrode layer 611a Impurity region 611b Impurity region 612 Gate insulating film 615 Insulating film 616a First source electrode layer 616b First drain electrode layer 616c Second source Electrode layer 616d Second drain electrode layer 616e Electrode 617 Insulating film 618 Oxide insulating layer 619a Contact plug 619b Contact plug 620 Insulating film 621 Insulating film 622 Insulating film 623a Wiring 623b Wiring 624 Electrode 625 Edge film 645 Insulating film 649 Wiring 656 Wiring 660 Semiconductor film 714 Photoelectric conversion element 717 Transistor 719 Transistor 910 Glass substrate 920 Base film 930 Oxide semiconductor layer 940 Tungsten film 950 Silicon oxide film 941 Electrode 942 Electrode 990a Resist mask 990b Resist mask 1141 Switching Element 1142 Memory cell 1143 Memory cell group 1189 ROM interface 1190 Substrate 1191 ALU
1192 ALU Controller 1193 Instruction Decoder 1194 Interrupt Controller 1195 Timing Controller 1196 Register 1197 Register Controller 1198 Bus Interface 1199 ROM
3000 Substrate 3106 Element isolation insulating layer 3150 Electrode 3200 Transistor 3202 Transistor 3204 Capacitor element 3220 Insulating layer 4162 Transistor 4250 Memory cell 4251 Memory cell array 4251a Memory cell array 4251b Memory cell array 4253 Peripheral circuit 4254 Capacitor element 8001 Housing 8002 Display unit 8003 Speaker unit 8004 CPU
8100 Alarm device 8101 Microcomputer 8200 Indoor unit 8201 Housing 8202 Air outlet 8203 CPU
8204 Outdoor unit 8300 Electric refrigerator-freezer 8301 Housing 8302 Refrigeration room door 8303 Freezing room door 8304 CPU
9700 Electric vehicle 9701 Secondary battery 9702 Control circuit 9703 Driving device 9704 Processing device

Claims (15)

基板上に形成された酸化物半導体層と、
前記酸化物半導体層に接する第１のソース電極層と、
前記第１のソース電極層を覆うように形成され、前記酸化物半導体層に接する第２のソース電極層と、
前記酸化物半導体層に接する第１のドレイン電極層と、
前記第１のドレイン電極層を覆うように形成され、前記酸化物半導体層に接する第２のドレイン電極層と、
前記酸化物半導体層、前記第２のソース電極層、前記第２のドレイン電極層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極層と、
を有することを特徴とする半導体装置。 An oxide semiconductor layer formed over the substrate;
A first source electrode layer in contact with the oxide semiconductor layer;
A second source electrode layer formed to cover the first source electrode layer and in contact with the oxide semiconductor layer;
A first drain electrode layer in contact with the oxide semiconductor layer;
A second drain electrode layer formed to cover the first drain electrode layer and in contact with the oxide semiconductor layer;
A gate insulating film formed on the oxide semiconductor layer, the second source electrode layer, and the second drain electrode layer;
A gate electrode layer formed on the gate insulating film;
A semiconductor device comprising: 基板上に形成された酸化物半導体層と、
前記酸化物半導体層に接する第２のソース電極層と、
前記第２のソース電極層上に形成された第１のソース電極層と、
前記酸化物半導体層に接する第２のドレイン電極層と、
前記第２のドレイン電極層上に形成された第１のドレイン電極層と、
前記酸化物半導体層、前記第１のソース電極層、前記第２のソース電極層、前記第１のドレイン電極層、前記第２のドレイン電極層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極層と、
を有することを特徴とする半導体装置。 An oxide semiconductor layer formed over the substrate;
A second source electrode layer in contact with the oxide semiconductor layer;
A first source electrode layer formed on the second source electrode layer;
A second drain electrode layer in contact with the oxide semiconductor layer;
A first drain electrode layer formed on the second drain electrode layer;
A gate insulating film formed on the oxide semiconductor layer, the first source electrode layer, the second source electrode layer, the first drain electrode layer, and the second drain electrode layer;
A gate electrode layer formed on the gate insulating film;
A semiconductor device comprising: 請求項１または２において、前記酸化物半導体層は、前記基板側から第１の酸化物半導体層、第２の酸化物半導体層、第３の酸化物半導体層の順で積層された構造を有し、前記第１の酸化物半導体層および前記第３の酸化物半導体層は前記第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことを特徴とする半導体装置。 3. The oxide semiconductor layer according to claim 1, wherein the oxide semiconductor layer has a structure in which a first oxide semiconductor layer, a second oxide semiconductor layer, and a third oxide semiconductor layer are stacked in this order from the substrate side. The first oxide semiconductor layer and the third oxide semiconductor layer are closer to the vacuum level than the second oxide semiconductor layer when the energy at the bottom of the conduction band is in the range of 0.05 eV to 2 eV. A semiconductor device. 請求項１乃至２のいずれか一項において、前記酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、前記第１の酸化物半導体層および前記第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が前記第２の酸化物半導体層よりも大きいことを特徴とする半導体装置。 3. The oxide semiconductor layer according to claim 1, wherein the oxide semiconductor layer is an In—M—Zn oxide (M is Al, Ti, Ga, Y, Zr, La, Ce, Nd, or Hf); The semiconductor device, wherein the first oxide semiconductor layer and the third oxide semiconductor layer have a larger atomic ratio of M to In than the second oxide semiconductor layer. 請求項１乃至４のいずれか一項において、前記酸化物半導体層は結晶質を含み、前記結晶質のｃ軸は、前記酸化物半導体層の表面の法線ベクトルに平行であることを特徴とする半導体装置。 5. The oxide semiconductor layer according to claim 1, wherein the oxide semiconductor layer includes a crystalline material, and the crystalline c-axis is parallel to a normal vector of a surface of the oxide semiconductor layer. Semiconductor device. 基板上に形成された第１の酸化物半導体層と、
前記第１の酸化物半導体層に接する第１のソース電極層と、
前記第１の酸化物半導体層に接する第１のドレイン電極層と、
前記第１の酸化物半導体層、前記第１のソース電極層、前記第１のドレイン電極層上に形成された第２の酸化物半導体層と、
前記第１のソース電極を覆うように重畳し、前記第１のソース電極および前記第２の酸化物半導体層のそれぞれと接する第２のソース電極と、
前記第１のドレイン電極を覆うように重畳し、前記第１のドレイン電極および前記第２の酸化物半導体層のそれぞれと接する第２のドレイン電極と、
前記第２の酸化物半導体層、前記第２のソース電極層、前記第２のドレイン電極層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極層と、
を有することを特徴とする半導体装置。 A first oxide semiconductor layer formed on a substrate;
A first source electrode layer in contact with the first oxide semiconductor layer;
A first drain electrode layer in contact with the first oxide semiconductor layer;
A second oxide semiconductor layer formed on the first oxide semiconductor layer, the first source electrode layer, and the first drain electrode layer;
A second source electrode overlapping with the first source electrode and contacting each of the first source electrode and the second oxide semiconductor layer;
A second drain electrode overlapping the first drain electrode and in contact with each of the first drain electrode and the second oxide semiconductor layer;
A gate insulating film formed on the second oxide semiconductor layer, the second source electrode layer, and the second drain electrode layer;
A gate electrode layer formed on the gate insulating film;
A semiconductor device comprising: 請求項６において、前記第１の酸化物半導体層は、前記基板側から第３の酸化物半導体層、第４の酸化物半導体層の順で積層された構造であり、前記第２の酸化物半導体層および前記第３の酸化物半導体層は、前記第４の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことを特徴とする半導体装置。 7. The structure according to claim 6, wherein the first oxide semiconductor layer has a structure in which a third oxide semiconductor layer and a fourth oxide semiconductor layer are stacked in this order from the substrate side. The semiconductor device, wherein the semiconductor layer and the third oxide semiconductor layer are closer to a vacuum level than the fourth oxide semiconductor layer in a range where the energy at the lower end of the conduction band is 0.05 eV or more and 2 eV or less. . 請求項６または７において、前記第１の酸化物半導体層および前記第２の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、前記第２の酸化物半導体層および前記第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が前記第４の酸化物半導体層よりも大きいことを特徴とする半導体装置。 In Claim 6 or 7, the first oxide semiconductor layer and the second oxide semiconductor layer include an In-M-Zn oxide (M is Al, Ti, Ga, Y, Zr, La, Ce, Nd or Hf), and the second oxide semiconductor layer and the third oxide semiconductor layer have an atomic ratio of M to In larger than that of the fourth oxide semiconductor layer. Semiconductor device. 請求項６乃至８のいずれか一項において、前記第１の酸化物半導体層は結晶質を含み、前記結晶質のｃ軸は、前記第１の酸化物半導体層の表面の法線ベクトルに平行であることを特徴とする半導体装置。 9. The first oxide semiconductor layer according to claim 6, wherein the first oxide semiconductor layer includes a crystalline material, and the c-axis of the crystalline material is parallel to a normal vector of the surface of the first oxide semiconductor layer. A semiconductor device characterized by the above. 請求項１乃至９のいずれか一項において、前記第１のソース電極層および前記第１のドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料であることを特徴とする半導体装置。 10. The first source electrode layer and the first drain electrode layer according to claim 1, wherein the first source electrode layer and the first drain electrode layer are mainly composed of Al, Cr, Cu, Ta, Ti, Mo, W, or these. A semiconductor device which is an alloy material. 請求項１乃至１０のいずれか一項において、前記第２のソース電極層および前記第２のドレイン電極層は、窒化タンタル、窒化チタン、ルテニウム、またはこれらを主成分とする合金材料であることを特徴とする半導体装置。 11. The second source electrode layer and the second drain electrode layer according to claim 1, wherein the second source electrode layer and the second drain electrode layer are made of tantalum nitride, titanium nitride, ruthenium, or an alloy material containing these as a main component. A featured semiconductor device. 請求項１乃至１１のいずれか一項において、前記ゲート電極層は、前記第１のソース電極層および前記第１のドレイン電極層と重畳しないことを特徴とする半導体装置。 12. The semiconductor device according to claim 1, wherein the gate electrode layer does not overlap with the first source electrode layer and the first drain electrode layer. 請求項１乃至１２のいずれか一項において、前記第１のソース電極層および前記第１のドレイン電極層の端部は、階段状の形状を有していることを特徴とする半導体装置。 13. The semiconductor device according to claim 1, wherein end portions of the first source electrode layer and the first drain electrode layer have a stepped shape. 請求項１３において、前記第１のソース電極層および前記第１のドレイン電極層の端部における格段の端面は、２０°以上８０°以下の角度で形成されていることを特徴とする半導体装置。 14. The semiconductor device according to claim 13, wherein the remarkably end faces at the end portions of the first source electrode layer and the first drain electrode layer are formed at an angle of 20 ° to 80 °. 請求項１３または１４において、前記第１のソース電極層および前記第１のドレイン電極層の端部における下段上面と下段端面との間、下段上面と上段端面との間、および上段上面と上段端面との間には、第１のソース電極層または第１のドレイン電極層の膜厚の１０％以上１００％以下からなる曲率半径を有した曲面が形成されていることを特徴とする半導体装置。 15. The upper stage upper surface and the upper stage end surface according to claim 13 or 14, between the lower stage upper surface and the lower stage end face, between the lower stage upper face and the upper stage end face, at the ends of the first source electrode layer and the first drain electrode layer. A curved surface having a radius of curvature of 10% to 100% of the thickness of the first source electrode layer or the first drain electrode layer is formed between the first and second electrode layers.
JP2013215931A 2012-10-17 2013-10-17 Method for manufacturing semiconductor device Expired - Fee Related JP6246549B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013215931A JP6246549B2 (en) 2012-10-17 2013-10-17 Method for manufacturing semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012230339 2012-10-17
JP2012230339 2012-10-17
JP2013215931A JP6246549B2 (en) 2012-10-17 2013-10-17 Method for manufacturing semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015246221A Division JP6188775B2 (en) 2012-10-17 2015-12-17 Semiconductor device

Publications (3)

Publication Number Publication Date
JP2014099602A true JP2014099602A (en) 2014-05-29
JP2014099602A5 JP2014099602A5 (en) 2016-11-10
JP6246549B2 JP6246549B2 (en) 2017-12-13

Family

ID=50941342

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013215931A Expired - Fee Related JP6246549B2 (en) 2012-10-17 2013-10-17 Method for manufacturing semiconductor device
JP2015246221A Expired - Fee Related JP6188775B2 (en) 2012-10-17 2015-12-17 Semiconductor device

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2015246221A Expired - Fee Related JP6188775B2 (en) 2012-10-17 2015-12-17 Semiconductor device

Country Status (1)

Country Link
JP (2) JP6246549B2 (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015181684A1 (en) * 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
JP2016058751A (en) * 2012-10-17 2016-04-21 株式会社半導体エネルギー研究所 Semiconductor device
WO2016139548A1 (en) * 2015-03-03 2016-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2018026564A (en) * 2016-08-08 2018-02-15 株式会社半導体エネルギー研究所 Semiconductor device and semiconductor device manufacturing method
US10181531B2 (en) 2015-07-08 2019-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor having low parasitic capacitance
CN110544693A (en) * 2018-05-29 2019-12-06 长鑫存储技术有限公司 Method for producing semiconductor memory cell and semiconductor memory cell
WO2020195972A1 (en) * 2019-03-28 2020-10-01 株式会社ジャパンディスプレイ Display device and method for manufacturing display device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023209486A1 (en) * 2022-04-29 2023-11-02 株式会社半導体エネルギー研究所 Semiconductor device, and storage device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011058611A1 (en) * 2009-11-13 2011-05-19 株式会社島津製作所 Method for manufacturing a thin film transistor
JP2011129923A (en) * 2009-12-15 2011-06-30 Samsung Mobile Display Co Ltd Thin film transistor, method for manufacturing the same, and organic electroluminescence device equipped with the same
JP2011135063A (en) * 2009-11-28 2011-07-07 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
JP2012134467A (en) * 2010-11-30 2012-07-12 Semiconductor Energy Lab Co Ltd Manufacturing method for semiconductor device
JP2012169610A (en) * 2011-01-28 2012-09-06 Semiconductor Energy Lab Co Ltd Manufacturing method for semiconductor device, and semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101763052B1 (en) * 2010-12-03 2017-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
US8709920B2 (en) * 2011-02-24 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6246549B2 (en) * 2012-10-17 2017-12-13 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011058611A1 (en) * 2009-11-13 2011-05-19 株式会社島津製作所 Method for manufacturing a thin film transistor
JP2011135063A (en) * 2009-11-28 2011-07-07 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
JP2011129923A (en) * 2009-12-15 2011-06-30 Samsung Mobile Display Co Ltd Thin film transistor, method for manufacturing the same, and organic electroluminescence device equipped with the same
JP2012134467A (en) * 2010-11-30 2012-07-12 Semiconductor Energy Lab Co Ltd Manufacturing method for semiconductor device
JP2012169610A (en) * 2011-01-28 2012-09-06 Semiconductor Energy Lab Co Ltd Manufacturing method for semiconductor device, and semiconductor device

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016058751A (en) * 2012-10-17 2016-04-21 株式会社半導体エネルギー研究所 Semiconductor device
US9847431B2 (en) 2014-05-30 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
JP2016006872A (en) * 2014-05-30 2016-01-14 株式会社半導体エネルギー研究所 Semiconductor device, module and electronic apparatus
WO2015181684A1 (en) * 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
TWI663726B (en) * 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
US10879381B2 (en) 2015-03-03 2020-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2016139548A1 (en) * 2015-03-03 2016-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11489065B2 (en) 2015-03-03 2022-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI718125B (en) * 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 Semiconductor device and manufacturing method thereof
JP2016167584A (en) * 2015-03-03 2016-09-15 株式会社半導体エネルギー研究所 Semiconductor device and method of manufacturing the same
US9865712B2 (en) 2015-03-03 2018-01-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10446671B2 (en) 2015-03-03 2019-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10424676B2 (en) 2015-07-08 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10181531B2 (en) 2015-07-08 2019-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor having low parasitic capacitance
JP6999325B2 (en) 2016-08-08 2022-01-18 株式会社半導体エネルギー研究所 Semiconductor device
JP2018026564A (en) * 2016-08-08 2018-02-15 株式会社半導体エネルギー研究所 Semiconductor device and semiconductor device manufacturing method
CN110544693A (en) * 2018-05-29 2019-12-06 长鑫存储技术有限公司 Method for producing semiconductor memory cell and semiconductor memory cell
CN110544693B (en) * 2018-05-29 2024-05-17 长鑫存储技术有限公司 Method for manufacturing semiconductor memory cell and semiconductor memory cell
WO2020195972A1 (en) * 2019-03-28 2020-10-01 株式会社ジャパンディスプレイ Display device and method for manufacturing display device
JP2020167188A (en) * 2019-03-28 2020-10-08 株式会社ジャパンディスプレイ Display device and manufacturing method thereof

Also Published As

Publication number Publication date
JP6246549B2 (en) 2017-12-13
JP6188775B2 (en) 2017-08-30
JP2016058751A (en) 2016-04-21

Similar Documents

Publication Publication Date Title
JP7185677B2 (en) transistor
KR102642676B1 (en) Semiconductor device
JP6612944B2 (en) Semiconductor device
JP6203601B2 (en) Semiconductor device
JP6285153B2 (en) Semiconductor device
JP6220641B2 (en) Semiconductor device
JP6021586B2 (en) Semiconductor device
TWI641112B (en) Semiconductor device
JP6059501B2 (en) Method for manufacturing semiconductor device
JP6246549B2 (en) Method for manufacturing semiconductor device
KR102526635B1 (en) Semiconductor device
JP6204145B2 (en) Semiconductor device
JP2014082388A (en) Semiconductor device
JP6345842B2 (en) Semiconductor device
JP6293229B2 (en) Semiconductor device
JP6302037B2 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160927

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160927

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170620

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171019

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171031

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171115

R150 Certificate of patent or registration of utility model

Ref document number: 6246549

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees