JP2014096461A - Power module - Google Patents
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Abstract
Description
本発明は、半導体素子を有するパワーモジュールに関する。 The present invention relates to a power module having a semiconductor element.
近年、インバータ等で使用されるパワーモジュールの冷却性能の向上が求められている。パワーモジュールは、一般に、半導体素子が搭載されたセラミック基板を有している。半導体素子を冷却する必要があるので、セラミック基板には、一般に、グリース等のサーマルインターフェースマテリアルを介してヒートシンクが取り付けられる。熱抵抗を小さくするために、サーマルインターフェースマテリアルを使わずに、セラミック基板とヒートシンクとを半田等により直接接合する方法も考案されている。 In recent years, there has been a demand for improved cooling performance of power modules used in inverters and the like. The power module generally has a ceramic substrate on which a semiconductor element is mounted. Since it is necessary to cool the semiconductor element, a heat sink is generally attached to the ceramic substrate via a thermal interface material such as grease. In order to reduce the thermal resistance, a method has been devised in which a ceramic substrate and a heat sink are directly joined by solder or the like without using a thermal interface material.
しかしながら、セラミック基板に用いられるアルミナや窒化アルミニウムと、ヒートシンクに用いられる熱伝導率のよい銅やアルミニウム合金とでは、熱膨張係数が異なるので、熱応力が発生する。その結果、セラミック基板にクラックが生じたり、セラミック基板とヒートシンクとを接合している半田層にクラックが生じたり、ヒートシンクのセラミック基板への接合面に反りが生じたりすることがあり、いずれの場合にも冷却性能が低下する。 However, thermal stress occurs because alumina or aluminum nitride used for the ceramic substrate and copper or aluminum alloy with good thermal conductivity used for the heat sink have different thermal expansion coefficients. As a result, cracks may occur in the ceramic substrate, cracks may occur in the solder layer that joins the ceramic substrate and the heat sink, and warpage may occur on the bonding surface of the heat sink to the ceramic substrate. In addition, the cooling performance decreases.
そこで、多孔質金属（特許文献１）、応力吸収空間を有する部材（特許文献２）、又は低熱膨張材料（特許文献３）を、熱応力を緩和するための応力緩和層として用いることにより、クラックや反りを防止する方法が知られている。半田層の厚さを増加させることが有効であることも知られている（特許文献４）。 Therefore, by using a porous metal (Patent Literature 1), a member having a stress absorption space (Patent Literature 2), or a low thermal expansion material (Patent Literature 3) as a stress relaxation layer for relaxing thermal stress, There are known methods for preventing warping and warping. It is also known that increasing the thickness of the solder layer is effective (Patent Document 4).
しかし、応力緩和層を用いると、冷却性能が低下し、更にはコストも増大する。また、半田層の厚さを大きくしようとしても、セラミック基板とヒートシンク等の放熱部材とを半田を溶融させて接合する際に、セラミック基板が半田層に沈んでしまうことがあり、半田層の厚さを制御することは難しい。セラミック基板が半田層に沈むと、セラミック基板の傾きや位置のずれが発生しやすい。傾きが発生すると、部分的に半田層が薄くなり、半田層にクラックが発生しやすくなる。傾きを防ぐために、セラミック基板を支持するための構造を設けてもよいが、製造コストが上昇する。 However, when the stress relaxation layer is used, the cooling performance is lowered and the cost is further increased. Even if the thickness of the solder layer is increased, when the ceramic substrate and a heat radiating member such as a heat sink are joined by melting the solder, the ceramic substrate may sink into the solder layer. It is difficult to control. When the ceramic substrate sinks into the solder layer, the ceramic substrate is likely to be tilted or displaced. When the tilt occurs, the solder layer is partially thinned, and cracks are likely to occur in the solder layer. In order to prevent the inclination, a structure for supporting the ceramic substrate may be provided, but the manufacturing cost increases.
本発明は、パワーモジュールの冷却性能の低下を低コストで防ぐことを目的とする。 An object of this invention is to prevent the fall of the cooling performance of a power module at low cost.
第１の発明は、絶縁基板（12）と、前記絶縁基板（12）の一方の面に搭載された半導体素子(24)と、前記絶縁基板（12）の他方の面に形成された第１金属層（14）と、放熱部材（42）と、前記放熱部材（42）と前記第１金属層（14）とを接合する半田層（32）とを備え、前記半田層（32）の、前記第１金属層（14）と接する領域の周囲長の総計は、前記絶縁基板（12）の前記他方の面の周囲長より長いパワーモジュールである。 According to a first aspect of the present invention, there is provided an insulating substrate (12), a semiconductor element (24) mounted on one surface of the insulating substrate (12), and a first surface formed on the other surface of the insulating substrate (12). A metal layer (14), a heat dissipation member (42), and a solder layer (32) for joining the heat dissipation member (42) and the first metal layer (14), the solder layer (32), The total perimeter of the region in contact with the first metal layer (14) is a power module longer than the perimeter of the other surface of the insulating substrate (12).
第１の発明によると、放熱部材（42）と第１金属層（14）とを接合するときにおける溶融した半田層（32）の表面張力が、半田層（32）と第１金属層（14）とが単純な形状の１つの領域で接する場合に比べて大きくなる。このため、絶縁基板（12）が半田層（32）に沈みにくくなり、絶縁基板（12）の傾きを抑えることができ、半田層（32）の厚さの最小値（TN）が小さくなり過ぎないようにすることができる。 According to the first invention, the surface tension of the molten solder layer (32) when joining the heat dissipation member (42) and the first metal layer (14) is such that the solder layer (32) and the first metal layer (14 ) And a single region of a simple shape. For this reason, the insulating substrate (12) is less likely to sink into the solder layer (32), the inclination of the insulating substrate (12) can be suppressed, and the minimum thickness (TN) of the solder layer (32) becomes too small. Can not be.
第２の発明は、第１の発明において、前記半田層（32）の領域は、複数の領域に分割されているパワーモジュールである。 A second invention is a power module according to the first invention, wherein a region of the solder layer (32) is divided into a plurality of regions.
第２の発明によると、半田層（32）の領域が複数の領域に分割されているので、半田層（32）の、第１金属層（14）と接する領域の周囲長の総計が長くなる。 According to the second invention, since the area of the solder layer (32) is divided into a plurality of areas, the total perimeter of the area of the solder layer (32) in contact with the first metal layer (14) becomes longer. .
第３の発明は、第２の発明において、前記複数の領域の一部は、前記絶縁基板（12）の周辺部に対応する位置に設けられているパワーモジュールである。 A third invention is the power module according to the second invention, wherein a part of the plurality of regions is provided at a position corresponding to a peripheral portion of the insulating substrate (12).
第３の発明によると、半田が存在しない領域を半導体素子(24)の近くに有しないようにすることができる。 According to the third aspect of the present invention, it is possible to avoid having a region where no solder exists near the semiconductor element (24).
第４の発明は、第１の発明において、前記半田層（32）の領域は、前記半導体素子(24)の直下の領域の全体を含むパワーモジュールである。 A fourth invention is a power module according to the first invention, wherein the region of the solder layer (32) includes the entire region immediately below the semiconductor element (24).
第４の発明によると、半導体素子(24)から放熱部材（42）へ熱を十分に伝えることができる。 According to the fourth invention, heat can be sufficiently transferred from the semiconductor element (24) to the heat radiating member (42).
第５の発明は、第１の発明において、前記第１金属層（14）又は前記放熱部材（42）の互いに対向する面の少なくとも一方には、平面視において、前記半田層（32）の領域以外の領域でソルダーレジスト(34,36)が塗布されているパワーモジュールである。 In a fifth aspect based on the first aspect, at least one of the first metal layer (14) and the heat dissipating member (42) facing each other has a region of the solder layer (32) in plan view. It is a power module in which a solder resist (34, 36) is applied in a region other than.
第５の発明によると、ソルダーレジスト(36)の塗布によって半田が存在しない領域を設けることができる。 According to the fifth aspect of the present invention, it is possible to provide a region where no solder exists by applying the solder resist (36).
第６の発明は、第１の発明において、前記第１金属層（14）は、平面視において、前記半田層（32）の領域の形状と略同一の形状を有するパワーモジュールである。 A sixth invention is the power module according to the first invention, wherein the first metal layer (14) has substantially the same shape as that of the area of the solder layer (32) in plan view.
第６の発明によると、第１金属層（14）の形状に応じて半田が存在しない領域を設けることができる。 According to the sixth aspect of the present invention, it is possible to provide a region where no solder exists according to the shape of the first metal layer (14).
第７の発明は、第１の発明において、前記絶縁基板は、平面視において、前記半田層（32）の領域以外の領域で貫通孔を有するパワーモジュールである。 A seventh invention is the power module according to the first invention, wherein the insulating substrate has a through hole in a region other than the region of the solder layer (32) in a plan view.
第７の発明によると、貫通孔を有するので、パワーモジュールが封止材(54)によって封止される際に空気が残留しにくくなる。 According to the seventh aspect, since the through hole is provided, air hardly remains when the power module is sealed with the sealing material (54).
第８の発明は、第７の発明において、前記絶縁基板（12）の前記一方の面に第２金属層（16）を更に有し、前記第２金属層（16）は、平面視において、前記半田層（32）の領域以外の領域で貫通孔(74)を有するパワーモジュールである。 According to an eighth aspect, in the seventh aspect, the insulating substrate (12) further includes a second metal layer (16) on the one surface, and the second metal layer (16) is The power module has a through hole (74) in a region other than the region of the solder layer (32).
第８の発明によると、半田が存在しない領域に第２金属層（16）が存在している場合にも、封止される際に空気が残留しにくくなる。 According to the eighth aspect of the invention, even when the second metal layer (16) is present in a region where no solder is present, air hardly remains when sealed.
第１の発明によると、半田層（32）の厚さの最小値（TN）が小さくなり過ぎないようにすることができるので、半田層（32）におけるクラックの発生を抑えることができる。したがって、パワーモジュールの冷却性能の低下を防ぐことができる。 According to the first invention, it is possible to prevent the minimum value (TN) of the thickness of the solder layer (32) from becoming too small, so that the occurrence of cracks in the solder layer (32) can be suppressed. Therefore, it is possible to prevent a decrease in the cooling performance of the power module.
第２の発明によると、半田層（32）の、金属層（14）と接する領域の周囲長の総計が長くなるので、半田層（32）の表面張力が大きくなる。 According to the second aspect of the invention, the total perimeter of the area of the solder layer (32) in contact with the metal layer (14) is increased, so that the surface tension of the solder layer (32) is increased.
第３又は第４の発明によると、半導体素子(24)の放熱を妨げないようにすることができる。 According to the third or fourth invention, the heat dissipation of the semiconductor element (24) can be prevented.
第５又は第６の発明によると、半田層（32）の、金属層（14）と接する領域を制御することができる。 According to the fifth or sixth invention, the region of the solder layer (32) in contact with the metal layer (14) can be controlled.
第７又は第８の発明によると、パワーモジュールが封止材(54)によって封止される際に空気が残留しにくくなり、封止材(54)によって満たされないボイド(72)の発生を抑えることができる。 According to the seventh or eighth invention, when the power module is sealed with the sealing material (54), it is difficult for air to remain, and the generation of the void (72) not filled with the sealing material (54) is suppressed. be able to.
以下、本発明の実施の形態について、図面を参照しながら説明する。図面において同じ参照番号で示された構成要素は、同一の又は類似の構成要素である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Components shown with the same reference numbers in the drawings are identical or similar components.
図１は、本発明の実施形態に係るパワーモジュールの構成例を示す断面図である。図１のパワーモジュール（100）は、絶縁基板（12）と、金属層（14,16）と、半田層（22,32）と、半導体素子(24)と、ボンディングワイヤ(26)と、放熱部材（42）と、ケース(52)と、封止材(54)とを有する。以下の説明では、「主面」は、部材の面のうち、厚み方向（積層方向）において互いに対向する一対の面を示す。 FIG. 1 is a cross-sectional view illustrating a configuration example of a power module according to an embodiment of the present invention. 1 includes an insulating substrate (12), metal layers (14, 16), solder layers (22, 32), semiconductor elements (24), bonding wires (26), and heat dissipation. It has a member (42), a case (52), and a sealing material (54). In the following description, “main surfaces” indicate a pair of surfaces facing each other in the thickness direction (stacking direction) among the surfaces of the members.
絶縁基板（12）は、絶縁材料（例えば、セラミックス）で構成されている。絶縁基板（12）は、例えば矩形状に形成されている。絶縁基板（12）の一方の主面（上面）には、金属層（16）が形成されている。金属層（16）は、導電性材料（例えば、銅，銅合金，アルミニウム，アルミニウム合金等）によって構成されている。金属層（16）は、所定の回路パターンを有するように形成されている。絶縁基板（12）のこの主面には、半導体素子（24）が搭載されている。具体的には、半導体素子（24）は、半田層（22）によって金属層（16）と接合されている。半導体素子（24）は、例えば、パワートランジスタや、整流ダイオードである。半導体素子（24）は、ボンディングワイヤ（26）によって金属層（16）の一部に電気的に接続されている。 The insulating substrate (12) is made of an insulating material (for example, ceramics). The insulating substrate (12) is formed in a rectangular shape, for example. A metal layer (16) is formed on one main surface (upper surface) of the insulating substrate (12). The metal layer (16) is made of a conductive material (for example, copper, copper alloy, aluminum, aluminum alloy, etc.). The metal layer (16) is formed to have a predetermined circuit pattern. A semiconductor element (24) is mounted on this main surface of the insulating substrate (12). Specifically, the semiconductor element (24) is joined to the metal layer (16) by the solder layer (22). The semiconductor element (24) is, for example, a power transistor or a rectifier diode. The semiconductor element (24) is electrically connected to a part of the metal layer (16) by a bonding wire (26).
絶縁基板（12）の他方の主面（下面）には、金属層（14）が形成されている。金属層（14）は、導電性材料（例えば、銅，銅合金，アルミニウム，アルミニウム合金等）によって構成されている。放熱部材（42）は、伝熱性材料（例えば、銅，銅合金，アルミニウム，アルミニウム合金等）によって構成されている。半田層（32）は、放熱部材（42）と金属層（14）とを接合する。放熱部材（42）は、例えば矩形状に形成されている。ここでは省略したが、放熱部材（42）は放熱フィンを有していてもよい。 A metal layer (14) is formed on the other main surface (lower surface) of the insulating substrate (12). The metal layer (14) is made of a conductive material (for example, copper, copper alloy, aluminum, aluminum alloy, etc.). The heat radiating member (42) is made of a heat conductive material (for example, copper, copper alloy, aluminum, aluminum alloy, etc.). The solder layer (32) joins the heat dissipation member (42) and the metal layer (14). The heat radiating member (42) is formed in a rectangular shape, for example. Although omitted here, the heat dissipating member (42) may have heat dissipating fins.
ケース(52)は、例えば筒状であって、絶縁基板（12）等を囲むように放熱部材（42）の上に形成されている。ケース(52)は、例えば樹脂によって構成されている。ケース(52)内の半導体素子（24）等は、水分、塵埃、接触等からの保護のために、封止材(54)によって封止されている。封止材(54)は、例えば、シリコン系のゲルや、エポキシ系のハードレジンである。 The case (52) has a cylindrical shape, for example, and is formed on the heat dissipation member (42) so as to surround the insulating substrate (12) and the like. The case (52) is made of resin, for example. The semiconductor element (24) and the like in the case (52) are sealed with a sealing material (54) for protection from moisture, dust, contact, and the like. The sealing material (54) is, for example, a silicon-based gel or an epoxy-based hard resin.
図２は、図１の放熱部材（42）の上面の例を示す平面図である。図１は、図２のＡ−Ａ面での断面図である。放熱部材（42）は、例えば、アルミニウム製であって、半田付け性を向上させるために、その表面にはニッケルめっき処理が行われている。図２のように、放熱部材（42）の上面には、半田層（32）の３つの領域（32A,32B,32C）（以下では半田領域とも称する）と、それ以外の非半田領域とが存在する。非半田領域には、ソルダーレジスト（36）が塗布されている。半田領域（32A,32B,32C）の間でブリッジが形成されるのを防ぐために、半田領域（32A,32B,32C）に挟まれた非半田領域（ここではソルダーレジスト（36）が塗布された一部の領域（36B,36C））の幅は、例えば１mm以上にする。 FIG. 2 is a plan view showing an example of the upper surface of the heat dissipation member (42) of FIG. 1 is a cross-sectional view taken along plane AA of FIG. The heat radiating member (42) is made of, for example, aluminum, and the surface thereof is subjected to nickel plating in order to improve solderability. As shown in FIG. 2, on the upper surface of the heat dissipation member (42), there are three regions (32A, 32B, 32C) (hereinafter also referred to as solder regions) of the solder layer (32) and other non-solder regions. Exists. A solder resist (36) is applied to the non-solder area. In order to prevent a bridge from being formed between the solder areas (32A, 32B, 32C), a non-solder area (here, solder resist (36)) was applied between the solder areas (32A, 32B, 32C) The width of some of the regions (36B, 36C) is, for example, 1 mm or more.
図２には、平面視において、絶縁基板（12）及び金属層（14）が放熱部材（42）に重なる領域が示されている。金属層（14）は、例えば矩形の領域を有しており、その面積は絶縁基板（12）の面積以下である。絶縁基板（12）の面積は放熱部材（42）の面積より小さい。 FIG. 2 shows a region where the insulating substrate (12) and the metal layer (14) overlap the heat dissipation member (42) in plan view. The metal layer (14) has, for example, a rectangular region, and the area is equal to or smaller than the area of the insulating substrate (12). The area of the insulating substrate (12) is smaller than the area of the heat dissipation member (42).
半田層（32）の、金属層（14）と接する領域（図２では半田領域（32A,32B,32C））の周囲長の総計は、半田層（32）が例えば金属層（14）とほぼ同様の１つの矩形領域のみを有する場合より長い。また、半田層（32）の、金属層（14）と接する領域の周囲長の総計は、絶縁基板（12）の下面の周囲長より長い。これらの領域の周囲長の総計は、これらの領域の全体を含む矩形の周囲長より長いとも言える。図２では半田層（32）の領域の全体が金属層（14）に接しているが、半田層（32）の領域の全体のうちの一部が金属層（14）に接していなくてもよい。金属層（14）のうちの一部が半田層（32）に接していなくてもよい。 The total perimeter of the area of the solder layer (32) in contact with the metal layer (14) (the solder area (32A, 32B, 32C) in FIG. 2) is approximately equal to that of the metal layer (14). It is longer than the case of having only one rectangular area. Further, the total perimeter of the area of the solder layer (32) in contact with the metal layer (14) is longer than the perimeter of the lower surface of the insulating substrate (12). It can be said that the total perimeter of these areas is longer than the perimeter of the rectangle including the whole of these areas. In FIG. 2, the entire region of the solder layer (32) is in contact with the metal layer (14), but a part of the entire region of the solder layer (32) may not be in contact with the metal layer (14). Good. A part of the metal layer (14) may not be in contact with the solder layer (32).
図２には、平面視において、半導体素子（24）が放熱部材（42）に重なる領域も示されている。このように、半田領域（32A）は、半導体素子（24）の直下の領域の全体を含む。半田領域（32B,32C）は、絶縁基板（12）の周辺部に対応する位置に設けられている。周辺部とは、例えば、半導体素子（24）の直下の領域以外の領域である。 FIG. 2 also shows a region where the semiconductor element (24) overlaps the heat dissipation member (42) in plan view. Thus, the solder region (32A) includes the entire region directly below the semiconductor element (24). The solder regions (32B, 32C) are provided at positions corresponding to the peripheral portion of the insulating substrate (12). The peripheral portion is, for example, a region other than a region directly below the semiconductor element (24).
図３（ａ）〜図３（ｄ）は、絶縁基板（12）と放熱部材（42）との接合の手順の例を示す断面図である。これらの図は、図２のＡ−Ａ面での断面図である。ここでは、絶縁基板（12）に搭載された半導体素子（24）等の図示を省略する。 FIG. 3A to FIG. 3D are cross-sectional views showing an example of a procedure for joining the insulating substrate (12) and the heat radiating member (42). These drawings are cross-sectional views taken along plane AA of FIG. Here, illustration of the semiconductor element (24) and the like mounted on the insulating substrate (12) is omitted.
まず、放熱部材（42）の表面に、ソルダーレジスト（36）を図２のようなパターンで塗布する（図３（ａ））。次に、放熱部材（42）の上にメタルマスク（62）を載せ、クリーム半田（31）を塗布する（図３（ｂ））。メタルマスク（62）の厚さは、例えば600μmである。メタルマスク（62）には、図２の半田領域（32A,32B,32C）に対応する部分に穴が開けられているので、半田領域（32A,32B,32C）にクリーム半田（31）が載った状態になる。次に、金属層（14,16）が両主面に形成された絶縁基板（12）を、クリーム半田（31）の上に載せる（図３（ｃ））。クリーム半田（31）の上に載せる前に、金属層（14）の表面においてソルダーレジスト（36）に対向する部分には、ソルダーレジスト（34）を塗布しておく。次に、図３（ｃ）のモジュール全体をリフロー炉に入れ、クリーム半田（31）を溶融させ（図３（ｄ））、その後冷却する。以上により、金属層（14）と放熱部材（42）とが半田層（32）で接合される。 First, a solder resist (36) is applied to the surface of the heat radiating member (42) in a pattern as shown in FIG. 2 (FIG. 3 (a)). Next, a metal mask (62) is placed on the heat dissipation member (42), and cream solder (31) is applied (FIG. 3B). The thickness of the metal mask (62) is, for example, 600 μm. Since the metal mask (62) has holes in the portions corresponding to the solder regions (32A, 32B, 32C) in FIG. 2, the cream solder (31) is placed on the solder regions (32A, 32B, 32C). It becomes a state. Next, the insulating substrate (12) on which the metal layers (14, 16) are formed on both main surfaces is placed on the cream solder (31) (FIG. 3 (c)). Before being placed on the cream solder (31), the solder resist (34) is applied to the surface of the metal layer (14) facing the solder resist (36). Next, the entire module of FIG. 3C is put into a reflow furnace, the cream solder (31) is melted (FIG. 3D), and then cooled. As described above, the metal layer (14) and the heat dissipation member (42) are joined by the solder layer (32).
一例として、金属層（14）のサイズが57mm×37mm、半田領域に挟まれたソルダーレジスト（36）の領域（36B,36C）の幅が2mm、半田の表面張力（γs）が470mN/m（0.470N/m）である場合について、溶融した半田の表面張力を求める。絶縁基板（12）上の金属層（14）が半田層（32）と接触する長さ（接触長さ）（Ls）は、半田領域（32A,32B,32C）の周囲長の総和に等しく、408mm（0.408m）であるので、表面張力（Fs）は、
Fs ＝ γs×Ls ＝ 0.470×0.408 ＝ 0.192N
である。絶縁基板（12）等（半田層（32）の上にある半導体素子（24）等を含む）の質量（Mb）は15.4g、重力加速度（g）は9.8m/s2であるので、絶縁基板（12）等による荷重（Fb）は、
Fb ＝ Mb×g ＝ 0.0154×9.8 ＝ 0.1509N
荷重（Fb）に対する表面張力（Fs）の比（R）は、
R ＝ Fs／Fb ＝ 0.192／0.1509 ＝ 1.27
表面張力（Fs）が荷重（Fb）より大きいので、半田層（32）の上にある絶縁基板（12）等は、基本的には半田層（32）に沈まない。
As an example, the size of the metal layer (14) is 57mm x 37mm, the width of the solder resist (36) region (36B, 36C) sandwiched between the solder regions is 2mm, and the solder surface tension (γs) is 470mN / m ( For the case of 0.470 N / m), obtain the surface tension of the molten solder. The length (contact length) (Ls) at which the metal layer (14) on the insulating substrate (12) contacts the solder layer (32) is equal to the total perimeter of the solder area (32A, 32B, 32C) Since it is 408mm (0.408m), the surface tension (Fs) is
Fs = γs x Ls = 0.470 x 0.408 = 0.192N
It is. Weight of the insulating substrate (12) or the like (including semiconductor devices above the solder layer (32) (24), etc.) (Mb) is 15.4 g, so the gravitational acceleration (g) is a 9.8 m / s 2, insulation The load (Fb) due to the substrate (12) etc. is
Fb = Mb x g = 0.0154 x 9.8 = 0.1509N
The ratio (R) of surface tension (Fs) to load (Fb) is
R = Fs / Fb = 0.192 / 0.1509 = 1.27
Since the surface tension (Fs) is larger than the load (Fb), the insulating substrate (12) and the like on the solder layer (32) basically does not sink into the solder layer (32).
図４は、半田層（32）が１つの領域のみを有する場合における、放熱部材（42）の上面の例を示す平面図である。ソルダーレジスト（36）及びメタルマスク（62）を用いずにクリーム半田（31）を塗布し、溶融させると、放熱部材（42）の上面に例えば図４のように半田層（32）が形成される。図５は、絶縁基板（12）等が放熱部材（42）の上面に対して平行ではない場合の例を示す断面図である。 FIG. 4 is a plan view showing an example of the upper surface of the heat dissipation member (42) when the solder layer (32) has only one region. When cream solder (31) is applied and melted without using the solder resist (36) and the metal mask (62), the solder layer (32) is formed on the upper surface of the heat dissipation member (42) as shown in FIG. 4, for example. The FIG. 5 is a cross-sectional view showing an example where the insulating substrate (12) or the like is not parallel to the upper surface of the heat dissipation member (42).
一例として、図４において金属層（14）のサイズが57mm×37mmである場合について、溶融した半田の表面張力を求める。絶縁基板（12）上の金属層（14）が半田層（32）と接触する長さ（Ls0）は、金属層（14）の領域の周囲長にほぼ等しく、188mm（0.188m）である。これは絶縁基板（12）の周囲長より少し短い。表面張力（Fs0）は、
Fs0 ＝ γs×Ls0 ＝ 0.470×0.188 ＝ 0.0884N
である。半田層（32）の上にある絶縁基板（12）等による荷重（Fb）は、上述のように0.1509Nであるので、荷重（Fb）に対する表面張力（Fs0）の比（R0）は、
R0 ＝ Fs0／Fb ＝ 0.0884／0.1509 ＝ 0.586
表面張力（Fs0）が荷重（Fb）より小さいので、半田層（32）の上にある絶縁基板（12）等は、半田層（32）に沈んでしまい、図５のように、放熱部材（42）に対して傾くことが多い。絶縁基板（12）等が傾くと、つまり、絶縁基板（12）と放熱部材（42）とが成す角度（θ）が大きくなると、半田層（32）の厚さの最小値（TN）が小さくなる。
As an example, when the size of the metal layer (14) in FIG. 4 is 57 mm × 37 mm, the surface tension of the molten solder is obtained. The length (Ls0) at which the metal layer (14) on the insulating substrate (12) contacts the solder layer (32) is approximately equal to the peripheral length of the region of the metal layer (14), and is 188 mm (0.188 m). This is slightly shorter than the perimeter of the insulating substrate (12). The surface tension (Fs0) is
Fs0 = γs x Ls0 = 0.470 x 0.188 = 0.0884N
It is. Since the load (Fb) due to the insulating substrate (12) etc. on the solder layer (32) is 0.1509N as described above, the ratio (R0) of the surface tension (Fs0) to the load (Fb) is
R0 = Fs0 / Fb = 0.0884 / 0.1509 = 0.586
Since the surface tension (Fs0) is smaller than the load (Fb), the insulating substrate (12) etc. on the solder layer (32) sinks into the solder layer (32), and as shown in FIG. 42) is often inclined. When the insulating substrate (12) etc. is tilted, that is, when the angle (θ) between the insulating substrate (12) and the heat dissipation member (42) is increased, the minimum value (TN) of the solder layer (32) is decreased. Become.
図２のように半田層（32）を形成した場合と、図４のように半田層（32）を形成した場合とについて、サンプルを８個ずつ作成した。各サンプルについて半田層（32）の厚さの最小値（TN）と、絶縁基板（12）と放熱部材（42）とが成す角度（θ）とを測定した。表１は、図２のように複数の半田領域を有する半田層（32）を形成した場合のサンプル（A1,A2,A3,A4,A5,A6,A7,A8）についての測定結果である。表２は、図４のように１つの半田領域のみを有する半田層（32）を形成した場合のサンプル（P1,P2,P3,P4,P5,P6,P7,P8）についての測定結果である。 Eight samples were prepared for each of the case where the solder layer (32) was formed as shown in FIG. 2 and the case where the solder layer (32) was formed as shown in FIG. For each sample, the minimum thickness (TN) of the solder layer (32) and the angle (θ) formed by the insulating substrate (12) and the heat dissipation member (42) were measured. Table 1 shows the measurement results for the samples (A1, A2, A3, A4, A5, A6, A7, A8) when the solder layer (32) having a plurality of solder regions is formed as shown in FIG. Table 2 shows the measurement results for the samples (P1, P2, P3, P4, P5, P6, P7, P8) when the solder layer (32) having only one solder region is formed as shown in FIG. .
図６は、半田層（32）の厚さの最小値（TN）を各サンプルについて示すグラフである。図７は、絶縁基板（12）と放熱部材（42）とが成す角度（θ）を各サンプルについて示すグラフである。半田層（32）の厚さの最小値（TN）は、サンプル（A1-A8）の方がサンプル（P1-P8）より大きいことがわかる。つまり、サンプル（A1-A8）の方が、半田層（32）にクラック等が生じにくい。絶縁基板（12）と放熱部材（42）とが成す角度（θ）、言い換えると絶縁基板（12）の傾きは、サンプル（A1-A8）の方がサンプル（P1-P8）より小さいことがわかる。 FIG. 6 is a graph showing the minimum value (TN) of the thickness of the solder layer (32) for each sample. FIG. 7 is a graph showing the angle (θ) formed by the insulating substrate (12) and the heat dissipation member (42) for each sample. It can be seen that the minimum thickness (TN) of the solder layer (32) is larger in the sample (A1-A8) than in the sample (P1-P8). That is, the sample (A1-A8) is less likely to cause cracks in the solder layer (32). The angle (θ) formed by the insulating substrate (12) and the heat dissipation member (42), in other words, the inclination of the insulating substrate (12) is found to be smaller in the sample (A1-A8) than in the sample (P1-P8). .
図８は、図１のパワーモジュール（100）の変形例を示す断面図である。図９及び図１０は、図１のパワーモジュール（100）の他の変形例を示す断面図である。ここでは、絶縁基板（12）に搭載された半導体素子（24）等の図示を省略する。また、見やすくするために、絶縁基板（12）と放熱部材（42）とが分離した状態で示す。 FIG. 8 is a cross-sectional view showing a modification of the power module (100) of FIG. 9 and 10 are cross-sectional views showing other modifications of the power module (100) of FIG. Here, illustration of the semiconductor element (24) and the like mounted on the insulating substrate (12) is omitted. For the sake of clarity, the insulating substrate (12) and the heat dissipation member (42) are shown separated.
図８では、金属層（14）の表面には、平面視において、半田層（32）の領域以外の領域でソルダーレジスト（34）が塗布されている。しかし、放熱部材（42）の表面にはソルダーレジスト（36）を塗布しない。図９では、金属層（14）の表面にはソルダーレジスト（34）を塗布せず、代わりに、図３（ｃ）等でソルダーレジスト（34）が塗布されるべき部分に金属層（14）が存在しないように、金属層（14）を形成しておく。つまり、金属層（14）は、平面視において、半田層（32）の領域（32A,32B,32C）の形状と略同一の形状を有する。図９の場合においても、半田層（32）の、金属層（14）と接する領域の周囲長の総計は、これらの領域の全体を含む矩形の周囲長や絶縁基板（12）の下面の周囲長より長い。図１０では、図９のパワーモジュールにおいて、放熱部材（42）の表面にもソルダーレジスト（36）の塗布を行わない。 In FIG. 8, a solder resist (34) is applied to the surface of the metal layer (14) in a region other than the region of the solder layer (32) in plan view. However, the solder resist (36) is not applied to the surface of the heat dissipation member (42). In FIG. 9, the solder resist (34) is not applied to the surface of the metal layer (14). Instead, the metal layer (14) is applied to the portion where the solder resist (34) is to be applied in FIG. The metal layer (14) is formed so as to prevent the presence of. That is, the metal layer (14) has substantially the same shape as the region (32A, 32B, 32C) of the solder layer (32) in plan view. Also in the case of FIG. 9, the total perimeter of the area of the solder layer (32) in contact with the metal layer (14) is the perimeter of the rectangle including the entire area or the circumference of the lower surface of the insulating substrate (12). Longer than long. In FIG. 10, the solder resist (36) is not applied to the surface of the heat dissipation member (42) in the power module of FIG.
非半田領域の幅をある程度の大きさに設定すれば、図８〜図１０のいずれにおいても、半田が存在しない領域を形成することができる。非半田領域の幅は、例えば１mm以上にする。図８〜図１０の方法によると、ソルダーレジスト（34又は36）を塗布をする工程を減らせるので、パワーモジュールを効率よく作成することができる。 If the width of the non-solder area is set to a certain size, an area in which no solder is present can be formed in any of FIGS. The width of the non-solder area is, for example, 1 mm or more. According to the method of FIGS. 8 to 10, the number of steps of applying the solder resist (34 or 36) can be reduced, so that the power module can be efficiently produced.
図１１は、図１の放熱部材（42）の上面の他の例を示す平面図である。図２では、半田層（32）は３つの半田領域（32A,32B,32C）を有しているが、これらの領域は分離していなくてもよい。例えば、これらがつながっていて、図１１のように半田層（32）が１つの領域しか有していなくてもよい。表面張力は、半田層（32）の、金属層（14）と接する領域の周囲長の総計に比例するからである。図１１の場合にも、図２の場合とほぼ同様の表面張力が得られる。 FIG. 11 is a plan view showing another example of the upper surface of the heat dissipation member (42) of FIG. In FIG. 2, the solder layer (32) has three solder regions (32A, 32B, 32C), but these regions may not be separated. For example, they may be connected, and the solder layer (32) may have only one region as shown in FIG. This is because the surface tension is proportional to the total perimeter of the area of the solder layer (32) in contact with the metal layer (14). In the case of FIG. 11 as well, a surface tension substantially similar to that in the case of FIG. 2 is obtained.
図１２（ａ）〜図１２（ｄ）、図１３（ａ）〜図１３（ｄ）、図１４（ａ）、図１４（ｂ）、及び図１５（ａ）〜図１５（ｄ）は、図１の放熱部材（42）の上面の更に他の例を示す平面図である。図１１〜図１５（ｄ）においては、ソルダーレジスト（36）で示された領域以外は、半田層（32）の半田領域である。 12 (a) to 12 (d), FIG. 13 (a) to FIG. 13 (d), FIG. 14 (a), FIG. 14 (b), and FIG. 15 (a) to FIG. It is a top view which shows the further another example of the upper surface of the heat radiating member (42) of FIG. In FIG. 11 to FIG. 15D, the region other than the region indicated by the solder resist (36) is the solder region of the solder layer (32).
絶縁基板（12）等のバランスを保つため、以上の例においては、半田層（32）の領域の形状は点対称である。しかし、表面張力が十分にある場合等には、領域の形状は点対称でなくてもよい。 In order to maintain the balance of the insulating substrate (12) and the like, in the above example, the shape of the region of the solder layer (32) is point-symmetric. However, when the surface tension is sufficient, the shape of the region may not be point symmetric.
図１６は、パワーモジュールにおいてボイドが形成された場合の例を示す断面図である。図１６のパワーモジュールでは、半田が存在しない領域に、絶縁基板（12）、金属層（14）、半田層（32）、及び放熱部材（42）等で囲まれた空間が形成される。封止材(54)によって封止される際に、この空間には空気が残留しやすく、空気が残留すると、封止材(54)によって満たされないボイド(72)が生じる。ボイド(72)は、水の浸入による腐食や絶縁不良の原因となる。封止材(54)の充填時や熱硬化時に減圧してボイド(72)の形成を防止する方法があるが、これには設備が必要であり、製品コストが増大する。そこで、ボイド(72)の形成を防止する構造の例を次に示す。 FIG. 16 is a cross-sectional view showing an example where a void is formed in the power module. In the power module of FIG. 16, a space surrounded by an insulating substrate (12), a metal layer (14), a solder layer (32), a heat radiating member (42), etc. is formed in a region where no solder exists. When sealing with the sealing material (54), air tends to remain in this space, and when air remains, a void (72) that is not filled with the sealing material (54) is generated. The void (72) causes corrosion and insulation failure due to water intrusion. There is a method of preventing the formation of the void (72) by reducing the pressure when the sealing material (54) is filled or thermosetting, but this requires equipment and increases the product cost. Therefore, an example of a structure for preventing the formation of the void (72) is shown below.
図１７（ａ）及び図１７（ｂ）は、図１のパワーモジュールおいて絶縁基板（12）に貫通孔(74)を設けた場合の例を示す断面図である。これらの図は、図１のパワーモジュールが図９のような構成を有する場合の例を示す。図１７（ａ）及び図１７（ｂ）のパワーモジュールにおいて、絶縁基板（12）は、平面視において、半田層（32）の領域（32A,32B,32C）以外の領域で貫通孔(74)を有する。図１７（ｂ）のパワーモジュールにおいては、絶縁基板（12）上の金属層（16）も、平面視において絶縁基板（12）と同様の位置に貫通孔(74)を有する。 17 (a) and 17 (b) are cross-sectional views showing an example in which the through hole (74) is provided in the insulating substrate (12) in the power module of FIG. These drawings show an example in which the power module of FIG. 1 has the configuration shown in FIG. In the power modules of FIGS. 17A and 17B, the insulating substrate (12) has through holes (74) in regions other than the regions (32A, 32B, 32C) of the solder layer (32) in plan view. Have In the power module of FIG. 17B, the metal layer (16) on the insulating substrate (12) also has a through hole (74) at the same position as the insulating substrate (12) in plan view.
図１８（ａ）及び図１８（ｂ）は、図１のパワーモジュールおいて絶縁基板（12）に貫通孔(74)を設けた場合の他の例を示す断面図である。図１８（ａ）及び図１８（ｂ）のパワーモジュールにおいて、絶縁基板（12）及び金属層（14）は、平面視において、半田層（32）の領域（32A,32B,32C）以外の領域で貫通孔(74)を有する。図１８（ｂ）のパワーモジュールにおいては、絶縁基板（12）の上面の金属層（16）も、平面視において半田層（32）の領域（32A,32B,32C）以外の領域で、絶縁基板（12）と同様の位置に貫通孔(74)を有する。 18 (a) and 18 (b) are cross-sectional views showing another example in the case where the through hole (74) is provided in the insulating substrate (12) in the power module of FIG. 18 (a) and 18 (b), the insulating substrate (12) and the metal layer (14) are regions other than the region (32A, 32B, 32C) of the solder layer (32) in plan view. And has a through hole (74). In the power module of FIG. 18 (b), the metal layer (16) on the upper surface of the insulating substrate (12) is also an area other than the area (32A, 32B, 32C) of the solder layer (32) in plan view. A through hole (74) is provided at the same position as (12).
図１７（ａ）〜図１８（ｂ）のように貫通孔(74)を有することにより、残留した空気が絶縁基板（12）の上方に抜け、ボイド形成を防止することができる。貫通孔(74)の形状は、例えば円柱であるが、他の形状であってもよい。例えば、半田領域（32A,32B,32C）で挟まれた各領域（36B,36C）において、貫通孔(74)は１個又は複数個設けられる。 By having the through hole (74) as shown in FIGS. 17 (a) to 18 (b), the remaining air escapes above the insulating substrate (12), and void formation can be prevented. The shape of the through hole (74) is, for example, a cylinder, but may be another shape. For example, in each region (36B, 36C) sandwiched between solder regions (32A, 32B, 32C), one or a plurality of through holes (74) are provided.
以上のように本実施形態によると、放熱部材（42）と金属層（14）とを接合するときにおける溶融した半田層（32）の表面張力を大きくすることができる。このため、絶縁基板（12）が半田層（32）に沈みにくくなり、絶縁基板（12）の傾きを抑えることができ、半田層（32）の厚さの最小値（TN）が小さくなり過ぎないようにすることができる。したがって、半田層（32）におけるクラックの発生を抑え、パワーモジュールの冷却性能の低下を防ぐことができる。 As described above, according to the present embodiment, it is possible to increase the surface tension of the molten solder layer (32) when the heat dissipation member (42) and the metal layer (14) are joined. For this reason, the insulating substrate (12) is less likely to sink into the solder layer (32), the inclination of the insulating substrate (12) can be suppressed, and the minimum thickness (TN) of the solder layer (32) becomes too small. Can not be. Therefore, the generation of cracks in the solder layer (32) can be suppressed, and the cooling performance of the power module can be prevented from being lowered.
本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。 The many features and advantages of the present invention are apparent from the written description, and thus, it is intended by the appended claims to cover all such features and advantages of the invention. Further, since many changes and modifications will readily occur to those skilled in the art, the present invention should not be limited to the exact construction and operation as illustrated and described. Accordingly, all suitable modifications and equivalents are intended to be within the scope of the present invention.
以上説明したように、本発明は、半導体素子を有するパワーモジュール等について有用である。 As described above, the present invention is useful for a power module having a semiconductor element.
１２ 絶縁基板
１４ 金属層（第１金属層）
１６ 金属層（第２金属層）
２４ 半導体素子
３２ 半田層
３４，３６ ソルダーレジスト
４２ 放熱部材
７４ 貫通孔
12 Insulating
16 Metal layer (second metal layer)
24
Claims (8)
前記絶縁基板（12）の一方の面に搭載された半導体素子(24)と、
前記絶縁基板（12）の他方の面に形成された第１金属層（14）と、
放熱部材（42）と、
前記放熱部材（42）と前記第１金属層（14）とを接合する半田層（32）とを備え、
前記半田層（32）の、前記第１金属層（14）と接する領域の周囲長の総計は、前記絶縁基板（12）の前記他方の面の周囲長より長い
パワーモジュール。 An insulating substrate (12);
A semiconductor element (24) mounted on one surface of the insulating substrate (12);
A first metal layer (14) formed on the other surface of the insulating substrate (12);
A heat dissipating member (42);
A solder layer (32) for joining the heat dissipation member (42) and the first metal layer (14);
A power module in which a total perimeter of a region of the solder layer (32) in contact with the first metal layer (14) is longer than a perimeter of the other surface of the insulating substrate (12).
前記半田層（32）の領域は、複数の領域に分割されている
パワーモジュール。 The power module according to claim 1,
The area of the solder layer (32) is a power module divided into a plurality of areas.
前記複数の領域の一部は、前記絶縁基板（12）の周辺部に対応する位置に設けられている
パワーモジュール。 The power module according to claim 2,
A part of said some area | region is a power module provided in the position corresponding to the peripheral part of the said insulated substrate (12).
前記半田層（32）の領域は、前記半導体素子(24)の直下の領域の全体を含む
パワーモジュール。 The power module according to claim 1,
The area of the solder layer (32) includes the entire area immediately below the semiconductor element (24).
前記第１金属層（14）又は前記放熱部材（42）の互いに対向する面の少なくとも一方には、平面視において、前記半田層（32）の領域以外の領域でソルダーレジスト(34,36)が塗布されている
パワーモジュール。 The power module according to claim 1,
At least one of the first metal layer (14) and the heat radiating member (42) facing each other has a solder resist (34, 36) in a region other than the region of the solder layer (32) in plan view. The applied power module.
前記第１金属層（14）は、平面視において、前記半田層（32）の領域の形状と略同一の形状を有する
パワーモジュール。 The power module according to claim 1,
The first metal layer (14) is a power module having a shape substantially the same as the shape of the solder layer (32) in a plan view.
前記絶縁基板（12）は、平面視において、前記半田層（32）の領域以外の領域で貫通孔(74)を有する
パワーモジュール。 The power module according to claim 1,
The insulating substrate (12) is a power module having a through hole (74) in a region other than the region of the solder layer (32) in plan view.
前記絶縁基板（12）の前記一方の面に第２金属層（16）を更に有し、
前記第２金属層（16）は、平面視において、前記半田層（32）の領域以外の領域で貫通孔(74)を有する
パワーモジュール。 The power module according to claim 7, wherein
A second metal layer (16) on the one surface of the insulating substrate (12);
The second metal layer (16) has a through hole (74) in a region other than the region of the solder layer (32) in plan view.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012246741A JP6232697B2 (en) | 2012-11-08 | 2012-11-08 | Power module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012246741A JP6232697B2 (en) | 2012-11-08 | 2012-11-08 | Power module |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014096461A true JP2014096461A (en) | 2014-05-22 |
| JP6232697B2 JP6232697B2 (en) | 2017-11-22 |
Family
ID=50939320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012246741A Expired - Fee Related JP6232697B2 (en) | 2012-11-08 | 2012-11-08 | Power module |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6232697B2 (en) |
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|---|---|
| JP6232697B2 (en) | 2017-11-22 |
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