JP2014087008A

JP2014087008A - Semiconductor device and method of designing the same

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Publication number: JP2014087008A
Application number: JP2012236839A
Authority: JP
Inventors: Yasuhiro Yadoguchi; 泰弘宿口; Masakazu Nishibori; 雅和西堀
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-10-26
Filing date: 2012-10-26
Publication date: 2014-05-12

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that can quickly converge metastability caused in data transfer between asynchronous clocks.SOLUTION: According to an embodiment, the semiconductor device includes: a first flip-flop 11 for capturing and outputting data D1 in synchronism with a clock signal CLK1, and a second flip-flop 21 for capturing and outputting data D2 output from the first flip-flop 11 in synchronism with a clock signal CLK2 asynchronous with the clock signal CLK1. The second flip-flop 21 has an inverter 212 for outputting an inversion of the data captured in synchronism with the clock signal CLK2, and a clocked inverter 213 for feeding an inversion of the output of the inverter 212 back to the input of the inverter 212, which has a greater gain than a clocked inverter 113 disposed in the first flip-flop 11.

Description

本発明は半導体装置に関し、例えば非同期クロック間のデータ転送で発生するメタステーブルの抑制に適した半導体装置及びその設計方法に関する。 The present invention relates to a semiconductor device, for example, a semiconductor device suitable for suppressing metastable generated by data transfer between asynchronous clocks and a design method thereof.

非同期クロック間のデータ転送では、受信側フリップフロップの出力が発振したり不定値を示したりするメタステーブルが発生する可能性がある。このメタステーブルは一定期間経過すると収束するが、高周波数化及び低電圧化した近年の半導体装置では、高い信頼性を確保するため、できるだけ速くメタステーブルを収束させることが求められている。 In data transfer between asynchronous clocks, a metastable in which the output of the receiving flip-flop oscillates or shows an indefinite value may occur. The metastable converges after a certain period of time, but recent semiconductor devices with higher frequencies and lower voltages are required to converge the metastable as quickly as possible to ensure high reliability.

ところで、特許文献１には、クロックパルスに同期して入力信号に対応したレベルの信号を出力する論理回路と、この論理回路の出力信号が供給される第１のインバータ回路と、クロックパルスの反転信号に同期して第１のインバータ回路の出力信号に対応したレベルの信号を出力し、その出力信号が第１のインバータ回路の入力端子に伝えられる第２のインバータ回路と、第１及び第２のインバータ回路で構成された正帰還ループ内に直列形態に挿入された遅延手段と、を備えたフリップフロップが開示されている。このフリップフロップは、第１及び第２のインバータ回路及び遅延手段で構成された正帰還ループでの信号伝送遅延時間をクロックパルスの不定レベル遷移時間より大きくしている。 By the way, in Patent Document 1, a logic circuit that outputs a signal of a level corresponding to an input signal in synchronization with a clock pulse, a first inverter circuit to which an output signal of this logic circuit is supplied, and inversion of a clock pulse A second inverter circuit which outputs a signal of a level corresponding to the output signal of the first inverter circuit in synchronization with the signal, and the output signal is transmitted to the input terminal of the first inverter circuit; And a delay means inserted in series in a positive feedback loop constituted by the inverter circuit of the above. In this flip-flop, the signal transmission delay time in the positive feedback loop composed of the first and second inverter circuits and the delay means is made longer than the indefinite level transition time of the clock pulse.

また、特許文献２には、データ入力信号をクロックパルスのタイミングでラッチし出力データ信号として後段回路に出力する少なくとも１つのＤ型フリップフロップを含む回路装置において、データ入力信号の所定の状態変化を検出して、上記Ｄ型フリップフロップに供給されるクロックパルスの出力タイミングを所定時間遅延させる同期化回路を備えたＤ型フリップフロップ回路装置が開示されている。 Patent Document 2 discloses a predetermined state change of a data input signal in a circuit device including at least one D-type flip-flop that latches a data input signal at the timing of a clock pulse and outputs it as an output data signal to a subsequent circuit. A D-type flip-flop circuit device including a synchronization circuit that detects and delays the output timing of a clock pulse supplied to the D-type flip-flop for a predetermined time is disclosed.

特開昭５７−１６０２１４号公報JP-A-57-160214 特開２００２−３００００９号公報JP 2002-300009 A

上記したように、高周波数化及び低電圧化した近年の半導体装置では、非同期クロック間のデータ転送で発生するメタステーブルをできるだけ速く収束させることが求められている。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 As described above, in recent semiconductor devices with higher frequency and lower voltage, it is required to converge metastable generated by data transfer between asynchronous clocks as quickly as possible. Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

一実施の形態によれば、半導体装置は、第１クロックに同期してデータを取り込み出力する第１フリップフロップと、前記第１クロックと非同期の第２クロックに同期して前記第１フリップフロップから出力されたデータを取り込み出力する第２フリップフロップと、を備え、前記第２フリップフロップは、前記第２クロックに同期して取り込んだデータを、反転出力する第２インバータと、前記第２インバータの出力を反転させて前記第２インバータの入力に帰還する、前記第１フリップフロップに設けられた第１帰還回路よりもゲインの大きな第２帰還回路と、を有する。 According to an embodiment, a semiconductor device includes a first flip-flop that captures and outputs data in synchronization with a first clock, and a first flip-flop that is in synchronization with a second clock that is asynchronous with the first clock. A second flip-flop that captures and outputs the output data, and the second flip-flop includes a second inverter that inverts and outputs the data captured in synchronization with the second clock, and the second inverter A second feedback circuit having a gain larger than that of the first feedback circuit provided in the first flip-flop, which inverts the output and feeds back to the input of the second inverter.

一実施の形態によれば、半導体装置の設計方法は、論理合成時において、ＲＴＬ記述からフリップフロップに相当する複数のレジスタ記述を抽出し、前記複数のレジスタ記述のうちデータ送信側のレジスタ記述とは異なるクロック信号に同期して動作するデータ受信側のレジスタ記述を、第２フリップフロップに変換し、それ以外のレジスタ記述を第１フリップフロップに変換する。 According to one embodiment, a method for designing a semiconductor device extracts a plurality of register descriptions corresponding to flip-flops from an RTL description at the time of logic synthesis, and includes a register description on a data transmission side among the plurality of register descriptions. Converts the register description on the data receiving side which operates in synchronization with different clock signals into the second flip-flop, and converts the other register descriptions into the first flip-flop.

一実施の形態によれば、半導体装置の設計方法は、論理合成時において、ＲＴＬ記述からフリップフロップに相当する複数のレジスタ記述を抽出し、前記複数のレジスタ記述のそれぞれを第１フリップフロップに変換し、複数の前記第１フリップフロップのうち送信側フリップフロップとは異なるクロック信号に同期して動作する受信側フリップフロップを、第２フリップフロップに置き換える。 According to one embodiment, a semiconductor device design method extracts a plurality of register descriptions corresponding to flip-flops from an RTL description during logic synthesis, and converts each of the plurality of register descriptions into a first flip-flop. A receiving flip-flop that operates in synchronization with a clock signal different from that of the transmitting flip-flop among the plurality of first flip-flops is replaced with a second flip-flop.

なお、上記実施の形態の装置を方法やシステムに置き換えて表現したもの、該装置または該装置の一部の処理をコンピュータに実行せしめるプログラム、該装置を備えた撮像装置なども、本発明の態様としては有効である。 Note that what is expressed by replacing the device of the above embodiment with a method or system, a program that causes a computer to execute processing of the device or a part of the device, an imaging device including the device, and the like are also aspects of the present invention. It is effective as.

前記一実施の形態によれば、非同期クロック間のデータ転送で発生するメタステーブルを速やかに収束させることが可能な半導体装置及びその設計方法を提供することができる。 According to the embodiment, it is possible to provide a semiconductor device capable of quickly converging metastable generated by data transfer between asynchronous clocks and a design method thereof.

実施の形態１にかかる半導体装置１の構成例を示す図である。1 is a diagram illustrating a configuration example of a semiconductor device 1 according to a first embodiment; 第１フリップフロップの具体的構成例を示す回路図である。It is a circuit diagram which shows the specific structural example of a 1st flip-flop. クロックドインバータの具体的構成例を示す回路図である。It is a circuit diagram which shows the specific structural example of a clocked inverter. 第２フリップフロップの第１の具体的構成例を示す回路図である。It is a circuit diagram which shows the 1st specific structural example of a 2nd flip-flop. 第２フリップフロップの第２の具体的構成例を示す回路図である。It is a circuit diagram which shows the 2nd specific structural example of a 2nd flip-flop. 図２に示す第１フリップフロップの一部のレイアウト構成例を示す図である。FIG. 3 is a diagram illustrating a layout configuration example of a part of the first flip-flop illustrated in FIG. 2. 図５に示す第２フリップフロップの一部のレイアウト構成例を示す図である。FIG. 6 is a diagram illustrating a layout configuration example of a part of a second flip-flop illustrated in FIG. 5. 比較例の受信側フリップフロップの動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the receiving side flip-flop of a comparative example. 比較例の受信側フリップフロップの動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the receiving side flip-flop of a comparative example. 実施の形態１にかかる受信側フリップフロップの動作を示すタイミングチャートである。3 is a timing chart illustrating an operation of the reception side flip-flop according to the first exemplary embodiment; 実施の形態２にかかる半導体装置２の構成例を示す図である。4 is a diagram illustrating a configuration example of a semiconductor device 2 according to a second embodiment; FIG. 実施の形態３にかかる半導体装置３の構成例を示す図である。4 is a diagram illustrating a configuration example of a semiconductor device 3 according to a third embodiment; FIG. 実施の形態４にかかる半導体装置の第１の論理合成フローを示す図である。FIG. 10 is a diagram illustrating a first logic synthesis flow of the semiconductor device according to the fourth embodiment; 実施の形態４にかかる半導体装置の第２の論理合成フローを示す図である。FIG. 10 is a diagram showing a second logic synthesis flow of the semiconductor device according to the fourth embodiment;

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。 Hereinafter, embodiments will be described with reference to the drawings. Since the drawings are simple, the technical scope of the embodiments should not be narrowly interpreted based on the description of the drawings. Moreover, the same code | symbol is attached | subjected to the same element and the overlapping description is abbreviate | omitted.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. Are partly or entirely modified, application examples, detailed explanations, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。 Further, in the following embodiments, the constituent elements (including operation steps and the like) are not necessarily essential except when clearly indicated and clearly considered essential in principle. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numbers and the like (including the number, numerical value, quantity, range, etc.).

＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置１の構成例を示す図である。本実施の形態にかかる半導体装置１は、非同期回路として、データを第１クロックに同期して取り込み出力する第１フリップフロップと、第１フリップフロップから出力されたデータを第１クロックと非同期の第２クロックに同期して取り込み出力する第２フリップフロップと、を備える。第２フリップフロップは、第２クロックに同期して取り込んだデータを、反転出力する第２インバータと、第２インバータの出力を反転させて第２インバータの入力に帰還する、第１フリップフロップに設けられた第１帰還回路よりもゲイン（増幅率）の大きな第２帰還回路と、を有する。それにより、本実施の形態にかかる半導体装置１は、非同期クロック間のデータ転送で発生するメタステーブルを速やかに収束させることができる。以下、具体的に説明する。 <Embodiment 1>
FIG. 1 is a diagram illustrating a configuration example of the semiconductor device 1 according to the first embodiment. The semiconductor device 1 according to the present embodiment, as an asynchronous circuit, includes a first flip-flop that captures and outputs data in synchronization with a first clock, and a data output from the first flip-flop that is asynchronous with the first clock. A second flip-flop that captures and outputs in synchronization with two clocks. The second flip-flop is provided in the first flip-flop that inverts and outputs the data fetched in synchronization with the second clock and the output of the second inverter by inverting the output of the second inverter. And a second feedback circuit having a gain (amplification factor) larger than that of the first feedback circuit. Thereby, the semiconductor device 1 according to the present embodiment can quickly converge the metastable generated by the data transfer between the asynchronous clocks. This will be specifically described below.

図１に示す半導体装置１は、マスタースレーブ方式の第１フリップフロップ１１と、マスタースレーブ方式の第２フリップフロップ２１と、を備える。なお、実際には、半導体装置１は、複数の第１フリップフロップと、複数の第２フリップフロップと、複数の組合せ回路と、を備えているが、図１には、非同期クロック間のデータパスを形成する一組の第１及び第２フリップフロップのみを図示している。 The semiconductor device 1 illustrated in FIG. 1 includes a master-slave type first flip-flop 11 and a master-slave type second flip-flop 21. In practice, the semiconductor device 1 includes a plurality of first flip-flops, a plurality of second flip-flops, and a plurality of combinational circuits. FIG. 1 shows a data path between asynchronous clocks. Only a set of first and second flip-flops forming the are shown.

第１フリップフロップ１１は、クロック信号（第１クロック）ＣＬＫ１に同期してデータＤ１を取り込みデータＤ２として出力する。第２フリップフロップ２１は、クロック信号ＣＬＫ１と非同期のクロック信号（第２クロック）ＣＬＫ２に同期してデータＤ２を取り込みデータＤ３として出力する。 The first flip-flop 11 takes in the data D1 in synchronization with the clock signal (first clock) CLK1 and outputs it as data D2. The second flip-flop 21 takes in the data D2 in synchronization with the clock signal (second clock) CLK2 asynchronous with the clock signal CLK1 and outputs it as data D3.

（第１フリップフロップ１１の具体的構成例）
図２は、第１フリップフロップ１１の具体的構成例を示す回路図である。 (Specific configuration example of the first flip-flop 11)
FIG. 2 is a circuit diagram illustrating a specific configuration example of the first flip-flop 11.

図２に示す第１フリップフロップ１１は、クロックドインバータ１１１と、インバータ（第１インバータ）１１２と、クロックドインバータ（第１帰還回路；第３インバータ）１１３と、トランスファゲート１１４と、インバータ１１５と、クロックドインバータ１１６と、インバータ１１７〜１２２と、を有する。クロックドインバータ１１１、インバータ１１２及びクロックドインバータ１１３によりマスターラッチ（第１マスターラッチ）が構成される。トランスファゲート１１４、インバータ１１５及びクロックドインバータ１１６によりスレーブラッチ（第１スレーブラッチ）が構成される。 The first flip-flop 11 shown in FIG. 2 includes a clocked inverter 111, an inverter (first inverter) 112, a clocked inverter (first feedback circuit; third inverter) 113, a transfer gate 114, an inverter 115, , A clocked inverter 116 and inverters 117 to 122. The clocked inverter 111, the inverter 112, and the clocked inverter 113 constitute a master latch (first master latch). The transfer gate 114, the inverter 115, and the clocked inverter 116 constitute a slave latch (first slave latch).

インバータ１２１は、クロック入力端子ＣＬＫに供給されたクロック信号（ここではクロック信号ＣＬＫ１）を反転させてクロック信号ＣＬＫ＿Ｎとして出力する。インバータ１２２は、クロック信号ＣＬＫ＿Ｎを反転させてクロック信号ＣＬＫ＿Ｐとして出力する。 The inverter 121 inverts the clock signal (here, the clock signal CLK1) supplied to the clock input terminal CLK and outputs the inverted signal as the clock signal CLK_N. The inverter 122 inverts the clock signal CLK_N and outputs it as the clock signal CLK_P.

クロックドインバータ１１１は、クロック信号ＣＬＫ＿ＰがＬレベル（及びクロック信号ＣＬＫ＿ＮがＨレベル、以下省略）の場合に、データ入力端子Ｄに供給されたデータ（ここではデータＤ１）の反転信号をノードＮ１に出力する。 When the clock signal CLK_P is at L level (and the clock signal CLK_N is at H level, hereinafter omitted), the clocked inverter 111 supplies an inverted signal of data (here, data D1) supplied to the data input terminal D to the node N1. Output.

インバータ１１２は、ノードＮ１の電圧レベルに応じた信号をノードＮ２に出力する。例えば、ノードＮ１の電圧レベルが閾値電圧Ｖｔ未満である場合、インバータ１１２はＨレベルの信号をノードＮ２に出力し、ノードＮ１の電圧レベルが閾値電圧Ｖｔ以上である場合、インバータ１１２はＬレベルの信号をノードＮ２に出力する。 Inverter 112 outputs a signal corresponding to the voltage level of node N1 to node N2. For example, when the voltage level of the node N1 is less than the threshold voltage Vt, the inverter 112 outputs an H level signal to the node N2, and when the voltage level of the node N1 is equal to or higher than the threshold voltage Vt, the inverter 112 is at the L level. A signal is output to the node N2.

クロックドインバータ１１３は、クロック信号ＣＬＫ＿ＰがＨレベル（及びクロック信号ＣＬＫ＿ＮがＬレベル、以下省略）の場合に、インバータ１１２の出力信号（ノードＮ２に記憶されたデータ）の反転信号をノードＮ１に出力する（帰還する）。 Clocked inverter 113 outputs an inverted signal of the output signal of inverter 112 (data stored in node N2) to node N1 when clock signal CLK_P is at H level (and clock signal CLK_N is at L level, hereinafter omitted). Do (return).

つまり、クロックドインバータ１１１，１１３及びインバータ１１２により構成されるマスターラッチは、データ入力端子Ｄに供給されるデータをクロック信号ＣＬＫ＿Ｐの立ち上がりに同期して取り込み、クロック信号ＣＬＫ＿Ｐが立ち下がるまで取り込んだデータを記憶する。 That is, the master latch constituted by the clocked inverters 111 and 113 and the inverter 112 takes in the data supplied to the data input terminal D in synchronization with the rising edge of the clock signal CLK_P and takes in the data until the clock signal CLK_P falls. Remember.

トランスファゲート１１４は、クロック信号ＣＬＫ＿ＰがＨレベルの期間中、ノードＮ２に記憶されたデータをノードＮ３に伝搬する。 Transfer gate 114 propagates the data stored in node N2 to node N3 while clock signal CLK_P is at the H level.

インバータ１１５は、ノードＮ３の電圧レベルに応じた信号をノードＮ４に出力する。例えば、ノードＮ３の電圧レベルが閾値電圧Ｖｔ未満である場合、インバータ１１５はＨレベルの信号をノードＮ４に出力し、ノードＮ３の電圧レベルが閾値電圧Ｖｔ以上である場合、インバータ１１５はＬレベルの信号をノードＮ４に出力する。 Inverter 115 outputs a signal corresponding to the voltage level of node N3 to node N4. For example, when the voltage level of the node N3 is less than the threshold voltage Vt, the inverter 115 outputs an H level signal to the node N4, and when the voltage level of the node N3 is equal to or higher than the threshold voltage Vt, the inverter 115 is at the L level. The signal is output to node N4.

クロックドインバータ１１６は、クロック信号ＣＬＫ＿ＰがＬレベルの場合に、インバータ１１５の出力信号（ノードＮ４に記憶されたデータ）の反転信号をノードＮ３に出力する（帰還する）。 When clock signal CLK_P is at L level, clocked inverter 116 outputs (feeds back) an inverted signal of the output signal of inverter 115 (data stored in node N4) to node N3.

つまり、トランスファゲート１１４、インバータ１１５及びクロックドインバータ１１６により構成されるスレーブラッチは、クロック信号ＣＬＫ＿Ｐの立ち下がりに同期してマスターラッチに記憶されているデータ（ノードＮ２に記憶されているデータ）を取り込み、クロック信号ＣＬＫ＿Ｐが立ち上がるまで取り込んだデータを記憶する。 That is, the slave latch composed of the transfer gate 114, the inverter 115, and the clocked inverter 116 receives the data (data stored in the node N2) stored in the master latch in synchronization with the falling edge of the clock signal CLK_P. The taken-in data is stored until the clock signal CLK_P rises.

そして、スレーブラッチに記憶されているデータ（ノードＮ４に記憶されているデータ）は、インバータ１１７〜１１９を介して出力端子Ｑから（ここではデータＤ２として）出力されるとともに、インバータ１１７，１２０を介して出力端子ＱＢから出力される。 The data stored in the slave latch (data stored in the node N4) is output from the output terminal Q (in this case, as data D2) via the inverters 117 to 119, and the inverters 117 and 120 are connected to each other. Via the output terminal QB.

このようにして、第１フリップフロップ１１は、クロック信号ＣＬＫ１に同期してデータＤ１を取り込みデータＤ２として出力する。 In this way, the first flip-flop 11 takes in the data D1 in synchronization with the clock signal CLK1 and outputs it as data D2.

（クロックドインバータの具体的構成例）
図３は、クロックドインバータ１１３の具体的構成例を示す回路図である。図３に示すクロックドインバータ１１３は、ＰチャネルＭＯＳトランジスタであるトランジスタＭＰ１，ＭＰ２と、ＮチャネルＭＯＳトランジスタであるトランジスタＭＮ１，ＭＮ２と、を有する。 (Specific configuration example of clocked inverter)
FIG. 3 is a circuit diagram showing a specific configuration example of the clocked inverter 113. The clocked inverter 113 shown in FIG. 3 includes transistors MP1 and MP2 that are P-channel MOS transistors, and transistors MN1 and MN2 that are N-channel MOS transistors.

トランジスタＭＰ１，ＭＮ１によりインバータが構成される。トランジスタＭＰ２は、トランジスタＭＰ１，ＭＮ１により構成されるインバータと電源電圧端子ＶＤＤとの間に設けられ、クロック信号ＣＬＫ＿Ｎ（クロック信号ＣＬＫ１の反転信号）に基づいてオンオフが制御される。トランジスタＭＮ２は、トランジスタＭＰ１，ＭＮ１により構成されるインバータと接地電圧端子ＧＮＤとの間に設けられ、クロック信号ＣＬＫ＿Ｐ（クロック信号ＣＬＫ１の正転信号）に基づいてオンオフが制御される。 Transistors MP1 and MN1 constitute an inverter. The transistor MP2 is provided between the inverter constituted by the transistors MP1 and MN1 and the power supply voltage terminal VDD, and on / off is controlled based on the clock signal CLK_N (inverted signal of the clock signal CLK1). The transistor MN2 is provided between the inverter constituted by the transistors MP1 and MN1 and the ground voltage terminal GND, and is controlled to be turned on / off based on the clock signal CLK_P (the normal rotation signal of the clock signal CLK1).

例えば、クロック信号ＣＬＫ＿ＰがＨレベル、クロック信号ＣＬＫ＿ＮがＬレベルの場合、トランジスタＭＰ２，ＭＮ２は何れもオンする。このとき、クロックドインバータ１１３は、通常のインバータとして動作する。つまり、クロックドインバータ１１３は、入力信号（ＩＮ）の反転信号（ＯＵＴ）を出力する。一方、クロック信号ＣＬＫ＿ＰがＬレベル、クロック信号ＣＬＫ＿ＮがＨレベルの場合、トランジスタＭＰ２，ＭＮ２は何れもオフする。このとき、クロックドインバータ１１３は、入力信号（ＩＮ）に関わらず、出力（ＯＵＴ）をＨｉＺにする。 For example, when the clock signal CLK_P is H level and the clock signal CLK_N is L level, both the transistors MP2 and MN2 are turned on. At this time, the clocked inverter 113 operates as a normal inverter. That is, the clocked inverter 113 outputs an inverted signal (OUT) of the input signal (IN). On the other hand, when the clock signal CLK_P is at the L level and the clock signal CLK_N is at the H level, both the transistors MP2 and MN2 are turned off. At this time, the clocked inverter 113 sets the output (OUT) to HiZ regardless of the input signal (IN).

その他のクロックドインバータの具体的構成については、図３に示すクロックドインバータ１１３の場合と同様であるため、その説明を省略する。なお、クロックドインバータ１１３を含む各クロックドインバータの構成は、図３に示す構成に限られず、同等の動作を実現可能な他の構成に適宜変更可能である。 The specific configuration of the other clocked inverters is the same as that of the clocked inverter 113 shown in FIG. Note that the configuration of each clocked inverter including the clocked inverter 113 is not limited to the configuration illustrated in FIG. 3, and can be appropriately changed to another configuration capable of realizing an equivalent operation.

（第２フリップフロップ２１の第１の具体的構成例）
続いて、図４を参照して、第２フリップフロップ２１の第１の具体的構成例を説明する。図４は、第２フリップフロップ２１の第１の具体的構成例を示す回路図である。 (First specific configuration example of the second flip-flop 21)
Next, a first specific configuration example of the second flip-flop 21 will be described with reference to FIG. FIG. 4 is a circuit diagram showing a first specific configuration example of the second flip-flop 21.

図４に示す第２フリップフロップ２１は、クロックドインバータ２１１と、インバータ（第２インバータ）２１２と、クロックドインバータ（第２帰還回路；第４インバータ）２１３と、トランスファゲート２１４と、インバータ２１５と、クロックドインバータ２１６と、インバータ２１７〜２２２と、を有する。クロックドインバータ２１１、インバータ２１２及びクロックドインバータ２１３によりマスターラッチ（第２マスターラッチ）が構成される。トランスファゲート２１４、インバータ２１５及びクロックドインバータ２１６によりスレーブラッチ（第２スレーブラッチ）が構成される。 4 includes a clocked inverter 211, an inverter (second inverter) 212, a clocked inverter (second feedback circuit; fourth inverter) 213, a transfer gate 214, an inverter 215, and the like. , And a clocked inverter 216 and inverters 217 to 222. The clocked inverter 211, the inverter 212, and the clocked inverter 213 constitute a master latch (second master latch). The transfer gate 214, the inverter 215, and the clocked inverter 216 constitute a slave latch (second slave latch).

なお、クロックドインバータ２１１、インバータ２１２、クロックドインバータ２１３、トランスファゲート２１４、インバータ２１５、クロックドインバータ２１６、及び、インバータ２１７〜２２２は、それぞれ、クロックドインバータ１１１、インバータ１１２、クロックドインバータ１１３、トランスファゲート１１４、インバータ１１５、クロックドインバータ１１６、及び、インバータ１１７〜１２２に対応する。 Note that the clocked inverter 211, the inverter 212, the clocked inverter 213, the transfer gate 214, the inverter 215, the clocked inverter 216, and the inverters 217 to 222 are respectively a clocked inverter 111, an inverter 112, a clocked inverter 113, This corresponds to the transfer gate 114, the inverter 115, the clocked inverter 116, and the inverters 117 to 122.

ここで、クロックドインバータ２１３のトランジスタサイズは、第１フリップフロップ１１に設けられたクロックドインバータ１１３のトランジスタサイズよりも大きい。つまり、クロックドインバータ２１３のゲインは、第１フリップフロップ１１に設けられたクロックドインバータ１１３のゲインよりも大きい。そのため、クロックドインバータ２１３は、クロックドインバータ１１３よりも速やかにノードＮ２の電位に応じたＨレベル又はＬレベルの信号を出力することができる。 Here, the transistor size of the clocked inverter 213 is larger than the transistor size of the clocked inverter 113 provided in the first flip-flop 11. That is, the gain of the clocked inverter 213 is larger than the gain of the clocked inverter 113 provided in the first flip-flop 11. Therefore, the clocked inverter 213 can output an H level or L level signal corresponding to the potential of the node N2 more quickly than the clocked inverter 113.

それにより、図４に示す第２フリップフロップ２１は、非同期クロック間のデータ転送でメタステーブルが発生しても第１フリップフロップの構成の場合よりも速やかにメタステーブルを収束させることができる。図４に示す第２フリップフロップ２１のその他の構成については、第１フリップフロップ１１の場合と同様であるため、その説明を省略する。 Thereby, the second flip-flop 21 shown in FIG. 4 can converge the metastable more rapidly than the case of the configuration of the first flip-flop even if the metastable occurs in the data transfer between the asynchronous clocks. Since the other configuration of the second flip-flop 21 shown in FIG. 4 is the same as that of the first flip-flop 11, the description thereof is omitted.

（第２フリップフロップ２１の第２の具体的構成例）
図５は、第２フリップフロップ２１の第２の具体的構成例を示す回路図である。 (Second specific configuration example of the second flip-flop 21)
FIG. 5 is a circuit diagram showing a second specific configuration example of the second flip-flop 21.

図５に示す第２フリップフロップ２１は、クロックドインバータ２１１と、インバータ（第２インバータ）２１２と、クロックドインバータ（第４インバータ）２１３と、トランスファゲート２１４と、インバータ２１５と、クロックドインバータ２１６と、インバータ２１７〜２２２と、バッファ２２３と、を有する。 The second flip-flop 21 shown in FIG. 5 includes a clocked inverter 211, an inverter (second inverter) 212, a clocked inverter (fourth inverter) 213, a transfer gate 214, an inverter 215, and a clocked inverter 216. And inverters 217 to 222 and a buffer 223.

クロックドインバータ２１１、インバータ２１２、クロックドインバータ２１３及びバッファ２２３によりマスターラッチ（第２マスターラッチ）が構成される。トランスファゲート２１４、インバータ２１５及びクロックドインバータ２１６によりスレーブラッチ（第２スレーブラッチ）が構成される。バッファ２２３及びクロックドインバータ２１３により帰還回路（第２帰還回路）が構成される。 The clocked inverter 211, inverter 212, clocked inverter 213, and buffer 223 constitute a master latch (second master latch). The transfer gate 214, the inverter 215, and the clocked inverter 216 constitute a slave latch (second slave latch). The buffer 223 and the clocked inverter 213 constitute a feedback circuit (second feedback circuit).

図５に示す第２フリップフロップ２１は、インバータ２１２及びクロックドインバータ２１３からなるデータ記憶部の帰還経路上にバッファ２２３を備える。バッファ２２３は、速やかにノードＮ２の電位に応じたＨレベル又はＬレベルの信号を生成し、クロックドインバータ２１３に対して出力する。 The second flip-flop 21 illustrated in FIG. 5 includes a buffer 223 on the feedback path of the data storage unit including the inverter 212 and the clocked inverter 213. The buffer 223 promptly generates an H level or L level signal corresponding to the potential of the node N2, and outputs the signal to the clocked inverter 213.

それにより、図５に示す第２フリップフロップ２１は、非同期クロック間のデータ転送でメタステーブルが発生しても第１フリップフロップの構成の場合よりも速やかにメタステーブルを収束させることができる。図５に示す第２フリップフロップ２１のその他の構成については、第１フリップフロップ１１の場合と同様であるため、その説明を省略する。 Accordingly, the second flip-flop 21 shown in FIG. 5 can converge the metastable more quickly than the case of the first flip-flop configuration even if the metastable is generated by the data transfer between the asynchronous clocks. Since the other configuration of the second flip-flop 21 shown in FIG. 5 is the same as that of the first flip-flop 11, the description thereof is omitted.

（第１及び第２フリップフロップのレイアウト構成例）
図６は、図２に示す第１フリップフロップ１１のマスターラッチのレイアウト構成例を示す図である。図７は、図５に示す第２フリップフロップ２１のマスターラッチのレイアウト構成例を示す図である。図７に示す第２フリップフロップ２１のレイアウト構成では、図６に示す第１フリップフロップ１１のレイアウト構成と比較して、バッファ２２３がさらに設けられているのがわかる。 (Layout configuration example of first and second flip-flops)
FIG. 6 is a diagram showing a layout configuration example of the master latch of the first flip-flop 11 shown in FIG. FIG. 7 is a diagram showing a layout configuration example of the master latch of the second flip-flop 21 shown in FIG. In the layout configuration of the second flip-flop 21 shown in FIG. 7, it can be seen that a buffer 223 is further provided as compared with the layout configuration of the first flip-flop 11 shown in FIG.

（半導体装置１の動作）
続いて、図８〜図１０を参照して、半導体装置１の動作について説明する。図８は、比較例として、受信側フリップフロップ（第２フリップフロップ２１）がクロック信号ＣＬＫ１に同期して動作する場合における当該受信側フリップフロップの動作を示すタイミングチャートである。図９は、比較例として、受信側フリップフロップが第１フリップフロップである場合における当該受信側フリップフロップの動作を示すタイミングチャートである。図１０は、本実施の形態にかかる受信側フリップフロップの動作を示すタイミングチャートである。 (Operation of Semiconductor Device 1)
Subsequently, the operation of the semiconductor device 1 will be described with reference to FIGS. FIG. 8 is a timing chart showing the operation of the receiving flip-flop when the receiving flip-flop (second flip-flop 21) operates in synchronization with the clock signal CLK1, as a comparative example. FIG. 9 is a timing chart showing the operation of the receiving flip-flop when the receiving flip-flop is the first flip-flop as a comparative example. FIG. 10 is a timing chart showing the operation of the reception-side flip-flop according to this embodiment.

まず、図８の比較例では、受信側フリップフロップ（第２フリップフロップ２１）は、送信側フリップフロップ（第１フリップフロップ１１）から出力されたデータＤ２をクロック信号ＣＬＫ１に同期して取り込み、データＤ３として出力する。ここで、同期クロック間のデータ転送では、受信側フリップフロップにメタステーブルが発生する可能性は低い。 First, in the comparative example of FIG. 8, the reception-side flip-flop (second flip-flop 21) takes in the data D2 output from the transmission-side flip-flop (first flip-flop 11) in synchronization with the clock signal CLK1, and the data Output as D3. Here, in the data transfer between the synchronous clocks, it is unlikely that a metastable will occur in the receiving flip-flop.

次に、図９の比較例では、受信側フリップフロップ（第１フリップフロップ）は、送信側フリップフロップ（第１フリップフロップ１１）から出力されたデータＤ２をクロック信号ＣＬＫ２に同期して取り込み、データＤ３として出力する。ここで、非同期クロック間のデータ転送では、受信側フリップフロップにメタステーブルが発生する可能性がある。具体的には、送信側フリップフロップから受信側フリップフロップへのデータ転送タイミングがタイミング制約（セットアップタイミング制約やホールドタイミング制約）に違反すると、受信側フリップフロップには、出力が発振したり不定値を示したりするメタステーブルが発生する。 Next, in the comparative example of FIG. 9, the reception-side flip-flop (first flip-flop) takes in the data D2 output from the transmission-side flip-flop (first flip-flop 11) in synchronization with the clock signal CLK2, and the data Output as D3. Here, in data transfer between asynchronous clocks, a metastable may occur in the receiving flip-flop. Specifically, if the data transfer timing from the sending flip-flop to the receiving flip-flop violates the timing constraints (setup timing constraints and hold timing constraints), the receiving flip-flops oscillate the output or set an indefinite value. A metastable is generated.

さらに、図９の比較例では、メタステーブルが収束する（即ち、出力データＤ３が確定する）までの時間が長い（ここでは、３クロックサイクルを要する）。このような動作では、半導体装置の高い信頼性を確保することができない。 Furthermore, in the comparative example of FIG. 9, the time until the metastable converges (that is, the output data D3 is determined) is long (here, 3 clock cycles are required). With such an operation, high reliability of the semiconductor device cannot be ensured.

次に、図１０の例では、受信側フリップフロップ（第２フリップフロップ２１）は、送信側フリップフロップ（第１フリップフロップ１１）から出力されたデータＤ２をクロック信号ＣＬＫ２に同期して取り込み、データＤ３として出力する。ここで、非同期クロック間のデータ転送では、図９の比較例の場合と同様に、受信側フリップフロップにメタステーブルが発生する可能性がある。 Next, in the example of FIG. 10, the reception-side flip-flop (second flip-flop 21) takes in the data D2 output from the transmission-side flip-flop (first flip-flop 11) in synchronization with the clock signal CLK2, and the data Output as D3. Here, in the data transfer between asynchronous clocks, a metastable may occur in the receiving flip-flop as in the comparative example of FIG.

しかしながら、図１０の例では、受信側フリップフロップ（第２フリップフロップ２１）は、インバータ２１２及びクロックドインバータ２１３からなるデータ記憶部の帰還経路上に設けられた帰還回路のゲインが大きい。そのため、図１０の例では、メタステーブルが収束する（即ち、出力データＤ３が確定する）までの時間が短い（ここでは、１クロックサイクルを要する）。このような動作により、半導体装置の高い信頼性を確保することができる。 However, in the example of FIG. 10, the receiving flip-flop (second flip-flop 21) has a large gain of the feedback circuit provided on the feedback path of the data storage unit including the inverter 212 and the clocked inverter 213. Therefore, in the example of FIG. 10, the time until the metastable converges (that is, the output data D3 is determined) is short (here, one clock cycle is required). With such an operation, high reliability of the semiconductor device can be ensured.

このように、本実施の形態にかかる半導体装置１は、非同期回路として、データを第１クロックに同期して取り込み出力する第１フリップフロップと、第１フリップフロップから出力されたデータを第１クロックと非同期の第２クロックに同期して取り込み出力する第２フリップフロップと、を備える。第２フリップフロップは、第２クロックに同期して取り込んだデータを、反転出力する第２インバータと、第２インバータの出力を反転させて第２インバータの入力に帰還する、第１フリップフロップに設けられた第１帰還回路よりもゲイン（増幅率）の大きな第２帰還回路と、を有する。それにより、本実施の形態にかかる半導体装置１は、非同期クロック間のデータ転送で発生するメタステーブルを速やかに収束させることができる。 As described above, the semiconductor device 1 according to the present embodiment, as an asynchronous circuit, the first flip-flop that takes in and outputs data in synchronization with the first clock, and the data output from the first flip-flop as the first clock. And a second flip-flop that captures and outputs in synchronization with an asynchronous second clock. The second flip-flop is provided in the first flip-flop that inverts and outputs the data fetched in synchronization with the second clock and the output of the second inverter by inverting the output of the second inverter. And a second feedback circuit having a gain (amplification factor) larger than that of the first feedback circuit. Thereby, the semiconductor device 1 according to the present embodiment can quickly converge the metastable generated by the data transfer between the asynchronous clocks.

＜実施の形態２＞
図１１は、実施の形態２にかかる半導体装置２の構成例を示す図である。図１１に示す半導体装置２は、半導体装置１の場合と比較して、第２フリップフロップ２１と同じクロック信号ＣＬＫ２に同期して動作する、第２フリップフロップ２１に縦続接続された第３フリップフロップ１２をさらに備える。 <Embodiment 2>
FIG. 11 is a diagram of a configuration example of the semiconductor device 2 according to the second embodiment. The semiconductor device 2 shown in FIG. 11 has a third flip-flop connected in cascade to the second flip-flop 21 that operates in synchronization with the same clock signal CLK2 as the second flip-flop 21 as compared with the semiconductor device 1. 12 is further provided.

第３フリップフロップ１２は、第１フリップフロップ１１と同一構成であって、第２フリップフロップ２１から出力されたデータＤ３をクロック信号（第２クロック）ＣＬＫ２に同期して取り込み、データＤ３'として出力する。図１１に示す半導体装置２のその他の構成及び動作については、図１に示す半導体装置１の場合と同様であるため、その説明を省略する。 The third flip-flop 12 has the same configuration as the first flip-flop 11, takes in the data D3 output from the second flip-flop 21 in synchronization with the clock signal (second clock) CLK2, and outputs it as data D3 ′. To do. Other configurations and operations of the semiconductor device 2 shown in FIG. 11 are the same as those of the semiconductor device 1 shown in FIG.

このように、本実施の形態にかかる半導体装置２は、送信側フリップフロップ（１１）とは異なるクロック信号（ＣＬＫ２）で動作する受信側フリップフロップ（２１）の後段に当該受信側フリップフロップ（２１）と同じクロック信号（ＣＬＫ２）で動作する第３フリップフロップ（１２）をさらに備える。それにより、本実施の形態にかかる半導体装置２は、受信側フリップフロップ（２１）に発生するメタステーブルを第３フリップフロップ（１２）でさらに速やかに収束させることができる。 As described above, in the semiconductor device 2 according to the present embodiment, the reception-side flip-flop (21) is placed in the subsequent stage of the reception-side flip-flop (21) that operates with a clock signal (CLK2) different from that of the transmission-side flip-flop (11). ) Further includes a third flip-flop (12) operating with the same clock signal (CLK2). Thereby, the semiconductor device 2 according to the present embodiment can converge the metastable generated in the reception-side flip-flop (21) more quickly by the third flip-flop (12).

＜実施の形態３＞
図１２は、実施の形態３にかかる半導体装置３の構成例を示す図である。図１２に示す半導体装置３は、半導体装置１の場合と比較して、第２フリップフロップ２１と同じクロック信号ＣＬＫ２に同期して動作する、第２フリップフロップ２１に縦続接続された第３フリップフロップ２２をさらに備える。 <Embodiment 3>
FIG. 12 is a diagram illustrating a configuration example of the semiconductor device 3 according to the third embodiment. Compared to the semiconductor device 1, the semiconductor device 3 shown in FIG. 12 operates in synchronization with the same clock signal CLK2 as the second flip-flop 21, and is connected to the second flip-flop 21 in cascade connection. 22 is further provided.

第３フリップフロップ２２は、第２フリップフロップ２１と同一構成であって、第２フリップフロップ２１から出力されたデータＤ３をクロック信号（第２クロック）ＣＬＫ２に同期して取り込み、データＤ３'として出力する。図１２に示す半導体装置３のその他の構成及び動作については、図１に示す半導体装置１の場合と同様であるため、その説明を省略する。 The third flip-flop 22 has the same configuration as the second flip-flop 21 and takes in the data D3 output from the second flip-flop 21 in synchronization with the clock signal (second clock) CLK2 and outputs it as data D3 ′. To do. Other configurations and operations of the semiconductor device 3 illustrated in FIG. 12 are the same as those of the semiconductor device 1 illustrated in FIG.

このように、本実施の形態にかかる半導体装置３は、送信側フリップフロップ（１１）とは異なるクロック信号（ＣＬＫ２）で動作する受信側フリップフロップ（２１）の後段に当該受信側フリップフロップ（２１）と同じクロック信号（ＣＬＫ２）で動作する第３フリップフロップ（２２）をさらに備える。それにより、本実施の形態にかかる半導体装置３は、受信側フリップフロップ（２１）に発生するメタステーブルを第３フリップフロップ（２２）でさらに速やかに収束させることができる。 As described above, in the semiconductor device 3 according to the present embodiment, the reception-side flip-flop (21) is placed in the subsequent stage of the reception-side flip-flop (21) that operates with a clock signal (CLK2) different from the transmission-side flip-flop (11). ) Further includes a third flip-flop (22) operating with the same clock signal (CLK2). Thereby, the semiconductor device 3 according to the present embodiment can converge the metastable generated in the reception-side flip-flop (21) more quickly by the third flip-flop (22).

＜実施の形態４＞
本実施の形態では、図１３及び図１４を参照して、上記実施の形態にかかる半導体装置の設計方法について説明する。ここでは、代表して半導体装置３の設計方法について説明するが、基本的な流れはどの半導体装置の設計方法でも同じである。 <Embodiment 4>
In the present embodiment, a method for designing a semiconductor device according to the above embodiment will be described with reference to FIGS. Here, the method for designing the semiconductor device 3 will be described as a representative, but the basic flow is the same for any method for designing a semiconductor device.

（第１の設計方法）
まず、図１３を参照して、半導体装置３の設計方法の一部である論理合成フローについて説明する。図１３は、半導体装置３の第１の論理合成フローを示す図である。 (First design method)
First, a logic synthesis flow that is a part of the design method of the semiconductor device 3 will be described with reference to FIG. FIG. 13 is a diagram illustrating a first logic synthesis flow of the semiconductor device 3.

まず、論理合成ツール等の論理合成手段は、否定回路、論理積回路、順序回路（第１及び第２フリップフロップ含む）等の基本論理回路に関する設計情報が格納されたライブラリ１０１を参照してＲＴＬ記述１００を論理合成し、ネットリスト１０２として出力する（図１３のステップＳ１０１）。 First, a logic synthesis means such as a logic synthesis tool refers to a library 101 that stores design information related to basic logic circuits such as a negation circuit, an AND circuit, and a sequential circuit (including first and second flip-flops). The description 100 is logically synthesized and output as a netlist 102 (step S101 in FIG. 13).

なお、図１３の例では、論理合成手段は、ＲＴＬ記述１００からフリップフロップに相当する複数のレジスタ記述を抽出する。そして、この論理合成手段は、抽出された複数のレジスタ記述のすべてを第１フリップフロップに変換し、ネットリスト１０２として出力する。 In the example of FIG. 13, the logic synthesis unit extracts a plurality of register descriptions corresponding to flip-flops from the RTL description 100. Then, this logic synthesis means converts all the extracted register descriptions into the first flip-flop and outputs it as the net list 102.

特に、この論理合成手段は、抽出された複数のレジスタ記述のうちデータ送信側のレジスタ記述とは異なるクロック信号に同期して動作するデータ受信側のレジスタ記述を、共通のクロック信号に同期して動作する縦続接続された２つの第１フリップフロップに変換し、ネットリスト１０２として出力する（なお、半導体装置１の論理合成ではこの処理は行われない）。 In particular, the logic synthesis means synchronizes the register description on the data receiving side that operates in synchronization with a clock signal different from the register description on the data transmitting side among the extracted register descriptions in synchronization with the common clock signal. It is converted into two cascaded first flip-flops that operate, and is output as the netlist 102 (note that this processing is not performed in the logic synthesis of the semiconductor device 1).

次に、フリップフロップ置換手段は、ネットリスト１０２に含まれる複数の第１フリップフロップのうち、送信側フリップフロップとは異なるクロック信号に同期して動作する受信側フリップフロップ及びそれに縦続接続されたフリップフロップをそれぞれ第１フリップフロップから第２フリップフロップに置き換え、ネットリスト１０３として出力する（図１３のステップＳ１０２）。 Next, the flip-flop replacement means includes a reception-side flip-flop that operates in synchronization with a clock signal different from that of the transmission-side flip-flop among the plurality of first flip-flops included in the netlist 102, and a cascade-connected flip-flop. The first flip-flop is replaced with the second flip-flop, and the net list 103 is output (step S102 in FIG. 13).

このようにして半導体装置３の論理合成が実施される。 In this way, logic synthesis of the semiconductor device 3 is performed.

図１３の例では、論理合成手段が、抽出された複数のレジスタ記述のうちデータ送信側のレジスタ記述とは異なるクロック信号に同期して動作するデータ受信側のレジスタ記述を、共通のクロック信号に同期して動作する縦続接続された２つの第１フリップフロップに変換する場合を例に説明したが、これに限られない。論理合成手段がこのような処理を行う代わりに、抽出された複数のレジスタ記述のうちデータ送信側のレジスタ記述とは異なるクロック信号に同期して動作するデータ受信側のレジスタ記述を、予め縦続接続された２つのレジスタ記述としてＲＴＬ記述に記載しておいてもよい。 In the example of FIG. 13, the logic synthesizing means converts the register description on the data receiving side that operates in synchronization with a clock signal different from the register description on the data transmitting side among the extracted register descriptions into a common clock signal. The case of converting to two first flip-flops connected in cascade operating in synchronism has been described as an example, but the present invention is not limited to this. Instead of the logic synthesis means performing such processing, the register descriptions on the data receiving side that operate in synchronization with a clock signal different from the register descriptions on the data transmitting side among the extracted register descriptions are cascaded in advance. The two register descriptions may be described in the RTL description.

（第２の設計方法）
次に、図１４を参照して、半導体装置３の設計方法の一部である論理合成フローについて説明する。図１４は、半導体装置３の第２の論理合成フローを示す図である。 (Second design method)
Next, a logic synthesis flow that is a part of the design method of the semiconductor device 3 will be described with reference to FIG. FIG. 14 is a diagram illustrating a second logic synthesis flow of the semiconductor device 3.

まず、論理合成ツール等の論理合成手段は、否定回路、論理積回路、順序回路（第１及び第２フリップフロップ含む）等の基本論理回路に関する設計情報が格納されたライブラリ１０１を参照してＲＴＬ記述１００を論理合成し、ネットリスト１０３として出力する（図１４のステップＳ２０１）。 First, a logic synthesis means such as a logic synthesis tool refers to a library 101 that stores design information related to basic logic circuits such as a negation circuit, an AND circuit, and a sequential circuit (including first and second flip-flops). The description 100 is logically synthesized and output as the net list 103 (step S201 in FIG. 14).

なお、図１４の例では、論理合成手段は、ＲＴＬ記述１００からフリップフロップに相当する複数のレジスタ記述を抽出する。そして、この論理合成手段は、抽出された複数のレジスタ記述のうちデータ送信側のレジスタ記述とは異なるクロック信号に同期して動作するデータ受信側のレジスタ記述を第２フリップフロップに変換するとともに、それ以外のレジスタ記述を第１フリップフロップに変換して、ネットリスト１０３として出力する。 In the example of FIG. 14, the logic synthesis unit extracts a plurality of register descriptions corresponding to flip-flops from the RTL description 100. The logic synthesis means converts the register description on the data reception side that operates in synchronization with a clock signal different from the register description on the data transmission side among the plurality of extracted register descriptions into the second flip-flop, The other register descriptions are converted into the first flip-flop and output as the net list 103.

特に、この論理合成手段は、抽出された複数のレジスタ記述のうちデータ送信側のレジスタ記述とは異なるクロック信号に同期して動作するデータ受信側のレジスタ記述を、共通のクロック信号に同期して動作する縦続接続された２つの第２フリップフロップに変換し、ネットリスト１０３として出力する（なお、半導体装置１の論理合成ではこの処理は行われない）。 In particular, the logic synthesis means synchronizes the register description on the data receiving side that operates in synchronization with a clock signal different from the register description on the data transmitting side among the extracted register descriptions in synchronization with the common clock signal. This is converted into two cascade-connected second flip-flops that operate, and is output as the netlist 103 (note that this processing is not performed in the logic synthesis of the semiconductor device 1).

図１４の例では、論理合成手段が、抽出された複数のレジスタ記述のうちデータ送信側のレジスタ記述とは異なるクロック信号に同期して動作するデータ受信側のレジスタ記述を、共通のクロック信号に同期して動作する縦続接続された２つの第２フリップフロップに変換する場合を例に説明したが、これに限られない。論理合成手段がこのような処理を行う代わりに、抽出された複数のレジスタ記述のうちデータ送信側のレジスタ記述とは異なるクロック信号に同期して動作するデータ受信側のレジスタ記述を、予め縦続接続された２つのレジスタ記述としてＲＴＬ記述に記載しておいてもよい。 In the example of FIG. 14, the logic synthesizing means converts the register description on the data receiving side that operates in synchronization with a clock signal different from the register description on the data transmitting side among the plurality of extracted register descriptions into a common clock signal. Although the case of converting to two cascade-connected second flip-flops that operate synchronously has been described as an example, the present invention is not limited to this. Instead of the logic synthesis means performing such processing, the register descriptions on the data receiving side that operate in synchronization with a clock signal different from the register descriptions on the data transmitting side among the extracted register descriptions are cascaded in advance. The two register descriptions may be described in the RTL description.

以上のように、上記実施の形態１〜４にかかる半導体装置は、非同期回路として、データを第１クロックに同期して取り込み出力する第１フリップフロップと、第１フリップフロップから出力されたデータを第１クロックと非同期の第２クロックに同期して取り込み出力する第２フリップフロップと、を備える。第２フリップフロップは、第２クロックに同期して取り込んだデータを、反転出力する第２インバータと、第２インバータの出力を反転させて第２インバータの入力に帰還する、第１フリップフロップに設けられた第１帰還回路よりもゲイン（増幅率）の大きな第２帰還回路と、を有する。それにより、上記実施の形態１〜４にかかる半導体装置は、非同期クロック間のデータ転送で発生するメタステーブルを速やかに収束させることができる。 As described above, the semiconductor devices according to the first to fourth embodiments, as an asynchronous circuit, receive the first flip-flop that captures and outputs data in synchronization with the first clock, and the data output from the first flip-flop. A second flip-flop that captures and outputs in synchronization with a second clock that is asynchronous with the first clock. The second flip-flop is provided in the first flip-flop that inverts and outputs the data fetched in synchronization with the second clock and the output of the second inverter by inverting the output of the second inverter. And a second feedback circuit having a gain (amplification factor) larger than that of the first feedback circuit. Thereby, the semiconductor devices according to the first to fourth embodiments can quickly converge the metastable generated by the data transfer between the asynchronous clocks.

なお、平均故障間隔（ＭＴＢＦ：Mean Time Between Failures）評価により、上記実施の形態１〜４にかかる半導体装置が非同期クロック間のデータ転送で発生するメタステーブルを速やかに収束させたことが確認されている。 The mean time between failures (MTBF) evaluation confirmed that the semiconductor device according to the first to fourth embodiments quickly converged the metastable generated by data transfer between asynchronous clocks. Yes.

上記実施の形態１〜４にかかる半導体装置の構成は、例えば、マイクロコンピュータやデータプロセッサ等のデータ処理用半導体装置に適用される。 The configuration of the semiconductor device according to the first to fourth embodiments is applied to a data processing semiconductor device such as a microcomputer or a data processor, for example.

また、上記実施の形態１〜４にかかる半導体装置に用いられる第２フリップフロップの構成は、スキャンフリップフロップや非同期セット／リセット付きフリップフロップにも応用可能である。 The configuration of the second flip-flop used in the semiconductor device according to the first to fourth embodiments can be applied to a scan flip-flop and a flip-flop with an asynchronous set / reset.

（関連技術との差異）
特許文献１に開示されたフリップフロップは、正帰還ループ上に遅延回路（Ｄ）を設けて帰還信号を意図的に遅延させることにより、入力信号（ｉｎ）と帰還信号との衝突（レーシング）を防止している。一方、上記実施の形態１〜４にかかる第２フリップフロップは、クロックドインバータ２１３のゲインを大きくしたりバッファ２２３を設けたりして帰還信号を高いゲイン（増幅率）で増幅させることにより、メタステーブルを速やかに収束させている。つまり、上記実施の形態１〜４にかかる第２フリップフロップは、帰還信号を遅延させようとしているのではなく、帰還信号を高いゲインで増幅させようとしているのであり、特許文献１の場合とではその目的及び動作が全く異なる。 (Differences from related technologies)
The flip-flop disclosed in Patent Document 1 provides a delay circuit (D) on the positive feedback loop to intentionally delay the feedback signal, thereby causing a collision (racing) between the input signal (in) and the feedback signal. It is preventing. On the other hand, the second flip-flops according to the first to fourth embodiments increase the gain of the clocked inverter 213 or provide the buffer 223 to amplify the feedback signal with a high gain (amplification factor). The table is quickly converged. That is, the second flip-flops according to the first to fourth embodiments are not trying to delay the feedback signal, but are trying to amplify the feedback signal with a high gain. Its purpose and operation are completely different.

また、上記実施の形態１〜４にかかる半導体装置は、非同期クロック間のデータ転送でのみ発生し得るメタステーブルの問題を解決するものであり、特許文献１の場合とではその解決しようとする技術内容が異なる。 Further, the semiconductor devices according to the first to fourth embodiments solve the problem of metastable that can occur only in data transfer between asynchronous clocks. The contents are different.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the embodiments already described, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

１〜３半導体装置
１１，１２第１フリップフロップ
２１，２２第２フリップフロップ
１００ＲＴＬ記述
１０１ライブラリ
１０２，１０３ネットリスト
１１１，２１１クロックドインバータ
１１２，２１２インバータ
１１３，２１３クロックドインバータ
１１４，２１４トランスファゲート
１１５，２１５インバータ
１１６，２１６クロックドインバータ
１１７〜１２２，２１７〜２２２インバータ
２２３バッファ 1-3 Semiconductor devices 11, 12 First flip-flop 21, 22 Second flip-flop 100 RTL description 101 Library 102, 103 Netlist 111, 211 Clocked inverter 112, 212 Inverter 113, 213 Clocked inverter 114, 214 Transfer gate 115,215 Inverter 116,216 Clocked inverter 117-122, 217-222 Inverter 223 Buffer

Claims

データを第１クロックに同期して取り込み出力する第１フリップフロップと、
前記第１フリップフロップから出力されたデータを前記第１クロックと非同期の第２クロックに同期して取り込み出力する第２フリップフロップと、を備え、
前記第１フリップフロップは、
第１マスターラッチ及び第１スレーブラッチを有し、
前記第１マスターラッチは、
前記第１クロックに同期して取り込んだデータを、反転出力する第１インバータと、
前記第１インバータの出力を反転させて当該第１インバータの入力に帰還する第１帰還回路と、を有し、
前記第２フリップフロップは、
第２マスターラッチ及び第２スレーブラッチを有し、
前記第２マスターラッチは、
前記第２クロックに同期して取り込んだデータを、反転出力する第２インバータと、
前記第２インバータの出力を反転させて当該第２インバータの入力に帰還する、前記第１帰還回路よりもゲインの大きな第２帰還回路と、を有する、半導体装置。 A first flip-flop that captures and outputs data in synchronization with a first clock;
A second flip-flop that captures and outputs the data output from the first flip-flop in synchronization with a second clock that is asynchronous with the first clock;
The first flip-flop
A first master latch and a first slave latch;
The first master latch is
A first inverter that inverts and outputs data captured in synchronization with the first clock;
A first feedback circuit that inverts the output of the first inverter and feeds back to the input of the first inverter;
The second flip-flop
A second master latch and a second slave latch;
The second master latch is
A second inverter that inverts and outputs data captured in synchronization with the second clock;
A semiconductor device comprising: a second feedback circuit having a gain larger than that of the first feedback circuit, which inverts the output of the second inverter and feeds back to the input of the second inverter.

前記第１帰還回路は、第３インバータであって、
前記第２帰還回路は、前記第３インバータよりサイズの大きな第４インバータである、請求項１に記載の半導体装置。 The first feedback circuit is a third inverter,
The semiconductor device according to claim 1, wherein the second feedback circuit is a fourth inverter having a size larger than that of the third inverter.

前記第１帰還回路は、第３インバータであって、
前記第２帰還回路は、
前記第２インバータの出力を増幅するバッファと、
前記バッファの出力を反転出力する第４インバータと、を有する、請求項１に記載の半導体装置。 The first feedback circuit is a third inverter,
The second feedback circuit includes:
A buffer for amplifying the output of the second inverter;
The semiconductor device according to claim 1, further comprising: a fourth inverter that inverts and outputs the output of the buffer.

前記第２フリップフロップから出力されたデータを前記第２クロックに同期して取り込み出力する、前記第１フリップフロップと同一構成の第３フリップフロップをさらに備えた、請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, further comprising a third flip-flop having the same configuration as that of the first flip-flop, which takes in and outputs data output from the second flip-flop in synchronization with the second clock.

前記第２フリップフロップから出力されたデータを前記第２クロックに同期して取り込み出力する、前記第２フリップフロップと同一構成の第３フリップフロップをさらに備えた、請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, further comprising a third flip-flop having the same configuration as that of the second flip-flop, which takes in and outputs data output from the second flip-flop in synchronization with the second clock.

クロック信号に同期して取り込んだデータを反転出力する第１インバータ及び前記第１インバータの出力を反転させて当該第１インバータの入力に帰還する第１帰還回路を有する第１マスターラッチと、第１スレーブラッチと、からなる第１フリップフロップと、
クロック信号に同期して取り込んだデータを反転出力する第２インバータ及び前記第２インバータの出力を反転させて当該第２インバータの入力に帰還する前記第１帰還回路よりもゲインの大きな第２帰還回路を有する第２マスターラッチと、第２スレーブラッチと、からなる第２フリップフロップと、を用いた半導体装置の設計方法であって、
論理合成時において、
ＲＴＬ記述からフリップフロップに相当する複数のレジスタ記述を抽出し、
前記複数のレジスタ記述のうちデータ送信側のレジスタ記述とは異なるクロック信号に同期して動作するデータ受信側のレジスタ記述を、前記第２フリップフロップに変換し、
それ以外のレジスタ記述を前記第１フリップフロップに変換する、半導体装置の設計方法。 A first master latch having a first inverter that inverts and outputs data captured in synchronization with a clock signal, and a first feedback circuit that inverts the output of the first inverter and feeds it back to the input of the first inverter; A first flip-flop comprising a slave latch;
A second inverter that inverts and outputs data captured in synchronization with a clock signal, and a second feedback circuit that has a larger gain than the first feedback circuit that inverts the output of the second inverter and feeds it back to the input of the second inverter. A semiconductor device design method using a second flip-flop composed of a second master latch having a second slave latch,
At the time of logic synthesis,
Extract a plurality of register descriptions corresponding to flip-flops from the RTL description,
A register description on the data receiving side that operates in synchronization with a clock signal different from a register description on the data transmitting side among the plurality of register descriptions is converted into the second flip-flop;
A method for designing a semiconductor device, wherein other register descriptions are converted into the first flip-flop.

論理合成時において、
ＲＴＬ記述からフリップフロップに相当する複数のレジスタ記述を抽出し、
前記複数のレジスタ記述のうちデータ送信側のレジスタ記述とは異なるクロック信号に同期して動作するデータ受信側のレジスタ記述を、共通の前記クロック信号に同期して動作する縦続接続された２つの前記第２フリップフロップに変換し、
それ以外のレジスタ記述を前記第１フリップフロップに変換する、請求項６に記載の半導体装置の設計方法。 At the time of logic synthesis,
Extract a plurality of register descriptions corresponding to flip-flops from the RTL description,
Among the plurality of register descriptions, the register description on the data receiving side that operates in synchronization with a clock signal different from the register description on the data transmitting side is connected to two of the cascaded connections that operate in synchronization with the common clock signal. Converted to a second flip-flop,
The method for designing a semiconductor device according to claim 6, wherein other register descriptions are converted into the first flip-flop.

論理合成時において、
ＲＴＬ記述からフリップフロップに相当する複数のレジスタ記述を抽出し、
前記複数のレジスタ記述のうちデータ送信側のレジスタ記述とは異なるクロック信号に同期して動作するデータ受信側のレジスタ記述を、共通の前記クロック信号に同期して動作する縦続接続された前記第２及び前記第１フリップフロップに変換し、
それ以外のレジスタ記述を前記第１フリップフロップに変換する、請求項６に記載の半導体装置の設計方法。 At the time of logic synthesis,
Extract a plurality of register descriptions corresponding to flip-flops from the RTL description,
Of the plurality of register descriptions, the second register connected in cascade is operated in synchronism with the clock signal common to the register description on the data receiving side operating in synchronization with the clock signal different from the register description on the data transmitting side. And converting to the first flip-flop,
The method for designing a semiconductor device according to claim 6, wherein other register descriptions are converted into the first flip-flop.

クロック信号に同期して取り込んだデータを反転出力する第１インバータ及び前記第１インバータの出力を反転させて当該第１インバータの入力に帰還する第１帰還回路を有する第１マスターラッチと、第１スレーブラッチと、からなる第１フリップフロップと、
クロック信号に同期して取り込んだデータを反転出力する第２インバータ及び前記第２インバータの出力を反転させて当該第２インバータの入力に帰還する前記第１帰還回路よりもゲインの大きな第２帰還回路を有する第２マスターラッチと、第２スレーブラッチと、からなる第２フリップフロップと、を用いた半導体装置の設計方法であって、
論理合成時において、
ＲＴＬ記述からフリップフロップに相当する複数のレジスタ記述を抽出し、
前記複数のレジスタ記述のそれぞれを前記第１フリップフロップに変換し、
複数の前記第１フリップフロップのうち送信側フリップフロップとは異なるクロック信号に同期して動作する受信側フリップフロップを、前記第２フリップフロップに置き換える、半導体装置の設計方法。 A first master latch having a first inverter that inverts and outputs data captured in synchronization with a clock signal, and a first feedback circuit that inverts the output of the first inverter and feeds it back to the input of the first inverter; A first flip-flop comprising a slave latch;
A second inverter that inverts and outputs data captured in synchronization with a clock signal, and a second feedback circuit that has a larger gain than the first feedback circuit that inverts the output of the second inverter and feeds it back to the input of the second inverter. A semiconductor device design method using a second flip-flop composed of a second master latch having a second slave latch,
At the time of logic synthesis,
Extract a plurality of register descriptions corresponding to flip-flops from the RTL description,
Converting each of the plurality of register descriptions into the first flip-flop;
A method for designing a semiconductor device, wherein a reception-side flip-flop that operates in synchronization with a clock signal different from that of a transmission-side flip-flop among the plurality of first flip-flops is replaced with the second flip-flop.

論理合成時において、
ＲＴＬ記述からフリップフロップに相当する複数のレジスタ記述を抽出し、
前記複数のレジスタ記述のそれぞれを前記第１フリップフロップに変換し、
複数の前記第１フリップフロップのうち送信側フリップフロップとは異なるクロック信号に同期して動作する受信側フリップフロップを、共通の前記クロック信号に同期して動作する縦続接続された２つの前記第２フリップフロップに置き換える、請求項９に記載の半導体装置の設計方法。 At the time of logic synthesis,
Extract a plurality of register descriptions corresponding to flip-flops from the RTL description,
Converting each of the plurality of register descriptions into the first flip-flop;
Among the plurality of first flip-flops, two second flip-flops that operate in synchronization with the common clock signal are connected to the second flip-flop that operates in synchronization with a clock signal different from that of the transmission-side flip-flop. The method for designing a semiconductor device according to claim 9, wherein the method is replaced with a flip-flop.

論理合成時において、
ＲＴＬ記述からフリップフロップに相当する複数のレジスタ記述を抽出し、
前記複数のレジスタ記述のそれぞれを前記第１フリップフロップに変換し、
複数の前記第１フリップフロップのうち送信側フリップフロップとは異なるクロック信号に同期して動作する受信側フリップフロップを、共通の前記クロック信号に同期して動作する縦続接続された前記第２及び前記第１フリップフロップに置き換える、請求項９に記載の半導体装置の設計方法。 At the time of logic synthesis,
Extract a plurality of register descriptions corresponding to flip-flops from the RTL description,
Converting each of the plurality of register descriptions into the first flip-flop;
Among the plurality of first flip-flops, the second flip-flop and the second flip-flop are connected in cascade to operate in synchronization with the common clock signal. The method for designing a semiconductor device according to claim 9, wherein the design method is replaced with a first flip-flop.