JP2014079128A - Inspection equipment - Google Patents
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Abstract
Description
本発明は、表示装置用の検査装置に係わり、特に、スイッチングレギュレータ方式の昇圧回路を備える検査装置に適用して有効な技術に関する。 The present invention relates to an inspection device for a display device, and more particularly to a technique effective when applied to an inspection device including a switching regulator type booster circuit.
液晶表示装置を駆動するドライバＩＣは、例えば、正負の階調電圧基準電圧を生成する抵抗分圧回路に入力される高電位の電圧（ＶＳＰ）と、低電位の電圧（ＶＳＮ）のように、ドライバＩＣに入力される電源電圧よりも、高電位の駆動電圧、あるいは、低電位の駆動電圧が必要となる場合がある。
一般に、前述したようなＶＳＰの電圧、およびＶＳＮの電圧は、スイッチングレギュレータ方式の昇圧回路で生成される。
近年、低コスト化等の理由により、前述したＶＳＰと、ＶＳＮの電圧を生成する昇圧回路本体を、液晶表示装置ではなく、外部の本体側に設け、液晶表示装置のドライバＩＣから、昇圧制御用の昇圧制御信号を昇圧回路に入力して、昇圧回路を制御するようにしている。
液晶表示装置が前述した構成の場合、液晶表示装置の点灯試験を実施する検査装置も、前述したＶＳＰと、ＶＳＮの電圧を生成する昇圧回路を備えることになる。
The driver IC that drives the liquid crystal display device is, for example, a high potential voltage (VSP) and a low potential voltage (VSN) that are input to a resistance voltage dividing circuit that generates positive and negative gradation voltage reference voltages. A drive voltage having a higher potential or a drive voltage having a lower potential than the power supply voltage input to the driver IC may be required.
In general, the VSP voltage and the VSN voltage as described above are generated by a switching regulator type booster circuit.
In recent years, for reasons such as cost reduction, the above-described VSP and the booster circuit main body that generates the voltage of VSN are provided not on the liquid crystal display device but on the external main body side, and for boost control from the driver IC of the liquid crystal display device The boost control signal is input to the booster circuit to control the booster circuit.
When the liquid crystal display device has the above-described configuration, the inspection device that performs the lighting test of the liquid crystal display device also includes the above-described VSP and a booster circuit that generates a voltage of VSN.
前述したＶＳＰと、ＶＳＮの電圧を生成する昇圧回路を備える検査装置を用いて点灯検査を行う場合に、検査装置とドライバＩＣとの接続信号の内、電源電圧、昇圧制御信号が正しく接続されているのに、出力電圧（例えば、ＶＳＰ、あるいは、ＶＳＮの電圧）のみが、何らかの原因（例えば、コネクタの斜め差し等）で接続されないことが想定される。
この場合に、ドライバＩＣは、出力電圧（ＶＳＰ、あるいは、ＶＳＮの電圧）が、規定の電圧に到達していないと判断して、昇圧制御信号を出し続けるため、出力電圧（ＶＳＰ、あるいは、ＶＳＮの電圧）は、昇圧回路が出力し得る最大電圧にまで昇圧されることになり、昇圧回路内の半導体素子が破壊されることが想定される。
また、昇圧回路が出力し得る最大電圧は、ドライバＩＣの定格電圧を超えていることが多く、この状態で出力電圧（ＶＳＰ、あるいは、ＶＳＮの電圧）を出力する出力端子が、再接続された場合（例えば、コネクタの斜め差し等で接続されていなかった端子が、少しの振動などで再接続された場合など）に、ドライバＩＣには定格電圧を超える高電圧が印加されることになり、ドライバＩＣが破壊されることが想定される。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、昇圧回路を備える検査装置において、昇圧回路の出力電圧が、昇圧回路が出力し得る最大電圧にまで昇圧されるのを防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
When a lighting test is performed using the above-described inspection apparatus including the VSP and the booster circuit that generates the voltage of VSN, the power supply voltage and the boost control signal are correctly connected among the connection signals between the inspection apparatus and the driver IC. However, it is assumed that only the output voltage (for example, the voltage of VSP or VSN) is not connected for some reason (for example, the diagonal insertion of the connector).
In this case, since the driver IC determines that the output voltage (VSP or VSN voltage) has not reached the specified voltage and continues to output the boost control signal, the output voltage (VSP or VSN) This voltage is boosted to the maximum voltage that can be output by the booster circuit, and it is assumed that the semiconductor elements in the booster circuit are destroyed.
In addition, the maximum voltage that can be output by the booster circuit often exceeds the rated voltage of the driver IC, and the output terminal that outputs the output voltage (VSP or VSN voltage) in this state is reconnected. In this case (for example, when a terminal that has not been connected due to the diagonal insertion of the connector is reconnected due to slight vibration, etc.), a high voltage exceeding the rated voltage is applied to the driver IC, It is assumed that the driver IC is destroyed.
The present invention has been made to solve the above-described problems of the prior art, and an object of the present invention is to provide an output voltage of a booster circuit that is a maximum voltage that can be output by the booster circuit in an inspection device including the booster circuit. It is an object of the present invention to provide a technique that can prevent the voltage from being boosted up to a maximum.
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）スイッチングレギュレータ方式の昇圧回路を備え、前記昇圧回路には、表示装置の駆動回路から昇圧制御用の昇圧制御信号が入力され、前記昇圧回路は、前記昇圧制御信号に基づき電源電圧を昇圧し、当該昇圧した電圧を前記表示装置の駆動回路に出力する、表示装置用の検査装置であって、前記昇圧回路で昇圧された電圧が規定値以上の電圧となった時に、前記昇圧制御信号を遮断して、昇圧動作を停止させるバイパス回路を備える。
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
(1) A switching regulator type booster circuit is provided, and a booster control signal for booster control is input from the driver circuit of the display device to the booster circuit, and the booster circuit boosts the power supply voltage based on the booster control signal. Then, the inspection device for a display device that outputs the boosted voltage to the drive circuit of the display device, wherein the boost control signal is output when the voltage boosted by the boost circuit becomes a voltage equal to or higher than a specified value. And a bypass circuit for stopping the boosting operation.
（２）（１）において、前記昇圧回路は、一端に電源電圧が供給されるコイルと、第１の電極に接地電圧が供給されるとともに、第２の電極が前記コイルの他端に接続され、制御電極に入力される前記昇圧制御信号によりオン・オフが制御されるスイッチング素子と、アノードが、前記コイルの他端に接続される第１のダイオードと、一端が、前記第１のダイオードのカソードに接続され、他端に接地電圧が供給される平滑コンデンサとを有し、前記バイパス回路は、第１の電極に接地電圧が供給されるとともに、第２の電極が前記スイッチング素子の制御電極に接続されるトランジスタと、アノードが、前記コイルの他端に接続される第２のダイオードと、一端が、前記第２のダイオードのカソードに接続される第１の抵抗素子と、カソードが、前記第１の抵抗素子の他端に接続され、アノードが前記トランジスタの制御電極に接続されるツェナーダイオードと、一端が、前記ツェナーダイオードのアノードに接続され、他端に接地電圧が供給される第２の抵抗素子とを有する。
（３）（２）において、前記バイパス回路は、前記ツェナーダイオードのアノードと、前記トランジスタの制御電極との間に接続される第３の抵抗素子と、前記スイッチング素子の前記制御電極に接続される第４の抵抗素子と、第１の容量素子の並列回路を有する。
（４）（２）において、前記バイパス回路は、一端が、前記第２のダイオードのカソードに接続され、他端に接地電圧が供給される第２の容量素子と、一端が、前記ツェナーダイオードのカソードに接続され、他端に接地電圧が供給される第３の容量素子とを有する。
(2) In (1), the booster circuit is configured such that a power supply voltage is supplied to one end, a ground voltage is supplied to the first electrode, and a second electrode is connected to the other end of the coil. , A switching element whose on / off is controlled by the boost control signal input to the control electrode, a first diode whose anode is connected to the other end of the coil, and one end of the first diode A smoothing capacitor connected to the cathode and supplied with the ground voltage at the other end, wherein the bypass circuit is supplied with the ground voltage to the first electrode, and the second electrode is a control electrode of the switching element A second diode connected to the other end of the coil, a first resistance element connected to the cathode of the second diode, and a cathode Is connected to the other end of the first resistance element, the anode is connected to the control electrode of the transistor, one end is connected to the anode of the Zener diode, and the other end is supplied with a ground voltage. And a second resistance element.
(3) In (2), the bypass circuit is connected to a third resistance element connected between an anode of the Zener diode and a control electrode of the transistor, and to the control electrode of the switching element. A fourth resistor element and a first capacitor element are provided in parallel.
(4) In (2), the bypass circuit has one end connected to the cathode of the second diode and the other end supplied with a ground voltage, and one end connected to the Zener diode. And a third capacitor element connected to the cathode and supplied with a ground voltage at the other end.
（５）（１）において、前記昇圧回路は、一端に接地電圧が供給されるコイルと、第１の電極に電源電圧が供給されるとともに、第２の電極が前記コイルの他端に接続され、制御電極に入力される前記昇圧制御信号によりオン・オフが制御されるスイッチング素子と、カソードが、前記コイルの他端に接続される第１のダイオードと、一端が、前記第１のダイオードのアノードに接続され、他端に接地電圧が供給される平滑コンデンサとを有し、前記バイパス回路は、第１の電極に電源電圧が供給されるとともに、第２の電極が前記スイッチング素子の制御電極に接続されるトランジスタと、カソードが前記コイルの他端に接続される第２のダイオードと、一端が、前記第２のダイオードのアノードに接続される第１の抵抗素子と、アノードが、前記第１の抵抗素子の他端に接続され、カソードが前記トランジスタの制御電極に接続されるツェナーダイオードと、一端が、前記ツェナーダイオードのカソードに接続され、他端に電源電圧が供給される第２の抵抗素子とを有する。
（６）（５）において、前記バイパス回路は、前記スイッチング素子の前記制御電極に接続される第３の抵抗素子と、第１の容量素子の並列回路を有する。
（７）（５）において、前記バイパス回路は、一端が、前記第２のダイオードのアノードに接続され、他端に接地電圧が供給される第２容量素子とを有する。
(5) In (1), the booster circuit is configured such that a ground voltage is supplied to one end, a power supply voltage is supplied to the first electrode, and a second electrode is connected to the other end of the coil. , A switching element whose on / off is controlled by the boost control signal input to the control electrode, a first diode whose cathode is connected to the other end of the coil, and one end of the first diode A smoothing capacitor connected to the anode and supplied with a ground voltage at the other end, wherein the bypass circuit is supplied with a power supply voltage to the first electrode, and the second electrode is a control electrode of the switching element A transistor having a cathode connected to the other end of the coil, a first resistance element having one end connected to the anode of the second diode, and an anode A Zener diode connected to the other end of the first resistance element, a cathode connected to the control electrode of the transistor, one end connected to the cathode of the Zener diode, and a power supply voltage supplied to the other end A second resistance element.
(6) In (5), the bypass circuit includes a parallel circuit of a third resistor element connected to the control electrode of the switching element and a first capacitor element.
(7) In (5), the bypass circuit has a second capacitor element having one end connected to the anode of the second diode and the other end supplied with a ground voltage.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、昇圧回路を備える検査装置において、昇圧回路の出力電圧が、昇圧回路が出力し得る最大電圧にまで昇圧されるのを防止することが可能となる。
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
According to the present invention, in an inspection apparatus including a booster circuit, it is possible to prevent the output voltage of the booster circuit from being boosted to the maximum voltage that can be output by the booster circuit.
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例］
図１は、本発明の実施例の検査装置の概略構成と、本発明の実施例の検査装置を用いた検査方法を説明するための図である。
図１において、ＬＣＤは液晶表示装置、ＤＲＶはドライバＩＣである。
液晶表示装置（ＬＣＤ）は、少なくとも一方が透明なガラス等からなる一対の基板の間に、液晶層を挟持した、所謂、液晶表示パネルを有し、この液晶表示パネルの基板に形成した画素形成用の各種電極に選択的に電圧を印加して、画像を表示する。
ここで、ドライバＩＣ（ＤＲＶ）は、液晶表示装置（ＬＣＤ）の一方の基板上に実装される。また、液晶表示装置（ＬＣＤ）の一方の基板には、フレキシブル配線基板（ＦＰＣ）も実装される。さらに、ＡＲは、液晶表示パネルの表示領域である。
図１において、１０は検査装置であり、検査装置１０は、フレキシブル配線基板（ＦＰＣ）と、コネクタ１２により接続されており、点灯検査を実行する際に、液晶表示装置（ＬＣＤ）に、電源電圧（ＶＣＩ）と、表示データ（ＤＡＴＡ）と、クロック、垂直同期信号、水平同期信号等の表示昇圧制御信号（ＤＳＣ）を入力する。
また、検査装置１０は、昇圧回路部１１を有し、昇圧回路部１１は、スイッチングレギュレータ方式の昇圧回路を有する。
スイッチングレギュレータ方式の昇圧回路は、ドライバＩＣ（ＤＲＶ）から入力される昇圧制御用の昇圧制御信号（ＬＳＷ１，ＬＳＷ２）に基づき、ＶＣＩの電源電圧を昇圧して、ＶＳＰの高電位の電圧と、ＶＳＮの低電位の電圧を生成し、液晶表示装置（ＬＣＤ）のドライバＩＣ（ＤＲＶ）に出力する。
なお、検査装置１０における、昇圧回路部以外の構成は、本発明とは直には関係がないので、図１において、その図示は省略している。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
In all the drawings for explaining the embodiments, parts having the same functions are given the same reference numerals, and repeated explanation thereof is omitted. Also, the following examples are not intended to limit the interpretation of the scope of the claims of the present invention.
[Example]
FIG. 1 is a diagram for explaining a schematic configuration of an inspection apparatus according to an embodiment of the present invention and an inspection method using the inspection apparatus according to an embodiment of the present invention.
In FIG. 1, LCD is a liquid crystal display device, and DRV is a driver IC.
A liquid crystal display (LCD) has a so-called liquid crystal display panel in which a liquid crystal layer is sandwiched between a pair of substrates, at least one of which is made of transparent glass or the like, and pixel formation formed on the substrate of the liquid crystal display panel An image is displayed by selectively applying a voltage to the various electrodes.
Here, the driver IC (DRV) is mounted on one substrate of a liquid crystal display device (LCD). A flexible wiring board (FPC) is also mounted on one substrate of the liquid crystal display device (LCD). Furthermore, AR is a display area of the liquid crystal display panel.
In FIG. 1,
Further, the
The switching regulator type booster circuit boosts the power supply voltage of the VCI based on the boost control signals (LSW1, LSW2) for boost control input from the driver IC (DRV), the high potential voltage of VSP, and VSN Is generated and output to a driver IC (DRV) of a liquid crystal display device (LCD).
Note that the configuration of the
［従来の昇圧回路の回路構成］
以下、本実施例の昇圧回路を説明する前に、従来の昇圧回路の回路構成と、その問題点について説明する。
図３は、従来の昇圧回路の回路構成を示す回路図である。
図３において、コイル（Ｌ１）と、ショットキーバリアダイオード（ＳＤ１）と、平滑コンデンサ（Ｃ１）と、スイッチング素子を構成するｎ型ＭＯＳトランジスタ（Ｑ１）と、容量素子（Ｃ２）が、ＶＣＩの電源電圧を昇圧して、ＶＳＰの高電位の電圧を生成する回路（以下、回路Ａという。）である。
コイル（Ｌ１）は、一端に電源電圧（ＶＣＩ）が供給され、他端がショットキーバリアダイオード（ＳＤ１）のアノードに接続される。ショットキーバリアダイオード（ＳＤ１）のカソードは、平滑コンデンサ（Ｃ１）の一端に接続され、平滑コンデンサ（Ｃ１）の他端には接地電圧が供給される。
ｎ型ＭＯＳトランジスタ（Ｑ１）は、ソースに接地電圧が供給されるとともに、ドレインがコイル（Ｌ１）の他端に接続され、ゲートには、ドライバＩＣ（ＤＲＶ）から昇圧制御信号（ＬＳＷ１）が入力される。
ｎ型ＭＯＳトランジスタ（Ｑ１）は、昇圧制御信号（ＬＳＷ１）に基づき、コイル（Ｌ１）に流れる電流のＯＮ、ＯＦＦを制御する。それにより、コイル（Ｌ１）に生じる逆起電力を、ショットキーバリアダイオード（ＳＤ１）で取り出し、平滑コンデンサ（Ｃ１）で平滑して、ＶＳＰの高電位の電圧を生成する。
[Circuit configuration of conventional booster circuit]
Before describing the booster circuit of this embodiment, the circuit configuration of the conventional booster circuit and its problems will be described.
FIG. 3 is a circuit diagram showing a circuit configuration of a conventional booster circuit.
In FIG. 3, a coil (L1), a Schottky barrier diode (SD1), a smoothing capacitor (C1), an n-type MOS transistor (Q1) constituting a switching element, and a capacitive element (C2) are connected to a VCI power source. A circuit that boosts the voltage to generate a high-potential voltage of VSP (hereinafter referred to as circuit A).
The coil (L1) has one end supplied with the power supply voltage (VCI) and the other end connected to the anode of the Schottky barrier diode (SD1). The cathode of the Schottky barrier diode (SD1) is connected to one end of the smoothing capacitor (C1), and a ground voltage is supplied to the other end of the smoothing capacitor (C1).
In the n-type MOS transistor (Q1), the ground voltage is supplied to the source, the drain is connected to the other end of the coil (L1), and the boost control signal (LSW1) is input to the gate from the driver IC (DRV). Is done.
The n-type MOS transistor (Q1) controls ON / OFF of the current flowing through the coil (L1) based on the boost control signal (LSW1). Thereby, the counter electromotive force generated in the coil (L1) is taken out by the Schottky barrier diode (SD1) and smoothed by the smoothing capacitor (C1) to generate a high potential voltage of VSP.
また、図３において、コイル（Ｌ２）と、ショットキーバリアダイオード（ＳＤ２）と、平滑コンデンサ（Ｃ８）と、スイッチング素子を構成するｐ型ＭＯＳトランジスタ（Ｑ３）と、容量素子（Ｃ９）が、ＶＣＩの電源電圧を昇圧して、ＶＳＮの低電位の電圧を生成する回路（以下、回路Ｂという。）である。
コイル（Ｌ２）は、一端に接地電圧が供給され、他端がショットキーバリアダイオード（ＳＤ２）のカソードに接続される。ショットキーバリアダイオード（ＳＤ２）のアノードは、平滑コンデンサ（Ｃ８）の一端に接続され、平滑コンデンサ（Ｃ８）の他端には接地電圧が供給される。
ｐ型ＭＯＳトランジスタ（Ｑ３）は、ソースに電源電圧（ＶＣＩ）が供給されるとともに、ドレインがコイル（Ｌ２）の他端に接続され、ゲートには、ドライバＩＣ（ＤＲＶ）から昇圧制御信号（ＬＳＷ２）が入力される。
ｐ型ＭＯＳトランジスタ（Ｑ３）は、昇圧制御信号（ＬＳＷ２）に基づき、コイル（Ｌ２）に流れる電流のＯＮ、ＯＦＦを制御する。それにより、コイル（Ｌ２）に生じる逆起電力を、ショットキーバリアダイオード（ＳＤ２）で取り出し、平滑コンデンサ（Ｃ８）で平滑して、ＶＳＮの低電位の電圧を生成する。
In FIG. 3, a coil (L2), a Schottky barrier diode (SD2), a smoothing capacitor (C8), a p-type MOS transistor (Q3) constituting a switching element, and a capacitive element (C9) are VCI. Is a circuit (hereinafter referred to as a circuit B) that generates a low potential voltage of VSN.
The coil (L2) has one end supplied with a ground voltage and the other end connected to the cathode of the Schottky barrier diode (SD2). The anode of the Schottky barrier diode (SD2) is connected to one end of the smoothing capacitor (C8), and a ground voltage is supplied to the other end of the smoothing capacitor (C8).
In the p-type MOS transistor (Q3), the power supply voltage (VCI) is supplied to the source, the drain is connected to the other end of the coil (L2), and the boost control signal (LSW2) is connected to the gate from the driver IC (DRV). ) Is entered.
The p-type MOS transistor (Q3) controls ON / OFF of the current flowing through the coil (L2) based on the boost control signal (LSW2). Thereby, the counter electromotive force generated in the coil (L2) is taken out by the Schottky barrier diode (SD2) and smoothed by the smoothing capacitor (C8) to generate a low potential voltage of VSN.
図３に示す従来の昇圧回路は、ドライバＩＣ（ＤＲＶ）が、ＶＳＰ及びＶＳＮの電圧を監視して、昇圧制御信号（ＬＳＷ１，ＬＳＷ２）を出力し、検査装置に配置されたスイッチングレギュレータ方式の昇圧回路が、電源電圧（ＶＣＩ）から昇圧を行い、ＶＳＰ及びＶＳＮの電圧を生成する。
ドライバＩＣ（ＤＲＶ）は、ＶＳＰ及びＶＳＮの電圧として、所望の電圧が得られれば、昇圧制御信号（ＬＳＷ１，ＬＳＷ２）を停止し、昇圧回路の昇圧動作を停止させる。
ＶＳＰ及びＶＳＮの電圧が、所望の電圧より低下した場合は、再度、昇圧制御信号（ＬＳＷ１，ＬＳＷ２）を出力し、昇圧回路での昇圧動作を実行させ、ＶＳＰ及びＶＳＮの電圧を昇圧させる。これを繰り返すことで、ＶＳＰ及びＶＳＮの電圧として、安定した電圧を得ることができる。
In the conventional booster circuit shown in FIG. 3, the driver IC (DRV) monitors the voltages of VSP and VSN, outputs the boost control signals (LSW1, LSW2), and is a booster of a switching regulator system disposed in the inspection device. The circuit boosts the power supply voltage (VCI) and generates voltages of VSP and VSN.
The driver IC (DRV) stops the boosting control signals (LSW1, LSW2) and stops the boosting operation of the booster circuit when a desired voltage is obtained as the voltage of VSP and VSN.
When the VSP and VSN voltages drop below the desired voltage, the boost control signals (LSW1, LSW2) are output again, the boosting operation in the boosting circuit is executed, and the VSP and VSN voltages are boosted. By repeating this, stable voltages can be obtained as the voltages of VSP and VSN.
従来の昇圧回路を備える検査装置を用いて、液晶表示装置（ＬＣＤ）の点灯検査を行う場合に、検査装置とドライバＩＣ（ＤＲＶ）との接続信号の内、電源電圧（ＶＣＩ）、昇圧制御信号（ＬＳＷ１，ＬＳＷ２）が正しく接続されているのに、ＶＳＰ、あるいはＶＳＮの電圧のみが、何らかの原因（例えば、コネクタ１２の斜め差し等）で接続されないことが想定される。
この場合に、ドライバＩＣ（ＲＤＶ）は、ＶＳＰ、あるいはＶＳＮの電圧が、規定の電圧に到達していないと判断して、昇圧制御信号（ＬＳＷ１，ＬＳＷ２）を出し続けるため、ＶＳＰの電圧は、昇圧回路が出力し得る最大電圧（例えば、４０Ｖ）にまで、また、ＶＳＮの電圧は、昇圧回路が出力し得る最大電圧（例えば、−３０Ｖ）にまで昇圧されることになる。
これにより、昇圧回路内のｎ型ＭＯＳトランジスタ（Ｑ１）、あるいはｐ型ＭＯＳトランジスタ（Ｑ３）が破壊されることが想定される。
さらに、昇圧回路が出力し得る最大電圧は、ドライバＩＣ（ＤＲＶ）の定格電圧を超えていることが多く、この状態で、ＶＳＰ、あるいはＶＳＮの電圧を出力する出力端子が、再接続された場合（例えば、コネクタの斜め差し等で接続されていなかった端子が、少しの振動などで再接続された場合など）に、ドライバＩＣ（ＤＲＶ）には定格電圧を超える高電圧が印加されることになり、ドライバＩＣ（ＤＲＶ）が破壊されることが想定される。
When performing a lighting inspection of a liquid crystal display device (LCD) using a conventional inspection device having a booster circuit, a power supply voltage (VCI) and a boost control signal among connection signals between the inspection device and a driver IC (DRV) Although (LSW1, LSW2) are correctly connected, it is assumed that only the voltage of VSP or VSN is not connected for some reason (for example, oblique insertion of the connector 12).
In this case, since the driver IC (RDV) determines that the voltage of VSP or VSN has not reached the specified voltage and continues to output the boost control signals (LSW1, LSW2), the voltage of VSP is The voltage is raised to the maximum voltage (for example, 40 V) that can be output by the booster circuit, and the voltage of VSN is boosted to the maximum voltage (for example, −30 V) that can be output by the booster circuit.
As a result, it is assumed that the n-type MOS transistor (Q1) or the p-type MOS transistor (Q3) in the booster circuit is destroyed.
Furthermore, the maximum voltage that can be output from the booster circuit often exceeds the rated voltage of the driver IC (DRV). In this state, when the output terminal that outputs the VSP or VSN voltage is reconnected. (For example, when a terminal that has not been connected by an oblique insertion of the connector is reconnected by a slight vibration or the like), a high voltage exceeding the rated voltage is applied to the driver IC (DRV). Thus, it is assumed that the driver IC (DRV) is destroyed.
［本発明の実施例の昇圧回路部の回路構成］
図２は、本発明の実施例の昇圧回路部１１の回路構成を示す回路図である。
図２に示すように、本実施例の昇圧回路部１１は、図３に示す回路Ａに、バイパス回路１３Ａを追加し、同様に、図３に示す回路Ｂに、バイパス回路１３Ｂを追加したものである。
バイパス回路１３Ａは、ｎｐｎ型バイポーラトランジスタ（Ｑ２）と、ダイオード（Ｄ１）と、ツェナーダイオード（Ｄ２）と、抵抗素子（Ｒ１〜Ｒ４）と、容量素子（Ｃ３〜Ｃ６）とを有する。
ｎｐｎ型バイポーラトランジスタ（Ｑ２）は、エミッタに接地電圧が供給されるとともに、コレクタがｎ型ＭＯＳトランジスタ（Ｑ１）のゲートに接続され、ベースが、電流制限用の抵抗素子（Ｒ３）を介して、ツェナーダイオード（Ｄ２）のアノードに接続される。なお、電流制限用の抵抗素子（Ｒ３）は省略することも可能である。
ダイオード（Ｄ１）は、アノードがコイル（Ｌ１）の他端に接続され、カソードが抵抗素子（Ｒ１）の一端に接続される。なお、ダイオード（Ｄ１）は、容量素子（Ｃ４）に蓄えられた電荷が、逆流するのを防止するために設けられる。
ツェナーダイオード（Ｄ２）は、カソードが抵抗素子（Ｒ１）の他端に接続され、アノードがｎｐｎ型バイポーラトランジスタ（Ｑ２）のベースに接続される。
抵抗素子（Ｒ４）は、一端がツェナーダイオード（Ｄ２）のアノードに接続され、他端に接地電圧が供給される。容量素子（Ｃ３）は、一端がツェナーダイオード（Ｄ２）のカソードに接続され、他端に接地電圧が供給される。容量素子（Ｃ４）は、一端がダイオード（Ｄ１）のカソードに接続され、他端に接地電圧が供給される。容量素子（Ｃ６）は、一端がツェナーダイオード（Ｄ２）のアノードに接続され、他端に接地電圧が供給される。
さらに、昇圧制御信号（ＬＳＷ１）は、抵抗素子（Ｒ２）と容量素子（Ｃ５）の並列回路を介して、ｎ型ＭＯＳトランジスタ（Ｑ１）のゲートに入力される。
[Circuit Configuration of Booster Circuit Section According to Embodiment of the Present Invention]
FIG. 2 is a circuit diagram showing a circuit configuration of the booster circuit unit 11 according to the embodiment of the present invention.
As shown in FIG. 2, the booster circuit unit 11 of this embodiment is obtained by adding a
The
The npn bipolar transistor (Q2) has a ground voltage supplied to the emitter, a collector connected to the gate of the n-type MOS transistor (Q1), and a base via a current limiting resistor (R3). Connected to the anode of the Zener diode (D2). The current limiting resistor element (R3) can be omitted.
The diode (D1) has an anode connected to the other end of the coil (L1) and a cathode connected to one end of the resistance element (R1). Note that the diode (D1) is provided to prevent the charge stored in the capacitor (C4) from flowing backward.
The Zener diode (D2) has a cathode connected to the other end of the resistance element (R1) and an anode connected to the base of the npn-type bipolar transistor (Q2).
One end of the resistance element (R4) is connected to the anode of the Zener diode (D2), and the other end is supplied with the ground voltage. One end of the capacitive element (C3) is connected to the cathode of the Zener diode (D2), and the other end is supplied with the ground voltage. The capacitor element (C4) has one end connected to the cathode of the diode (D1) and the other end supplied with a ground voltage. The capacitor element (C6) has one end connected to the anode of the Zener diode (D2) and the other end supplied with a ground voltage.
Further, the boost control signal (LSW1) is input to the gate of the n-type MOS transistor (Q1) through the parallel circuit of the resistor element (R2) and the capacitor element (C5).
バイパス回路１３Ｂは、ｐｎｐ型バイポーラトランジスタ（Ｑ４）と、ダイオード（Ｄ３）と、ツェナーダイオード（Ｄ４）と、抵抗素子（Ｒ５〜Ｒ７）と、容量素子（Ｃ１０〜Ｃ１２）とを有する。
ｐｎｐ型バイポーラトランジスタ（Ｑ４）は、エミッタに電源電圧（ＶＣＩ）が供給されるとともに、コレクタがｐ型ＭＯＳトランジスタ（Ｑ３）のゲートに接続され、ベースは、ツェナーダイオード（Ｄ４）のカソードに接続される。なお、ｐｎｐ型バイポーラトランジスタ（Ｑ４）のベースは、電流制限用の抵抗素子を介して、ツェナーダイオード（Ｄ４）のカソードに接続してもよい。
ダイオード（Ｄ３）は、カソードがコイル（Ｌ２）の他端に接続され、アノードが抵抗素子（Ｒ５）の一端に接続される。なお、ダイオード（Ｄ３）は、容量素子（Ｃ１０）に蓄えられた電荷が、逆流するのを防止するために設けられる。
ツェナーダイオード（Ｄ４）は、アノードが抵抗素子（Ｒ５）の他端に接続され、カソードがｐｎｐ型バイポーラトランジスタ（Ｑ４）のベースに接続される。
抵抗素子（Ｒ７）は、一端がツェナーダイオード（Ｄ４）のカソードに接続され、他端に電源電圧（ＶＣＩ）が供給される。容量素子（Ｃ１０）は、一端がダイオード（Ｄ３）のアノードに接続され、他端に接地電圧が供給される。容量素子（Ｃ１２）は、一端がツェナーダイオード（Ｄ４）のカソードに接続され、他端に接地電圧が供給される。
さらに、昇圧制御信号（ＬＳＷ２）は、抵抗素子（Ｒ６）と容量素子（Ｃ１１）の並列回路を介して、ｐ型ＭＯＳトランジスタ（Ｑ３）のゲートに入力される。
The bypass circuit 13B includes a pnp bipolar transistor (Q4), a diode (D3), a Zener diode (D4), resistance elements (R5 to R7), and capacitive elements (C10 to C12).
The pnp bipolar transistor (Q4) has a power supply voltage (VCI) supplied to the emitter, a collector connected to the gate of the p-type MOS transistor (Q3), and a base connected to the cathode of the zener diode (D4). The Note that the base of the pnp bipolar transistor (Q4) may be connected to the cathode of the Zener diode (D4) via a current limiting resistor.
The diode (D3) has a cathode connected to the other end of the coil (L2) and an anode connected to one end of the resistance element (R5). Note that the diode (D3) is provided to prevent the charge stored in the capacitor (C10) from flowing backward.
The Zener diode (D4) has an anode connected to the other end of the resistance element (R5) and a cathode connected to the base of the pnp bipolar transistor (Q4).
One end of the resistance element (R7) is connected to the cathode of the Zener diode (D4), and the other end is supplied with the power supply voltage (VCI). The capacitor element (C10) has one end connected to the anode of the diode (D3) and the other end supplied with a ground voltage. The capacitor element (C12) has one end connected to the cathode of the Zener diode (D4) and the other end supplied with a ground voltage.
Further, the boost control signal (LSW2) is input to the gate of the p-type MOS transistor (Q3) via the parallel circuit of the resistor element (R6) and the capacitor element (C11).
図２に示す回路において、コネクタ１２の斜め差し等の理由により、ＶＳＰの電圧が、規定の電圧よりも高電位の電圧になった場合には、ツェナーダイオード（Ｄ２）がブレークダウンし、ダイオード（Ｄ１）→抵抗素子（Ｒ１）→ツェナーダイオード（Ｄ２）→抵抗素子（Ｒ４）の経路で電流が流れることになる。
これにより、ｎｐｎ型バイポーラトランジスタ（Ｑ２）がＯＮとなり、ｎ型ＭＯＳトランジスタ（Ｑ１）がＯＦＦとなるので、昇圧制御信号（ＬＳＷ１）が遮断される。
このとき、ショットキーバリアダイオード（ＳＤ１）のアノード側の電圧は、昇圧動作により変動しており、ｎｐｎ型バイポーラトランジスタ（Ｑ２）が誤動作しないように、ダイオード（Ｄ１）のカソード電圧と、ツェナーダイオード（Ｄ２）のカソード電圧を、容量素子（Ｃ３，Ｃ４）により安定させる。
昇圧制御信号（ＬＳＷ１）は、ドライバＩＣ（ＤＲＶ）から出力されるが、ｎｐｎ型バイポーラトランジスタ（Ｑ２）がＯＮになったとき、昇圧制御信号（ＬＳＷ１）を、直接、接地電圧に流すと、ドライバＩＣ（ＤＲＶ）の電源電圧と接地電圧とが短絡する形になり、過電流が流れる。
そのため、昇圧制御信号（ＬＳＷ１）の伝搬経路に抵抗素子（Ｒ２）を設け、前述の過電流が流れるのを防止している。但し、抵抗素子（Ｒ２）により、昇圧制御信号（ＬＳＷ１）のパルス波形がなまり、ｎ型ＭＯＳトランジスタ（Ｑ１）のスイッチング動作が遅くなるので、高周波信号用のバイパス用として、抵抗素子（Ｒ２）に並列に容量素子（Ｃ５）を設けている。
前述の動作により、コネクタ１２の斜め差し等の理由により、ＶＳＰの電圧を出力する端子のみが接続されなかった場合にでも、ＶＳＰの電圧が、ドライバＩＣ（ＤＲＶ）の定格電圧を超えないように、ＶＳＰの電圧を、例えば、１０Ｖに抑制することができる。
In the circuit shown in FIG. 2, when the voltage of VSP becomes higher than a specified voltage due to the oblique insertion of the
As a result, the npn bipolar transistor (Q2) is turned on and the n-type MOS transistor (Q1) is turned off, so that the boost control signal (LSW1) is cut off.
At this time, the voltage on the anode side of the Schottky barrier diode (SD1) fluctuates due to the boosting operation, and the cathode voltage of the diode (D1) and the Zener diode ( The cathode voltage of D2) is stabilized by the capacitive elements (C3, C4).
The boost control signal (LSW1) is output from the driver IC (DRV). When the npn-type bipolar transistor (Q2) is turned on, if the boost control signal (LSW1) is directly supplied to the ground voltage, the driver The power supply voltage and ground voltage of the IC (DRV) are short-circuited, and an overcurrent flows.
Therefore, a resistance element (R2) is provided in the propagation path of the boost control signal (LSW1) to prevent the overcurrent from flowing. However, since the pulse waveform of the boost control signal (LSW1) is reduced by the resistance element (R2) and the switching operation of the n-type MOS transistor (Q1) is delayed, the resistance element (R2) is used as a bypass for a high-frequency signal. A capacitive element (C5) is provided in parallel.
By the above-described operation, even when only the terminal that outputs the VSP voltage is not connected due to the oblique insertion of the
また、図２に示す回路において、コネクタ１２の斜め差し等の理由により、ＶＳＮの電圧が、規定の電圧よりも低電位の電圧になった場合には、ツェナーダイオード（Ｄ４）がブレークダウンし、抵抗素子（Ｒ７）→ツェナーダイオード（Ｄ４）→抵抗素子（Ｒ５）→ダイオード（Ｄ３）の経路で電流が流れることになる。
これにより、ｐｎｐ型バイポーラトランジスタ（Ｑ４）がＯＮとなり、ｐ型ＭＯＳトランジスタ（Ｑ３）がＯＦＦとなるので、昇圧制御信号（ＬＳＷ２）が遮断される。
このとき、ショットキーバリアダイオード（ＳＤ２）のカソード側の電圧は、昇圧動作により変動しており、ｐｎｐ型バイポーラトランジスタ（Ｑ４）が誤動作しないように、ダイオード（Ｄ３）のアノード電圧を、容量素子（Ｃ１０）により安定させる。
昇圧制御信号（ＬＳＷ２）は、ドライバＩＣ（ＤＲＶ）から出力されるが、ｐｎｐ型バイポーラトランジスタ（Ｑ４）がＯＮになったとき、昇圧制御信号（ＬＳＷ２）を、直接、電源電圧（ＶＣＩ）に流すと、電源電圧（ＶＣＩ）とドライバＩＣ（ＤＲＶ）の接地電圧とが短絡する形になり、過電流が流れる。
そのため、昇圧制御信号（ＬＳＷ２）の伝搬経路に抵抗素子（Ｒ６）を設け、前述の過電流が流れるのを防止している。但し、抵抗素子（Ｒ６）により、昇圧制御信号（ＬＳＷ２）のパルス波形がなまり、Ｐ型ＭＯＳトランジスタ（Ｑ３）のスイッチング動作が遅くなるので、高周波信号用のバイパス用として、抵抗素子（Ｒ６）に並列に容量素子（Ｃ１１）を設けている。
前述の動作により、コネクタ１２の斜め差し等の理由により、ＶＳＮの電圧を出力する端子のみが接続されなかった場合にでも、ＶＳＮの電圧が、ドライバＩＣ（ＤＲＶ）の定格電圧を超えないように、ＶＳＮの電圧を、例えば、−１０Ｖに抑制することができる。
なお、前述の実施例では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、有機ＥＬ表示装置等の表示装置にも適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
In the circuit shown in FIG. 2, when the voltage of VSN becomes a voltage lower than a specified voltage due to the oblique insertion of the
As a result, the pnp bipolar transistor (Q4) is turned on and the p-type MOS transistor (Q3) is turned off, so that the boost control signal (LSW2) is cut off.
At this time, the voltage on the cathode side of the Schottky barrier diode (SD2) fluctuates due to the step-up operation, and the anode voltage of the diode (D3) is set to the capacitance element (the capacitor ( C10) to stabilize.
The boost control signal (LSW2) is output from the driver IC (DRV). When the pnp bipolar transistor (Q4) is turned on, the boost control signal (LSW2) is directly supplied to the power supply voltage (VCI). Then, the power supply voltage (VCI) and the ground voltage of the driver IC (DRV) are short-circuited, and an overcurrent flows.
Therefore, a resistance element (R6) is provided in the propagation path of the boost control signal (LSW2) to prevent the overcurrent from flowing. However, since the pulse waveform of the boost control signal (LSW2) is reduced by the resistor element (R6) and the switching operation of the P-type MOS transistor (Q3) is delayed, the resistor element (R6) is used as a bypass for a high-frequency signal. A capacitive element (C11) is provided in parallel.
By the above-described operation, even when only the terminal that outputs the voltage of VSN is not connected due to the oblique insertion of the
In the above-described embodiment, the embodiment in which the present invention is applied to the liquid crystal display device has been described. However, the present invention is not limited to this and can be applied to a display device such as an organic EL display device. Needless to say.
As mentioned above, the invention made by the present inventor has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course.
１０ 検査装置
１１ 昇圧回路部
１２ コネクタ
１３Ａ、１３Ｂ バイパス回路
ＬＣＤ 液晶表示装置
ＡＲ 表示領域
ＤＲＶ ドライバＩＣ
ＦＰＣ フレキシブル配線基板
Ｌ１，Ｌ２ コイル
ＳＤ１，ＳＤ２ ショットキーバリアダイオード
Ｄ１，Ｄ３ ダイオード
Ｄ２，Ｄ４ ツェナーダイオード
Ｑ１ ｎ型ＭＯＳトランジスタ
Ｑ２ ｎｐｎ型バイポーラトランジスタ
Ｑ３ ｐ型ＭＯＳトランジスタ
Ｑ４ ｐｎｐ型バイポーラトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７ 抵抗素子
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ８，Ｃ９，Ｃ１０，Ｃ１１，Ｃ１２ 容量素子
DESCRIPTION OF
FPC flexible wiring board L1, L2 coil SD1, SD2 Schottky barrier diode D1, D3 diode D2, D4 Zener diode Q1 n-type MOS transistor Q2 npn-type bipolar transistor Q3 p-type MOS transistor Q4 pnp-type bipolar transistor R1, R2, R3 R4, R5, R6, R7 resistance elements C1, C2, C3, C4, C5, C6, C8, C9, C10, C11, C12 capacitive elements
Claims (7)
前記昇圧回路には、表示装置の駆動回路から昇圧制御用の昇圧制御信号が入力され、
前記昇圧回路は、前記昇圧制御信号に基づき電源電圧を昇圧し、当該昇圧した電圧を前記表示装置の駆動回路に出力する、表示装置用の検査装置であって、
前記昇圧回路で昇圧された電圧が規定値以上の電圧となった時に、前記昇圧制御信号を遮断して、昇圧動作を停止させるバイパス回路を備えることを特徴とする検査装置。 It has a switching regulator type booster circuit,
A boost control signal for boost control is input to the boost circuit from the drive circuit of the display device,
The boosting circuit boosts a power supply voltage based on the boosting control signal, and outputs the boosted voltage to the drive circuit of the display device.
An inspection apparatus comprising: a bypass circuit that cuts off the boosting control signal and stops the boosting operation when the voltage boosted by the boosting circuit becomes equal to or higher than a specified value.
第１の電極に接地電圧が供給されるとともに、第２の電極が前記コイルの他端に接続され、制御電極に入力される前記昇圧制御信号によりオン・オフが制御されるスイッチング素子と、
アノードが、前記コイルの他端に接続される第１のダイオードと、
一端が、前記第１のダイオードのカソードに接続され、他端に接地電圧が供給される平滑コンデンサとを有し、
前記バイパス回路は、第１の電極に接地電圧が供給されるとともに、第２の電極が前記スイッチング素子の制御電極に接続されるトランジスタと、
アノードが、前記コイルの他端に接続される第２のダイオードと、
一端が、前記第２のダイオードのカソードに接続される第１の抵抗素子と、
カソードが、前記第１の抵抗素子の他端に接続され、アノードが前記トランジスタの制御電極に接続されるツェナーダイオードと、
一端が、前記ツェナーダイオードのアノードに接続され、他端に接地電圧が供給される第２の抵抗素子とを有することを特徴とする請求項１に記載の検査装置。 The booster circuit includes a coil supplied with a power supply voltage at one end;
A switching element in which a ground voltage is supplied to the first electrode, a second electrode is connected to the other end of the coil, and on / off is controlled by the boost control signal input to the control electrode;
A first diode connected to the other end of the coil, the anode;
A smoothing capacitor having one end connected to the cathode of the first diode and the other end supplied with a ground voltage;
The bypass circuit includes a transistor in which a ground voltage is supplied to a first electrode and a second electrode is connected to a control electrode of the switching element;
A second diode having an anode connected to the other end of the coil;
A first resistance element having one end connected to the cathode of the second diode;
A Zener diode having a cathode connected to the other end of the first resistance element and an anode connected to a control electrode of the transistor;
The inspection apparatus according to claim 1, further comprising: a second resistance element having one end connected to the anode of the Zener diode and the other end supplied with a ground voltage.
前記スイッチング素子の前記制御電極に接続される第４の抵抗素子と、第１の容量素子の並列回路を有することを特徴とする請求項２に記載の検査装置。 The bypass circuit includes a third resistance element connected between an anode of the Zener diode and a control electrode of the transistor;
The inspection apparatus according to claim 2, further comprising a parallel circuit of a fourth resistor element connected to the control electrode of the switching element and a first capacitor element.
一端が、前記ツェナーダイオードのカソードに接続され、他端に接地電圧が供給される第３の容量素子とを有することを特徴とする請求項２に記載の検査装置。 The bypass circuit has one end connected to the cathode of the second diode and the other end supplied with a ground voltage at the other end;
The inspection apparatus according to claim 2, further comprising: a third capacitance element having one end connected to the cathode of the Zener diode and the other end supplied with a ground voltage.
第１の電極に電源電圧が供給されるとともに、第２の電極が前記コイルの他端に接続され、制御電極に入力される前記昇圧制御信号によりオン・オフが制御されるスイッチング素子と、
カソードが、前記コイルの他端に接続される第１のダイオードと、
一端が、前記第１のダイオードのアノードに接続され、他端に接地電圧が供給される平滑コンデンサとを有し、
前記バイパス回路は、第１の電極に電源電圧が供給されるとともに、第２の電極が前記スイッチング素子の制御電極に接続されるトランジスタと、
カソードが前記コイルの他端に接続される第２のダイオードと、
一端が、前記第２のダイオードのアノードに接続される第１の抵抗素子と、
アノードが、前記第１の抵抗素子の他端に接続され、カソードが前記トランジスタの制御電極に接続されるツェナーダイオードと、
一端が、前記ツェナーダイオードのカソードに接続され、他端に電源電圧が供給される第２の抵抗素子とを有することを特徴とする請求項１に記載の検査装置。 The booster circuit includes a coil supplied with a ground voltage at one end;
A switching element in which a power supply voltage is supplied to the first electrode, a second electrode is connected to the other end of the coil, and on / off is controlled by the boost control signal input to the control electrode;
A first diode connected to the other end of the coil by a cathode;
A smoothing capacitor having one end connected to the anode of the first diode and the other end supplied with a ground voltage;
The bypass circuit includes a transistor in which a power supply voltage is supplied to a first electrode and a second electrode is connected to a control electrode of the switching element;
A second diode having a cathode connected to the other end of the coil;
A first resistance element having one end connected to the anode of the second diode;
A Zener diode having an anode connected to the other end of the first resistance element and a cathode connected to the control electrode of the transistor;
The inspection apparatus according to claim 1, further comprising: a second resistance element having one end connected to a cathode of the Zener diode and the other end supplied with a power supply voltage.
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| JP2016167918A (en) * | 2015-03-09 | 2016-09-15 | オムロンオートモーティブエレクトロニクス株式会社 | Voltage conversion device |
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