JP2014078804A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2014078804A JP2014078804A JP2012224434A JP2012224434A JP2014078804A JP 2014078804 A JP2014078804 A JP 2014078804A JP 2012224434 A JP2012224434 A JP 2012224434A JP 2012224434 A JP2012224434 A JP 2012224434A JP 2014078804 A JP2014078804 A JP 2014078804A
- Authority
- JP
- Japan
- Prior art keywords
- output
- node
- current
- transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Control Of El Displays (AREA)
- Amplifiers (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Description
この発明は、半導体装置に関し、例えば表示装置のデータドライバ等に適用して好適な半導体装置に関する。 The present invention relates to a semiconductor device, for example, a semiconductor device suitable for application to a data driver of a display device.
近年、液晶表示装置や有機発光ダイオード表示装置等の薄型の表示装置が多く製品化されている。この表示装置の駆動方式の１つにアクティブマトリクス方式がある。一般に、アクティブマトリクス駆動方式の薄型表示装置は、走査線とデータ線が格子状に配線され、交差部に画素スイッチ（薄膜トランジスタ）と表示素子部を含む単位画素が配置された表示パネルと、各単位画素の画素スイッチのオン、オフを制御する走査信号を各走査線に出力するゲートドライバと、映像データに対応した階調電圧信号を各データ線に出力するデータドライバと、を備える。上記表示装置は、走査信号により画素スイッチがオンとなるときに、各データ線の階調電圧信号が表示素子部に印加され、該階調電圧信号に応じて表示素子部の輝度が変化することで画像を表示するものである。 In recent years, many thin display devices such as liquid crystal display devices and organic light emitting diode display devices have been commercialized. One of the driving methods of this display device is an active matrix method. In general, an active matrix driving type thin display device includes a display panel in which scanning lines and data lines are arranged in a grid pattern, pixel switches (thin film transistors) and unit pixels including a display element portion are arranged at intersections, and each unit. A gate driver that outputs a scanning signal for controlling on / off of the pixel switch of the pixel to each scanning line; and a data driver that outputs a gradation voltage signal corresponding to video data to each data line. In the display device, when the pixel switch is turned on by the scanning signal, the gradation voltage signal of each data line is applied to the display element portion, and the luminance of the display element portion changes according to the gradation voltage signal. The image is displayed with.
液晶表示装置では、表示パネルは液晶が２つの基板間に封入された構造からなり、各単位画素の表示素子部では、印加される階調電圧信号に応じて液晶の透過率が制御されて輝度が変化する。そして表示パネルの背面に光源としてバックライトを備えている。一方、有機発光ダイオード表示装置では、表示パネルは、各単位画素に、表示素子として有機膜で形成される有機発光ダイオードと、有機発光ダイオードの駆動電流を制御する電流制御素子（薄膜トランジスタ）を更に備える。各単位画素の表示素子部では、印加される階調電圧信号に応じて有機発光ダイオードの駆動電流が制御され、該駆動電流に応じて有機発光ダイオードが発光して輝度が変化する。なお、有機発光ダイオード表示装置には、データ線に有機発光ダイオードの駆動電流を直接供給するものもあるが、データ線の階調電圧信号を供給する構成に即して説明する。 In a liquid crystal display device, a display panel has a structure in which liquid crystal is sealed between two substrates, and in the display element portion of each unit pixel, the transmittance of the liquid crystal is controlled in accordance with the applied gradation voltage signal, and the luminance Changes. A backlight is provided as a light source on the back of the display panel. On the other hand, in the organic light emitting diode display device, the display panel further includes an organic light emitting diode formed of an organic film as a display element and a current control element (thin film transistor) for controlling the driving current of the organic light emitting diode in each unit pixel. . In the display element portion of each unit pixel, the driving current of the organic light emitting diode is controlled according to the applied gradation voltage signal, and the organic light emitting diode emits light according to the driving current and the luminance changes. Some organic light emitting diode display devices directly supply the driving current of the organic light emitting diode to the data line, but the description will be made according to the configuration for supplying the gradation voltage signal of the data line.
上記表示装置において、１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択（画素スイッチがオン）され、選択期間内に、各データ線より階調電圧信号が画素スイッチを介して表示素子部に供給される。１選択期間は、およそ１フレーム期間を走査線数で割った時間とされる。データドライバは、上記選択期間ごとに映像データに応じた階調電圧信号を各データ線に出力する。以下では、アクティブマトリクス型表示装置を駆動するデータドライバと、データドライバの出力回路に用いられる差動増幅器について説明する。 In the above display device, rewriting of data for one screen is performed in one frame period (usually about 0.017 seconds when driven at 60 Hz), and is sequentially selected for each pixel line (each line) for each scanning line. (The pixel switch is turned on), and the gradation voltage signal is supplied from each data line to the display element portion via the pixel switch within the selection period. One selection period is approximately one frame period divided by the number of scanning lines. The data driver outputs a gradation voltage signal corresponding to the video data to each data line for each selection period. In the following, a data driver for driving an active matrix display device and a differential amplifier used for an output circuit of the data driver will be described.
データドライバは、外部から印加されるγ電圧を抵抗で分圧して階調特性に対応した参照電圧を生成し、入力される映像デジタルデータに基づき、デジタルアナログ変換を行うデコーダにおいて対応する参照電圧（１つ又は複数）を選択する。選択された参照電圧は、例えば電圧フォロアの差動増幅器（以下出力アンプとする）に入力される。デコーダ及び差動増幅器（出力アンプ）は、表示パネルのデータ線数に対応して複数個設けられ、データ線ごとに映像データに対応した階調電圧信号を、表示パネルのデータ線に出力する。 The data driver divides the externally applied γ voltage with a resistor to generate a reference voltage corresponding to the gradation characteristics, and the reference voltage (in the decoder for performing digital-analog conversion) corresponding to the input digital video data Select one or more. The selected reference voltage is input to, for example, a voltage follower differential amplifier (hereinafter referred to as an output amplifier). A plurality of decoders and differential amplifiers (output amplifiers) are provided corresponding to the number of data lines of the display panel, and output gradation voltage signals corresponding to video data to the data lines of the display panel for each data line.
近年、テレビやパソコン用ディスプレイに使用される表示装置では、大画面化・高精細化が進んでいる。それに伴い表示パネルのデータ線の負荷容量は増加し、データドライバの出力アンプには、より大きな容量負荷（データ線）を、より高速に駆動する能力が必要となってきている。また動画や３Ｄ対応などで、フレーム周波数も１２０Ｈｚ駆動や２４０Ｈｚ駆動などの高速駆動が必要とされる場合もある。 In recent years, display devices used for television and personal computer displays have been increasing in screen size and definition. Accordingly, the load capacity of the data line of the display panel is increased, and the output amplifier of the data driver is required to have a capability of driving a larger capacity load (data line) at a higher speed. In addition, there is a case where high-speed driving such as 120 Hz driving or 240 Hz driving is required for a moving image or 3D.
一方、カラー表示に関しては多色化（多階調化）が進み、ＲＧＢカラーの各６ビット映像デジタルデータによる２６万色表示から８ビットによる１６７０万色、さらに１０ビットによる１０億色の要求もある。このような映像デジタルデータのビット数の増加により、データドライバから出力される階調電圧のレベル数は、６ビットで６４階調、８ビットで２５６階調、１０ビットで１０２４階調と増加する。階調電圧のレベル数（階調数）の増加により、階調間電圧差の最小値が小さくなる。このため、出力アンプには、出力電圧精度の向上が要求される。例えば、出力偏差などの特性規格（例えばチップ内出力間の出力偏差が±３０ｍＶ以下など）として、出力アンプには、より小さな値が求められる。 On the other hand, with regard to color display, multicolorization (multi-gradation) has progressed, and there is a demand for 16.7 million colors by 8 bits from 16,000,000 colors displayed by 6-bit video digital data of each RGB color, and 1 billion colors by 10 bits. is there. As the number of bits of the video digital data increases, the number of gradation voltages output from the data driver increases to 64 gradations at 6 bits, 256 gradations at 8 bits, and 1024 gradations at 10 bits. . As the number of gradation voltage levels (number of gradations) increases, the minimum value of the voltage difference between gradations decreases. For this reason, the output amplifier is required to improve the output voltage accuracy. For example, a smaller value is required for the output amplifier as a characteristic standard such as output deviation (for example, output deviation between outputs within a chip is ± 30 mV or less).
また、多ビット映像データに対応したデータドライバは、階調数に対応して設けられた複数の参照電圧の中から映像データに対応する電圧を選択するデコーダの回路規模（素子数）が増加し、データドライバＬＳＩのチップ面積の増加（コスト高）を招く要因にもなっている。 In addition, the data driver corresponding to multi-bit video data increases the circuit scale (number of elements) of a decoder that selects a voltage corresponding to video data from a plurality of reference voltages provided corresponding to the number of gradations. This is also a factor in increasing the chip area (high cost) of the data driver LSI.
表示装置のデータ線を高速駆動する技術として以下の技術が開示されている。 The following techniques are disclosed as techniques for driving data lines of a display device at high speed.
図１５は、非特許文献１（SID 10 DIGEST pp.74-76:6.6LのFig.3）から引用した図である。図１５には、表示用データドライバの出力回路の構成が示されており、差動増幅器７００（ＳＢＣ７１０を除く）とスルーレート加速回路（ＳＢＣ）７１０とから構成される。なお、差動増幅器７００は、特許文献１（特開平６−３２６５２９号公報）に基づく構成である。図１５を参照すると、図１５の差動増幅器７００は、
電流源ＩＮ１により駆動され、入力対（ゲート）が入力端子ＩＮＰと出力端子ＯＵＴに接続されたＮｃｈトランジスタ対（Ｎ１、Ｎ２）よりなるＮｃｈ差動対（Ｎ１、Ｎ２）と、
電流源ＩＰ１により駆動され、入力対（ゲート）が入力端子ＩＮＰと出力端子ＯＵＴに接続されたＰｃｈトランジスタ対（Ｐ１、Ｐ２）よりなるＰｃｈ差動対（Ｐ１、Ｐ２）と、
Ｎｃｈ差動対（Ｎ１、Ｎ２）の出力を受けるＰｃｈ低電圧カスコードカレントミラー（Ｐ３〜Ｐ６）と、
Ｐｃｈ差動対（Ｐ１、Ｐ２）の出力を受けるＮｃｈカスコードカレントミラー（Ｎ３〜Ｎ６）と、
Ｐｃｈ低電圧カスコードカレントミラー（Ｐ３〜Ｐ６）と、Ｎｃｈ低電圧カスコードカレントミラー（Ｎ３〜Ｎ６）の入力間及び出力間の電流をそれぞれ結合する連絡回路（Ｖ１、Ｖ２）と、を備える。
FIG. 15 is a diagram cited from Non-Patent Document 1 (SID 10 DIGEST pp.74-76: 6.6L, FIG. 3). FIG. 15 shows the configuration of the output circuit of the display data driver, which includes a differential amplifier 700 (excluding SBC 710) and a slew rate acceleration circuit (SBC) 710. The
An Nch differential pair (N1, N2) composed of an Nch transistor pair (N1, N2) driven by a current source IN1 and having an input pair (gate) connected to the input terminal INP and the output terminal OUT;
A Pch differential pair (P1, P2) composed of a Pch transistor pair (P1, P2) driven by a current source IP1 and having an input pair (gate) connected to an input terminal INP and an output terminal OUT;
A Pch low-voltage cascode current mirror (P3 to P6) that receives the output of the Nch differential pair (N1, N2);
An Nch cascode current mirror (N3 to N6) that receives the output of the Pch differential pair (P1, P2);
Pch low voltage cascode current mirrors (P3 to P6) and connection circuits (V1, V2) for coupling currents between inputs and outputs of the Nch low voltage cascode current mirrors (N3 to N6), respectively.
また、出力段として、高位側電源と出力端子ＯＵＴ間に接続され、Ｐｃｈ低電圧カスコードカレントミラー（Ｐ３〜Ｐ６）の出力（Ｐ６のドレイン）と連絡回路Ｖ２との接続ノードにゲートが接続されたＰｃｈトランジスタＰ０と、
ＧＮＤと出力端子ＯＵＴ間に接続され、Ｎｃｈ低電圧カスコードカレントミラーの出力（Ｎ６のドレイン）と連絡回路Ｖ２との接続ノードに、ゲートが接続されたＮｃｈトランジスタＮ０を備える。
In addition, as an output stage, a gate is connected to a connection node between the output (P6 drain) of the Pch low-voltage cascode current mirror (P3 to P6) and the connection circuit V2 connected between the high-order power supply and the output terminal OUT Pch transistor P0,
An Nch transistor N0 connected between the GND and the output terminal OUT and having a gate connected to a connection node between the output (N6 drain) of the Nch low-voltage cascode current mirror and the connection circuit V2 is provided.
図１５の差動増幅器７００は、Ｎｃｈ差動対（Ｎ１１、Ｎ１２）とＰｃｈ差動対（Ｐ１１、Ｐ１２）を備えており、高位側電源とＧＮＤ間のほぼ全電圧範囲で、ボルテージフォロワ動作が可能なＲａｉｌ−ｔｏ−Ｒａｉｌ差動増幅器である。
The
スルーレート加速回路（ＳＢＣ）７１０は、電流源ＩＮ１１により駆動され、入力対が入力端子ＩＮＰと出力端子ＯＵＴに接続されたＮｃｈ差動対（Ｎ１１、Ｎ１２）と、電流源ＩＰ１１により駆動され、入力対が入力端子ＩＮＰと出力端子ＯＵＴに接続されたＰｃｈ差動対（Ｐ１１、Ｐ１２）と、
Ｎｃｈ差動対（Ｎ１１、Ｎ１２）の出力対と高位側電源間に接続され、ゲートにバイアス電圧ＶＰ１を受けるＰｃｈトランジスタＰ１３、Ｐ１４と、を備える。また、高位側電源と、Ｎｃｈ低電圧カスコードカレントミラーの入力（Ｎ５のドレイン）と連絡回路Ｖ１との接続ノードＰＩ間に直列接続されたＰｃｈトランジスタＰ１５、Ｐ１６を備え、ＰｃｈトランジスタＰ１５のゲートにはバイアス電圧ＶＰ１が入力され、ＰｃｈトランジスタＰ１６のゲートはＮｃｈ差動対を構成するＮｃｈトランジスタＮ１１とＰｃｈトランジスタＰ１３との接続ノードに接続される。また、ＧＮＤと、Ｐｃｈ低電圧カスコードカレントミラーの入力（Ｐ５のドレイン）と連絡回路Ｖ１との接続ノードＮＩ間に直列接続されたＮｃｈトランジスタＮ１５、Ｎ１６を備え、ＮｃｈトランジスタＮ１５のゲートにはバイアス電圧ＶＮ１が入力され、ＮｃｈトランジスタＮ１６のゲートはＰｃｈ差動対を構成するＰｃｈトランジスタＰ１１とＮｃｈトランジスタＮ１３との接続ノードに接続される。ゲートにバイアス電圧ＶＰ１を受けるトランジスタＰ１３、Ｐ１４、Ｐ１５、及び、ゲートにバイアス電圧ＶＮ１を受けるトランジスタＮ１３、Ｎ１４、Ｎ１５はそれぞれ電流源を構成し、トランジスタＰ１６、Ｎ１６はそれぞれスイッチを構成する。
The slew rate acceleration circuit (SBC) 710 is driven by a current source IN11, and is driven by an Nch differential pair (N11, N12) in which an input pair is connected to an input terminal INP and an output terminal OUT, and a current source IP11. A Pch differential pair (P11, P12) whose pair is connected to the input terminal INP and the output terminal OUT;
Pch transistors P13 and P14 connected between the output pair of the Nch differential pair (N11, N12) and the higher power supply and receiving the bias voltage VP1 at the gate are provided. The Pch transistors P15 and P16 are connected in series between the connection node PI between the high-potential power supply, the input of the Nch low-voltage cascode current mirror (the drain of N5) and the connection circuit V1, and the gate of the Pch transistor P15 The bias voltage VP1 is input, and the gate of the Pch transistor P16 is connected to a connection node between the Nch transistor N11 and the Pch transistor P13 constituting the Nch differential pair. The Nch transistors N15 and N16 are connected in series between the connection node NI of GND, the input of the Pch low-voltage cascode current mirror (P5 drain) and the connection circuit V1, and the gate of the Nch transistor N15 has a bias voltage. VN1 is input, and the gate of the Nch transistor N16 is connected to a connection node between the Pch transistor P11 and the Nch transistor N13 constituting the Pch differential pair. Transistors P13, P14, and P15 that receive a bias voltage VP1 at their gates and transistors N13, N14, and N15 that receive a bias voltage VN1 at their gates constitute current sources, and transistors P16 and N16 each constitute a switch.
スルーレート加速回路（ＳＢＣ）７１０の作用について説明する。 The operation of the slew rate acceleration circuit (SBC) 710 will be described.
入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧より高くなるとき、スルーレート加速回路（ＳＢＣ）７１０のＮｃｈ差動対を構成するＮｃｈトランジスタＮ１１、Ｎ１２のドレイン電流がそれぞれ増加、減少する。 When the voltage at the input terminal INP becomes higher than the voltage at the output terminal OUT, the drain currents of the Nch transistors N11 and N12 constituting the Nch differential pair of the slew rate acceleration circuit (SBC) 710 increase and decrease, respectively.
そして、ＮｃｈトランジスタＮ１１のドレイン電流がＰｃｈトランジスタＰ１３で設定される電流よりも大きくなると、ＮｃｈトランジスタＮ１１とＰｃｈトランジスタＰ１３の接続ノードの電位が低下し、ＰｃｈトランジスタＰ１６がオンとなり、ＰｃｈトランジスタＰ１５で設定される電流がノードＰＩに供給される。これにより、差動増幅器７００のＮｃｈカスコードカレントミラーの入力電流（Ｎ３、Ｎ５のドレイン電流）、出力電流（Ｎ４、Ｎ６のドレイン電流）が共に増加し、出力段トランジスタＰ０、Ｎ０のゲート電位の引き下げ作用が加速される。したがって、差動増幅器７００の増幅作用に、スルーレート加速回路（ＳＢＣ）７１０の作用が加わることで、出力端子ＯＵＴの充電動作が加速される。なお、出力端子ＯＵＴの電圧が入力端子ＩＮＰの電圧に近づくと、ＮｃｈトランジスタＮ１１のドレイン電流が減少し、ＰｃｈトランジスタＰ１６がオフとなり、ＰｃｈトランジスタＰ１５からノードＰＩへの電流の供給は停止される。スルーレート加速回路（ＳＢＣ）７１０の作用は停止し、出力端子ＯＵＴの電圧変化は、差動増幅器７００の増幅作用のみで行われる。
When the drain current of the Nch transistor N11 becomes larger than the current set by the Pch transistor P13, the potential at the connection node between the Nch transistor N11 and the Pch transistor P13 is lowered, the Pch transistor P16 is turned on, and the Pch transistor P15 is set. Current is supplied to the node PI. As a result, both the input current (N3 and N5 drain currents) and output current (N4 and N6 drain currents) of the Nch cascode current mirror of the
また、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧より高くなるとき、スルーレート加速回路（ＳＢＣ）７１０のＰｃｈ差動対を構成するＰｃｈトランジスタＰ１１、Ｐ１２のドレイン電流（絶対値）がそれぞれ減少、増加する。しかし、ＰｃｈトランジスタＰ１１とＮｃｈトランジスタＮ１３の接続ノードは電位の引き下げ作用を受けるため、ＮｃｈトランジスタＮ１６はオフのままとされ、差動増幅器７００の増幅作用に影響を与えない。
When the voltage at the input terminal INP becomes higher than the voltage at the output terminal OUT, the drain currents (absolute values) of the Pch transistors P11 and P12 constituting the Pch differential pair of the slew rate acceleration circuit (SBC) 710 are decreased. To increase. However, since the connection node between the Pch transistor P11 and the Nch transistor N13 is subjected to a potential lowering action, the Nch transistor N16 remains off and does not affect the amplification action of the
一方、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧よりも低くなるとき、スルーレート加速回路（ＳＢＣ）７１０のＰｃｈ差動対を構成するＰｃｈトランジスタＰ１１、Ｐ１２のドレイン電流（絶対値）がそれぞれ増加、減少する。そして、ＰｃｈトランジスタＰ１１のドレイン電流（絶対値）がＮｃｈトランジスタＮ１３で設定される電流より大きくなると、ＮｃｈトランジスタＮ１６がオンとなり、ＮｃｈトランジスタＮ１５で設定される電流がノードＮＩに供給される。これにより差動増幅器７００のＰｃｈカスコードカレントミラーの入力電流（Ｐ３、Ｐ５のドレイン電流（絶対値））、出力電流（Ｐ４、Ｐ６のドレイン電流（絶対値））が共に増加し、出力段トランジスタＰ０、Ｎ０のゲート電位の引き上げ作用が加速される。したがって、差動増幅器７００の増幅作用に、スルーレート加速回路（ＳＢＣ）７１０の作用が加わることで、出力端子ＯＵＴの放電動作が加速される。なお、出力端子ＯＵＴの電圧が入力端子ＩＮＰの電圧に近づくと、ＰｃｈトランジスタＰ１１のドレイン電流が減少し、ＮｃｈトランジスタＮ１６がオフとなり、ＮｃｈトランジスタＮ１５からノードＮＩへの電流の供給は停止される。スルーレート加速回路（ＳＢＣ）７１０の作用は停止し、出力端子ＯＵＴの電圧変化は、差動増幅器７００の増幅作用のみで行われる。
On the other hand, when the voltage at the input terminal INP becomes lower than the voltage at the output terminal OUT, the drain currents (absolute values) of the Pch transistors P11 and P12 constituting the Pch differential pair of the slew rate acceleration circuit (SBC) 710 increase. ,Decrease. When the drain current (absolute value) of the Pch transistor P11 becomes larger than the current set by the Nch transistor N13, the Nch transistor N16 is turned on, and the current set by the Nch transistor N15 is supplied to the node NI. As a result, both the input current (drain current (absolute value) of P3 and P5) and output current (drain current (absolute value) of P4 and P6) of the Pch cascode current mirror of the
また、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧よりも低くなるとき、スルーレート加速回路（ＳＢＣ）７１０のＮｃｈ差動対を構成するＮｃｈトランジスタＮ１１、Ｎ１２のドレイン電流（絶対値）がそれぞれ減少、増加する。しかし、このとき、ＰｃｈトランジスタＰ１６はオフのままとされ、差動増幅器７００の増幅作用に影響を与えない。
Further, when the voltage at the input terminal INP becomes lower than the voltage at the output terminal OUT, the drain currents (absolute values) of the Nch transistors N11 and N12 constituting the Nch differential pair of the slew rate acceleration circuit (SBC) 710 are decreased. ,To increase. However, at this time, the Pch transistor P16 is kept off and does not affect the amplification operation of the
多ビット映像データに対応した表示用データドライバのデコーダの回路規模の増加を抑制する手段の一つとして、内挿機能を有するアンプ（以下、「内挿アンプ」という）を含む構成が特許文献２（特開２００６−５０２９６号公報）に開示されている。
A configuration including an amplifier having an interpolation function (hereinafter referred to as “interpolation amplifier”) as one means for suppressing an increase in circuit scale of a decoder of a display data driver corresponding to multi-bit video data is disclosed in
図１６は、データドライバの一例を示す図である。なお、図１６は、特許文献２の図１５に対応している。図１６に示すように、データドライバは、ラッチアドレスセレクタ９８１、ラッチ９８２、参照電圧発生回路９８６、デコーダ９８７、出力アンプ９８８を有する。図１６のデータドライバは、データ線を駆動する出力アンプ９８８として、内挿アンプを用いる。
FIG. 16 is a diagram illustrating an example of a data driver. FIG. 16 corresponds to FIG. 15 of
出力アンプ９８８は、入力電圧Ｖｉｎ１、Ｖｉｎ２を１対１で内挿する。つまり、出力アンプ９８８は、入力電圧Ｖｉｎ１、Ｖｉｎ２が同一電圧のときは、出力電圧Ｖｏｕｔとして入力電圧Ｖｉｎ１（又は入力電圧Ｖｉｎ２）を出力する。一方、出力アンプ９８８は、入力電圧Ｖｉｎ１、Ｖｉｎ２が異なるときは、入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２との中間電圧を出力する。
The
図１６のデータドライバによれば、内挿機能を持つ出力アンプ９８８備えることで、デコーダ９８７は、２階調おきの階調電圧に対応する参照電圧（Ｖ０、Ｖ２、Ｖ４、・・・、Ｖ２ｎ）から、デコーダ９８７は、入力される映像データ（ラッチ９８２の出力）に応じて、同一又は隣り合う２つの参照電圧を選択する構成とされており、デコーダ９８７で選択する参照電圧の数（参照電圧発生回路９８６で発生する参照電圧の数）を、内挿機能を持たない出力アンプに対応したデコーダと比べて、約半分にすることができる。このため、デコーダ９８７の回路規模（素子数）を削減する。
According to the data driver shown in FIG. 16, by providing an
特許文献２に開示されている、内挿機能を持つ出力アンプの一例を図１７に示す（図１７は、特許文献２の図２４に対応する）。図１７を参照すると、この出力アンプは、差動入力段３００と、出力増幅段３７０を有する。差動入力段３００は、ＮＭＯＳトランジスタで構成された２組のＮｃｈ差動対とＰＭＯＳトランジスタで構成された２組のＰｃｈ差動対を有する差動部３１０、低電圧カスコードカレントミラー３３０、３４０、連絡回路（浮遊電流源回路）３５０、３６０を備える。出力増幅段３７０は、高電位電源ＶＤＤと出力端子２間に接続されたＰｃｈの出力トランジスタ３７１と、出力端子２と低電位電源ＶＳＳ間に接続されたＮｃｈの出力トランジスタ３７２を備える。
An example of an output amplifier having an interpolation function disclosed in
Ｐｃｈ低電圧カスコードカレントミラー３３０は、ＰＭＯＳトランジスタ３３１〜３３４を備え、差動部３１０のＮｃｈ差動対の差動電流出力を受ける。
The Pch low voltage cascode
Ｎｃｈ低電圧カスコードカレントミラー３４０は、ＮＭＯＳトランジスタ３４１〜３４４を備え、差動部３１０のＰｃｈ差動対の差動電流出力を受ける。
The Nch low voltage cascode
連絡回路３６０は、Ｐｃｈ低電圧カスコードカレントミラー３３０の出力（ＰＭＯＳトランジスタ３３４のドレイン）とＮｃｈ低電圧カスコードカレントミラー３４０の出力（ＮＭＯＳトランジスタ３４４のドレイン）とを接続する。
The
連絡回路３５０は、Ｐｃｈ低電圧カスコードカレントミラー３３０の入力（ＰＭＯＳトランジスタ３３３のドレイン）とＮｃｈ低電圧カスコードカレントミラー３４０の入力（ＮＭＯＳトランジスタ３４３のドレイン）とを接続する。 The connection circuit 350 connects the input of the Pch low voltage cascode current mirror 330 (the drain of the PMOS transistor 333) and the input of the Nch low voltage cascode current mirror 340 (the drain of the NMOS transistor 343).
差動入力段３００の差動部３１０は、
２組のＮｃｈ差動対（（３１１、３１２）、（３１３、３１４））と、
２組のＰｃｈ差動対（（３１５、３１６）、（３１７、３１８））と、
を備えている。これら４組の差動対は、それぞれ、個別の電流源（３２１、３２２、３２３、３２４）で駆動される。
The
Two sets of Nch differential pairs ((311, 312), (313, 314)),
Two sets of Pch differential pairs ((315, 316), (317, 318));
It has. These four differential pairs are driven by individual current sources (321, 322, 323, 324), respectively.
Ｎｃｈ差動対（３１１、３１２）とＰｃｈ差動対（３１５、３１６）の組は、入力対の第１入力端子（トランジスタ３１１、３１５の各ゲート）に入力電圧Ｖｉｎ１が入力され、入力対の第２入力端子（トランジスタ２１２、３１６の各ゲート）に出力電圧Ｖｏｕｔが入力される。
In the set of the Nch differential pair (311 and 312) and the Pch differential pair (315 and 316), the input voltage Vin1 is input to the first input terminal (each gate of the
Ｎｃｈ差動対（３１３、３１４）とＰｃｈ差動対（３１７、３１８）の組は、入力対の第１入力端子（トランジスタ３１３、３１７の各ゲート）に入力電圧Ｖｉｎ２が入力され、入力対の第２入力端子（トランジスタ３１４、３１８の各ゲート）に出力電圧Ｖｏｕｔが入力される。Ｎｃｈ差動対（３１１、３１２）とＮｃｈ差動対（３１３、３１４）の出力対の一方の出力同士が共通接続され、Ｎｃｈ差動対（３１１、３１２）とＮｃｈ差動対（３１３、３１４）の出力対の他方の出力同士が共通接続される。
In the set of the Nch differential pair (313, 314) and the Pch differential pair (317, 318), the input voltage Vin2 is input to the first input terminal (each gate of the
Ｎｃｈ差動対（３１１、３１２）とＮｃｈ差動対（３１３、３１４）の共通接続された出力対の一方の出力（ノードＮ３１）がカレントミラー３３０の出力側ノード（ＰＭＯＳトランジスタ３３２、３３４の接続点）に接続され、Ｎｃｈ差動対（３１１、３１２）とＮｃｈ差動対（３１３、３１４）の共通接続された出力対の他方の出力（ノードＮ３２）がカレントミラー３３０の入力側ノード（ＰＭＯＳトランジスタ３３１、３３３の接続点）に接続される。
One output (node N31) of the commonly connected output pair of the Nch differential pair (311, 312) and the Nch differential pair (313, 314) is an output side node of the current mirror 330 (connection of the
また、Ｐｃｈ差動対（３１５、３１６）とＰｃｈ差動対（３１７、３１８）の出力対の一方の出力同士が共通接続され、Ｐｃｈ差動対（３１５、３１６）とＰｃｈ差動対（３１７、３１８）の出力対の他方の出力同士が共通接続される。 One output of the Pch differential pair (315, 316) and the Pch differential pair (317, 318) is connected in common, and the Pch differential pair (315, 316) and the Pch differential pair (317) are connected. 318) are connected in common to the other outputs.
Ｐｃｈ差動対（３１５、３１６）とＰｃｈ差動対（３１７、３１８）の共通接続された出力対の一方の出力（ノードＮ３３）がカレントミラー３４０の出力側ノード（ＮＭＯＳトランジスタ３４２、３４４の接続ノード）に接続され、Ｐｃｈ差動対（３１５、３１６）とＰｃｈ差動対（３１７、３１８）の共通接続された出力対の他方の出力（ノードＮ３４）がカレントミラー３４０の入力側ノード（ＮＭＯＳトランジスタ３４１、３４３の接続ノード）に接続される。
One output (node N33) of the commonly connected output pair of the Pch differential pair (315, 316) and the Pch differential pair (317, 318) is the output side node of the current mirror 340 (connection of the NMOS transistors 342, 344). The other output (node N34) of the output pair commonly connected to the Pch differential pair (315, 316) and the Pch differential pair (317, 318) is connected to the input side node (NMOS) of the
出力増幅段３７０は、ソースが高電位側電源ＶＤＤに接続され、ドレインが出力端子に接続され、ゲートがＰｃｈ低電圧カスコードカレントミラー３３０の出力と連絡回路３６０の接続点Ｎ３５に接続されたＰＭＯＳトランジスタ３７１と、
ソースが低電位側電源ＶＳＳに接続され、ドレインが出力端子に接続され、ゲートがＮｃｈ低電圧カスコードカレントミラー３４０の出力と連絡回路３６０の接続点Ｎ３７に接続されたＮＭＯＳトランジスタ３７２と、
を備えている。
The
An
It has.
図１７の出力アンプは、差動部３１０がＮｃｈ差動対とＰｃｈ差動対を有するため、入力電圧が電源付近とされＮｃｈ差動対とＰｃｈ差動対の一方の差動対が停止する場合でも、他方の差動対が動作し、電源電圧と同じ電圧範囲で出力増幅動作が可能なアンプ（「Ｒａｉｌ−ｔｏ−Ｒａｉｌアンプ」という）を構成する。
In the output amplifier of FIG. 17, since the
Ｎｃｈ差動対（３１１、３１２）、（３１３、３１４）に関して、Ｎｃｈ差動対（３１１、３１２）、（３１３、３１４）を構成するトランジスタサイズが等しいものとすると、ＮＭＯＳトランジスタ３１１〜３１４のドレイン電流Ｉ（３１１）、Ｉ（３１２）、Ｉ（３１３）、Ｉ（３１４）は以下で与えられる。
Assuming that the transistor sizes constituting the Nch differential pairs (311, 312) and (313, 314) are equal with respect to the Nch differential pairs (311, 312) and (313, 314), the drains of the
Ｉ（３１１）＝（β／２）（Ｖｉｎ１−ＶＴＨ）＾２ ・・・（１）
Ｉ（３１２）＝（β／２）（Ｖｏｕｔ−ＶＴＨ）＾２ ・・・（２）
Ｉ（３１３）＝（β／２）（Ｖｉｎ２−ＶＴＨ）＾２ ・・・（３）
Ｉ（３１４）＝（β／２）（Ｖｏｕｔ−ＶＴＨ）＾２ ・・・（４）
I (311) = (β / 2) (Vin1-VTH) ^ 2 (1)
I (312) = (β / 2) (Vout−VTH) ^ 2 (2)
I (313) = (β / 2) (Vin2-VTH) ^ 2 (3)
I (314) = (β / 2) (Vout−VTH) ^ 2 (4)
ただし、βは利得係数であり、β＝μ（Ｗ／Ｌ）（εｘ／ｔｏｘ）で与えられる。ただし、μはキャリアの実効移動度、εｘはゲート絶縁膜の誘電率、ｔｏｘはゲート絶縁膜の膜厚、Ｗはチャネル幅、Ｌはチャネル長）、ＶＴＨは閾値電圧である。＾はべき乗演算子である。 Here, β is a gain coefficient, and is given by β = μ (W / L) (εx / tox). Where μ is the effective carrier mobility, εx is the dielectric constant of the gate insulating film, tox is the thickness of the gate insulating film, W is the channel width, L is the channel length), and VTH is the threshold voltage. ^ Is a power operator.
Ｎｃｈ差動対（３１１、３１２）、（３１３、３１４）の共通接続された出力対の一方のノードＮ３１の出力電流（Ｉ（３１１）＋Ｉ（３１３））は、カレントミラー３３０の出力側ノード（ＰＭＯＳトランジスタ３３２、３３４の接続点）を介して、カレントミラー３３０の出力電流に連結される。
The output current (I (311) + I (313)) of one node N31 of the commonly connected output pair of the Nch differential pairs (311, 312), (313, 314) is the output side node ( The connection point of the
Ｎｃｈ差動対（３１１、３１２）、（３１３、３１４）の共通接続された出力対の他方のノードＮ３２の出力電流（Ｉ（３１２）＋Ｉ（３１４））は、カレントミラー３３０の入力側ノード（ＰＭＯＳトランジスタ３３１、３３３の接続点）を介してカレントミラー３３０の入力電流に連結される。
The output current (I (312) + I (314)) of the other node N32 of the commonly connected output pair of the Nch differential pairs (311, 312), (313, 314) is the input side node ( The connection point of the
図１７の出力アンプは、カレントミラー３３０の入力電流と出力電流が等しくなるように、出力電圧Ｖｏｕｔを制御する。つまり、ＮＭＯＳトランジスタ３１１〜３１４のドレイン電流Ｉ（３１１）〜Ｉ（３１４）は以下の関係を有する。
The output amplifier in FIG. 17 controls the output voltage Vout so that the input current and output current of the
Ｉ（３１１）＋Ｉ（３１３）＝Ｉ（３１２）＋Ｉ（３１４） ・・・（５） I (311) + I (313) = I (312) + I (314) (5)
また、Ｎｃｈ差動対（３１１、３１２）、（３１３、３１４）をそれぞれ駆動する電流源３２１、３２２の電流を同一電流とする。これにより、ＮＭＯＳトランジスタ３１１〜３１４のドレイン電流Ｉ（３１１）〜Ｉ（３１４）は以下の関係を有する。
The
Ｉ（３１１）＋Ｉ（３１２）＝Ｉ（３１３）＋Ｉ（３１４） ・・・（６） I (311) + I (312) = I (313) + I (314) (6)
式（５）と式（６）より、以下の式（７）と式（８）が導出される。
Ｉ（３１１）＝Ｉ（３１４） ・・・（７）
Ｉ（３１２）＝Ｉ（３１３） ・・・（８）
From the equations (5) and (6), the following equations (7) and (8) are derived.
I (311) = I (314) (7)
I (312) = I (313) (8)
ここで、式（１）乃至（４）を式（７）及び式（８）に代入し、Ｖｓ１、Ｖｓ２を消去すると、式（９）が導き出される。 Here, when Expressions (1) to (4) are substituted into Expressions (7) and (8) and Vs1 and Vs2 are deleted, Expression (9) is derived.
Ｖｏｕｔ＝（Ｖｉｎ１＋Ｖｉｎ２）／２ ・・・（９） Vout = (Vin1 + Vin2) / 2 (9)
あるいは、Ｎｃｈ差動対（３１１、３１２）、（３１３、３１４）の相互コンダクタンスをｇｍとして、Ｉ（３１１）−Ｉ（３１２）＝ｇｍ（Ｖｉｎ１−Ｖｏｕｔ）、Ｉ（３１３）−Ｉ（３１４）＝ｇｍ（Ｖｉｎ２−Ｖｏｕｔ）を式（５）に代入することで、式（９）が導かれる。 Alternatively, the mutual conductance of the Nch differential pairs (311 312), (313, 314) is gm, and I (311) −I (312) = gm (Vin1−Vout), I (313) −I (314) By substituting = gm (Vin2-Vout) into Equation (5), Equation (9) is derived.
Ｐｃｈ差動対（３１５、３１６）、（３１７、３１８）についても、同様の計算を行うことで、式（９）と同等の関係式が得られる。 For the Pch differential pairs (315, 316), (317, 318), the same relational expression as that of Expression (9) can be obtained by performing the same calculation.
すなわち、図１７の出力アンプは、２つの入力電圧Ｖｉｎ１、Ｖｉｎ２を受け、その中間電圧（内挿電圧）を出力することができる。なお、このような内挿アンプの入出力電圧特性については、例えば特許文献３等にも開示されている。 That is, the output amplifier of FIG. 17 can receive two input voltages Vin1 and Vin2 and output an intermediate voltage (interpolated voltage) between them. Note that the input / output voltage characteristics of such an interpolation amplifier are also disclosed in, for example, Patent Document 3.
図１６のデータドライバは、図１７のような内挿アンプを用いることで、多ビット映像データを処理するデコーダの回路規模の増加を抑制できる。 The data driver in FIG. 16 can suppress an increase in circuit scale of a decoder that processes multi-bit video data by using an interpolation amplifier as shown in FIG.
以下に関連技術の分析を与える。 The analysis of related technology is given below.
以下では、高速駆動と多階調の両方に対応するための手法として、例えば図１５のスルーレート加速回路７１０と、図１７の内挿機能を持つ出力アンプとを組合せた構成について検討する。
In the following, as a method for dealing with both high-speed driving and multi-gradation, a configuration in which, for example, a slew
図１７の内挿機能をもつ出力アンプに、図１５のスルーレート加速回路７１０を組合せただけでは、データドライバとして必要な性能を実現することはできない。図１７の出力アンプに図１５のスルーレート加速回路７１０を付加したアンプ（この構成は開示されたものでなく、あくまで検討対象のプロトタイプ例である）について以下説明する。
The performance required as a data driver cannot be realized only by combining the output amplifier having the interpolation function of FIG. 17 with the slew
なお、図１５のスルーレート加速回路７１０の端子ＩＮＰには、図１７の出力アンプの入力（２つの入力電圧）Ｖｉｎ１とＶｉｎ２のいずれか一方を入力する。
Note that either one of the input (two input voltages) Vin1 and Vin2 of the output amplifier of FIG. 17 is input to the terminal INP of the slew
また、図１５のスルーレート加速回路７１０の出力ＰＩ、ＮＩは、図１７のカレントミラー３４０の入力と連絡回路３５０との接続ノードＮ３８と、図１７のカレントミラー３３０の入力と連絡回路３５０との接続ノードＮ３６にそれぞれ接続する。
Also, the outputs PI and NI of the slew
図１７の出力アンプは、上記（９）式で表されるように、２つの入力電圧Ｖｉｎ１とＶｉｎ２が異なる場合、出力安定状態において、該２つの入力電圧Ｖｉｎ１とＶｉｎ２の中間電圧（平均電圧）を出力電圧Ｖｏｕｔとして出力する。 The output amplifier of FIG. 17 has an intermediate voltage (average voltage) between the two input voltages Vin1 and Vin2 in a stable output state when the two input voltages Vin1 and Vin2 are different as represented by the above equation (9). Is output as the output voltage Vout.
表示装置のデータドライバでは、２つの入力電圧Ｖｉｎ１とＶｉｎ２の電圧差は、数百ｍＶ（例えば３００ｍＶ程度）になる。このとき、スルーレート加速回路７１０の端子ＩＮＰには、図１７の出力アンプの２つの入力電圧のＶｉｎ１とＶｉｎ２のいずれか一方が入力され、スルーレート加速回路７１０の端子ＯＵＴには、図１７の出力アンプの出力電圧Ｖｏｕｔが入力される。例えばスルーレート加速回路７１０の端子ＩＮＰに、Ｖｉｎ１を入力し、Ｖｉｎ２−Ｖｉｎ１≒（≦）３００ｍＶ）のとき、図１７の出力アンプの出力電圧Ｖｏｕｔを、出力安定状態における該２つの入力電圧Ｖｉｎ１とＶｉｎ２の中間電圧（平均電圧）とすると、図１７の出力アンプの出力電圧Ｖｏｕｔは（Ｖｉｎ１＋Ｖｉｎ２）／２から、Ｖｉｎ１＋１５０ｍＶ程度となり、スルーレート加速回路７１０の端子ＯＵＴの電圧≒Ｖｉｎ１＋１５０ｍＶとなる。
In the data driver of the display device, the voltage difference between the two input voltages Vin1 and Vin2 is several hundred mV (for example, about 300 mV). At this time, one of the two input voltages Vin1 and Vin2 of the output amplifier of FIG. 17 is input to the terminal INP of the slew
したがって、この場合、スルーレート加速回路７１０の端子ＩＮＰと端子ＯＵＴの電位差は、例えば最大で１５０ｍＶ程度となる。
Therefore, in this case, the potential difference between the terminal INP and the terminal OUT of the slew
しかしながら、図１５のスルーレート加速回路７１０の端子ＩＮＰと端子ＯＵＴに電位差があると、端子ＩＮＰと端子ＯＵＴの電圧を差動入力するＮｃｈ差動対（Ｎ１１、Ｎ１２）又はＰｃｈ差動対（Ｐ１１、Ｐ１２）が動作し、端子ＩＮＰと端子ＯＵＴ間の電位差に応じて、出力ＰＩ又はＮＩから、図１７の出力アンプ側（ノードＮ３８又はＮ３６）へ、吐出電流（source current）又は吸込電流(sink current）が流れる。このため、図１７の出力アンプの出力安定状態での電流バランス（例えばカレントミラー３３０、３４０の入力電流と出力電流のバランス）がずれて、出力電圧Ｖｏｕｔに出力誤差が発生する、という問題が生じる。このときの具体的な出力誤差の特性については、図１４（特性ｆ１）を参照して後に説明される。
However, if there is a potential difference between the terminal INP and the terminal OUT of the slew
このように、図１７の出力アンプに、図１５のスルーレート加速回路７１０を付加したアンプは出力誤差が増加するという問題が発生する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
As described above, an amplifier in which the slew
一実施形態において、半導体装置は、（Ａ）差動入力段と、（Ｂ）出力増幅段と、（Ｃ）増幅加速回路とを含む出力回路を備えている。
（Ａ）前記差動入力段は、第１導電型の第１乃至第Ｎの差動段と、第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段と、第１、第２のカレントミラーと、第１、第２の浮遊電流源回路を備えている。なお、前記差動入力段は、差動段として、一方の導電型の差動段、例えば第１導電型の第１乃至第Ｎの差動段のみを備えた構成としてもよい。
第１導電型の第１乃至第Ｎの差動段は、第１乃至第Ｎの入力端子（但し、Ｎは２以上の正整数）にそれぞれ供給される第１乃至第Ｎの入力信号と、前記出力端子の出力信号とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続されている。
第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段は、前記第１乃至第Ｎの入力信号と、前記出力信号とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続されている。
第１のカレントミラーは、第１の電源端子と第１及び第２のノード間に接続され、前記第１導電型の前記第１乃至第Ｎの差動段の共通接続された出力対に一端がそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含む。
第２のカレントミラーは、第２の電源端子と第３及び第４のノード間に接続され、前記第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段の共通接続された出力対に一端がそれぞれ接続され制御端子が共通接続された第１導電型のトランジスタ対を含む。
第１の浮遊電流源回路は、前記第１のカレントミラーの入力ノードが接続された前記第２のノードと前記第２のカレントミラーの入力ノードが接続された前記第４のノードとの間に接続される。
第２の浮遊電流源回路は、前記第１のカレントミラーの出力ノードが接続された前記第１のノードと前記第２のカレントミラーの出力ノードが接続された前記第３のノード間に接続される。
（Ｂ）前記出力増幅段は、第３の電源端子と出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタとを備えている。
（Ｃ）前記増幅加速回路は、前記第１乃至第Ｎの入力信号と前記出力信号をそれぞれ入力する第１乃至第（Ｎ＋１）の入力ノードと、前記第４のノードと前記第２のノードのうちの予め定められた一方のノードに接続された第１の出力ノードと、前記第４のノードと前記第２のノードのうち前記一方とは異なる他方のノードに接続された第２の出力ノードと、を備えている。
前記増幅加速回路は、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と比べて高いか、低いかに応じて、前記第１の出力ノード又は前記第２の出力ノードから電流を出力し、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎと前記出力信号の電圧とが等しい出力安定状態では、前記第１及び第２の出力ノードへの電流出力をともに遮断する。
In one embodiment, the semiconductor device includes an output circuit including (A) a differential input stage, (B) an output amplification stage, and (C) an amplification acceleration circuit.
(A) The differential input stage includes first to Nth differential stages of a first conductivity type, (N + 1) to (2N) differential stages of a second conductivity type, and first and first differential stages. 2 current mirrors and first and second floating current source circuits. The differential input stage may include only one conductive type differential stage, for example, first to Nth differential stages of the first conductive type, as the differential stage.
The first to N-th differential stages of the first conductivity type include first to N-th input signals supplied to first to N-th input terminals (where N is a positive integer equal to or greater than 2), respectively. The output signals of the output terminals are respectively input differentially, the first outputs of the output pair are commonly connected, and the second outputs of the output pair are commonly connected.
The (N + 1) th to (2N) differential stages of the second conductivity type respectively input the first to Nth input signals and the output signal in a differential manner, and the first output of the output pair The two outputs of the output pair are connected in common.
The first current mirror is connected between the first power supply terminal and the first and second nodes, and is connected to the commonly connected output pair of the first to N-th differential stages of the first conductivity type. Are connected to each other, and the control terminals are commonly connected to each other.
The second current mirror is connected between the second power supply terminal and the third and fourth nodes, and the commonly connected output of the (N + 1) th to (2N) differential stages of the second conductivity type. It includes a first conductivity type transistor pair having one end connected to the pair and a common control terminal.
The first floating current source circuit is provided between the second node to which the input node of the first current mirror is connected and the fourth node to which the input node of the second current mirror is connected. Connected.
The second floating current source circuit is connected between the first node to which the output node of the first current mirror is connected and the third node to which the output node of the second current mirror is connected. The
(B) The output amplification stage is connected between a third power supply terminal and an output terminal, and a second conductivity type first output transistor having a control terminal connected to the first node; And a second output transistor of a first conductivity type connected between the power supply terminal and the output terminal and having a control terminal connected to the third node.
(C) The amplification acceleration circuit includes first to (N + 1) th input nodes to which the first to Nth input signals and the output signal are respectively input, the fourth node, and the second node. A first output node connected to one of the predetermined nodes, and a second output node connected to the other one of the fourth node and the second node different from the one And.
The amplification accelerating circuit includes the first output node or the second output node depending on whether 1 / N of the total voltage of the first to Nth input signals is higher or lower than the voltage of the output signal. In a stable output state where 1 / N of the total of the voltages of the first to Nth input signals is equal to the voltage of the output signal, the current is output from the output nodes of the first to Nth output nodes. Both current outputs are cut off.
実施形態によれば、消費電力の増大を抑止し、高速動作に対応可能とし、高精度出力を可能としている According to the embodiment, an increase in power consumption is suppressed, high-speed operation is possible, and high-precision output is possible.
いくつかの実施形態について以下に説明する。 Several embodiments are described below.
実施形態において、出力回路は、例えば図１を参照すると、電圧信号を入力する第１乃至第Ｎの入力端子（出力回路の入力端子、但し、Ｎは２以上の正整数）（１＿１〜１＿Ｎ）と、出力信号を半導体装置の外部に出力する出力端子（２）と、差動入力段（１０１）と、出力増幅段（１０２）と、増幅加速回路（２０１）を備えている。
差動入力段（１０１）は、例えば図１を参照すると、第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）、第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段（１２＿１〜１２＿Ｎ）、第１のカレントミラー（３０）、第２のカレントミラー（４０）、第１の浮遊電流源回路（５０）、第２の浮遊電流源回路（６０）と、を備える。なお、前記差動入力段は、差動段として、一方の導電型の差動段（差動対トランジスタ＋電流源）、例えば第１導電型の第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）のみを備えた構成としてもよい。
第１導電型（Ｎｃｈ）の第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）は、第１乃至第Ｎの入力端子（１＿１〜１＿Ｎ）にそれぞれ供給される第１乃至第Ｎの入力信号と、出力端子（２）の出力信号（ＶＯ）とをそれぞれ差動で入力し、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続されている。
第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段（１２＿１〜１２＿Ｎ）は、第１乃至第Ｎの入力端子（１＿１〜１＿Ｎ）にそれぞれ供給される前記第１乃至第Ｎの入力信号と、出力端子（２）の出力信号（ＶＯ）とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続されている。
第１のカレントミラー（３０）は、第１の電源端子（Ｅ１）と第１及び第２のノード（Ｎ１、Ｎ２）間に接続され、第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）の共通接続された出力対に一端がそれぞれ接続され、制御端子が共通接続された第２導電型（Ｐｃｈ）のトランジスタ対（１３１、１３２）を含む。
第２のカレントミラー（４０）は、第２の電源端子（Ｅ２）と第３及び第４のノード（Ｎ３、Ｎ４）間に接続され、前記第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段の共通接続された出力対に一端がそれぞれ接続され制御端子が共通接続された第１導電型（Ｎｃｈ）のトランジスタ対（１４１、１４２）を含む。
第１の浮遊電流源回路（５０）は、第１のカレントミラー（３０）の入力が接続された第２のノード（Ｎ２）と、第２のカレントミラー（４０）の入力が接続された第４のノード（Ｎ４）との間に接続されている。
第２の浮遊電流源回路（６０）は、第１のカレントミラー（３０）の出力が接続された第１のノード（Ｎ１）と、第２のカレントミラー（４０）の出力が接続された第３のノード（Ｎ３）との間に接続されている。
出力増幅段（１０２）は、第３電源端子（Ｅ３）と出力端子（２）との間に接続され、制御端子が第１のノード（Ｎ１）に接続された第２導電型（Ｐｃｈ）の第１のトランジスタ（１７１）と、第４電源端子（Ｅ４）と出力端子（２）との間に接続され、制御端子が第３のノード（Ｎ３）に接続された第１導電型（Ｎｃｈ）の第２のトランジスタ（１７２）と、備える。
増幅加速回路（２０１）は、第１乃至第Ｎの入力端子（１＿１〜１＿Ｎ）にそれぞれ供給される前記第１乃至第Ｎの入力信号と前記出力端子（２）の前記出力信号をそれぞれ入力する第１乃至第（Ｎ＋１）の入力ノード（＋１〜＋Ｎ、−）と、
前記第４のノード（Ｎ４）（図１、図５）、又は、前記第２のノード（Ｎ２）（図６）の一方のノードに接続された第１の出力ノード（Ｉａ）と、
前記第４のノード（Ｎ４）と前記第２のノード（Ｎ２）のうち、前記一方とは異なる他方のノードである第２のノード（Ｎ２）（図１、図５）又は第４のノード（Ｎ４）（図６）に接続された第２の出力ノード（Ｉｂ）と、を備えている。
前記増幅加速回路（２０１）は、等価的に前記第１乃至第Ｎの入力信号の電圧（Ｖ１＿１〜Ｖ１＿Ｎ）の合計の１／Ｎと、前記出力信号の電圧（ＶＯ）と、を比較し、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と比べて高いか、低いかに応じて、前記第１の出力ノード又は前記第２の出力ノードから電流を出力し、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎと前記出力信号の電圧とが等しい出力安定状態では、前記第１及び第２の出力ノードへの電流出力をともに遮断する。
In the embodiment, referring to FIG. 1, for example, the output circuit includes first to Nth input terminals for inputting a voltage signal (input terminals of the output circuit, where N is a positive integer of 2 or more) (1_1 to 1_N). And an output terminal (2) for outputting an output signal to the outside of the semiconductor device, a differential input stage (101), an output amplification stage (102), and an amplification acceleration circuit (201).
For example, referring to FIG. 1, the differential input stage (101) includes first to Nth differential stages (11_1 to 11_N), second conductivity type (N + 1) to (2N) differential stages ( 12_1 to 12_N), a first current mirror (30), a second current mirror (40), a first floating current source circuit (50), and a second floating current source circuit (60). The differential input stage is a differential stage of one conductivity type (differential pair transistor + current source), for example, first to N-th differential stages (11_1 to 11_1) of the first conductivity type. 11_N) only.
The first to Nth differential stages (11_1 to 11_N) of the first conductivity type (Nch) are supplied with first to Nth input signals supplied to the first to Nth input terminals (1_1 to 1_N), respectively. And the output signal (VO) of the output terminal (2) are respectively input differentially, one output of the output pair is commonly connected, and the other output of the output pair is commonly connected.
The (N + 1) th to (2N) differential stages (12_1 to 12_N) of the second conductivity type are supplied to the first to Nth input terminals (1_1 to 1_N), respectively. The input signal and the output signal (VO) of the output terminal (2) are respectively input differentially, the first outputs of the output pair are connected in common, and the second outputs of the output pair are connected in common. ing.
The first current mirror (30) is connected between the first power supply terminal (E1) and the first and second nodes (N1, N2), and the first to Nth differential stages (11_1 to 11_N). The second conductive type (Pch) transistor pair (131, 132) having one end connected to the commonly connected output pair and the control terminal commonly connected.
The second current mirror (40) is connected between the second power supply terminal (E2) and the third and fourth nodes (N3, N4), and the second conductivity type (N + 1) to (2N). ) Of the first conductive type (Nch) transistor pair (141, 142) having one end connected to the commonly connected output pair of the differential stage and the control terminal commonly connected.
The first floating current source circuit (50) includes a second node (N2) to which an input of the first current mirror (30) is connected and a second node (N2) to which an input of the second current mirror (40) is connected. 4 nodes (N4).
The second floating current source circuit (60) includes a first node (N1) to which the output of the first current mirror (30) is connected and a first node (N1) to which the output of the second current mirror (40) is connected. 3 nodes (N3).
The output amplification stage (102) is connected between the third power supply terminal (E3) and the output terminal (2), and is of the second conductivity type (Pch) in which the control terminal is connected to the first node (N1). The first conductivity type (Nch) in which the first transistor (171) is connected between the fourth power supply terminal (E4) and the output terminal (2), and the control terminal is connected to the third node (N3). The second transistor (172).
The amplification acceleration circuit (201) inputs the first to Nth input signals supplied to the first to Nth input terminals (1_1 to 1_N) and the output signal of the output terminal (2), respectively. First to (N + 1) th input nodes (+1 to + N, −);
A first output node (Ia) connected to one of the fourth node (N4) (FIGS. 1 and 5) or the second node (N2) (FIG. 6);
Of the fourth node (N4) and the second node (N2), the second node (N2) (FIG. 1, FIG. 5) or the fourth node ( N4) (FIG. 6) and a second output node (Ib).
The amplification acceleration circuit (201) equivalently compares 1 / N of the total voltages (V1_1 to V1_N) of the first to Nth input signals with the voltage (VO) of the output signals, Depending on whether 1 / N of the total voltage of the first to Nth input signals is higher or lower than the voltage of the output signal, current is supplied from the first output node or the second output node. In the stable output state where 1 / N of the sum of the voltages of the first to Nth input signals is equal to the voltage of the output signal, both current outputs to the first and second output nodes are cut off. To do.
前記増幅加速回路（２０１）は、例えば図２又は図３を参照すると、前記第１の電源端子（Ｅ１）と前記第１の出力ノード（Ｉａ）間に直列に接続される、第１の電流源（２３３）と第２導電型（Ｐｃｈ）の第１のトランジスタスイッチ（２３４）と、前記第２の電源端子（Ｅ２）と前記第２の出力ノード（Ｉｂ）間に直列に接続される、第２の電流源（２４３）と第１導電型の第２のトランジスタスイッチ（２４４）と、前記第１乃至第Ｎの入力信号の各入力信号の電圧と前記出力信号との電圧にそれぞれ対応する電流を、前記第１乃至第Ｎの入力信号分、それぞれ、電流加算して得た電流を、前記第１及び第２の電源端子（Ｅ１、Ｅ２）の電圧を基準とする電圧に変換した比較結果を、第１及び第２の出力（Ｎ２１、Ｎ２２）からそれぞれ出力する比較回路（２１−１〜２１−Ｎ、２３１、２３２、２２−１〜２２−Ｎ、２４１、２３２）と、を備えている。
前記第１及び第２のトランジスタスイッチ（２３４、２４４）の制御端子は、前記比較回路の前記第１及び第２の出力（Ｎ２１、Ｎ２２）にそれぞれ接続されている。
前記増幅加速回路（２０１）において、前記第１乃至第Ｎの入力信号の電圧（Ｖ１＿１〜Ｖ１＿Ｎ）の合計の１／Ｎが前記出力信号の電圧（ＶＯ）よりも高い場合に、前記比較回路の前記第１の出力（Ｎ２１）に基づき、前記第１のトランジスタスイッチ（２３４）がオンし、前記第１の電流源（２３３）が活性化され、前記第１の電流源（２３３）からの電流が、前記増幅加速回路の前記第１の出力ノード（Ｉａ）に出力され、前記比較回路の前記第２の出力（Ｎ２２）に基づき、前記第２のトランジスタスイッチ（２４４）がオフし、前記第２の電流源（２４３）は非活性化される。前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも低い場合に、前記比較回路の前記第２の出力（Ｎ２２）に基づき、前記第２のトランジスタスイッチ（２４４）がオンし、前記第２の電流源（２４３）が活性化され前記第２の電流源（２４３）からの電流が、前記増幅加速回路の前記第２の出力ノード（Ｉｂ）に出力され、前記比較回路の前記第１の出力（Ｎ２１）に基づき、前記第１のトランジスタスイッチ（２３４）がオフし、前記第１の電流源（２３３）は非活性化される。前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と等しい場合に、前記比較回路の前記第１及び第２の出力（Ｎ２１、Ｎ２２）に基づき、前記第１及び第２のトランジスタスイッチ（２３４、２４４）がともにオフし、前記第１及び第２の電流源（２３３、２４３）はともに非活性化される。前記増幅加速回路（２０１）は、前記第１の電源端子（E1）に接続される第１の電流源（２３３）を有し、前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎ（（Ｖ１＿１＋・・・Ｖ１＿Ｎ）／Ｎ）と前記出力端子の前記出力信号電圧（ＶＯ）とを比較し、前記第１の電源端子（Ｅ１）の電圧と前記出力信号電圧（ＶＯ）との電位差（絶対値）｜Ｅ１−ＶＯ｜が、前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）｜Ｅ１−（Ｖ１＿１＋・・・Ｖ１＿Ｎ）／Ｎ｜より大きいか否かに応じて、前記第１及び第２のトランジスタスイッチ（２３４）をオン又はオフさせ、前記第１の電流源（２３３）を活性化させて前記第１の電流源（２３３）からの電流を、第１の出力ノード（Ｉａ）から、前記第１の浮遊電流源回路（５０）へ入力される側の電流、又は前記第１の浮遊電流源回路（５０）から出力される側の電流の一方の電流に結合させるか、前記第１の電流源（２３３）を非活性化させる。前記増幅加速回路（２０１）は、前記第２の電源端子（E２）に接続される第１の電流源（２４３）を有し、前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎ（（Ｖ１＿１＋・・・Ｖ１＿Ｎ）／Ｎ）と前記出力端子の前記出力信号電圧（ＶＯ）とを比較し、前記第２の電源端子（Ｅ１）の電圧と前記出力信号電圧（ＶＯ）との電位差（絶対値）｜ＶＯ−Ｅ２｜が、前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）｜（Ｖ１＿１＋・・・Ｖ１＿Ｎ）／Ｎ−Ｅ２｜より大きいか否かに応じて、前記第２のトランジスタスイッチ（２４４）をオン又はオフさせ、前記第２の電流源（２４３）を活性化させて前記第２の電流源（２４３）からの電流を第２の出力ノード（Ｉｂ）から、前記第１の浮遊電流源回路（５０）へ入力される側の電流又は前記第１の浮遊電流源回路（５０）から出力される側の電流のうち第１の出力ノード（Ｉａ）と異なる側の電流に結合させるか、前記第２の電流源（２４３）を非活性化させる。
For example, referring to FIG. 2 or FIG. 3, the amplification accelerating circuit (201) includes a first current connected in series between the first power supply terminal (E1) and the first output node (Ia). A source (233), a first transistor switch (234) of the second conductivity type (Pch), and the second power supply terminal (E2) and the second output node (Ib) are connected in series. The second current source (243), the first conductivity type second transistor switch (244), and the voltages of the input signals of the first to Nth input signals and the voltages of the output signals, respectively. Comparison in which currents obtained by adding currents for the first to Nth input signals are converted into voltages based on the voltages of the first and second power supply terminals (E1, E2). Results are obtained from the first and second outputs (N21, N22), respectively. Output to the comparison circuit (21-1~21-N, 231,232,22-1~22-N, 241,232) is provided with a, a.
Control terminals of the first and second transistor switches (234, 244) are connected to the first and second outputs (N21, N22) of the comparison circuit, respectively.
In the amplification accelerating circuit (201), when 1 / N of the sum of the voltages (V1_1 to V1_N) of the first to Nth input signals is higher than the voltage (VO) of the output signal, Based on the first output (N21), the first transistor switch (234) is turned on, the first current source (233) is activated, and the current from the first current source (233) is activated. Is output to the first output node (Ia) of the amplification accelerating circuit, the second transistor switch (244) is turned off based on the second output (N22) of the comparison circuit, and the second The second current source (243) is deactivated. The second transistor switch based on the second output (N22) of the comparison circuit when 1 / N of the total voltage of the first to Nth input signals is lower than the voltage of the output signal. (244) is turned on, the second current source (243) is activated, and the current from the second current source (243) is output to the second output node (Ib) of the amplification acceleration circuit. Then, based on the first output (N21) of the comparison circuit, the first transistor switch (234) is turned off, and the first current source (233) is deactivated. When 1 / N of the sum of the voltages of the first to Nth input signals is equal to the voltage of the output signal, the first and second outputs (N21, N22) of the comparison circuit are used to Both the first and second transistor switches (234, 244) are turned off, and both the first and second current sources (233, 243) are deactivated. The amplification acceleration circuit (201) includes a first current source (233) connected to the first power supply terminal (E1), and 1 / N of the total of the first to Nth input signal voltages. ((V1_1 +... V1_N) / N) is compared with the output signal voltage (VO) of the output terminal, and the potential difference between the voltage of the first power supply terminal (E1) and the output signal voltage (VO). (Absolute value) | E1−VO | is a potential difference (absolute value) | E1− (V1_1 + ··) between 1 / N of the sum of the voltage of the first power supply terminal and the first to Nth input signal voltages. Depending on whether it is greater than V1_N) / N |, the first and second transistor switches (234) are turned on or off, and the first current source (233) is activated to activate the first current source (233). Current from the current source (233) from the first output node (Ia). The first current source is coupled to one of the current on the side input to the floating current source circuit (50) and the current on the side output from the first floating current source circuit (50). Inactivate (233). The amplification acceleration circuit (201) includes a first current source (243) connected to the second power supply terminal (E2), and 1 / N of the total of the first to Nth input signal voltages. ((V1_1 +... V1_N) / N) and the output signal voltage (VO) of the output terminal are compared, and the potential difference between the voltage of the second power supply terminal (E1) and the output signal voltage (VO). (Absolute value) | VO-E2 | is a potential difference (absolute value) | (V1_1 +... V1_N) between 1 / N of the sum of the voltage of the first power supply terminal and the first to Nth input signal voltages. ) / N−E2 |, the second transistor switch (244) is turned on or off, and the second current source (243) is activated to turn on the second current source. The current from (243) is supplied from the second output node (Ib) to the first floating current. The current on the side input to the current source circuit (50) or the current on the side output from the first floating current source circuit (50) is coupled to a current on the side different from the first output node (Ia). Alternatively, the second current source (243) is deactivated.
前記増幅加速回路（２０１Ａ、２０１Ｂ）において、例えば図２、図３を参照すると、前記比較回路は、前記第１乃至第Ｎの入力信号と前記出力信号とをそれぞれの入力対に差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対（２１−１〜２１−Ｎ）と、
一端が第６の電源端子（Ｅ６）に接続され、前記第１乃至第Ｎの差動対（２１−１〜２１−Ｎ）の各一つを個別に（例えば図２参照）、又は、複数を共通に（例えば図３参照）、駆動する少なくとも１つの第３の電流源（２１３）と、
第１の電源端子（Ｅ１）と前記第１乃至第Ｎの差動対（２１−１〜２１−Ｎ）の共通接続された出力対間に接続される第１の負荷素子対（２３１、２３２）と、前記第１乃至第Ｎの入力信号と前記出力信号とをそれぞれの入力対に差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対（２２−１〜２２−Ｎ）と、
一端が前記第５の電源端子（Ｅ５）に接続され、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の一つを個別に（例えば図２参照）、又は、複数を共通に（例えば図３参照）、駆動する、少なくとも１つの第４の電流源（２２３）と、
前記第２の電源端子（Ｅ２）と前記第（Ｎ＋１）乃至第（２Ｎ）の差動対（２２−１〜２２−Ｎ）の共通接続された出力対間に接続される第２の負荷素子対（２４１、２４２）と、を備えている。
前記第１乃至第Ｎの差動対（２１−１〜２１−Ｎ）の共通接続された出力対と、前記第１の負荷素子対の接続点対の一方の接続点を、前記比較回路の前記第１の出力ノード（Ｎ２１）とし、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対（２２−１〜２２−Ｎ）の共通接続された出力対と、前記第２の負荷素子対の接続点対の一方の接続点を、前記比較回路の前記第２の出力（Ｎ２２）とする。
In the amplification accelerating circuit (201A, 201B), for example, referring to FIGS. 2 and 3, the comparison circuit inputs the first to Nth input signals and the output signals differentially to respective input pairs. The first outputs of the output pairs are commonly connected to each other, and the second outputs of the output pairs are commonly connected to the first conductivity type first to Nth differential pairs (21-1 to 21-). N) and
One end is connected to a sixth power supply terminal (E6), and each one of the first to Nth differential pairs (21-1 to 21-N) is individually (see, for example, FIG. 2) or plural At least one third current source (213) to be driven in common (see, eg, FIG. 3);
The first load element pair (231, 232) connected between the first power supply terminal (E1) and the commonly connected output pair of the first to Nth differential pairs (21-1 to 21-N). ) And the first to Nth input signals and the output signal are differentially input to the respective input pairs, and the first outputs of the output pairs are connected in common, and the second outputs of the output pairs (N + 1) to (2N) differential pairs (22-1 to 22-N) of the second conductivity type that are commonly connected to each other;
One end is connected to the fifth power supply terminal (E5), and one of the (N + 1) to (2N) differential pairs is individually (see, for example, FIG. 2), or a plurality is shared (for example, 3), at least one fourth current source (223) to be driven;
The second load element connected between the second power supply terminal (E2) and the commonly connected output pair of the (N + 1) th to (2N) differential pairs (22-1 to 22-N). A pair (241, 242).
One connection point of the connection point pair of the first to Nth differential pairs (21-1 to 21-N) and the first load element pair is connected to the comparison circuit. The first output node (N21), the (N + 1) to (2N) differential pairs (22-1 to 22-N) connected in common, and the second load element pair One connection point of the connection point pair is defined as the second output (N22) of the comparison circuit.
前記増幅加速回路（２０１Ｃ）において、例えば図４を参照すると、前記比較回路は、前記第１乃至第Ｎの入力信号をそれぞれ入力し、出力（ドレイン）同士が共通接続された第１導電型の第１乃至第Ｎのトランジスタ（２１１−１〜２１１−Ｎ）と、
前記出力信号を入力し、前記第１乃至第Ｎのトランジスタの各一端（ソース）と一端（ソース）が共通に接続され、前記第１乃至第Ｎのトランジスタのゲート幅（電流駆動能力）の合計に相当するゲート幅（電流駆動能力）を持つ第１導電型の第（Ｎ＋１）のトランジスタ（２１２）と、
第６の電源端子（Ｅ６）と、前記第１乃至第（Ｎ＋１）のトランジスタ（２１１−１〜２１１−Ｎ、２１２）の共通接続された一端（ソース）との間に接続された第３の電流源（２１３）と、
前記第１の電源端子（Ｅ１）と前記第１乃至第Ｎのトランジスタ（２１１−１〜２１１−Ｎ）の共通接続された出力（ドレイン）との間に接続された第１の負荷素子（２３１）、及び、前記第１の電源端子（Ｅ１）と前記第（Ｎ＋１）のトランジスタ（２１２）の出力（ドレイン）との間に接続された第２の負荷素子（２３２）からなる第１の負荷素子対（２３１、２３２）と、前記第１乃至第Ｎの入力信号をそれぞれ入力し、出力（ドレイン）同士が共通接続された第２導電型の第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタ（２２１−１〜２２１−Ｎ）と、
前記出力信号を入力し、第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタの各一端（ソース）と一端（ソース）が共通に接続され、前記第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタのゲート幅（電流駆動能力）の合計に相当するゲート幅（電流駆動能力）を持つ第２導電型の第（２Ｎ＋２）のトランジスタ（２２２）と、
前記第５の電源端子（Ｅ５）と、前記第（Ｎ＋２）乃至第（２Ｎ＋２）のトランジスタ（２２１−１〜２２１−Ｎ、２２２）の共通接続された一端（ソース）との間に接続された第４の電流源（２２３）と、
前記第２の電源端子（Ｅ２）と前記第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタ（２２１−１〜２２１−Ｎ）の共通接続された出力（ドレイン）との間に接続された第３の負荷素子（２４１）、及び、前記第２の電源端子（Ｅ２）と前記第（２Ｎ＋２）のトランジスタ（２２２）の出力（ドレイン）との間に接続された第４の負荷素子（２４２）からなる第２の負荷素子対（２４１、２４２）と、を備えている。
前記第１乃至第Ｎのトランジスタ（２１１−１〜２１１−Ｎ）の共通接続された出力と前記第１の負荷素子（２３１）との接続点を、前記比較回路の前記第１の出力（Ｎ２１）とし、前記第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタ（２２１−１〜２２１−Ｎ）の共通接続された出力と、前記第３の負荷素子（２４１）との接続点を、前記比較回路の前記第２の出力（Ｎ２２）とする。
In the amplification accelerating circuit (201C), for example, referring to FIG. 4, the comparison circuit receives the first to Nth input signals, and outputs (drains) are commonly connected to each other. First to Nth transistors (211-1 to 211-N);
The output signal is input, and one end (source) and one end (source) of the first to Nth transistors are connected in common, and the total gate width (current drive capability) of the first to Nth transistors A (N + 1) th transistor (212) of the first conductivity type having a gate width (current driving capability) equivalent to
A third power source connected between the sixth power supply terminal (E6) and one end (source) of the first to (N + 1) th transistors (211-1 to 211-N, 212) connected in common. A current source (213);
A first load element (231) connected between the first power supply terminal (E1) and a commonly connected output (drain) of the first to Nth transistors (211-1 to 211-N). ) And a second load element (232) connected between the first power supply terminal (E1) and the output (drain) of the (N + 1) th transistor (212). (N + 2) to (2N + 1) -th transistors (second conductivity type) in which the element pair (231, 232) and the first to N-th input signals are input and outputs (drains) are commonly connected to each other ( 221-1 to 221-N),
The output signal is input, and one end (source) and one end (source) of the (N + 2) to (2N + 1) transistors are connected in common, and the gate width of the (N + 2) to (2N + 1) transistors. A second conductivity type (2N + 2) transistor (222) having a gate width (current drive capability) corresponding to the sum of (current drive capability);
Connected between the fifth power supply terminal (E5) and one end (source) of the (N + 2) to (2N + 2) transistors (221-1 to 221-N, 222) connected in common. A fourth current source (223);
A third power source connected between the second power supply terminal (E2) and a commonly connected output (drain) of the (N + 2) to (2N + 1) th transistors (221-1 to 221-N). A load element (241) and a fourth load element (242) connected between the second power supply terminal (E2) and the output (drain) of the (2N + 2) transistor (222). A second load element pair (241, 242).
A connection point between the commonly connected output of the first to N-th transistors (211-1 to 211-N) and the first load element (231) is defined as the first output (N21) of the comparison circuit. ), And a connection point between the commonly connected outputs of the (N + 2) to (2N + 1) th transistors (2211-1 to 221-N) and the third load element (241) is defined as the comparison circuit. Of the second output (N22).
前記第１の浮遊電流源回路（５０）は、例えば図１を参照すると、第５の電流源（１５０）を備えている。前記第２の浮遊電流源回路（６０）が、前記第１のノード（Ｎ１）と前記第３のノード（Ｎ３）間に接続され制御端子に第１のバイアス電圧（ＢＮ２）を受ける第１導電型のトランジスタ（１６２）と、前記第１のノード（Ｎ１）と前記第３のノード（Ｎ３）間に接続され制御端子に第２のバイアス電圧（ＢＰ２）を受ける第２導電型のトランジスタ（１６１）と、を備えている。 For example, referring to FIG. 1, the first floating current source circuit (50) includes a fifth current source (150). The second floating current source circuit (60) is connected between the first node (N1) and the third node (N3) and receives a first bias voltage (BN2) at a control terminal. Type transistor (162) and a second conductivity type transistor (161) connected between the first node (N1) and the third node (N3) and receiving a second bias voltage (BP2) at a control terminal. ) And.
前記第１の浮遊電流源回路（５０）は、例えば図６を参照すると、前記第２のノード（Ｎ２）と前記第４のノード（Ｎ４）間に並列に接続され、制御端子に第３のバイアス電圧（ＢＮ３）と第２のバイアス電圧（ＢＰ３）をそれぞれ受ける、第１導電型のトランジスタ（１５２）及び第２導電型のトランジスタ（１５１）と、を備えている。前記第２の浮遊電流源回路（６０）が、前記第１のノード（Ｎ１）と前記第３のノード（Ｎ３）間に並列に接続され、制御端子に第３のバイアス電圧（ＢＮ３）と第４のバイアス電圧（ＢＰ３）をそれぞれ受ける、第１導電型のトランジスタ（１６２）及び第２導電型のトランジスタ（１６１）と、を備えている。 For example, referring to FIG. 6, the first floating current source circuit (50) is connected in parallel between the second node (N2) and the fourth node (N4), and a third terminal is connected to the control terminal. There are provided a first conductivity type transistor (152) and a second conductivity type transistor (151) that receive the bias voltage (BN3) and the second bias voltage (BP3), respectively. The second floating current source circuit (60) is connected in parallel between the first node (N1) and the third node (N3), and a third bias voltage (BN3) is connected to the control terminal. 4 has a first conductivity type transistor (162) and a second conductivity type transistor (161), each of which receives 4 bias voltages (BP3).
前記第１のカレントミラー（３０’）は、例えば図５を参照すると、前記第１の電源端子（Ｅ１）に第１端子（ソース）が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対（１３１、１３２）と、第２導電型の前記１段目のトランジスタ対の第２端子（ドレイン）に第１端子（ソース）がそれぞれ接続され、第２端子が前記第１のノード（Ｎ１）と前記第２のノード（Ｎ２）とにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対（１３３、１３４）と、を備え、前記第２のノード（Ｎ２）に接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタ（１３２）の第２端子（ドレイン）は、第２導電型の前記１段目トランジスタ（１３１、１３２）対の制御端子に接続されている。前記第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）の共通接続された出力対は、第２導電型の前記１段目のトランジスタ対（１３１、１３２）と前記２段目のトランジスタ対（１３３）、１３４）の接続点対（Ｎ６、Ｎ５）にそれぞれ接続されている。 For example, referring to FIG. 5, the first current mirror (30 ′) is a second one in which a first terminal (source) is commonly connected to the first power supply terminal (E1) and control terminals are connected to each other. A first terminal (source) is connected to the first-stage transistor pair (131, 132) of the first conductivity type and a second terminal (drain) of the first-stage transistor pair of the second conductivity type, respectively. Are connected to the first node (N1) and the second node (N2), respectively, and a second conductivity type second-stage transistor pair (133, 134) in which control terminals are connected to each other, A second terminal (drain) of one transistor (132) of the second-stage transistor pair of the second conductivity type connected to the second node (N2) is connected to the first-stage of the second conductivity type Control end of a pair of transistors (131, 132) It is connected to. The commonly connected output pairs of the first to Nth differential stages (11_1 to 11_N) are a second-conductivity type first-stage transistor pair (131, 132) and a second-stage transistor pair ( 133) and 134) are connected to the connection point pair (N6, N5), respectively.
前記第２のカレントミラー（４０’）は、例えば図５を参照すると、前記第２の電源端子（Ｅ２）に第１端子（ソース）が共通に接続され、制御端子同士が接続された第１導電型の１段目トランジスタ対（１４１、１４２）と、
第１導電型の前記１段目のトランジスタ対（１４１、１４２）の第２端子（ドレイン）に第１端子（ソース）がそれぞれ接続され、第２端子（ドレイン）が前記第３のノード（Ｎ３）と前記第４のノード（Ｎ４）とにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対（１４３、１４４）と、備え、前記第４のノード（Ｎ４）に接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタ（１４３）の第２端子（ドレイン）は、前記第１導電型の前記１段目のトランジスタ対（１４１、１４２）の制御端子に接続されている。
For example, referring to FIG. 5, the second current mirror (40 ′) is a first power source terminal (E2) having a first terminal (source) connected in common and control terminals connected to each other. A conductive first stage transistor pair (141, 142);
The first terminal (source) is connected to the second terminal (drain) of the first-stage transistor pair (141, 142) of the first conductivity type, and the second terminal (drain) is connected to the third node (N3). ) And the fourth node (N4), and the first-conductivity-type second-stage transistor pair (143, 144) connected to each other and the control terminals are connected to each other, and the fourth node (N4 ) Connected to the second terminal (drain) of one transistor (143) of the second-stage transistor pair of the second conductivity type is connected to the first-stage transistor pair (141, 142) of the first conductivity type. ) Connected to the control terminal.
別の実施形態によれば、例えば図７を参照すると、前記差動入力段（１０３）は、第１導電型の第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）と、第１のカレントミラー（３０）と、第２のカレントミラー（４０）と、第１の浮遊電流源回路（５０）と、第２の浮遊電流源回路（６０）とを備えている。
第１導電型の第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）は、前記第１乃至第Ｎの入力端子（１＿１〜１＿Ｎ）にそれぞれ供給される第１乃至第Ｎの入力信号（ＶＩ＿１〜ＶＩ＿Ｎ）と、前記出力端子（２）の出力信号（ＶＯ）とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続されている。
第１のカレントミラー（３０）は、前記第１の電源端子（Ｅ１）と第１及び第２のノード（Ｎ１、Ｎ２）間に接続され、前記第１導電型の前記第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）の共通接続された出力対に一端（ドレイン）がそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対（１３１、１３２）を含む。
第２のカレントミラー（４０）は、前記第２の電源端子（Ｅ６）と第３及び第４のノード（Ｎ３、Ｎ４）間に接続され、制御端子が共通接続された第１導電型のトランジスタ対（１４１、１４２）を含む。
なお、前記差動入力段（１０３）は、差動段として、第１導電型の第１乃至第Ｎの差動段の代わりに、第２導電型の第１乃至第Ｎの差動段を備えた構成としてもよい。このとき、第２導電型の前記第１乃至第Ｎの差動段の共通接続された出力対は、前記第２のカレントミラー（４０）の第１導電型の前記トランジスタ対（１４１、１４２）のそれぞれの一端（ドレイン）に接続される。
第１の浮遊電流源回路（５０）は、前記第１のカレントミラー（３０）の入力ノードが接続された前記第２のノード（Ｎ２）と前記第２のカレントミラー（４０）の入力ノードが接続された前記第４のノード（Ｎ４）との間に接続されている。
第２の浮遊電流源回路（６０）は、前記第１のカレントミラー（３０）の出力ノードが接続された前記第１のノード（Ｎ１）と前記第２のカレントミラー（４０）の出力ノードが接続された前記第３のノード（Ｎ３）間に接続されている。
前記出力増幅段（１０２）は、前記第３の電源端子（Ｅ３）と前記出力端子（２）との間に接続され、制御端子が前記第１のノード（Ｎ１）に接続された第２導電型の第１の出力トランジスタ（１７１）と、前記第４の電源端子（Ｅ４）と前記出力端子（２）との間に接続され、制御端子が前記第３のノード（Ｎ３）に接続された第１導電型の第２の出力トランジスタ（１７２）と、を備えている。
前記増幅加速回路（２０２）は、前記第１乃至第Ｎの入力信号（ＶI＿１〜ＶI＿Ｎ）と前記出力信号（ＶＯ）をそれぞれ入力する第１乃至第（Ｎ＋１）の入力ノード（＋１〜＋Ｎ、−）と、
前記第４のノード（Ｎ４）（例えば図７、図１１）又は前記第２のノード（Ｎ２）（例えば図１２）のうちの予め定められた一方のノードに接続された第１の出力ノード（Ｉａ）と、
前記第１のノード（Ｎ１）（例えば図７、図１１、図１２）に接続された第２の出力ノード（Ｉｂ）と、を備えている。
前記増幅加速回路（２０２）は、前記第１乃至第Ｎの入力信号電圧（Ｖ１＿１〜ＶI＿Ｎ）の合計の１／Ｎと、前記出力信号電圧（ＶＯ）と、を等価的に比較し、前記第１乃至第Ｎの入力信号電圧（Ｖ１＿１〜ＶＩ＿Ｎ）の合計の１／Ｎが前記出力信号電圧（ＶＯ）と比べて高いか、低いかに応じて、前記第１の出力ノード（Ｉａ）又は前記第２の出力ノード（Ｉｂ）から電流を出力し、前記第１乃至第Ｎの入力信号電圧（Ｖ１＿１〜ＶＩ＿Ｎ）の合計の１／Ｎと前記出力信号電圧（ＶＯ）とが等しい出力安定状態では、前記第１及び第２の出力ノードへの電流出力をともに遮断する。
According to another embodiment, for example, referring to FIG. 7, the differential input stage (103) includes first to Nth differential stages (11_1 to 11_N) of a first conductivity type and a first current. A mirror (30), a second current mirror (40), a first floating current source circuit (50), and a second floating current source circuit (60) are provided.
The first to Nth differential stages (11_1 to 11_N) of the first conductivity type have first to Nth input signals (VI_1) supplied to the first to Nth input terminals (1_1 to 1_N), respectively. VI_N) and the output signal (VO) of the output terminal (2) are input differentially, the first outputs of the output pair are connected in common, and the second outputs of the output pair are shared It is connected.
The first current mirror (30) is connected between the first power supply terminal (E1) and the first and second nodes (N1, N2), and has the first conductivity type to the first to Nth. One pair (drain) is connected to the commonly connected output pair of the differential stage (11_1 to 11_N), and the second conductive type transistor pair (131, 132) is commonly connected to the control terminal.
The second current mirror (40) is connected between the second power supply terminal (E6) and the third and fourth nodes (N3, N4), and the first conductivity type transistor having the control terminal connected in common. It includes a pair (141, 142).
The differential input stage (103) includes, as a differential stage, first to Nth differential stages of second conductivity type instead of the first to Nth differential stages of first conductivity type. It is good also as a structure provided. At this time, the commonly connected output pair of the first to Nth differential stages of the second conductivity type is the transistor pair (141, 142) of the first conductivity type of the second current mirror (40). Are connected to one end (drain) of each.
The first floating current source circuit (50) includes an input node of the second node (N2) to which an input node of the first current mirror (30) is connected and an input node of the second current mirror (40). It is connected between the connected fourth node (N4).
The second floating current source circuit (60) includes an output node of the first node (N1) to which an output node of the first current mirror (30) is connected and an output node of the second current mirror (40). Connected between the connected third nodes (N3).
The output amplification stage (102) is connected between the third power supply terminal (E3) and the output terminal (2), and a control terminal is connected to the first node (N1). The first output transistor (171) of the type is connected between the fourth power supply terminal (E4) and the output terminal (2), and the control terminal is connected to the third node (N3). And a second output transistor (172) of the first conductivity type.
The amplification accelerating circuit (202) includes first to (N + 1) th input nodes (+1 to + N, −) to which the first to Nth input signals (VI_1 to VI_N) and the output signal (VO) are input, respectively. )When,
A first output node connected to a predetermined one of the fourth node (N4) (for example, FIGS. 7 and 11) or the second node (N2) (for example, FIG. 12) ( Ia)
And a second output node (Ib) connected to the first node (N1) (for example, FIG. 7, FIG. 11, FIG. 12).
The amplification acceleration circuit (202) equivalently compares 1 / N of the total of the first to Nth input signal voltages (V1_1 to VI_N) with the output signal voltage (VO), and Depending on whether 1 / N of the total of the first to Nth input signal voltages (V1_1 to VI_N) is higher or lower than the output signal voltage (VO), the first output node (Ia) or the first In a stable output state in which current is output from two output nodes (Ib) and 1 / N of the total of the first to Nth input signal voltages (V1_1 to VI_N) is equal to the output signal voltage (VO), Both current outputs to the first and second output nodes are cut off.
前記増幅加速回路（２０２Ａ）は、例えば図８を参照すると、前記第１の電源端子（Ｅ１）と前記第１の出力ノード（Ｉａ）間に直列に接続される、第１の電流源（２３３）と第２導電型の第１のトランジスタスイッチ（２３４）と、前記第１の電源端子（Ｅ１）と第２の出力ノード（Ｉｂ）間に直列に接続される、第２の電流源（２５３）と第２導電型の第２のトランジスタスイッチ（２５４）と、
前記第１乃至第Ｎの入力信号の各入力信号の電圧と前記出力信号との電圧の差電圧に対応する差電流を、前記第１乃至第Ｎの入力信号分、それぞれ、電流加算して得た差電流を、前記第１の電源端子の電圧を基準とする電圧に変換した比較結果を、第１及び第２の出力（Ｎ２１、Ｎ２３）から差動出力する比較回路（２１１＿１〜２１１＿Ｎ、２１３＿１〜１３＿Ｎ、２３１、２３２）と、を備えている。
前記増幅加速回路（２０２Ａ）において、前記第１及び第２のトランジスタスイッチ（２３４、２５４）の制御端子は、前記比較回路の前記第１及び第２の出力（Ｎ２１、Ｎ２３）にそれぞれ接続されている。
前記増幅加速回路（２０２Ａ）において、前記第１乃至第Ｎの入力信号電圧（ＶＩ＿１〜ＶI＿Ｎ）の合計の１／Ｎが前記出力信号電圧（ＶＯ）よりも高い場合に、前記比較回路の前記第１の出力（Ｎ２１）に基づき、前記第１のトランジスタスイッチ（２３４）がオンし、前記第１の電流源（２３３）が活性化され前記第１の電流源（２３３）からの電流が前記第１の出力ノード（Ｉａ）に出力され、前記比較回路の前記第２の出力（Ｎ２３）に基づき、前記第２のトランジスタスイッチがオフし、前記第２の電流源（２５３）は非活性化される。
前記増幅加速回路（２０２Ａ）において、前記第１乃至第Ｎの入力信号電圧（ＶＩ＿１〜ＶI＿Ｎ）の合計の１／Ｎが前記出力信号電圧（ＶＯ）よりも低い場合に、前記比較回路の第２の出力（Ｎ２３）に基づき、前記第２のトランジスタスイッチ（２５４）がオンし、前記第２の電流源（２５３）が活性化され前記第２の電流源（２５３）からの電流が前記第２の出力ノード（Ｉｂ）に出力され、前記比較回路の第１の出力（Ｎ２１）に基づき、前記第１のトランジスタスイッチ（２３４）がオフし、前記第１の電流源（２３３）は非活性化される。前記第１乃至第Ｎの入力信号電圧（ＶＩ＿１〜ＶI＿Ｎ）の合計の１／Ｎが前記出力信号電圧（ＶＯ）と等しい場合に、前記比較回路の第１及び第２の出力に基づき、前記第１及び第２のトランジスタスイッチ（２３４、２５４）がともにオフし、前記第１及び第２の電流源（２３３、２５３）はともに非活性化される。
For example, referring to FIG. 8, the amplification acceleration circuit (202A) includes a first current source (233) connected in series between the first power supply terminal (E1) and the first output node (Ia). ), A first transistor switch (234) of the second conductivity type, and a second current source (253) connected in series between the first power supply terminal (E1) and the second output node (Ib). ) And a second transistor switch (254) of the second conductivity type,
A difference current corresponding to the voltage difference between the voltage of each input signal of the first to Nth input signals and the voltage of the output signal is obtained by adding the currents for the first to Nth input signals. A comparison circuit (211_1 to 211_N, 213_1) that differentially outputs the comparison result obtained by converting the difference current into a voltage based on the voltage of the first power supply terminal from the first and second outputs (N21, N23). 13_N, 231 and 232).
In the amplification acceleration circuit (202A), control terminals of the first and second transistor switches (234, 254) are connected to the first and second outputs (N21, N23) of the comparison circuit, respectively. Yes.
In the amplification accelerating circuit (202A), when 1 / N of the total of the first to Nth input signal voltages (VI_1 to VI_N) is higher than the output signal voltage (VO), 1 (N21), the first transistor switch (234) is turned on, the first current source (233) is activated, and the current from the first current source (233) is changed to the first current source (233). 1 is output to one output node (Ia), and based on the second output (N23) of the comparison circuit, the second transistor switch is turned off, and the second current source (253) is deactivated. The
In the amplification accelerating circuit (202A), when 1 / N of the total of the first to Nth input signal voltages (VI_1 to VI_N) is lower than the output signal voltage (VO), the second of the comparison circuit. On the other hand, the second transistor switch (254) is turned on, the second current source (253) is activated, and the current from the second current source (253) becomes the second current source (253). The first transistor switch (234) is turned off based on the first output (N21) of the comparison circuit, and the first current source (233) is deactivated. Is done. When 1 / N of the total of the first to Nth input signal voltages (VI_1 to VI_N) is equal to the output signal voltage (VO), the first and second outputs of the comparison circuit are used to determine the first and second outputs. Both the first and second transistor switches (234, 254) are turned off, and both the first and second current sources (233, 253) are deactivated.
前記増幅加速回路（２０２）において、例えば図８又は図９を参照すると、前記比較回路は、前記第１乃至第Ｎの入力信号（Ｖ１＿１〜ＶI＿Ｎ）と前記出力信号（ＶＯ）とをそれぞれの入力対に差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対（２１＿１〜２１＿Ｎ）と、
一端（ソース）が第６の電源端子（Ｅ６）に接続され、前記第１乃至第Ｎの差動対の一つを個別に（例えば図８参照）、又は、複数を共通に（例えば図９参照）、駆動する第３の電流源（２１３）と、
前記第１の電源端子（Ｅ１）と前記第１乃至第Ｎの差動対（２１＿１〜２１＿Ｎ）の共通接続された出力対間に接続される第１の負荷素子対（２３１、２３２）と、
を備えている。前記第１乃至第Ｎの差動対（２１＿１〜２１＿Ｎ）の共通接続された出力対と、前記第１の負荷素子対（２３１、２３２）の接続点対の一方の接続点を、前記比較回路の前記第１の出力（Ｎ２１）とし、前記第１乃至第Ｎの差動対（２１＿１〜２１＿Ｎ）の共通接続された出力対と、前記第１の負荷素子対（２３１、２３２）の接続点対の他方の接続点を前記比較回路の前記第２の出力（Ｎ２３）とする。
In the amplification acceleration circuit (202), for example, referring to FIG. 8 or FIG. 9, the comparison circuit inputs the first to Nth input signals (V1_1 to VI_N) and the output signal (VO), respectively. The first conductivity type first to Nth differential pairs (the first outputs of the output pair are connected in common, and the second outputs of the output pair are connected in common) 21_1 to 21_N),
One end (source) is connected to a sixth power supply terminal (E6), and one of the first to N-th differential pairs is individually (see, for example, FIG. 8) or a plurality is shared (for example, FIG. 9). See), a third current source to be driven (213);
A first load element pair (231, 232) connected between the first power supply terminal (E1) and the commonly connected output pair of the first to Nth differential pairs (21_1 to 21_N);
It has. One of the connection points of the first to Nth differential pairs (21_1 to 21_N) and the first load element pair (231, 232) is connected to the comparison circuit. The first output (N21) of the first, the first to Nth differential pairs (21_1 to 21_N) connected in common, and the connection point of the first load element pair (231, 232) The other connection point of the pair is set as the second output (N23) of the comparison circuit.
あるいは、前記増幅加速回路において、前記比較回路は、例えば図１０を参照すると、前記第１乃至第Ｎの入力信号（Ｖ１＿１〜ＶI＿Ｎ）をそれぞれ入力し、出力同士が共通接続された第１導電型の第１乃至第Ｎのトランジスタ（２１１＿１〜２１１＿Ｎ）と、
前記出力信号（ＶＯ）を入力し、前記第１乃至第Ｎのトランジスタ（２１１＿１〜２１１＿Ｎ）の各一端（ソース）と一端（ソース）が共通に接続され、前記第１乃至第Ｎのトランジスタ（２１１＿１〜２１１＿Ｎ）のゲート幅の合計に対応するゲート幅を持つ第１導電型の第（Ｎ＋１）のトランジスタ（２１２）と、
第６の電源端子（Ｅ６）と、前記第１乃至第（Ｎ＋１）のトランジスタ（２１１＿１〜２１１＿Ｎ、２１２）の共通接続された一端（ソース）との間に接続された第３の電流源（２１３）と、
前記第１の電源端子（Ｅ１）と前記第１乃至第Ｎのトランジスタ（２１１＿１〜２１１＿Ｎ）の共通接続された出力（ドレイン）との間に接続された第１の負荷素子（２３１）、及び、前記第１の電源端子（Ｅ１）と前記第（Ｎ＋１）のトランジスタ（２１２）の出力（ドレイン）との間に接続された第２の負荷素子（２３２）からなる第１の負荷素子対（２３１、２３２）とを備えている。
前記第１乃至第Ｎのトランジスタ（２１１＿１〜２１１＿Ｎ）の共通接続された出力（ドレイン）と前記第１の負荷素子（２３１）との接続点を、前記比較回路の前記第１の出力（Ｎ２１）とし、前記第（Ｎ＋１）のトランジスタ（２１２）の出力（ドレイン）と、前記第２の負荷素子（２３２）との接続点を、前記比較回路の前記第２の出力（Ｎ２３）とする。
Alternatively, in the amplification acceleration circuit, for example, referring to FIG. 10, the comparison circuit receives the first to Nth input signals (V1_1 to VI_N), and the outputs are connected in common. First to Nth transistors (211_1 to 211_N),
The output signal (VO) is input, and one end (source) and one end (source) of the first to Nth transistors (211_1 to 211_N) are connected in common, and the first to Nth transistors (211_1) are connected. ˜211_N) of the first conductivity type (N + 1) th transistor (212) having a gate width corresponding to the total gate width of
A third current source (213) connected between the sixth power supply terminal (E6) and one end (source) of the first to (N + 1) th transistors (211_1 to 211_N, 212) connected in common. )When,
A first load element (231) connected between the first power supply terminal (E1) and a commonly connected output (drain) of the first to Nth transistors (211_1 to 211_N); A first load element pair (231) comprising a second load element (232) connected between the first power supply terminal (E1) and the output (drain) of the (N + 1) th transistor (212). 232).
The connection point between the commonly connected output (drain) of the first to Nth transistors (211_1 to 211_N) and the first load element (231) is defined as the first output (N21) of the comparison circuit. A connection point between the output (drain) of the (N + 1) th transistor (212) and the second load element (232) is defined as the second output (N23) of the comparison circuit.
前記第１の浮遊電流源回路（５０）は、図７を参照すると、第５の電流源（１５０）を備え、前記第２の浮遊電流源回路は、前記第１のノード（Ｎ１）と前記第３のノード（Ｎ３）間に接続され制御端子に第１のバイアス電圧（ＢＮ２）を受ける第１導電型のトランジスタ（１６２）と、前記第１のノード（Ｎ１）と前記第３のノード（Ｎ３）間に接続され制御端子に第２のバイアス電圧（ＢＰ２）を受ける第２導電型のトランジスタ（１６１）と、を備えている。 Referring to FIG. 7, the first floating current source circuit (50) includes a fifth current source (150), and the second floating current source circuit includes the first node (N1) and the A first conductivity type transistor (162) connected between a third node (N3) and receiving a first bias voltage (BN2) at a control terminal; the first node (N1); and the third node ( N3) and a second conductivity type transistor (161) receiving the second bias voltage (BP2) at the control terminal.
あるいは、前記第１の浮遊電流源回路（５０）は、図１２を参照すると、前記第２のノード（Ｎ２）と前記第４のノード（Ｎ４）間に並列に接続され、制御端子に第１のバイアス電圧（ＢＮ３）と第２のバイアス電圧（ＢＰ３）をそれぞれ受ける、第１導電型のトランジスタ（１５２）及び第２導電型のトランジスタ（１５１）と、を備え、前記第２の浮遊電流源回路（６０）は、前記第１のノード（Ｎ１）と前記第３のノード（Ｎ３）間に並列に接続され、制御端子に第３のバイアス電圧（ＢＮ３）と第４のバイアス電圧（ＢＰ２）をそれぞれ受ける第１導電型のトランジスタ（１６２）及び第２導電型のトランジスタ（１６１）と、を備えている。 Alternatively, referring to FIG. 12, the first floating current source circuit (50) is connected in parallel between the second node (N2) and the fourth node (N4), and has a first control terminal. A first conductivity type transistor (152) and a second conductivity type transistor (151) receiving the bias voltage (BN3) and the second bias voltage (BP3), respectively, and the second floating current source The circuit (60) is connected in parallel between the first node (N1) and the third node (N3), and has a third bias voltage (BN3) and a fourth bias voltage (BP2) at the control terminals. A first conductivity type transistor (162) and a second conductivity type transistor (161), respectively.
前記第１のカレントミラー（３０’）は、図１１を参照すると、前記第１の電源端子（Ｅ１）に第１端子（ソース）が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対（１３１、１３２）と、第２導電型の前記１段目のトランジスタ対の第２端子（ドレイン）に第１端子（ソース）がそれぞれ接続され、第２端子（ドレイン）が前記第１のノード（Ｎ１）と前記第２のノード（Ｎ２）とにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対（１３３、１３４）と、を備え、前記第２のノード（Ｎ２）に接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタ（１３２）の第２端子（ドレイン）は、第２導電型の前記１段目トランジスタ（１３１、１３２）対の制御端子に接続されている。前記第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）の共通接続された出力対は、第２導電型の前記１段目のトランジスタ対（１３１、１３２）と前記２段目のトランジスタ対（１３３）、１３４）の接続点対（Ｎ６、Ｎ５）にそれぞれ接続されている。 Referring to FIG. 11, the first current mirror (30 ′) is a second conductive material in which a first terminal (source) is commonly connected to the first power supply terminal (E1) and control terminals are connected to each other. The first terminal (source) is connected to the first-stage transistor pair (131, 132) of the first type and the second terminal (drain) of the first-stage transistor pair of the second conductivity type, and the second terminal ( A second-conductivity-type second-stage transistor pair (133, 134) having a drain connected to the first node (N1) and the second node (N2), and control terminals connected to each other; The second terminal (drain) of one transistor (132) of the second-stage transistor pair of the second conductivity type connected to the second node (N2) is connected to the first node of the second conductivity type. Stage transistor (131, 132) pair It is connected to the control terminal. The commonly connected output pairs of the first to Nth differential stages (11_1 to 11_N) are a second-conductivity type first-stage transistor pair (131, 132) and a second-stage transistor pair ( 133) and 134) are connected to the connection point pair (N6, N5), respectively.
前記第２のカレントミラー（４０’）は、図１１を参照すると、前記第２の電源端子（Ｅ２）に第１端子（ソース）が共通に接続され、制御端子同士が接続された第１導電型の１段目トランジスタ対（１４１、１４２）と、第１導電型の前記１段目のトランジスタ対（１４１、１４２）の第２端子（ドレイン）に第１端子（ソース）がそれぞれ接続され、第２端子（ドレイン）が前記第３のノード（Ｎ３）と前記第４のノード（Ｎ４）とにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対（１４３、１４４）と、備え、前記第４のノード（Ｎ４）に接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタ（１４３）の第２端子（ドレイン）は、前記第１導電型の前記１段目のトランジスタ対（１４１、１４２）の制御端子に接続されている。 Referring to FIG. 11, the second current mirror (40 ′) is a first conductive element in which a first terminal (source) is commonly connected to the second power supply terminal (E2) and control terminals are connected to each other. The first terminal (source) is connected to the second terminal (drain) of the first-stage transistor pair (141, 142) of the first type and the second terminal (drain) of the first-stage transistor pair (141, 142) of the first conductivity type, A second-stage transistor pair (143) of the first conductivity type in which the second terminal (drain) is connected to the third node (N3) and the fourth node (N4), and the control terminals are connected to each other. 144), and the second terminal (drain) of one transistor (143) of the second-stage transistor pair of the second conductivity type connected to the fourth node (N4) is connected to the first node The first stage of the conductive type It is connected to the control terminal of the capacitor pair (141, 142).
別の実施形態によれば、半導体装置（データドライバ）は、図１３を参照すると、スタートパルスとクロック信号に基づき、データラッチのタイミングを決定するシフトレジスタ（８０１）と、
前記シフトレジスタで決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて出力するデータレジスタ／ラッチ（８０２）と、
前記データレジスタ／ラッチから出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して出力するレベルシフト回路群（８０３）と、
各出力毎に、参照電圧群から、レベルシフト回路群でレベル変換されたデジタルデータ信号に応じた参照電圧を選択するデコーダ回路群（８０５）と、
表示部の複数のデータ線に対応して前記出力回路を複数備え、各出力毎に、前記デコーダ回路群の対応するデコーダで選択された一つ又は複数の参照電圧を入力し、前記参照電圧に対応した階調信号を増幅出力し、前記出力回路の前記出力端子は、前記表示部の対応するデータ線に接続されている出力回路群（８０６）と、を備えている。
According to another embodiment, referring to FIG. 13, a semiconductor device (data driver) includes a shift register (801) that determines a data latch timing based on a start pulse and a clock signal;
Based on the timing determined by the shift register, the input video digital data is developed into a digital data signal for each output unit, latched for each predetermined number of outputs, and output according to a control signal. 802),
A level shift circuit group (803) for level-converting and outputting a digital data signal of each output unit output from the data register / latch from a low amplitude signal to a high amplitude signal;
A decoder circuit group (805) for selecting a reference voltage corresponding to the digital data signal level-converted by the level shift circuit group from the reference voltage group for each output;
A plurality of output circuits are provided corresponding to a plurality of data lines of the display unit, and for each output, one or a plurality of reference voltages selected by a corresponding decoder of the decoder circuit group are input, and the reference voltages are input. A corresponding gradation signal is amplified and output, and the output terminal of the output circuit includes an output circuit group (806) connected to a corresponding data line of the display unit.
増幅加速回路において、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化開始から出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの合計の１／Ｎに到達するまでの短い期間だけ電流源を活性化し、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの合計の１／Ｎにほぼ等しい出力安定状態では電流源を非活性（停止）状態とする制御を行うため、例えば、電流源の電流値を大きくしても、消費電力の増分は小さい。また、出力安定時における出力回路のアイドリング電流を小さくして静消費電力を抑えても、高速動作を実現することが可能である。すなわち、実施形態の半導体装置によれば、低消費電力化を実現するとともに、高速駆動を実現することができる。さらに複数の入力信号電圧の電圧差に依存せず、高精度出力を可能としている。 In the amplification acceleration circuit, the current source is activated for a short period from the start of the change of the input signal voltages VI_1 to VI_N until the output signal voltage VO reaches 1 / N of the total of the input signal voltages VI_1 to VI_N, and the output signal voltage VO Is controlled so that the current source is inactive (stopped) in a stable output state that is substantially equal to 1 / N of the total of the input signal voltages VI_1 to VI_N. For example, even if the current value of the current source is increased, The power increment is small. Further, even when the idling current of the output circuit when the output is stable is reduced to suppress the static power consumption, high-speed operation can be realized. That is, according to the semiconductor device of the embodiment, it is possible to realize low power consumption and high-speed driving. Furthermore, high-accuracy output is possible without depending on the voltage difference between a plurality of input signal voltages.
実施形態の半導体装置（データドライバ）によれば、デコーダに入力する参照電圧の数の縮減により、回路面積の縮減を可能としている。また実施形態の半導体装置（データドライバ）によれば、低消費電力、高精度出力、データ線の高速駆動を可能としている。 According to the semiconductor device (data driver) of the embodiment, the circuit area can be reduced by reducing the number of reference voltages input to the decoder. In addition, according to the semiconductor device (data driver) of the embodiment, low power consumption, high-precision output, and high-speed data line driving are possible.
＜実施形態１＞
図１は、実施形態１の出力回路１００Ａの構成を示す図である。本実施形態において、出力回路１００Ａは、例えば配線負荷を駆動する。
<
FIG. 1 is a diagram illustrating a configuration of an
図１を参照すると、出力回路１００Ａは、第１乃至第Ｎの入力端子１＿１乃至１＿Ｎにそれぞれ供給される第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎと、出力端子２の出力信号電圧ＶＯと、を差動で受ける差動入力段１０１と、
差動入力段１０１の第１及び第２の出力（ノードＮ１、Ｎ３）を受けプッシュプル動作して、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの合計の１／Ｎに応じた出力信号電圧ＶＯを出力端子２より出力する出力増幅段１０２と、
入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの合計の１／Ｎと、出力信号電圧ＶＯとの電位差を検出し該電位差に応じて、差動入力段１０１と出力増幅段１０２の増幅動作を加速させる増幅加速回路１０１と、
を備える。なお、以下では、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの合計の１／Ｎを、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値という。
Referring to FIG. 1, the
The first and second outputs (nodes N1 and N3) of the
An
Is provided. Hereinafter, 1 / N of the total of the input signal voltages VI_1 to VI_N is referred to as an average value of the input signal voltages VI_1 to VI_N.
差動入力段１０１は、
Ｎ個の第１導電型（Ｎｃｈ）の差動段１１＿１〜１１＿Ｎと、
Ｎ個の第２導電型（Ｐｃｈ）の差動段１２＿１〜１２＿Ｎと、
第１のカレントミラー（Ｐｃｈカレントミラー）３０と、
第２のカレントミラー（Ｎｃｈカレントミラー）４０と、
第１及び第２の浮遊電流源回路５０、６０と、
を備える。
The
N first conductivity type (Nch) differential stages 11_1 to 11_N;
N differential stages 12_1 to 12_N of the second conductivity type (Pch),
A first current mirror (Pch current mirror) 30;
A second current mirror (Nch current mirror) 40;
First and second floating
Is provided.
Ｎｃｈ差動段１１＿１は、
ソースが結合され、入力信号電圧ＶＩ＿１が供給される入力端子１＿１と出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（１１１＿１、１１２＿１）と、
一端が第６の電源端子Ｅ６に接続され、他端がＮｃｈ差動トランジスタ対（１１１＿１、１１２＿１）の結合されたソースに接続された電流源１１３＿１と、
を備えている。
The Nch differential stage 11_1 is
An Nch transistor pair (differential transistor pair) (111_1, 112_1) having gates connected to an input terminal 1_1 to which an input signal voltage VI_1 is supplied and an
A current source 113_1 having one end connected to the sixth power supply terminal E6 and the other end connected to the coupled source of the Nch differential transistor pair (111_1, 112_1);
It has.
Ｎｃｈ差動段１１＿２は、
ソースが結合され、入力信号電圧ＶＩ＿２が供給される入力端子１＿２と出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（１１１＿２、１１２＿２）と、
一端が第６の電源端子Ｅ６に接続され、他端がＮｃｈ差動トランジスタ対（１１１＿２、１１２＿２）の結合されたソースに接続された電流源１１３＿２と、
を備えている。
The Nch differential stage 11_2 is
An Nch transistor pair (differential transistor pair) (111_2, 112_2) whose gates are connected to an input terminal 1_2 to which an input signal voltage VI_2 is supplied and an
A current source 113_2 having one end connected to the sixth power supply terminal E6 and the other end connected to the coupled source of the Nch differential transistor pair (111_2, 112_2);
It has.
以下、同様に、Ｎｃｈ差動段１１＿Ｎは、
ソースが結合され、入力信号電圧ＶＩ＿Ｎが供給される入力端子１＿Ｎと出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（１１１＿Ｎ、１１２＿Ｎ）と、
一端が第６の電源端子Ｅ６に接続され、他端がＮｃｈ差動トランジスタ対（１１１＿Ｎ、１１２＿Ｎ）の結合されたソースに接続された電流源１１３＿Ｎと、
を備えている。
Hereinafter, similarly, the Nch differential stage 11_N is:
An Nch transistor pair (differential transistor pair) (111_N, 112_N) whose gates are connected to an input terminal 1_N to which an input signal voltage VI_N is supplied and an
A current source 113_N having one end connected to the sixth power supply terminal E6 and the other end connected to the combined source of the Nch differential transistor pair (111_N, 112_N);
It has.
Ｎｃｈ差動段１１＿１〜１１＿Ｎは、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続されている（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎのドレイン同士が共通接続され、Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎのドレイン同士が共通接続されている）。 In the Nch differential stages 11_1 to 11_N, one output of the output pair is commonly connected, and the other outputs of the output pair are commonly connected (the drains of the Nch transistors 111_1 to 111_N are commonly connected, and Nch The drains of the transistors 112_1 to 112_N are connected in common).
Ｐｃｈ差動段１２＿１は、
ソースが結合され、入力信号電圧ＶＩ＿１が供給される入力端子１＿１と出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＰｃｈトランジスタ対（差動トランジスタ対）（１２１＿１、１２２＿１）と、
一端が第５の電源端子Ｅ５に接続され、他端がＰｃｈ差動トランジスタ対（１２１＿１、１２２＿１）の結合されたソースに接続された電流源１２３＿１と、
を備えている。
The Pch differential stage 12_1 is
A Pch transistor pair (differential transistor pair) (121_1, 122_1) whose gates are connected to an input terminal 1_1 to which an input signal voltage VI_1 is supplied and an
A current source 123_1 having one end connected to the fifth power supply terminal E5 and the other end connected to the combined source of the Pch differential transistor pair (121_1, 122_1);
It has.
以下同様に、Ｐｃｈ差動段１２＿Ｎは、ソースが結合され、入力信号電圧ＶＩ＿Ｎが供給される入力端子１＿Ｎと出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＰｃｈトランジスタ対（差動トランジスタ対）（１２１＿Ｎ、１２２＿Ｎ）と、
一端が第５の電源端子Ｅ５に接続され、他端がＰｃｈ差動トランジスタ対（１２１＿Ｎ、１２２＿Ｎ）の結合されたソースに接続された電流源１２３＿Ｎと、
を備えている。
Similarly, the Pch differential stage 12_N has a source coupled to the input terminal 1_N to which the input signal voltage VI_N is supplied and the
A current source 123_N having one end connected to the fifth power supply terminal E5 and the other end connected to the coupled source of the Pch differential transistor pair (121_N, 122_N);
It has.
Ｐｃｈ差動段１２＿１〜１２＿Ｎは、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続されている（Ｐｃｈトランジスタ１２１＿１〜１２１＿Ｎのドレイン同士が共通接続され、Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎのドレイン同士が共通接続されている）。 In the Pch differential stages 12_1 to 12_N, one output of the output pair is commonly connected, and the other outputs of the output pair are commonly connected (the drains of the Pch transistors 121_1 to 121_N are commonly connected, and Pch The drains of the transistors 122_1 to 122_N are connected in common).
第１のカレントミラー３０は、高位側の電源電圧を与える第１の電源端子Ｅ１にソースが共通接続され、ドレインがそれぞれ第１ノードＮ１、第２ノードＮ２にそれぞれ接続されたＰｃｈトランジスタ対（１３１、１３２）を備えている。Ｐｃｈトランジスタ対（１３１、１３２）は、ゲート同士が接続され、Ｐｃｈトランジスタ１３１のドレインノードであるノードＮ２に接続される。
The first
第１、第２ノードＮ１、Ｎ２は、それぞれ、カレントミラー３０の出力と入力とされる。
The first and second nodes N1 and N2 are used as the output and input of the
Ｎｃｈ差動段１１＿１〜１１＿Ｎの出力対（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン、Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）は、第１、第２ノードＮ１、Ｎ２にそれぞれ接続されている。なお、ＰｃｈＭＯＳトランジスタ、ＮｃｈＭＯＳトランジスタは、それぞれ、Ｐｃｈトランジスタ、Ｎｃｈトランジスタと略記される。 Output pairs of the Nch differential stages 11_1 to 11_N (the common drain of the Nch transistors 111_1 to 111_N and the common drain of the Nch transistors 112_1 to 112_N) are connected to the first and second nodes N1 and N2, respectively. Note that the Pch MOS transistor and the Nch MOS transistor are abbreviated as a Pch transistor and an Nch transistor, respectively.
第２のカレントミラー４０は、低位側電源電圧を与える第２の電源端子Ｅ２にソースが共通接続され、ドレインが第３ノードＮ３、第４ノードＮ４にそれぞれ接続されたＮｃｈトランジスタ対（１４２、１４１）を備えている。Ｎｃｈトランジスタ対（１４２、１４１）はゲートが共通接続され、Ｎｃｈトランジスタ１４１のドレインノードである第４ノードＮ４に接続されている。
The second
ノード対（Ｎ３、Ｎ４）は、それぞれＮｃｈカレントミラー４０の出力と入力とされる。Ｐｃｈ差動段１２＿１〜１２＿Ｎの出力対（Ｐｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレイン、Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン）は、第３、第４ノードＮ３、Ｎ４にそれぞれ接続されている。
The node pair (N3, N4) is input and output from the Nch
第１の浮遊電流源回路５０は、第１のカレントミラー３０の入力ノードであるノードＮ２と、第２のカレントミラー４０の入力ノードであるノードＮ４間に接続された浮遊電流源１５０を備えている。
The first floating
第２の浮遊電流源回路６０は、第１のカレントミラー３０の出力ノードであるノードＮ１と、第２のカレントミラー４０の出力ノードであるノードＮ３間に並列に接続されたＰｃｈトランジスタ１６１及びＮｃｈトランジスタ１６２を備えている。Ｐｃｈトランジスタ１６１及びＮｃｈトランジスタ１６２のゲートには、バイアス電圧ＢＰ２、ＢＮ２がそれぞれ供給される。
The second floating
第１の浮遊電流源回路５０は、例えば、第２の浮遊電流源回路６０と同様の、並列に接続されたＰｃｈトランジスタ及びＮｃｈトランジスタよりなる浮遊電流源で構成してもよい。あるいは、それぞれのゲートにバイアス電圧が供給され、カレントミラー３０、４０の入力ノード（ノードＮ２、Ｎ４）間に直列に接続されるＮｃｈトランジスタ及びＰｃｈトランジスタよりなる浮遊電流源で構成してもよい。後者の構成の場合、カレントミラー３０、４０の入力ノード（ノードＮ２、Ｎ４）間の電流はほぼ定電流に制御される。
For example, the first floating
出力増幅段２０は、出力用の高位側電源電圧を与える第３の電源端子Ｅ３と出力端子２間に接続され、ゲートが差動入力段１０１のノードＮ１に接続されたＰｃｈトランジスタ１７１と、
出力用の低位側電源電圧を与える第４の電源端子Ｅ４と出力端子２間に接続され、ゲートが差動入力段１０１のノードＮ３に接続されたＮｃｈトランジスタ１７２と、
を有する。なお、電源端子Ｅ１とＥ３を共通の電源（ＶＤＤ）に接続し、電源端子Ｅ２とＥ４を共通の電源（ＶＳＳ）等に接続する構成としてもよい。各電源端子に供給される電源電圧については後述される。なお、本実施形態及び以下の各実施形態において、電源端子Ｅ１には、電源端子Ｅ２より高電位側の電源電圧が供給され、電源端子Ｅ３には、電源端子Ｅ４より高電位側の電源電圧が供給される。
The output amplifier stage 20 is connected between a third power supply terminal E3 that provides a high-side power supply voltage for output and the
An
Have The power supply terminals E1 and E3 may be connected to a common power supply (VDD), and the power supply terminals E2 and E4 may be connected to a common power supply (VSS) or the like. The power supply voltage supplied to each power supply terminal will be described later. In the present embodiment and each of the following embodiments, the power supply terminal E1 is supplied with a power supply voltage on the higher potential side than the power supply terminal E2, and the power supply terminal E3 has a power supply voltage on the higher potential side than the power supply terminal E4. Supplied.
図１において、第１乃至第Ｎの入力端子１＿１乃至１＿Ｎは、Ｎｃｈ差動段１１＿１〜１１＿Ｎ及びＰｃｈ差動段１２＿１〜１２＿Ｎのそれぞれの非反転入力端子にそれぞれ接続されている。 In FIG. 1, the first to Nth input terminals 1_1 to 1_N are connected to the non-inverting input terminals of the Nch differential stages 11_1 to 11_N and the Pch differential stages 12_1 to 12_N, respectively.
出力端子２は、Ｎｃｈ差動段１１＿１〜１１＿Ｎ及びＰｃｈ差動段１２＿１〜１２＿Ｎのそれぞれの反転入力端子に帰還接続される。
The
入力端子１＿１乃至１＿Ｎにそれぞれ供給される入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎは、それぞれステップ信号電圧とされ、各入力信号電圧は、ステップ信号電圧範囲に対して十分小さい電圧範囲内の同一電圧を含むＮ個の電圧群とされる。 The input signal voltages VI_1 to VI_N respectively supplied to the input terminals 1_1 to 1_N are step signal voltages, and each of the input signal voltages includes N pieces of the same voltage within a voltage range sufficiently smaller than the step signal voltage range. Voltage group.
出力信号電圧ＶＯは、Ｎ個の電圧群（入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎ）の平均値に同相で追従変化するボルテージフォロワとして動作する（以下の各実施形態も同様とされる）。 The output signal voltage VO operates as a voltage follower that changes following the average value of the N voltage groups (input signal voltages VI_1 to VI_N) in phase (the same applies to the following embodiments).
増幅加速回路２０１は、第１乃至第Ｎの入力端子１＿１乃至１＿Ｎからの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎと、出力端子２の出力信号電圧ＶＯと、を受け、１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と出力信号電圧ＶＯとを比較し、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値よりも低電位の場合、出力電流Ｉａをソース電流として出力する。このとき、出力電流Ｉｂは出力されない。
The
一方、増幅加速回路２０１は、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値よりも高電位の場合、出力電流Ｉｂをシンク電流（吸い込み電流）として出力する。このとき出力電流Ｉａは出力されない。
On the other hand, the
なお、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と等しい場合は、出力電流Ｉａ、Ｉｂとも出力されない。増幅加速回路２０１の実施形態は、図２〜図４を参照して後述される。
When the output signal voltage VO is equal to the average value of the first to Nth input signal voltages VI_1 to VI_N, neither the output current Ia nor Ib is output. An embodiment of the
まず、増幅加速回路２０１を除く、出力回路１００Ａについて説明する。Ｎｃｈ差動段１１＿１〜１１＿Ｎの各Ｎｃｈ差動対を構成するトランジスタサイズは互いに等しいものとする。
First, the
第ｋ（ｋ＝１〜Ｎ）のＮｃｈ差動対（１１１＿ｋ、１１２＿ｋ）のドレイン電流Ｉ（１１１＿ｋ）、Ｉ（１１２＿ｋ）は、以下で与えられる。 The drain currents I (111_k) and I (112_k) of the kth (k = 1 to N) Nch differential pair (111_k, 112_k) are given as follows.
Ｉ（１１１＿ｋ）＝（β／２）（ＶＩ＿ｋ−ＶＴＨ）＾２ ・・・（１０）
Ｉ（１１２＿ｋ）＝（β／２）（ＶＯ−ＶＴＨ）＾２ ・・・（１１）
ただし、βは利得係数、ＶＴＨは閾値電圧である。
I (111_k) = (β / 2) (VI_k−VTH) ^ 2 (10)
I (112_k) = (β / 2) (VO−VTH) ^ 2 (11)
Where β is a gain coefficient and VTH is a threshold voltage.
Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通接続された出力対Ｎ２、Ｎ１は、カレントミラー３０の入力（ノードＮ２）と出力（ノードＮ１）に接続され、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通接続された出力対Ｎ２、Ｎ１の出力電流が等しくなるように制御されるため、Ｎｃｈ差動段１１＿１〜１１＿Ｎの出力電流は以下の関係を有する。
The commonly connected output pairs N2 and N1 of the Nch differential stages 11_1 to 11_N are connected to the input (node N2) and the output (node N1) of the
Ｉ（１１１＿１）＋Ｉ（１１１＿２）＋…＋Ｉ（１１１＿Ｎ）
＝Ｉ（１１２＿１）＋Ｉ（１１２＿２）＋…＋Ｉ（１１２＿Ｎ） ・・・（１２）
I (111_1) + I (111_2) + ... + I (111_N)
= I (112_1) + I (112_2) + ... + I (112_N) (12)
式（１０）、（１１）において、ｋ＝１〜Ｎまでを展開して、式（１２）に代入する。ＶＴＨの一次項に関しては、両辺が等しいとすると、
ＶＩ＿１＋ＶＩ＿２＋…＋ＶＩ＿Ｎ＝Ｎ×ＶＯ ・・・（１３）
In equations (10) and (11), k = 1 to N are expanded and substituted into equation (12). With respect to the first order of V TH, if it is assumed that the equal sides,
VI_1 + VI_2 + ... + VI_N = N.times.VO (13)
したがって、以下の式（１４）が得られる。 Therefore, the following formula (14) is obtained.
ＶＯ＝（ＶＩ＿１＋ＶＩ＿２＋…＋ＶＩ＿Ｎ）／Ｎ ・・・（１４） VO = (VI_1 + VI_2 + ... + VI_N) / N (14)
あるいは、Ｎ個のＮｃｈ差動対の相互コンダクタンスをｇｍと置き、第ｋ（ｋ＝１〜Ｎ）のＮｃｈ差動対（１１１＿ｋ、１１２＿ｋ）について、
Ｉ（１１１＿ｋ）−Ｉ（１１２＿ｋ）＝ｇｍ（ＶＩ＿ｋ−ＶＯ） ・・・（１５）
とする。ｋ＝１〜Ｎまでの式を式（１２）に代入することでも、上記の式（１４）が導かれる。
Alternatively, the transconductance of N Nch differential pairs is set as gm, and the kth (k = 1 to N) Nch differential pairs (111_k, 112_k)
I (111_k) -I (112_k) = gm (VI_k-VO) (15)
And The above equation (14) is also derived by substituting the equations from k = 1 to N into the equation (12).
Ｐｃｈ差動段１２＿１〜１２＿Ｎについて、同様の計算を行うことで式（１４）と同等の関係式が得られる。したがって、出力回路１００Ａは、式（１４）で表されるように、入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの総和をＮで割った電圧値、すなわち入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値が出力信号電圧ＶＯとして出力される。
By performing the same calculation for the Pch differential stages 12_1 to 12_N, a relational expression equivalent to Expression (14) is obtained. Therefore, the
＜増幅加速回路＞
図２は、図１の増幅加速回路２０１として構成例を示す図である。図２の増幅加速回路を２０１Ａとする。図２を参照すると、増幅加速回路２０１Ａは、
Ｎ個の第１導電型（Ｎｃｈ）の差動段２１＿１〜２１＿Ｎの動作に応じて、出力電流Ｉａを出力する第１の回路２１０と、
Ｎ個の第２導電型（Ｐｃｈ）の差動段２２＿１〜２２＿Ｎの動作に応じて、出力電流Ｉｂを出力する第２の回路２２０と、
を備える。
<Amplification acceleration circuit>
FIG. 2 is a diagram illustrating a configuration example of the
A
A
Is provided.
増幅加速回路２０１Ａの第１の回路２１０において、
Ｎｃｈ差動段２１＿１は、ソースが結合され、入力信号電圧ＶＩ＿１が供給される入力端子１＿１と出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（２１１＿１、２１２＿１）と、
一端が第６の電源端子Ｅ６に接続され、他端がＮｃｈ差動トランジスタ対（２１１＿１、２１２＿１）の結合されたソースに接続された電流源２１３＿１を備えている。
In the
The Nch differential stage 21_1 has an Nch transistor pair (differential transistor pair) having gates connected to an input terminal 1_1 to which an input signal voltage VI_1 is supplied and an
A current source 213_1 having one end connected to the sixth power supply terminal E6 and the other end connected to the coupled source of the Nch differential transistor pair (211_1, 212_1) is provided.
以下同様に、Ｎｃｈ差動段２１＿Ｎは、ソースが結合され、入力信号電圧ＶＩ＿Ｎが供給される入力端子１＿Ｎと出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（２１１＿Ｎ、２１２＿Ｎ）と、
一端が第６の電源端子Ｅ６に接続され、他端がＮｃｈ差動トランジスタ対（２１１＿Ｎ、２１２＿Ｎ）の結合されたソースに接続された電流源２１３＿Ｎと、
を備えている。
Similarly, in the Nch differential stage 21_N, an Nch transistor pair (a gate is connected to an input terminal 1_N to which an input signal voltage VI_N is supplied and an
A current source 213_N having one end connected to the sixth power supply terminal E6 and the other end connected to the combined source of the Nch differential transistor pair (211_N, 212_N);
It has.
Ｎｃｈ差動段２１＿１〜２１＿Ｎは、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続されている（Ｎｃｈトランジスタ２１１＿１〜２１１＿Ｎのドレイン同士が共通接続され、Ｎｃｈトランジスタ２１２＿１〜２１２＿Ｎのドレインが共通接続されている）。 In the Nch differential stages 21_1 to 21_N, one output of the output pair is commonly connected, and the other outputs of the output pair are commonly connected (the drains of the Nch transistors 211_1 to 211_N are commonly connected, and Nch The drains of the transistors 212_1 to 212_N are connected in common.
また、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と、第１の電源端子Ｅ１との間に接続される負荷素子対（２３１、２３２）を備える。 Further, a load element pair (231, 232) connected between the common output pair of the Nch differential stages 21_1 to 21_N and the first power supply terminal E1 is provided.
さらに、第１の電源端子Ｅ１とカレントミラー４０の入力側の所定のノード（Ｎ４）との間に直列形態で接続される、電流源２３３とＰｃｈトランジスタスイッチ２３４を備える。
Furthermore, a
Ｐｃｈトランジスタスイッチ２３４のゲートは、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対（２３１、２３２）の接続対の一方（Ｎｃｈトランジスタ２１１＿１〜２１１＿Ｎの共通ドレインと負荷素子２３１の接続点）に接続される。
The gate of the
Ｐｃｈトランジスタスイッチ２３４がオンのとき、電流源２３３の電流が出力電流Ｉａ（ソース電流）として、カレントミラー４０の入力側の所定のノード（Ｎ４）に結合される。
When the
増幅加速回路２０１Ａの第２の回路２２０において、
Ｐｃｈ差動段２２＿１は、
ソースが結合され、入力信号電圧ＶＩ＿１が供給される入力端子１＿１と出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＰｃｈトランジスタ対（差動トランジスタ対）（２２１＿１、２２２＿１）と、
一端が第５の電源端子Ｅ５に接続され、他端がＰｃｈ差動トランジスタ対（２２１＿１、２２２＿１）の結合されたソースに接続された電流源２２３＿１と、
を備えている。以下同様に、
Ｐｃｈ差動段２２＿Ｎは、
ソースが結合され、入力信号電圧ＶＩ＿Ｎが供給される入力端子１＿Ｎと出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＰｃｈトランジスタ対（差動トランジスタ対）（２２１＿Ｎ、２２２＿Ｎ）と、
一端が第５の電源端子Ｅ５に接続され、他端がＰｃｈ差動トランジスタ対（２２１＿Ｎ、２２２＿Ｎ）の結合されたソースに接続された電流源２２３＿Ｎと、
を備えている。
In the
The Pch differential stage 22_1 is
A Pch transistor pair (differential transistor pair) (221_1, 222_1) whose gates are connected to an input terminal 1_1 to which an input signal voltage VI_1 is supplied and an
A current source 223_1 having one end connected to the fifth power supply terminal E5 and the other end connected to the coupled source of the Pch differential transistor pair (221_1, 222_1);
It has. Similarly,
The Pch differential stage 22_N is
Pch transistor pairs (differential transistor pairs) (221_N, 222_N) having gates connected to an input terminal 1_N to which an input signal voltage VI_N is supplied and an
A current source 223_N having one end connected to the fifth power supply terminal E5 and the other end connected to the coupled source of the Pch differential transistor pair (221_N, 222_N);
It has.
Ｐｃｈ差動段２２＿１〜２２＿Ｎは、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続されている（Ｐｃｈトランジスタ２２１＿１〜２２１＿Ｎのドレイン同士が共通接続され、Ｐｃｈトランジスタ２２２＿１〜２２２＿Ｎのドレイン同士が共通接続されている）。 In the Pch differential stages 22_1 to 22_N, one output of the output pair is commonly connected, and the other outputs of the output pair are commonly connected (the drains of the Pch transistors 221_1 to 221_N are commonly connected, and Pch The drains of the transistors 222_1 to 222_N are connected in common.
また、Ｐｃｈ差動段２２＿１〜２２＿Ｎの共通出力対と第２の電源端子Ｅ２との間に接続される負荷素子対（２４１、２４２）を備える。 Further, a load element pair (241, 242) connected between the common output pair of the Pch differential stages 22_1 to 22_N and the second power supply terminal E2 is provided.
さらに、第２の電源端子Ｅ２とカレントミラー３０の入力側の所定のノード（Ｎ２）との間に直列形態で接続される、電流源２４３とＮｃｈトランジスタスイッチ２４４を備える。
Furthermore, a
Ｎｃｈトランジスタスイッチ２４４のゲートは、Ｐｃｈ差動段２２＿１〜２２＿Ｎの共通出力対と負荷素子対（２４１、２４２）の接続対の一方（Ｐｃｈトランジスタ２２１＿１〜２２１＿Ｎの共通ドレインと負荷素子２４１の接続点）に接続される。
The gate of the
Ｎｃｈトランジスタスイッチ２４４がオンのとき、電流源２４３の電流が出力電流Ｉｂ（シンク電流）として、カレントミラー３０の入力側の所定のノード（Ｎ２）に結合される。
When the
図２において、負荷素子対（２３１、２３２）は、それぞれ、電流源で構成されているが、電流源に制限されるものでないことは勿論である。例えば、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の出力電流に応じて、電流源２３３の活性化と非活性化の切替え可能な素子であればよい。具体的には、負荷素子対をなす電流源２３１、２３２は、抵抗素子（対）やダイオード（対）に置き換えてもよい。同様に、負荷素子対（２４１、２４２）についても、抵抗素子（対）やダイオード（対）に置き換えてもよい。
In FIG. 2, the load element pairs (231, 232) are each constituted by a current source, but it is of course not limited to the current source. For example, any element can be used as long as the
＜増幅加速回路の作用＞
図２に示した増幅加速回路２０１Ａの作用について説明する。
<Operation of amplification acceleration circuit>
The operation of the
Ｎｃｈ差動段２１＿１〜２１＿Ｎの各Ｎｃｈ差動対を構成するトランジスタサイズが等しいものとする。第ｋ（ｋ＝１〜Ｎ）のＮｃｈ差動対（２１１＿ｋ、２１２＿ｋ）のドレイン電流Ｉ（２１１＿ｋ）、Ｉ（２１２＿ｋ）は以下で与えられる。 It is assumed that the transistor sizes constituting the Nch differential pairs of the Nch differential stages 21_1 to 21_N are equal. The drain currents I (211_k) and I (212_k) of the k-th (k = 1 to N) Nch differential pair (211_k, 212_k) are given as follows.
Ｉ（２１１＿ｋ）＝（β／２）（ＶＩ＿ｋ−ＶＴＨ）＾２ ・・・（１６）
Ｉ（２１２＿ｋ）＝（β／２）（ＶＯ−ＶＴＨ）＾２ ・・・（１７）
ただし、βは利得係数であり、ＶＴＨは閾値電圧である。
I (211_k) = (β / 2) (VI_k−VTH) ^ 2 (16)
I (212_k) = (β / 2) (VO−VTH) ^ 2 (17)
Here, β is a gain coefficient, and VTH is a threshold voltage.
Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対は負荷素子対（２３１、２３２）に接続されている。 The common output pair of the Nch differential stages 21_1 to 21_N is connected to the load element pair (231, 232).
負荷素子対２３１、２３２を同等の特性に設定すると（電流源の場合は同一電流に設定する、抵抗素子の場合は同一抵抗値に設定する）、動作安定時（出力安定状態）において、Ｎｃｈ差動段２１＿１〜２１＿Ｎの各出力対の一方の出力の共通接続点の電流と、各出力対の他方の出力の共通接続点の電流とが等しくなり、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対２３１、２３２との接続点対が同電位となるように制御される。
When the
また、動作安定時（出力安定状態）では、Ｐｃｈトランジスタスイッチ２３４はオフとなるように設定される。このとき、
・Ｎｃｈ差動段２１＿１〜２１＿Ｎの各出力対の一方の出力の電流（Ｎｃｈトランジスタ２１１＿１〜２１１＿Ｎのドレイン電流Ｉ（２１１＿１）〜Ｉ（２１１＿Ｎ））と、
・Ｎｃｈ差動段２１＿１〜２１＿Ｎの各出力対の他方の出力の電流（Ｎｃｈトランジスタ２１２＿１〜２１２＿Ｎのドレイン電流Ｉ（２１２＿１）〜Ｉ（２１２＿Ｎ））と、
は以下の関係を有する。
Further, when the operation is stable (output stable state), the
A current of one output of each output pair of the Nch differential stages 21_1 to 21_N (drain currents I (211_1) to I (211_N) of the Nch transistors 211_1 to 211_N);
A current of the other output of each output pair of the Nch differential stages 21_1 to 21_N (drain currents I (212_1) to I (212_N) of the Nch transistors 212_1 to 212_N);
Has the following relationship:
Ｉ（２１１＿１）＋Ｉ（２１１＿２）＋…＋Ｉ（２１１＿Ｎ）
＝Ｉ（２１２＿１）＋Ｉ（２１２＿２）＋…＋Ｉ（２１２＿Ｎ） ・・・（１８）
I (211_1) + I (211_2) + ... + I (211_N)
= I (212_1) + I (212_2) + ... + I (212_N) (18)
式（１６）、（１７）のｋ＝１〜Ｎまでを展開して式（１８）に代入する。Ｖｔｈの一次項に関しては、両辺が等しいとすると、
ＶＩ＿１＋ＶＩ＿２＋…＋ＶＩ＿Ｎ＝Ｎ×ＶＯ ・・・（１９）
In Expressions (16) and (17), k = 1 to N are expanded and assigned to Expression (18). As for the first order term of Vth, if both sides are equal,
VI_1 + VI_2 + ... + VI_N = N * VO (19)
したがって、以下の式（２０）が得られる。 Therefore, the following equation (20) is obtained.
ＶＯ＝（ＶＩ＿１＋ＶＩ＿２＋…＋ＶＩ＿Ｎ）／Ｎ ・・・（２０） VO = (VI_1 + VI_2 + ... + VI_N) / N (20)
Ｐｃｈ差動段２２＿１〜２２＿Ｎについても各出力対の一方の出力の電流と他方の出力について、同様の計算を行うことで、式（２０）と同等の関係式が得られる。なお、動作安定時（出力安定状態）では、Ｎｃｈトランジスタスイッチ２４４はオフとなるように設定される。
For the Pch differential stages 22_1 to 22_N, a relational expression equivalent to Expression (20) can be obtained by performing the same calculation for the current of one output and the other output of each output pair. Note that, when the operation is stable (output stable state), the
増幅加速回路２０１Ａは、式（２０）で表されるように、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値となるときに、動作安定（出力安定状態）となる。
The
一方、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値よりも低電位の場合（入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値が、出力信号電圧ＶＯに対して電源端子Ｅ１側（高電圧側）にある場合）には、第１の回路２１０のＮｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ２１１＿１〜２１１＿Ｎの共通ドレインと負荷素子２３１の接続点Ｎ２１）の出力電流の値が、動作安定時の電流値に比べて、増加する。これにより、Ｐｃｈトランジスタスイッチ２３４のゲート電位が低下し、Ｐｃｈトランジスタスイッチ２３４がオンとなり、電流源２３３が活性化され、電流源２３３からの出力電流Ｉａがカレントミラー４０の入力（図１のノードＮ４）に結合される。このとき、第２の回路２２０のＰｃｈ差動段２２＿１〜２２＿Ｎの共通出力対の他方（Ｐｃｈトランジスタ２２１＿１〜２２１＿Ｎの共通ドレインと負荷素子２４１の接続点Ｎ２２）の出力電流の値は、動作安定時の電流値に比べて減少する。この結果、Ｎｃｈトランジスタスイッチ２４４のゲート電位は引き下げ作用を受ける。このため、Ｎｃｈトランジスタスイッチ２４４はオフのままとされ、電流源２４３は非活性状態とされる（電流Ｉｂは流れない）。
On the other hand, when the output signal voltage VO is lower than the average value of the input signal voltages VI_1 to VI_N (the average value of the input signal voltages VI_1 to VI_N is higher than the output signal voltage VO on the power supply terminal E1 side (high voltage side)). The output current value of one of the common output pairs of the Nch differential stages 21_1 to 21_N of the first circuit 210 (the connection point N21 of the common drain of the Nch transistors 211_1 to 211_N and the load element 231) is It increases compared to the current value when the operation is stable. As a result, the gate potential of the
一方、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値よりも高電位の場合（入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値が、出力信号電圧ＶＯに対して電源端子Ｅ２側（低電圧側）にある場合）には、第２の回路２２０のＰｃｈ差動段２２＿１〜２２＿Ｎの共通出力対の他方（Ｐｃｈトランジスタ２２１＿１〜２２１＿Ｎの共通ドレインと負荷素子２４１の接続点Ｎ２２）の出力電流の値が、動作安定時の電流値に比べて増加する。これにより、Ｎｃｈトランジスタスイッチ２４４のゲート電位が上昇して、Ｎｃｈトランジスタスイッチ２４４がオンとされ、電流源２４３が活性化される。そして、電流源２４３からの出力電流Ｉｂがカレントミラー３０の入力（ノードＮ３）に結合される。このとき、第１の回路２１０のＮｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ２１１＿１〜２１１＿Ｎの共通ドレインと負荷素子２３１の接続点Ｎ２１）の出力電流の値は、動作安定時の電流値に比べて減少する。これにより、Ｐｃｈトランジスタスイッチ２３４のゲート電位は、引き上げ作用を受けるため、Ｐｃｈトランジスタスイッチ２３４はオフのままとされ、電流源２３３は非活性化されている（電流Ｉａは流れない）。
On the other hand, when the output signal voltage VO is higher in potential than the average value of the input signal voltages VI_1 to VI_N (the average value of the input signal voltages VI_1 to VI_N is on the power supply terminal E2 side (low voltage side) with respect to the output signal voltage VO. The output current value of the other of the common output pairs of the Pch differential stages 22_1 to 22_N of the second circuit 220 (the connection point N22 of the common drain of the Pch transistors 221_1 to 221_N and the load element 241) is It increases compared to the current value when the operation is stable. As a result, the gate potential of the
＜出力回路の動作＞
図１に示した出力回路１００Ａの動作について以下に説明する。はじめに、増幅加速回路２０１Ａ以外の出力回路の動作を説明する。
<Operation of output circuit>
The operation of the
第１乃至第Ｎの入力端子１＿１乃至１＿Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎがそれぞれステップ電圧として変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力端子２の出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン）の出力電流が増加し、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）の出力電流の電流値は減少する。
The input signal voltages VI_1 to VI_N of the first to Nth input terminals 1_1 to 1_N change as step voltages, respectively, and the average value of the input signal voltages VI_1 to VI_N is the power supply terminal with respect to the output signal voltage VO of the
Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレインの出力電流の電流値の減少により、カレントミラー３０のダイオード接続されたＰｃｈトランジスタ１３１のドレイン電流（絶対値）の値も減少する。
As the current value of the output current of the common drain of the Nch transistors 112_1 to 112_N decreases, the value of the drain current (absolute value) of the diode-connected
ここで、増幅加速回路２０１Ａの出力電流Ｉｂを０とすると、Ｐｃｈトランジスタ１３１のドレイン電流は、Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレインからの出力電流と、第１の浮遊電流源回路５０に流れる電流の和に対応し、Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレインからの出力電流の減少は、Ｐｃｈトランジスタ１３１のドレイン電流の減少に対応する。
Here, if the output current Ib of the
Ｐｃｈトランジスタ１３１のドレイン電流の減少に対応して、Ｐｃｈトランジスタ１３１のゲート・ソース間電圧（絶対値）が縮小する（Ｐｃｈトランジスタ１３１のゲート電圧はより高電圧側となる）。これにより、Ｐｃｈトランジスタ１３１とゲートが共通接続されたＰｃｈトランジスタ１３２のゲート・ソース間電圧（絶対値）が縮減し（ゲート電圧が高電圧側に上昇する）、Ｐｃｈトランジスタ１３２のドレイン電流（絶対値）は減少する。
Corresponding to the decrease in the drain current of the
Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインの出力電流は増加するため、ノードＮ１の電位が低下する。すなわち、Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインは、Ｐｃｈトランジスタ１３２のドレインとノードＮ１で接続され、Ｐｃｈトランジスタ１３２のドレイン電流（吐出電流）が減少し、Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインの電流（吸込電流）が増加すると、ノードＮ１の電荷の放電量が増加し、その電位は低下する。
Since the output current of the common drain of the Nch transistors 111_1 to 111_N of the Nch differential stages 11_1 to 11_N increases, the potential of the node N1 decreases. That is, the common drains of the Nch transistors 111_1 to 111_N in the Nch differential stages 11_1 to 11_N are connected to the drain of the
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力端子２の出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の一方（Ｐｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレイン）の出力電流が減少し、他方（Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン）の出力電流が増加する。
When the average value of the input signal voltages VI_1 to VI_N changes to the power supply terminal E1 (high voltage) side with respect to the output signal voltage VO of the
Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレインからの出力電流の増加により、カレントミラー４０のダイオード接続されたＮｃｈトランジスタ１４１のドレイン電流も増加する。Ｎｃｈトランジスタ１４１のドレイン電流の増加に対応して、Ｎｃｈトランジスタ１４１のゲート・ソース間電圧が増加し、Ｎｃｈトランジスタ１４１のゲートにゲートが共通接続されたＮｃｈトランジスタ１４２のゲート・ソース間電圧も増加し、Ｎｃｈトランジスタ１４２のドレイン電流も増加する。
As the output current from the common drain of the Pch transistors 122_1 to 122_N increases, the drain current of the diode-connected
また、Ｐｃｈ差動段１２＿１〜１２＿ＮのＰｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレインの出力電流は減少するため、第２の浮遊電流源回路６０からＰｃｈトランジスタ１４２に流れる電流が増加する。このため、ノードＮ３の電位は低下する。
Further, since the output current of the common drain of the Pch transistors 121_1 to 121_N of the Pch differential stages 12_1 to 12_N decreases, the current flowing from the second floating
ノードＮ１、Ｎ３の電位の低下により、出力増幅段１０２のＰｃｈトランジスタ１７１のドレイン電流（電源端子Ｅ３から出力端子２への充電電流）が増加し、Ｎｃｈトランジスタ１７２のドレイン電流（出力端子２から電源端子Ｅ４への放電電流）は減少する。これにより、出力端子２の出力信号電圧ＶＯは上昇する。そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の出力電流の差は小さくなり、Ｐｃｈ差動段１２＿１〜１２＿Ｎの出力電流の差は小さくなり、カレントミラー３０、４０や浮遊電流源回路（１６１、１６２）の各ノードの電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
Due to the decrease in the potential of the nodes N1 and N3, the drain current of the
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したときは、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したときと逆の動作になる。すなわち、ノードＮ１、Ｎ３の電位が上昇し、出力増幅段１０２のＰｃｈトランジスタ１７１における電源端子Ｅ３から出力端子２への充電電流が減少し、Ｎｃｈトランジスタ１７２における出力端子２から電源端子Ｅ４への放電電流は増加する。これにより、出力端子２の出力信号電圧ＶＯは低下し、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
On the other hand, when the average value of the input signal voltages VI_1 to VI_N changes to the power supply terminal E2 (low voltage) side with respect to the output signal voltage VO, the average value of the input signal voltages VI_1 to VI_N is relative to the output signal voltage VO. Thus, the operation is reverse to that when the power supply terminal E1 (high voltage) is changed. That is, the potentials of the nodes N1 and N3 rise, the charging current from the power supply terminal E3 to the
＜増幅加速回路の動作＞
次に、増幅加速回路２０１のＡの動作について図１及び図２を参照して説明する。
<Operation of amplification acceleration circuit>
Next, the operation A of the
図２の増幅加速回路２０１Ａの動作は、増幅加速回路２０１Ａの制御を受けない出力回路１００Ａの通常の差動増幅動作への追加の作用となる。
The operation of the
増幅加速回路２０１Ａのトランジスタスイッチ２３４、２４４は、出力安定状態時（すなわち、出力信号電圧ＶＯ＝入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値で平衡時）において、オフとされ、増幅加速回路２０１Ａの出力電流Ｉａ、Ｉｂは遮断されている（流れない）。
The transistor switches 234 and 244 of the
入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して電源端子Ｅ１（高電圧）側へ変化したとき、上記したように、Ｐｃｈトランジスタスイッチ２３４がオンとなり、電流源２３３が活性化され、電流源２３３からの出力電流Ｉａ（吐出電流）が、図１のカレントミラー４０の入力（ノードＮ４）に結合される。
When the average value of the input signal voltages VI_1 to VI_N changes to the power supply terminal E1 (high voltage) side with respect to the output signal voltage VO, as described above, the
これにより、図１のカレントミラー４０の入力電流（Ｎｃｈトランジスタ１４１のドレイン電流）が増加し、それに対応して、カレントミラー４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）も増加し、ノードＮ３の電位低下が加速される。
As a result, the input current of the
さらに、ノードＮ３の電位が低下すると、第２の浮遊電流源回路６０のＮｃｈトランジスタ１６２のゲート・ソース間電圧が増大し、そのドレイン電流が増加する。Ｎｃｈトランジスタ１６２のドレイン電流の増大により、ノードＮ１の電位低が加速され、出力増幅段１０２のＰｃｈトランジスタ１７１による出力端子２の充電作用が加速される。
Further, when the potential of the node N3 decreases, the gate-source voltage of the
なお、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、図２のＰｃｈトランジスタスイッチ２３４がオフとなり、電流源２３３が非活性化される。電流源２３３からの出力電流Ｉａは遮断され、増幅加速回路１０２Ａの増幅加速作用も停止される。
When the output signal voltage VO approaches the average value of the input signal voltages VI_1 to VI_N, the
この後は、増幅加速回路２０１Ａの制御を受けない出力回路１００Ａの差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
Thereafter, only the differential amplification operation of the
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したとき、上記したように、Ｎｃｈトランジスタスイッチ２４４がオンとなり、電流源２４３が活性化され、電流源２４３からの出力電流Ｉｂ（吸込電流）がカレントミラー３０の入力（ノードＮ２）に結合される（ノードＮ２から増幅加速回路１０２Ａの電流源２４３により電流を吸い込む）。
On the other hand, when the average value of the input signal voltages VI_1 to VI_N changes to the power supply terminal E2 (low voltage) side with respect to the output signal voltage VO, as described above, the
これにより、Ｐｃｈカレントミラー３０の入力電流（Ｐｃｈトランジスタ１３１のドレイン電流（絶対値））が増加し、それに対応してＰｃｈカレントミラー３０の出力電流（Ｐｃｈトランジスタ１３２のドレイン電流（絶対値））が増加する。これにより、ノードＮ１の電位上昇が加速される。さらに、ノードＮ１の電位上昇により、第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のゲート・ソース間電圧（絶対値）が増大し、Ｐｃｈトランジスタ１６１のドレイン電流（絶対値）が増加する。このため、ノードＮ３の電位上昇も加速され、出力増幅段１０２のＮｃｈトランジスタ１７２による出力端子２の放電作用が加速される。
As a result, the input current of the Pch current mirror 30 (the drain current (absolute value) of the Pch transistor 131) increases, and the output current of the Pch current mirror 30 (the drain current (absolute value) of the Pch transistor 132) correspondingly increases. To increase. As a result, the potential increase at the node N1 is accelerated. Furthermore, due to the potential rise of the node N1, the gate-source voltage (absolute value) of the
なお、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、Ｎｃｈトランジスタスイッチ２４４がオフとなり、電流源２４３が非活性化される。電流源２４３からの出力電流Ｉｂは遮断され、増幅加速回路１０２Ａの増幅加速作用も停止される。この後は、増幅加速回路２０１Ａの制御を受けない出力回路１００Ａの差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
When the output signal voltage VO approaches the average value of the input signal voltages VI_1 to VI_N, the
以上より、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎが変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯよりも高電位側に変化するとき、増幅加速回路２０１Ａは、その出力電流Ｉａにより、カレントミラー４０の入力電流と出力電流を増加させ、出力端子２の充電動作を加速する。
As described above, when the input signal voltages VI_1 to VI_N change and the average value of the input signal voltages VI_1 to VI_N changes to a higher potential side than the output signal voltage VO, the
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯよりも低電位側に変化するとき、増幅加速回路２０１Ａは、その出力電流Ｉｂにより、カレントミラー３０の入力電流と出力電流を増加させ、出力端子２の放電動作を加速する。
When the average value of the input signal voltages VI_1 to VI_N changes to a lower potential side than the output signal voltage VO, the
なお、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と、出力信号電圧ＶＯとが等しい電圧となる出力安定状態では、トランジスタスイッチ２３４と２４４は共にオフとなるようにノードＮ２１、Ｎ２２（トランジスタスイッチ２３４、２４４のそれぞれのゲート端子）の電位は電源端子Ｅ１の電圧と電源端子Ｅ２の電圧にそれぞれ設定されている。 Note that, in an output stable state where the average value of the input signal voltages VI_1 to VI_N and the output signal voltage VO are equal to each other, the nodes N21 and N22 (transistor switches 234 and 244 are set so that both the transistor switches 234 and 244 are turned off. Are respectively set to a voltage at the power supply terminal E1 and a voltage at the power supply terminal E2.
したがって、ノードＮ２１、Ｎ２２の一方が変化し、トランジスタスイッチ２３４、２４４のうちの一方がオフからオンに切り替わる手前までの、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と、出力信号電圧ＶＯとの電位差が十分小さい範囲においては、増幅加速回路１０２Ａの増幅加速作用は停止されている。 Therefore, the potential difference between the average value of the input signal voltages VI_1 to VI_N and the output signal voltage VO before one of the nodes N21 and N22 changes and one of the transistor switches 234 and 244 switches from off to on is obtained. In a sufficiently small range, the amplification acceleration action of the amplification acceleration circuit 102A is stopped.
増幅加速回路１０２Ａの増幅加速作用を停止させる電位差の範囲は、第１の回路２１０では、Ｎｃｈ差動段２１＿１〜２１＿Ｎの電流源２１３＿１〜２１３＿Ｎの電流値と、負荷素子対をなす電流源２３１、２３２の電流値の設定により定まる。また、第２の回路２２０では、Ｐｃｈ差動段２２＿１〜２２＿Ｎの電流源２２３＿１〜２２３＿Ｎの電流値と負荷素子対をなす電流源２４１、２４２の電流値の設定により定まる。
In the
この増幅加速作用を停止させる電位差の範囲は、Ｎｃｈ差動段２１＿１〜２１＿Ｎ、及び、Ｐｃｈ差動段２２＿１〜２２＿Ｎの差動トランジスタ対の閾値電圧には依存しない。 The range of the potential difference at which this amplification acceleration action is stopped does not depend on the threshold voltage of the differential transistor pairs of the Nch differential stages 21_1 to 21_N and the Pch differential stages 22_1 to 22_N.
また、この増幅加速作用を停止させる電位差の範囲は、負荷素子対（２３１、２３２）、（２４１、２４２）が抵抗素子（対）の場合にはその抵抗値、ダイオード（対）の場合には、その特性により定まる。 The range of the potential difference at which this amplification acceleration action is stopped is the resistance value when the load element pair (231, 232) and (241, 242) is a resistance element (pair), and the resistance value when the diode (pair) is a pair. , Determined by its characteristics.
また、増幅加速回路２０１ＡのＮｃｈ差動段２１＿１〜２１＿Ｎの各差動トランジスタ対、及び、Ｐｃｈ差動段２２＿１〜２２＿Ｎの各差動トランジスタ対は、十分小さいサイズとしてよい。例えば、入力端子１＿１〜１＿Ｎに接続されているトランジスタのゲート寄生容量を小さく抑え、図１の出力回路１００Ａの入力容量の増加が最小限に抑えられることが好ましい。
The differential transistor pairs of the Nch differential stages 21_1 to 21_N and the differential transistor pairs of the Pch differential stages 22_1 to 22_N of the
＜増幅加速回路の変形例１＞
次に図３を参照して増幅加速回路２０１の変更例について説明する。図３は、図１の増幅加速回路２０１として図２の増幅加速回路２０１Ａとは別の実施形態である。
<
Next, a modified example of the
図３の増幅加速回路を２０１Ｂは、図２の幅加速回路２０１Ａにおいて、第１の回路２１０のＮｃｈ差動段２１＿１〜２１＿Ｎの各差動トランジスタ対が共通の１つの電流源２１３で駆動される構成である。
The amplification acceleration circuit 201B of FIG. 3 is driven by a common
増幅加速回路２０１Ｂにおいて、それぞれのゲートが入力端子１＿１〜１＿Ｎに接続されるＮｃｈトランジスタ２１１＿１〜２１１＿Ｎは、ドレイン同士が共通接続されて負荷素子（電流源）２３１に接続され、ソース同士が共通接続され電流源２１３に接続される。
In the amplification accelerating circuit 201B, the Nch transistors 211_1 to 211_N whose gates are connected to the input terminals 1_1 to 1_N are connected to the load element (current source) 231 with the drains connected in common and the sources connected together. Connected to a
また、それぞれのゲートが出力端子２に接続されるＮｃｈトランジスタ２１２＿１〜２１２＿Ｎは、ドレイン同士が共通接続されて負荷素子（電流源）２３２に接続され、ソース同士が共通接続されて電流源２１３に接続される。
The
図３において、Ｎ個のＮｃｈ差動トランジスタ対と電流源２１３を、Ｎｃｈ差動段２１とする。同様に、増幅加速回路２０１Ｂは、図２の増幅加速回路２０１Ａにおいて、第２の回路２２０のＰｃｈ差動段２２＿１〜２２＿Ｎの各差動トランジスタ対が共通の１つの電流源２２３で駆動される構成である。
In FIG. 3, N Nch differential transistor pairs and a
増幅加速回路２０１Ｂにおいて、それぞれのゲートが入力端子１＿１〜１＿Ｎに接続されるＰｃｈトランジスタ２２１＿１〜２２１＿Ｎは、ドレイン同士が共通接続されて負荷素子（電流源）２４１に接続され、ソース同士が共通接続され電流源２２３に接続される。
In the amplification acceleration circuit 201B, the Pch transistors 221_1 to 221_N whose gates are connected to the input terminals 1_1 to 1_N are connected to the load element (current source) 241 with their drains connected in common, and the sources are connected together. Connected to a
また、それぞれのゲートが出力端子２に接続されるＰｃｈトランジスタ２２２＿１〜２２２＿Ｎは、ドレイン同士が共通接続されて負荷素子（電流源）２４２に接続され、ソース同士が共通接続されて、電流源２２３に接続される。
In addition, the Pch transistors 222_1 to 222_N whose gates are connected to the
図３において、Ｎ個のＰｃｈ差動トランジスタ対と電流源２２３をＰｃｈ差動段２２とする。上記以外の構成は図２の幅加速回路２０１Ａと同様である。
In FIG. 3, N Pch differential transistor pairs and a
図３においても、負荷素子対（２３１、２３２）は、それぞれ電流源で構成されているが、図２と同様に、抵抗素子（対）やダイオード（対）に置き換えてもよい。同様に、負荷素子対（２４１、２４２）についても、抵抗素子（対）やダイオード（対）に置き換えてもよい。 Also in FIG. 3, the load element pair (231, 232) is composed of a current source, but may be replaced with a resistance element (pair) or a diode (pair) as in FIG. Similarly, the load element pair (241, 242) may be replaced with a resistance element (pair) or a diode (pair).
増幅加速回路２０１Ｂの作用は、Ｎｃｈ差動段２１の各Ｎｃｈ差動対を構成するトランジスタサイズが等しいとすると、上記式（１６）〜式（２０）が同様に成り立つ。Ｐｃｈ差動段２２ついても同様である。したがって、増幅加速回路２０１Ｂの作用は増幅加速回路２０１Ａの作用と同様となる。これにより、増幅加速回路２０１Ｂの動作は増幅加速回路２０１Ａの動作と同様となる。
The operation of the amplification accelerating circuit 201B is similar to the above equations (16) to (20) assuming that the transistor sizes constituting the Nch differential pairs of the Nch
＜増幅加速回路の変形例２＞
次に図４を参照して増幅加速回路２０１の変更例について説明する。図４は、図１の増幅加速回路２０１として、図２、図３とは更に別の実施形態を示す図である。
<
Next, a modified example of the
図４を参照すると、増幅加速回路２０１Ｃは、図３の幅加速回路２０１Ｂにおいて、第１の回路２１０のＮｃｈ差動段２１のゲートが出力端子２に共通接続されるトランジスタ２１２＿１〜２１２＿Ｎを１つのトランジスタ２１２に置き換えた構成である。トランジスタ２１２は差動対を構成するトランジスタ２１１＿１〜２１１＿Ｎの合計のゲート幅に対応するゲート幅を有する。すなわち、増幅加速回路２０１Ｃは、トランジスタ２１１＿１〜２１１＿Ｎが等しいサイズで構成されるとき、トランジスタ２１２はトランジスタ２１１＿１〜２１１＿Ｎの各ゲート幅のＮ倍とされる。同様に、増幅加速回路２０１Ｃは、図３の幅加速回路２０１Ｂにおいて、第２の回路２２０のＰｃｈ差動段２２のゲートが出力端子２に共通接続されるトランジスタ２２２＿１〜２２２＿Ｎが１つのトランジスタ２２２に置き換えられた構成である。トランジスタ２２２は差動対を構成するトランジスタ２２１＿１〜２２１＿Ｎの合計のゲート幅に対応するゲート幅を有する。すなわち、増幅加速回路２０１Ｃは、トランジスタ２２１＿１〜２２１＿Ｎが等しいサイズで構成されるとき、トランジスタ２２２はトランジスタ２１１＿１〜２１１＿Ｎの各ゲート幅のＮ倍とされる。上記以外の構成は図３の幅加速回路２０１Ｂと同様である。
Referring to FIG. 4, the amplification acceleration circuit 201C includes transistors 212_1 to 212_N in which the gates of the Nch
図４においても、負荷素子対（２３１、２３２）は、それぞれ電流源で構成されているが、図２と同様に、抵抗素子（対）やダイオード（対）に置き換えてもよい。同様に、負荷素子対（２４１、２４２）についても、抵抗素子（対）やダイオード（対）に置き換えてもよい。 Also in FIG. 4, the load element pair (231, 232) is configured by a current source, but may be replaced by a resistance element (pair) or a diode (pair) as in FIG. Similarly, the load element pair (241, 242) may be replaced with a resistance element (pair) or a diode (pair).
増幅加速回路２０１Ｃは、増幅加速回路２０１Ｂと実質同等であり、増幅加速回路２０１Ｃの作用は、増幅加速回路２０１Ｂと同様に、増幅加速回路２０１Ａの作用と同様となる。これにより、増幅加速回路２０１Ｃの動作は増幅加速回路２０１Ａの動作と同様となる。
The amplification acceleration circuit 201C is substantially the same as the amplification acceleration circuit 201B, and the operation of the amplification acceleration circuit 201C is the same as that of the
＜駆動速度、消費電力＞
次に、本実施形態における駆動速度、消費電力について説明する。
<Driving speed and power consumption>
Next, the driving speed and power consumption in this embodiment will be described.
図１の出力回路１００Ａにおいて、出力端子２の充電速度と放電速度は、増幅加速回路２０１（図２の２０１Ａ、図３の２０１Ｂ、図４の２０１Ｃ）の電流源２３３、２３４の電流値（出力電流Ｉａ、Ｉｂに対応）の設定により制御できる。
In the
電流源２３３、２３４は、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化開始から出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達するまでの短い期間だけ活性化され、出力安定状態では、非活性（停止）状態とされる。このため、電流源２３３、２３４の電流値を大きくしても、消費電力の増分は小さい。出力安定時における出力回路１００Ａのアイドリング電流を小さくして静消費電力を抑えても、高速動作を実現することが可能である。すなわち、本実施形態によれば、出力回路１００Ａの低消費電力化、高速駆動を実現することができる。
The
＜電源端子の供給電圧＞
次に、本実施形態における電源端子の供給電圧について説明する。液晶表示装置のデータドライバは、コモン電圧に対して高電位側の正極レンジの階調電圧と、コモン電圧に対して低電位側の負極レンジの階調電圧と、を、所定の周期で切替える交流駆動が行われる。このため、電源電圧として、少なくとも高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳが与えられ、更に、正極レンジの下限、負極レンジの上限にそれぞれ対応した、中位電源電圧ＶＭＬ、ＶＭＨ（ＶＭＬとＶＭＨが等しい場合も含む）が与えられる場合もある。
<Supply voltage of power supply terminal>
Next, the supply voltage of the power supply terminal in this embodiment is demonstrated. The data driver of the liquid crystal display device is an alternating current that switches between the grayscale voltage in the positive potential range on the high potential side with respect to the common voltage and the grayscale voltage in the negative potential range on the low potential side with respect to the common voltage at a predetermined cycle. Driving is performed. For this reason, at least the higher power supply voltage VDD and the lower power supply voltage VSS are given as the power supply voltages, and the intermediate power supply voltages VML and VMH (VML and VMH) corresponding to the lower limit of the positive electrode range and the upper limit of the negative electrode range, respectively. May also be given).
一方、有機発光ダイオード表示装置のデータドライバは、液晶表示装置のような極性はなく、電源電圧として高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳが与えられる。 On the other hand, the data driver of the organic light emitting diode display device does not have the polarity as in the liquid crystal display device, and is supplied with the higher power supply voltage VDD and the lower power supply voltage VSS as power supply voltages.
例えば、増幅加速回路２０１（図２の２０１Ａ、図３の２０１Ｂ、図４の２０１Ｃ）を備えた図１の出力回路１００Ａを、有機発光ダイオード表示装置のデータドライバの出力回路として用いる場合には、第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧は共に高位側電源電圧ＶＤＤ、第２、第４、第６の電源端子Ｅ２、Ｅ４、Ｅ６の電源電圧は共に低位側電源電圧ＶＳＳとすることができる。
For example, when the
一方、増幅加速回路２０１（図２の２０１Ａ、図３の２０１Ｂ、図４の２０１Ｃ）を備えた図１の出力回路１００Ａを、液晶表示装置のデータドライバの正極及び負極出力レンジを駆動する出力回路として用いる場合には、有機発光ダイオード表示装置のデータドライバと同様に、第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧は共に高位側電源電圧ＶＤＤ、第２、第４、第６の電源端子Ｅ２、Ｅ４、Ｅ６の電源電圧は共に低位側電源電圧ＶＳＳとすることができる。
On the other hand, the
また、正極レンジを駆動する出力回路の場合には、第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧は共に高位側電源電圧ＶＤＤ、第２、第４、第６の電源端子Ｅ２、Ｅ４、Ｅ６の電源電圧は共に中位電源電圧ＶＭＬとしてもよい。あるいは、第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧は共に高位側電源電圧ＶＤＤ、第２、第６の電源端子Ｅ２、Ｅ６の電源電圧は共に低位側電源電圧ＶＳＳ、第４の電源端子Ｅ４の電源電圧は中位電源電圧ＶＭＬとしてもよい。特に、第４の電源端子Ｅ４の電源電圧を中位電源電圧ＶＭＬとすることで、流れる電流が大きい出力増幅段１０２の第３、第４の電源端子Ｅ３、Ｅ４間の電源電圧差を小さくすることで、（電流×電圧）に依存する消費電力が低減され、発熱抑制効果もある。
In the case of an output circuit that drives the positive range, the power supply voltages of the first, third, and fifth power supply terminals E1, E3, and E5 are all the high-order power supply voltage VDD, the second, fourth, and sixth power supply voltages. The power supply voltages of the power supply terminals E2, E4, and E6 may all be the middle power supply voltage VML. Alternatively, the power supply voltages of the first, third, and fifth power supply terminals E1, E3, and E5 are all higher power supply voltage VDD, and the power supply voltages of the second and sixth power supply terminals E2 and E6 are both lower power supply voltage VSS. The power supply voltage at the fourth power supply terminal E4 may be the middle power supply voltage VML. In particular, by setting the power supply voltage of the fourth power supply terminal E4 to the middle power supply voltage VML, the power supply voltage difference between the third and fourth power supply terminals E3 and E4 of the
また、負極レンジを駆動する出力回路の場合には、第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧は共に中位側電源電圧ＶＭＨ、第２、第４、第６の電源端子Ｅ２、Ｅ４、Ｅ６の電源電圧は共に低位電源電圧ＶＳＳとしてもよい。あるいは、第１、第５の電源端子Ｅ１、Ｅ５の電源電圧は共に高位側電源電圧ＶＤＤ、第３の電源端子Ｅ３の電源電圧は中位電源電圧ＶＭＨ、第２、第４、第６の電源端子Ｅ２、Ｅ４、Ｅ６の電源電圧は共に低位電源電圧ＶＳＳとしてもよい。特に、第３の電源端子Ｅ３の電源電圧を中位電源電圧ＶＭＨとすることで、流れる電流が大きい出力増幅段１０２の第３、第４の電源端子Ｅ３、Ｅ４間の電源電圧差を小さくすることで、（電流×電圧）に依存する消費電力が低減され、発熱抑制効果もある。
In the case of an output circuit that drives the negative range, the power supply voltages of the first, third, and fifth power supply terminals E1, E3, and E5 are all the middle power supply voltage VMH, the second, fourth, and sixth power supply voltages. The power supply voltages of the power supply terminals E2, E4, and E6 may be the lower power supply voltage VSS. Alternatively, the power supply voltages of the first and fifth power supply terminals E1 and E5 are both the high power supply voltage VDD, and the power supply voltage of the third power supply terminal E3 is the middle power supply voltage VMH, and the second, fourth, and sixth power supplies. The power supply voltages of the terminals E2, E4, E6 may all be the lower power supply voltage VSS. In particular, by setting the power supply voltage of the third power supply terminal E3 to the middle power supply voltage VMH, the power supply voltage difference between the third and fourth power supply terminals E3 and E4 of the
＜実施形態と関連技術との比較＞
以下では、図２の増幅加速回路２０１Ａを備えた図１の出力回路１００Ａと、関連技術の内挿機能をもつ出力アンプ（図１７）に図１５のスルーレート加速回路（ＳＢＣ）７１０を組み合わせた出力回路とを比較して説明する。なお、比較を容易にするため、図１の出力回路１００Ａ、増幅加速回路２０１ＡのそれぞれのＮｃｈ差動段は１１＿１、１１＿２及び２１＿１、２１＿２の各２対（Ｎ＝２）とし、Ｐｃｈ差動段は１２＿１、１２＿２及び２２＿１、２２＿２の各２対（Ｎ＝２）とする。この場合、図１７の出力アンプと、図１の出力回路１００Ａは、出力信号電圧の期待値として２つの入力信号電圧の平均値が出力される。
<Comparison of Embodiment and Related Technology>
In the following, the slew rate acceleration circuit (SBC) 710 of FIG. 15 is combined with the
図１４は、図２の増幅加速回路２０１Ａを備えた図１の出力回路１００Ａと、図１７の出力アンプに図１５のスルーレート加速回路（ＳＢＣ）７１０を組み合わせた出力回路において、２つの入力信号電圧の電圧差（横軸）に対する、出力信号電圧の期待値（２つの入力信号電圧の平均値）からの出力誤差のシミュレーション結果を示す図である。
14 shows two input signals in the
破線ｆ１は、図１７の出力アンプに、図１５のスルーレート加速回路（ＳＢＣ）７１０を組み合わせた出力回路の結果（比較例）である（なお、図１５のスルーレート加速回路（ＳＢＣ）７１０の入力は図１７の入力Ｖｉｎ１、Ｖｉｎ２の一方である）。 A broken line f1 is a result (comparative example) of an output circuit in which the output amplifier of FIG. 17 is combined with the slew rate acceleration circuit (SBC) 710 of FIG. 15 (note that the slew rate acceleration circuit (SBC) 710 of FIG. The input is one of the inputs Vin1 and Vin2 in FIG. 17).
実線ｆ２は、図２の増幅加速回路２０１Ａを備えた図１の出力回路１００Ａの結果である。入力はＶＩ＿１、ＶＩ＿２である（特に制限されないが、このシミュレーションでは、図１、図２のＮ＝２としている）。
A solid line f2 is a result of the
破線ｆ１は、一つの入力信号電圧（図１７のＶｉｎ１、Ｖｉｎ２）の電圧差が４０ｍＶ以上になると、出力誤差が急激に増大する。 The broken line f1 indicates that the output error increases rapidly when the voltage difference between one input signal voltage (Vin1 and Vin2 in FIG. 17) is 40 mV or more.
実線ｆ２は、２つの入力信号電圧（図１のＶＩ＿１、ＶＩ＿２（Ｎ＝２））の電圧差が、４００ｍＶであっても、その出力誤差は６ｍＶ程度とされ、十分小さいことがわかる。 The solid line f2 shows that even if the voltage difference between the two input signal voltages (VI_1 and VI_2 (N = 2) in FIG. 1) is 400 mV, the output error is about 6 mV, which is sufficiently small.
破線ｆ１について、２つの入力信号電圧の電圧差が増加すると、出力誤差が増大する原因は、スルーレート加速回路（ＳＢＣ）７１０にある。 Regarding the broken line f1, when the voltage difference between the two input signal voltages increases, the cause of the increase in the output error is the slew rate acceleration circuit (SBC) 710.
図１５のスルーレート加速回路（ＳＢＣ）７１０は、１組のＮｃｈ差動対（Ｎ１１、Ｎ１２）、Ｐｃｈ差動対（Ｐ１１、Ｐ１２）しか備えておらず、その非反転入力（ＩＮＰ）には２つの入力信号電圧（図１７のＶｉｎ１、Ｖｉｎ２）の一方が入力され、反転入力（ＯＵＴ）には２つの入力信号電圧の平均値を期待値とする出力信号電圧が入力される。 The slew rate acceleration circuit (SBC) 710 of FIG. 15 includes only one set of Nch differential pair (N11, N12) and Pch differential pair (P11, P12), and its non-inverting input (INP) One of the two input signal voltages (Vin1, Vin2 in FIG. 17) is input, and an output signal voltage whose average value is the expected value is input to the inverting input (OUT).
このため、２つの入力信号電圧の電圧差が増加すると、図１５のスルーレート加速回路（ＳＢＣ）７１０の非反転入力（ＩＮＰ）と、反転入力（ＯＵＴ）の電圧差が増加し、トランジスタスイッチＰ１６又はＮ１６がオンとなり、電流源トランジスタＰ１５又はＮ１５からの電流が、ノードＰＩ又はＮＩを介して、図１７の出力アンプに供給される。 Therefore, when the voltage difference between the two input signal voltages increases, the voltage difference between the non-inverting input (INP) and the inverting input (OUT) of the slew rate acceleration circuit (SBC) 710 in FIG. 15 increases, and the transistor switch P16 Alternatively, N16 is turned on, and the current from the current source transistor P15 or N15 is supplied to the output amplifier of FIG. 17 via the node PI or NI.
これにより、図１７の出力アンプは、出力安定状態でありながら、スルーレート加速回路（ＳＢＣ）７１０からの電流が供給されることで、図１７の出力アンプの電流バランスが変化して、出力誤差が発生する。 17 is supplied with current from the slew rate acceleration circuit (SBC) 710, while the output amplifier of FIG. 17 is in a stable output state, the current balance of the output amplifier of FIG. Will occur.
出力安定状態において、２つの入力信号電圧の電圧差の増加に伴う、スルーレート加速回路（ＳＢＣ）７１０から図１７の出力アンプへの電流供給が増加するほど、出力誤差も増加する。 In the stable output state, the output error increases as the current supply from the slew rate acceleration circuit (SBC) 710 to the output amplifier of FIG. 17 increases with the increase in the voltage difference between the two input signal voltages.
一方、実線ｆ２について、図２の増幅加速回路２０１Ａは、図１の出力回路１００Ａと同数の差動対を備えており、出力信号電圧ＶＯが２つの入力信号電圧（図１のＶＩ＿１、ＶＩ＿２（Ｎ＝２））の平均値に等しいときには、トランジスタスイッチ２３４、２４４はオフとされ、電流源２３３、２４３は非活性（停止）とされる。
On the other hand, for the solid line f2, the
したがって、出力安定状態において、図２の増幅加速回路２０１Ａから図１の出力回路１００Ａに出力電流Ｉａ又はＩｂは流れない。
Therefore, in the output stable state, the output current Ia or Ib does not flow from the
このため、２つの入力信号電圧の電圧差が増加しても、出力誤差は十分小さく抑えられている。 For this reason, even if the voltage difference between the two input signal voltages increases, the output error is kept sufficiently small.
図２の増幅加速回路２０１Ａを、図３、図４の増幅加速回路２０１Ｂ、２０１Ｃで置換えた場合についても、図１５のスルーレート加速回路（ＳＢＣ）７１０を組み合わせた出力回路に比べて、十分小さい出力誤差の特性を有する。
When the
以上のように、本実施形態によれば、複数の入力信号電圧に対して、該複数の入力信号電圧の平均値を出力する出力回路において、関連技術と比べて、該複数の入力信号電圧の電圧差に依存せず、高精度な電圧出力が可能である。 As described above, according to the present embodiment, in the output circuit that outputs the average value of the plurality of input signal voltages with respect to the plurality of input signal voltages, the plurality of input signal voltages are compared with the related art. Highly accurate voltage output is possible without depending on the voltage difference.
＜実施形態２＞
図５は、実施形態２の出力回路１００Ｂの構成を示す図である。図５の出力回路１００Ｂは、図１のカレントミラー３０、４０を、低電圧カスコード・カレントミラー３０’、４０’に変更したものである。
<
FIG. 5 is a diagram illustrating a configuration of the
図５の出力回路は、第１乃至第Ｎの入力端子１＿１乃至１＿Ｎにそれぞれ供給される第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎと、出力端子２の出力信号電圧ＶＯを差動で受ける差動入力段１０２と、
差動入力段１０２の第１及び第２の出力（ノードＮ１、Ｎ３）を受けプッシュプル動作して入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に応じた出力信号電圧ＶＯを出力端子２より出力する出力増幅段１０２と、
入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と出力信号電圧ＶＯとの電位差を検出して、該電位差に応じて差動入力段１０２と出力増幅段１０２の増幅動作を加速させる増幅加速回路２０１と、を備える。カレントミラー３０’、４０’の構成以外は、図１と同様である。増幅加速回路２０１は、図２〜図４の増幅加速回路２０１Ａ〜２０１Ｃを適用できる。以下では、カレントミラー３０’、４０’の構成について説明し、それ以外の構成の詳細説明は省略する。
5 receives differentially the first to Nth input signal voltages VI_1 to VI_N supplied to the first to Nth input terminals 1_1 to 1_N, respectively, and the output signal voltage VO of the
An output that receives the first and second outputs (nodes N1 and N3) of the
An
Ｐｃｈのカレントミラー３０’は、第１の電源端子Ｅ１とノード対（Ｎ１、Ｎ２）間に接続された低電圧カスコード・カレントミラーで構成されている。具体的には、ゲートが共通接続され、ソースが電源端子Ｅ３に共通接続された１段目のＰｃｈトランジスタ対（１３２、１３１）と、ゲートが共通接続されてバイアス電圧ＢＰ１を受け、ソースが１段目のＰｃｈトランジスタ対（１３２、１３１）のドレインにそれぞれ接続され、ドレインがノード対（Ｎ１、Ｎ２）に接続された２段目のＰｃｈトランジスタ対（１３４、１３３）と、を備えている。 The Pch current mirror 30 'is composed of a low-voltage cascode current mirror connected between the first power supply terminal E1 and the node pair (N1, N2). Specifically, the first-stage Pch transistor pair (132, 131) whose gates are commonly connected and whose source is commonly connected to the power supply terminal E3, the gate is commonly connected to receive the bias voltage BP1, and the source is 1 The second stage Pch transistor pair (134, 133) is connected to the drain of the second stage Pch transistor pair (132, 131), and the drain is connected to the node pair (N1, N2).
１段目のＰｃｈトランジスタ対（１３２、１３１）の共通接続ゲートは、ノードＮ２に接続されている。ノード対（Ｎ１、Ｎ２）は、それぞれＰｃｈカレントミラー３０’の出力と入力とされる。 The common connection gate of the first-stage Pch transistor pair (132, 131) is connected to the node N2. The node pair (N1, N2) is input and output from the Pch current mirror 30 ', respectively.
Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通接続された出力対の一方（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン）は、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）に接続され、出力対の他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）は、Ｐｃｈトランジスタ１３１、１３３の接続点（ノードＮ６）に接続されている。
One of the commonly connected output pairs of Nch differential stages 11_1 to 11_N (the common drain of Nch transistors 111_1 to 111_N) is connected to the connection point (node N5) of
Ｎｃｈのカレントミラー４０’は、電源端子Ｅ４とノード対（Ｎ２、Ｎ４）間に接続された低電圧カスコード・カレントミラーで構成される。具体的には、ゲートが共通接続され、ソースが電源端子Ｅ２に共通接続された１段目のＮｃｈトランジスタ対（１４２、１４１）と、ゲートが共通接続されてバイアス電圧ＢＮ１を受け、ソースが１段目のＮｃｈトランジスタ対（１４２、１４１）のドレインにそれぞれ接続され、ドレインがノード対（Ｎ３、Ｎ４）に接続された２段目のＮｃｈトランジスタ対（１４４、１４３）とを備えている。 The Nch current mirror 40 'is composed of a low-voltage cascode current mirror connected between the power supply terminal E4 and the node pair (N2, N4). Specifically, the first-stage Nch transistor pair (142, 141) whose gate is commonly connected and the source is commonly connected to the power supply terminal E2, and the gate is commonly connected to receive the bias voltage BN1, and the source is 1 The second stage Nch transistor pair (144, 143) is connected to the drain of the stage Nch transistor pair (142, 141), and the drain is connected to the node pair (N3, N4).
１段目のＮｃｈトランジスタ対（１４２、１４１）の共通接続ゲートはノードＮ４に接続されている。ノード対（Ｎ３、Ｎ４）は、それぞれＮｃｈカレントミラー４０’の出力と入力とされる。Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通接続された出力対の一方（Ｐｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレイン）はＮｃｈトランジスタ１４２、１４４の接続点（ノードＮ７）に接続され、出力対の他方（Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン）はＮｃｈトランジスタ１４１、１４３の接続点（ノードＮ８）に接続されている。
The common connection gate of the first-stage Nch transistor pair (142, 141) is connected to the node N4. The node pair (N3, N4) is input and output from the Nch current mirror 40 ', respectively. One of the commonly connected output pairs of the Pch differential stages 12_1 to 12_N (common drain of the Pch transistors 121_1 to 121_N) is connected to a connection point (node N7) of the
図５において、増幅加速回路２０１の出力電流Ｉａ、Ｉｂは、カレントミラー４０’、３０’の入力端（ノードＮ４、Ｎ２）に結合される構成とされている。
In FIG. 5, output currents Ia and Ib of the
図５の出力回路１００Ｂは、図１のカレントミラー３０、４０を、低電圧カスコード・カレントミラー３０’、４０’に変更しただけなので、図１の出力回路１００Ａと同様の作用を有する。すなわち、入力端子１＿１乃至１＿Ｎにそれぞれ供給される入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎを受け、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値を出力端子２から出力するボルテージフォロワとして動作する
The
＜出力回路の動作＞
図５に示した出力回路１００Ｂの動作について以下に説明する。まず、増幅加速回路２０１以外の出力回路１００Ｂの動作を説明する。
<Operation of output circuit>
The operation of the
第１乃至第Ｎの入力端子１＿１乃至１＿Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎがそれぞれステップ電圧として変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力端子２の出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン）の出力電流が増加し、他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）の出力電流が減少する。
The input signal voltages VI_1 to VI_N of the first to Nth input terminals 1_1 to 1_N change as step voltages, respectively, and the average value of the input signal voltages VI_1 to VI_N is the power supply terminal with respect to the output signal voltage VO of the
Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）の出力電流の減少により、Ｐｃｈトランジスタ１３１のドレイン電流（絶対値）は減少する。このため、Ｐｃｈトランジスタ１３１のドレイン・ソース間電圧（ノードＮ６と第１の電源端子Ｅ１間の差電圧の絶対値）を小さくする作用を生じるが、Ｐｃｈトランジスタ１３３のゲート・ソース間電圧（電圧ＢＰ１とノードＮ６間の差電圧の絶対値）が増加する。このため、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）の充電作用が強まる。結果として、Ｐｃｈトランジスタ１３１のドレイン電流（絶対値）の減少に対応して、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）の電位が上昇する。
The drain current (absolute value) of the
一方、Ｐｃｈトランジスタ１３１と共にゲートがノードＮ２に共通接続されたＰｃｈトランジスタ１３２のドレイン電流（絶対値）も減少する。また、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン）の出力電流が増加するため、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）の電位は低下する。これにより、Ｐｃｈトランジスタ１３４のゲート・ソース間電圧（絶対値）が縮小し、ノードＮ１に供給するＰｃｈトランジスタ１３４のドレイン電流（絶対値）が減少する。このため、ノードＮ１の電位は低下する。
On the other hand, the drain current (absolute value) of the
またＰｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の他方（Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン）の出力電流の増加により、Ｎｃｈトランジスタ１４１のドレイン電流は増加する。このため、Ｎｃｈトランジスタ１４１のドレイン・ソース間電圧（ノードＮ８と第２の電源端子Ｅ２間の差電圧）を大きくする作用を生じるが、Ｎｃｈトランジスタ１４３のゲート・ソース間電圧（電圧ＢＮ１とノードＮ８間の差電圧）が減少する。このため、Ｎｃｈトランジスタ１４３のドレイン（ノードＮ４）の放電作用が弱まる。結果として、Ｎｃｈトランジスタ１４１のドレイン電流（絶対値）の減少に対応して、Ｎｃｈトランジスタ１４３のドレイン（ノードＮ４）の電位が上昇する。
Further, the drain current of the
一方、Ｎｃｈトランジスタ１４１のゲートと共通にゲートがノードＮ４に共通接続されたＮｃｈトランジスタ１４２のドレイン電流も増加する。
On the other hand, the drain current of
また、Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の一方（Ｐｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレイン）の出力電流は減少するため、Ｎｃｈトランジスタ１４２、１４４の接続点（ノードＮ７）の電位は低下する。
Further, since the output current of one of the common output pairs of the Pch differential stages 12_1 to 12_N (the common drain of the Pch transistors 121_1 to 121_N) decreases, the potential at the connection point (node N7) of the
これにより、Ｎｃｈトランジスタ１４４のゲート・ソース間電圧（絶対値）が拡大し、Ｎｃｈトランジスタ１４４のドレイン電流（ノードＮ３に対する吸い込み電流となる）が増加する。このため、ノードＮ３の電位は低下する。
As a result, the gate-source voltage (absolute value) of
ノードＮ１、Ｎ３の電位の低下により、出力増幅段１０２のＰｃｈトランジスタ１７１のゲート電位が低下し、Ｐｃｈトランジスタ１７１のドレイン電流（電源端子Ｅ１から出力端子２への充電電流）が増加し、Ｎｃｈトランジスタ１７２のゲート電位が低下し、Ｎｃｈトランジスタ１７２のドレイン電流（出力端子２から電源端子Ｅ２への放電電流）が減少する。
Due to the decrease in the potential of the nodes N1 and N3, the gate potential of the
これにより、出力端子２の出力信号電圧ＶＯは上昇する。そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の出力電流の差は小さくなり、Ｐｃｈ差動段１２＿１〜１２＿Ｎの出力電流の差は小さくなり、カレントミラー３０’、４０’や浮遊電流源回路（１６１、１６２）の各ノード電位や、各トランジスタの電流は平衡状態へと回復していく。
As a result, the output signal voltage VO at the
そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。 When the output signal voltage VO reaches the average value of the input signal voltages VI_1 to VI_N, the output is stable.
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したときは、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したときと逆の動作になる。すなわち、ノードＮ１、Ｎ３の電位が上昇し、出力増幅段１０２のＰｃｈトランジスタ１７１のゲート電位の上昇により、そのドレイン電流（電源端子Ｅ１から出力端子２への充電電流）が減少し、Ｎｃｈトランジスタ１７２のゲート電位の上昇におり、そのドレイン電流（出力端子２から電源端子Ｅ２への放電電流）は増加する。これにより、出力端子２の出力信号電圧ＶＯは低下し、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
On the other hand, when the average value of the input signal voltages VI_1 to VI_N changes to the power supply terminal E2 (low voltage) side with respect to the output signal voltage VO, the average value of the input signal voltages VI_1 to VI_N is relative to the output signal voltage VO. Thus, the operation is reverse to that when the power supply terminal E1 (high voltage) is changed. That is, the potentials of the nodes N1 and N3 rise, and the drain current (charging current from the power supply terminal E1 to the output terminal 2) decreases due to the rise of the gate potential of the
＜増幅加速回路の動作＞
次に、増幅加速回路２０１の動作について説明する。増幅加速回路２０１（図２の２０１Ａ、図３の２０１Ｂ、図４の２０１Ｃ）の動作は、図１の出力回路１００Ａと同様に、増幅加速回路２０１の制御を受けない出力回路１００Ｂの通常の差動増幅動作への追加の作用となる。
<Operation of amplification acceleration circuit>
Next, the operation of the
増幅加速回路２０１（図２の２０１Ａ、図３の２０１Ｂ、図４の２０１Ｃ）のトランジスタスイッチ２３４、２４４は、出力安定状態（すなわち出力信号電圧ＶＯ＝入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値で平衡時）において、オフとされ、増幅加速回路２０１の出力電流Ｉａ、Ｉｂは遮断されている。
The transistor switches 234 and 244 of the amplification acceleration circuit 201 (201A in FIG. 2, 201B in FIG. 3 and 201C in FIG. 4) are in an output stable state (ie, output signal voltage VO = average value of input signal voltages VI_1 to VI_N) ), The output currents Ia and Ib of the
入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、増幅加速回路２０１の出力電流Ｉａ（ソース電流）がカレントミラー４０’の入力（ノードＮ４）に結合される。
When the average value of the input signal voltages VI_1 to VI_N changes to the power supply terminal E1 (high voltage) side with respect to the output signal voltage VO, the output current Ia (source current) of the
これにより、Ｎｃｈカレントミラー４０’の入力電流（Ｎｃｈトランジスタ１４１、１４３のドレイン電流）が増加し、それに対応してＮｃｈカレントミラー４０’の出力電流（Ｎｃｈトランジスタ１４２、１４４のドレイン電流）も増加する。そして、ノードＮ３の電位低下が加速される。
As a result, the input current of the Nch
さらにノードＮ３の電位低下により、第２の浮遊電流源回路６０のＮｃｈトランジスタ１６２のゲート・ソース間電圧が増大し、そのドレイン電流が増加する。このため、ノードＮ１の電位低下も加速され、出力増幅段１０２のＰｃｈトランジスタ１７１による出力端子２の充電作用が加速される。
Further, due to the potential drop of the node N3, the gate-source voltage of the
なお、出力信号電圧ＶＯが、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、増幅加速回路２０１の出力電流Ｉａは遮断され、増幅加速回路２０１の増幅加速作用も停止される。この後は、増幅加速回路２０１の制御を受けない出力回路１００Ｂの差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
When the output signal voltage VO approaches the average value of the input signal voltages VI_1 to VI_N, the output current Ia of the
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したとき、増幅加速回路２０１の出力電流Ｉｂ（吸込電流）がカレントミラー３０’の入力（ノードＮ２）に結合される。これにより、Ｐｃｈカレントミラー３０’の入力電流（Ｐｃｈトランジスタ１３１、１３２のドレイン電流（絶対値））が増加し、それに対応して、Ｐｃｈカレントミラー３０’の出力電流（Ｐｃｈトランジスタ１３２、１３４のドレイン電流（絶対値））も増加する。そして、ノードＮ１の電位上昇が加速される。
On the other hand, when the average value of the input signal voltages VI_1 to VI_N changes to the power supply terminal E2 (low voltage) side with respect to the output signal voltage VO, the output current Ib (suction current) of the
さらに、ノードＮ１の電位の上昇により、第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のゲート・ソース間電圧（絶対値）が増大し、そのドレイン電流（絶対値）が増加する。このため、ノードＮ３の電位上昇が加速され、出力増幅段１０２のＮｃｈトランジスタ１７２による出力端子２の放電作用が加速される。
Further, the rise in the potential of the node N1 increases the gate-source voltage (absolute value) of the
なお、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、増幅加速回路２０１の出力電流Ｉｂは遮断され、増幅加速回路２０１の増幅加速作用も停止される。
When the output signal voltage VO approaches the average value of the input signal voltages VI_1 to VI_N, the output current Ib of the
この後は、増幅加速回路２０１の制御を受けない出力回路１００Ｂの差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
Thereafter, only the differential amplification operation of the
以上より、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎが変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより高電位側に変化するとき、増幅加速回路２０１は、出力電流Ｉａによりカレントミラー４０’の入力電流と出力電流（ミラー電流）を増加させ、出力端子２の充電動作を加速する。
As described above, when the input signal voltages VI_1 to VI_N change and the average value of the input signal voltages VI_1 to VI_N changes to a higher potential side than the output signal voltage VO, the
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより低電位側に変化するとき、増幅加速回路２０１は、出力電流Ｉｂによりカレントミラー３０’の入力電流、出力電流（ミラー電流）を増加させ、出力端子２の放電動作を加速する。
When the average value of the input signal voltages VI_1 to VI_N changes to a lower potential side than the output signal voltage VO, the
なお、図５の出力回路１００Ｂにおいて、増幅加速回路２０１の出力電流Ｉａ、Ｉｂの結合点を、それぞれノードＮ８、Ｎ６としてもよい。増幅加速回路２０１の出力電流Ｉａ（吐出電流）がノードＮ８に結合された場合の作用は、Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の他方（Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン）の出力電流の増加と同じ作用となり、出力端子２の充電作用が加速される。
In the
増幅加速回路２０１の出力電流Ｉｂ（吸込電流）がノードＮ６に結合された場合の作用は、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）の出力電流の増加と同じ作用となり、出力端子２の放電作用が加速される。
When the output current Ib (suction current) of the
図５の出力回路１００Ｂは、図１の出力回路１００Ａと同様に、増幅加速回路２０１（２０１Ａ、２０１Ｂ、２０１Ｃ）の電流源２３３、２３４の電流値（出力電流Ｉａ、Ｉｂに対応）の設定により、駆動速度（出力端子２の充電速度と放電速度）を制御し加速させることができる。このため、出力安定時における出力回路１００Ｂのアイドリング電流を小さくして静消費電力を抑えるようにした場合であっても、高速動作を実現することができる。すなわち、図５の出力回路１００Ｂは、低消費電力化を実現しつつ高速駆動を実現することができる。
The
図５の出力回路１００Ｂの各電源端子の供給電圧も、図１の出力回路１００Ａの場合と同様の設定が可能である。
The supply voltage of each power supply terminal of the
本実施形態において、図２の増幅加速回路２０１Ａを備えた図５の出力回路１００Ｂ（Ｎ＝２）も、図２の増幅加速回路２０１Ａを備えた図１の出力回路１００Ａ（Ｎ＝２）と同様、図１４の実線ｆ２の特性を有する。したがって、本実施形態においても、複数の入力信号電圧に対して、該複数の入力信号電圧の平均値を出力する出力回路１００Ｂは、関連技術に比べて、該複数の入力信号電圧の電圧差に依存せず高精度な電圧出力が可能である。
In this embodiment, the
＜実施形態３＞
図６は、実施形態３の出力回路１００Ｃの構成を示す図である。図６を参照すると、出力回路１００Ｃは、図１の浮遊電流源回路５０（電流源１５０）が、ノードＮ２、Ｎ４間に並列接続されたＰｃｈトランジスタ１５１とＮｃｈトランジスタ１５２からなる浮遊電流源回路に変更されている。
<Embodiment 3>
FIG. 6 is a diagram illustrating a configuration of the output circuit 100C according to the third embodiment. Referring to FIG. 6, the output circuit 100C is a floating current source circuit including the
また、増幅加速回路２０１の出力電流Ｉａ、Ｉｂの結合点が、カレントミラー４０、３０の入力ノード（Ｎ４、Ｎ２）から、カレントミラー３０、４０の入力ノード（Ｎ２、Ｎ４）に変更されている。なお、図６の出力回路１００Ｃにおいて、浮遊電流源回路５０のＰｃｈトランジスタ１５１とＮｃｈトランジスタ１５２のゲートにはそれぞれバイアス電圧ＢＰ３、ＢＮ３が印加されている。上記以外の出力回路１００Ｃの構成は図１の出力回路１００Ａと同様である。増幅加速回路２０１は、図２〜図４の増幅加速回路２０１Ａ〜２０１Ｃを適用できる。
Further, the coupling point of the output currents Ia and Ib of the
以下では、図６の出力回路１００Ｃにおける増幅加速回路２０１の動作について説明する。
Hereinafter, the operation of the
＜増幅加速回路の動作＞
増幅加速回路２０１は、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎが変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより高電位側に変化するとき、増幅加速回路２０１は出力電流Ｉａ（吐出電流）を供給する。
<Operation of amplification acceleration circuit>
When the input signal voltages VI_1 to VI_N change and the average value of the input signal voltages VI_1 to VI_N changes to a higher potential side than the output signal voltage VO, the
出力電流Ｉａがカレントミラー３０の入力ノード（Ｎ２）に供給されると、ノードＮ２の電位は上昇する。
When the output current Ia is supplied to the input node (N2) of the
これにより、第１の浮遊電流源回路５０のＰｃｈトランジスタ１５１のドレイン電流（絶対値）が増加し、出力電流Ｉａは、第１の浮遊電流源回路５０を介して、カレントミラー４０の入力電流と出力電流の増加に寄与する。その結果、ノードＮ３、Ｎ１の電位が低下し、Ｐｃｈトランジスタ１７１による出力端子２の充電動作が加速される。なお、ノードＮ２の電位上昇は、カレントミラー３０の入力電流、出力電流の減少に寄与し、これも出力端子２の充電加速動作に寄与する。
As a result, the drain current (absolute value) of the
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより低電位側に変化するとき、増幅加速回路２０１は出力電流Ｉｂ（吸込電流）を供給する。出力電流Ｉｂ（吸込電流）がカレントミラー４０の入力ノード（Ｎ４）に供給されると、ノードＮ４の電位は低下する。これにより、第１の浮遊電流源回路５０のＮｃｈトランジスタ１５２のドレイン電流が増加し、出力電流Ｉｂは、第１の浮遊電流源回路５０を介して、カレントミラー３０の入力電流と出力電流の増加に寄与する。その結果、ノードＮ１、Ｎ３の電位が上昇し、Ｎｃｈトランジスタ１７２による出力端子２の放電動作が加速される。なお、ノードＮ４の電位低下は、カレントミラー４０の入力電流と出力電流の減少に寄与し、ノードＮ３の電位の上昇、及び、Ｎｃｈトランジスタ１７２による出力端子２の放電加速に寄与する。
Further, when the average value of the input signal voltages VI_1 to VI_N changes to a lower potential side than the output signal voltage VO, the
以上より、図６の出力回路１００Ｃにおいても、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより高電位側に変化するとき、増幅加速回路２０１は、出力電流Ｉａによりカレントミラー４０の入力電流、出力電流を増加させ、出力端子２の充電動作を加速する。
As described above, also in the output circuit 100C of FIG. 6, when the average value of the input signal voltages VI_1 to VI_N changes to the higher potential side than the output signal voltage VO, the
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより低電位側に変化するとき、増幅加速回路２０１は、出力電流Ｉｂによりカレントミラー３０の入力電流、出力電流を増加させ、出力端子２の放電動作を加速する。
When the average value of the input signal voltages VI_1 to VI_N changes to a lower potential side than the output signal voltage VO, the
なお、カレントミラー３０、４０を図５のカレントミラー３０’、４０’にそれぞれ置換えても同様の効果を得ることができる。
The same effect can be obtained by replacing the
本実施形態において、出力安定時における出力回路１００Ｃのアイドリング電流を小さくして静消費電力を抑えるようにした場合であっても、高速動作を実現することができる。すなわち、図６の出力回路１００Ｃは、低消費電力化を実現しつつ高速駆動を実現することができる In the present embodiment, even when the idling current of the output circuit 100C when the output is stable is reduced to suppress the static power consumption, a high-speed operation can be realized. That is, the output circuit 100C in FIG. 6 can realize high-speed driving while realizing low power consumption.
＜実施形態４＞
図７は、実施形態４の出力回路１００Ｄの構成を示す図である。図７を参照すると、出力回路１００Ｄは、図１の出力回路１００Ａから、Ｐｃｈ差動段１２＿１〜１２＿Ｎが削除され、増幅加速回路２０１が増幅加速回路２０２に変更された構成である。 増幅加速回路２０２の出力電流Ｉａ、Ｉｂは、カレントミラー４０の入力端（ノードＮ４）、カレントミラー３０の出力端（ノードＮ１）に結合される構成とされている。
<Embodiment 4>
FIG. 7 is a diagram illustrating a configuration of an
増幅加速回路２０２は、増幅加速回路２０１と同様に、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎと、出力端子２の出力信号電圧ＶＯを受け、第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と出力信号電圧ＶＯとを比較し、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値よりも低電位の場合、出力電流Ｉａをソース電流として出力し、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値よりも高電位の場合、出力電流Ｉｂをシンク電流として出力する。出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と等しい場合は、出力電流Ｉａ、Ｉｂとも出力されない。増幅加速回路２０２の具体例は、図８〜図１０を参照して後述される。
Similarly to the
＜増幅加速回路＞
次に図８を参照して、図７の増幅加速回路２０２を説明する。図８の増幅加速回路２０２Ａは、図７の増幅加速回路２０２の一実施形態である。図８を参照すると、増幅加速回路２０２Ａは、図２の増幅加速回路２０１Ａにおいて、第２の回路２２０が削除され、第１の回路２１０に、電流源２５３とＰｃｈトランジスタスイッチ２５４が付加された構成である。
<Amplification acceleration circuit>
Next, the
第１の回路２１０の構成は、図２と同様であるため、説明を省略する。
The configuration of the
電流源２５３とＰｃｈトランジスタスイッチ２５４は、第１の電源端子Ｅ１とカレントミラー４０の出力端（ノードＮ１）との間に直列形態で接続される。Ｐｃｈトランジスタスイッチ２５４のゲートは、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対（２３１、２３２）の接続対の他方（Ｎｃｈトランジスタ２１２＿１〜２１２＿Ｎの共通ドレインと負荷素子２３１の接続点ノードＮ２３）に接続される。Ｐｃｈトランジスタスイッチ２５４がオンのとき、電流源２５３の電流が出力電流Ｉｂ（ソース電流）として、カレントミラー４０の出力端（ノードＮ１）に結合される。
The
増幅加速回路２０２Ａの作用は、増幅加速回路２０１Ａの第1の回路２１０と同様、Ｎｃｈ差動段２１＿１〜２１＿Ｎと負荷素子対（２３１、２３２）について、上記式（１６）〜（２０）が成り立つ。したがって、増幅加速回路２０２Ａは、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値となるときに動作安定となる。
The operation of the
出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値より低電位の場合、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の一方（ノードＮ２１）の出力電流が増加し、Ｐｃｈトランジスタスイッチ２３４がオンとされると、電流源２３３が活性化される。そして電流源２３３からの出力電流Ｉａがカレントミラー４０の入力（ノードＮ４）に結合される。このときＰｃｈトランジスタスイッチ２５４はオフのままとなる。
When the output signal voltage VO is lower than the average value of the input signal voltages VI_1 to VI_N, the output current of one of the common output pairs (node N21) of the Nch differential stages 21_1 to 21_N increases, and the
また、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値より高電位の場合、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の他方（ノードＮ２３）の出力電流が増加し、Ｐｃｈトランジスタスイッチ２５４がオンとされると、電流源２５３が活性化される。そして電流源２５３からの出力電流Ｉｂがカレントミラー３０の出力端（ノードＮ１）に結合される。このときＰｃｈトランジスタスイッチ２３４はオフのままとなる。
When the output signal voltage VO is higher than the average value of the input signal voltages VI_1 to VI_N, the output current of the other (node N23) of the common output pair of the Nch differential stages 21_1 to 21_N increases, and the
＜出力回路の動作＞
次に、図７において、増幅加速回路２０２を除く、出力回路１００Ｄの動作について説明する。
<Operation of output circuit>
Next, the operation of the
第１乃至第Ｎの入力端子１＿１乃至１＿Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎがそれぞれステップ電圧として変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力端子２の出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン）の出力電流が増加し、他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）の出力電流が減少する。
The input signal voltages VI_1 to VI_N of the first to Nth input terminals 1_1 to 1_N change as step voltages, respectively, and the average value of the input signal voltages VI_1 to VI_N is the power supply terminal with respect to the output signal voltage VO of the
Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレインからの出力電流の減少により、カレントミラー３０のダイオード接続されたＰｃｈトランジスタ１３１のドレイン電流（絶対値）も減少し、それに対応してＰｃｈトランジスタ１３１のゲート・ソース間電圧（絶対値）が縮小する。
Due to the decrease in the output current from the common drain of the Nch transistors 112_1 to 112_N, the drain current (absolute value) of the diode-connected
これにより、Ｐｃｈトランジスタ１３１とゲートが共通接続されたＰｃｈトランジスタ１３２のドレイン電流（絶対値）も減少する。また、Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインの出力電流は増加するため、ノードＮ１の電位が低下する。
As a result, the drain current (absolute value) of the
一方、カレントミラー４０の入力電流（Ｎｃｈトランジスタ１４１のドレイン電流）、出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）は第１の浮遊電流源回路５０の電流源１５０からの電流に制御され、出力安定状態と同等の電流が流れる。
On the other hand, the input current (the drain current of the Nch transistor 141) and the output current (the drain current of the Nch transistor 142) of the
ノードＮ１の電位が低下すると、第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のゲート・ソース間電圧（絶対値）が減少して、そのドレイン電流が減少する。このため、カレントミラー４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）と、第２の浮遊電流源回路６０の電流の差により、ノードＮ３の電位が低下する。
When the potential of the node N1 decreases, the gate-source voltage (absolute value) of the
ノードＮ１、Ｎ３の電位の低下により、出力増幅段１０２のＰｃｈトランジスタ１７１のドレイン電流（電源端子Ｅ１から出力端子２への充電電流）が増加し、Ｎｃｈトランジスタ１７２のドレイン電流（出力端子２から電源端子Ｅ２への放電電流）は減少する。これにより、出力端子２の出力信号電圧ＶＯは上昇する。そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
Due to the decrease in the potential of the nodes N1 and N3, the drain current of the
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したとき、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン）の出力電流が減少し、他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）の出力電流が増加する。 On the other hand, when the average value of the input signal voltages VI_1 to VI_N changes to the power supply terminal E2 (low voltage) side with respect to the output signal voltage VO, one of the common output pairs of the Nch differential stages 11_1 to 11_N (Nch transistor 111_1). ˜111_N common drain) decreases, and the other (Nch transistors 112_1˜112_N common drain) output current increases.
Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレインからの出力電流の増加により、カレントミラー３０のダイオード接続されたＰｃｈトランジスタ１３１のドレイン電流（絶対値）が増加し、Ｐｃｈトランジスタ１３２のドレイン電流（絶対値）も増加する。また、Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインの出力電流は減少するため、Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインとＰｃｈトランジスタ１３２のドレインの接続点であるノードＮ１の電位が上昇する。
As the output current from the common drain of the Nch transistors 112_1 to 112_N increases, the drain current (absolute value) of the diode-connected
一方、カレントミラー４０の入力電流（Ｎｃｈトランジスタ１４１のドレイン電流）、出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）は、第１の浮遊電流源回路５０の電流源１５０からの電流に制御され、出力安定状態と同等の電流が流れる。
On the other hand, the input current of the current mirror 40 (the drain current of the Nch transistor 141) and the output current (the drain current of the Nch transistor 142) are controlled by the current from the
ノードＮ１の電位が上昇すると、第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のゲート・ソース間電圧（絶対値）が増大し、そのドレイン電流が増加する。このため、カレントミラー４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン）と第２の浮遊電流源回路６０の電流差により、ノードＮ３の電位が上昇する。
When the potential of the node N1 rises, the gate-source voltage (absolute value) of the
ノードＮ１、Ｎ３の電位の上昇により、出力増幅段１０２のＰｃｈトランジスタ１７１のドレイン電流（電源端子Ｅ１から出力端子２への充電電流）が減少し、Ｎｃｈトランジスタ１７２のドレイン電流（出力端子２から電源端子Ｅ２への放電電流）は増加する。これにより、出力端子２の出力信号電圧ＶＯは低下する。そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
Due to the increase in potential of the nodes N1 and N3, the drain current of the
＜増幅加速回路の動作＞
次に、図８の増幅加速回路２０２Ａの動作について、図７及び図８を参照して説明する。
<Operation of amplification acceleration circuit>
Next, the operation of the
増幅加速回路２０２Ａの動作は、増幅加速回路２０２Ａの制御を受けない出力回路１００Ｄの通常の差動増幅動作への追加の作用となる。増幅加速回路２０２Ａのトランジスタスイッチ２３４、２５４は、出力安定状態時（すなわち出力信号電圧ＶＯ＝入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値で平衡時）においてオフとされ、出力電流Ｉａ、Ｉｂは遮断されている。
The operation of the
入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、Ｐｃｈトランジスタスイッチ２３４がオンとなり、電流源２３３が活性化され、電流源２３３からの出力電流Ｉａ（ソース電流）がカレントミラー４０の入力（ノードＮ４）に結合される。これにより、Ｎｃｈカレントミラー４０の入力電流、出力電流（Ｎｃｈトランジスタ１４１、１４２のドレイン電流）が増加し、ノードＮ３の電位低下が加速される。
When the average value of the input signal voltages VI_1 to VI_N changes to the power supply terminal E1 (high voltage) side with respect to the output signal voltage VO, the
さらにノードＮ３を介して浮遊電流源回路６０のＮｃｈトランジスタ１６２のドレイン電流が増加するため、ノードＮ１の電位低下も加速され、出力増幅段１０２による出力端子２の充電作用が加速される。
Furthermore, since the drain current of the
なお、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、Ｐｃｈトランジスタスイッチ２３４がオフとなり、出力電流Ｉａは遮断され、増幅加速回路１０２Ａの増幅加速作用も停止される。この後は、増幅加速回路２０２Ａの制御を受けない出力回路１００Ａの差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
When the output signal voltage VO approaches the average value of the input signal voltages VI_1 to VI_N, the
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したとき、Ｐｃｈトランジスタスイッチ２５４がオンとなり、電流源２５３が活性化され、電流源２５３からの出力電流Ｉｂ（ソース電流）がカレントミラー３０の出力（ノードＮ１）に結合される。これによりノードＮ１の電位上昇が加速される。さらに、ノードＮ１を介して第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のドレイン電流（絶対値）が増加するため、ノードＮ３の電位上昇も加速され、出力増幅段１０２による出力端子２の放電作用が加速される。
On the other hand, when the average value of the input signal voltages VI_1 to VI_N changes to the power supply terminal E2 (low voltage) side with respect to the output signal voltage VO, the
なお、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、Ｐｃｈトランジスタスイッチ２５４がオフとなり、出力電流Ｉｂは遮断され、増幅加速回路２０２Ａの増幅加速作用も停止される。この後は、増幅加速回路２０２Ａの制御を受けない出力回路１００Ｄの差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
When the output signal voltage VO approaches the average value of the input signal voltages VI_1 to VI_N, the
以上より、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎが変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより高電位側に変化するとき、増幅加速回路２０２Ａは、出力電流Ｉａによりカレントミラー４０の入力電流、出力電流を増加させ、出力端子２の充電動作を加速する。
As described above, when the input signal voltages VI_1 to VI_N change and the average value of the input signal voltages VI_1 to VI_N changes to a higher potential side than the output signal voltage VO, the
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより低電位側に変化するとき、増幅加速回路２０２Ａは、カレントミラー３０の出力電流に出力電流Ｉｂを加算し、出力端子２の放電動作を加速する。なお、増幅加速回路２０２Ａは、図１、図５、図６の増幅加速回路２０１と置換えることも可能である。
When the average value of the input signal voltages VI_1 to VI_N changes to a lower potential side than the output signal voltage VO, the
＜増幅加速回路の変形例１＞
次に図９を参照して増幅加速回路２０２の変更例について説明する。図９の増幅加速回路２０２Ｂは、図７の増幅加速回路２０２として図８の増幅加速回路２０２Ａとは別の構成例である。図９を参照すると、増幅加速回路２０２Ｂは、図８の幅加速回路２０２Ａにおいて、Ｎｃｈ差動段２１＿１〜２１＿Ｎの各差動トランジスタ対が共通の１つの電流源２１３で駆動される構成である。図９において、Ｎ個のＮｃｈ差動トランジスタ対と電流源２１３をＮｃｈ差動段２１とする。上記以外の構成は、図８の幅加速回路２０２Ａと同様である。なお、図９は、図３の増幅加速回路２０１Ｂの第２回路２２０が削除され、第１の回路２１０に、電流源２５３とＰｃｈトランジスタスイッチ２５４が付加された構成でもある。図９の増幅加速回路２０２Ｂの作用及び動作は、図８の増幅加速回路２０２Ａの作用及び動作と同様となる。また図９においても、負荷素子対（２３１、２３２）は、それぞれ電流源で構成されているが、図２と同様に、抵抗素子（対）やダイオード（対）に置き換えてもよい。
<
Next, a modified example of the
＜増幅加速回路の変形例２＞
次に図１０を参照して図７の増幅加速回路２０２の別の変更例について説明する。図１０を参照すると、増幅加速回路２０２Ｃは、図９の幅加速回路２０１Ｂにおいて、ゲートが出力端子２に共通接続されるトランジスタ２１２＿１〜２１２＿Ｎを１つのトランジスタ２１２に置き換えた構成である。トランジスタ２１２は差動対を構成するトランジスタ２１１＿１〜２１１＿Ｎの合計のゲート幅に対応するゲート幅を有する。すなわち、増幅加速回路２０１Ｃは、トランジスタ２１１＿１〜２１１＿Ｎが等しいサイズで構成されるとき、トランジスタ２１２はトランジスタ２１１＿１〜２１１＿Ｎのゲート幅のＮ倍とされる。上記以外の構成は図９の幅加速回路２０２Ｂと同様である。図１０においても、負荷素子対（２３１、２３２）は、それぞれ電流源で構成されているが、図２と同様に、抵抗素子（対）やダイオード（対）に置き換えてもよい。図１０の増幅加速回路２０２Ｃは、増幅加速回路２０２Ｂと実質同等であり、増幅加速回路２０２Ｃの作用は、増幅加速回路２０２Ｂと同様に、増幅加速回路２０２Ａの作用と同様となる。これにより、増幅加速回路２０２Ｃの動作は増幅加速回路２０２Ａの動作と同様となる。
<
Next, another modification of the
なお、上記実施形態４では、図７の第１乃至第Ｎの差動段１１−１〜１１−ＮをＮｃｈトランジスタで構成したが、Ｎｃｈの第１乃至第Ｎの差動段１１−１〜１１−Ｎを削除し、図１のＰｃｈの第１乃至第Ｎの差動段１２−１〜１２−Ｎで構成してもよい。この場合、図８乃至図１０の増幅加速回路において、第１乃至第Ｎの差動対２１−１〜２１−ＮはＮｃｈトランジスタ、トランジスタスイッチ２３４、２５４はＰｃｈトランジスタで構成されているが、第１乃至第Ｎの差動対２１−１〜２１−ＮをＰｃｈトランジスタ、トランジスタスイッチ２３４、２５４をＮｃｈトランジスタで構成される。この場合、負荷素子２３１、２３２、電流源２３３、２５３は、それぞれ、第２の電源端子Ｅ２側に接続される。
In the fourth embodiment, the first to Nth differential stages 11-1 to 11-N in FIG. 7 are configured by Nch transistors, but the Nch first to Nth differential stages 11-1 to 11-1 are used. 11-N may be deleted and the first to Nth differential stages 12-1 to 12-N of Pch in FIG. In this case, in the amplification acceleration circuits of FIGS. 8 to 10, the first to Nth differential pairs 21-1 to 21-N are Nch transistors, and the transistor switches 234 and 254 are Pch transistors. The 1st to Nth differential pairs 21-1 to 21-N are constituted by Pch transistors, and the transistor switches 234 and 254 are constituted by Nch transistors. In this case, the
＜実施形態５＞
図１１は、実施形態５の出力回路１００Ｅの構成を示す図である。図１１の出力回路１００Ｅは、図７のカレントミラー３０、４０を、低電圧カスコード・カレントミラー３０’、４０’に変更したものである。図１、及び、図５でカレントミラーの構成が変更された場合の作用及び動作を説明したが、カレントミラー３０、４０をカレントミラー３０’、４０’に変更しても作用及び動作は変わらない。したがって、図１１の出力回路１００Ｅは図７の出力回路１００Ｄと同様の作用及び動作となる（作用、動作の説明は省略する）。増幅加速回路２０２として、図８〜図１０の増幅加速回路２０２Ａ〜２０２Ｃを適用することができる。
<
FIG. 11 is a diagram illustrating a configuration of an
図１１において、増幅加速回路２０２の出力電流Ｉａ、Ｉｂは、カレントミラー４０’の入力端（ノードＮ４）、カレントミラー３０’の出力端（ノードＮ１）に結合される構成とされている。なお、図５で説明したのと同様に、図１１において、増幅加速回路２０２の出力電流Ｉａの結合点をノードＮ４からノードＮ８に変更してもよい。
In FIG. 11, the output currents Ia and Ib of the
＜実施形態６＞
図１２は、実施形態６の出力回路１００Ｆの構成を示す図である。図１２の出力回路１００Ｆは、図７の第１の浮遊電流源回路５０（電流源１５０）が、ノードＮ２、Ｎ４間に並列接続されたＰｃｈトランジスタ１５１とＮｃｈトランジスタ１５２からなる浮遊電流源回路に変更されている。また、増幅加速回路２０２の出力電流Ｉａの結合点が、カレントミラー４０の入力ノード（Ｎ４）から、カレントミラー３０の入力ノード（Ｎ２）に変更されている。なお、図１２の出力回路１００Ｆにおいて、浮遊電流源回路５０のＰｃｈトランジスタ１５１とＮｃｈトランジスタ１５２のゲートにはそれぞれバイアス電圧ＢＰ３、ＢＮ３が印加されている。上記以外の出力回路１００Ｆの構成は、図７の出力回路１００Ｄと同様である（このため、上記以外の同一部分の説明は省略する）。増幅加速回路２０２として、図２〜図４の増幅加速回路２０２Ａ〜２０２Ｃを適用することができる。
<Embodiment 6>
FIG. 12 is a diagram illustrating a configuration of an
増幅加速回路２０２の出力電流Ｉａは、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより高電位側に変化するとき、カレントミラー３０の入力ノード（Ｎ２）に供給される。図６の出力回路１００Ｃと同様に、ノードＮ２、Ｎ４間にトランジスタ１５１、１５２が並列接続された浮遊電流源回路５０を介して、出力電流Ｉａは、カレントミラー４０の入力電流、出力電流の増加に寄与する。したがって、図１２の出力回路１００Fは、図７の出力回路１００Ｄと同様の動作となる。
The output current Ia of the
以上より、図１、図５、図６、図７、図１１、図１２の各出力回路は、増幅加速回路２０１（２０１Ａ、２０１Ｂ、２０１Ｃ）、２０２（２０２Ａ、２０２Ｂ、２０２Ｃ）を備えることで、出力信号電圧ＶＯに対して、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が変化するとき、増幅加速回路の作用により、出力端子２の充電動作及び放電動作が加速される。したがって高速動作が可能である。
1, 5, 6, 7, 11, and 12 includes the amplification acceleration circuits 201 (201 </ b> A, 201 </ b> B, 201 </ b> C) and 202 (202 </ b> A, 202 </ b> B, 202 </ b> C). When the average value of the input signal voltages VI_1 to VI_N changes with respect to the output signal voltage VO, the charging operation and the discharging operation of the
また、出力回路のアイドリング電流を抑えても高速動作が実現できるため、消費電力を低減出来る。また複数の入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの電圧差に依存せず高精度な電圧出力が可能である。 Further, even if the idling current of the output circuit is suppressed, high-speed operation can be realized, so that power consumption can be reduced. Further, highly accurate voltage output is possible without depending on the voltage difference between the plurality of input signal voltages VI_1 to VI_N.
＜実施形態７＞
図１３は、実施形態７の表示装置のデータドライバ（ＬＳＩ（Large Scale Integrated Circuit）等の半導体装置）の要部構成を示す図である。図１３を参照すると、このデータドライバは、シフトレジスタ８０１と、データレジスタ／ラッチ８０２と、レベルシフト回路群８０３と、参照電圧発生回路８０４と、デコーダ回路群８０５と、出力回路群８０６と、を含んで構成される。
<Embodiment 7>
FIG. 13 is a diagram illustrating a main configuration of a data driver (semiconductor device such as an LSI (Large Scale Integrated Circuit)) of the display device according to the seventh embodiment. Referring to FIG. 13, the data driver includes a
出力回路群８０６の各出力回路は、図１乃至図１２を参照して説明した各実施形態の出力回路を用いることができる。出力回路群８０６は、出力数に対応して、出力回路を複数個備えている。
As each output circuit of the
シフトレジスタ８０１は、スタートパルスとクロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。
The
データレジスタ／ラッチ８０２は、シフトレジスタ８０１で決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて、レベルシフト回路群８０３に出力する。
Based on the timing determined by the
レベルシフト回路群８０３は、データレジスタ／ラッチ８０２から出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して、デコーダ回路群８０５に出力する。
The level
デコーダ回路群８０５は、各出力毎に、参照電圧発生回路８０４で生成された参照電圧群から、レベル変換されたデジタルデータ信号に応じてＮ個の参照電圧（ＶＩ＿１乃至ＶＩ＿Ｎ）を選択する。
For each output, the decoder circuit group 805 selects N reference voltages (VI_1 to VI_N) from the reference voltage group generated by the reference
出力回路群８０６は、各出力毎に、デコーダ回路群８０５の対応するデコーダで選択されたＮ個の参照電圧（ＶＩ＿１乃至ＶＩ＿Ｎ）を入力し、その参照電圧に対応した階調信号を増幅出力する。出力回路群８０６の出力端子群は表示装置のデータ線に接続されている。出力回路群８０６の各出力回路として、図１乃至図１２の増幅加速回路を備えた出力回路を適用できる。
The
シフトレジスタ８０１及びデータレジスタ／ラッチ８０２はロジック回路で、一般に低電圧（例えば０Ｖ〜３．３Ｖ）で構成され、対応する電源電圧が供給されている。
The
レベルシフタ群８０３、デコーダ回路群８０５及び出力回路群８０６は、一般に表示素子を駆動するのに必要な高電圧（例えば０Ｖ（ＶＳＳ）〜１８Ｖ（ＶＤＤ））で構成され、対応する電源電圧が供給されている。
The
液晶表示装置のデータドライバでは、更に中位電源電圧（ＶＭＬ、ＶＭＨ）が供給される場合もある。液晶表示装置のデータドライバの場合、参照電圧回路８０４、デコーダ回路群８０５は正極、負極に対応して構成される。また、出力回路群８０６には極性反転信号を含む制御信号が入力される。
In the data driver of the liquid crystal display device, a medium power supply voltage (VML, VMH) may be further supplied. In the case of a data driver of a liquid crystal display device, the
図１乃至図１２を参照して説明した各実施形態、実施形態の出力回路は、出力回路の出力端子に接続するデータ線の充電動作及び放電動作が加速され、さらに高精度出力や消費電力の縮減に好適とされるため、表示装置のデータドライバの出力回路群８０６の各出力回路として構成されている。
In each of the embodiments described with reference to FIGS. 1 to 12, the charging operation and the discharging operation of the data line connected to the output terminal of the output circuit are accelerated, and more accurate output and power consumption are achieved. Since it is suitable for reduction, it is configured as each output circuit of the
本実施形態によれば、各出力回路は、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎを受け、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値を増幅出力する内挿機能を有する出力回路であるため、デコーダ回路群８０５の面積を削減でき、省面積のデータドライバを実現することができる。さらに本実施形態によれば、低消費電力、高精度出力、高速駆動が可能なデータドライバ、表示装置を実現可能としている。 According to this embodiment, each output circuit is an output circuit having an interpolation function that receives the input signal voltages VI_1 to VI_N and amplifies and outputs the average value of the input signal voltages VI_1 to VI_N. The area can be reduced, and an area-saving data driver can be realized. Furthermore, according to the present embodiment, a data driver and a display device capable of low power consumption, high-precision output, and high-speed driving can be realized.
上記した実施形態は以下のように付記される（ただし以下に限定されない）。 The above-described embodiments are appended as follows (but not limited to the following).
（付記１）
差動入力段と、出力増幅段と、増幅加速回路と、第１乃至第Ｎの入力端子（但しＮは２以上の正数）と、出力端子と、第１乃至第４の電源端子と、を備えた出力回路であって、
前記差動入力段は、
前記第１乃至第Ｎの入力端子にそれぞれ供給される第１乃至第Ｎの入力信号電圧と、前記出力端子の出力信号電圧とがそれぞれ差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の差動トランジスタ対を有する第１乃至第Ｎの差動段と、
前記第１の電源端子と第１及び第２のノード間に接続され、前記第１乃至第Ｎの差動段の共通接続された出力対からの出力電流を受ける第２導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子と第３及び第４のノード間に接続された第１導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、
前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１のトランジスタと、
前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２のトランジスタと、
を備え、
前記増幅加速回路は、
前記第１の電源端子に接続される第１の電流源を有し、前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎと前記出力端子の前記出力信号電圧とを比較し、前記第１の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の平均値との電位差（絶対値）より大きいか否かに応じて、
前記第１の電流源を活性化させて前記第１の電流源からの電流を、前記第１の浮遊電流源回路へ入力される側の電流又は前記第１の浮遊電流源回路から出力される側の電流の一方の電流に結合させるか、
前記第１の電流源を非活性化させる、
ように切替制御する第１の回路と、
を含む、ことを特徴とする出力回路。
(Appendix 1)
A differential input stage, an output amplification stage, an amplification acceleration circuit, first to Nth input terminals (where N is a positive number of 2 or more), an output terminal, and first to fourth power supply terminals; An output circuit comprising:
The differential input stage is:
The first to Nth input signal voltages supplied to the first to Nth input terminals and the output signal voltage of the output terminal are respectively input differentially, and one output of the output pair is common. First to Nth differential stages connected to each other and having the first conductivity type differential transistor pair connected in common to the other outputs of the output pair;
A second conductive type transistor pair connected between the first power supply terminal and the first and second nodes and receiving an output current from a commonly connected output pair of the first to Nth differential stages. A first current mirror including:
A second current mirror including a first conductivity type transistor pair connected between the second power supply terminal and the third and fourth nodes;
A first floating current source circuit connected between the second node to which the input of the first current mirror is connected and the fourth node to which an input of the second current mirror is connected;
A second floating current source circuit connected between the first node to which the output of the first current mirror is connected and the third node to which the output of the second current mirror is connected;
With
The output amplification stage includes:
A first transistor of a second conductivity type connected between the third power supply terminal and the output terminal and having a control terminal connected to the first node;
A second transistor of the first conductivity type connected between the fourth power supply terminal and the output terminal and having a control terminal connected to the third node;
With
The amplification acceleration circuit includes:
A first current source connected to the first power supply terminal, comparing 1 / N of the total of the first to Nth input signal voltages with the output signal voltage of the output terminal; The potential difference (absolute value) between the voltage of the first power supply terminal and the output signal voltage is based on the potential difference (absolute value) between the voltage of the first power supply terminal and the average value of the first to Nth input signal voltages. Depending on whether it is big or not,
The first current source is activated, and the current from the first current source is output from the current input to the first floating current source circuit or from the first floating current source circuit. To one of the currents on the side,
Deactivating the first current source;
A first circuit for switching control as follows:
An output circuit comprising:
（付記２）
前記増幅加速回路は、
前記第２の電源端子に接続される第２の電流源を有し、前記第１乃至第Ｎの入力端子にそれぞれ供給される前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎと前記出力端子の前記出力信号電圧とを比較し、前記第２の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、
前記第２の電流源を活性化させて前記第２の電流源からの電流を、前記第１の浮遊電流源回路へ入力される側の電流又は前記第１の浮遊電流源回路から出力される側の電流の他方の電流に結合させるか、
前記第２の電流源を非活性化させる、
ように切替制御する第２の回路と、
を更に含む、ことを特徴とする付記１に記載の出力回路。
(Appendix 2)
The amplification acceleration circuit includes:
A second current source connected to the second power supply terminal, and 1 / N of a total of the first to Nth input signal voltages respectively supplied to the first to Nth input terminals; The output signal voltage of the output terminal is compared, and a potential difference (absolute value) between the voltage of the second power supply terminal and the output signal voltage is the first power supply terminal voltage to the first power supply terminal voltage. Depending on whether the potential difference (absolute value) is greater than 1 / N of the total input signal voltage,
The second current source is activated and the current from the second current source is output from the current input to the first floating current source circuit or from the first floating current source circuit. Side current to the other current,
Deactivating the second current source;
A second circuit for switching control as follows:
The output circuit according to
（付記３）
前記増幅加速回路において、
前記第1の回路が、
前記第１の電源端子に接続される第２の電流源を更に有し、前記第１乃至第Ｎの入力端子にそれぞれ供給される前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎと前記出力端子の前記出力信号電圧とを比較し、前記第２の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第２の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、
前記第２の電流源を活性化させて前記第２の電流源からの電流を、前記第１のノードを介して前記第２の浮遊電流源回路の電流に結合させるか、
前記第２の電流源を非活性化させる、
ように切替制御する、ことを特徴とする付記１に記載の出力回路。
(Appendix 3)
In the amplification acceleration circuit,
The first circuit is
A second current source connected to the first power supply terminal is further included, and 1 / N of the total of the first to Nth input signal voltages respectively supplied to the first to Nth input terminals. And the output signal voltage of the output terminal, and the potential difference (absolute value) between the voltage of the second power supply terminal and the output signal voltage is the same as the voltage of the second power supply terminal and the first to Nth. Depending on whether the potential difference (absolute value) is greater than 1 / N of the total input signal voltage of
Activating the second current source to couple the current from the second current source to the current of the second floating current source circuit via the first node;
Deactivating the second current source;
The output circuit according to
（付記４）
前記増幅加速回路において、
前記第1の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
前記第１乃至第Ｎの差動対の少なくとも一つを駆動する第２の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される負荷素子対と、
前記第１又は第２のカレントミラーの入力側の所定のノードと前記第１の電源端子との間に直列形態に接続される前記第１の電流源と第２導電型の第１のトランジスタスイッチを備え、
前記第１のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記負荷素子対の接続点対の一方に接続され、前記第１の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記１記載の出力回路。
(Appendix 4)
In the amplification acceleration circuit,
The first circuit is
The first to Nth input signals and the output signal are differentially input to each input pair, one output of the output pair is commonly connected, and the other output of the output pair is commonly connected. First to Nth differential pairs of the first conductivity type;
A second current source for driving at least one of the first to Nth differential pairs;
A load element pair connected between the first power supply terminal and a commonly connected output pair of the first to Nth differential pairs;
The first current source and the second conductivity type first transistor switch connected in series between a predetermined node on the input side of the first or second current mirror and the first power supply terminal With
The control terminal of the first transistor switch is connected to one of a connection point pair of the output pair and the load element pair that are commonly connected to the first to Nth differential pairs, and Whether the potential difference (absolute value) between the voltage and the output signal voltage is greater than the potential difference (absolute value) between 1 / N of the sum of the voltage of the first power supply terminal and the first to Nth input signal voltages. The output circuit according to
（付記５）
前記増幅加速回路において、
前記第1の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
前記第１乃至第Ｎの差動対の少なくとも一つを駆動する第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される第１の負荷素子対と、
前記第２のカレントミラーの入力側の所定のノードと前記第１の電源端子との間に直列形態に接続される前記第１の電流源と第２導電型の第１のトランジスタスイッチを備え、
前記第１のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記第１の負荷素子対の接続点対の一方に接続され、前記第１の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定され、
前記第２の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第２導電型の差動トランジスタ対で構成される第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
前記第第（Ｎ＋１）乃至第（２Ｎ）の差動対の少なくとも一つを駆動する第４の電流源と、
前記第２の電源端子と前記第（Ｎ＋１）乃至第（２N）の差動対の共通接続された出力対間に接続される第２の負荷素子対と、
前記第１のカレントミラーの入力側の所定のノードと前記第２の電源端子との間に直列形態に接続される前記第２の電流源と第１導電型の第２のトランジスタスイッチを備え、
前記第２のトランジスタスイッチの制御端子は、前記第（Ｎ＋１）乃至第（２N）の差動対の共通接続された出力対と前記第２の負荷素子対の接続点対の一方に接続され、前記第２の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第２の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記２に記載の出力回路。
(Appendix 5)
In the amplification acceleration circuit,
The first circuit is
The first to Nth input signals and the output signal are differentially input to each input pair, one output of the output pair is commonly connected, and the other output of the output pair is commonly connected. First to Nth differential pairs of the first conductivity type;
A third current source for driving at least one of the first to Nth differential pairs;
A first load element pair connected between the first power supply terminal and the commonly connected output pair of the first to Nth differential pairs;
The first current source connected in series between the predetermined node on the input side of the second current mirror and the first power supply terminal, and a first transistor switch of the second conductivity type,
The control terminal of the first transistor switch is connected to one of a connection point pair of the first to N-th differential pairs and a commonly connected output pair and the first load element pair. The potential difference (absolute value) between the voltage of the power supply terminal and the output signal voltage is based on the potential difference (absolute value) of 1 / N of the sum of the voltage of the first power supply terminal and the first to Nth input signal voltages. Depending on whether it is large or not, it is set on and off respectively.
The second circuit comprises:
The first to Nth input signals and the output signal are differentially input to each input pair, one output of the output pair is commonly connected, and the other output of the output pair is commonly connected. A (N + 1) th to (2N) th differential pair composed of a second conductive type differential transistor pair;
A fourth current source driving at least one of the (N + 1) th to (2N) differential pairs;
A second load element pair connected between the second power supply terminal and the commonly connected output pair of the (N + 1) th to (2N) differential pairs;
The second current source connected in series between the predetermined node on the input side of the first current mirror and the second power supply terminal and a second transistor switch of the first conductivity type;
The control terminal of the second transistor switch is connected to one of a connection point pair of the commonly connected output pair of the (N + 1) th to (2N) differential pairs and the second load element pair, A potential difference (absolute value) between the voltage of the second power supply terminal and the output signal voltage is a potential difference of 1 / N of the sum of the voltage of the second power supply terminal and the first to Nth input signal voltages ( The output circuit according to
（付記６）
前記増幅加速回路において、
前記第1の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
前記第１乃至第Ｎの差動対の少なくとも一つを駆動する第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される第１の負荷素子対と、
前記第１のカレントミラーの入力側の所定のノードと前記第１の電源端子との間に直列形態に接続される前記第１の電流源と第２導電型の第１のトランジスタスイッチを備え、
前記第１のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記第１の負荷素子対の接続点対の一方に接続され、前記第１の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定され、
前記第２の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
前記第第（Ｎ＋１）乃至第（２Ｎ）の差動対の少なくとも一つを駆動する第４の電流源と、
前記第２の電源端子と前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の共通接続された出力対間に接続される第２の負荷素子対と、
前記第２のカレントミラーの入力側の所定のノードと前記第２の電源端子との間に直列形態に接続される前記第２の電流源と第１導電型の第２のトランジスタスイッチを備え、
前記第２のトランジスタスイッチの制御端子は、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の共通接続された出力対と前記第２の負荷素子対の接続点対の一方に接続され、前記第２の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第２の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記２に記載の出力回路。
(Appendix 6)
In the amplification acceleration circuit,
The first circuit is
The first to Nth input signals and the output signal are differentially input to each input pair, one output of the output pair is commonly connected, and the other output of the output pair is commonly connected. First to Nth differential pairs of the first conductivity type;
A third current source for driving at least one of the first to Nth differential pairs;
A first load element pair connected between the first power supply terminal and the commonly connected output pair of the first to Nth differential pairs;
The first current source and a second conductivity type first transistor switch connected in series between a predetermined node on the input side of the first current mirror and the first power supply terminal,
The control terminal of the first transistor switch is connected to one of a connection point pair of the first to N-th differential pairs and a commonly connected output pair and the first load element pair. The potential difference (absolute value) between the voltage of the power supply terminal and the output signal voltage is based on the potential difference (absolute value) of 1 / N of the sum of the voltage of the first power supply terminal and the first to Nth input signal voltages. Depending on whether it is large or not, it is set on and off respectively.
The second circuit comprises:
The first to Nth input signals and the output signal are differentially input to each input pair, one output of the output pair is commonly connected, and the other output of the output pair is commonly connected. (N + 1) to (2N) differential pairs of the second conductivity type,
A fourth current source driving at least one of the (N + 1) th to (2N) differential pairs;
A second load element pair connected between the second power supply terminal and the commonly connected output pair of the (N + 1) th to (2N) differential pairs;
The second current source connected in series between the predetermined node on the input side of the second current mirror and the second power supply terminal and a second transistor switch of the first conductivity type;
The control terminal of the second transistor switch is connected to one of a connection point pair of the commonly connected output pair of the (N + 1) th to (2N) differential pairs and the second load element pair, A potential difference (absolute value) between the voltage of the second power supply terminal and the output signal voltage is a potential difference of 1 / N of the sum of the voltage of the second power supply terminal and the first to Nth input signal voltages ( The output circuit according to
（付記７）
前記増幅加速回路において、
前記第1の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
前記第１乃至第Ｎの差動対の少なくとも一つを駆動する第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される第１の負荷素子対と、
前記第２のカレントミラーの入力側の所定のノードと前記第１の電源端子との間に直列形態に接続される前記第１の電流源と第２導電型の第１のトランジスタスイッチと、
前記第１のノードと前記第１の電源端子との間に直列形態に接続される前記第２の電流源と第２導電型の第２のトランジスタスイッチと、
を備え、
前記第１のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記第１の負荷素子対の接続点対の一方に接続され、前記第１の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定され、
前記第２のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記第１の負荷素子対の接続点対の他方に接続され、前記第２の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第２の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記３に記載の出力回路。
(Appendix 7)
In the amplification acceleration circuit,
The first circuit is
The first to Nth input signals and the output signal are differentially input to each input pair, one output of the output pair is commonly connected, and the other output of the output pair is commonly connected. First to Nth differential pairs of the first conductivity type;
A third current source for driving at least one of the first to Nth differential pairs;
A first load element pair connected between the first power supply terminal and the commonly connected output pair of the first to Nth differential pairs;
A first current source and a second conductivity type first transistor switch connected in series between a predetermined node on the input side of the second current mirror and the first power supply terminal;
The second current source and a second conductivity type second transistor switch connected in series between the first node and the first power supply terminal;
With
The control terminal of the first transistor switch is connected to one of a connection point pair of the first to N-th differential pairs and a commonly connected output pair and the first load element pair. The potential difference (absolute value) between the voltage of the power supply terminal and the output signal voltage is based on the potential difference (absolute value) of 1 / N of the sum of the voltage of the first power supply terminal and the first to Nth input signal voltages. Depending on whether it is large or not, it is set on and off respectively.
The control terminal of the second transistor switch is connected to the other of the connection point pair of the first to Nth differential pairs and the first output element pair, and the second load switch pair. The potential difference (absolute value) between the voltage of the power supply terminal and the output signal voltage is based on the potential difference (absolute value) of 1 / N of the sum of the voltage of the second power supply terminal and the first to Nth input signal voltages. The output circuit according to appendix 3, wherein the output circuit is set to ON and OFF, respectively, depending on whether it is large or not.
（付記８）
前記増幅加速回路において、
前記第1の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
前記第１乃至第Ｎの差動対の少なくとも一つを駆動する第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される第１の負荷素子対と、
前記第１のカレントミラーの入力側の所定のノードと前記第１の電源端子との間に直列形態に接続される前記第１の電流源と第２導電型の第１のトランジスタスイッチと、
前記第１のノードと前記第１の電源端子との間に直列形態に接続される前記第２の電流源と第２導電型の第２のトランジスタスイッチと、
を備え、
前記第１のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記第１の負荷素子対の接続点対の一方に接続され、前記第１の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定され、
前記第２のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記第１の負荷素子対の接続点対の他方に接続され、前記第２の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第２の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記３に記載の出力回路。
(Appendix 8)
In the amplification acceleration circuit,
The first circuit is
The first to Nth input signals and the output signal are differentially input to each input pair, one output of the output pair is commonly connected, and the other output of the output pair is commonly connected. First to Nth differential pairs of the first conductivity type;
A third current source for driving at least one of the first to Nth differential pairs;
A first load element pair connected between the first power supply terminal and the commonly connected output pair of the first to Nth differential pairs;
A first current source and a second conductivity type first transistor switch connected in series between a predetermined node on the input side of the first current mirror and the first power supply terminal;
The second current source and a second conductivity type second transistor switch connected in series between the first node and the first power supply terminal;
With
The control terminal of the first transistor switch is connected to one of a connection point pair of the first to N-th differential pairs and a commonly connected output pair and the first load element pair. The potential difference (absolute value) between the voltage of the power supply terminal and the output signal voltage is based on the potential difference (absolute value) of 1 / N of the sum of the voltage of the first power supply terminal and the first to Nth input signal voltages. Depending on whether it is large or not, it is set on and off respectively.
The control terminal of the second transistor switch is connected to the other of the connection point pair of the first to Nth differential pairs and the first output element pair, and the second load switch pair. The potential difference (absolute value) between the voltage of the power supply terminal and the output signal voltage is based on the potential difference (absolute value) of 1 / N of the sum of the voltage of the second power supply terminal and the first to Nth input signal voltages. The output circuit according to appendix 3, wherein the output circuit is set to ON and OFF, respectively, depending on whether it is large or not.
（付記９）
前記増幅加速回路の前記第1の回路において、
前記第１乃至第Ｎの差動対が、それぞれ個別の電流源で駆動されることを特徴とする付記４乃至８のいずれか一に記載の出力回路。
(Appendix 9)
In the first circuit of the amplification acceleration circuit,
The output circuit according to any one of appendices 4 to 8, wherein the first to Nth differential pairs are driven by individual current sources, respectively.
（付記１０）
前記増幅加速回路の前記第1の回路において、
前記第１乃至第Ｎの差動対が、前記第３の電流源で共通に駆動されることを特徴とする付記５乃至８のいずれか一に記載の出力回路。
(Appendix 10)
In the first circuit of the amplification acceleration circuit,
The output circuit according to any one of
（付記１１）
前記増幅加速回路の前記第1の回路において、
前記第１乃至第Ｎの差動対が、
第１端子同士が共通接続されて前記第３の電流源に接続され、第２端子同士が共通接続されて前記第１の負荷素子対の一方に接続され、制御端子がそれぞれ前記第１乃至第Ｎの入力端子に接続される第１導電型の第１乃至第Ｎのトランジスタと、
第１端子が前記第３の電流源に接続され、第２端子が前記第１の負荷素子対の他方に接続され、制御端子が前記出力端子に接続される第１導電型の第（Ｎ＋１）のトランジスタと、で構成され、
前記第（Ｎ＋１）のトランジスタのゲート幅が前記第１乃至第Ｎのトランジスタのゲート幅の合計値と同一とされる、ことを特徴とする付記１０に記載の出力回路。
(Appendix 11)
In the first circuit of the amplification acceleration circuit,
The first to Nth differential pairs are:
The first terminals are connected in common and connected to the third current source, the second terminals are connected in common and connected to one of the first load element pairs, and a control terminal is connected to each of the first to second terminals. First to Nth transistors of the first conductivity type connected to N input terminals;
A first conductivity type (N + 1) th terminal having a first terminal connected to the third current source, a second terminal connected to the other of the first load element pair, and a control terminal connected to the output terminal. A transistor, and
11. The output circuit according to appendix 10, wherein the gate width of the (N + 1) th transistor is the same as the total gate width of the first to Nth transistors.
（付記１２）
前記増幅加速回路の前記第２の回路において、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対が、前記第４の電流源で共通に駆動されることを特徴とする付記５又は６に記載の出力回路。
(Appendix 12)
(
（付記１３）
前記第１のカレントミラーが、
前記第２導電型のトランジスタ対として、
前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
を備え、
前記第２のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第２導電型の前記１段目トランジスタ対の制御端子に接続され、
前記第１乃至第Ｎの差動段の共通接続された出力対は、第２導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記１乃至１２のいずれか一に記載の出力回路。
(Appendix 13)
The first current mirror is
As the second conductivity type transistor pair,
A first-stage transistor pair of the second conductivity type in which the first terminal is connected in common to the first power supply terminal and the control terminals are connected to each other;
The first terminal is connected to the second terminal of the first-stage transistor pair of the second conductivity type, the second terminal is connected to the first node and the second node, and the control terminals are connected to each other. A second-stage transistor pair of the second conductivity type connected,
With
A second terminal of one transistor of the second-stage transistor pair of the second conductivity type connected to the second node is connected to a control terminal of the first-stage transistor pair of the second conductivity type;
The commonly connected output pairs of the first to Nth differential stages are respectively connected to connection point pairs of the first-stage transistor pair and the second-stage transistor pair of the second conductivity type. The output circuit according to any one of
（付記１４）
前記第２のカレントミラーが、
前記第１導電型のトランジスタ対として、
前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目トランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
備え、
前記第４のノードに接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、前記第１導電型の前記１段目のトランジスタ対の制御端子に接続されている、ことを特徴とする付記１乃至１３のいずれか一に記載の出力回路。
(Appendix 14)
The second current mirror is
As the first conductivity type transistor pair,
A first conductivity type first-stage transistor pair in which a first terminal is connected in common to the second power supply terminal, and control terminals are connected to each other;
The first terminal is connected to the second terminal of the first-stage transistor pair of the first conductivity type, the second terminal is connected to the third node and the fourth node, and the control terminals are connected to each other. A second transistor pair of the first conductivity type connected,
Prepared,
A second terminal of one transistor of the second-stage transistor pair of the second conductivity type connected to the fourth node is connected to a control terminal of the first-stage transistor pair of the first conductivity type. The output circuit according to any one of
（付記１５）
前記差動入力段は、
前記第１乃至第Ｎの入力端子にそれぞれ供給される前記第１乃至第Ｎの入力信号電圧と、前記出力端子の前記出力信号電圧とがそれぞれ差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段を更に備え、
前記第（Ｎ＋１）乃至第（２Ｎ）の差動段の共通接続された出力対が前記第２のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続される、ことを特徴とする付記１に記載の出力回路。
(Appendix 15)
The differential input stage is:
The first to Nth input signal voltages supplied to the first to Nth input terminals and the output signal voltage of the output terminal are respectively input differentially, and one output of the output pair And (N + 1) to (2N) differential stages of the second conductivity type in which the other outputs of the output pair are connected in common,
Note that the commonly connected output pairs of the (N + 1) th to (2N) differential stages are respectively connected to predetermined nodes on the input side and output side of the second current mirror. The output circuit according to 1.
（付記１６）
前記第１の浮遊電流源回路が、電流源を備え、
前記第２の浮遊電流源回路が、
前記第１のノードと前記第３のノード間に接続され制御端子に第１のバイアス電圧を受ける第１導電型のトランジスタと、
前記第１のノードと前記第３のノード間に接続され制御端子に第２のバイアス電圧を受ける第２導電型のトランジスタと、
を備えている、ことを特徴とする付記１乃至５又は７のいずれか一に記載の出力回路。
(Appendix 16)
The first floating current source circuit comprises a current source;
The second floating current source circuit is
A first conductivity type transistor connected between the first node and the third node and receiving a first bias voltage at a control terminal;
A second conductivity type transistor connected between the first node and the third node and receiving a second bias voltage at a control terminal;
The output circuit according to any one of
（付記１７）
前記第１の浮遊電流源回路が、
前記第２のノードと前記第４のノード間に並列に接続され、制御端子に第１のバイアス電圧と第２のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備え、
前記第２の浮遊電流源回路が、
前記第１のノードと前記第３のノード間に並列に接続され、制御端子に第３のバイアス電圧と第４のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備えている、ことを特徴とする付記６又は８記載の出力回路。
(Appendix 17)
The first stray current source circuit comprises:
A first conductivity type transistor and a second conductivity type transistor connected in parallel between the second node and the fourth node and receiving a first bias voltage and a second bias voltage, respectively, at a control terminal; ,
With
The second floating current source circuit is
A first conductivity type transistor and a second conductivity type transistor connected in parallel between the first node and the third node and receiving a third bias voltage and a fourth bias voltage at a control terminal, respectively; ,
The output circuit according to appendix 6 or 8, characterized by comprising:
（付記１８）
差動入力段と、出力増幅段と、増幅加速回路と、第１乃至第Ｎの入力端子（但しNは２以上の正数）と、出力端子と、第１乃至第４の電源端子と、を備えた出力回路であって、
前記差動入力段は、
前記第１乃至第Ｎの入力端子にそれぞれ供給される第１乃至第Ｎの入力信号電圧と、前記出力端子の出力信号電圧とがそれぞれ差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動段と、
前記第１の電源端子と第１及び第２のノード間に接続され、前記第１乃至第Ｎの差動段の共通接続された出力対からの出力電流を受ける第２導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子と第３及び第４のノード間に接続された第１導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、
前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
を備え、
前記増幅加速回路は、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
前記第１乃至第Ｎの差動対の少なくとも一つを駆動する第１の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される負荷素子対と、
前記第１の電源端子に接続される第２の電流源と、
を備え、
前記第１乃至第Ｎの入力信号電圧に応じて前記第１乃至第Ｎの差動対の共通接続された出力対の一方から出力される第１の出力電流と、前記出力信号電圧に応じて前記第１乃至第Ｎの差動対の共通接続された出力対の他方から出力される第２の出力電流とを比較し、前記第１の出力電流が前記第２の出力電流より大きいか否かに応じて、
前記第１の電流源を活性化させて前記第１の電流源からの電流を、前記第１の浮遊電流源回路へ入力される側の電流又は前記第１の浮遊電流源回路から出力される側の電流の一方の電流に結合させるか、
前記第１の電流源を非活性化させる、
ように切替制御する第１の回路と、
を含む、ことを特徴とする出力回路。
(Appendix 18)
A differential input stage, an output amplification stage, an amplification acceleration circuit, first to Nth input terminals (where N is a positive number equal to or greater than 2), an output terminal, and first to fourth power supply terminals; An output circuit comprising:
The differential input stage is:
The first to Nth input signal voltages supplied to the first to Nth input terminals and the output signal voltage of the output terminal are respectively input differentially, and one output of the output pair is common. A first conductivity type first to Nth differential stage connected and connected in common to the other outputs of the output pair;
A second conductive type transistor pair connected between the first power supply terminal and the first and second nodes and receiving an output current from a commonly connected output pair of the first to Nth differential stages. A first current mirror including:
A second current mirror including a first conductivity type transistor pair connected between the second power supply terminal and the third and fourth nodes;
A first floating current source circuit connected between the second node to which the input of the first current mirror is connected and the fourth node to which an input of the second current mirror is connected;
A second floating current source circuit connected between the first node to which the output of the first current mirror is connected and the third node to which the output of the second current mirror is connected;
With
The output amplification stage includes:
A first transistor of a first conductivity type connected between the third power supply terminal and the output terminal and having a control terminal connected to the first node;
A second conductivity type second transistor connected between the fourth power supply terminal and the output terminal and having a control terminal connected to the third node;
With
The amplification acceleration circuit includes:
The first to Nth input signals and the output signal are differentially input to each input pair, one output of the output pair is commonly connected, and the other output of the output pair is commonly connected. First to Nth differential pairs of the first conductivity type;
A first current source for driving at least one of the first to Nth differential pairs;
A load element pair connected between the first power supply terminal and a commonly connected output pair of the first to Nth differential pairs;
A second current source connected to the first power supply terminal;
With
A first output current output from one of the commonly connected output pairs of the first to Nth differential pairs according to the first to Nth input signal voltages, and according to the output signal voltage. A comparison is made with a second output current output from the other of the commonly connected output pairs of the first to Nth differential pairs, and whether or not the first output current is greater than the second output current. Depending on
The first current source is activated, and the current from the first current source is output from the current input to the first floating current source circuit or from the first floating current source circuit. To one of the currents on the side,
Deactivating the first current source;
A first circuit for switching control as follows:
An output circuit comprising:
以上、発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。例えば、電流源は、ソースに所定の電源が供給され、ゲートに所定のバイアス電圧が供給されるトランジスタとしてよい。また、請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。 Although the invention made by the inventors has been specifically described based on the embodiments, it is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Nor. It should be noted that the disclosures of the above patent documents are incorporated herein by reference. Within the scope of the entire disclosure (including claims), the embodiments and the embodiments can be changed and adjusted based on the basic technical concept. For example, the current source may be a transistor in which a predetermined power is supplied to the source and a predetermined bias voltage is supplied to the gate. In addition, various combinations or selections of various disclosed elements are possible within the scope of the claims. That is, the present invention of course includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the technical idea.
１＿１〜１＿Ｎ 入力端子
２ 出力端子
１１＿１〜１１＿Ｎ Ｎｃｈ差動対
１２＿１〜１２＿Ｎ Ｐｃｈ差動対
２１、２１＿１〜２１＿Ｎ Ｎｃｈ差動対
２２＿１〜２２＿Ｎ Ｐｃｈ差動対
３０、４０ カレントミラー
３０’ Ｐｃｈ低電圧カスコードカレントミラー
４０’ Ｎｃｈ低電圧カスコードカレントミラー
５０ 第１の浮遊電流源回路
６０ 第２の浮遊電流源回路
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ
１０１、１０３、１０４ 差動入力段
１０２ 出力増幅段
１１３＿１〜１１３＿Ｎ 定電流源
１１１＿１〜１１１＿Ｎ、１１２＿１〜１１２＿Ｎ ＮＭＯＳトランジスタ
１２１＿１〜１２１＿Ｎ、１２２＿１〜１２２＿Ｎ ＰＭＯＳトランジスタ
１２３＿１〜１２３＿Ｎ 定電流源
１３１、１３２、１３３、１３４ ＰＭＯＳトランジスタ
１４１、１４２、１４３、１４４ ＮＭＯＳトランジスタ
１５０ 電流源
１５１、１６１ ＰＭＯＳトランジスタ
１５２、１６２ ＮＭＯＳトランジスタ
１７１ Ｐｃｈの出力トランジスタ
１７２ Ｎｃｈの出力トランジスタ
２０１、２０１Ａ、２０１Ｂ、２０１Ｃ、２０２、２０２Ａ、２０２Ｂ、２０２Ｃ 増幅加速回路
２１０ 第１の回路
２２０ 第２の回路
２１３、２１３＿１〜２１３＿Ｎ 定電流源
２１１＿１〜２１１＿Ｎ、２１２、２１２＿１〜２１２＿Ｎ ＮＭＯＳトランジスタ
２２１＿１〜２２１＿Ｎ、２２２、２２２＿１〜２２２＿Ｎ ＰＭＯＳトランジスタ
２２３、２２３＿１〜２２３＿Ｎ 定電流源
２３１、２３２、２３３、２４１、２４２、２４３ 電流源（負荷素子）
２３４ ＰＭＯＳトランジスタスイッチ
２４４ ＮＭＯＳトランジスタスイッチ
３００ 差動入力段
３７０ 出力増幅段
３１０ 差動部
３３０ Ｐｃｈ低電圧カスコードカレントミラー
３４０ Ｎｃｈ低電圧カスコードカレントミラー
３５０、３６０ 連絡回路（浮遊電流源回路）
３７１ Ｐｃｈの出力トランジスタ
３７２ Ｎｃｈの出力トランジスタ
３３１〜３３４ ＰＭＯＳトランジスタ
３４１〜３４４ ＮＭＯＳトランジスタ
３１１、３１２、３１３、３１４ Ｎｃｈトランジスタ
３１５、３１６、３１７、３１８ Ｐｃｈトランジスタ
３２１、３２２、３２３、３２４ 電流源
７００ 差動増幅器
７１０ スルーレート加速回路（ＳＢＣ）
８０１ シフトレジスタ
８０２ データレジスタ／ラッチ
８０３ レベルシフト回路群
８０４ 参照電圧発生回路
８０５ デコーダ回路群
８０６ 出力回路群
９８１ ラッチアドレスセレクタ
９８２ ラッチ
９８６ 参照電圧発生回路
９８７ デコーダ
９８８ 出力アンプ
1_1 to
101, 103, 104
113_1 to 113_N constant current sources 111_1 to 111_N, 112_1 to 112_N NMOS transistors 121_1 to 121_N, 122_1 to 122_N PMOS transistors 123_1 to 123_N constant
234
371
801
Claims (18)
前記差動入力段は、前記第１乃至第Ｎの入力端子にそれぞれ供給される第１乃至第Ｎの入力信号と、前記出力端子の出力信号とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された、第１導電型の第１乃至第Ｎの差動段と、
前記第１乃至第Ｎの入力信号と、前記出力信号とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段と、
第１の電源端子と第１及び第２のノード間に接続され、前記第１導電型の前記第１乃至第Ｎの差動段の共通接続された出力対に一端がそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含む第１のカレントミラーと、
第２の電源端子と第３及び第４のノード間に接続され、前記第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段の共通接続された出力対に一端がそれぞれ接続され制御端子が共通接続された第１導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力ノードが接続された前記第２のノードと前記第２のカレントミラーの入力ノードが接続された前記第４のノードとの間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力ノードが接続された前記第１のノードと前記第２のカレントミラーの出力ノードが接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、
第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタと、
を備え、
前記増幅加速回路は、前記第１乃至第Ｎの入力信号と前記出力信号をそれぞれ入力する第１乃至第（Ｎ＋１）の入力ノードと、
前記第４のノードと前記第２のノードのうちの予め定められた一方のノードに接続された第１の出力ノードと、
前記第４のノードと前記第２のノードのうち前記一方とは異なる他方のノードに接続された第２の出力ノードと、
を備え、
前記増幅加速回路は、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と比べて高いか、低いかに応じて、前記第１の出力ノード又は前記第２の出力ノードから電流を出力し、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎと前記出力信号の電圧とが等しい出力安定状態では、前記第１及び第２の出力ノードへの電流出力をともに遮断する、半導体装置。 An output circuit including a differential input stage, an output amplification stage, an amplification acceleration circuit, first to Nth input terminals (where N is a positive integer equal to or greater than 2), and an output terminal;
The differential input stage inputs differentially the first to Nth input signals supplied to the first to Nth input terminals, respectively, and the output signal of the output terminal, and outputs the first of the output pair. A first conductivity type first to N-th differential stage in which one output is commonly connected and a second output of the output pair is commonly connected;
The first to Nth input signals and the output signal are respectively input differentially, the first outputs of the output pair are commonly connected, and the second outputs of the output pair are commonly connected. (N + 1) to (2N) differential stages of the second conductivity type;
A control terminal is connected between the first power supply terminal and the first and second nodes, and has one end connected to the commonly connected output pair of the first to N-th differential stages of the first conductivity type. A first current mirror including a pair of transistors of a second conductivity type commonly connected to each other;
Connected between the second power supply terminal and the third and fourth nodes, one end is connected to each of the commonly connected output pairs of the (N + 1) th to (2N) differential stages of the second conductivity type. A second current mirror including a first conductivity type transistor pair having a control terminal connected in common;
A first floating current source connected between the second node to which the input node of the first current mirror is connected and the fourth node to which the input node of the second current mirror is connected Circuit,
A second floating current source circuit connected between the first node to which the output node of the first current mirror is connected and the third node to which the output node of the second current mirror is connected; ,
With
The output amplification stage is connected between a third power supply terminal and the output terminal, and a second conductivity type first output transistor having a control terminal connected to the first node;
A second output transistor of a first conductivity type connected between a fourth power supply terminal and the output terminal and having a control terminal connected to the third node;
With
The amplification acceleration circuit includes first to (N + 1) th input nodes for inputting the first to Nth input signals and the output signal, respectively.
A first output node connected to a predetermined one of the fourth node and the second node;
A second output node connected to the other node different from the one of the fourth node and the second node;
With
The amplification accelerating circuit includes the first output node or the second output node depending on whether 1 / N of the total voltage of the first to Nth input signals is higher or lower than the voltage of the output signal. In a stable output state where 1 / N of the total of the voltages of the first to Nth input signals is equal to the voltage of the output signal, the current is output from the output nodes of the first to Nth output nodes. A semiconductor device that cuts off both current outputs.
前記第２の電源端子と前記第２の出力ノード間に直列に接続される、第２の電流源と第１導電型の第２のトランジスタスイッチと、
前記第１乃至第Ｎの入力信号の各入力信号の電圧と前記出力信号との電圧にそれぞれ対応する電流を、前記第１乃至第Ｎの入力信号分、それぞれ、電流加算して得た電流を、前記第１及び第２の電源端子の電圧を基準とする電圧に変換した比較結果を、第１及び第２の出力からそれぞれ出力する比較回路と、
を備え、
前記第１及び第２のトランジスタスイッチの制御端子は前記比較回路の前記第１及び第２の出力にそれぞれ接続され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも高い場合に、前記比較回路の前記第１の出力に基づき、前記第１のトランジスタスイッチがオンし、前記第１の電流源が活性化され、前記第１の電流源からの電流が、前記増幅加速回路の前記第１の出力ノードに出力され、前記比較回路の前記第２の出力に基づき、前記第２のトランジスタスイッチがオフし、前記第２の電流源は非活性化され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも低い場合に、前記比較回路の前記第２の出力に基づき、前記第２のトランジスタスイッチがオンし、前記第２の電流源が活性化され前記第２の電流源からの電流が、前記増幅加速回路の前記第２の出力ノードに出力され、前記比較回路の前記第１の出力に基づき、前記第１のトランジスタスイッチがオフし、前記第１の電流源は非活性化され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と等しい場合に、前記比較回路の前記第１及び第２の出力に基づき、前記第１及び第２のトランジスタスイッチがともにオフし、前記第１及び第２の電流源はともに非活性化される、請求項１記載の半導体装置。 The amplification acceleration circuit includes a first current source and a second conductivity type first transistor switch connected in series between the first power supply terminal and the first output node;
A second current source and a first conductivity type second transistor switch connected in series between the second power supply terminal and the second output node;
The current obtained by adding the current corresponding to the voltage of each input signal of the first to Nth input signals and the voltage of the output signal for each of the first to Nth input signals is obtained. A comparison circuit for outputting a comparison result obtained by converting the voltage of the first and second power supply terminals into a voltage based on the first and second outputs, respectively;
With
The control terminals of the first and second transistor switches are connected to the first and second outputs of the comparison circuit, respectively.
When 1 / N of the total voltage of the first to Nth input signals is higher than the voltage of the output signal, the first transistor switch is turned on based on the first output of the comparison circuit. , The first current source is activated, the current from the first current source is output to the first output node of the amplification acceleration circuit, and based on the second output of the comparison circuit, The second transistor switch is turned off and the second current source is deactivated;
When 1 / N of the total voltage of the first to Nth input signals is lower than the voltage of the output signal, the second transistor switch is turned on based on the second output of the comparison circuit. , The second current source is activated, and the current from the second current source is output to the second output node of the amplification acceleration circuit, and based on the first output of the comparison circuit, The first transistor switch is turned off and the first current source is deactivated;
When 1 / N of the sum of the voltages of the first to Nth input signals is equal to the voltage of the output signal, the first and second outputs are based on the first and second outputs of the comparison circuit. 2. The semiconductor device according to claim 1, wherein both of the transistor switches are turned off, and both the first and second current sources are deactivated.
前記第１乃至第Ｎの入力信号と前記出力信号とをそれぞれの入力対に差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
一端が第６の電源端子に接続され、前記第１乃至第Ｎの差動対の各一つを個別に、又は、複数を共通に、駆動する少なくとも１つの第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される第１の負荷素子対と、
前記第１乃至第Ｎの入力信号と前記出力信号とをそれぞれの入力対に差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
一端が第５の電源端子に接続され、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の各一つを個別に、又は、複数を共通に、駆動する、少なくとも１つの第４の電流源と、
前記第２の電源端子と前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の共通接続された出力対間に接続される第２の負荷素子対と、
を備え、
前記第１乃至第Ｎの差動対の共通接続された出力対と、前記第１の負荷素子対の接続点対の一方の接続点を、前記比較回路の第１の出力とし、
前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の共通接続された出力対と、前記第２の負荷素子対の接続点対の一方の接続点を、前記比較回路の第２の出力とし、
前記第１及び第２のトランジスタスイッチの制御端子は前記比較回路の前記第１及び第２の出力にそれぞれ接続され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも高い場合に、前記比較回路の前記第１の出力に基づき、前記第１のトランジスタスイッチがオンし、前記第１の電流源が活性化され、前記第１の電流源からの電流が、前記増幅加速回路の前記第１の出力ノードに出力され、前記比較回路の前記第２の出力に基づき、前記第２のトランジスタスイッチがオフし、前記第２の電流源は非活性化され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも低い場合に、前記比較回路の前記第２の出力に基づき、前記第２のトランジスタスイッチがオンし、前記第２の電流源が活性化され前記第２の電流源からの電流が、前記増幅加速回路の前記第２の出力ノードに出力され、前記比較回路の前記第１の出力に基づき、前記第１のトランジスタスイッチがオフし、前記第１の電流源は非活性化され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と等しい場合に、前記比較回路の前記第１及び第２の出力に基づき、前記第１及び第２のトランジスタスイッチがともにオフし、前記第１及び第２の電流源はともに非活性化される、請求項１記載の半導体装置。 In the amplification acceleration circuit, the comparison circuit includes:
The first to Nth input signals and the output signals are differentially input to the respective input pairs, the first outputs of the output pairs are connected in common, and the second outputs of the output pairs are shared. First to Nth differential pairs of the first conductivity type connected,
At least one third current source having one end connected to a sixth power supply terminal and driving each one of the first to N-th differential pairs individually or in common;
A first load element pair connected between the first power supply terminal and the commonly connected output pair of the first to Nth differential pairs;
The first to Nth input signals and the output signals are differentially input to the respective input pairs, the first outputs of the output pairs are connected in common, and the second outputs of the output pairs are shared. (N + 1) th to (2N) differential pairs of the second conductivity type connected,
At least one fourth current having one end connected to the fifth power supply terminal and driving each one of the (N + 1) to (2N) differential pairs individually or in common. The source,
A second load element pair connected between the second power supply terminal and the commonly connected output pair of the (N + 1) th to (2N) differential pairs;
With
One connection point of the connection pair of the first to Nth differential pairs and the connection point pair of the first load element pair is the first output of the comparison circuit,
One connection point of the commonly connected output pair of the (N + 1) th to (2N) differential pairs and the connection point pair of the second load element pair is set as the second output of the comparison circuit. ,
The control terminals of the first and second transistor switches are connected to the first and second outputs of the comparison circuit, respectively.
When 1 / N of the total voltage of the first to Nth input signals is higher than the voltage of the output signal, the first transistor switch is turned on based on the first output of the comparison circuit. , The first current source is activated, the current from the first current source is output to the first output node of the amplification acceleration circuit, and based on the second output of the comparison circuit, The second transistor switch is turned off and the second current source is deactivated;
When 1 / N of the total voltage of the first to Nth input signals is lower than the voltage of the output signal, the second transistor switch is turned on based on the second output of the comparison circuit. , The second current source is activated, and the current from the second current source is output to the second output node of the amplification acceleration circuit, and based on the first output of the comparison circuit, The first transistor switch is turned off and the first current source is deactivated;
When 1 / N of the sum of the voltages of the first to Nth input signals is equal to the voltage of the output signal, the first and second outputs are based on the first and second outputs of the comparison circuit. 2. The semiconductor device according to claim 1, wherein both of the transistor switches are turned off, and both the first and second current sources are deactivated.
前記第１乃至第Ｎの入力信号をそれぞれ入力し、出力同士が共通接続された第１導電型の第１乃至第Ｎのトランジスタと、
前記出力信号を入力し、前記第１乃至第Ｎのトランジスタのそれぞれの一端と一端が共通に接続され、前記第１乃至第Ｎのトランジスタのゲート幅の合計に相当するゲート幅を持つ第１導電型の第（Ｎ＋１）のトランジスタと、
第６の電源端子と、前記第１乃至第（Ｎ＋１）のトランジスタの共通接続された一端との間に接続された第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎのトランジスタの共通接続された出力との間に接続された第１の負荷素子、及び、前記第１の電源端子と前記第（Ｎ＋１）のトランジスタの出力との間に接続された第２の負荷素子からなる第１の負荷素子対と、
前記第１乃至第Ｎの入力信号をそれぞれ入力し、出力同士が共通接続された第２導電型の第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタと、
前記出力信号を入力し、第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタの一端と一端が共通に接続され、前記第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタのゲート幅の合計に相当するゲート幅を持つ第２導電型の第（２Ｎ＋２）のトランジスタと、
第５の電源端子と、前記第（Ｎ＋２）乃至第（２Ｎ＋２）のトランジスタの共通接続された一端との間に接続された第４の電流源と、
前記第２の電源端子と前記第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタの共通接続された出力との間に接続された第３の負荷素子、及び、前記第２の電源端子と前記第（２Ｎ＋２）のトランジスタの出力との間に接続された第４の負荷素子からなる第２の負荷素子対と、
を備え、
前記第１乃至第Ｎのトランジスタの共通接続された出力と前記第１の負荷素子との接続点を、前記比較回路の前記第１の出力とし、
前記第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタの共通接続された出力と、前記第３の負荷素子との接続点を、前記比較回路の前記第２の出力とする、請求項２記載の半導体装置。 In the amplification acceleration circuit, the comparison circuit includes:
The first to Nth transistors of the first conductivity type, to which the first to Nth input signals are respectively input and the outputs are connected in common;
The output signal is input, and one end and one end of each of the first to Nth transistors are connected in common, and a first conductivity having a gate width corresponding to the total gate width of the first to Nth transistors. A (N + 1) th transistor of the type;
A third current source connected between a sixth power supply terminal and one end of the first to (N + 1) th transistors connected in common;
A first load element connected between the first power supply terminal and a commonly connected output of the first to Nth transistors; and the first power supply terminal and the (N + 1) th transistor. A first load element pair consisting of a second load element connected between the outputs of
(N + 2) to (2N + 1) transistors of the second conductivity type, to which the first to Nth input signals are input and outputs are connected in common,
The output signal is input, and one end and one end of the (N + 2) to (2N + 1) transistors are connected in common, and the gate width corresponds to the total gate width of the (N + 2) to (2N + 1) transistors. A second conductivity type second (2N + 2) transistor having
A fourth current source connected between a fifth power supply terminal and one end of the (N + 2) to (2N + 2) transistors connected in common;
A third load element connected between the second power supply terminal and a commonly connected output of the (N + 2) th to (2N + 1) th transistors, and the second power supply terminal and the (n 2N + 2) a second load element pair consisting of a fourth load element connected between the outputs of the transistors,
With
A connection point between the commonly connected output of the first to Nth transistors and the first load element is defined as the first output of the comparison circuit.
3. The semiconductor according to claim 2, wherein a connection point between the commonly connected output of the (N + 2) to (2N + 1) transistors and the third load element is used as the second output of the comparison circuit. apparatus.
前記第２の浮遊電流源回路が、前記第１のノードと前記第３のノード間に接続され制御端子に第１のバイアス電圧を受ける第１導電型のトランジスタと、
前記第１のノードと前記第３のノード間に接続され制御端子に第２のバイアス電圧を受ける第２導電型のトランジスタと、
を備えている、請求項１に記載の半導体装置。 The first floating current source circuit comprises a fifth current source;
A second conductivity type transistor connected between the first node and the third node and receiving a first bias voltage at a control terminal;
A second conductivity type transistor connected between the first node and the third node and receiving a second bias voltage at a control terminal;
The semiconductor device according to claim 1, comprising:
を備え、
前記第２の浮遊電流源回路が、前記第１のノードと前記第３のノード間に並列に接続され、制御端子に第３のバイアス電圧と第４のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備えている、請求項１に記載の半導体装置。 The first conductivity type, wherein the first floating current source circuit is connected in parallel between the second node and the fourth node, and receives a first bias voltage and a second bias voltage at a control terminal, respectively. And a transistor of the second conductivity type,
With
A first conductivity type, wherein the second floating current source circuit is connected in parallel between the first node and the third node, and receives a third bias voltage and a fourth bias voltage at a control terminal, respectively. And a transistor of the second conductivity type,
The semiconductor device according to claim 1, comprising:
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
を備え、前記第２のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第２導電型の前記１段目トランジスタ対の制御端子に接続され、
前記第１乃至第Ｎの差動段の共通接続された出力対は、第２導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項１に記載の半導体装置。 The first current mirror includes a first-stage transistor pair of a second conductivity type in which a first terminal is commonly connected to the first power supply terminal, and control terminals are connected to each other;
The first terminal is connected to the second terminal of the first-stage transistor pair of the second conductivity type, the second terminal is connected to the first node and the second node, and the control terminals are connected to each other. A second-stage transistor pair of the second conductivity type connected,
And a second terminal of one transistor of the second-stage transistor pair of the second conductivity type connected to the second node is connected to a control terminal of the first-stage transistor pair of the second conductivity type. ,
The commonly connected output pairs of the first to Nth differential stages are respectively connected to connection point pairs of the first-stage transistor pair and the second-stage transistor pair of the second conductivity type. The semiconductor device according to claim 1.
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
備え、前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目のトランジスタ対の制御端子に接続されている、請求項１に記載の半導体装置。 The second current mirror includes a first conductivity type first-stage transistor pair in which a first terminal is commonly connected to the second power supply terminal, and control terminals are connected to each other;
The first terminal is connected to the second terminal of the first-stage transistor pair of the first conductivity type, the second terminal is connected to the third node and the fourth node, and the control terminals are connected to each other. A second transistor pair of the first conductivity type connected,
And a second terminal of one transistor of the second-stage transistor pair of the second conductivity type connected to the fourth node is connected to a control terminal of the first-stage transistor pair of the first conductivity type. The semiconductor device according to claim 1.
前記差動入力段は、前記第１乃至第Ｎの入力端子にそれぞれ供給される第１乃至第Ｎの入力信号と、前記出力端子の出力信号とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された、第１導電型の第１乃至第Ｎの差動段と、
前記第１の電源端子と第１及び第２のノード間に接続され、前記第１導電型の前記第１乃至第Ｎの差動段の共通接続された出力対に一端がそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子と第３及び第４のノード間に接続され、制御端子が共通接続された第１導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力ノードが接続された前記第２のノードと前記第２のカレントミラーの入力ノードが接続された前記第４のノードとの間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力ノードが接続された前記第１のノードと前記第２のカレントミラーの出力ノードが接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、
前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタと、
を備え、
前記増幅加速回路は、前記第１乃至第Ｎの入力信号と前記出力信号をそれぞれ入力する第１乃至第（Ｎ＋１）の入力ノードと、
前記第４のノードと前記第２のノードのうちの予め定められた一方のノードに接続された第１の出力ノードと、
前記第１のノードに接続された第２の出力ノードと、
を備え、
前記増幅加速回路は、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と比べて高いか、低いかに応じて、前記第１の出力ノード又は前記第２の出力ノードから電流を出力し、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎと前記出力信号の電圧とが等しい出力安定状態では、前記第１及び第２の出力ノードへの電流出力をともに遮断する、半導体装置。 An output circuit including a differential input stage, an output amplification stage, an amplification acceleration circuit, first to Nth input terminals (where N is a positive integer equal to or greater than 2), and an output terminal;
The differential input stage inputs differentially the first to Nth input signals supplied to the first to Nth input terminals, respectively, and the output signal of the output terminal, and outputs the first of the output pair. A first conductivity type first to N-th differential stage in which one output is commonly connected and a second output of the output pair is commonly connected;
One end is connected to each of the first power supply terminal and the first and second nodes, and one end is respectively connected to the commonly connected output pair of the first to N-th differential stages of the first conductivity type. A first current mirror including a second conductivity type transistor pair whose terminals are commonly connected;
A second current mirror including a first conductivity type transistor pair connected between the second power supply terminal and the third and fourth nodes and having a control terminal connected in common;
A first floating current source connected between the second node to which the input node of the first current mirror is connected and the fourth node to which the input node of the second current mirror is connected Circuit,
A second floating current source circuit connected between the first node to which the output node of the first current mirror is connected and the third node to which the output node of the second current mirror is connected; ,
With
The output amplification stage is connected between the third power supply terminal and the output terminal, and a second conductivity type first output transistor having a control terminal connected to the first node;
A second output transistor of a first conductivity type connected between the fourth power supply terminal and the output terminal and having a control terminal connected to the third node;
With
The amplification acceleration circuit includes first to (N + 1) th input nodes for inputting the first to Nth input signals and the output signal, respectively.
A first output node connected to a predetermined one of the fourth node and the second node;
A second output node connected to the first node;
With
The amplification accelerating circuit includes the first output node or the second output node depending on whether 1 / N of the total voltage of the first to Nth input signals is higher or lower than the voltage of the output signal. In a stable output state where 1 / N of the total of the voltages of the first to Nth input signals is equal to the voltage of the output signal, the current is output from the output nodes of the first to Nth output nodes. A semiconductor device that cuts off both current outputs.
前記第１の電源端子と第２の出力ノード間に直列に接続される、第２の電流源と第２導電型の第２のトランジスタスイッチと、
前記第１乃至第Ｎの入力信号の各入力信号の電圧と前記出力信号との電圧の差電圧に対応する差電流を、前記第１乃至第Ｎの入力信号分、それぞれ、電流加算して得た差電流を、前記第１の電源端子の電圧を基準とする電圧に変換した比較結果を、第１及び第２の出力から差動出力する比較回路と、
を備え、
前記第１及び第２のトランジスタスイッチの制御端子は、前記比較回路の前記第１及び第２の出力にそれぞれ接続され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも高い場合に、前記比較回路の前記第１の出力に基づき、前記第１のトランジスタスイッチがオンし、前記第１の電流源が活性化され前記第１の電流源からの電流が前記第１の出力ノードに出力され、前記比較回路の前記第２の出力に基づき、前記第２のトランジスタスイッチがオフし、前記第２の電流源は非活性化され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも低い場合に、前記比較回路の第２の出力に基づき、前記第２のトランジスタスイッチがオンし、前記第２の電流源が活性化され前記第２の電流源からの電流が前記第２の出力ノードに出力され、前記比較回路の第１の出力に基づき、前記第１のトランジスタスイッチがオフし、前記第１の電流源は非活性化され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と等しい場合に、前記比較回路の第１及び第２の出力に基づき、前記第１及び第２のトランジスタスイッチがともにオフし、前記第１及び第２の電流源はともに非活性化される、請求項９に記載の半導体装置。 The amplification acceleration circuit includes a first current source and a second conductivity type first transistor switch connected in series between the first power supply terminal and the first output node;
A second current source and a second conductivity type second transistor switch connected in series between the first power supply terminal and a second output node;
A difference current corresponding to the voltage difference between the voltage of each input signal of the first to Nth input signals and the voltage of the output signal is obtained by adding the currents for the first to Nth input signals. A comparison circuit that differentially outputs a comparison result obtained by converting the difference current into a voltage based on the voltage of the first power supply terminal from the first and second outputs;
With
Control terminals of the first and second transistor switches are connected to the first and second outputs of the comparison circuit, respectively.
When 1 / N of the total voltage of the first to Nth input signals is higher than the voltage of the output signal, the first transistor switch is turned on based on the first output of the comparison circuit. , The first current source is activated, the current from the first current source is output to the first output node, and the second transistor switch is based on the second output of the comparison circuit. Off, the second current source is deactivated,
When 1 / N of the total voltage of the first to Nth input signals is lower than the voltage of the output signal, the second transistor switch is turned on based on the second output of the comparison circuit; The second current source is activated, the current from the second current source is output to the second output node, and the first transistor switch is turned off based on the first output of the comparison circuit. The first current source is deactivated;
The first and second transistors based on the first and second outputs of the comparison circuit when 1 / N of the sum of the voltages of the first to Nth input signals is equal to the voltage of the output signal. The semiconductor device according to claim 9, wherein both the switches are turned off and both the first and second current sources are deactivated.
前記第１乃至第Ｎの入力信号と前記出力信号とをそれぞれの入力対に差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
一端が第６の電源端子に接続され、前記第１乃至第Ｎの差動対の一つ又は複数を駆動する第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される第１の負荷素子対と、
を備え、
前記第１乃至第Ｎの差動対の共通接続された出力対と、前記第１の負荷素子対の接続点対の一方の接続点を、前記比較回路の前記第１の出力とし、
前記第１乃至第Ｎの差動対の共通接続された出力対と、前記第１の負荷素子対の接続点対の他方の接続点を前記比較回路の前記第２の出力とする、請求項１０に記載の半導体装置。 In the amplification acceleration circuit, the comparison circuit includes:
The first to Nth input signals and the output signals are differentially input to the respective input pairs, the first outputs of the output pairs are connected in common, and the second outputs of the output pairs are shared. First to Nth differential pairs of the first conductivity type connected,
A third current source having one end connected to a sixth power supply terminal and driving one or more of the first to Nth differential pairs;
A first load element pair connected between the first power supply terminal and the commonly connected output pair of the first to Nth differential pairs;
With
One connection point of a connection point pair of the first to Nth differential pairs and a connection point pair of the first load element pair is set as the first output of the comparison circuit;
The output terminal of the first to N-th differential pairs connected in common and the other connection point of the connection point pair of the first load element pair are used as the second output of the comparison circuit. 10. The semiconductor device according to 10.
前記第１乃至第Ｎの入力信号をそれぞれ入力し、出力同士が共通接続された第１導電型の第１乃至第Ｎのトランジスタと、
前記出力信号を入力し、前記第１乃至第Ｎのトランジスタの一端と一端が共通に接続され、前記第１乃至第Ｎのトランジスタのゲート幅の合計に相当するゲート幅を持つ第１導電型の第（Ｎ＋１）のトランジスタと
第６の電源端子と、前記第１乃至第（Ｎ＋１）のトランジスタの共通接続された一端との間に接続された第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎのトランジスタの共通接続された出力との間に接続された第１の負荷素子、及び、前記第１の電源端子と前記第（Ｎ＋１）のトランジスタの出力との間に接続された第２の負荷素子からなる第１の負荷素子対と、
を備え、
前記第１乃至第Ｎのトランジスタの共通接続された出力と前記第１の負荷素子との接続点を、前記比較回路の前記第１の出力とし、
前記第（Ｎ＋１）のトランジスタの出力と、前記第２の負荷素子との接続点を、前記比較回路の前記第２の出力とする、請求項１０に記載の半導体装置。 In the amplification acceleration circuit, the comparison circuit includes:
The first to Nth transistors of the first conductivity type, to which the first to Nth input signals are respectively input and the outputs are connected in common;
The output signal is input, and one end and one end of the first to Nth transistors are connected in common, and have a gate width corresponding to the total gate width of the first to Nth transistors. A third current source connected between the (N + 1) th transistor, the sixth power supply terminal, and one end of the first to (N + 1) th transistors connected in common;
A first load element connected between the first power supply terminal and a commonly connected output of the first to Nth transistors; and the first power supply terminal and the (N + 1) th transistor. A first load element pair consisting of a second load element connected between the outputs of
With
A connection point between the commonly connected output of the first to Nth transistors and the first load element is defined as the first output of the comparison circuit.
The semiconductor device according to claim 10, wherein a connection point between the output of the (N + 1) th transistor and the second load element is used as the second output of the comparison circuit.
前記第２の浮遊電流源回路が、前記第１のノードと前記第３のノード間に接続され制御端子に第１のバイアス電圧を受ける第１導電型のトランジスタと、
前記第１のノードと前記第３のノード間に接続され制御端子に第２のバイアス電圧を受ける第２導電型のトランジスタと、
を備えている、請求項９に記載の半導体装置。 The first floating current source circuit comprises a fifth current source;
A second conductivity type transistor connected between the first node and the third node and receiving a first bias voltage at a control terminal;
A second conductivity type transistor connected between the first node and the third node and receiving a second bias voltage at a control terminal;
The semiconductor device according to claim 9, comprising:
を備え、
前記第２の浮遊電流源回路が、前記第１のノードと前記第３のノード間に並列に接続され、制御端子に第３のバイアス電圧と第４のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備えている、請求項９に記載の半導体装置。 The first conductivity type, wherein the first floating current source circuit is connected in parallel between the second node and the fourth node, and receives a first bias voltage and a second bias voltage at a control terminal, respectively. And a transistor of the second conductivity type,
With
A first conductivity type, wherein the second floating current source circuit is connected in parallel between the first node and the third node, and receives a third bias voltage and a fourth bias voltage at a control terminal, respectively. And a transistor of the second conductivity type,
The semiconductor device according to claim 9, comprising:
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
を備え、前記第２のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第２導電型の前記１段目トランジスタ対の制御端子に接続され、
前記第１乃至第Ｎの差動段の共通接続された出力対は、第２導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項９に記載の半導体装置。 The first current mirror includes a first-stage transistor pair of a second conductivity type in which a first terminal is commonly connected to the first power supply terminal, and control terminals are connected to each other;
The first terminal is connected to the second terminal of the first-stage transistor pair of the second conductivity type, the second terminal is connected to the first node and the second node, and the control terminals are connected to each other. A second-stage transistor pair of the second conductivity type connected,
And a second terminal of one transistor of the second-stage transistor pair of the second conductivity type connected to the second node is connected to a control terminal of the first-stage transistor pair of the second conductivity type. ,
The commonly connected output pairs of the first to Nth differential stages are respectively connected to connection point pairs of the first-stage transistor pair and the second-stage transistor pair of the second conductivity type. The semiconductor device according to claim 9.
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
備え、前記第４のノードに接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、前記第１導電型の前記１段目のトランジスタ対の制御端子に接続されている、請求項９に記載の半導体装置。 The second current mirror includes a first conductivity type first-stage transistor pair in which a first terminal is commonly connected to the second power supply terminal, and control terminals are connected to each other;
The first terminal is connected to the second terminal of the first-stage transistor pair of the first conductivity type, the second terminal is connected to the third node and the fourth node, and the control terminals are connected to each other. A second transistor pair of the first conductivity type connected,
A second terminal of one transistor of the second-stage transistor pair of the second conductivity type connected to the fourth node is connected to a control terminal of the first-stage transistor pair of the first conductivity type The semiconductor device according to claim 9, which is connected.
スタートパルスとクロック信号に基づき、データラッチのタイミングを決定するシフトレジスタと、
前記シフトレジスタで決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて出力するデータレジスタ／ラッチと、
前記データレジスタ／ラッチから出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して出力するレベルシフト回路群と、
各出力毎に、参照電圧群から、レベルシフト回路群でレベル変換されたデジタルデータ信号に応じた参照電圧を選択するデコーダ回路群と、
表示部の複数のデータ線に対応して前記出力回路を複数備え、各出力毎に、前記デコーダ回路群の対応するデコーダで選択された一つ又は複数の参照電圧を入力し、前記参照電圧に対応した階調信号を増幅出力し、前記出力回路の前記出力端子は、前記表示部の対応するデータ線に接続されている、出力回路群と、
を備えた半導体装置。 The semiconductor device according to claim 1,
A shift register that determines the timing of the data latch based on the start pulse and the clock signal;
A data register / latch that develops input digital video data into digital data signals of each output unit based on the timing determined by the shift register, latches for each predetermined number of outputs, and outputs in accordance with a control signal; ,
A level shift circuit group for level-converting and outputting a digital data signal of each output unit output from the data register / latch from a low amplitude signal to a high amplitude signal;
A decoder circuit group for selecting a reference voltage corresponding to the digital data signal level-converted by the level shift circuit group from the reference voltage group for each output;
A plurality of output circuits are provided corresponding to a plurality of data lines of the display unit, and for each output, one or a plurality of reference voltages selected by a corresponding decoder of the decoder circuit group are input, and the reference voltages are input. Amplifying and outputting a corresponding gradation signal, and the output terminal of the output circuit is connected to a corresponding data line of the display unit;
A semiconductor device comprising:
スタートパルスとクロック信号に基づき、データラッチのタイミングを決定するシフトレジスタと、
前記シフトレジスタで決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて出力するデータレジスタ／ラッチと、
前記データレジスタ／ラッチから出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して出力するレベルシフト回路群と、
各出力毎に、参照電圧群から、レベルシフト回路群でレベル変換されたデジタルデータ信号に応じた参照電圧を選択するデコーダ回路群と、
表示部の複数のデータ線に対応して前記出力回路を複数備え、各出力毎に、前記デコーダ回路群の対応するデコーダで選択された一つ又は複数の参照電圧を入力し、前記参照電圧に対応した階調信号を増幅出力し、前記出力回路の前記出力端子は、前記表示部の対応するデータ線に接続されている、出力回路群と、
を備えた半導体装置。 The semiconductor device according to claim 9.
A shift register that determines the timing of the data latch based on the start pulse and the clock signal;
A data register / latch that develops input digital video data into digital data signals of each output unit based on the timing determined by the shift register, latches for each predetermined number of outputs, and outputs in accordance with a control signal; ,
A level shift circuit group for level-converting and outputting a digital data signal of each output unit output from the data register / latch from a low amplitude signal to a high amplitude signal;
A decoder circuit group for selecting a reference voltage corresponding to the digital data signal level-converted by the level shift circuit group from the reference voltage group for each output;
A plurality of output circuits are provided corresponding to a plurality of data lines of the display unit, and for each output, one or a plurality of reference voltages selected by a corresponding decoder of the decoder circuit group are input, and the reference voltages are input. Amplifying and outputting a corresponding gradation signal, and the output terminal of the output circuit is connected to a corresponding data line of the display unit;
A semiconductor device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012224434A JP2014078804A (en) | 2012-10-09 | 2012-10-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012224434A JP2014078804A (en) | 2012-10-09 | 2012-10-09 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014078804A true JP2014078804A (en) | 2014-05-01 |
Family
ID=50783795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012224434A Pending JP2014078804A (en) | 2012-10-09 | 2012-10-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2014078804A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016006032A1 (en) * | 2014-07-08 | 2016-01-14 | 三菱電機株式会社 | Operational amplifier circuit and bias current supply method |
| JP2017153017A (en) * | 2016-02-26 | 2017-08-31 | ラピスセミコンダクタ株式会社 | Semiconductor device |
-
2012
- 2012-10-09 JP JP2012224434A patent/JP2014078804A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016006032A1 (en) * | 2014-07-08 | 2016-01-14 | 三菱電機株式会社 | Operational amplifier circuit and bias current supply method |
| JPWO2016006032A1 (en) * | 2014-07-08 | 2017-04-27 | 三菱電機株式会社 | Operational amplifier circuit and bias current supply method |
| US9923522B2 (en) | 2014-07-08 | 2018-03-20 | Mitsubishi Electric Corporation | Operational amplifier circuit and bias current supply method |
| JP2017153017A (en) * | 2016-02-26 | 2017-08-31 | ラピスセミコンダクタ株式会社 | Semiconductor device |
| US10262575B2 (en) | 2016-02-26 | 2019-04-16 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
| US10777119B2 (en) | 2016-02-26 | 2020-09-15 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6700854B2 (en) | Semiconductor device | |
| JP5665641B2 (en) | Output circuit, data driver, and display device | |
| JP5616762B2 (en) | Output circuit, data driver, and display device | |
| US7154332B2 (en) | Differential amplifier, data driver and display device | |
| JP5623883B2 (en) | Differential amplifier and data driver | |
| US7907136B2 (en) | Voltage generation circuit | |
| CN108091307B (en) | Output circuit and data driver of liquid crystal display device | |
| US8363045B2 (en) | Class AB amplifier circuit and display apparatus | |
| US7646371B2 (en) | Driver circuit, electro-optical device, and electronic instrument | |
| US8390609B2 (en) | Differential amplifier and drive circuit of display device using the same | |
| US7459967B2 (en) | Differential amplifier, digital-to-analog converter and display device | |
| JP4528819B2 (en) | Multi-input operational amplifier circuit, digital / analog converter using the same, and display device drive circuit using the same | |
| KR101330751B1 (en) | Two-stage operational amplifier with class AB output stage | |
| US6897726B2 (en) | Differential circuit, amplifier circuit, and display device using the amplifier circuit | |
| KR101900951B1 (en) | Output circuit, data driver, and display device | |
| JP2013085080A (en) | Output circuit, data driver and display device | |
| US20110007058A1 (en) | Differential class ab amplifier circuit, driver circuit and display device | |
| US20110199360A1 (en) | Differential amplifier architecture adapted to input level conversion | |
| KR100753151B1 (en) | Operational amplifier for output buffer and signal processing circuit using thereof | |
| US11538432B2 (en) | Output buffer increasing slew rate of output signal voltage without increasing current consumption | |
| JP2014078804A (en) | Semiconductor device | |
| JP2011004309A (en) | Differential signal receiving circuit and display device | |
| JP2009258237A (en) | Liquid crystal driving device | |
| JP2005328464A (en) | Amplifier and liquid crystal display device using the same | |
| JP6966887B2 (en) | Output circuit and display driver |