JP2014078590A - 半導体素子の製造方法及び半導体素子 - Google Patents

Abstract

【課題】ケイ素含有基板を用いて窒化物半導体素子を形成すること。
【解決手段】半導体素子の製造方法は、実施形態の一例において、所定のパターンに形成されたＳｉＯ２層がシリコン基板上に形成され、シリコン基板のうち露出している部分にＧａＮを含むバッファ層が形成されている被処理体を形成する。また、半導体素子の製造方法は、実施形態の一例において、被処理体のバッファ層上にＧａＮ層を成膜する。また、半導体素子の製造方法では、実施形態の一例において、被処理体を形成する形成ステップにおいて、シリコン基板上にＳｉＯ２層を形成し、ＳｉＯ２層を所定のパターンに形成し、シリコン基板のうち露出している部分にＧａＮを含むバッファ層を形成する。
【選択図】図２

Description

本発明の種々の側面及び実施形態は、半導体素子の製造方法及び半導体素子に関するものである。

従来、窒化物半導体膜を成膜するＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition、有機金属気相成長）装置がある。窒化物半導体膜を有する窒化物半導体素子は、バンドギャップが大きいという特徴や、電子の飽和速度が速いという特徴等を有する。窒化物半導体素子は、例えば、発光ダイオード（ＬＥＤ）、青紫色半導体レーザー素子などに用いられる。

窒化物半導体膜は、例えば、成膜装置のシャワーヘッドから処理容器内にガスを供給し、そして、処理容器内の載置台に載置された被処理体上に成膜される。窒化物半導体素子は、例えば、サファイア基板を用いて作成される。

特開２００９−１８２３４０号公報 特開２００９−０７６６９４号公報 特開２００６−２７３７１６号公報

しかしながら、上述した技術では、ケイ素含有基板を用いて窒化物半導体素子を適切に形成できないという問題がある。

開示する半導体素子の製造方法は、１つの実施態様において、所定のパターンに形成されたＳｉＯ２層がシリコン基板上に形成され、前記シリコン基板のうち露出している部分にＧａＮを含むバッファ層が形成されている被処理体を形成する形成ステップと、前記被処理体の前記バッファ層上にＧａＮ層を成膜する成膜ステップとを含む。

開示する成膜装置の１つの態様によれば、ケイ素含有基板を用いて窒化物半導体素子を適切に形成可能となるという効果を奏する。

図１は、成膜装置の一例の概略構成を示す断面図である。 図２は、第１の実施形態に係る半導体素子の製造方法の処理の流れの一例を示すフローチャートである。 図３は、第１の実施形態に係る半導体素子の製造方法の詳細な一例を示すための図である。 図４は、ＳｉＣ層を形成する際に用いるガスの供給機構を有する成膜装置の一例の概略構成を示す断面図である。 図５は、第２の実施形態に係る半導体素子の製造方法の処理の流れの一例を示すフローチャートである。 図６は、第２の実施形態に係る半導体素子の製造方法の詳細な一例を示すための図である。

以下に、開示する半導体素子の製造方法及び半導体素子の実施形態について、図面に基づいて詳細に説明する。なお、本実施形態において開示する発明が限定されるものではない。各実施形態は、処理内容を矛盾させない範囲において、適宜組み合わせることが可能である。

（第１の実施形態）
第１の実施形態における半導体素子の製造方法は、１つの実施形態において、所定のパターンに形成されたＳｉＯ２層がシリコン基板上に形成され、シリコン基板のうち露出している部分にＧａＮを含むバッファ層が形成されている被処理体を形成する形成ステップと、被処理体のバッファ層上にＧａＮ層を成膜する成膜ステップとを含む。

また、第１の実施形態における半導体素子の製造方法は、１つの実施形態において、被処理体を形成する形成ステップは、シリコン基板上にＳｉＯ２層を形成する形成ステップと、ＳｉＯ２層を所定のパターンに形成する形成ステップと、シリコン基板のうち露出している部分にＧａＮを含むバッファ層を形成する形成ステップとを含む。

また、第１の実施形態における半導体素子の製造方法は、１つの実施形態において、被処理体を形成する形成ステップは、シリコン基板のうち露出している部分を炭化させることによって、ＳｉＣ層を形成する形成ステップを更に含む。また、バッファ層を形成する形成ステップは、ＧａＮを含むバッファ層をＳｉＣ層上に形成する。

また、第１の実施形態における半導体素子の製造方法は、１つの実施形態において、ＳｉＯ２層を所定のパターンに形成する形成ステップは、所定のパターンのＳｉＯ２層の側面を傾斜した凸部に形成し、シリコン基板のうち露出している部分に凸部と連続して傾斜した凹部を形成する。

また、第１の実施形態における半導体素子は、１つの実施形態において、所定のパターンに形成されたＳｉＯ２層をシリコン基板上に形成し、シリコン基板のうち露出している部分にバッファ層が形成されており、バッファ層上にＧａＮ層が成膜される。

（第１の実施形態における成膜装置）
図１は、第１の実施形態に係る半導体素子の製造方法に適用される成膜装置の一例の概略構成を示す断面図である。成膜装置１００は、気密に構成された略円筒状の処理容器１を有している。処理容器１は、例えばアルマイト処理（陽極酸化処理）されたアルミニウムなどの材質によって形成されている。処理容器１の中には被処理体である基板Ｓを水平に支持する載置台であるステージ３が配備されている。ステージ３は、円筒状の支持部材５によって支持されている。ステージ３には、二点鎖線で示す基板Ｓを加熱するため、加熱手段としてのヒーター６が埋設されている。ヒーター６は、図示しないヒーター電源から給電されることによって、基板Ｓを所定の温度に加熱する抵抗加熱ヒーターである。基板Ｓを加熱するための加熱手段としては、抵抗加熱ヒーターに限らず、例えばランプ加熱ヒーターでもよい。

処理容器１の天板１ａには、シャワーヘッド１１が設けられている。このシャワーヘッド１１は、内部にガス拡散空間１１ａ、１１ｂが設けられている。シャワーヘッド１１の下面には、多数のガス吐出孔１３ａ、１３ｂが形成されている。ガス拡散空間１１ａはガス吐出孔１３ａに、ガス拡散空間１１ｂはガス吐出孔１３ｂに、それぞれ連通している。シャワーヘッド１１の中央部には、ガス拡散空間１１ａ、１１ｂにそれぞれ連通するガス供給配管１５ｄ、１５ｂが接続されている。

ガス供給配管１５ｄは、ガス供給源１９ａに接続される。また、ガス供給配管１５ｂは、ガス供給源１９ｂに接続されている。ガス供給源１９ａは、ガス供給配管１５ａを介してガス供給配管１５ｄに合流して接続されている。ガス供給配管１５ａ及び１５ｂの途中には、それぞれ、ＭＦＣ（マスフローコントローラ）１７ａ及び１７ｂと、その前後に各２個のバルブ１８ａ及び１８ｂが設けられている。

ガス供給源１９ａ、１９ｂからは、ＭＯＣＶＤの原料ガスが処理容器１内へ供給される。ガス供給源１９ａからは、III族原料ガスとして、例えば、トリメチルアルミニウム、トリエチルアルミニウム、ターシャリーブチルアルミニウム、トリメチルガリウム、トリエチルガリウム、ターシャリーブチルガリウム、トリメチルインジウム、トリエチルインジウム、ターシャリーブチルインジウム、シクロペンタジエニルインジウム等が供給される。また、ガス供給源１９ｂからは、Ｖ族原料として、例えば、アンモニア、アルキルアミン類、ヒドラジン類等が供給される。

III族原料ガスは、ガス供給源１９ａから、ガス供給配管１５ａ、１５ｄを介して、シャワーヘッド１１のガス拡散空間１１ａに供給される。ガス拡散空間１１ａに導入されたIII族原料ガスは、ガス吐出孔１３ａから、処理容器１内の処理空間に噴射される。Ｖ族原料ガスは、ガス供給源１９ｂから、ガス供給配管１５ｂを介して、シャワーヘッド１１のガス拡散空間１１ｂに供給される。ガス拡散空間１１ｂに導入されたＶ族原料ガスは、ガス吐出孔１３ｂから、処理容器１内の処理空間に噴射される。

処理容器１の底壁１ｃには、排気口３１が形成されている。この排気口３１には排気管３３を介して排気装置３５が接続されている。排気装置３５は、例えば図示しない圧力調整弁や真空ポンプなどを備えており、処理容器１内の排気を行って処理容器１内を真空引きできるように構成されている。

成膜装置１００を構成する各エンドデバイス（例えば、ヒーター６、ＭＦＣ１７ａ、１７ｂ、排気装置３５など）は、コンピュータを有する制御部５０に接続されて制御される。制御部５０は、図示は省略するが、ＣＰＵを備えたコントローラと、このコントローラに接続されたユーザーインターフェースおよび記憶部を備えている。ユーザーインターフェースは、工程管理者が成膜装置１００を管理するためにコマンドの入力操作等を行うキーボードやタッチパネル、成膜装置１００の稼働状況を可視化して表示するディスプレイ等を有している。記憶部には、成膜装置１００によって実行される各種処理をコントローラの制御にて実現するための制御プログラム（ソフトウェア）や処理条件データ等が記録されたレシピが保存されている。そして、必要に応じて、ユーザーインターフェースからの指示等にて、任意の制御プログラムやレシピを記憶部から呼び出してコントローラに実行させる。コントローラによって、成膜装置１００の処理容器１内で、所望のＭＯＣＶＤ処理やクリーニング処理が行われる。なお、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記録媒体に格納された状態のものを記憶部に読み込むことによって利用できる。コンピュータ読み取り可能な記録媒体としては、特に制限はないが、例えばＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、フラッシュメモリ、ＤＶＤなどを使用できる。また、前記レシピは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用することも可能である。以上のような構成の成膜装置１００内で、制御部５０の制御に基づき、ＭＯＣＶＤ法によって、窒化物半導体の成膜処理が行われる。

（第１の実施形態に係る半導体素子の製造方法）
図２は、第１の実施形態に係る半導体素子の製造方法の処理の流れの一例を示すフローチャートである。以下に説明するように、第１の実施形態に係る半導体素子の製造方法では、ケイ素含有基板を用いて、ＧａＮ層を成膜する。第１の実施形態では、ケイ素含有基板としてシリコン基板を用いる場合を例に説明する。

図２に示すように、第１の実施形態に係る半導体素子の製造方法では、処理タイミングにおいて（ステップＳ１０１ＹＥＳ）、例えば、ユーザからの指示を受信すると、所定のパターンに形成されたＳｉＯ２層がシリコン基板上に形成され、シリコン基板のうち露出している部分にバッファ層が形成されている被処理体を形成する形成ステップを行う（ステップＳ１０２）。

そして、第１の実施形態に係る半導体素子の製造方法では、被処理体のバッファ層上にＧａＮ層を成膜する成膜ステップを行う（ステップＳ１０３）。例えば、成膜装置１００は、ガス供給源１９ａからトリメチルガリウムを処理容器１に供給し、ガス供給源１９ｂからアンモニアを処理容器１に供給し、基板の温度を１０８０度に制御することによって、ＧａＮ層を成膜する。

ここで、第１の実施形態に係る半導体素子の製造方法についてさらに詳細な一例について説明する。図３は、第１の実施形態に係る半導体素子の製造方法の詳細な一例を示すための図である。図３に示す例では、被処理体を形成する形成ステップとして、例えば、以下に説明する一連の処理を行う。

具体的には、図３の（１）から（２）に示すように、シリコン層２０１上にＳｉＯ２層２０２を形成する形成ステップを行う。例えば、熱酸化膜もしくはＳｉＯ２を堆積できる任意の装置を用いて、ＳｉＯ２膜をＳｉ基板上に成膜することによって、ＳｉＯ２層２０２を形成する。

そして、図３の（２）から（３）に示すように、エッチング装置が、ＳｉＯ２層２０２を所定のパターンに形成する形成ステップを行う。また、この際、エッチング装置は、所定のパターンのＳｉＯ２層２０２の側面を傾斜した凸部に形成し、シリコン層２０１のうち露出している部分に凸部と連続して傾斜した凹部を形成する。例えば、エッチング装置は、ＳｉＯ２をＣＦ４／ＣＨＦ３等でエッチングし、次にＳｉをＨＢｒやＣｌ系等でエッチングすることによりその形状を作成することによって、ＳｉＯ２層２０２を所定のパターンに形成する。なお、エッチング装置としては、任意のエッチング装置を用いて良い。

そして、図３の（３）から（４）に示すように、成膜装置１００が、シリコン層２０１のうち露出している部分にＧａＮを含むバッファ層２０３を形成する形成ステップを行う。例えば、成膜装置１００は、ガス供給源１９ａからトリメチルガリウムを処理容器１に供給し、ガス供給源１９ｂからアンモニアを処理容器１に供給し、基板温度を６４０度に制御し、ＧａＮバッファ層を７０〜１２０ｎｍ堆積させることによって、バッファ層２０３を形成する。なお、図３の（４）に示す構造体は、ＧａＮ層２０４がバッファ層２０３上に形成される被処理体となる。

その後、図３の（４）から（５）に示すように、バッファ層２０３上にＧａＮ層が成膜されることによって、図３の（５）に示すように、半導体素子が形成される。具体的には、半導体素子は、所定のパターンに形成されたＳｉＯ２層２０２がシリコン層２０１上に形成され、シリコン層２０１のうち露出している部分にバッファ層２０３が形成されており、バッファ層２０３上にＧａＮ層２０４が成膜されている。

なお、成膜装置１００がバッファ層２０３を形成する前に、シリコン層２０１のうち露出している部分を炭化させることによって、ＳｉＣ層を形成する形成ステップを更に行っても良い。例えば、成膜装置１００は、図３の（３）に示す構造体に対して、図４の成膜装置１００中のガス供給源１９ｃからメタン、エタンやプロパンもしくはメチルシランのようなシリコンとカーボンで構成されたガスなどを処理容器内に供給し、基板の温度を９００〜１０００度C程度に制御することによって、ＳｉＣ層を形成する。この場合、成膜装置１００は、その後、ＧａＮを含むバッファ層２０３をＳｉＣ層上に形成することになる。この際、成膜装置１００は、〜１０ｎｍ程度のＳｉＣ層を形成する。すなわち、ＧａＮとの格子定数との差が小さいＳｉＣ層を更に設けることによって、ＳｉＣ層を有さない場合と比較して薄いバッファ層２０３を形成する。

この場合、成膜装置１００は、図１に示す構成に加えて、更に、ＳｉＣ層を形成する際に用いるガスの供給機構を有する。例えば、図４は、ＳｉＣ層を形成する際に用いるガスの供給機構を有する成膜装置の一例の概略構成を示す断面図である。図４に示す例では、成膜装置１００は、ガス供給配管１５ｃと、ＭＦＣ（マスフローコントローラ）１７ｃと、バルブ１８ｃと、ガス供給源１９ｃとを更に有する。

ここで、ガス供給配管１５ｄは、ガス供給源１９ｃに接続される。ガス供給源１９ｃは、ガス供給配管１５ｃを介してガス供給配管１５ｄに合流して接続されている。ガス供給配管１５ｃの途中には、それぞれ、ＭＦＣ（マスフローコントローラ）１７ｃと、その前後に各２個のバルブ１８ｃが設けられる。

ガス供給源１９ｃからは、ＳｉＣ層を形成する際に用いられるガスが処理容器１内へ供給される。ガス供給源１９ｃからは、例えば、ＣＨ４ガスやＳｉとＣを構成原料とするモノメチルシランなどのガスが供給される。

（第１の実施形態による効果）
上述したように、第１の実施形態によれば、所定のパターンに形成されたＳｉＯ２層２０２がシリコン層２０１上に形成され、シリコン層２０１のうち露出している部分にバッファ層２０３が形成されている被処理体を形成する形成ステップと、被処理体のバッファ層２０３上にＧａＮ層２０４を成膜する成膜ステップとを行う。このように、シリコン含有基板の表面に加工を施し、ＧａＮ成長に適した形状とすることによって、ケイ素含有基板を用いて窒化物半導体素子を適切に形成可能となる。

すなわち、ＧａＮ層２０４をケイ素含有基板上に直接成膜させる場合、ケイ素含有基板とＧａＮ層２０４との格子定数が大きく違うため、ＧａＮ層２０４を成膜することは困難である。ケイ素含有基板上に、形成されたＧａＮを含むバッファ層２０３上にＧａＮ層２０４を成膜することによって、格子定数の違いの大きさをより小さくでき、窒化物半導体素子を適切に形成可能となる。

また、第１の実施形態における半導体素子の製造方法は、１つの実施形態において、被処理体を形成する形成ステップは、シリコン層２０１上にＳｉＯ２層２０２を形成する形成ステップと、ＳｉＯ２層２０２を所定のパターンに形成する形成ステップと、シリコン層２０１のうち露出している部分にＧａＮを含むバッファ層２０３を形成する形成ステップとを含む。この結果、ケイ素含有基板から窒化物半導体素子を適切に形成可能となる。また、シリコン層２０１上にＳｉＯ２層２０２が形成されており、ＳｉＯ２層２０２の露出した面に設けられたバッファ層２０３上にＧａＮ層２０４が成膜されることによって、ＧａＮ層２０４を選択成長させることができ、ＧａＮ層２０４の欠陥部位を少なくすることが可能となる。

また、第１の実施形態における半導体素子の製造方法は、１つの実施形態において、被処理体を形成する形成ステップは、シリコン層２０１のうち露出している部分を炭化させることによって、ＳｉＣ層を形成する形成ステップを更に含む。また、バッファ層２０３を形成する形成ステップは、バッファ層２０３をＳｉＣ層上に形成する。このように、ＧａＮとの格子定数の差がＡｌ２Ｏ３と比較して相対的に小さく５％程度となるＳｉＣ層を更に設けることによって、ケイ素含有基板を用いて窒化物半導体素子を適切に形成可能となる。また、ＧａＮとの格子定数との差が小さいＳｉＣ層を更に設けることによって、ＳｉＣ層を有さない場合と比較して薄いバッファ層２０３を用いることが可能となる。この結果、コストを削減でき、歩留まりの向上が可能となる。

また、シリコン層２０１の表面にＳｉＣ層を形成し、その上にバッファ層２０３を設けることによって、シリコン層とＧａＮとの格子定数の差による影響を減少することが可能となる。

また、第１の実施形態における半導体素子の製造方法は、１つの実施形態において、ＳｉＯ２層２０２を所定のパターンに形成する形成ステップが、所定のパターンのＳｉＯ２層２０２の側面を傾斜した凸部に形成し、シリコン層２０１のうち露出している部分に凸部と連続して傾斜した凹部を形成する。この結果、ケイ素含有基板を用いて窒化物半導体素子を適切に形成可能となる。

（第２の実施形態）
第２の実施形態における半導体素子の製造方法は、１つの実施形態において、第１のシリコン層とＳｉＯ２層と所定のパターンに形成された第２のシリコン層とが順に積層されており、第２のシリコン層上にＳｉＣ層とＧａＮを含むバッファ層とが順に積層されている被処理体を形成する形成ステップと、バッファ層上にＧａＮ層を成膜する成膜ステップとを含む。

また、第２の実施形態における半導体素子の製造方法は、１つの実施形態において、被処理体を形成する形成ステップは、第１のシリコン層とＳｉＯ２層と第２のシリコン層とが順に積層されているＳＯＩ基板において、ＳｉＯ２層上に積層されている第２のシリコン層を所定のパターンに形成する形成ステップと、第２のシリコン層の表面を炭化させることによってＳｉＣ層を形成する形成ステップと、ＧａＮを含むバッファ層をＳｉＣ層上に形成する形成ステップとを含む。

また、第２の実施形態における半導体素子の製造方法は、１つの実施形態において、第２のシリコン層を所定のパターンに形成する形成ステップは、所定のパターンの第２のシリコン層の側面を傾斜した凸部に形成する。

また、第２の実施形態における半導体素子は、１つの実施形態において、第１のシリコン層とＳｉＯ２層と所定のパターンに形成された第２のシリコン層とが順に積層されており、第２のシリコン層上にＳｉＣ層とバッファ層とが順に積層されており、バッファ層上にＧａＮ層が成膜される。

（第２の実施形態に係る半導体素子の製造方法）
図５は、第２の実施形態に係る半導体素子の製造方法の処理の流れの一例を示すフローチャートである。以下では、第１の実施形態に係る半導体素子の製造方法と同様の点については、適宜説明を省略する。以下に説明するように、第２の実施形態に係る半導体素子の製造方法では、ケイ素含有基板として、例えば、ＳＯＩ（Silicon on Insulator）基板を用いて、ＧａＮ層を成膜する。

図５に示すように、第２の実施形態に係る半導体素子の製造方法では、処理タイミングにおいて（ステップＳ２０１ＹＥＳ）、例えば、ユーザからの指示を受信すると、第１のシリコン層とＳｉＯ２層と所定のパターンに形成された第２のシリコン層とが順に積層されており、第２のシリコン層上にＳｉＣ層とＧａＮを含むバッファ層とが順に積層されている被処理体を形成する形成ステップを行う（ステップＳ２０２）。そして、第２の実施形態における半導体素子の製造方法では、バッファ層上にＧａＮ層を成膜する成膜ステップを行う。（ステップＳ２０３）。

ここで、第２の実施形態に係る半導体素子の製造方法についてさらに詳細な一例について説明する。図６は、第２の実施形態に係る半導体素子の製造方法の詳細な一例を示すための図である。図６に示す例では、成膜装置１００は、被処理体を形成する形成ステップとして、例えば、以下に説明する一連の処理を行う。

具体的には、図６の（１）から（２）に示すように、エッチング装置は、第１のシリコン層３０１とＳｉＯ２層３０２と第２のシリコン層３０３とが順に積層されているＳＯＩ基板において、ＳｉＯ２層３０２上に積層されている第２のシリコン層３０３を所定のパターンに形成する形成ステップを行う。また、この際、エッチング装置は、所定のパターンに形成された第２のシリコン層３０３の側面を傾斜した凸部に形成する。例えば、エッチング装置は、ＳｉをＨＢｒやＣｌ系等でエッチングすることによって、第２のシリコン層３０３の側面を傾斜した凸部に形成する。

そして、図６の（２）から（３）に示すように、成膜装置１００は、第２のシリコン層３０３の表面を炭化させることによって、ＳｉＣ層３０４を形成する形成ステップを行う。そして、図６の（３）から（４）に示すように、成膜装置１００は、ＧａＮを含むバッファ層３０５をＳｉＣ層３０４上に形成する形成ステップを行う。なお、図６の（４）に示す構造体は、ＧａＮ層３０６がバッファ層３０５上に形成される被処理体となる。

その後、図６の（４）から（５）に示すように、バッファ層３０５上にＧａＮ層３０６が成膜されることによって、図６の（５）に示すように、半導体素子が形成される。具体的には、半導体素子は、第１のシリコン層３０１とＳｉＯ２層３０２と所定のパターンに形成された第２のシリコン層３０３とが順に積層されており、第２のシリコン層３０３上にＳｉＣ層３０４とバッファ層３０５とが順に積層されており、バッファ層３０５上にＧａＮ層３０６が成膜されている。

（第２の実施形態による効果）
上述したように、第２の実施形態における半導体素子の製造方法では、１つの実施形態において、第１のシリコン層３０１とＳｉＯ２層３０２と所定のパターンに形成された第２のシリコン層３０３とが順に積層されており、第２のシリコン層３０３上にＳｉＣ層３０４とＧａＮを含むバッファ層３０５とが順に積層されている被処理体を形成する形成ステップと、バッファ層３０５上にＧａＮ層３０６を成膜する成膜ステップとを含む。このように、シリコン含有基板の表面に加工を施し、ＧａＮ成長に適した形状とすることによって、ケイ素含有基板を用いて窒化物半導体素子を適切に形成可能となる。

すなわち、ＧａＮ層３０６をケイ素含有基板上に直接成膜させることによって成長させる場合、ケイ素含有基板とＧａＮ層３０６との格子定数が大きく違うため、ＧａＮ層３０６を成膜することは困難である。ＳＯＩ基板上に、ＳｉＯ２層３０２と格子定数の差がＧａＮと比較して相対的に小さい第２のシリコン層３０３であって所定のパターンを有する第２のシリコン層３０３を設け、第２のシリコン層３０３と格子定数の差がＧａＮと比較して相対的に小さいＳｉＣ層３０４を設け、ＳｉＣ層３０４と格子定数の差がＧａＮと比較して相対的に小さいバッファ層３０５を設け、バッファ層３０５上にＧａＮ層３０６を成膜することによって、格子定数の違いの大きさをより小さくでき、窒化物半導体素子を適切に形成可能となる。

また、シリコン層３０１の表面にＳｉＣ層３０４を形成し、その上にバッファ層３０５を設けることによって、シリコン層とＧａＮとの格子定数の差による影響を減少することが可能となる。

また、このように、ＧａＮとの格子定数の差がＡｌ２Ｏ３と比較して相対的に小さく５％程度となるＳｉＣ層３０４を設けることによって、ケイ素含有基板を用いて窒化物半導体素子を適切に形成可能となる。また、ＧａＮとの格子定数との差が小さいＳｉＣ層３０４をバッファ層３０５の下に設けることによって、ＳｉＣ層３０４を有さない場合と比較して薄いバッファ層３０５とすることが可能となる。この結果、コストを削減でき、歩留まりを向上可能となる。

また、ＳｉＯ２層３０２の露出した面に設けられたバッファ層３０５上にＧａＮ層３０６が成膜されることによって、ＧａＮ層３０６を選択成長させることができ、ＧａＮ層３０６の欠陥部位を少なくすることが可能となる。

また、第２の実施形態における半導体素子の製造方法は、１つの実施形態において、被処理体を形成する形成ステップは、第１のシリコン層３０１とＳｉＯ２層３０２と第２のシリコン層３０３とが順に積層されているＳＯＩ基板において、ＳｉＯ２層３０２上に積層されている第２のシリコン層３０３を所定のパターンに形成する形成ステップと、第２のシリコン層３０３の表面を炭化させることによってＳｉＣ層３０４を形成する形成ステップと、ＧａＮを含むバッファ層３０５をＳｉＣ層３０４上に形成する形成ステップとを含む。この結果、ＳＯＩ基板から窒化物半導体素子を適切に形成可能となる。

また、第２の実施形態における半導体素子の製造方法は、１つの実施形態において、第２のシリコン層３０３を所定のパターンに形成する形成ステップは、所定のパターンの第２のシリコン層３０３の側面を傾斜した凸部に形成する。この結果、斜め面を用いてＧａＮ層３０６を成膜可能となり、ＧａＮ層３０６を効率良く成膜可能となる。また、傾斜角度を変えることによって、任意の傾斜面を用いて、ＧａＮ層３０６を成膜可能となる。

（その他の実施形態）
なお、上述した実施形態は一例であり、上述した実施形態以外にも、その他の実施形態にて実施されても良い。例えば、本実施例において説明した各処理のうち、自動的に行われるものとして説明した処理の全部又は一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部又は一部を公知の方法によって自動的に行っても良い。

２０１ シリコン基板
２０２ ＳｉＯ２層
２０３ バッファ層
２０４ ＧａＮ層
３０１ 第１のシリコン層
３０２ ＳｉＯ２層
３０３ 第２のシリコン層
３０４ ＳｉＣ層
３０５ バッファ層
３０６ ＧａＮ層

Claims (9)

1. 所定のパターンに形成されたＳｉＯ２層がシリコン基板上に形成され、前記シリコン基板のうち露出している部分にＧａＮを含むバッファ層が形成されている被処理体を形成する形成ステップと、
   前記被処理体の前記バッファ層上にＧａＮ層を成膜する成膜ステップと
   を含む半導体素子の製造方法。
2. 前記被処理体を形成する形成ステップは、
   前記シリコン基板上に前記ＳｉＯ２層を形成する形成ステップと、
   前記ＳｉＯ２層を所定のパターンに形成する形成ステップと、
   前記シリコン基板のうち露出している部分にＧａＮを含む前記バッファ層を形成する形成ステップと
   を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記被処理体を形成する形成ステップは、前記シリコン基板のうち露出している部分を炭化させることによって前記ＳｉＣ層を形成する形成ステップを更に含み、
   前記バッファ層を形成する形成ステップは、前記バッファ層を前記ＳｉＣ層上に形成することを特徴とする請求項２に記載の半導体素子の製造方法。
4. 前記ＳｉＯ２層を所定のパターンに形成する形成ステップは、所定のパターンの前記ＳｉＯ２層の側面を傾斜した凸部に形成し、前記シリコン基板のうち露出している部分に前記凸部と連続して傾斜した凹部を形成することを特徴とする請求項２に記載の半導体素子の製造方法。
5. 所定のパターンに形成されたＳｉＯ２層をシリコン基板上に形成され、前記シリコン基板のうち露出している部分にＧａＮを含むバッファ層が形成されており、前記バッファ層上にＧａＮ層が成膜された半導体素子。
6. 第１のシリコン層とＳｉＯ２層と所定のパターンに形成された第２のシリコン層とが順に積層されており、前記第２のシリコン層上にＳｉＣ層とバッファ層とが順に積層されている被処理体を形成する形成ステップと、
   前記バッファ層上にＧａＮ層を成膜する成膜ステップと
   を含む半導体素子の製造方法。
7. 前記被処理体を形成する形成ステップは、
   前記第１のシリコン層と前記ＳｉＯ２層と前記第２のシリコン層とが順に積層されているＳＯＩ基板において、前記ＳｉＯ２層上に積層されている前記第２のシリコン層を所定のパターンに形成する形成ステップと、
   前記第２のシリコン層の表面を炭化させることによって前記ＳｉＣ層を形成する形成ステップと、
   ＧａＮを含む前記バッファ層を前記ＳｉＣ層上に形成する形成ステップと
   を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
8. 前記第２のシリコン層を所定のパターンに形成する形成ステップは、所定のパターンの前記第２のシリコン層の側面を傾斜した凸部に形成することを特徴とする請求項７に記載の半導体素子の製造方法。
9. 第１のシリコン層とＳｉＯ２層と所定のパターンに形成された第２のシリコン層とが順に積層されており、前記第２のシリコン層上にＳｉＣ層とバッファ層とが順に積層されており、前記バッファ層上にＧａＮ層が成膜された半導体素子。

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