JP2014072237A - 半導体装置 - Google Patents
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Abstract
【課題】裏面照射型のCMOSイメージセンサの製品歩留まりを向上させる。
【解決手段】信号配線M3と同一層の金属膜からなるダミー配線DMを画素部に形成することにより、平面視において画素部の領域に対する信号配線M3およびダミー配線DMの占有率と周辺回路部の領域に対する信号配線M3の占有率とを同じにして、信号配線M3およびダミー配線DMを覆う絶縁膜IL4の表面における画素部と周辺回路部との境界部分の段差を50nm以下とする。さらに、信号配線M3およびダミー配線DMを覆う絶縁膜IL4には、硬さが1.0GPa以上の絶縁膜を用いる。
【選択図】図2
【解決手段】信号配線M3と同一層の金属膜からなるダミー配線DMを画素部に形成することにより、平面視において画素部の領域に対する信号配線M3およびダミー配線DMの占有率と周辺回路部の領域に対する信号配線M3の占有率とを同じにして、信号配線M3およびダミー配線DMを覆う絶縁膜IL4の表面における画素部と周辺回路部との境界部分の段差を50nm以下とする。さらに、信号配線M3およびダミー配線DMを覆う絶縁膜IL4には、硬さが1.0GPa以上の絶縁膜を用いる。
【選択図】図2
Description
本発明は半導体装置に関し、例えば裏面照射型のCMOS(Complementary Metal Oxide Semiconductor)を用いた固体撮像素子(以下、CMOSイメージセンサと言う)に好適に利用できるものである。
CMOSイメージセンサの製造過程では、絶縁膜の表面を平坦化する技術が採用されている。
例えば特開2004−71790号公報(特許文献1)には、撮像素子部と周辺回路部とを設けた固体撮像素子において、撮像素子部に形成されたダミー配線および層間絶縁膜を除去した後に、撮像素子部および周辺回路部に平坦化膜を積層し、その上面をCMP(Chemical Vapor Polishing)法等によって平坦化する技術が開示されている。
また、特開2005−150463号公報(特許文献2)には、裏面照射型固体撮像素子において、シリコン基板に形成された配線部を覆うSiO2膜(接着層)の表面を平坦化研磨した後に、シリコン基板と支持基板とを貼り合わせる技術が記載されている。
裏面照射型のCMOSイメージセンサの製造過程では、光電変換を行う画素部(撮像素子部)および周辺回路部が形成された半導体基板と、支持基板とを貼り合せる工程を有する。しかし、貼り合せ面である、半導体基板の主面上に形成された絶縁膜の表面と支持基板の表面との間に、その絶縁膜の表面段差に起因した複数のボイドが生じる場合がある。この複数のボイドは、その後の半導体基板の裏面(主面と反対側の面)を研削する工程において、研削痕(スクラッチ)または支持基板の剥がれを発生させる原因となる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、平面視において画素部の領域に対する画素部に形成された最上層の配線の占有率と周辺回路部の領域に対する周辺回路部に形成された最上層の配線の占有率とが同じとなるように、各画素の動作には寄与しない、最上層の配線からなるダミー配線を画素部に配置する。さらに、最上層の配線を覆う絶縁膜には、硬さが1.0GPa以上の絶縁膜を用いる。
一実施の形態によれば、半導体装置の製品歩留まりを向上することができる。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Aからなる」、「Aよりなる」、「Aを有する」、「Aを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するMISFET(Metal Insulator Semiconductor Field Effect Transistor)において、pチャネル型のMISFETをpMISトランジスタと略し、nチャネル型のMISFETをnMISトランジスタと略す。また、以下の実施の形態において、ウエハと言うときは、Si(Silicon)単結晶ウエハを主とするが、それのみではなく、SOI(Silicon On Insulator)ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
≪CMOSイメージセンサ≫
実施の形態1による裏面照射型のCMOSイメージセンサについて説明する。
≪CMOSイメージセンサ≫
実施の形態1による裏面照射型のCMOSイメージセンサについて説明する。
図1はCMOSイメージセンサの画素部を構成する一画素の等価回路図である。
図1に示すように、CMOSイメージセンサの画素部を構成する各画素PIは、例えば光電変換をするフォトダイオードPD、信号電荷を蓄えるキャパシタC、信号電荷を転送する際にスイッチとして機能する転送トランジスタTX、増幅トランジスタAMI、選択トランジスタSEL、およびキャパシタCをリセットするリセットトランジスタRSTから構成される。光が画素PIに入射するとフォトダイオードPDで光電変換されて、光の強弱に応じた信号電荷が時間とともにキャパシタCに蓄えられる。また、画素PIは転送トランジスタTXのゲートに印加されるパルスによってスイッチングされ、キャパシタCに蓄えられた信号電荷の電圧成分が増幅トランジスタAMIを通して外部に伝達される。
図2はCMOSイメージセンサの画素部および周辺回路部を示す要部断面図である。
前述の図1に示したように、CMOSイメージセンサの画素部を構成する各画素PIは、フォトダイオードPD、転送トランジスタTX、増幅トランジスタAMI、選択トランジスタSEL、リセットトランジスタRST等により構成されるが、ここでの説明では、これらのうちフォトダイオードPDおよび転送トランジスタTXのみを例示する。また、周辺回路部にはnMISトランジスタQnおよびpMISトランジスタQpを例示する。
まず、CMOSイメージセンサCS1の画素部を構成する一画素について説明する。
p型のシリコン単結晶からなる半導体基板(第1基板)SW1の主面(表面、第1面)W1fには、素子分離部ISに囲まれた活性領域が形成され、活性領域にはp型不純物が導入されてなるpウェルPWが形成されている。この半導体基板SW1の主面W1fにはn型不純物が導入されてなるn型領域PDnが形成されており、pウェルPWとn型領域PDnとでフォトダイオードPDのpn接合部を構成する。半導体基板SW1の厚さは、例えば3μm〜5μmであり、n型領域PDnの半導体基板SW1の主面Wf1からの深さは、例えば1μmである。
半導体基板SW1の主面W1fには転送トランジスタTXが形成されている。転送トランジスタTXはゲート絶縁膜GI、ゲート電極GE、サイドウォールSS、およびサイドウォールSSの両側の半導体基板SW1(pウェルPW)に形成された一対のn型領域により構成される。この一対のn型領域のうち、一方のn型領域はフォトダイオードPDのn型領域PDnと一体に形成され、他方のn型領域は浮遊拡散層FDとして機能する。転送トランジスタTXのゲート電極GEは画素選択線として機能する。
半導体基板SW1の主面W1f側には、転送トランジスタTXの浮遊拡散層FDと電気的に接続する金属膜からなる第1層目の信号配線M1、第2層目の信号配線M2、および第3層目の信号配線M3が形成され、さらに、これら信号配線M1,M2,M3を電気的に絶縁する絶縁膜IL1,IL2,IL3が形成されている。第1層目の信号配線M1、第2層目の信号配線M2、および第3層目の信号配線M3は各画素の動作に寄与する配線である。
さらに、最上層の配線である第3層目の信号配線M3と同一層の金属膜からなるが、各画素の動作には寄与しないダミー配線DMが形成されている。また、最上層の配線である第3層目の信号配線M3およびダミー配線DMを覆う絶縁膜IL4が形成されている。この絶縁膜IL4は、硬さが1.0GPa以上であり、例えばプラズマTEOS(Tetra Ethyl Ortho Silicate;テトラエトキシシラン)膜である。実施の形態1では、3層の配線からなる多層配線構造を例示しているが、これに限定されるものではなく、2層または4層以上の配線からなる多層配線構造であっても良い。
半導体基板SW1の主面W1fと反対側の裏面(第2面)W1bには、反射防止膜RBFが形成されており、この反射防止膜RBF上にカラーフィルタCFおよびマイクロレンズMLが配置されている。カラーフィルタCFおよびマイクロレンズMLが配置されていない領域の反射防止膜RBF上には遮光膜SFが形成されている。
次に、CMOSイメージセンサCS1の周辺回路部を構成するnMISトランジスタおよびpMISトランジスタについて説明する。
半導体基板SW1の主面W1fには、素子分離部ISに囲まれた活性領域が形成され、活性領域にはp型不純物が導入されてなるpウェルPWおよびp型不純物が導入されてなるnウェルNWが互いに異なる領域に形成されている。
半導体基板SW1の主面W1fのp型ウェルPWが形成された領域にはnMISトランジスタQnが形成され、n型ウェルNWが形成された領域にはpMISトランジスタQpが形成されている。nMISトランジスタQnは、ゲート絶縁膜GI、ゲート電極GE、サイドウォールSS、およびサイドウォールSSの両側の半導体基板SW1(pウェルPW)に形成された一対のn型拡散層SDnからなるソース・ドレインにより構成される。また、pMISトランジスタQpは、ゲート絶縁膜GI、ゲート電極GE、サイドウォールSS、およびサイドウォールSSの両側の半導体基板SW1(nウェルNW)に形成された一対のp型拡散層SDpからなるソース・ドレインにより構成される。
半導体基板SW1の主面W1f側には、画素部と同様に、nMISトランジスタQnおよびpMISトランジスタQpのソース・ドレイン等と電気的に接続する金属膜からなる第1層目の信号配線M1、第2層目の信号配線M2、および第3層目の信号配線M3が形成されている。さらに、これら信号配線M1,M2,M3を電気的に絶縁する絶縁膜IL1,IL2,IL3が形成され、第3層目の信号配線M3を覆う絶縁膜IL4が形成されている。
半導体基板SW1の主面W1fと反対側の裏面W1bには、反射防止膜RBFが形成されており、この反射防止膜RBF上に遮光膜SFが形成されている。
次に、CMOSイメージセンサCS1の支持基板について説明する。
画素部および周辺回路部ともに、最上層の配線である第3層目の信号配線M3およびダミー配線DMを覆う絶縁膜IL4の表面(接合面)に、支持基板(第2基板)SW2が貼り付けられており、CMOSイメージセンサCS1全体が支持基板SW2により支持されている。支持基板SW2の厚さは、例えば725〜775μmである。
また、最上層の配線である第3層目の信号配線M3およびダミー配線DMを覆う絶縁膜IL4の支持基板SW2と接する表面における画素部と周辺回路部との境界部分の段差は50nm以下である。
絶縁膜IL4の支持基板SW2と接する表面における画素部と周辺回路部との境界部分の段差を50nm以下としたことにより、絶縁膜IL4の表面と支持基板SW2の表面(接合面、第1主面)W2fとの間にボイドが生じることなく、絶縁膜IL4の表面と支持基板SW2の表面W2fとが密着している。
絶縁膜IL4の支持基板SW2と接する表面における画素部と周辺回路部との境界部分の50nm以下の段差は、画素部にダミー配線DMを配置することにより実現されている。すなわち、後述するCMOSイメージセンサCS1の製造方法において、その詳細は説明するが、平面視において画素部の領域に対する画素部に形成された最上層の配線である第3層目の信号配線M3およびダミー配線DMの占有率と、周辺回路部の領域に対する周辺回路部に形成された最上層の配線である第3層目の信号配線M3の占有率とが同じとなるように、画素部に最上層の配線であるダミー配線DMが形成されている。これにより、絶縁膜IL4の支持基板SW2と接する表面における画素部と周辺回路部との境界部分の段差を50nm以下とすることができる。
この際、平面視において画素部に形成されたダミー配線DMのピッチまたは画素部に形成された第3層目の信号配線3およびダミー配線DMのピッチと、周辺回路部に形成された第3層目の信号配線M3のピッチとが同じになるように、画素部にダミー配線DMを形成してもよい。
また、最上層の配線である第3層目の信号配線M3およびダミー配線DMを覆う絶縁膜IL4に、硬さが1.0GPa以上の絶縁膜を用いている。これにより、絶縁膜IL4の機械的強度が、半導体基板SW1の裏面W1bを研削および研磨する際のせん断応力よりも大きくなるので、半導体基板SW1の裏面W1bを研削および研磨する際の絶縁膜IL4の膜中からの剥がれを防止することができる。
≪CMOSイメージセンサの製造方法≫
実施の形態1による裏面照射型のCMOSイメージセンサの製造方法を図3〜図14を用いて工程順に形成する。図3はCMOSイメージセンサが形成された半導体基板の要部平面図である。図4、図5、図7、および図8はCMOSイメージセンサの製造工程中の半導体基板の画素部および周辺回路部を示す要部断面図である。図6はCMOSイメージセンサのフォトダイオードを示す要部平面図である。図9はCMOSイメージセンサの製造工程中の半導体基板の画素部および周辺回路部と、支持基板を示す要部断面図である。図10〜図13はCMOSイメージセンサの製造工程中の半導体基板と支持基板とを貼り合せた画素部および周辺回路部を示す要部断面図である。図14はCMOSイメージセンサの製造方法の工程図である。
実施の形態1による裏面照射型のCMOSイメージセンサの製造方法を図3〜図14を用いて工程順に形成する。図3はCMOSイメージセンサが形成された半導体基板の要部平面図である。図4、図5、図7、および図8はCMOSイメージセンサの製造工程中の半導体基板の画素部および周辺回路部を示す要部断面図である。図6はCMOSイメージセンサのフォトダイオードを示す要部平面図である。図9はCMOSイメージセンサの製造工程中の半導体基板の画素部および周辺回路部と、支持基板を示す要部断面図である。図10〜図13はCMOSイメージセンサの製造工程中の半導体基板と支持基板とを貼り合せた画素部および周辺回路部を示す要部断面図である。図14はCMOSイメージセンサの製造方法の工程図である。
前述の図1に示したように、CMOSイメージセンサの画素部を構成する各画素PIは、フォトダイオードPD、転送トランジスタTX、増幅トランジスタAMI、選択トランジスタSEL、リセットトランジスタRST等により構成されるが、ここでの説明では、これらのうちフォトダイオードPDおよび転送トランジスタTXのみを例示する。また、周辺回路部にはnMISトランジスタQnおよびpMISトランジスタQpを例示する。
まず、図3に示すように、CMOSイメージセンサCS1の画素部および周辺回路部が形成された半導体基板SW1を準備する(図14の工程P1)。画素部には光電変換を行う複数の画素が形成されている。CMOSイメージセンサCS1は、半導体基板SW1の主面側に半導体チップSC毎に形成されている。
CMOSイメージセンサCS1の画素部(一画素)および周辺回路部(nMISトランジスタおよびpMISトランジスタ)は、例えば以下のようにして製造することができる。
まず、図4に示すように、例えばp型の単結晶シリコンからなる半導体基板(円形の薄い板状に加工した半導体ウエハ)SW1を用意する。半導体基板SW1の厚さは、例えば775μmである。次に、半導体基板SW1の主面Wf1に素子分離領域に溝を形成した後、この溝に絶縁膜を埋め込むことにより素子分離部ISを形成する。
次に、画素部の半導体基板SW1の主面Wf1にp型不純物をイオン注入して、画素部の半導体基板SW1にpウェルPWを形成する。pウェルPWにはp型不純物、例えばボロン(B)をイオン注入する。p型不純物としてボロン(B)をイオン注入する際の打ち込み条件としては、エネルギー100〜200keV、ドーズ量5×1012cm−2を例示することができる。また、周辺回路部の半導体基板SW1の主面Wf1にp型不純物またはn型不純物をイオン注入して、周辺回路部の半導体基板SW1の主面Wf1の互いに異なる領域にpウェルPWおよびnウェルNWを形成する。
次に、熱酸化法またはCVD(Chemical Vapor Deposition)法により、半導体基板SW1の主面W1f上に酸化シリコン膜GIa、およびn型不純物が導入された多結晶シリコン膜GEaを形成する。酸化シリコン膜GIaの厚さは、例えば10nmであり、多結晶シリコン膜GEaの厚さは、例えば200nmである。
次に、図5に示すように、多結晶シリコン膜GEaおよび酸化シリコン膜GIaをレジストパターンをマスクとしたエッチングにより加工して、画素部に転送トランジスタTXのゲート電極GEおよびゲート絶縁膜GIを形成する。同時に、周辺回路部にnMISトランジスタQnおよびpMISトランジスタQpのそれぞれのゲート電極GEおよびゲート絶縁膜GIを形成する。なお、ゲート電極GEは、多結晶シリコン膜およびシリサイド膜が下層から順に堆積された積層膜、または多結晶シリコン膜および金属膜が下層から順に堆積された積層膜で構成してもよい。
次に、半導体基板SW1の主面W1f上に酸化シリコン膜を堆積した後、この酸化シリコン膜を、例えばRIE(Reactive Ion Etching)法で異方性エッチングして、ゲート電極GEの側壁にサイドウォールSSを形成する。この後、熱酸化法またはCVD法により、例えば厚さが10nmの酸化シリコン膜(図示は省略)を形成する。
次に、画素部の半導体基板SW1のpウェルPWにn型不純物をイオン注入して、転送トランジスタTXのゲート電極GEの一方の側面側の半導体基板SW1(pウェルPW)にn型領域PDnを形成する。さらに、画素部の半導体基板SW1の主面Wf1にn型不純物をイオン注入して、転送トランジスタTXの他方の側面側の半導体基板SW1(pウェルPW)に浮遊拡散層FDを形成する。すなわち、図6に示すように、転送トランジスタTXのゲート電極GEを挟んで、一方の半導体基板SW1(pウェルPW)にはフォトダイオードPDを構成するn型領域PDnが形成され、他方の半導体基板SW1(pウェルPW)には浮遊拡散層FDが形成される。n型領域PDnおよび浮遊拡散層FDにはn型不純物、例えばリン(P)またはヒ素(As)をイオン注入する。
さらに、周辺回路部の半導体基板SW1のpウェルPWにn型不純物をイオン注入して、nMISトランジスタQnのゲート電極GEの両側の半導体基板SW1(pウェルPW)にソース・ドレインを構成するn型拡散層SDnを形成する。同様に、周辺回路部の半導体基板SW1のn型ウェルNWにp型不純物をイオン注入して、pMISトランジスタQpのゲート電極GEの両側の半導体基板SW1(nウェルNW)にソース・ドレインを構成するp型拡散層SDpを形成する。
次に、図7に示すように、半導体基板SW1の主面W1f上に、例えば酸化シリコン膜からなる絶縁膜IL1を形成した後、この絶縁膜IL1を、例えばCMP法で研磨することによりその表面を平坦化する。次に、レジストパターンをマスクとしたエッチングによって絶縁膜IL1にコンタクトホールCN1を形成する。このコンタクトホールCN1は浮遊拡散層FD上、nMISトランジスタQnのソース・ドレインを構成するn型領域SDn上、pMISトランジスタQpのソース・ドレインを構成するp型領域SDp上などの必要部分に形成する。続いて、コンタクトホールCN1の内部にプラグPL1を形成する。
次に、半導体基板SW1の主面W1f上に金属膜、例えばアルミニウム(Al)合金膜を形成した後、レジストパターンをマスクとしたエッチングによって金属膜を加工して、プラグPL1と電気的に接続する第1層目の信号配線M1を形成する。第1層目の信号配線M1の厚さは、例えば300nmである。
さらに、同様な方法によって、半導体基板SW1の主面W1f上に第1層目の信号配線M1を覆う絶縁膜IL2を形成した後、この絶縁膜IL2に、第1層目の信号配線M1に達するコンタクトホールCN2を形成し、コンタクトホールCN2の内部にプラグPL2を形成する。そして、プラグPL2と電気的に接続する第2層目の信号配線M2を形成する。第2層目の信号配線M2の厚さは、例えば300nmである。
さらに、同様な方法によって、半導体基板SW1の主面W1f上に第2層目の信号配線M2を覆う絶縁膜IL3を形成した後、この絶縁膜IL3に、第2層目の信号配線M2に達するコンタクトホールCN3を形成し、コンタクトホールCN3の内部にプラグPL3を形成する。そして、プラグPL3と電気的に接続する第3層目の信号配線M3を形成する。第3層目の信号配線M3の厚さは、例えば1μmである。
第3層目の信号配線M3は、画素部および周辺回路部に形成される。画素部に形成された第3層目の信号配線M3は、各画素の動作に寄与する配線である。しかし、平面視において画素部の領域に対する画素部に形成された第3層目の信号配線M3の占有率と、周辺回路部の領域に対する周辺回路部に形成された第3層目の信号配線M3の占有率とは異なる。そこで、第3層目の信号配線M3と同一層の金属膜を用いて、画素部に各画素の動作には寄与しないダミー配線DMを形成する。平面視において画素部の領域に対する画素部に形成された第3層目の信号配線M3およびダミー配線DMの占有率と周辺回路部の領域に対する周辺回路部に形成された第3層目の信号配線M3の占有率とが同じとなるように、ダミー配線DMは形成される。
この際、平面視において画素部に形成されるダミー配線DMのピッチまたは画素部に形成される信号配線M3およびダミー配線DMのピッチと、周辺回路部に形成される信号配線M3のピッチとが同じになるように、ダミー配線DMを形成してもよい。
また、実施の形態1では、金属膜をリソグラフィ技術およびエッチング技術を用いて加工することにより、各層の信号配線M1,M2,M3およびダミー配線DMを形成したが、これに限定されるものではなく、例えばダマシン法により形成してもよい。
次に、図8に示すように、半導体基板SW1の主面W1f上に第3層目の信号配線M3およびダミー配線を覆う絶縁膜IL4を形成した後、この絶縁膜IL4を、例えばCMP法で研磨することによりその表面を平坦化する。ここで、絶縁膜IL4の研磨量を調整して、1つの半導体チップSC(前述の図3参照)内において、絶縁膜IL4の表面における画素部と周辺回路部との境界部分の段差(画素部の半導体基板SW1の主面W1fから絶縁膜IL4の表面までの高さと、周辺回路部の半導体基板SW1の主面W1fから絶縁膜IL4の表面までの高さとの差)が50nm以下となるようにする。
平面視において画素部の領域に対する画素部に形成された第3層目の信号配線M3およびダミー配線DMの占有率と周辺回路部の領域に対する周辺回路部に形成された第3層目の信号配線M3の占有率とが同じとなるように、第3層目の信号配線M3およびダミー配線DMが形成されている。これにより、絶縁膜IL4の表面における画素部と周辺回路部との境界部分の段差を50nm以下とすることができる。
また、絶縁膜IL4は、硬さが1.0GPa以上の絶縁膜、例えばTEOSを原料ガスとして用いるプラズマCVD法により成膜されるプラズマTEOS膜である。これは、絶縁膜IL4の機械的強度がせん断応力よりも小さいと(例えば硬さが1.0GPaよりも小さいと)、後の工程である半導体基板SW1の裏面を研削する際に、絶縁膜IL4の膜中から剥がれが生じるおそれがあるためである。
次に、後の工程である半導体基板SW1の裏面を研削する際に、半導体基板SW1の外周部に生じるチッピングを防ぐために、半導体基板SW1の外周部をトリミングする(図14の工程P2)。このトリミングは、後の工程である貼り合せの後に行う方法もあるが、トリミング装置に備わるブレードに起因した金属汚染を回避するために、貼り合せの前に行う方法が望ましい。
以上の工程により、CMOSイメージセンサCS1の画素部および周辺回路部が形成された半導体基板SW1が略完成する。
次に、図9に示すように、例えば単結晶シリコンからなる支持基板(円形の薄い板状に加工した半導体ウエハ;第2基板)SW2を準備する(図14の工程P3)。支持基板SW2の厚さは、例えば775μmである。次に、支持基板SW2の表面W2fを窒素雰囲気中でプラズマ活性化処理を施し(図14の工程P4a)、その後、水洗浄を行う(図14の工程P5a)。同様に、半導体基板SW1の主面W1f上に形成された絶縁膜IL4の表面を窒素雰囲気中でプラズマ活性化処理を施し(図14の工程P4b)、その後、水洗浄を行う(図14の工程P5b)。
次に、図10に示すように、半導体基板SW1の主面W1f上に形成され、プラズマ活性化処理を施した絶縁膜IL4の表面と、プラズマ活性化処理を施した支持基板SW2の表面W2fとを対向させて、半導体基板SW1と支持基板SW2とを重ね合せる。これにより、半導体基板SW1の主面W1f上に形成された絶縁膜IL4の表面と支持基板SW2の表面W2fとを自発接合させる(図14の工程P6)。
次に、大気雰囲気中で200〜300℃温度の熱処理を施して、半導体基板SW1の主面W1f上に形成された絶縁膜IL4の表面と支持基板SW2の表面W2fとを永久接合させる(図14の工程P7)。この熱処理により、半導体基板SW1の主面W1f上に形成された絶縁膜IL4の表面および支持基板SW2の表面W2fにおいてそれぞれ終端している酸素(O)分子および水素(H)分子がH2Oとなって脱離し、シリコン(Si)−シリコン(Si)結合が生じる。
前述の図8を用いて説明したように、半導体基板SW1の主面W1f上に形成された絶縁膜IL4の表面における画素部と周辺回路部との境界部分の段差は50nm以下であることから、半導体基板SW1の主面W1f上に形成された絶縁膜IL4の表面と支持基板SW2の表面W2fとの間にボイドを発生させることなく、半導体基板SW1の主面W1f上に形成された絶縁膜IL4の表面と支持基板SW2の表面W2fとを密着させることができる。
次に、図11に示すように、半導体基板SW1の厚さを、その裏面W1bから薄く加工する。まず、半導体基板SW1の裏面W1bに第1の粗さを有する研削材(例えばダイヤモンド砥石)を押し当てて粗研削することにより、半導体基板SW1の厚さを、例えば50μm以下とする。続いて、半導体基板SW1の裏面W1bに、上記第1の粗さよりも目の粗さが細かい第2の粗さを有する研削材を押し当てて仕上げ研削することにより、粗研削時に生じた半導体基板SW1の裏面W1bの歪みを除去する。続いて、半導体基板SW1の裏面W1bをCMP法により研磨する(図14の工程P8)。
半導体基板SW1の主面W1f上に形成された絶縁膜IL4の表面と支持基板SW2の表面W2fとの間にボイドが発生していると、これが原因となって、半導体基板SW1の裏面W1bを研削または研磨する際に、半導体基板SW1の裏面W1bに研削痕が残るまたは支持基板SW2が剥がれるなどの問題が生じる。上記研削痕が残っていると、支持基板SW2を貼り合せた半導体基板SW1を切断して、半導体チップSC(CMOSイメージセンサCS1)に個片化する際に、半導体チップSCの外周部においてチッピングが発生する。
しかし、実施の形態1では、半導体基板SW1の主面W1f上に形成された絶縁膜IL4の表面における画素部と周辺回路部との境界部分の段差を50nm以下としたことにより、半導体基板SW1の主面W1f上に形成された絶縁膜IL4の表面と支持基板SW2の表面W2fとの間にボイドが発生しないので、研削痕の残りおよび支持基板SW2の剥がれが生じにくくなる。
また、絶縁膜IL4には、硬さが1.0GPa以上の絶縁膜(例えばプラズマTEOS膜)を用いているので、半導体基板SW1の裏面W1bを研削または研磨する際に、絶縁膜IL4の膜中からの剥がれが生じにくくなる。
次に、図12に示すように、半導体基板SW1の裏面W1bをウェットエッチング法によりエッチングして、半導体基板SW1の厚さを、例えば3μm〜5μmとする(図14の工程P9)。
次に、図13に示すように、半導体基板SW1の裏面W1bに、反射防止膜RBFおよび遮光膜SFを順次形成した後、画素部の不要な遮光膜SFを除去する(図14の工程P10)。次に、画素部の反射防止膜RBF上にカラーフィルタCFを形成し、さらに、カラーフィルタCF上にマイクロレンズMLを形成する(図14の工程P11)。
その後、支持基板SW2を貼り合せた半導体基板SW1を切断領域に沿って縦、横に切断して、半導体チップSC(前述の図3参照)に個片化する。
次に、実施の形態1によるCMOSイメージセンサCS1に対して、本発明者らが比較検討した他のCMOSイメージセンサについて図15を用いて以下に説明する。図15は本発明者らが比較検討したCMOSイメージセンサの製造工程中の半導体基板の画素部および周辺回路部を示す要部断面図である。
画素部には、各画素の動作に寄与する第3層目の信号配線M3が形成されているが、ダミー配線DMは形成されていない(前述の図7参照)。この状態で、半導体基板SW1の主面W1f上に第3層目の信号配線M3を覆う絶縁膜IL4を形成した後、リバースプロセスにより、周辺回路部の絶縁膜IL4の表面をエッチングし、さらに、絶縁膜IL4を、例えばCMP法で研磨することによりその表面を平坦化する。
この製造方法を用いても、1つの半導体チップSC(前述の図7参照)内において、絶縁膜IL4の表面における画素部と周辺回路部との境界部分の段差を50nm以下とすることができる。しかし、工程数が増加するため、製造コストが増加するという課題が生じる。
また、前述の特許文献1(特開2004−71790号公報)については、表面照射型の固体撮像素子において撮像素子部の最上層の配線からなるダミー配線に起因した受光効率の低下を抑制する技術が開示されており、解決しようとする課題が異なる。また、前述の特許文献2(特開2005−150463号公報)については、ダミー配線の配置についての記載や示唆はなく、貼り合せに起因した製品歩留まりの低下が生じるものと考えられる。
このように、実施の形態1によれば、半導体基板SW1の裏面W1bを研削または研磨する際に、研削痕の残りおよび支持基板SW2の剥がれが発生しにくくなり、また、半導体基板SW1の主面W1f上に形成された絶縁膜IL4の膜中からの剥がれを防止することができる。これにより、CMOSイメージセンサCS1の製品歩留りを向上させることができる。
(実施の形態2)
≪CMOSイメージセンサ≫
実施の形態2による裏面照射型のCMOSイメージセンサについて図16〜図18を用いて説明する。図16はCMOSイメージセンサの画素部および周辺回路部を示す要部断面図である。図17はCMOSイメージセンサの画素部に形成されたダミー配線の第1変形例を示す斜視図である。図18はCMOSイメージセンサの画素部に形成されたダミー配線の第2変形例を示す斜視図である。
≪CMOSイメージセンサ≫
実施の形態2による裏面照射型のCMOSイメージセンサについて図16〜図18を用いて説明する。図16はCMOSイメージセンサの画素部および周辺回路部を示す要部断面図である。図17はCMOSイメージセンサの画素部に形成されたダミー配線の第1変形例を示す斜視図である。図18はCMOSイメージセンサの画素部に形成されたダミー配線の第2変形例を示す斜視図である。
図16に示すように、実施の形態2によるCMOSイメージセンサCS2と前述した実施の形態1によるCMOSイメージセンサCS1と相違する点は、ダミー配線の配置である。その他の構成は、前述した実施の形態1によるCMOSイメージセンサCS1の構成と同様であるので、ここでの説明は省略する。
前述した実施の形態1によるCMOSイメージセンサCS1では、最上層の配線である第3層目の信号配線M3と同一層の金属膜のみによってダミー配線DMを形成した(例えば前述の図2参照)。
実施の形態2のCMOSイメージセンサCS2では、各配線層においてダミー配線を形成する。すなわち、第1層目の信号配線M1と同一層の金属膜によって画素部に第1層目のダミー配線DM1を形成し、第2層目の信号配線M2と同一層の金属膜によって画素部に第2層目のダミー配線DM2を形成し、第3層目の信号配線M3と同一層の金属膜によって画素部に第3層目のダミー配線DM3を形成する。
平面視において画素部の領域に対する画素部に形成された第1層目の信号配線M1およびダミー配線DM1の占有率と周辺回路部の領域に対する周辺回路部に形成された第1層目の信号配線M1の占有率とが同じとなるように、ダミー配線DM1は形成される。この際、平面視において画素部に形成される第1層目のダミー配線DM1のピッチまたは画素部に形成される第1層目の信号配線M1およびダミー配線DM1のピッチと、周辺回路部に形成される第1層目の信号配線M1のピッチとが同じになるように、ダミー配線DM1を形成してもよい。
同様に、平面視において画素部の領域に対する画素部に形成された第2層目の信号配線M2およびダミー配線DM2の占有率と周辺回路部の領域に対する周辺回路部に形成された第2層目の信号配線M2の占有率とが同じとなるように、ダミー配線DM2は形成される。この際、平面視において画素部に形成される第2層目のダミー配線DM2のピッチまたは画素部に形成される第2層目の信号配線M2およびダミー配線DM2のピッチと、周辺回路部に形成される第2層目の信号配線M2のピッチとが同じになるように、ダミー配線DM2を形成してもよい。
また、同様に、平面視において画素部の領域に対する画素部に形成された第3層目の信号配線M3およびダミー配線DM3の占有率と周辺回路部の領域に対する周辺回路部に形成された第3層目の信号配線M3の占有率とが同じとなるように、ダミー配線DM3は形成される。この際、平面視において画素部に形成される第3層目のダミー配線DM3のピッチまたは画素部に形成される第3層目の信号配線M3およびダミー配線DM3のピッチと、周辺回路部に形成される第3層目の信号配線M3のピッチとが同じになるように、ダミー配線DM3を形成してもよい。
さらに、図17に示すように、複数の第1層目のダミー配線DM1を第1方向に延在するように形成し、複数の第2層目のダミー配線DM2を、第1方向と半導体基板SW1の主面で直交する第2方向に延在するように形成し、複数の第3層目のダミー配線DM3を第1方向に延在するように形成してもよい。
さらに、図18に示すように、1つの第1層目のダミー配線DM1を、第1方向に延在する1つのパターンではなく、第1方向に延在する1つのパターンを複数に分割した複数のパターンで構成してもよい。同様に、1つの第2層目のダミー配線DM2を、第2方向に延在する1つのパターンではなく、第2方向に延在する1つのパターンを複数に分割した複数のパターンで構成してもよい。
これにより、最上層の配線である第3層目の信号配線M3およびダミー配線DM3を覆う絶縁膜IL4の表面における画素部と周辺回路部との境界部分の段差を50nm以下とすることができる。絶縁膜IL4の表面における画素部と周辺回路部との境界部分の段差を50nm以下としたことにより、絶縁膜IL4の表面と支持基板SW2の表面W2fとの間にボイドを発生させることなく、絶縁膜IL4の表面と支持基板SW2とを密着させることができる。
なお、第1層目のダミー配線DM1からの金属汚染が懸念される場合には、第1層目のダミー配線DM1は形成しない。または、平面視において画素部の領域に対する画素部に形成された第1層目の信号配線M1およびダミー配線DM1の占有率が周辺回路部の領域に対する周辺回路部に形成された第1層目の信号配線M1の占有率よりも小さくなるように、ダミー配線DM1を形成する。
このように、実施の形態2によれば、実施の形態1と同様の効果を得ることができて、CMOSイメージセンサCS2の製品歩留りを向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
AMI 増幅トランジスタ
C キャパシタ
CF カラーフィルタ
CN1,CN2,CN3 コンタクトホール
CS1,CS2 CMOSイメージセンサ
DM,DM1,DM2,DM3 ダミー配線
FD 浮遊拡散層
GE ゲート電極
GEa 多結晶シリコン膜
GI ゲート絶縁膜
GIa 酸化シリコン膜
IL1,IL2,IL3,IL4 絶縁膜
IS 素子分離部
M1,M2,M3 信号配線
ML マイクロレンズ
NW nウェル
PI 画素
PD フォトダイオード
PDn n型領域
PL1,PL2,PL3 プラグ
PW pウェル
Qn nMISトランジスタ(nチャネル型のMISFET)
Qp pMISトランジスタ(pチャネル型のMISFET)
RBF 反射防止膜
RST リセットトランジスタ
SF 遮光膜
SC 半導体チップ
SDn n型拡散層
SDp p型拡散層
SEL 選択トランジスタ
SS サイドウォール
SW1 半導体基板(第1基板)
SW2 支持基板(第2基板)
TX 転送トランジスタ
W1b 裏面(第2面)
W1f 主面(表面、第1面)
W2f 表面(接合面、第1面)
C キャパシタ
CF カラーフィルタ
CN1,CN2,CN3 コンタクトホール
CS1,CS2 CMOSイメージセンサ
DM,DM1,DM2,DM3 ダミー配線
FD 浮遊拡散層
GE ゲート電極
GEa 多結晶シリコン膜
GI ゲート絶縁膜
GIa 酸化シリコン膜
IL1,IL2,IL3,IL4 絶縁膜
IS 素子分離部
M1,M2,M3 信号配線
ML マイクロレンズ
NW nウェル
PI 画素
PD フォトダイオード
PDn n型領域
PL1,PL2,PL3 プラグ
PW pウェル
Qn nMISトランジスタ(nチャネル型のMISFET)
Qp pMISトランジスタ(pチャネル型のMISFET)
RBF 反射防止膜
RST リセットトランジスタ
SF 遮光膜
SC 半導体チップ
SDn n型拡散層
SDp p型拡散層
SEL 選択トランジスタ
SS サイドウォール
SW1 半導体基板(第1基板)
SW2 支持基板(第2基板)
TX 転送トランジスタ
W1b 裏面(第2面)
W1f 主面(表面、第1面)
W2f 表面(接合面、第1面)
Claims (10)
- 平面視において互いに異なる領域に、光電変換を行う複数の画素から構成される画素部および周辺回路部を有する半導体装置であって、
主面、および前記主面と反対側の裏面を有する第1基板と、
前記第1基板の前記主面側の前記画素部および前記周辺回路部にそれぞれ形成された複数層の配線と、
前記複数層の配線のうち最上層の配線を覆って、前記第1基板の前記主面側の前記画素部および前記周辺回路部にわたって形成された絶縁膜と、
前記絶縁膜の表面に接合された第2基板と、
前記第1基板の前記裏面側の前記画素部に形成された複数のレンズと、
を備え、
平面視において前記画素部の領域に対する前記画素部に形成された前記最上層の配線の占有率と前記周辺回路部の領域に対する前記周辺回路部に形成された前記最上層の配線の占有率とが同じである。 - 請求項1記載の半導体装置において、
前記画素部に形成された前記最上層の配線の一部は、前記複数の画素の動作には寄与しないダミー配線である。 - 請求項1記載の半導体装置において、
平面視において前記画素部に形成された前記最上層の配線のピッチと前記周辺回路部に形成された前記最上層の配線のピッチとが同じである。 - 請求項1記載の半導体装置において、
前記絶縁膜の表面における前記画素部と前記周辺回路部との境界部分の段差が50nm以下である。 - 請求項1記載の半導体装置において、
前記絶縁膜の硬さは、1.0GPa以上である。 - 請求項1記載の半導体装置において、
前記絶縁膜は、プラズマTEOS膜である。 - 請求項1記載の半導体装置において、
プラズマ活性化処理を施した前記絶縁膜の表面と、プラズマ活性化処理を施した前記第2基板の表面とが対向して、前記絶縁膜の表面に前記第2基板が接合している。 - 請求項1記載の半導体装置において、
前記複数層の配線のうち、前記最上層の配線以外の他の層の配線が前記画素部および前記周辺回路部にそれぞれ形成されており、
平面視において前記画素部の領域に対する前記画素部に形成された前記他の層の配線の占有率と前記周辺回路部の領域に対する前記周辺回路部に形成された前記他の層の配線の占有率とが同じである。 - 請求項8記載の半導体装置において、
前記画素部に形成された前記他の層の配線の一部は、前記複数の画素の動作には寄与しないダミー配線である。 - 請求項8記載の半導体装置において、
平面視において前記画素部に形成された前記他の層の配線のピッチと前記周辺回路部に形成された前記他の層の配線のピッチとが同じである。
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2012
- 2012-09-27 JP JP2012215040A patent/JP2014072237A/ja active Pending
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