JP2014072237A - 半導体装置 - Google Patents

Abstract

【課題】裏面照射型のＣＭＯＳイメージセンサの製品歩留まりを向上させる。
【解決手段】信号配線Ｍ３と同一層の金属膜からなるダミー配線ＤＭを画素部に形成することにより、平面視において画素部の領域に対する信号配線Ｍ３およびダミー配線ＤＭの占有率と周辺回路部の領域に対する信号配線Ｍ３の占有率とを同じにして、信号配線Ｍ３およびダミー配線ＤＭを覆う絶縁膜ＩＬ４の表面における画素部と周辺回路部との境界部分の段差を５０ｎｍ以下とする。さらに、信号配線Ｍ３およびダミー配線ＤＭを覆う絶縁膜ＩＬ４には、硬さが１．０ＧＰａ以上の絶縁膜を用いる。
【選択図】図２

Description

本発明は半導体装置に関し、例えば裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（以下、ＣＭＯＳイメージセンサと言う）に好適に利用できるものである。

ＣＭＯＳイメージセンサの製造過程では、絶縁膜の表面を平坦化する技術が採用されている。

例えば特開２００４−７１７９０号公報（特許文献１）には、撮像素子部と周辺回路部とを設けた固体撮像素子において、撮像素子部に形成されたダミー配線および層間絶縁膜を除去した後に、撮像素子部および周辺回路部に平坦化膜を積層し、その上面をＣＭＰ（Chemical Vapor Polishing）法等によって平坦化する技術が開示されている。

また、特開２００５−１５０４６３号公報（特許文献２）には、裏面照射型固体撮像素子において、シリコン基板に形成された配線部を覆うＳｉＯ_２膜（接着層）の表面を平坦化研磨した後に、シリコン基板と支持基板とを貼り合わせる技術が記載されている。

特開２００４−７１７９０号公報 特開２００５−１５０４６３号公報

裏面照射型のＣＭＯＳイメージセンサの製造過程では、光電変換を行う画素部（撮像素子部）および周辺回路部が形成された半導体基板と、支持基板とを貼り合せる工程を有する。しかし、貼り合せ面である、半導体基板の主面上に形成された絶縁膜の表面と支持基板の表面との間に、その絶縁膜の表面段差に起因した複数のボイドが生じる場合がある。この複数のボイドは、その後の半導体基板の裏面（主面と反対側の面）を研削する工程において、研削痕（スクラッチ）または支持基板の剥がれを発生させる原因となる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、平面視において画素部の領域に対する画素部に形成された最上層の配線の占有率と周辺回路部の領域に対する周辺回路部に形成された最上層の配線の占有率とが同じとなるように、各画素の動作には寄与しない、最上層の配線からなるダミー配線を画素部に配置する。さらに、最上層の配線を覆う絶縁膜には、硬さが１．０ＧＰａ以上の絶縁膜を用いる。

一実施の形態によれば、半導体装置の製品歩留まりを向上することができる。

実施の形態１によるＣＭＯＳイメージセンサの画素部を構成する一画素の等価回路図である。 実施の形態１によるＣＭＯＳイメージセンサの画素部および周辺回路部を示す要部断面図である。 実施の形態１によるＣＭＯＳイメージセンサが形成された半導体基板の要部平面図である。 実施の形態１によるＣＭＯＳイメージセンサの製造工程中の半導体基板の画素部および周辺回路部を示す要部断面図である。 図４に続く、ＣＭＯＳイメージセンサの製造工程中の図４と同じ個所の要部断面図である。 実施の形態１によるＣＭＯＳイメージセンサのフォトダイオードを示す要部平面図である。 図５に続く、ＣＭＯＳイメージセンサの製造工程中の図４と同じ個所の要部断面図である。 図７に続く、ＣＭＯＳイメージセンサの製造工程中の図４と同じ個所の要部断面図である。 図８に続く、ＣＭＯＳイメージセンサの製造工程中の半導体基板の画素部および周辺回路部と、支持基板を示す要部断面図である。 図９に続く、ＣＭＯＳイメージセンサの製造工程中の半導体基板と支持基板とを貼り合せた画素部および周辺回路部を示す要部断面図である。 図１０に続く、ＣＭＯＳイメージセンサの製造工程中の図１０と同じ個所の要部断面図である。 図１１に続く、ＣＭＯＳイメージセンサの製造工程中の図１０と同じ個所の要部断面図である。 図１２に続く、ＣＭＯＳイメージセンサの製造工程中の図１０と同じ個所の要部断面図である。 実施の形態１によるＣＭＯＳイメージセンサの製造方法の工程図である。 本発明者らが比較検討したＣＭＯＳイメージセンサの製造工程中の半導体基板の画素部および周辺回路部を示す要部断面図である。 実施の形態２によるＣＭＯＳイメージセンサの画素部および周辺回路部を示す要部断面図である。 実施の形態２によるＣＭＯＳイメージセンサの画素部に形成されたダミー配線の第１変形例を示す斜視図である。 実施の形態２によるＣＭＯＳイメージセンサの画素部に形成されたダミー配線の第２変形例を示す斜視図である。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）において、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳトランジスタと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳトランジスタと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。

また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
≪ＣＭＯＳイメージセンサ≫
実施の形態１による裏面照射型のＣＭＯＳイメージセンサについて説明する。

図１はＣＭＯＳイメージセンサの画素部を構成する一画素の等価回路図である。

図１に示すように、ＣＭＯＳイメージセンサの画素部を構成する各画素ＰＩは、例えば光電変換をするフォトダイオードＰＤ、信号電荷を蓄えるキャパシタＣ、信号電荷を転送する際にスイッチとして機能する転送トランジスタＴＸ、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬ、およびキャパシタＣをリセットするリセットトランジスタＲＳＴから構成される。光が画素ＰＩに入射するとフォトダイオードＰＤで光電変換されて、光の強弱に応じた信号電荷が時間とともにキャパシタＣに蓄えられる。また、画素ＰＩは転送トランジスタＴＸのゲートに印加されるパルスによってスイッチングされ、キャパシタＣに蓄えられた信号電荷の電圧成分が増幅トランジスタＡＭＩを通して外部に伝達される。

図２はＣＭＯＳイメージセンサの画素部および周辺回路部を示す要部断面図である。

前述の図１に示したように、ＣＭＯＳイメージセンサの画素部を構成する各画素ＰＩは、フォトダイオードＰＤ、転送トランジスタＴＸ、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ等により構成されるが、ここでの説明では、これらのうちフォトダイオードＰＤおよび転送トランジスタＴＸのみを例示する。また、周辺回路部にはｎＭＩＳトランジスタＱｎおよびｐＭＩＳトランジスタＱｐを例示する。

まず、ＣＭＯＳイメージセンサＣＳ１の画素部を構成する一画素について説明する。

ｐ型のシリコン単結晶からなる半導体基板（第１基板）ＳＷ１の主面（表面、第１面）Ｗ１ｆには、素子分離部ＩＳに囲まれた活性領域が形成され、活性領域にはｐ型不純物が導入されてなるｐウェルＰＷが形成されている。この半導体基板ＳＷ１の主面Ｗ１ｆにはｎ型不純物が導入されてなるｎ型領域ＰＤｎが形成されており、ｐウェルＰＷとｎ型領域ＰＤｎとでフォトダイオードＰＤのｐｎ接合部を構成する。半導体基板ＳＷ１の厚さは、例えば３μｍ〜５μｍであり、ｎ型領域ＰＤｎの半導体基板ＳＷ１の主面Ｗｆ１からの深さは、例えば１μｍである。

半導体基板ＳＷ１の主面Ｗ１ｆには転送トランジスタＴＸが形成されている。転送トランジスタＴＸはゲート絶縁膜ＧＩ、ゲート電極ＧＥ、サイドウォールＳＳ、およびサイドウォールＳＳの両側の半導体基板ＳＷ１（ｐウェルＰＷ）に形成された一対のｎ型領域により構成される。この一対のｎ型領域のうち、一方のｎ型領域はフォトダイオードＰＤのｎ型領域ＰＤｎと一体に形成され、他方のｎ型領域は浮遊拡散層ＦＤとして機能する。転送トランジスタＴＸのゲート電極ＧＥは画素選択線として機能する。

半導体基板ＳＷ１の主面Ｗ１ｆ側には、転送トランジスタＴＸの浮遊拡散層ＦＤと電気的に接続する金属膜からなる第１層目の信号配線Ｍ１、第２層目の信号配線Ｍ２、および第３層目の信号配線Ｍ３が形成され、さらに、これら信号配線Ｍ１，Ｍ２，Ｍ３を電気的に絶縁する絶縁膜ＩＬ１，ＩＬ２，ＩＬ３が形成されている。第１層目の信号配線Ｍ１、第２層目の信号配線Ｍ２、および第３層目の信号配線Ｍ３は各画素の動作に寄与する配線である。

さらに、最上層の配線である第３層目の信号配線Ｍ３と同一層の金属膜からなるが、各画素の動作には寄与しないダミー配線ＤＭが形成されている。また、最上層の配線である第３層目の信号配線Ｍ３およびダミー配線ＤＭを覆う絶縁膜ＩＬ４が形成されている。この絶縁膜ＩＬ４は、硬さが１．０ＧＰａ以上であり、例えばプラズマＴＥＯＳ（Tetra Ethyl Ortho Silicate；テトラエトキシシラン）膜である。実施の形態１では、３層の配線からなる多層配線構造を例示しているが、これに限定されるものではなく、２層または４層以上の配線からなる多層配線構造であっても良い。

半導体基板ＳＷ１の主面Ｗ１ｆと反対側の裏面（第２面）Ｗ１ｂには、反射防止膜ＲＢＦが形成されており、この反射防止膜ＲＢＦ上にカラーフィルタＣＦおよびマイクロレンズＭＬが配置されている。カラーフィルタＣＦおよびマイクロレンズＭＬが配置されていない領域の反射防止膜ＲＢＦ上には遮光膜ＳＦが形成されている。

次に、ＣＭＯＳイメージセンサＣＳ１の周辺回路部を構成するｎＭＩＳトランジスタおよびｐＭＩＳトランジスタについて説明する。

半導体基板ＳＷ１の主面Ｗ１ｆには、素子分離部ＩＳに囲まれた活性領域が形成され、活性領域にはｐ型不純物が導入されてなるｐウェルＰＷおよびｐ型不純物が導入されてなるｎウェルＮＷが互いに異なる領域に形成されている。

半導体基板ＳＷ１の主面Ｗ１ｆのｐ型ウェルＰＷが形成された領域にはｎＭＩＳトランジスタＱｎが形成され、ｎ型ウェルＮＷが形成された領域にはｐＭＩＳトランジスタＱｐが形成されている。ｎＭＩＳトランジスタＱｎは、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、サイドウォールＳＳ、およびサイドウォールＳＳの両側の半導体基板ＳＷ１（ｐウェルＰＷ）に形成された一対のｎ型拡散層ＳＤｎからなるソース・ドレインにより構成される。また、ｐＭＩＳトランジスタＱｐは、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、サイドウォールＳＳ、およびサイドウォールＳＳの両側の半導体基板ＳＷ１（ｎウェルＮＷ）に形成された一対のｐ型拡散層ＳＤｐからなるソース・ドレインにより構成される。

半導体基板ＳＷ１の主面Ｗ１ｆ側には、画素部と同様に、ｎＭＩＳトランジスタＱｎおよびｐＭＩＳトランジスタＱｐのソース・ドレイン等と電気的に接続する金属膜からなる第１層目の信号配線Ｍ１、第２層目の信号配線Ｍ２、および第３層目の信号配線Ｍ３が形成されている。さらに、これら信号配線Ｍ１，Ｍ２，Ｍ３を電気的に絶縁する絶縁膜ＩＬ１，ＩＬ２，ＩＬ３が形成され、第３層目の信号配線Ｍ３を覆う絶縁膜ＩＬ４が形成されている。

半導体基板ＳＷ１の主面Ｗ１ｆと反対側の裏面Ｗ１ｂには、反射防止膜ＲＢＦが形成されており、この反射防止膜ＲＢＦ上に遮光膜ＳＦが形成されている。

次に、ＣＭＯＳイメージセンサＣＳ１の支持基板について説明する。

画素部および周辺回路部ともに、最上層の配線である第３層目の信号配線Ｍ３およびダミー配線ＤＭを覆う絶縁膜ＩＬ４の表面（接合面）に、支持基板（第２基板）ＳＷ２が貼り付けられており、ＣＭＯＳイメージセンサＣＳ１全体が支持基板ＳＷ２により支持されている。支持基板ＳＷ２の厚さは、例えば７２５〜７７５μｍである。

また、最上層の配線である第３層目の信号配線Ｍ３およびダミー配線ＤＭを覆う絶縁膜ＩＬ４の支持基板ＳＷ２と接する表面における画素部と周辺回路部との境界部分の段差は５０ｎｍ以下である。

絶縁膜ＩＬ４の支持基板ＳＷ２と接する表面における画素部と周辺回路部との境界部分の段差を５０ｎｍ以下としたことにより、絶縁膜ＩＬ４の表面と支持基板ＳＷ２の表面（接合面、第１主面）Ｗ２ｆとの間にボイドが生じることなく、絶縁膜ＩＬ４の表面と支持基板ＳＷ２の表面Ｗ２ｆとが密着している。

絶縁膜ＩＬ４の支持基板ＳＷ２と接する表面における画素部と周辺回路部との境界部分の５０ｎｍ以下の段差は、画素部にダミー配線ＤＭを配置することにより実現されている。すなわち、後述するＣＭＯＳイメージセンサＣＳ１の製造方法において、その詳細は説明するが、平面視において画素部の領域に対する画素部に形成された最上層の配線である第３層目の信号配線Ｍ３およびダミー配線ＤＭの占有率と、周辺回路部の領域に対する周辺回路部に形成された最上層の配線である第３層目の信号配線Ｍ３の占有率とが同じとなるように、画素部に最上層の配線であるダミー配線ＤＭが形成されている。これにより、絶縁膜ＩＬ４の支持基板ＳＷ２と接する表面における画素部と周辺回路部との境界部分の段差を５０ｎｍ以下とすることができる。

この際、平面視において画素部に形成されたダミー配線ＤＭのピッチまたは画素部に形成された第３層目の信号配線３およびダミー配線ＤＭのピッチと、周辺回路部に形成された第３層目の信号配線Ｍ３のピッチとが同じになるように、画素部にダミー配線ＤＭを形成してもよい。

また、最上層の配線である第３層目の信号配線Ｍ３およびダミー配線ＤＭを覆う絶縁膜ＩＬ４に、硬さが１．０ＧＰａ以上の絶縁膜を用いている。これにより、絶縁膜ＩＬ４の機械的強度が、半導体基板ＳＷ１の裏面Ｗ１ｂを研削および研磨する際のせん断応力よりも大きくなるので、半導体基板ＳＷ１の裏面Ｗ１ｂを研削および研磨する際の絶縁膜ＩＬ４の膜中からの剥がれを防止することができる。

≪ＣＭＯＳイメージセンサの製造方法≫
実施の形態１による裏面照射型のＣＭＯＳイメージセンサの製造方法を図３〜図１４を用いて工程順に形成する。図３はＣＭＯＳイメージセンサが形成された半導体基板の要部平面図である。図４、図５、図７、および図８はＣＭＯＳイメージセンサの製造工程中の半導体基板の画素部および周辺回路部を示す要部断面図である。図６はＣＭＯＳイメージセンサのフォトダイオードを示す要部平面図である。図９はＣＭＯＳイメージセンサの製造工程中の半導体基板の画素部および周辺回路部と、支持基板を示す要部断面図である。図１０〜図１３はＣＭＯＳイメージセンサの製造工程中の半導体基板と支持基板とを貼り合せた画素部および周辺回路部を示す要部断面図である。図１４はＣＭＯＳイメージセンサの製造方法の工程図である。

前述の図１に示したように、ＣＭＯＳイメージセンサの画素部を構成する各画素ＰＩは、フォトダイオードＰＤ、転送トランジスタＴＸ、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ等により構成されるが、ここでの説明では、これらのうちフォトダイオードＰＤおよび転送トランジスタＴＸのみを例示する。また、周辺回路部にはｎＭＩＳトランジスタＱｎおよびｐＭＩＳトランジスタＱｐを例示する。

まず、図３に示すように、ＣＭＯＳイメージセンサＣＳ１の画素部および周辺回路部が形成された半導体基板ＳＷ１を準備する（図１４の工程Ｐ１）。画素部には光電変換を行う複数の画素が形成されている。ＣＭＯＳイメージセンサＣＳ１は、半導体基板ＳＷ１の主面側に半導体チップＳＣ毎に形成されている。

ＣＭＯＳイメージセンサＣＳ１の画素部（一画素）および周辺回路部（ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタ）は、例えば以下のようにして製造することができる。

まず、図４に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウエハ）ＳＷ１を用意する。半導体基板ＳＷ１の厚さは、例えば７７５μｍである。次に、半導体基板ＳＷ１の主面Ｗｆ１に素子分離領域に溝を形成した後、この溝に絶縁膜を埋め込むことにより素子分離部ＩＳを形成する。

次に、画素部の半導体基板ＳＷ１の主面Ｗｆ１にｐ型不純物をイオン注入して、画素部の半導体基板ＳＷ１にｐウェルＰＷを形成する。ｐウェルＰＷにはｐ型不純物、例えばボロン（Ｂ）をイオン注入する。ｐ型不純物としてボロン（Ｂ）をイオン注入する際の打ち込み条件としては、エネルギー１００〜２００ｋｅＶ、ドーズ量５×１０^１２ｃｍ^−２を例示することができる。また、周辺回路部の半導体基板ＳＷ１の主面Ｗｆ１にｐ型不純物またはｎ型不純物をイオン注入して、周辺回路部の半導体基板ＳＷ１の主面Ｗｆ１の互いに異なる領域にｐウェルＰＷおよびｎウェルＮＷを形成する。

次に、熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法により、半導体基板ＳＷ１の主面Ｗ１ｆ上に酸化シリコン膜ＧＩａ、およびｎ型不純物が導入された多結晶シリコン膜ＧＥａを形成する。酸化シリコン膜ＧＩａの厚さは、例えば１０ｎｍであり、多結晶シリコン膜ＧＥａの厚さは、例えば２００ｎｍである。

次に、図５に示すように、多結晶シリコン膜ＧＥａおよび酸化シリコン膜ＧＩａをレジストパターンをマスクとしたエッチングにより加工して、画素部に転送トランジスタＴＸのゲート電極ＧＥおよびゲート絶縁膜ＧＩを形成する。同時に、周辺回路部にｎＭＩＳトランジスタＱｎおよびｐＭＩＳトランジスタＱｐのそれぞれのゲート電極ＧＥおよびゲート絶縁膜ＧＩを形成する。なお、ゲート電極ＧＥは、多結晶シリコン膜およびシリサイド膜が下層から順に堆積された積層膜、または多結晶シリコン膜および金属膜が下層から順に堆積された積層膜で構成してもよい。

次に、半導体基板ＳＷ１の主面Ｗ１ｆ上に酸化シリコン膜を堆積した後、この酸化シリコン膜を、例えばＲＩＥ（Reactive Ion Etching）法で異方性エッチングして、ゲート電極ＧＥの側壁にサイドウォールＳＳを形成する。この後、熱酸化法またはＣＶＤ法により、例えば厚さが１０ｎｍの酸化シリコン膜（図示は省略）を形成する。

次に、画素部の半導体基板ＳＷ１のｐウェルＰＷにｎ型不純物をイオン注入して、転送トランジスタＴＸのゲート電極ＧＥの一方の側面側の半導体基板ＳＷ１（ｐウェルＰＷ）にｎ型領域ＰＤｎを形成する。さらに、画素部の半導体基板ＳＷ１の主面Ｗｆ１にｎ型不純物をイオン注入して、転送トランジスタＴＸの他方の側面側の半導体基板ＳＷ１（ｐウェルＰＷ）に浮遊拡散層ＦＤを形成する。すなわち、図６に示すように、転送トランジスタＴＸのゲート電極ＧＥを挟んで、一方の半導体基板ＳＷ１（ｐウェルＰＷ）にはフォトダイオードＰＤを構成するｎ型領域ＰＤｎが形成され、他方の半導体基板ＳＷ１（ｐウェルＰＷ）には浮遊拡散層ＦＤが形成される。ｎ型領域ＰＤｎおよび浮遊拡散層ＦＤにはｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入する。

さらに、周辺回路部の半導体基板ＳＷ１のｐウェルＰＷにｎ型不純物をイオン注入して、ｎＭＩＳトランジスタＱｎのゲート電極ＧＥの両側の半導体基板ＳＷ１（ｐウェルＰＷ）にソース・ドレインを構成するｎ型拡散層ＳＤｎを形成する。同様に、周辺回路部の半導体基板ＳＷ１のｎ型ウェルＮＷにｐ型不純物をイオン注入して、ｐＭＩＳトランジスタＱｐのゲート電極ＧＥの両側の半導体基板ＳＷ１（ｎウェルＮＷ）にソース・ドレインを構成するｐ型拡散層ＳＤｐを形成する。

次に、図７に示すように、半導体基板ＳＷ１の主面Ｗ１ｆ上に、例えば酸化シリコン膜からなる絶縁膜ＩＬ１を形成した後、この絶縁膜ＩＬ１を、例えばＣＭＰ法で研磨することによりその表面を平坦化する。次に、レジストパターンをマスクとしたエッチングによって絶縁膜ＩＬ１にコンタクトホールＣＮ１を形成する。このコンタクトホールＣＮ１は浮遊拡散層ＦＤ上、ｎＭＩＳトランジスタＱｎのソース・ドレインを構成するｎ型領域ＳＤｎ上、ｐＭＩＳトランジスタＱｐのソース・ドレインを構成するｐ型領域ＳＤｐ上などの必要部分に形成する。続いて、コンタクトホールＣＮ１の内部にプラグＰＬ１を形成する。

次に、半導体基板ＳＷ１の主面Ｗ１ｆ上に金属膜、例えばアルミニウム（Ａｌ）合金膜を形成した後、レジストパターンをマスクとしたエッチングによって金属膜を加工して、プラグＰＬ１と電気的に接続する第１層目の信号配線Ｍ１を形成する。第１層目の信号配線Ｍ１の厚さは、例えば３００ｎｍである。

さらに、同様な方法によって、半導体基板ＳＷ１の主面Ｗ１ｆ上に第１層目の信号配線Ｍ１を覆う絶縁膜ＩＬ２を形成した後、この絶縁膜ＩＬ２に、第１層目の信号配線Ｍ１に達するコンタクトホールＣＮ２を形成し、コンタクトホールＣＮ２の内部にプラグＰＬ２を形成する。そして、プラグＰＬ２と電気的に接続する第２層目の信号配線Ｍ２を形成する。第２層目の信号配線Ｍ２の厚さは、例えば３００ｎｍである。

さらに、同様な方法によって、半導体基板ＳＷ１の主面Ｗ１ｆ上に第２層目の信号配線Ｍ２を覆う絶縁膜ＩＬ３を形成した後、この絶縁膜ＩＬ３に、第２層目の信号配線Ｍ２に達するコンタクトホールＣＮ３を形成し、コンタクトホールＣＮ３の内部にプラグＰＬ３を形成する。そして、プラグＰＬ３と電気的に接続する第３層目の信号配線Ｍ３を形成する。第３層目の信号配線Ｍ３の厚さは、例えば１μｍである。

第３層目の信号配線Ｍ３は、画素部および周辺回路部に形成される。画素部に形成された第３層目の信号配線Ｍ３は、各画素の動作に寄与する配線である。しかし、平面視において画素部の領域に対する画素部に形成された第３層目の信号配線Ｍ３の占有率と、周辺回路部の領域に対する周辺回路部に形成された第３層目の信号配線Ｍ３の占有率とは異なる。そこで、第３層目の信号配線Ｍ３と同一層の金属膜を用いて、画素部に各画素の動作には寄与しないダミー配線ＤＭを形成する。平面視において画素部の領域に対する画素部に形成された第３層目の信号配線Ｍ３およびダミー配線ＤＭの占有率と周辺回路部の領域に対する周辺回路部に形成された第３層目の信号配線Ｍ３の占有率とが同じとなるように、ダミー配線ＤＭは形成される。

この際、平面視において画素部に形成されるダミー配線ＤＭのピッチまたは画素部に形成される信号配線Ｍ３およびダミー配線ＤＭのピッチと、周辺回路部に形成される信号配線Ｍ３のピッチとが同じになるように、ダミー配線ＤＭを形成してもよい。

また、実施の形態１では、金属膜をリソグラフィ技術およびエッチング技術を用いて加工することにより、各層の信号配線Ｍ１，Ｍ２，Ｍ３およびダミー配線ＤＭを形成したが、これに限定されるものではなく、例えばダマシン法により形成してもよい。

次に、図８に示すように、半導体基板ＳＷ１の主面Ｗ１ｆ上に第３層目の信号配線Ｍ３およびダミー配線を覆う絶縁膜ＩＬ４を形成した後、この絶縁膜ＩＬ４を、例えばＣＭＰ法で研磨することによりその表面を平坦化する。ここで、絶縁膜ＩＬ４の研磨量を調整して、１つの半導体チップＳＣ（前述の図３参照）内において、絶縁膜ＩＬ４の表面における画素部と周辺回路部との境界部分の段差（画素部の半導体基板ＳＷ１の主面Ｗ１ｆから絶縁膜ＩＬ４の表面までの高さと、周辺回路部の半導体基板ＳＷ１の主面Ｗ１ｆから絶縁膜ＩＬ４の表面までの高さとの差）が５０ｎｍ以下となるようにする。

平面視において画素部の領域に対する画素部に形成された第３層目の信号配線Ｍ３およびダミー配線ＤＭの占有率と周辺回路部の領域に対する周辺回路部に形成された第３層目の信号配線Ｍ３の占有率とが同じとなるように、第３層目の信号配線Ｍ３およびダミー配線ＤＭが形成されている。これにより、絶縁膜ＩＬ４の表面における画素部と周辺回路部との境界部分の段差を５０ｎｍ以下とすることができる。

また、絶縁膜ＩＬ４は、硬さが１．０ＧＰａ以上の絶縁膜、例えばＴＥＯＳを原料ガスとして用いるプラズマＣＶＤ法により成膜されるプラズマＴＥＯＳ膜である。これは、絶縁膜ＩＬ４の機械的強度がせん断応力よりも小さいと（例えば硬さが１．０ＧＰａよりも小さいと）、後の工程である半導体基板ＳＷ１の裏面を研削する際に、絶縁膜ＩＬ４の膜中から剥がれが生じるおそれがあるためである。

次に、後の工程である半導体基板ＳＷ１の裏面を研削する際に、半導体基板ＳＷ１の外周部に生じるチッピングを防ぐために、半導体基板ＳＷ１の外周部をトリミングする（図１４の工程Ｐ２）。このトリミングは、後の工程である貼り合せの後に行う方法もあるが、トリミング装置に備わるブレードに起因した金属汚染を回避するために、貼り合せの前に行う方法が望ましい。

以上の工程により、ＣＭＯＳイメージセンサＣＳ１の画素部および周辺回路部が形成された半導体基板ＳＷ１が略完成する。

次に、図９に示すように、例えば単結晶シリコンからなる支持基板（円形の薄い板状に加工した半導体ウエハ；第２基板）ＳＷ２を準備する（図１４の工程Ｐ３）。支持基板ＳＷ２の厚さは、例えば７７５μｍである。次に、支持基板ＳＷ２の表面Ｗ２ｆを窒素雰囲気中でプラズマ活性化処理を施し（図１４の工程Ｐ４ａ）、その後、水洗浄を行う（図１４の工程Ｐ５ａ）。同様に、半導体基板ＳＷ１の主面Ｗ１ｆ上に形成された絶縁膜ＩＬ４の表面を窒素雰囲気中でプラズマ活性化処理を施し（図１４の工程Ｐ４ｂ）、その後、水洗浄を行う（図１４の工程Ｐ５ｂ）。

次に、図１０に示すように、半導体基板ＳＷ１の主面Ｗ１ｆ上に形成され、プラズマ活性化処理を施した絶縁膜ＩＬ４の表面と、プラズマ活性化処理を施した支持基板ＳＷ２の表面Ｗ２ｆとを対向させて、半導体基板ＳＷ１と支持基板ＳＷ２とを重ね合せる。これにより、半導体基板ＳＷ１の主面Ｗ１ｆ上に形成された絶縁膜ＩＬ４の表面と支持基板ＳＷ２の表面Ｗ２ｆとを自発接合させる（図１４の工程Ｐ６）。

次に、大気雰囲気中で２００〜３００℃温度の熱処理を施して、半導体基板ＳＷ１の主面Ｗ１ｆ上に形成された絶縁膜ＩＬ４の表面と支持基板ＳＷ２の表面Ｗ２ｆとを永久接合させる（図１４の工程Ｐ７）。この熱処理により、半導体基板ＳＷ１の主面Ｗ１ｆ上に形成された絶縁膜ＩＬ４の表面および支持基板ＳＷ２の表面Ｗ２ｆにおいてそれぞれ終端している酸素（Ｏ）分子および水素（Ｈ）分子がＨ_２Ｏとなって脱離し、シリコン（Ｓｉ）−シリコン（Ｓｉ）結合が生じる。

前述の図８を用いて説明したように、半導体基板ＳＷ１の主面Ｗ１ｆ上に形成された絶縁膜ＩＬ４の表面における画素部と周辺回路部との境界部分の段差は５０ｎｍ以下であることから、半導体基板ＳＷ１の主面Ｗ１ｆ上に形成された絶縁膜ＩＬ４の表面と支持基板ＳＷ２の表面Ｗ２ｆとの間にボイドを発生させることなく、半導体基板ＳＷ１の主面Ｗ１ｆ上に形成された絶縁膜ＩＬ４の表面と支持基板ＳＷ２の表面Ｗ２ｆとを密着させることができる。

次に、図１１に示すように、半導体基板ＳＷ１の厚さを、その裏面Ｗ１ｂから薄く加工する。まず、半導体基板ＳＷ１の裏面Ｗ１ｂに第１の粗さを有する研削材（例えばダイヤモンド砥石）を押し当てて粗研削することにより、半導体基板ＳＷ１の厚さを、例えば５０μｍ以下とする。続いて、半導体基板ＳＷ１の裏面Ｗ１ｂに、上記第１の粗さよりも目の粗さが細かい第２の粗さを有する研削材を押し当てて仕上げ研削することにより、粗研削時に生じた半導体基板ＳＷ１の裏面Ｗ１ｂの歪みを除去する。続いて、半導体基板ＳＷ１の裏面Ｗ１ｂをＣＭＰ法により研磨する（図１４の工程Ｐ８）。

半導体基板ＳＷ１の主面Ｗ１ｆ上に形成された絶縁膜ＩＬ４の表面と支持基板ＳＷ２の表面Ｗ２ｆとの間にボイドが発生していると、これが原因となって、半導体基板ＳＷ１の裏面Ｗ１ｂを研削または研磨する際に、半導体基板ＳＷ１の裏面Ｗ１ｂに研削痕が残るまたは支持基板ＳＷ２が剥がれるなどの問題が生じる。上記研削痕が残っていると、支持基板ＳＷ２を貼り合せた半導体基板ＳＷ１を切断して、半導体チップＳＣ（ＣＭＯＳイメージセンサＣＳ１）に個片化する際に、半導体チップＳＣの外周部においてチッピングが発生する。

しかし、実施の形態１では、半導体基板ＳＷ１の主面Ｗ１ｆ上に形成された絶縁膜ＩＬ４の表面における画素部と周辺回路部との境界部分の段差を５０ｎｍ以下としたことにより、半導体基板ＳＷ１の主面Ｗ１ｆ上に形成された絶縁膜ＩＬ４の表面と支持基板ＳＷ２の表面Ｗ２ｆとの間にボイドが発生しないので、研削痕の残りおよび支持基板ＳＷ２の剥がれが生じにくくなる。

また、絶縁膜ＩＬ４には、硬さが１．０ＧＰａ以上の絶縁膜（例えばプラズマＴＥＯＳ膜）を用いているので、半導体基板ＳＷ１の裏面Ｗ１ｂを研削または研磨する際に、絶縁膜ＩＬ４の膜中からの剥がれが生じにくくなる。

次に、図１２に示すように、半導体基板ＳＷ１の裏面Ｗ１ｂをウェットエッチング法によりエッチングして、半導体基板ＳＷ１の厚さを、例えば３μｍ〜５μｍとする（図１４の工程Ｐ９）。

次に、図１３に示すように、半導体基板ＳＷ１の裏面Ｗ１ｂに、反射防止膜ＲＢＦおよび遮光膜ＳＦを順次形成した後、画素部の不要な遮光膜ＳＦを除去する（図１４の工程Ｐ１０）。次に、画素部の反射防止膜ＲＢＦ上にカラーフィルタＣＦを形成し、さらに、カラーフィルタＣＦ上にマイクロレンズＭＬを形成する（図１４の工程Ｐ１１）。

その後、支持基板ＳＷ２を貼り合せた半導体基板ＳＷ１を切断領域に沿って縦、横に切断して、半導体チップＳＣ（前述の図３参照）に個片化する。

次に、実施の形態１によるＣＭＯＳイメージセンサＣＳ１に対して、本発明者らが比較検討した他のＣＭＯＳイメージセンサについて図１５を用いて以下に説明する。図１５は本発明者らが比較検討したＣＭＯＳイメージセンサの製造工程中の半導体基板の画素部および周辺回路部を示す要部断面図である。

画素部には、各画素の動作に寄与する第３層目の信号配線Ｍ３が形成されているが、ダミー配線ＤＭは形成されていない（前述の図７参照）。この状態で、半導体基板ＳＷ１の主面Ｗ１ｆ上に第３層目の信号配線Ｍ３を覆う絶縁膜ＩＬ４を形成した後、リバースプロセスにより、周辺回路部の絶縁膜ＩＬ４の表面をエッチングし、さらに、絶縁膜ＩＬ４を、例えばＣＭＰ法で研磨することによりその表面を平坦化する。

この製造方法を用いても、１つの半導体チップＳＣ（前述の図７参照）内において、絶縁膜ＩＬ４の表面における画素部と周辺回路部との境界部分の段差を５０ｎｍ以下とすることができる。しかし、工程数が増加するため、製造コストが増加するという課題が生じる。

また、前述の特許文献１（特開２００４−７１７９０号公報）については、表面照射型の固体撮像素子において撮像素子部の最上層の配線からなるダミー配線に起因した受光効率の低下を抑制する技術が開示されており、解決しようとする課題が異なる。また、前述の特許文献２（特開２００５−１５０４６３号公報）については、ダミー配線の配置についての記載や示唆はなく、貼り合せに起因した製品歩留まりの低下が生じるものと考えられる。

このように、実施の形態１によれば、半導体基板ＳＷ１の裏面Ｗ１ｂを研削または研磨する際に、研削痕の残りおよび支持基板ＳＷ２の剥がれが発生しにくくなり、また、半導体基板ＳＷ１の主面Ｗ１ｆ上に形成された絶縁膜ＩＬ４の膜中からの剥がれを防止することができる。これにより、ＣＭＯＳイメージセンサＣＳ１の製品歩留りを向上させることができる。

（実施の形態２）
≪ＣＭＯＳイメージセンサ≫
実施の形態２による裏面照射型のＣＭＯＳイメージセンサについて図１６〜図１８を用いて説明する。図１６はＣＭＯＳイメージセンサの画素部および周辺回路部を示す要部断面図である。図１７はＣＭＯＳイメージセンサの画素部に形成されたダミー配線の第１変形例を示す斜視図である。図１８はＣＭＯＳイメージセンサの画素部に形成されたダミー配線の第２変形例を示す斜視図である。

図１６に示すように、実施の形態２によるＣＭＯＳイメージセンサＣＳ２と前述した実施の形態１によるＣＭＯＳイメージセンサＣＳ１と相違する点は、ダミー配線の配置である。その他の構成は、前述した実施の形態１によるＣＭＯＳイメージセンサＣＳ１の構成と同様であるので、ここでの説明は省略する。

前述した実施の形態１によるＣＭＯＳイメージセンサＣＳ１では、最上層の配線である第３層目の信号配線Ｍ３と同一層の金属膜のみによってダミー配線ＤＭを形成した（例えば前述の図２参照）。

実施の形態２のＣＭＯＳイメージセンサＣＳ２では、各配線層においてダミー配線を形成する。すなわち、第１層目の信号配線Ｍ１と同一層の金属膜によって画素部に第１層目のダミー配線ＤＭ１を形成し、第２層目の信号配線Ｍ２と同一層の金属膜によって画素部に第２層目のダミー配線ＤＭ２を形成し、第３層目の信号配線Ｍ３と同一層の金属膜によって画素部に第３層目のダミー配線ＤＭ３を形成する。

平面視において画素部の領域に対する画素部に形成された第１層目の信号配線Ｍ１およびダミー配線ＤＭ１の占有率と周辺回路部の領域に対する周辺回路部に形成された第１層目の信号配線Ｍ１の占有率とが同じとなるように、ダミー配線ＤＭ１は形成される。この際、平面視において画素部に形成される第１層目のダミー配線ＤＭ１のピッチまたは画素部に形成される第１層目の信号配線Ｍ１およびダミー配線ＤＭ１のピッチと、周辺回路部に形成される第１層目の信号配線Ｍ１のピッチとが同じになるように、ダミー配線ＤＭ１を形成してもよい。

同様に、平面視において画素部の領域に対する画素部に形成された第２層目の信号配線Ｍ２およびダミー配線ＤＭ２の占有率と周辺回路部の領域に対する周辺回路部に形成された第２層目の信号配線Ｍ２の占有率とが同じとなるように、ダミー配線ＤＭ２は形成される。この際、平面視において画素部に形成される第２層目のダミー配線ＤＭ２のピッチまたは画素部に形成される第２層目の信号配線Ｍ２およびダミー配線ＤＭ２のピッチと、周辺回路部に形成される第２層目の信号配線Ｍ２のピッチとが同じになるように、ダミー配線ＤＭ２を形成してもよい。

また、同様に、平面視において画素部の領域に対する画素部に形成された第３層目の信号配線Ｍ３およびダミー配線ＤＭ３の占有率と周辺回路部の領域に対する周辺回路部に形成された第３層目の信号配線Ｍ３の占有率とが同じとなるように、ダミー配線ＤＭ３は形成される。この際、平面視において画素部に形成される第３層目のダミー配線ＤＭ３のピッチまたは画素部に形成される第３層目の信号配線Ｍ３およびダミー配線ＤＭ３のピッチと、周辺回路部に形成される第３層目の信号配線Ｍ３のピッチとが同じになるように、ダミー配線ＤＭ３を形成してもよい。

さらに、図１７に示すように、複数の第１層目のダミー配線ＤＭ１を第１方向に延在するように形成し、複数の第２層目のダミー配線ＤＭ２を、第１方向と半導体基板ＳＷ１の主面で直交する第２方向に延在するように形成し、複数の第３層目のダミー配線ＤＭ３を第１方向に延在するように形成してもよい。

さらに、図１８に示すように、１つの第１層目のダミー配線ＤＭ１を、第１方向に延在する１つのパターンではなく、第１方向に延在する１つのパターンを複数に分割した複数のパターンで構成してもよい。同様に、１つの第２層目のダミー配線ＤＭ２を、第２方向に延在する１つのパターンではなく、第２方向に延在する１つのパターンを複数に分割した複数のパターンで構成してもよい。

これにより、最上層の配線である第３層目の信号配線Ｍ３およびダミー配線ＤＭ３を覆う絶縁膜ＩＬ４の表面における画素部と周辺回路部との境界部分の段差を５０ｎｍ以下とすることができる。絶縁膜ＩＬ４の表面における画素部と周辺回路部との境界部分の段差を５０ｎｍ以下としたことにより、絶縁膜ＩＬ４の表面と支持基板ＳＷ２の表面Ｗ２ｆとの間にボイドを発生させることなく、絶縁膜ＩＬ４の表面と支持基板ＳＷ２とを密着させることができる。

なお、第１層目のダミー配線ＤＭ１からの金属汚染が懸念される場合には、第１層目のダミー配線ＤＭ１は形成しない。または、平面視において画素部の領域に対する画素部に形成された第１層目の信号配線Ｍ１およびダミー配線ＤＭ１の占有率が周辺回路部の領域に対する周辺回路部に形成された第１層目の信号配線Ｍ１の占有率よりも小さくなるように、ダミー配線ＤＭ１を形成する。

このように、実施の形態２によれば、実施の形態１と同様の効果を得ることができて、ＣＭＯＳイメージセンサＣＳ２の製品歩留りを向上させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＡＭＩ 増幅トランジスタ
Ｃ キャパシタ
ＣＦ カラーフィルタ
ＣＮ１，ＣＮ２，ＣＮ３ コンタクトホール
ＣＳ１，ＣＳ２ ＣＭＯＳイメージセンサ
ＤＭ，ＤＭ１，ＤＭ２，ＤＭ３ ダミー配線
ＦＤ 浮遊拡散層
ＧＥ ゲート電極
ＧＥａ 多結晶シリコン膜
ＧＩ ゲート絶縁膜
ＧＩａ 酸化シリコン膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４ 絶縁膜
ＩＳ 素子分離部
Ｍ１，Ｍ２，Ｍ３ 信号配線
ＭＬ マイクロレンズ
ＮＷ ｎウェル
ＰＩ 画素
ＰＤ フォトダイオード
ＰＤｎ ｎ型領域
ＰＬ１，ＰＬ２，ＰＬ３ プラグ
ＰＷ ｐウェル
Ｑｎ ｎＭＩＳトランジスタ（ｎチャネル型のＭＩＳＦＥＴ）
Ｑｐ ｐＭＩＳトランジスタ（ｐチャネル型のＭＩＳＦＥＴ）
ＲＢＦ 反射防止膜
ＲＳＴ リセットトランジスタ
ＳＦ 遮光膜
ＳＣ 半導体チップ
ＳＤｎ ｎ型拡散層
ＳＤｐ ｐ型拡散層
ＳＥＬ 選択トランジスタ
ＳＳ サイドウォール
ＳＷ１ 半導体基板（第１基板）
ＳＷ２ 支持基板（第２基板）
ＴＸ 転送トランジスタ
Ｗ１ｂ 裏面（第２面）
Ｗ１ｆ 主面（表面、第１面）
Ｗ２ｆ 表面（接合面、第１面）

Claims (10)

1. 平面視において互いに異なる領域に、光電変換を行う複数の画素から構成される画素部および周辺回路部を有する半導体装置であって、
   主面、および前記主面と反対側の裏面を有する第１基板と、
   前記第１基板の前記主面側の前記画素部および前記周辺回路部にそれぞれ形成された複数層の配線と、
   前記複数層の配線のうち最上層の配線を覆って、前記第１基板の前記主面側の前記画素部および前記周辺回路部にわたって形成された絶縁膜と、
   前記絶縁膜の表面に接合された第２基板と、
   前記第１基板の前記裏面側の前記画素部に形成された複数のレンズと、
   を備え、
   平面視において前記画素部の領域に対する前記画素部に形成された前記最上層の配線の占有率と前記周辺回路部の領域に対する前記周辺回路部に形成された前記最上層の配線の占有率とが同じである。
2. 請求項１記載の半導体装置において、
   前記画素部に形成された前記最上層の配線の一部は、前記複数の画素の動作には寄与しないダミー配線である。
3. 請求項１記載の半導体装置において、
   平面視において前記画素部に形成された前記最上層の配線のピッチと前記周辺回路部に形成された前記最上層の配線のピッチとが同じである。
4. 請求項１記載の半導体装置において、
   前記絶縁膜の表面における前記画素部と前記周辺回路部との境界部分の段差が５０ｎｍ以下である。
5. 請求項１記載の半導体装置において、
   前記絶縁膜の硬さは、１．０ＧＰａ以上である。
6. 請求項１記載の半導体装置において、
   前記絶縁膜は、プラズマＴＥＯＳ膜である。
7. 請求項１記載の半導体装置において、
   プラズマ活性化処理を施した前記絶縁膜の表面と、プラズマ活性化処理を施した前記第２基板の表面とが対向して、前記絶縁膜の表面に前記第２基板が接合している。
8. 請求項１記載の半導体装置において、
   前記複数層の配線のうち、前記最上層の配線以外の他の層の配線が前記画素部および前記周辺回路部にそれぞれ形成されており、
   平面視において前記画素部の領域に対する前記画素部に形成された前記他の層の配線の占有率と前記周辺回路部の領域に対する前記周辺回路部に形成された前記他の層の配線の占有率とが同じである。
9. 請求項８記載の半導体装置において、
   前記画素部に形成された前記他の層の配線の一部は、前記複数の画素の動作には寄与しないダミー配線である。
10. 請求項８記載の半導体装置において、
    平面視において前記画素部に形成された前記他の層の配線のピッチと前記周辺回路部に形成された前記他の層の配線のピッチとが同じである。

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