JP2014071855A - Access control circuit and access control method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide an access control circuit and an access control method which achieve efficient access control of shared resources.SOLUTION: The access control circuit is connected to a plurality of processors by a bus and controls access to a shared resource accessed via a common bus by the plurality of processors. The access control circuit includes management means which, if an access object address from a first processor out of the plurality of processors is a dummy address indicative of an unused area, converts the dummy address to a corresponding shared resource address of the shared resource and then outputs the shared resource address to the bus and releases the right of the first processor to access the shared resource and, if the access object address is not a dummy address, outputs the access object address to the bus without address conversion.

Description

本発明は、アクセス制御回路、アクセス制御方法に関する。   The present invention relates to an access control circuit and an access control method.

近年、複数のプロセッサ間でリソース(マクロやメモリ)を共有するマルチプロセッサシステムが多く用いられている。そのようなマルチプロセッサシステムでは、共有のリソースが、複数のプロセッサによってアクセスされる。そこで、あるプロセッサによって共有リソースが使用中である場合には、他のプロセッサからのアクセスをハードウェア的に排他可能にするアクセス制御回路を有するシステムがある。   In recent years, many multiprocessor systems that share resources (macro and memory) among a plurality of processors have been used. In such multiprocessor systems, shared resources are accessed by multiple processors. Therefore, when a shared resource is being used by a certain processor, there is a system having an access control circuit that makes it possible to exclude access from another processor by hardware.

このようなシステムでは、例えば、プロセッサがバスを介して共有リソースにアクセスする場合、プロセッサは、バスのアドレス信号線にプロセッサの識別番号を設定することによって、共有リソースのアクセス権を取得する。このため、アクセス権が解放されるまでの間、別のプロセッサによって同一の共有リソースのアクセス権が要求された場合、その都度、アクセス要求とエラー応答がバスに出力される。   In such a system, for example, when the processor accesses the shared resource via the bus, the processor acquires the access right of the shared resource by setting the processor identification number in the address signal line of the bus. Therefore, when an access right for the same shared resource is requested by another processor until the access right is released, an access request and an error response are output to the bus each time.

または、例えば、システムが共有リソースへのアクセス可否情報を有し、アクセス可否情報に基づいて、各プロセッサから共有リソースへのアクセスを制御する。この場合、例えば、プロセッサからの専用命令に基づいてアクセス可否情報の更新が行われることによって、プロセッサによるアクセス権の取得、解放処理が行われる。   Alternatively, for example, the system has access permission information on the shared resource, and controls access from each processor to the shared resource based on the access permission information. In this case, for example, the access right acquisition / release processing is performed by the processor by updating the access permission information based on a dedicated instruction from the processor.

このようなシステムは、例えば、特許文献１、２に記載される。   Such a system is described in Patent Documents 1 and 2, for example.

特開２００３−２８０９８０号公報JP 2003-280980 A 特開２００７−２６４６７９号公報JP 2007-264679 A

しかしながら、このようなシステムでは、共有リソースのアクセス権を取得、解放するために、プロセッサによるアクセスが逐一発生する。このため、共有リソースへのアクセスは、共有リソースへのアクセス権の取得、共有リソースに対する処理、アクセス権の解放という一連の流れで行われる。これにより、プログラムのコード量が増加し、プロセッサの性能劣化の要因になると共に、プログラムの複雑化による障害が発生し易くなる。   However, in such a system, access by the processor occurs one by one in order to acquire and release the access right of the shared resource. For this reason, access to the shared resource is performed in a series of flows including acquisition of the access right to the shared resource, processing for the shared resource, and release of the access right. As a result, the code amount of the program increases, which causes a deterioration in the performance of the processor and easily causes a failure due to the complication of the program.

また、あるプロセッサによってアクセス権が取得されている間に、他のプロセッサによる共有リソースへのアクセス要求が発生する場合、アクセス要求が発生する都度、アクセス要求とエラー応答がバスに出力されることによって、バス使用率が増加し、バスの使用効率が悪化する。   In addition, when an access right is acquired by a certain processor and an access request to a shared resource by another processor occurs, an access request and an error response are output to the bus each time an access request occurs. The bus usage rate will increase and the bus usage efficiency will deteriorate.

このように、複数のプロセッサによる共有リソースへのアクセスを制御するアクセス制御回路を有するシステムでは、性能劣化やプログラムの複雑化、バスの使用効率の悪化が課題であった。   As described above, in a system having an access control circuit for controlling access to a shared resource by a plurality of processors, performance degradation, program complexity, and bus use efficiency are problems.

本発明は、共有リソースのアクセス制御を効率化するアクセス制御回路、アクセス制御方法を提供することにある。   An object of the present invention is to provide an access control circuit and an access control method for improving the access control of shared resources.

第１の側面は、複数のプロセッサとバスに接続され、前記複数のプロセッサによって共通の前記バスを介してアクセスされる共有リソースへの制御を行うアクセス制御回路であって、前記複数のプロセッサの内の第１のプロセッサからのアクセス対象アドレスが、非使用の領域を指すダミーアドレスである場合に、当該ダミーアドレスを対応する前記共有リソースの共有リソースアドレスにアドレス変換して前記バスに出力すると共に、前記第１のプロセッサによる前記共有リソースへのアクセス権を解放し、前記アクセス対象アドレスが前記ダミーアドレスではない場合に、前記アクセス対象アドレスを前記アドレス変換することなく前記バスに出力する管理手段、を有する。   A first aspect is an access control circuit that is connected to a plurality of processors and a bus, and that controls shared resources that are accessed by the plurality of processors via the common bus. When the access target address from the first processor is a dummy address indicating a non-use area, the dummy address is converted into a shared resource address of the corresponding shared resource, and is output to the bus. Management means for releasing the access right to the shared resource by the first processor and outputting the access target address to the bus without converting the address when the access target address is not the dummy address; Have.

第１の側面によれば、共有リソースのアクセス制御を効率化することができる。   According to the first aspect, access control of shared resources can be made efficient.

本実施の形態例におけるアクセス制御回路を有するマルチプロセッサシステムの一例を示す図である。It is a figure which shows an example of the multiprocessor system which has an access control circuit in this embodiment. 一般的なプログラムと、本実施の形態例におけるプログラムの例図である。It is an example figure of a general program and the program in this embodiment. 本実施の形態例におけるアクセス制御回路の詳細な構成を表す例図である。It is an example figure showing the detailed structure of the access control circuit in the present embodiment. 本実施の形態例におけるアクセス制御回路のフローチャート図である。It is a flowchart figure of the access control circuit in the present embodiment. 本実施の形態例におけるアドレスマップの具体例を説明する図である。It is a figure explaining the specific example of the address map in this example of an embodiment. 本実施の形態例におけるアドレス変換のための減算処理を説明する図である。It is a figure explaining the subtraction process for address conversion in the example of this embodiment. 第２の実施の形態例におけるアドレスマップの具体例を説明する図である。It is a figure explaining the specific example of the address map in a 2nd embodiment. 第２の実施の形態例におけるアドレス変換のための減算処理を説明する図である。It is a figure explaining the subtraction process for address conversion in the example of a 2nd embodiment.

以下、図面にしたがって本発明の実施の形態について説明する。ただし、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the technical scope of the present invention is not limited to these embodiments, but extends to the matters described in the claims and equivalents thereof.

［マルチプロセッサシステムの構成］
図１は、本実施の形態例におけるアクセス制御回路を有するマルチプロセッサシステム１００の一例を示す図である。同図のマルチプロセッサシステム１００は、例えば、複数のプロセッサＡ１０、Ｂ２０、アクセス制御回路３０、プロセッサＡ１０、プロセッサＢ２０からアクセス可能な共有リソースＡ５１〜共有リソースＣ５３（以下、共有リソース５１〜５３）を有する。 [Configuration of multiprocessor system]
FIG. 1 is a diagram illustrating an example of a multiprocessor system 100 having an access control circuit according to the present embodiment. The multiprocessor system 100 in FIG. 1 includes, for example, a plurality of processors A10 and B20, an access control circuit 30, a processor A10, and shared resources A51 to C53 (hereinafter, shared resources 51 to 53) accessible from the processor B20. .

本実施の形態例において、アクセス制御回路３０、及び、各共有リソース５１〜５３は、共通の共有バス４０を介してお互いに接続される。また、複数のプロセッサであるプロセッサＡ１０、プロセッサＢ２０は、それぞれ、アクセス制御回路３０における対応するアドレス制御部Ａ３１ａ、アドレス制御部Ｂ３１ｂ（以下、アドレス制御部３１ａ、３１ｂ）と専用バスを介して接続される。   In the present embodiment, the access control circuit 30 and the shared resources 51 to 53 are connected to each other via a common shared bus 40. The processors A10 and B20, which are a plurality of processors, are respectively connected to the corresponding address control unit A31a and address control unit B31b (hereinafter, address control units 31a and 31b) in the access control circuit 30 through dedicated buses. The

［共有リソース］
本実施の形態例において、共有リソース５１〜５３とは、例えば、複数のプロセッサから共通にアクセスされる共有メモリや、回路マクロのレジスタ等を示す。共有リソース５１〜５３は、複数のプロセッサから同時にアクセスされる可能性を有する。共有リソース５１〜５３が複数のプロセッサから同時にアクセスされた場合、例えば、共有メモリに記憶された情報や回路マクロのレジスタが保持する情報の整合性が失われてしまう。これにより、システムが暴走してしまう可能性がある。 [Shared resources]
In this embodiment, the shared resources 51 to 53 indicate, for example, a shared memory that is commonly accessed from a plurality of processors, a circuit macro register, and the like. The shared resources 51 to 53 have a possibility of being simultaneously accessed from a plurality of processors. When the shared resources 51 to 53 are simultaneously accessed from a plurality of processors, for example, the consistency of information stored in the shared memory and information held in the register of the circuit macro is lost. This can lead to system runaway.

そこで、一般的な共有リソースのアクセス制御では、プロセッサＡ１０によって共有リソースＡ５１のアクセス権が取得されている間、プロセッサＢ２０から同じ共有リソースＡ５１へのアクセス権の取得が要求された場合であっても、プロセッサＢ２０によるアクセス権の取得は許可されない。プロセッサＢ２０によるアクセス権の取得は、プロセッサＡ１０の共有リソースＡ５１へのアクセス権が解放された後に許可される。   Thus, in general shared resource access control, even when the processor A 10 acquires the access right to the shared resource A 51 while the processor A 10 acquires the access right to the shared resource A 51, even when the access right to the same shared resource A 51 is requested. The acquisition of the access right by the processor B20 is not permitted. Acquisition of the access right by the processor B20 is permitted after the access right to the shared resource A51 of the processor A10 is released.

［アクセス制御回路］
また、図１のアクセス制御回路３０は、複数のプロセッサＡ、Ｂと共有バス４０との間に配置され、各プロセッサからの共有リソース５１〜５３へのアクセスを制御する。アクセス制御回路３０は、例えば、それぞれのプロセッサに対応するアドレス制御部３１ａ、３１ｂと、アクセス監視部３２とを有する。 [Access control circuit]
The access control circuit 30 in FIG. 1 is disposed between the plurality of processors A and B and the shared bus 40, and controls access to the shared resources 51 to 53 from each processor. The access control circuit 30 includes, for example, address control units 31a and 31b corresponding to each processor and an access monitoring unit 32.

アドレス制御部３１ａ、３１ｂは、必要に応じて共有リソース５１〜５３へのアクセスをブロックする機能、プロセッサＡ１０、プロセッサＢ２０にエラー応答を返す機能、アクセス権解放時のアドレス変換機能等を有する。処理の詳細については、後述する。また、アクセス監視部３２は、各共有リソース５１〜５３について、当該共有リソースのアクセス権を取得中のプロセッサのＩＤ（以下、ＣＰＵ−ＩＤ）を保持するレジスタを有する。アドレス制御部３１ａ、３１ｂ、及び、アクセス監視部３２は、共有リソース５１〜５３に対応するＣＰＵ−ＩＤと、アクセス元のプロセッサのＩＤとを比較することにより、共有リソース５１〜５３のアクセスを制御する。   The address control units 31a and 31b have a function of blocking access to the shared resources 51 to 53 as necessary, a function of returning an error response to the processor A10 and the processor B20, an address conversion function when releasing the access right, and the like. Details of the processing will be described later. In addition, the access monitoring unit 32 includes a register that holds, for each shared resource 51 to 53, an ID (hereinafter, CPU-ID) of a processor that is acquiring the access right of the shared resource. The address control units 31a and 31b and the access monitoring unit 32 control access to the shared resources 51 to 53 by comparing the CPU-ID corresponding to the shared resources 51 to 53 with the ID of the access source processor. To do.

［第１の実施の形態例］
本実施の形態例におけるアクセス制御回路３０は、共有リソース５１〜５３へのアクセス権の解放のための命令、及び、アクセス権の取得のための命令を不要にする。 [First Embodiment]
The access control circuit 30 according to the present embodiment makes an instruction for releasing the access right to the shared resources 51 to 53 and an instruction for acquiring the access right unnecessary.

［アクセス制御回路：アクセス権の解放］
まず、共有リソース５１〜５３のアクセス権の解放について、本実施の形態例におけるアクセス制御回路３０は、プロセッサＡ１０、Ｂ２０からのアクセス対象アドレスが、非使用の領域を指すダミーアドレスである場合に、当該ダミーアドレスを対応する共有リソース５１〜５３の共有リソースアドレスにアドレス変換してバス４０に出力すると共に、当該プロセッサによる共有リソース５１〜５３へのアクセス権を解放する。また、アクセス制御回路３０は、アクセス対象アドレスがダミーアドレスではない場合に、アクセス対象アドレスをアドレス変換することなくバス４０に出力する。 [Access control circuit: Release access right]
First, regarding the release of the access right of the shared resources 51 to 53, the access control circuit 30 in the present embodiment, when the access target address from the processors A10 and B20 is a dummy address indicating an unused area, The dummy address is converted into the shared resource address of the corresponding shared resource 51-53 and output to the bus 40, and the access right to the shared resource 51-53 by the processor is released. In addition, when the access target address is not a dummy address, the access control circuit 30 outputs the access target address to the bus 40 without converting the address.

このようなアクセス制御回路３０によると、プロセッサは、共有リソース５１〜５３のアクセス処理を終了する際に、共有リソース５１〜５３のアクセス権の解放処理を別途指示する必要がない。   According to such an access control circuit 30, the processor does not need to separately instruct an access right release process for the shared resources 51 to 53 when ending the access process for the shared resources 51 to 53.

［アクセス制御回路：アクセス権の取得］
そして、共有リソース５１〜５３のアクセス権の取得について、本実施の形態例におけるアクセス制御回路３０は、アクセス対象アドレスがダミーアドレスではない場合であって共有リソースアドレスである場合に、共有リソース５１〜５３へのアクセス権が当該プロセッサに取得されているときはアクセス対象アドレスをバス４０に出力する。また、アクセス制御回路３０は、共有リソース５１〜５３へのアクセス権がいずれのプロセッサによっても取得されていないときはアクセス権を当該プロセッサに取得させると共にアクセス対象アドレスをバス４０に出力し、別のプロセッサによって取得されているときはアクセス対象アドレスをバス４０に出力しない。 [Access control circuit: Acquisition of access right]
Then, regarding the acquisition of the access right of the shared resources 51 to 53, the access control circuit 30 according to the present embodiment is configured so that the shared resource 51 to 51 when the access target address is not a dummy address and is a shared resource address. When the access right to 53 is acquired by the processor, the access target address is output to the bus 40. In addition, when the access right to the shared resources 51 to 53 is not acquired by any processor, the access control circuit 30 causes the processor to acquire the access right and outputs the access target address to the bus 40. When acquired by the processor, the access target address is not output to the bus 40.

このようなアクセス制御回路３０によると、プロセッサは、共有リソース５１〜５３のアクセス処理を開始する際に、共有リソース５１〜５３のアクセス権の取得処理を別途指示する必要がない。   According to such an access control circuit 30, the processor does not need to separately instruct the access right acquisition process for the shared resources 51 to 53 when starting the access process for the shared resources 51 to 53.

ここで、本実施の形態例のアクセス制御回路３０を有するシステムにおけるプログラムの一例を、一般的なプログラムと対比して説明する。   Here, an example of a program in a system having the access control circuit 30 of the present embodiment will be described in comparison with a general program.

［共有リソースへのアクセス処理を指示するプログラム例］
図２は、一般的な共有リソースのアクセス処理を指示するプログラムＰ１と、本実施の形態例のアクセス制御回路３０を有するシステムにおいて、共有リソースへのアクセス処理を指示するプログラムＰ２の一例を表す図である。同図の左のプログラムＰ１は、共有リソースへのアクセス処理を記述した一般的なプログラムの具体例であり、右のプログラムＰ２は、本実施の形態例におけるプロセッサによって処理されるプログラムの具体例である。 [Sample program for instructing access processing to shared resources]
FIG. 2 is a diagram illustrating an example of a program P2 for instructing access processing to a shared resource in a system having a program P1 for instructing access processing for a general shared resource and the access control circuit 30 according to the present embodiment. It is. The left program P1 in the figure is a specific example of a general program describing the access processing to the shared resource, and the right program P2 is a specific example of a program processed by the processor in the present embodiment. is there.

［一般的なプログラム例］
まず、一般的なプログラムＰ１の具体例について説明する。一般的なプログラムＰ１例では、共有リソース５１〜５３へアクセスを行う場合、例えば、共有メモリへの書き込み処理を行うような場合、共有リソースへのアクセス処理ｃ２を示す命令の前後に共有リソースのアクセス権の取得ｃ１、及び、解放処理ｃ３を示す命令が必要となる。このため、共有リソースへのアクセス処理ｃ２が１つ命令で指示可能な些細な処理であったとしても、必ず、その前後に当該共有リソースへのアクセス権の取得命令ｃ１、及び、解放命令ｃ３が必要となる。 [General program example]
First, a specific example of the general program P1 will be described. In the general program P1 example, when accessing the shared resources 51 to 53, for example, when writing to the shared memory is performed, the access to the shared resource is performed before and after the command indicating the shared resource access process c2. Instructions indicating right acquisition c1 and release processing c3 are required. For this reason, even if the access process c2 to the shared resource is a trivial process that can be instructed with one instruction, the access right acquisition instruction c1 and the release instruction c3 to the shared resource are always before and after that. Necessary.

例えば、共有リソースＡ５１のアクセス権がプロセッサＢ２０によって取得されているときに、プロセッサＡ１０によって共有リソースＡ５１へのアクセスが行われる場合の処理の流れについて説明する。このような場合、プロセッサＢ２０によって共有リソースＡ５１のアクセス権の解放処理が行われた後、プロセッサＡ１０による同アクセス権が取得され、共有リソースＡ５１へのアクセス処理が行われる。プロセッサＡ１０によるアクセス処理が終了すると、アクセス権の解放処理が行われ、必要に応じて、再び、プロセッサＢ２０によってアクセス権の取得処理が行われる。   For example, a processing flow when the processor A10 accesses the shared resource A51 when the access right of the shared resource A51 is acquired by the processor B20 will be described. In such a case, after the processor B20 performs the access right release processing of the shared resource A51, the processor A10 acquires the same access right and performs the access processing to the shared resource A51. When the access process by the processor A10 ends, an access right release process is performed, and an access right acquisition process is performed again by the processor B20 as necessary.

このように、共有リソースへのアクセス処理の前後に共有リソースへのアクセス権を制御する多数の命令が処理される。これにより、各プロセッサが処理する命令量が増加し、プロセッサの性能が低下する。また、プログラムＰ１の記述が複雑化し、障害を誘発する。ここで、発生し易い障害の一例について説明する。   As described above, a large number of instructions for controlling the access right to the shared resource are processed before and after the access processing to the shared resource. As a result, the amount of instructions processed by each processor increases and the performance of the processor decreases. Further, the description of the program P1 becomes complicated, and a failure is induced. Here, an example of a failure that easily occurs will be described.

例えば、プログラムＰ１において、アクセス権の取得命令の記述ｃ１が漏れた場合、共有リソースの不正アクセスが発生する。この結果、共有リソースの整合性が保証されない。これは、アクセス権を取得中のプロセッサ（例えば、プロセッサＢ２０）による共有リソースのアクセス中に、別のプロセッサ（例えば、プロセッサＡ１０）による同一の共有リソースへのアクセスを許可してしまう場合を示す。これにより、例えば、共有メモリが複数のプロセッサによって同時に更新されるような事態を発生させ、共有メモリの整合性が失われる。   For example, in the program P1, when the description c1 of the access right acquisition command is leaked, the shared resource is illegally accessed. As a result, the consistency of shared resources is not guaranteed. This indicates a case where access to the same shared resource by another processor (for example, processor A10) is permitted while the shared resource is being accessed by the processor (for example, processor B20) that is acquiring the access right. Thereby, for example, a situation occurs in which the shared memory is simultaneously updated by a plurality of processors, and the consistency of the shared memory is lost.

また、例えば、アクセス権の解放命令の記述が漏れた場合、あるプロセッサによって共有リソースのアクセス権が不正に取得されたままとなり、他のプロセッサによるアクセス権の取得が失敗する。これにより、他のプロセッサによって、共有リソースへのアクセスが行えず、プログラムの処理が適切に行われない。   Also, for example, when the description of the access right release instruction is leaked, the access right of the shared resource remains illegally acquired by a certain processor, and acquisition of the access right by another processor fails. As a result, the shared resource cannot be accessed by another processor, and the program processing is not appropriately performed.

［本実施の形態例におけるプログラム例］
一方、本実施の形態例におけるプログラムＰ２では、共有リソースへのアクセス処理を示す命令ｃ４の前後に共有リソースのアクセス権の取得、及び、解放処理を示す命令が不要である。ただし、共有リソースへの最終のアクセス命令において、アクセス対象のアドレスとして、アクセス対象の共有リソースのアドレスに対応するダミーアドレスが指定される。プログラムＰ２では、プロセッサが処理する命令量が増加しないことにより、プロセッサの性能が向上する。また、プログラムＰ２の記述がシンプルであるため、上述したような障害が回避される。 [Program example in this embodiment]
On the other hand, in the program P2 in the present embodiment, instructions for acquiring and releasing the access right of the shared resource are not required before and after the instruction c4 indicating the access process to the shared resource. However, in the final access instruction to the shared resource, a dummy address corresponding to the address of the shared resource to be accessed is designated as the access target address. In the program P2, the processor performance is improved by not increasing the amount of instructions processed by the processor. Further, since the description of the program P2 is simple, the above-described failure is avoided.

続いて、本実施の形態例におけるアクセス制御回路３０の構成について具体的に説明する。   Next, the configuration of the access control circuit 30 in the present embodiment will be specifically described.

［アクセス制御回路３０の詳細な構成］
図３は、本実施の形態例におけるアクセス制御回路３０の詳細な構成を表す例図である。本実施の形態例におけるアクセス制御回路３０は、プロセッサＡ１０、Ｂ２０に対応するアドレス制御部Ａ３１ａ、３１ｂと、アクセス監視部３２とを有する。同図では、図１に対して、プロセッサＢ２０、及び、プロセッサＢ２０に対応するアドレス制御部Ｂ３１ｂが省略されているが、アドレス制御部Ｂ３１ｂの構成は、アドレス制御部Ａ３１ａと同様である。 [Detailed Configuration of Access Control Circuit 30]
FIG. 3 is an example diagram showing a detailed configuration of the access control circuit 30 in the present embodiment. The access control circuit 30 in the present embodiment includes address control units A31a and 31b corresponding to the processors A10 and B20, and an access monitoring unit 32. In FIG. 1, the processor B20 and the address control unit B31b corresponding to the processor B20 are omitted from FIG. 1, but the configuration of the address control unit B31b is the same as that of the address control unit A31a.

図３のアドレス制御部Ａ３１ａは、例えば、アクセスマスク／アドレス変換ユニット３１１、アドレスデコーダ３１２、エラー応答ユニット３１０を有する。アドレスデコーダ３１２は、対応するプロセッサＡ１０によって専用のアドレスバスへの値ｓ２、専用のコントロールバスへの制御値ｓ３に基づいて、共有リソースへのアクセスが発生したか否かを判定する。共有リソースへのアクセスが発生したと判定された場合、アドレスデコーダ３１２は、プロセッサのＩＤをアクセス監視部３２に出力する（ｓ４）。   The address control unit A31a in FIG. 3 includes, for example, an access mask / address conversion unit 311, an address decoder 312, and an error response unit 310. The address decoder 312 determines whether access to the shared resource has occurred based on the value s2 to the dedicated address bus and the control value s3 to the dedicated control bus by the corresponding processor A10. If it is determined that access to the shared resource has occurred, the address decoder 312 outputs the processor ID to the access monitoring unit 32 (s4).

アクセスマスク／アドレス変換ユニット３１１は、共有リソースへのアクセスを検知した場合、アクセス監視部３２から入力される共有リソースに対応するＣＰＵ−ＩＤ（ｓ５）と、接続されるプロセッサのＩＤとを比較し、一致する場合、及び、ＣＰＵ−ＩＤが未登録の場合、共有リソースへのアクセス指示ｓ２、ｓ３を共有バス４０に出力する。一方、一致しない場合、アクセスマスク／アドレス変換ユニット３１１は、共有リソースへのアクセス指示をブロックして共有バス４０に出力せず、エラー応答ユニット３１０にエラー通知トリガを出力する。これにより、エラー応答ユニット３１０は、対応するプロセッサにアクセスに対するエラー応答ｓ１を出力する。   When detecting access to the shared resource, the access mask / address conversion unit 311 compares the CPU-ID (s5) corresponding to the shared resource input from the access monitoring unit 32 with the ID of the connected processor. If they match, and if the CPU-ID is not registered, access instructions s2 and s3 to the shared resource are output to the shared bus 40. On the other hand, if they do not match, the access mask / address conversion unit 311 blocks an access instruction to the shared resource and does not output it to the shared bus 40, but outputs an error notification trigger to the error response unit 310. As a result, the error response unit 310 outputs an error response s1 for access to the corresponding processor.

また、アクセスマスク／アドレス変換ユニット３１１は、ダミーアドレスへのアクセスを検知した場合は、共有リソースに対応する最終アクセスと判定する。この場合、アクセスマスク／アドレス変換ユニット３１１は、ダミーアドレスを変換した実際の共有リソースアドレスｓ２´を共有アドレスバスに、制御値ｓ３を共有コントロールバスに出力し、アクセス監視部３２にＣＰＵ−ＩＤのクリア指示ｓ６を出力する。   When the access mask / address conversion unit 311 detects access to the dummy address, the access mask / address conversion unit 311 determines that the access is the final access corresponding to the shared resource. In this case, the access mask / address conversion unit 311 outputs the actual shared resource address s2 ′ obtained by converting the dummy address to the shared address bus and the control value s3 to the shared control bus, and sends the CPU-ID to the access monitoring unit 32. A clear instruction s6 is output.

また、図３のアクセス監視部３２は、共有リソース毎に、共有リソースのアクセス権を取得中のプロセッサのＩＤをＣＰＵ−ＩＤとしてレジスタに保持するレジスタユニット３２１を有する。そして、共有リソースへのアクセスが発生すると、アクセス制御回路３０からアクセス監視部３２に対して、アクセス元のプロセッサのＩＤ（ｓ４）が出力される。   Further, the access monitoring unit 32 of FIG. 3 includes a register unit 321 that holds, for each shared resource, the ID of the processor that is acquiring the access right of the shared resource in a register as a CPU-ID. When access to the shared resource occurs, the access control circuit 30 outputs the access source processor ID (s4) to the access monitoring unit 32.

アクセス監視部３２は、レジスタユニット３２１の共有リソースに対応するＣＰＵ−ＩＤと、入力されたプロセッサのＩＤ（ｓ４）とを比較し、異なる場合は、共有リソースに対応するＣＰＵ−ＩＤの更新を行わない。これは、共有リソースのアクセス権が、他のプロセッサによって既に取得されている場合を示す。一方、ＣＰＵ−ＩＤと入力されたプロセッサのＩＤとが一致する場合、アクセス権がアクセス元のプロセッサによって取得済みであることを示す。このため、アクセス監視部３２は、レジスタユニット３２１のＣＰＵ−ＩＤの更新を行わない。または、ＣＰＵ−ＩＤが未登録の場合、アクセス権がいずれのプロセッサによっても取得されていないことを示すため、アクセス監視部３２は、入力されたプロセッサのＩＤを新たなＣＰＵ−ＩＤとして登録する。   The access monitoring unit 32 compares the CPU-ID corresponding to the shared resource of the register unit 321 with the input processor ID (s4), and if different, updates the CPU-ID corresponding to the shared resource. Absent. This indicates a case where the access right of the shared resource has already been acquired by another processor. On the other hand, if the CPU-ID and the input processor ID match, it indicates that the access right has been acquired by the access source processor. For this reason, the access monitoring unit 32 does not update the CPU-ID of the register unit 321. Alternatively, when the CPU-ID is not registered, the access monitoring unit 32 registers the input processor ID as a new CPU-ID to indicate that no access right has been acquired by any processor.

続いて、アクセス制御回路３０の処理の流れについて、フローチャート図に基づいて説明する。   Next, the flow of processing of the access control circuit 30 will be described based on the flowchart diagram.

［共有リソースへのアクセス処理］
図４は、本実施の形態例におけるアクセス制御回路３０の共有リソースへのアクセス処理の流れについて説明するフローチャート図である。同図のフローチャート図では、例えば、プロセッサＡ１０による共有リソースＡ５１へのアクセス処理について説明する。ただし、プロセッサＢ２０による、別の共有リソースへのアクセス処理についても同様である。 [Access to shared resources]
FIG. 4 is a flowchart for explaining the flow of access processing to the shared resource of the access control circuit 30 in the present embodiment. With reference to the flowchart in the figure, for example, the access processing to the shared resource A51 by the processor A10 will be described. However, the same applies to the access processing to another shared resource by the processor B20.

まず、プロセッサＡ１０から共有リソースＡ５１に対するアクセスｓ２、ｓ３が発生すると（Ｓ１１）、アドレス制御部Ａ３１ａは、アクセス監視部３２から入力される、共有リソースＡ５１に対応するＣＰＵ−ＩＤ（ｓ５）に基づいて、共有リソースＡ５１がアクセス可能な状態であるか否かを判定する（Ｓ１２）。   First, when accesses s2 and s3 from the processor A10 to the shared resource A51 occur (S11), the address control unit A31a is based on the CPU-ID (s5) corresponding to the shared resource A51 input from the access monitoring unit 32. Then, it is determined whether or not the shared resource A51 is accessible (S12).

ＣＰＵ−ＩＤがいずれのプロセッサも示さない場合、共有リソースＡ５１のアクセス権がいずれのプロセッサによっても取得されておらず、アクセス可能な状態であることを示す（Ｓ１２のＹＥＳ）。そこで、アドレス制御部Ａ３１ａは、プロセッサＡ１０のアクセス指示ｓ２、ｓ３を共有バス４０に出力すると共に、アクセス監視部３２は、共有リソースＡ５１に対応するＣＰＵ−ＩＤをプロセッサＡ１０のＩＤに更新する（Ｓ１３）。これにより、共有リソースＡ５１がプロセッサＡ１０によって使用中であることが登録される。つまり、共有リソースＡ５１のアクセス権がプロセッサＡ１０に取得される。   When the CPU-ID does not indicate any processor, it indicates that the access right of the shared resource A51 has not been acquired by any processor and is accessible (YES in S12). Therefore, the address control unit A31a outputs the access instructions s2 and s3 of the processor A10 to the shared bus 40, and the access monitoring unit 32 updates the CPU-ID corresponding to the shared resource A51 to the ID of the processor A10 (S13). ). Thereby, it is registered that the shared resource A51 is being used by the processor A10. That is, the access right of the shared resource A51 is acquired by the processor A10.

また、ＣＰＵ−ＩＤがプロセッサＡ１０のＩＤと同一である場合、共有リソースＡ５１のアクセス権が既にプロセッサＡ１０によって取得済みであり、共有リソースＡ５１へアクセス可能な状態であることを示す（Ｓ１２のＹＥＳ）。そこで、アドレス制御部Ａ３１ａは、プロセッサＡ１０のアクセス指示ｓ２、ｓ３を共有バス４０に出力する。このとき、アクセス監視部３２は、共有リソースＡ５１に対応するＣＰＵ−ＩＤをプロセッサＡ１０のＩＤに維持する（Ｓ１３）。そして、プロセッサＡ１０から共有リソースＡ５１へのアクセス処理の指示が共有バス４０に出力される（Ｓ１５）。   Further, when the CPU-ID is the same as the ID of the processor A10, it indicates that the access right of the shared resource A51 has already been acquired by the processor A10 and is accessible to the shared resource A51 (YES in S12). . Therefore, the address control unit A31a outputs the access instructions s2 and s3 of the processor A10 to the shared bus 40. At this time, the access monitoring unit 32 maintains the CPU-ID corresponding to the shared resource A51 as the ID of the processor A10 (S13). Then, an instruction to access the shared resource A51 from the processor A10 is output to the shared bus 40 (S15).

一方、ＣＰＵ−ＩＤが他のプロセッサ（例えば、プロセッサＢ２０）のＩＤである場合、共有リソースＡ５１のアクセス権が他のプロセッサ（プロセッサＢ２０）によってアクセス中であることを示す（Ｓ１２のＮＯ）。この場合、アドレス制御部Ａ３１ａは、プロセッサＡ１０によるアクセス指示を共有バス４０に通知せず（Ｓ１４）、アクセス指示をブロックする。また、アドレス制御部Ａ３１ａは、プロセッサＡ１０にエラー応答ｓ１を出力して、共有リソースＡ５１のアクセス権が他のプロセッサによって取得されていることを通知する（Ｓ１４）。   On the other hand, when the CPU-ID is an ID of another processor (for example, processor B20), it indicates that the access right of the shared resource A51 is being accessed by another processor (processor B20) (NO in S12). In this case, the address control unit A31a does not notify the shared bus 40 of the access instruction from the processor A10 (S14), and blocks the access instruction. In addition, the address control unit A31a outputs an error response s1 to the processor A10 to notify that the access right of the shared resource A51 is acquired by another processor (S14).

そして、共有リソースＡ５１への最終アクセスの場合（Ｓ１６のＹＥＳ）、プログラムには、予め、認識するアクセス対象のアドレスに対応するダミーアドレスに対するアクセス処理が記述される（Ｓ１７）。即ち、プログラムには、予め、最終アクセス対象のアドレスに対応するダミーアドレスが記述される。このように、最終アクセス時のみ、アクセス対象の共有リソースＡ５１アドレスに対応するダミーアドレスが、アクセス対象アドレスとしてプログラムに記述される。   In the case of the final access to the shared resource A51 (YES in S16), the program describes in advance an access process for a dummy address corresponding to the address to be accessed to be recognized (S17). That is, a dummy address corresponding to the last access target address is described in advance in the program. Thus, only at the time of final access, a dummy address corresponding to the shared resource A51 address to be accessed is described in the program as an access target address.

アドレス制御部Ａ３１ａは、ダミーアドレスであることを検知すると、ダミーアドレスに対応する共有リソースＡ５１への最終アクセスであることを認識する。そこで、アドレス制御部Ａ３１ａは、ダミーアドレスを対応する共有リソースＡ５１のアドレスに変換し、共有バス４０に出力する（Ｓ１８）。即ち、アドレス制御部Ａ３１ａは、ダミーアドレスを実アドレスに変換した上で共有バス４０に出力する（ｓ２´、ｓ３）。また、アドレス制御部Ａ３１ａは、共有リソースＡ５１に対応するＣＰＵ−ＩＤ（プロセッサＡ１０のＩＤ）のクリアトリガｓ６をアクセス監視部３２に出力し、アクセス監視部３２は、共有リソースＡ５１に対応するＣＰＵ−ＩＤをクリアする（Ｓ１８）。これにより、共有リソースＡ５１のアクセス権が解放され、非使用状態となる。このように、アクセス権解放用の命令を別途必要とすることなく、最終アクセス時に合わせて、プロセッサＡ１０の共有リソースＡ５１へのアクセス権が解放可能される。   When the address control unit A31a detects a dummy address, the address control unit A31a recognizes that it is the final access to the shared resource A51 corresponding to the dummy address. Therefore, the address control unit A31a converts the dummy address into the address of the corresponding shared resource A51 and outputs it to the shared bus 40 (S18). That is, the address control unit A31a converts the dummy address into a real address and outputs it to the shared bus 40 (s2 ′, s3). In addition, the address control unit A31a outputs a clear trigger s6 of the CPU-ID (ID of the processor A10) corresponding to the shared resource A51 to the access monitoring unit 32, and the access monitoring unit 32 outputs the CPU-ID corresponding to the shared resource A51. The ID is cleared (S18). As a result, the access right of the shared resource A51 is released, and the shared resource A51 becomes non-use state. In this way, the access right to the shared resource A51 of the processor A10 can be released in accordance with the final access without separately requiring an instruction for releasing the access right.

続いて、アドレス変換処理の詳細について説明する。   Next, details of the address conversion process will be described.

［アドレス変換処理］
本実施の形態例において、共有リソースに対応するダミーアドレスは、予め、アクセス制御回路３０のアドレス制御部Ａ３１ａによって認識されている。このため、ダミーアドレスへのアクセスが発生した場合、アドレス制御部Ａ３１ａは、共有リソースへの最終アクセスであることを認識し、アドレス変換することができる。本実施の形態例におけるアドレス変換処理では、ダミーアドレスから所定の値が減算されることによって、当該ダミーアドレスに対応する共有リソースのアドレスが取得される。 [Address conversion processing]
In the present embodiment, the dummy address corresponding to the shared resource is recognized in advance by the address control unit A31a of the access control circuit 30. For this reason, when an access to the dummy address occurs, the address control unit A31a can recognize that it is the final access to the shared resource and convert the address. In the address conversion process according to the present embodiment, a predetermined value is subtracted from the dummy address, whereby the address of the shared resource corresponding to the dummy address is acquired.

ここで、メモリマップにおける共有リソースのアドレスと、ダミーアドレスについて図に基づいて説明する。   Here, the address of the shared resource and the dummy address in the memory map will be described with reference to the drawings.

［アドレスマップの具体例］
図５は、本実施の形態例におけるアドレスマップＡＭ１の具体例を説明する図である。ダミーアドレスは、それぞれの共有リソースのアドレスに対応して、アドレスマップＡＭ１上に任意の領域に確保される。ダミーアドレスはメモリマップＡＭ１上の使用されていないアドレスである。また、ダミーアドレスは、物理アドレスに対応している必要はない。ダミーアドレスの領域範囲のサイズは、対応する共有リソースのアドレスの領域範囲のサイズと同一である。 [Specific example of address map]
FIG. 5 is a diagram for explaining a specific example of the address map AM1 in the present embodiment. The dummy address is secured in an arbitrary area on the address map AM1 corresponding to the address of each shared resource. The dummy address is an unused address on the memory map AM1. The dummy address does not have to correspond to the physical address. The size of the area range of the dummy address is the same as the area range of the address of the corresponding shared resource.

図５のアドレスマップＡＭ１は、例えば、プロセッサＡ１０のアドレスマップＡＭ１である。例えば、プロセッサＡ１０は３２ｂｉｔのプロセッサであるため、４ＧＢのアドレス空間を有する。同図のアドレスマップＡＭ１では、共有リソースＡ５１のアドレス領域ｒａと対応するダミーアドレス領域ｄａ、共有リソースＢ５２のアドレス領域ｒｂと対応するダミーアドレス領域ｄｂが表されている。共有リソースＣ５３のアドレス領域、及び、ダミーアドレス領域については、省略されている。   The address map AM1 in FIG. 5 is, for example, the address map AM1 of the processor A10. For example, since the processor A10 is a 32-bit processor, it has a 4 GB address space. In the address map AM1 in the figure, a dummy address area da corresponding to the address area ra of the shared resource A51 and a dummy address area db corresponding to the address area rb of the shared resource B52 are represented. The address area and dummy address area of the shared resource C53 are omitted.

図５のアドレスマップＡＭ１の例において、共有リソースＡ５１のアドレス領域ｒａは、０ｘ００００＿１０００〜０ｘ００００＿２０００の４ＫＢの領域である。また、共有リソースＡ５１のアドレス領域ｒａに対応するダミーアドレスの領域ｄａは、０ｘ２０００＿２０００〜０ｘ２０００＿３０００の４ＫＢの領域である。このように、ダミーアドレスの領域ｄａとして、共有リソースのアドレス領域ｒａと同じサイズのアドレスが設定される。同様にして、共有リソースＢ５２の０ｘ７０００＿１０００〜０ｘ７０００＿２０００の４ＫＢのアドレス領域ｒｂに対応して、０ｘＡ０００＿３０００〜０ｘＡ０００＿４０００の４ＫＢのダミーアドレス領域ｄｂが設定される。   In the example of the address map AM1 in FIG. 5, the address area ra of the shared resource A51 is a 4 KB area of 0x0000 — 1000 to 0x0000 — 2000. The dummy address area da corresponding to the address area ra of the shared resource A51 is a 4 KB area of 0x2000 — 2000 to 0x2000 — 3000. In this way, an address having the same size as the address area ra of the shared resource is set as the dummy address area da. Similarly, a 4 KB dummy address area db of 0xA000 — 3000 to 0xA000 — 4000 is set corresponding to the 4 KB address area rb of 0x7000 — 1000 to 0x7000 — 2000 of the shared resource B52.

前述したとおり、本実施の形態例では、最終アクセス時のみ、共有リソースアドレスに対応するダミーアドレスにアクセスするようにプログラムが記述される。例えば、共有リソースＡ５１のアドレス０ｘ００００＿１０００へのアクセスであって、最終アクセスである場合、アドレス０ｘ２０００＿２０００へのアクセス指示がプログラムに記述される。同様にして、共有リソースＢ５２のアドレス０ｘ７０００＿１５００へのアクセスであって、最終アクセスである場合、アドレス０ｘＡ０００＿３５００へのアクセス指示がプログラムに記述される。   As described above, in the present embodiment, the program is described so as to access the dummy address corresponding to the shared resource address only at the time of final access. For example, when the access is to the address 0x0000_1000 of the shared resource A51 and is the final access, an instruction to access the address 0x2000_2000 is described in the program. Similarly, when the access is to the address 0x7000_1500 of the shared resource B52 and is the final access, an access instruction to the address 0xA000_3500 is described in the program.

このように、予め、アドレスマップＡＭ１上で、各共有リソースのアドレスに対応して、最終アクセス用のダミーアドレスが設定される。アドレス制御部Ａ３１ａは、ダミーアドレスと対応する共有リソースのアドレスとを予め認識していることから、ダミーアドレスに基づいて、対応する共有リソースのアドレスを簡易に取得できる。本実施の形態例では、ダミーアドレスの領域ｄａ、ｄｂと対応する共有リソースのアドレス領域ｒａ、ｒｂとが同サイズであることから、ダミーアドレスから所定値の減算処理によって、対応する共有リソースのアドレスが取得可能となる。続いて、本実施の形態例におけるアドレス変換処理の仕様について、図５のアドレスマップＡＭ１に基づいて説明する。   In this way, a dummy address for final access is set in advance on the address map AM1 corresponding to the address of each shared resource. Since the address control unit A31a recognizes in advance the dummy address and the address of the corresponding shared resource, the address of the corresponding shared resource can be easily acquired based on the dummy address. In the present embodiment, the address areas ra and rb of the shared resource corresponding to the dummy address areas da and db are the same size, and therefore the address of the corresponding shared resource is obtained by subtracting a predetermined value from the dummy address. Can be acquired. Next, the specification of the address conversion process in the present embodiment will be described based on the address map AM1 in FIG.

［アドレス変換仕様］
図６は、本実施の形態例におけるアドレス変換のための減算処理の仕様を説明する図である。同図の表Ｈ１において、共有リソースＡ５１、共有リソースＢ５２について、共有リソースのアドレス領域ｒａ、ｒｂ、及び、対応するダミーアドレスの領域ｄａ、ｄｂ、アドレス変換処理を行う減算処理の演算式が表されている。 [Address conversion specifications]
FIG. 6 is a diagram for explaining the specification of subtraction processing for address conversion in the present embodiment. In the table H1 in FIG. 6, for the shared resource A51 and the shared resource B52, the shared resource address areas ra and rb, the corresponding dummy address areas da and db, and the arithmetic expression of the subtraction process for performing the address conversion process are represented. ing.

図６のアドレス変換仕様表Ｈ１において、共有リソースＡ５１の減算式は、「ダミーアドレス−０ｘ２０００＿１０００」である。例えば、図５において例示した、最終アクセスとしてアドレス０ｘ２０００＿２０００にアクセスされる例において、「０ｘ２０００＿２０００−０ｘ２０００＿１０００」の演算処理によって、対応する実アドレス０ｘ００００＿１０００が算出される。同様にして、共有リソースＢ５２の減算式は、「ダミーアドレス−０ｘ３０００＿２０００」である。例えば、図５においても例示した、最終アクセスとしてアドレス０ｘＡ０００＿３５００にアクセスされる例において、「０ｘＡ０００＿３５００−０ｘ３０００＿２０００」の演算処理によって、対応する実アドレス０ｘ７０００＿１５００が算出される。   In the address conversion specification table H1 of FIG. 6, the subtraction formula for the shared resource A51 is “dummy address−0x2000 — 1000”. For example, in the example illustrated in FIG. 5 where the address 0x2000_2000 is accessed as the final access, the corresponding real address 0x0000_1000 is calculated by the arithmetic processing of “0x2000_2000-0x2000_1000”. Similarly, the subtraction formula of the shared resource B52 is “dummy address−0x3000_2000”. For example, in the example in which the address 0xA000_3500 is accessed as the final access illustrated in FIG. 5, the corresponding real address 0x7000_1500 is calculated by the arithmetic processing of “0xA000_3500-0x3000_2000”.

このように、ダミーアドレスと対応する共有リソースのアドレスとが予め認識されていることから、所定の演算式によって、対応する共有リソースのアドレスが簡易に算出される。また、ダミーアドレスの領域と対応する共有リソースのアドレス領域とが同サイズであることから、ダミーアドレスの所定値による簡易な演算によって実アドレスの取得が可能になる。   As described above, since the dummy address and the corresponding shared resource address are recognized in advance, the corresponding shared resource address is easily calculated by a predetermined arithmetic expression. In addition, since the dummy address area and the corresponding shared resource address area have the same size, the real address can be obtained by a simple calculation using a predetermined value of the dummy address.

本実施の形態例では、ダミーアドレス領域が、共有リソースのアドレス領域よりメモリマップＡＭ１（図５）上のアドレス値の大きい領域に設定される。このため、アドレス変換処理は、ダミーアドレスから所定値の減算によって行われる。ただし、ダミーアドレスの領域はアドレスマップＡＭ１上のいずれのアドレスに設定されてもよい。例えば、ダミーアドレス領域が、共有リソースのアドレス領域よりメモリマップ上のアドレス値のより小さい領域に設定された場合、アドレス変換処理は、ダミーアドレスに対する所定値の加算によって行われる。   In this embodiment, the dummy address area is set to an area having a larger address value on the memory map AM1 (FIG. 5) than the address area of the shared resource. For this reason, the address conversion process is performed by subtracting a predetermined value from the dummy address. However, the dummy address area may be set to any address on the address map AM1. For example, when the dummy address area is set to an area having a smaller address value on the memory map than the shared resource address area, the address conversion process is performed by adding a predetermined value to the dummy address.

また、アドレスの変換処理は、減算演算、加算演算に限定されるものではない。ダミーアドレスに対して一意に対応する共有リソースのアドレスが取得可能であれば、いずれの演算式によって変換されてもよい。また、アドレス変換処理は、演算処理ではなく、例えば、ダミーアドレスに対応する共有リソースが対応付けられた変換テーブルが参照されることによって行われてもよい。   Further, the address conversion process is not limited to the subtraction operation and the addition operation. As long as the address of the shared resource that uniquely corresponds to the dummy address can be acquired, it may be converted by any arithmetic expression. Further, the address conversion process may be performed by referring to a conversion table in which a shared resource corresponding to a dummy address is associated, for example, instead of an arithmetic process.

以上のようにして、本実施の形態例におけるアクセス制御回路３０は、複数のプロセッサの内の第１のプロセッサからのアクセス対象アドレスが、非使用の領域を指すダミーアドレスである場合に、当該ダミーアドレスを対応する共有リソースの共有リソースアドレスにアドレス変換してバスに出力すると共に、第１のプロセッサによる共有リソースへのアクセス権を解放する。また、アクセス制御回路３０は、アクセス対象アドレスがダミーアドレスではない場合に、アクセス対象アドレスをアドレス変換することなくバスに出力する。   As described above, the access control circuit 30 according to the present embodiment, when the access target address from the first processor among the plurality of processors is a dummy address indicating an unused area, The address is converted to the shared resource address of the corresponding shared resource and output to the bus, and the access right to the shared resource by the first processor is released. Further, when the access target address is not a dummy address, the access control circuit 30 outputs the access target address to the bus without converting the address.

このため、プロセッサは、共有リソースのアクセス処理を終了する際に、共有リソースのアクセス権の解放処理を別途指示する必要がない。これにより、プロセッサの処理効率が向上し、プロセッサが処理する命令のコード量が削減される。また、共有リソースへのアクセス処理を指示する命令が単純化されることにより、アクセス権の解放命令の記載漏れ等を起因とするプログラムの障害が回避される。この結果、プログラムに係る検証コスト、製造、移植コスト等が削減される。   Therefore, the processor does not need to separately instruct the shared resource access right release process when the shared resource access process ends. As a result, the processing efficiency of the processor is improved, and the code amount of instructions processed by the processor is reduced. Further, by simplifying the instruction for instructing the access processing to the shared resource, it is possible to avoid the failure of the program due to the omission of the description of the access right release instruction. As a result, the verification cost, manufacturing, porting cost and the like related to the program are reduced.

また、本実施の形態例におけるアクセス制御回路３０において、ダミーアドレスの範囲は、共有リソースアドレスの範囲と同一サイズであって、管理手段のアドレス変換は、ダミーアドレスに所定値を加算または減算することにより、共有リソースアドレスに変換する。これにより、ダミーアドレスの所定値による簡易な加算演算や減算演算によって実アドレスの取得が可能になる。   In the access control circuit 30 according to the present embodiment, the dummy address range is the same size as the shared resource address range, and the address conversion of the management means adds or subtracts a predetermined value to the dummy address. To convert to a shared resource address. As a result, the real address can be obtained by a simple addition or subtraction operation using a predetermined value of the dummy address.

また、本実施の形態例におけるアクセス制御回路３０の管理手段は、さらに、アクセス対象アドレスがダミーアドレスではない場合に、共有リソースへのアクセス権が第１のプロセッサに取得されているときはアクセス対象アドレスをバスに出力する。また、管理手段は、共有リソースへのアクセス権が複数のプロセッサのいずれによっても取得されていないときはアクセス権を第１のプロセッサに取得させると共にアクセス対象アドレスをバスに出力し、アクセス権が第１のプロセッサと異なるプロセッサによって取得されているときはアクセス対象アドレスをバスに出力しない。   Further, the management means of the access control circuit 30 in the present embodiment further provides an access target when the access right to the shared resource is acquired by the first processor when the access target address is not a dummy address. Output address to bus. In addition, when the access right to the shared resource is not acquired by any of the plurality of processors, the management unit causes the first processor to acquire the access right and outputs the access target address to the bus. When it is acquired by a processor different from the one processor, the access target address is not output to the bus.

このため、プロセッサは、共有リソースのアクセス処理を開始する際に、共有リソースのアクセス権の取得処理を別途指示する必要がない。これにより、プロセッサの処理効率が向上し、プロセッサが処理する命令のコード量が削減される。また、共有リソースへのアクセス処理を指示する命令が単純化されることにより、アクセス権の取得命令の記載漏れ等を起因とするプログラムの障害が回避される。この結果、プログラムに係る検証コスト、製造、移植コスト等が削減される。   Therefore, the processor does not need to separately instruct the process for acquiring the access right for the shared resource when starting the access process for the shared resource. As a result, the processing efficiency of the processor is improved, and the code amount of instructions processed by the processor is reduced. Further, by simplifying the instruction for instructing the access processing to the shared resource, it is possible to avoid a failure of the program due to omission of description of the access right acquisition instruction. As a result, the verification cost, manufacturing, porting cost and the like related to the program are reduced.

また、本実施の形態例におけるアクセス制御回路３０を実装するに当たり、既存のマルチプロセッサシステムにおける各プロセッサ、共有リソース、及び、バスに変更を加える必要がない。また、共有リソースのアクセス権の取得、及び開放処理を指示する専用命令も必要ない。これにより、本実施の形態例におけるアクセス制御回路３０は、既存のマルチプロセッサシステムに対して、簡易に実装可能となる。   In implementing the access control circuit 30 in the present embodiment, it is not necessary to change each processor, shared resource, and bus in the existing multiprocessor system. Further, there is no need for a dedicated command for instructing acquisition and release processing of the shared resource access right. Thereby, the access control circuit 30 in the present embodiment can be easily mounted on an existing multiprocessor system.

さらに、本実施の形態例におけるアクセス制御回路３０は、複数のプロセッサと共通のバスとの間に設置される。これにより、共有リソースのアクセス権の取得、及び、解除処理に係るアクセスや、アクセス権の取得指示に対応するエラー応答がバスに出力されない。これにより、例えば、アクセス権が他のプロセッサによって取得されている場合、アクセス権が要求される度に、アクセス権の取得指示、及び、エラー応答がバスに出力されることが回避される。したがって、バスの使用率が抑えられ、バスの使用効率が向上する。   Furthermore, the access control circuit 30 in the present embodiment is installed between a plurality of processors and a common bus. As a result, the access related to the access right acquisition / release processing of the shared resource and the error response corresponding to the access right acquisition instruction are not output to the bus. Thereby, for example, when the access right is acquired by another processor, it is avoided that an access right acquisition instruction and an error response are output to the bus each time the access right is requested. Therefore, the bus usage rate is suppressed and the bus usage efficiency is improved.

具体的に、共有リソースＡ５１のアクセス権がプロセッサＡ１０によって取得されているとき、プロセッサＢ２０によって共有リソースＡ５１へのアクセスが発生した場合、プロセッサＢ２０からのアクセス処理が指示される度に、アクセス処理の指示、及び、それに対するエラー応答がバスに出力され続けることが回避される。これにより、共有バスに余分なデータが出力されることが回避され、バスの使用率が抑えられる。   Specifically, when the access right to the shared resource A51 is acquired by the processor A10 and the access to the shared resource A51 occurs by the processor B20, every time the access processing from the processor B20 is instructed, It is avoided that instructions and corresponding error responses continue to be output on the bus. This avoids unnecessary data being output to the shared bus and suppresses the bus usage rate.

なお、プロセッサから複数の共有バスを介して共有リソースにアクセスされるようなマルチプロセッサシステム１００において、それぞれの共有バスの性能が異なる場合がある。このような場合、データ転送の速度は、一番性能の低いバスの速度に対応する。例えば、本実施の形態例と異なり、共有リソースのアクセス権の取得指示が、共有バスを介して行われるような場合、プロセッサのアクセス権の取得指示は、共有バスを介して、アクセス権の取得結果が通知されるまでブロックされる。このため、複数の共有バスのうち１つでも性能の低いバスがある場合、プロセッサのブロック時間が長くなり、性能劣化の要因となる。   In the multiprocessor system 100 in which a shared resource is accessed from a processor via a plurality of shared buses, the performance of each shared bus may be different. In such a case, the data transfer speed corresponds to the speed of the bus with the lowest performance. For example, unlike the present embodiment, when the instruction to acquire the access right of the shared resource is performed via the shared bus, the instruction to acquire the access right of the processor is acquired via the shared bus. It is blocked until the result is notified. For this reason, if there is a low-performance bus among a plurality of shared buses, the block time of the processor becomes long, which causes performance degradation.

このため、共有バス４０には必要最小限の指示のみが出力されることが望ましい。本実施の形態例では、アクセス制御回路３０が複数のプロセッサと共通のバスとの間に設置されることにより、プロセッサによる共有リソースへのアクセス制御は、共有バス４０に出力される前にアクセス制御回路３０に制御される。これにより、共有バス４０への出力が必要最小限に抑えられ、システム全体の性能の劣化が回避される。   For this reason, it is desirable that only the minimum necessary instructions are output to the shared bus 40. In this embodiment, the access control circuit 30 is installed between a plurality of processors and a common bus, so that the access control to the shared resource by the processor is performed before the output to the shared bus 40. Controlled by the circuit 30. As a result, the output to the shared bus 40 is kept to the minimum necessary, and deterioration of the performance of the entire system is avoided.

［第２の実施の形態例］
第１の実施の形態例では、アドレスマップ上で、共有リソースのアドレス領域に対応するダミーアドレスの領域が、共有リソース毎に別々の領域に設定される場合を例示した。これに対し、第２の実施の形態例では、各共有リソースに対応するダミーアドレスの領域が、重複して設定される場合を例示する。即ち、複数の共有リソース間でダミーアドレス領域が重複する。これにより、ダミーアドレス領域の範囲を最小サイズに抑えることができ、アドレスマップが有効活用される。 [Second Embodiment]
In the first embodiment, the case where the dummy address area corresponding to the address area of the shared resource is set to a different area for each shared resource on the address map is illustrated. On the other hand, in the second embodiment, a case where dummy address areas corresponding to each shared resource are set in an overlapping manner is illustrated. That is, the dummy address areas overlap between a plurality of shared resources. Thereby, the range of the dummy address area can be suppressed to the minimum size, and the address map is effectively used.

［アドレスマップの具体例］
図７は、第２の実施の形態例におけるアドレスマップＡＭ２の具体例を説明する図である。同図のアドレスマップは、例えば、プロセッサＡ１０のアドレスマップであり、共有リソースＤ〜Ｆのアドレス領域ｒｄ〜ｒｆと、それぞれ対応するダミーアドレス領域ｄｄ〜ｄｆが表されている。ただし、ダミーアドレス領域ｄｄ〜ｄｆは、共有リソース毎に別々の領域に設定されていない。 [Specific example of address map]
FIG. 7 is a diagram illustrating a specific example of the address map AM2 in the second embodiment. The address map in the figure is an address map of the processor A10, for example, and shows address areas rd to rf of the shared resources D to F and corresponding dummy address areas dd to df, respectively. However, the dummy address areas dd to df are not set in separate areas for each shared resource.

図７のアドレスマップＡＭ２の例において、共有リソースＤのアドレス領域ｒｄは、０ｘ００００＿１０００〜０ｘ００１０＿１０００の１ＭＢの領域である。そこで、１ＭＢのダミーアドレスの領域ｄｄが設定される。同図のアドレスマップにおいて、０ｘＦ０００＿００００〜０ｘＦ０１０＿００００の領域が、共有リソースＤのダミーアドレス領域ｄｄとして設定される。   In the example of the address map AM2 in FIG. 7, the address area rd of the shared resource D is a 1 MB area of 0x0000 — 1000 to 0x0010 — 1000. Therefore, a 1-MB dummy address area dd is set. In the address map shown in the figure, an area of 0xF000 — 0000 to 0xF010 — 0000 is set as a dummy address area dd of the shared resource D.

そして、共有リソースＥのアドレス領域ｒｅは、０ｘ７０００＿００００〜０ｘ７０００＿１０００の４ＫＢの領域であるため、４ＫＢのダミーアドレスの領域ｄｅが設定される。第２の実施の形態例では、共有リソースＤのダミーアドレス領域ｄｄのうち、４ＫＢのアドレス領域０ｘＦ０００＿００００〜０ｘＦ００２＿００００が共有リソースＥのダミーアドレス領域ｄｅとして設定される。同様にして、共有リソースＦのダミーアドレス領域ｄｆとして、共有リソースＤのダミーアドレス領域ｄｄのうち、１２８ＫＢのアドレス領域０ｘＦ０００＿００００〜０ｘＦ０００＿１０００が設定される。   Since the address area re of the shared resource E is a 4 KB area of 0x7000 — 0000 to 0x7000 — 1000, a 4 KB dummy address area “de” is set. In the second embodiment, among the dummy address areas dd of the shared resource D, 4 KB address areas 0xF000_0000 to 0xF002_0000 are set as the dummy address area de of the shared resource E. Similarly, as the dummy address area df of the shared resource F, the 128 KB address area 0xF000 — 0000 to 0xF000 — 1000 of the dummy address area dd of the shared resource D is set.

このように、第２の実施の形態例では、各共有リソースに対応するダミーアドレスの領域が重複する。即ち、共有のダミーアドレス領域ｄｘが設定され、共有のダミーアドレス領域ｄｘのうち、共有リソースのアドレス領域のサイズに対応する領域がダミーアドレス領域として設定される。このため、共有のダミーアドレス領域ｄｘのサイズは、最大の共有リソースのアドレス領域のサイズと同一のサイズに設定される。   Thus, in the second embodiment, the dummy address areas corresponding to the shared resources overlap. That is, a shared dummy address area dx is set, and among the shared dummy address areas dx, an area corresponding to the size of the address area of the shared resource is set as a dummy address area. For this reason, the size of the shared dummy address area dx is set to the same size as the size of the address area of the largest shared resource.

なお、図７の例において、共有リソースＥのダミーアドレス領域ｄｅと、共有リソースＦのダミーアドレス領域ｄｆとが重複しているが、この例に限定されるものではない。例えば、共有リソースＦのダミーアドレス領域ｄｆは、共有ダミーアドレス領域ｄｘのうち、共有リソースＥのダミーアドレス領域ｄｅと重複しないように設定されてもよい。   In the example of FIG. 7, the dummy address area de of the shared resource E and the dummy address area df of the shared resource F are overlapped, but the present invention is not limited to this example. For example, the dummy address area df of the shared resource F may be set so as not to overlap with the dummy address area de of the shared resource E in the shared dummy address area dx.

［アドレス変換仕様］
図８は、第２の実施の形態例におけるアドレス変換のための減算処理を説明する図である。同図において、共有リソースＤ〜Ｆについて、アドレス領域、及び、対応するダミーアドレスの領域、アドレス変換処理を行う減算処理の演算式が表されている。 [Address conversion specifications]
FIG. 8 is a diagram for explaining subtraction processing for address conversion in the second embodiment. In the drawing, for shared resources D to F, an address area, a corresponding dummy address area, and an arithmetic expression for subtraction processing for performing address conversion processing are shown.

図８のアドレス変換仕様表Ｈ２において、共有リソースＥの減算式は、「ダミーアドレス−０ｘ８０００＿００００」である。例えば、プロセッサＡ１０によって、共有リソースＥへの最終アクセスとしてアドレス０ｘＦ０００＿１０００にアクセスされた場合、「０ｘＦ０００＿１０００−０ｘ８０００＿００００」の演算処理によって、対応する実アドレス０ｘ７０００＿１０００が算出される。同様にして、共有リソースＦへの最終アクセスとしてアドレス０ｘＦ０００＿１５００にアクセスされた場合、「０ｘＦ０００＿１５００−０ｘ５０００＿００００」の演算処理によって、対応する実アドレス０ｘＡ０００＿１５００が算出される。   In the address conversion specification table H2 of FIG. 8, the subtraction formula for the shared resource E is “dummy address−0x8000 — 0000”. For example, when the processor A10 accesses the address 0xF000_1000 as the final access to the shared resource E, the corresponding real address 0x7000_1000 is calculated by the arithmetic processing of “0xF000_1000-0x8000_0000”. Similarly, when the address 0xF000_1500 is accessed as the final access to the shared resource F, the corresponding real address 0xA000_1500 is calculated by the arithmetic processing of “0xF000_1500-0x5000_0000”.

このように、ダミーアドレス領域が重複して設定される場合であっても、第１の実施の形態例と同様にして、ダミーアドレスから所定値の減算処理によって、対応する共有リソースのアドレスが簡易に算出される。なお、各共有リソースのダミーアドレス領域が重複しているものの、ダミーアドレス領域と対応する共有リソースのアドレス領域とは同サイズであるため、ダミーアドレスの所定値による簡易な演算によって実アドレスの取得が可能となる。   As described above, even when the dummy address areas are set in an overlapping manner, the address of the corresponding shared resource is simplified by subtracting the predetermined value from the dummy address in the same manner as in the first embodiment. Is calculated. Although the dummy address area of each shared resource overlaps, the dummy address area and the corresponding shared resource address area are the same size, so the real address can be obtained by a simple calculation using a predetermined value of the dummy address. It becomes possible.

このように、複数の共有リソースが存在する場合、各共有リソースに対応するダミーアドレス領域を共有化することによって、メモリマップ上におけるダミーアドレス領域のサイズを最小限に抑えることができる。例えば、４ＫＢの共有リソースを１０個分有するマルチプロセッサシステムの場合、第１の実施の形態例では、４０ＫＢの総ダミーアドレス領域のサイズを要するのに対し、第２の実施の形態例では、１０個のダミーアドレス領域を共有化することにより４ＫＢのダミーアドレス領域を確保すれば足る。このため、メモリマップ上における非使用のアドレス領域が少ないシステムに対して有効である。   In this way, when there are a plurality of shared resources, the size of the dummy address area on the memory map can be minimized by sharing the dummy address area corresponding to each shared resource. For example, in the case of a multiprocessor system having 10 4 KB shared resources, the first embodiment requires a total dummy address area size of 40 KB, whereas the second embodiment has 10 It is sufficient to secure a 4 KB dummy address area by sharing the dummy address areas. Therefore, this is effective for a system with a small number of unused address areas on the memory map.

以上のようにして、第２の実施の形態例におけるアクセス制御回路によると、共有リソースが複数の共有リソースである第１の共有リソースと第２の共有リソースを含む場合、第１の共有リソースの共有リソースアドレスに対応する第１のダミーアドレスの範囲と、第２の共有リソースの共有リソースアドレスに対応する第２のダミーアドレスの範囲とが重複する。これにより、ダミーアドレス領域の範囲を最小サイズに抑えられ、アドレスマップが有効活用される。また、第２の実施の形態例についても、第１の実施の形態例と同様にして、プロセッサの処理効率が向上し、プロセッサが処理する命令のコード量が削減されると共に、プログラムの障害が回避される。また、バスの使用効率が向上すると共に、既存のマルチプロセッサシステムに対して、簡易に実装可能である。   As described above, according to the access control circuit in the second embodiment, when the shared resource includes the first shared resource and the second shared resource, which are a plurality of shared resources, the first shared resource The range of the first dummy address corresponding to the shared resource address and the range of the second dummy address corresponding to the shared resource address of the second shared resource overlap. Thereby, the range of the dummy address area can be suppressed to the minimum size, and the address map is effectively used. Also, in the second embodiment, as in the first embodiment, the processing efficiency of the processor is improved, the amount of code of instructions processed by the processor is reduced, and the trouble of the program is reduced. Avoided. In addition, the bus use efficiency is improved, and the bus can be easily mounted on an existing multiprocessor system.

以上の実施の形態をまとめると、次の付記のとおりである。   The above embodiment is summarized as follows.

（付記１）
複数のプロセッサとバスに接続され、前記複数のプロセッサによって共通の前記バスを介してアクセスされる共有リソースへの制御を行うアクセス制御回路であって、
前記複数のプロセッサの内の第１のプロセッサからのアクセス対象アドレスが、非使用の領域を指すダミーアドレスである場合に、当該ダミーアドレスを対応する前記共有リソースの共有リソースアドレスにアドレス変換して前記バスに出力すると共に、前記第１のプロセッサによる前記共有リソースへのアクセス権を解放し、前記アクセス対象アドレスが前記ダミーアドレスではない場合に、前記アクセス対象アドレスを前記アドレス変換することなく前記バスに出力する管理手段、を有することを特徴とするアクセス制御回路。 (Appendix 1)
An access control circuit that is connected to a plurality of processors and a bus and controls shared resources accessed by the plurality of processors via the common bus,
When the access target address from the first processor among the plurality of processors is a dummy address indicating an unused area, the dummy address is converted into a shared resource address of the corresponding shared resource, and the address is converted. Output to the bus, release the access right to the shared resource by the first processor, and when the access target address is not the dummy address, the access target address is not converted to the bus An access control circuit comprising management means for outputting.

（付記２）
付記１において、
前記ダミーアドレスの範囲は、前記共有リソースアドレスの範囲と同一サイズであって、
前記管理手段の前記アドレス変換は、前記ダミーアドレスに所定値を加算または減算することにより、前記共有リソースアドレスに変換することを特徴とするアクセス制御回路。 (Appendix 2)
In Appendix 1,
The range of the dummy address is the same size as the range of the shared resource address,
The access control circuit according to claim 1, wherein the address conversion of the management means converts the address into the shared resource address by adding or subtracting a predetermined value to the dummy address.

（付記３）
付記１乃至２のいずれか１項において、
前記管理手段は、さらに、
前記アクセス対象アドレスが前記ダミーアドレスではない場合に、前記共有リソースへのアクセス権が前記第１のプロセッサに取得されているときは前記アクセス対象アドレスを前記バスに出力し、前記アクセス権が前記複数のプロセッサのいずれによっても取得されていないときは前記アクセス権を前記第１のプロセッサに取得させると共に前記アクセス対象アドレスを前記バスに出力し、前記アクセス権が前記第１のプロセッサと異なるプロセッサによって取得されているときは前記アクセス対象アドレスを前記バスに出力しないことを特徴とするアクセス制御回路。 (Appendix 3)
In any one of appendices 1 to 2,
The management means further includes:
When the access target address is not the dummy address and the access right to the shared resource is acquired by the first processor, the access target address is output to the bus, and the access right is the plurality of access rights. When the access right is not acquired by any of the processors, the first processor is caused to acquire the access right and the access target address is output to the bus, and the access right is acquired by a processor different from the first processor. And the access control circuit does not output the access target address to the bus.

（付記４）
付記１乃至３のいずれか１項において、
前記複数のプロセッサと前記共通のバスとの間に設置されることを特徴とするアクセス制御回路。 (Appendix 4)
In any one of appendices 1 to 3,
An access control circuit installed between the plurality of processors and the common bus.

（付記５）
付記１において、
前記共有リソースは第１の共有リソースと第２の共有リソースとを含み、
前記第１の共有リソースの共有リソースアドレスに対応する第１の前記ダミーアドレスの範囲と、前記第２の共有リソースの共有リソースアドレスに対応する第２の前記ダミーアドレスの範囲とが重複することを特徴とするアクセス制御回路。 (Appendix 5)
In Appendix 1,
The shared resource includes a first shared resource and a second shared resource,
The first dummy address range corresponding to the shared resource address of the first shared resource overlaps with the second dummy address range corresponding to the shared resource address of the second shared resource. A featured access control circuit.

（付記６）
複数のプロセッサとバスに接続され、前記複数のプロセッサによって共通の前記バスを介してアクセスされる共有リソースへの制御を行うアクセス制御方法であって、
前記複数のプロセッサの内の第１のプロセッサからのアクセス対象アドレスが、非使用の領域を指すダミーアドレスである場合に、当該ダミーアドレスを対応する前記共有リソースの共有リソースアドレスにアドレス変換して前記バスに出力すると共に、前記第１のプロセッサによる前記共有リソースへのアクセス権を解放し、前記アクセス対象アドレスが前記ダミーアドレスではない場合に、前記アクセス対象アドレスを前記アドレス変換することなく前記バスに出力する管理工程、を有することを特徴とするアクセス制御方法。 (Appendix 6)
An access control method for controlling shared resources connected to a plurality of processors and a bus and accessed by the plurality of processors via the common bus,
When the access target address from the first processor among the plurality of processors is a dummy address indicating an unused area, the dummy address is converted into a shared resource address of the corresponding shared resource, and the address is converted. Output to the bus, release the access right to the shared resource by the first processor, and when the access target address is not the dummy address, the access target address is not converted to the bus An access control method comprising: an output management step.

１００：マルチプロセッサシステム、１０：プロセッサＡ、２０：プロセッサＢ、３０：アクセス制御回路、４０：共有バス、５１：共有リソースＡ、５２：共有リソースＢ、５３：共有リソースＣ 100: Multiprocessor system, 10: Processor A, 20: Processor B, 30: Access control circuit, 40: Shared bus, 51: Shared resource A, 52: Shared resource B, 53: Shared resource C

Claims (6)

複数のプロセッサとバスに接続され、前記複数のプロセッサによって共通の前記バスを介してアクセスされる共有リソースへの制御を行うアクセス制御回路であって、
前記複数のプロセッサの内の第１のプロセッサからのアクセス対象アドレスが、非使用の領域を指すダミーアドレスである場合に、当該ダミーアドレスを対応する前記共有リソースの共有リソースアドレスにアドレス変換して前記バスに出力すると共に、前記第１のプロセッサによる前記共有リソースへのアクセス権を解放し、前記アクセス対象アドレスが前記ダミーアドレスではない場合に、前記アクセス対象アドレスを前記アドレス変換することなく前記バスに出力する管理手段、を有することを特徴とするアクセス制御回路。 An access control circuit that is connected to a plurality of processors and a bus and controls shared resources accessed by the plurality of processors via the common bus,
When the access target address from the first processor among the plurality of processors is a dummy address indicating an unused area, the dummy address is converted into a shared resource address of the corresponding shared resource, and the address is converted. Output to the bus, release the access right to the shared resource by the first processor, and when the access target address is not the dummy address, the access target address is not converted to the bus An access control circuit comprising management means for outputting. 請求項１において、
前記ダミーアドレスの範囲は、前記共有リソースアドレスの範囲と同一サイズであって、
前記管理手段の前記アドレス変換は、前記ダミーアドレスに所定値を加算または減算することにより、前記共有リソースアドレスに変換することを特徴とするアクセス制御回路。 In claim 1,
The range of the dummy address is the same size as the range of the shared resource address,
The access control circuit according to claim 1, wherein the address conversion of the management means converts the address into the shared resource address by adding or subtracting a predetermined value to the dummy address. 請求項１乃至２のいずれか１項において、
前記管理手段は、さらに、
前記アクセス対象アドレスが前記ダミーアドレスではない場合に、前記共有リソースへのアクセス権が前記第１のプロセッサに取得されているときは前記アクセス対象アドレスを前記バスに出力し、前記アクセス権が前記複数のプロセッサのいずれによっても取得されていないときは前記アクセス権を前記第１のプロセッサに取得させると共に前記アクセス対象アドレスを前記バスに出力し、前記アクセス権が前記第１のプロセッサと異なるプロセッサによって取得されているときは前記アクセス対象アドレスを前記バスに出力しないことを特徴とするアクセス制御回路。 In any one of Claims 1 thru | or 2,
The management means further includes:
When the access target address is not the dummy address and the access right to the shared resource is acquired by the first processor, the access target address is output to the bus, and the access right is the plurality of access rights. When the access right is not acquired by any of the processors, the first processor is caused to acquire the access right and the access target address is output to the bus, and the access right is acquired by a processor different from the first processor. And the access control circuit does not output the access target address to the bus. 請求項１乃至３のいずれか１項において、
前記複数のプロセッサと前記共通のバスとの間に設置されることを特徴とするアクセス制御回路。 In any one of Claims 1 thru | or 3,
An access control circuit installed between the plurality of processors and the common bus. 請求項１において、
前記共有リソースは第１の共有リソースと第２の共有リソースとを含み、
前記第１の共有リソースの共有リソースアドレスに対応する第１の前記ダミーアドレスの範囲と、前記第２の共有リソースの共有リソースアドレスに対応する第２の前記ダミーアドレスの範囲とが重複することを特徴とするアクセス制御回路。 In claim 1,
The shared resource includes a first shared resource and a second shared resource,
The first dummy address range corresponding to the shared resource address of the first shared resource overlaps with the second dummy address range corresponding to the shared resource address of the second shared resource. A featured access control circuit. 複数のプロセッサとバスに接続され、前記複数のプロセッサによって共通の前記バスを介してアクセスされる共有リソースへの制御を行うアクセス制御方法であって、
前記複数のプロセッサの内の第１のプロセッサからのアクセス対象アドレスが、非使用の領域を指すダミーアドレスである場合に、当該ダミーアドレスを対応する前記共有リソースの共有リソースアドレスにアドレス変換して前記バスに出力すると共に、前記第１のプロセッサによる前記共有リソースへのアクセス権を解放し、前記アクセス対象アドレスが前記ダミーアドレスではない場合に、前記アクセス対象アドレスを前記アドレス変換することなく前記バスに出力する管理工程、を有することを特徴とするアクセス制御方法。 An access control method for controlling shared resources connected to a plurality of processors and a bus and accessed by the plurality of processors via the common bus,
When the access target address from the first processor among the plurality of processors is a dummy address indicating an unused area, the dummy address is converted into a shared resource address of the corresponding shared resource, and the address is converted. Output to the bus, release the access right to the shared resource by the first processor, and when the access target address is not the dummy address, the access target address is not converted to the bus An access control method comprising: an output management step.
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