JP2014057241A - 半導体スイッチ回路 - Google Patents

Abstract

【課題】スイッチ素子にパルス状に流れる電流のピーク電流値を抑制する。
【解決手段】ソース端子が電圧降下用素子１３を介して電圧入力端子４_Ｈに接続されると共に、ドレイン端子が出力端子６に接続された電圧制御型の第１スイッチ素子１１と、第１制御入力端子７_Ｈへの第１制御データＤ_Ｈの入力に基づいて電圧入力端子４_Ｈの電位を基準とした一定電圧値の第１駆動電圧Ｖａを生成して第１スイッチ素子１１のゲート端子に出力する第１駆動回路３_Ｈと、ソース端子が電圧降下用素子１４を介して電圧入力端子４_Ｌに接続されると共に、ドレイン端子が出力端子６に接続された電圧制御型の第２スイッチ素子１２と、第２制御入力端子７_Ｌへの第２制御データＤ_Ｌの入力に基づいて電圧入力端子４_Ｌの電位を基準とした一定電圧値の第２駆動電圧Ｖｂを生成して第２スイッチ素子１２のゲート端子に出力する第２駆動回路３_Ｌとを備えている。
【選択図】図１

Description

本発明は、電圧制御型のスイッチ素子（半導体スイッチ素子）を備えている半導体スイッチ回路に関するものである。

この種の半導体スイッチ回路として、下記特許文献１に開示された半導体スイッチ回路（半導体回路）が知られている。この半導体スイッチ回路は、高圧電圧端子と出力端子との間に接続されたハイサイドスイッチ用のパワー半導体素子（半導体スイッチ素子）と、出力端子と基準電圧端子との間に接続されたローサイドスイッチ用のパワー半導体素子（半導体スイッチ素子）とを備え、ハイサイドスイッチ用のパワー半導体素子とローサイドスイッチ用パワー半導体素子とにより、出力端子に接続された負荷への電力を制御可能なブリッジ回路に構成されている。また、この半導体スイッチ回路は、ハイサイドスイッチ用のパワー半導体素子を制御するためのハイサイドスイッチ用の制御回路と、ローサイドスイッチ用のパワー半導体素子を制御するためのローサイドスイッチ用の制御回路とを備えている。この場合、パワー半導体素子として、ｎチャネル型のＪＦＥＴ（ジャンクション型のＦＥＴ）や、ＪＦＥＴ以外の他の電界効果型パワー半導体素子や静電誘導型トランジスタや、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）や、電流利得が高く、ベース電流が小さいバイポーラ型スイッチング素子や、ノーマリオン型のＳｉＣパワー半導体素子を使用して、半導体スイッチ回路が構成されている。

また、半導体スイッチ回路は、上記のハイサイドスイッチ用のパワー半導体素子と、ローサイドスイッチ用のパワー半導体素子の２つのパワー半導体素子を使用する構成に代えて、ハイサイドスイッチ用のパワー半導体素子のみを使用する構成や、ローサイドスイッチ用のパワー半導体素子のみを使用する構成を採用することも可能となっている。

特開２００７−６６５８号公報（第７，１３頁、第１，１２，１３図）

ところが、上記した従来の半導体スイッチ回路には、以下のような改善すべき課題が存在している。すなわち、例えば、この半導体スイッチ回路を複数用いて、回路基板に形成された測定対象としての一対の導体パターン間の絶縁などを検査する回路基板検査装置に使用されるスキャナを構成した場合、各半導体スイッチ回路の出力端子はピンボードに立設された複数のプローブピン（回路基板に接触させられるピン）に配線を介して一対一で接続される構成になるため、この複数の配線間に存在する浮遊容量が各出力端子に接続される構成になる。したがって、この浮遊容量が大きい場合には、浮遊容量を介してパルス状に流れる電流のピーク電流値が大きくなることから、この半導体スイッチ回路には、この電流によってパワー半導体素子（半導体スイッチ素子）が劣化したり、損傷したりするおそれや、測定対象が劣化したり、損傷したりするおそれがあるという課題が存在しており、この課題の改善が求められている。

本発明は、かかる課題に鑑みてなされたものであり、スイッチ素子にパルス状に流れる電流のピーク電流値を抑制し得る半導体スイッチ回路を提供することを主目的とする。

上記目的を達成すべく請求項１記載の半導体スイッチ回路は、入力端子が電圧降下用素子を介して外部入力端子に接続されると共に、出力端子が外部出力端子に接続された電圧制御型のスイッチ素子と、制御入力端子への制御信号の入力に基づいて前記外部入力端子の電位を基準とした一定電圧値の駆動電圧を生成して前記スイッチ素子の制御端子に出力する駆動回路とを備えている。

また、請求項２記載の半導体スイッチ回路は、入力端子が電圧降下用素子を介して第１外部入力端子に接続されると共に、出力端子が外部出力端子に接続された電圧制御型の第１スイッチ素子と、第１制御入力端子への第１制御信号の入力に基づいて前記第１外部入力端子の電位を基準とした一定電圧値の第１駆動電圧を生成して前記第１スイッチ素子の制御端子に出力する第１駆動回路と、入力端子が電圧降下用素子を介して第２外部入力端子に接続されると共に、出力端子が前記外部出力端子に接続された電圧制御型の第２スイッチ素子と、第２制御入力端子への第２制御信号の入力に基づいて前記第２外部入力端子の電位を基準とした一定電圧値の第２駆動電圧を生成して前記第２スイッチ素子の制御端子に出力する第２駆動回路とを備えている。

また、請求項３記載の半導体スイッチ回路は、請求項１または２記載の半導体スイッチ回路において、前記電圧降下用素子はインダクタで構成されている。

請求項１記載の半導体スイッチ回路によれば、スイッチ素子の入力端子には電圧降下用素子が配設されているため、外部入力端子への電圧の印加直後に発生するパルス状の電流のピーク電流値を電圧降下用素子において発生する電圧降下によって抑制することができ、この結果、このパルス状の電流によって、スイッチ素子が劣化したり、損傷したりする事態の発生を確実に回避することができる。

また、請求項２記載の半導体スイッチ回路によれば、第１スイッチ素子の入力端子には電圧降下用素子が配設され、かつ第２スイッチ素子の入力端子にも電圧降下用素子が配設されているため、第１外部入力端子および第２外部入力端子間への電圧の印加直後に発生するパルス状の電流のピーク電流値を各電圧降下用素子において発生する電圧降下によって抑制することができ、この結果、このパルス状の電流によって、第１スイッチ素子や第２スイッチ素子が劣化したり、損傷したりする事態の発生を確実に回避することができる。

また、請求項３記載の半導体スイッチ回路によれば、インダクタで電圧降下用素子が構成されているため、ほぼ一定の電流値で電流が流れている状態のときには、スイッチ回路の内部抵抗を極めて小さい状態にし、かつパルス状の電流が流れるときには、インダクタに発生する電圧降下によってそのピーク電流値を十分に抑制することができる。したがって、このスイッチ回路によれば、浮遊容量の存在に起因して発生するパルス状の電流によるスイッチ素子の劣化や損傷を回避しつつ、測定対象に対して一定の電流値で電流を供給するときには十分な電流値で供給することができる。

スイッチ回路２およびそれを用いたスキャナ１の構成を示す構成図である。 スイッチ回路２およびそれを用いたスキャナ１の動作を説明するための説明図である。 他のスイッチ回路２およびそれを用いたスキャナ１Ａの構成を示す構成図である。 他のスイッチ回路２およびそれを用いたスキャナ１Ｂの構成を示す構成図である。

以下、半導体スイッチ回路およびそれを用いたスキャナの実施の形態について、添付図面を参照して説明する。

最初に、スキャナ１の構成について図１を参照して説明する。スキャナ１は、複数（ｍ個）の半導体スイッチ回路２_１，２_２，・・・，２_ｍ−１，２_ｍ（以下、特に区別しないときには「スイッチ回路２」ともいう）、およびスイッチ回路２を駆動する第１駆動回路３_Ｈ，第２駆動回路３_Ｌ（以下、特に区別しないときには「駆動回路３」ともいう）を備え、駆動回路３によって各スイッチ回路２のオン・オフ状態を制御することにより、スキャナ１の１つの電圧入力端子（第１外部入力端子）４_Ｈに入力されると共にハイ側電圧ライン５_Ｈを介してスイッチ回路２に供給されているハイ側電圧Ｖ_Ｈ、および他の１つの電圧入力端子（第２外部入力端子）４_Ｌに入力されると共にロー側電圧ライン５_Ｌを介してスイッチ回路２供給されているロー側電圧Ｖ_Ｌのうちの任意の一方の電圧を各スイッチ回路２に対応して配設された出力端子（外部出力端子）６_１，６_２，・・・，６_ｍ−１，６_ｍ（以下、特に区別しないときには「出力端子６」ともいう）から出力可能に構成されている。

スイッチ回路２_１は、第１スイッチ素子１１_１、第２スイッチ素子１２_１、第１スイッチ素子１１_１の入力端子とハイ側電圧ライン５_Ｈとの間に配設された電圧降下用素子１３_１、および第２スイッチ素子１２_１の入力端子とロー側電圧ライン５_Ｌとの間に配設された電圧降下用素子１４_１を備えている。同様にして、他のスイッチ回路２_２，・・・，２_ｍ−１，２_ｍも、第１スイッチ素子１１_２、第２スイッチ素子１２_２および電圧降下用素子１３_２，１４_２、・・・、第１スイッチ素子１１_ｍ−１、第２スイッチ素子１２_ｍ−１および電圧降下用素子１３_ｍ−１，１４_ｍ−１、第１スイッチ素子１１_ｍ、第２スイッチ素子１２_ｍおよび電圧降下用素子１３_ｍ，１４_ｍをそれぞれ備えている。

なお、以下、第１スイッチ素子１１_１，１１_２，・・・，１１_ｍ−１，１１_ｍについては、特に区別しないときには「第１スイッチ素子１１」ともいい、第２スイッチ素子１２_１，１２_２，・・・，１２_ｍ−１，１２_ｍについては、特に区別しないときには「第２スイッチ素子１２」ともいい、電圧降下用素子１３_１，１３_２，・・・，１３_ｍ−１，１３_ｍについては、特に区別しないときには「電圧降下用素子１３」ともいい、電圧降下用素子１４_１，１４_２，・・・，１４_ｍ−１，１４_ｍについては、特に区別しないときには「電圧降下用素子１４」ともいう。

この場合、各第１スイッチ素子１１は、電圧制御型の半導体スイッチ素子（本例では一例として、ｐチャネル型のＭＯＳＦＥＴ）で構成されて、その入力端子（ソース端子）が対応する電圧降下用素子１３を介してハイ側電圧ライン５_Ｈ（さらには電圧入力端子４_Ｈ）に接続され、その出力端子（ドレイン端子）が対応する出力端子６に接続されている。また、各第２スイッチ素子１２は、電圧制御型の半導体スイッチ素子（本例では一例として、ｎチャネル型のＭＯＳＦＥＴ）で構成されて、その入力端子（ソース端子）が対応する電圧降下用素子１４を介してロー側電圧ライン５_Ｌ（さらには電圧入力端子４_Ｌ）に接続され、その出力端子（ドレイン端子）が対応する出力端子６に接続されている。この構成により、各第１スイッチ素子１１および各第２スイッチ素子１２は、対応するもの同士が互いの出力端子（ドレイン端子）が接続されて、ハイ側電圧ライン５_Ｈとロー側電圧ライン５_Ｌとの間に直列接続された状態で配設されている。なお、電圧制御型の半導体スイッチ素子としては、ＭＯＳＦＥＴに代えて、ＪＦＥＴや、ＭＩＳＦＥＴや、ＭＥＳＦＥＴや、電流利得が高く、ベース電流が小さいバイポーラ型スイッチング素子を使用することもできる。

第１駆動回路３_Ｈは、一例として、フローティング電源部２１、絶縁部２２、シフトレジスタ２３およびラッチ２４を備え、第１制御入力端子７_Ｈに入力される第１制御信号（本例では、ｍビットの第１制御データＤ_Ｈ）に基づいて、電圧入力端子４_Ｈ（ハイ側電圧ライン５_Ｈ）の電位を基準とした一定電圧値の第１駆動電圧Ｖａ_１，Ｖａ_２，・・・，Ｖａ_ｍ−１，Ｖａ_ｍ（以下、特に区別しないときには「第１駆動電圧Ｖａ」ともいう）を、各第１スイッチ素子１１の個数分だけ個別に生成して、各第１スイッチ素子１１の制御端子（ゲート端子）に出力する。

具体的には、フローティング電源部２１で生成された作動用電源に基づいて、絶縁部２２、シフトレジスタ２３およびラッチ２４が作動して、まず、絶縁部２２が、シリアルデータとしての第１制御データＤ_Ｈを順次入力すると共に電気的に絶縁して、シフトレジスタ２３に出力する。また、絶縁部２２は、第１制御データＤ_Ｈに基づいて、シフト用クロックとラッチ用クロック（いずれも図示せず）を生成して、シフト用クロックをシフトレジスタ２３に出力し、ラッチ用クロックはラッチ２４に出力する。次いで、シフトレジスタ２３が、入力した第１制御データＤ_Ｈをシフト用クロックに同期してシリアル／パラレル変換して出力する。続いて、ラッチ２４が、シフトレジスタ２３によってパラレルデータに変換された第１制御データＤ_Ｈをラッチ用クロックに同期して保持すると共に、第１駆動電圧Ｖａとして出力する。この構成により、各第１スイッチ素子１１は、第１制御入力端子７_Ｈに入力される第１制御信号（ｍビットの第１制御データＤ_Ｈ）に基づいて、オン状態およびオフ状態のうちの任意の一方の状態に個別に制御される。

第２駆動回路３_Ｌは、一例として、フローティング電源部３１、絶縁部３２、シフトレジスタ３３およびラッチ３４を備え、第２制御入力端子７_Ｌに入力される第２制御信号（本例では、ｍビットの第２制御データＤ_Ｌ）に基づいて、電圧入力端子４_Ｌ（ロー側電圧ライン５_Ｌ）の電位を基準とした一定電圧値の第２駆動電圧Ｖｂ_１，Ｖｂ_２，・・・，Ｖｂ_ｍ−１，Ｖｂ_ｍ（以下、特に区別しないときには「第２駆動電圧Ｖｂ」ともいう）を、各第２スイッチ素子１２の個数分だけ個別に生成して、各第２スイッチ素子１２の制御端子（ゲート端子）に出力する。また、第２駆動回路３_Ｌは、第１駆動回路３_Ｈから電気的に分離（絶縁）されて構成されている。

具体的には、フローティング電源部３１で生成された作動用電源（フローティング電源部２１で生成される作動用電源と電気的に分離（絶縁）された）に基づいて、絶縁部３２、シフトレジスタ３３およびラッチ３４が作動して、まず、絶縁部３２が、シリアルデータとしての第２制御データＤ_Ｌを順次入力すると共に電気的に絶縁して、シフトレジスタ３３に出力する。また、絶縁部３２は、第２制御データＤ_Ｌに基づいて、シフト用クロックとラッチ用クロック（いずれも図示せず）を生成して、シフト用クロックをシフトレジスタ３３に出力し、ラッチ用クロックはラッチ３４に出力する。次いで、シフトレジスタ３３が、入力した第２制御データＤ_Ｌをシフト用クロックに同期してシリアル／パラレル変換して出力する。続いて、ラッチ３４が、シフトレジスタ３３によってパラレルデータに変換された第２制御データＤ_Ｌをラッチ用クロックに同期して保持すると共に、第２駆動電圧Ｖｂとして出力する。この構成により、各第２スイッチ素子１２は、第２制御入力端子７_Ｌに入力される第２制御信号（ｍビットの第２制御データＤ_Ｌ）に基づいて、オン状態およびオフ状態のうちの任意の一方の状態に個別に制御される。

また、電圧降下用素子１３，１４は、これらにパルス状（スパイク状）の電流が流れたときに、その電流値に応じた電圧降下を発生させる電子素子（例えば、抵抗、インダクタ、抵抗とインダクタの並列回路、抵抗とインダクタの直列回路、および双方向性ツェナーダイオードとインダクタの並列回路など）で構成されている。この場合、パルス状の電流が流れたときのみ、その電流に対して大きな抵抗値の抵抗体として機能して大きな電圧降下を発生させ、電流の変動の少ないときには小さな抵抗値の抵抗体として機能して、発生するロスを低減させるインダクタを単体で電圧降下用素子１３，１４を構成することが、電力効率および製品コストの面から好ましい。このため、本例では一例として、電圧降下用素子１３，１４はインダクタで構成されている。

次に、スキャナ１の動作について、各スイッチ回路２の動作と併せて説明する。なお、一例として、スキャナ１が、回路基板ＰＢに形成されている導体パターンＰ_１，Ｐ_２，・・・，Ｐ_ｍ−１，Ｐ_ｍ（以下、特に区別しないときには「導体パターンＰ」ともいう）間の絶縁状態を検査する基板検査装置に組み込まれている例を挙げて、その動作を説明する。また、電圧入力端子４_Ｈ，４_Ｌは、基板検査装置を構成する絶縁抵抗計に接続され、第１制御入力端子７_Ｈおよび第２制御入力端子７_Ｌは、基板検査装置を構成する制御部に接続されているものとする。また、スキャナ１の各出力端子６_１，６_２，・・・，６_ｍ−１，６_ｍは、図１に示すように、配線４１_１およびプローブ４２_１、配線４１_２およびプローブ４２_２、・・・、配線４１_ｍ−１およびプローブ４２_ｍ−１、配線４１_ｍおよびプローブ４２_ｍを介して、対応する導体パターンＰ_１，Ｐ_２，・・・，Ｐ_ｍ−１，Ｐ_ｍに予め接続されているものとする。

まず、スキャナ１では、第１駆動回路３_Ｈが、基板検査装置の制御部から出力される第１制御データＤ_Ｈを入力し、この第１制御データＤ_Ｈに基づいて、スイッチ回路２_１の第１スイッチ素子１１_１のみをオン状態に制御し、かつ他のすべてのスイッチ回路２_２，・・・，２_ｍの第１スイッチ素子１１_２，・・・，１１_ｍをオフ状態に移行させる第１駆動電圧Ｖａ_１，Ｖａ_２，・・・，Ｖａ_ｍを出力する。また、第２駆動回路３_Ｌが、制御部から出力される第２制御データＤ_Ｌを入力し、この第２制御データＤ_Ｌに基づいて、スイッチ回路２_２の第２スイッチ素子１２_２のみをオン状態に制御し、かつ他のすべてのスイッチ回路２_１，２_３，・・・，２_ｍの第２スイッチ素子１２_１，１２_３・・・，１２_ｍをオフ状態に移行させる第２駆動電圧Ｖｂ_１，Ｖｂ_２，・・・，Ｖｂ_ｍを出力する。

これにより、１つの導体パターンＰ_１は、プローブ４２_１、配線４１_１、出力端子６_１、スイッチ回路２_１のオン状態の第１スイッチ素子１１_１および電圧降下用素子１３_１、ハイ側電圧ライン５_Ｈ、並びに電圧入力端子４_Ｈを介して絶縁抵抗計に接続される。また、他の１つの導体パターンＰ_２は、プローブ４２_２、配線４１_２、出力端子６_２、スイッチ回路２_２のオン状態の第２スイッチ素子１２_２および電圧降下用素子１４_２、ロー側電圧ライン５_Ｌ、並びに電圧入力端子４_Ｌを介して絶縁抵抗計に接続される。したがって、一対の導体パターンＰ_１，Ｐ_２間の絶縁抵抗が絶縁抵抗計によって測定可能な状態になる。

絶縁抵抗計は、電圧入力端子４_Ｈ，４_Ｌ間に測定用電圧（例えば、数百ボルトの直流電圧）をステップ状に出力して、一対の導体パターンＰ_１，Ｐ_２間の絶縁抵抗を測定する。ところで、スキャナ１の複数の出力端子６_１〜６_ｍには配線４１_１〜４１_ｍがそれぞれ接続され、かつ各配線４１_１〜４１_ｍは通常束ねられた状態で基板検査装置内に配設されていることから、各配線４１_１〜４１_ｍ間に存在する浮遊容量が各出力端子６_１〜６_ｍに接続された状態になっている。このため、電圧入力端子４_Ｈ，４_Ｌ間への測定用電圧の出力開始直後に、この測定用電圧に起因して、図２に示すように、出力端子６_１，６_２に接続されている浮遊容量Ｃｆを介して、電圧入力端子４_Ｈから、ハイ側電圧ライン５_Ｈ，電圧降下用素子１３_１，第１スイッチ素子１１_１，出力端子６_１，出力端子６_２，第２スイッチ素子１２_２，電圧降下用素子１４_２，ロー側電圧ライン５_Ｌを経由して電圧入力端子４_Ｌに至る電流経路（一点鎖線で示す経路）に電流Ｉがパルス状に流れようとする。

しかしながら、このスキャナ１では、上記の電流経路に電流Ｉがパルス状に流れ始めたときに、インダクタで構成される電圧降下用素子１３_１，１４_２がこのパルス状の電流Ｉに対して抵抗値の大きな抵抗体として機能して、大きな電圧降下Ｖｄａ，Ｖｄｂを発生させる。この場合、電圧降下用素子１３_１が発生させる電圧降下Ｖｄａは、ゲート端子にハイ側電圧ライン５_Ｈの電位を基準として一定電圧値の第１駆動電圧Ｖａ_１が印加されている第１スイッチ素子１１_１のゲート・ソース間電圧を減少させる。また、電圧降下用素子１４_２が発生させる電圧降下Ｖｄｂは、ゲート端子にロー側電圧ライン５_Ｌの電位を基準として一定電圧値の第２駆動電圧Ｖｂ_２が印加されている第２スイッチ素子１２_２のゲート・ソース間電圧を減少させる。したがって、第１スイッチ素子１１_１および第２スイッチ素子１２_２は、瞬時にオン状態からオフ状態に移行するため、パルス状の電流Ｉのピーク電流値は大幅に抑制される。これにより、このスキャナ１では、電圧入力端子４_Ｈ，４_Ｌ間への測定用電圧の印加直後に発生するパルス状の電流Ｉによって、上記の電流経路を構成する第１スイッチ素子１１_１や第２スイッチ素子１２_２などの構成要素が劣化したり、損傷したりする事態の発生が回避されている。

絶縁抵抗計は、上記の浮遊容量Ｃｆが充電された後に、電流Ｉが一対の導体パターンＰ_１，Ｐ_２を介して流れる状態に至ったときに、一対の導体パターンＰ_１，Ｐ_２間の絶縁抵抗を測定し、測定した絶縁抵抗を制御部に出力する。この際に、電圧降下用素子１３，１４がインダクタで構成されているため、電圧降下用素子１３，１４は、ほぼ一定の電流値で電流Ｉが流れている状態のときには、小さな抵抗値の抵抗体として機能する。したがって、この状態のときには、スイッチ回路２全体の内部抵抗（直流抵抗）は極めて小さい状態に維持されている。

また、制御部は、第１制御データＤ_Ｈおよび第２制御データＤ_Ｌを変更して、第１スイッチ素子１１のうちのスイッチ回路２_２の第１スイッチ素子１１_２のみをオン状態に制御し、かつ第２スイッチ素子１２のうちのスイッチ回路２_１の第２スイッチ素子１２_１のみをオン状態に制御することにより、絶縁抵抗計から一対の導体パターンＰ_１，Ｐ_２間に供給される測定用電圧の極性を変えて、一対の導体パターンＰ_１，Ｐ_２間の絶縁抵抗を再測定させると共に、再測定時の絶縁抵抗を取得する。

その後、制御部は、スキャナ１を制御することにより、絶縁抵抗計に接続される一対の導体パターンＰを変えながら、測定対象とするすべての導体パターンＰ間の絶縁抵抗を取得する。最後に、制御部は、取得した各導体パターンＰ間の絶縁抵抗を予め規定された基準抵抗と比較することにより、各導体パターンＰ間の絶縁状態を検査する。これにより、回路基板ＰＢに形成されている各導体パターンＰ間の絶縁状態の検査が完了する。

このように、このスイッチ回路２によれば、第１スイッチ素子１１のソース端子側には電圧降下用素子１３が配設され、かつ第２スイッチ素子１２のソース端子側には電圧降下用素子１４が配設されているため、電圧入力端子４_Ｈ，４_Ｌ間への電圧（ハイ側電圧Ｖ_Ｈおよびロー側電圧Ｖ_Ｌ）の印加直後に発生するパルス状の電流Ｉのピーク電流値を各電圧降下用素子１３，１４において発生する電圧降下Ｖｄａ，Ｖｄｂによって抑制することができ、この結果、このパルス状の電流Ｉによって、第１スイッチ素子１１や第２スイッチ素子１２が劣化したり、損傷したりする事態の発生を確実に回避することができる。

また、このスイッチ回路２によれば、インダクタで電圧降下用素子１３，１４を構成しているため、ほぼ一定の電流値で電流Ｉが流れている状態のときには、スイッチ回路２の内部抵抗を極めて小さい状態にし、かつパルス状の電流Ｉが流れるときには、インダクタに発生する電圧降下によってそのピーク電流値を十分に抑制することができる。したがって、このスイッチ回路２によれば、浮遊容量の存在に起因して発生するパルス状の電流Ｉによる第１スイッチ素子１１や第２スイッチ素子１２の劣化や損傷を回避しつつ、測定対象に対して一定の電流値で電流Ｉを供給するときには十分な電流値で供給することができる。

なお、上記のスイッチ回路２では、第１スイッチ素子１１および第２スイッチ素子１２の各出力端子（ドレイン端子）を外部出力端子としての出力端子６に接続して、電圧入力端子４_Ｈからハイ側電圧ライン５_Ｈに供給されるハイ側電圧Ｖ_Ｈを第１スイッチ素子１１を介して出力端子６に出力し、電圧入力端子４_Ｌからロー側電圧ライン５Ｌに供給されるロー側電圧Ｖ_Ｌを第２スイッチ素子１２を介して出力端子６に出力する構成を採用しているが、図３に示すスキャナ１Ａに使用されるスイッチ回路２（同図では、スイッチ回路２_１のみを図示している）のように、１つの第１スイッチ素子１１のみで構成して、その出力端子（ドレイン端子）を外部出力端子としての出力端子６に接続して、出力端子６からハイ側電圧Ｖ_Ｈを出力させる構成を採用することもできる。また、図４に示すスキャナ１Ｂに使用されるスイッチ回路２（同図では、スイッチ回路２_１のみを図示している）のように、１つの第２スイッチ素子１２のみで構成して、その出力端子（ドレイン端子）を外部出力端子としての出力端子６に接続して、出力端子６からロー側電圧Ｖ_Ｌを出力させる構成を採用することもできる。なお、スキャナ１Ａ，１Ｂにおいて、上記したスキャナ１の構成要素と同様の機能を有する構成要素については、同一の符号を付して重複した説明を省略する。

この図３，４に示すいずれの構成のスイッチ回路２においても、各スイッチ素子１１，１２のソース端子側には電圧降下用素子１３，１４が配設されているため、電圧入力端子４_Ｈ，４_Ｌ間への電圧（ハイ側電圧Ｖ_Ｈおよびロー側電圧Ｖ_Ｌ）の印加直後に発生するパルス状の電流Ｉのピーク電流値を各電圧降下用素子１３，１４において発生する電圧降下Ｖｄａ，Ｖｄｂによって抑制することができ、この結果、このパルス状の電流Ｉによって、各スイッチ素子１１，１２が劣化したり、損傷したりする事態の発生を確実に回避することができる。

なお、上記の例では、スイッチ回路２をスキャナ１に適用した例を挙げて説明したが、絶縁抵抗計や耐圧試験器などの装置への適用も可能である。

１，１Ａ，１Ｂ スキャナ
２ スイッチ回路
３ 駆動回路３
４ 電圧入力端子
６ 出力端子
７ 制御入力端子
１１ 第１スイッチ素子
１２ 第２スイッチ素子
１３，１４ 電圧降下用素子
Ｖａ，Ｖｂ 駆動電圧

Claims (3)

1. 入力端子が電圧降下用素子を介して外部入力端子に接続されると共に、出力端子が外部出力端子に接続された電圧制御型のスイッチ素子と、
   制御入力端子への制御信号の入力に基づいて前記外部入力端子の電位を基準とした一定電圧値の駆動電圧を生成して前記スイッチ素子の制御端子に出力する駆動回路とを備えている半導体スイッチ回路。
2. 入力端子が電圧降下用素子を介して第１外部入力端子に接続されると共に、出力端子が外部出力端子に接続された電圧制御型の第１スイッチ素子と、
   第１制御入力端子への第１制御信号の入力に基づいて前記第１外部入力端子の電位を基準とした一定電圧値の第１駆動電圧を生成して前記第１スイッチ素子の制御端子に出力する第１駆動回路と、
   入力端子が電圧降下用素子を介して第２外部入力端子に接続されると共に、出力端子が前記外部出力端子に接続された電圧制御型の第２スイッチ素子と、
   第２制御入力端子への第２制御信号の入力に基づいて前記第２外部入力端子の電位を基準とした一定電圧値の第２駆動電圧を生成して前記第２スイッチ素子の制御端子に出力する第２駆動回路とを備えている半導体スイッチ回路。
3. 前記電圧降下用素子はインダクタで構成されている請求項１または２記載の半導体スイッチ回路。

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