JP2014053838A - Solid-state imaging apparatus - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide an image without a flicker even if a drive system in which a period where a row for exposing a preceding frame and a row for exposing a next frame are mixed occurs is adopted.SOLUTION: A voltage generation section 280 generates four types of ON-voltage VH, OFF-voltage VL and a plurality of intermediate voltages VMA and VMB, which specify a waveform of φTX, and supplies them to a transfer gate scanning circuit 212. The transfer gate scanning circuit 212 selects one intermediate voltage for each row from the plurality of intermediate voltages VMA and VMB generated by a plurality of intermediate voltage circuits constituting the voltage generation section 280, and outputs φTX having the selected intermediate voltage to individual rows of a pixel array section 220.

Description

本発明は、線形特性と対数特性とが変曲点で切り替わる線形対数特性の光電変換特性を持つ固体撮像装置に関するものである。   The present invention relates to a solid-state imaging device having a linear logarithmic photoelectric conversion characteristic in which a linear characteristic and a logarithmic characteristic are switched at an inflection point.

近年、各画素に増幅回路を持ち、フォトダイオード等の光電変換素子で光電変換された電荷を一旦増幅した後、走査回路により順次信号を読み出す固体撮像装置が開発されている。特に画素及び周辺回路をＣＭＯＳ型としたＣＭＯＳ型の固体撮像装置は、ＣＭＯＳ・ＬＳＩの製造プロセスをベースにしており、画素と周辺回路とを同一のプロセスで製造することが容易であるため、広く利用されている。これらのＣＭＯＳ型の固体撮像装置では、強い入射光があった場合、蓄積する電荷が飽和してしまうという問題があり、ダイナミックレンジが広く取れない。   2. Description of the Related Art In recent years, a solid-state imaging device has been developed that has an amplification circuit in each pixel, and once amplifies charges photoelectrically converted by a photoelectric conversion element such as a photodiode, and then sequentially reads out signals by a scanning circuit. In particular, a CMOS solid-state imaging device in which pixels and peripheral circuits are CMOS type is based on a CMOS / LSI manufacturing process, and it is easy to manufacture pixels and peripheral circuits by the same process. It's being used. In these CMOS type solid-state imaging devices, there is a problem that the accumulated charge is saturated when there is strong incident light, and a wide dynamic range cannot be obtained.

そこで、広ダイナミックレンジの撮像を目的としたＣＭＯＳ型の固体撮像装置が開発されている。これらのうちの一つとして、特許文献１に示すような、線形対数変換型の固体撮像装置が提案されている。この固体撮像装置は、光電変換を行うフォトダイオードに接続されたトランジスタのポテンシャル状態を適当な状態に設定することで、入射光量が少ない場合は入射光に対して線形に変化する信号を出力し、入射光が多い場合はトランジスタにサブスレショルド電流が流れることにより、対数で変化する信号を出力するというように、連続して特性が切り替わる。これにより、低輝度側が線形特性、高輝度側が対数特性の光電変換特性を持つ広ダイナミックレンジな固体撮像装置を実現することができる。   Therefore, a CMOS type solid-state imaging device aimed at wide dynamic range imaging has been developed. As one of these, a linear logarithmic conversion type solid-state imaging device as shown in Patent Document 1 has been proposed. This solid-state imaging device outputs a signal that changes linearly with respect to incident light when the amount of incident light is small by setting the potential state of a transistor connected to a photodiode that performs photoelectric conversion to an appropriate state. When there is a lot of incident light, the sub-threshold current flows through the transistor, so that a characteristic that changes logarithmically is output and the characteristics are continuously switched. As a result, it is possible to realize a wide dynamic range solid-state imaging device having a photoelectric conversion characteristic having a linear characteristic on the low luminance side and a logarithmic characteristic on the high luminance side.

このような線形対数特性の固体撮像素子では、線形動作状態では高コントラストで撮像できるが、ダイナミックレンジが狭くなる。一方、対数動作状態では信号が対数圧縮されているため、ダイナミックレンジが広くなるが、コントラストが低くなる。特許文献１には、転送トランジスタの中間電圧を異なる値に設定することで、変曲点のレベルを制御して光電変換特性を作為的に変化させる露出制御方法が開示されている。   With such a solid-state imaging device having a linear logarithmic characteristic, an image can be captured with high contrast in a linear operation state, but the dynamic range is narrowed. On the other hand, since the signal is logarithmically compressed in the logarithmic operation state, the dynamic range is widened, but the contrast is lowered. Patent Document 1 discloses an exposure control method in which the level of the inflection point is controlled to change the photoelectric conversion characteristics intentionally by setting the intermediate voltage of the transfer transistor to a different value.

しかしながら、特許文献１に示す固体撮像装置は、全画素同時に露光を行うグローバルシャッター方式の固体撮像装置である。一方、一般的なＣＭＯＳ型の固体撮像装置では、露光開始タイミング及び信号の読出タイミングが行ごとに順次にずらされたローリングシャッタ方式が採用されている。例えば、特許文献２では、ローリングシャッタ方式の固体撮像装置において、線形対数変換特性を得るための構造と駆動方法とが開示されている。   However, the solid-state imaging device disclosed in Patent Document 1 is a global shutter type solid-state imaging device that performs exposure for all pixels simultaneously. On the other hand, a general CMOS type solid-state imaging device employs a rolling shutter system in which the exposure start timing and the signal readout timing are sequentially shifted for each row. For example, Patent Document 2 discloses a structure and driving method for obtaining linear logarithmic conversion characteristics in a rolling shutter type solid-state imaging device.

特開２０１０−１９３５２９号公報JP 2010-193529 A 国際公開第２００９／１３１１９０号International Publication No. 2009/131190

ところで、ローリングシャッタ方式では、前フレームの全行の露光期間が終了するまでに次フレームの露光期間が開始され、前フレームを露光している行と次フレームを露光している行とが混在する期間が発生する。そのため、前フレームから次フレームにかけて中間電圧が変更された場合、前フレームを露光している行に対しては変更前の中間電圧を印加し、後フレームを露光している行に対しては変更後の中間電圧を印加するというように、同時に複数種類の電圧を印加する必要がある。   By the way, in the rolling shutter system, the exposure period of the next frame is started before the exposure period of all the lines of the previous frame is completed, and the line exposing the previous frame and the line exposing the next frame are mixed. A period occurs. Therefore, when the intermediate voltage is changed from the previous frame to the next frame, the intermediate voltage before the change is applied to the row that exposes the previous frame, and the change is applied to the row that exposes the subsequent frame. It is necessary to apply a plurality of types of voltages simultaneously, such as applying a later intermediate voltage.

しかしながら、特許文献２の固体撮像装置では、同時に複数種類の中間電圧を印加する構成を備えていない。そのため、前フレームから次フレームにかけて中間電圧が切り替えられた場合、上記の混在する期間においては１種類の中間電圧しか印加することができなかった。その結果、１フレームにおいて全行に同じ中間電圧を同じ期間だけ印加することができず、画像がちらつくという問題があった。   However, the solid-state imaging device disclosed in Patent Document 2 does not include a configuration for simultaneously applying a plurality of types of intermediate voltages. Therefore, when the intermediate voltage is switched from the previous frame to the next frame, only one type of intermediate voltage can be applied during the mixed period. As a result, there is a problem in that the same intermediate voltage cannot be applied to all rows in one frame for the same period, and the image flickers.

本発明の目的は、前フレームを露光している行と次フレームを露光している行とが混在する期間が発生する駆動方式を採用した場合であっても、ちらつきのない画像を得ることができる固体撮像装置を提供することである。   An object of the present invention is to obtain a flicker-free image even when a driving method in which a period in which a row exposing the previous frame and a row exposing the next frame are mixed is employed. It is an object to provide a solid-state imaging device that can be used.

（１）本発明の一態様による固体撮像装置は、複数の画素部がマトリックス状に配列された画素アレイ部を含む固体撮像装置であって、前記画素部は、光電変換素子と、浮遊拡散層と、前記光電変換素子に蓄積される電荷を線形特性から線形対数特性に変換し、前記浮遊拡散層に転送する転送トランジスタとを含み、前記転送トランジスタをオンさせるオン電圧と、前記転送トランジスタをオフさせるオフ電圧と、前記転送トランジスタに前記線形対数特性の変換を行わせるための中間電圧とによって規定される波形を持つ転送ゲート信号を出力する転送ゲート走査回路と、前記オン電圧を生成するオン電圧回路と、それぞれ異なる中間電圧を生成する複数の中間電圧回路とを含み、前記転送ゲート走査回路は、前記複数の中間電圧回路により生成された複数の中間電圧の中から行ごとに１つの中間電圧を選択し、選択した中間電圧を持つ前記転送ゲート信号を前記画素アレイ部の各行に出力する。   (1) A solid-state imaging device according to an aspect of the present invention is a solid-state imaging device including a pixel array unit in which a plurality of pixel units are arranged in a matrix. The pixel unit includes a photoelectric conversion element, a floating diffusion layer, and the like. A transfer transistor that converts the charge accumulated in the photoelectric conversion element from a linear characteristic to a linear logarithmic characteristic and transfers it to the floating diffusion layer, and turns on the transfer transistor, and turns off the transfer transistor. And a transfer gate scanning circuit that outputs a transfer gate signal having a waveform defined by an intermediate voltage for causing the transfer transistor to perform conversion of the linear logarithmic characteristic, and an on voltage that generates the on voltage A plurality of intermediate voltage circuits that generate different intermediate voltages, and the transfer gate scanning circuit includes the plurality of intermediate voltage circuits. One intermediate voltage for each row from among the generated plurality of intermediate voltages is selected, outputs the transfer gate signal having an intermediate voltage selected for each row in the pixel array unit.

この構成によれば、中間電圧を生成するための中間電圧回路が複数設けられている。そして、複数の中間電圧回路から生成された複数の中間電圧の中から、行ごとに１つの中間電圧が選択され、選択された中間電圧を持つ転送ゲート信号が画素アレイ部の各行に出力される。   According to this configuration, a plurality of intermediate voltage circuits for generating an intermediate voltage are provided. Then, one intermediate voltage is selected for each row from the plurality of intermediate voltages generated from the plurality of intermediate voltage circuits, and a transfer gate signal having the selected intermediate voltage is output to each row of the pixel array unit. .

その結果、ローリングシャッタ方式のように、前フレームを露光している行と次フレームを露光している行とが混在する期間が発生するような駆動方式を採用した場合において、中間電圧を切り換えても、中間電圧が異なる複数の転送ゲート信号を同時に出力することができる。よって、各行に対して露光期間中、一定の中間電圧を印加することができ、ちらつきのない画像を得ることができる。   As a result, when a driving method is employed in which a period in which the row that exposes the previous frame and the row that exposes the next frame occurs, such as the rolling shutter method, the intermediate voltage is switched. However, it is possible to simultaneously output a plurality of transfer gate signals having different intermediate voltages. Therefore, a constant intermediate voltage can be applied to each row during the exposure period, and an image without flicker can be obtained.

（２）前記転送ゲート走査回路は、前記画素アレイ部をローリングシャッタ方式で駆動させ、前記中間電圧の選択を１フレーム単位で行うことが好ましい。   (2) It is preferable that the transfer gate scanning circuit drives the pixel array unit by a rolling shutter method and selects the intermediate voltage in units of one frame.

この構成によれば、各行の露光開始タイミング及び各行の画素信号の読出タイミングが順次にずらされたローリングシャッタ方式により画素アレイ部が駆動される。そして、中間電圧の選択が１フレーム単位で行われる。そのため、ローリングシャッタ方式で画素アレイ部を駆動した場合において、ちらつきのない画像を得ることができる。   According to this configuration, the pixel array unit is driven by a rolling shutter system in which the exposure start timing of each row and the pixel signal readout timing of each row are sequentially shifted. Then, the intermediate voltage is selected in units of one frame. Therefore, when the pixel array unit is driven by the rolling shutter method, an image without flicker can be obtained.

（３）前記中間電圧回路は、可変電圧回路により構成されていることが好ましい。   (3) The intermediate voltage circuit is preferably constituted by a variable voltage circuit.

この構成によれば、中間電圧が可変電圧回路により構成されているため、任意の中間電圧を設定することができる。   According to this configuration, since the intermediate voltage is constituted by the variable voltage circuit, an arbitrary intermediate voltage can be set.

（４）被写体の照度に関する被写体情報を算出する被写体情報算出部を更に備え、前記転送ゲート走査回路は、前記被写体情報に基づいて、前記中間電圧の選択を行うことが好ましい。   (4) It is preferable that a subject information calculation unit that calculates subject information related to the illuminance of the subject is further provided, and the transfer gate scanning circuit selects the intermediate voltage based on the subject information.

この構成によれば、被写体の照度に関する被写体情報が算出され、その被写体情報に基づいて、中間電圧が選択されているため、被写体の照度に応じた適切な中間電圧を選択することができる。   According to this configuration, the subject information related to the illuminance of the subject is calculated, and the intermediate voltage is selected based on the subject information. Therefore, an appropriate intermediate voltage corresponding to the illuminance of the subject can be selected.

（５）前記被写体情報は、前記被写体の照度分布を示すヒストグラムであり、前記被写体情報算出部は、前記線形対数特性の線形特性領域が前記ヒストグラムの照度範囲に存在するように露光期間を算出し、前記転送ゲート走査回路は、前記被写体情報算出部により算出された露光期間で前記画素アレイ部を駆動させ、前記露光期間の変更の前後において、線形対数特性の変曲点の画素値が一定になるように、前記中間電圧を選択することが好ましい。   (5) The subject information is a histogram indicating the illuminance distribution of the subject, and the subject information calculation unit calculates an exposure period so that a linear characteristic region of the linear logarithmic characteristic exists in the illuminance range of the histogram. The transfer gate scanning circuit drives the pixel array unit during the exposure period calculated by the subject information calculation unit, and the pixel value of the inflection point of the linear logarithmic characteristic is constant before and after the change of the exposure period. It is preferable to select the intermediate voltage.

この構成によれば、線形特性領域が被写体の照度分布を示すヒストグラムの照度範囲に存在するように露光期間が算出される。そのため、被写体を線形特性領域で撮像することができ、高感度の画像を得ることができる。また、露光期間の変更の前後において、線形特性領域の変曲点の画素値が一定になるように中間電圧が選択されている。そのため、ダイナミックレンジを維持することができる。   According to this configuration, the exposure period is calculated so that the linear characteristic region exists in the illuminance range of the histogram indicating the illuminance distribution of the subject. Therefore, the subject can be imaged in the linear characteristic region, and a highly sensitive image can be obtained. Further, the intermediate voltage is selected so that the pixel value of the inflection point in the linear characteristic region is constant before and after the change of the exposure period. Therefore, the dynamic range can be maintained.

（６）前記オフ電圧を生成するオフ電圧回路を更に備えることが好ましい。   (6) It is preferable to further include an off-voltage circuit that generates the off-voltage.

この構成によれば、オフ電圧回路によりオフ電圧が生成されるため、オフ電圧を安定させることができる。   According to this configuration, since the off voltage is generated by the off voltage circuit, the off voltage can be stabilized.

本発明によれば、ローリングシャッタ方式のように、前フレームを露光している行と次フレームを露光している行とが混在する期間が発生するような駆動方式を採用した場合において、中間電圧を切り換えても中間電圧が異なる複数の転送ゲート信号を同時に出力することができる。よって、各行に対して同一の中間電圧を同一期間印加することができ、ちらつきのない画像を得ることができる。   According to the present invention, when a driving method in which a period in which a row that exposes the previous frame and a row that exposes the next frame is mixed, such as a rolling shutter method, is employed, the intermediate voltage is used. A plurality of transfer gate signals having different intermediate voltages can be simultaneously output even when the operation is switched. Therefore, the same intermediate voltage can be applied to each row for the same period, and an image without flicker can be obtained.

本発明の実施の形態による固体撮像装置の全体構成図である。1 is an overall configuration diagram of a solid-state imaging device according to an embodiment of the present invention. 図１に示す撮像素子の構成図である。It is a block diagram of the image pick-up element shown in FIG. 図２に示す画素部の回路図である。FIG. 3 is a circuit diagram of a pixel unit shown in FIG. 2. 画素部の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of a pixel part. （Ａ）〜（Ｃ）は、本実施の形態の固体撮像装置における露光制御の説明図である。(A)-(C) is explanatory drawing of exposure control in the solid-state imaging device of this Embodiment. 本発明の実施の形態による固体撮像装置において、露光条件が切り替えられる際の画素アレイ部の駆動を示すタイミングチャートである。5 is a timing chart illustrating driving of the pixel array unit when the exposure condition is switched in the solid-state imaging device according to the embodiment of the present invention. 図２に示す電圧生成部の詳細な構成を示すブロック図である。FIG. 3 is a block diagram illustrating a detailed configuration of a voltage generation unit illustrated in FIG. 2. オン電圧回路、中間電圧回路、オフ電圧回路のそれぞれを構成する電圧回路の回路図である。It is a circuit diagram of the voltage circuit which comprises each of an ON voltage circuit, an intermediate voltage circuit, and an OFF voltage circuit. オン電圧回路、中間電圧回路、オフ電圧回路として定電圧回路を採用した場合の回路図である。It is a circuit diagram when a constant voltage circuit is employed as an on-voltage circuit, an intermediate voltage circuit, and an off-voltage circuit.

図１は、本発明の実施の形態による固体撮像装置の全体構成図である。固体撮像装置は、撮像素子制御部１００、撮像素子２００、及び信号処理部３００を備えている。撮像素子制御部１００は、システムクロック信号（ｓｙｓｃｌｋ）及びレジスタ制御信号を撮像素子２００に出力する。ここで、システムクロック信号は、固体撮像装置を構成する回路素子を同期させるためのクロック信号である。レジスタ制御信号は、画素部２２ｘ（図２参照）を制御するための画素制御信号の波形を規定するためのレジスタ値を撮像素子２００が備えるレジスタに書き込むための信号である。   FIG. 1 is an overall configuration diagram of a solid-state imaging device according to an embodiment of the present invention. The solid-state imaging device includes an imaging element control unit 100, an imaging element 200, and a signal processing unit 300. The image sensor control unit 100 outputs a system clock signal (sysclk) and a register control signal to the image sensor 200. Here, the system clock signal is a clock signal for synchronizing circuit elements constituting the solid-state imaging device. The register control signal is a signal for writing a register value for defining the waveform of the pixel control signal for controlling the pixel unit 22x (see FIG. 2) to a register included in the image sensor 200.

撮像素子２００は、画像データを信号処理部３００に出力する。画像データは撮像素子２００により撮像された被写体の画像データである。   The image sensor 200 outputs the image data to the signal processing unit 300. The image data is image data of a subject imaged by the image sensor 200.

信号処理部３００は、被写体情報算出部３０１を備え、撮像素子２００から出力される画像データに対して画像処理を行う。また、信号処理部３００は、撮像素子制御部１００に、中間電圧や露光期間を通知するための通知信号を出力する。なお、被写体情報算出部３０１の詳細については後述する。   The signal processing unit 300 includes a subject information calculation unit 301 and performs image processing on image data output from the image sensor 200. Further, the signal processing unit 300 outputs a notification signal for notifying the image sensor control unit 100 of the intermediate voltage and the exposure period. Details of the subject information calculation unit 301 will be described later.

図２は、図１に示す撮像素子２００の構成図である。撮像素子２００は、ローデコーダ２１０、画素アレイ部２２０、タイミング制御部２３０、カラムＡＤＣアレイ部２４０、カラムデコーダ２５０、ランプ波形発生回路２６０、出力回路２７０、及び電圧生成部２８０を備えている。   FIG. 2 is a configuration diagram of the image sensor 200 shown in FIG. The imaging device 200 includes a row decoder 210, a pixel array unit 220, a timing control unit 230, a column ADC array unit 240, a column decoder 250, a ramp waveform generation circuit 260, an output circuit 270, and a voltage generation unit 280.

画素アレイ部２２０は、Ｎ（Ｎは２以上の整数）行×Ｍ（１以上の整数）列でマトリックス状に配列された複数の画素部２２ｘを備える。   The pixel array unit 220 includes a plurality of pixel units 22x arranged in a matrix with N (N is an integer of 2 or more) rows × M (an integer of 1 or more) columns.

タイミング制御部２３０は、ＰＬＬ、タイミングジェネレータ（ＴＧ）、及びレジスタを備える。ＰＬＬは、システムクロック信号（ｓｙｓｃｌｋ）の周波数を撮像素子２００の動作に適した周波数にするために、システムクロック信号を逓倍する。   The timing control unit 230 includes a PLL, a timing generator (TG), and a register. The PLL multiplies the system clock signal in order to set the frequency of the system clock signal (sysclk) to a frequency suitable for the operation of the image sensor 200.

レジスタは、レジスタ制御信号により、画素制御信号の波形を規定するレジスタ値が書き込まれる。ＴＧは、ＰＬＬにより逓倍されたシステムクロック信号から水平同期信号及び垂直同期信号を生成し、ローデコーダ２１０及びカラムデコーダ２５０に供給する。また、ＴＧは、レジスタ値をローデコーダ２１０に供給し、ローデコーダ２１０から画素制御信号を出力させる。   The register is written with a register value that defines the waveform of the pixel control signal in accordance with the register control signal. The TG generates a horizontal synchronization signal and a vertical synchronization signal from the system clock signal multiplied by the PLL and supplies the horizontal synchronization signal and the vertical synchronization signal to the row decoder 210 and the column decoder 250. Further, the TG supplies the register value to the row decoder 210 and causes the row decoder 210 to output a pixel control signal.

ローデコーダ２１０は、画素アレイ部２２０の各行をサイクリックに選択し、画素アレイ部２２０を垂直走査し、選択した行の画素部２２ｘから信号を出力させる。本実施の形態では、ローデコーダ２１０は、垂直読出走査回路２１１、転送ゲート走査回路２１２、及びリセット走査回路２１３を備えている。ローデコーダ２１０は、画素アレイ部２２０の各行に画素制御信号を出力する。画素制御信号としては、リセット信号（以下、φＲＳＴｉと記述する。）、転送ゲート信号（以下、φＴＸｉと記述する。）、及び行選択信号（以下、φＶＳＥＮｉと記述する。）を含む。但し、ｉは行番号規定するインデックスであり、ｎ＝０、１、２・・・Ｎの値を取る。以下、これらの信号を区別しない場合は、ｉで示すインデックスを省略してこれらの信号を表す。   The row decoder 210 cyclically selects each row of the pixel array unit 220, vertically scans the pixel array unit 220, and outputs a signal from the pixel unit 22x of the selected row. In the present embodiment, the row decoder 210 includes a vertical readout scanning circuit 211, a transfer gate scanning circuit 212, and a reset scanning circuit 213. The row decoder 210 outputs a pixel control signal to each row of the pixel array unit 220. The pixel control signals include a reset signal (hereinafter described as φRSTi), a transfer gate signal (hereinafter described as φTXi), and a row selection signal (hereinafter described as φVSENi). However, i is an index which prescribes | regulates a row number, and takes the value of n = 0, 1, 2, ... N. Hereinafter, when these signals are not distinguished, the index indicated by i is omitted to represent these signals.

φＶＳＥＮ、φＴＸ、及びφＲＳＴはそれぞれ、垂直読出走査回路２１１、転送ゲート走査回路２１２、及びリセット走査回路２１３から出力される。垂直読出走査回路２１１は、φＶＳＥＮを画素アレイ部２２０の各行に出力し、各行を順次に選択し、選択した行の画素部２２ｘからリファレンス信号及びシグナル信号を出力させる。   φVSEN, φTX, and φRST are output from the vertical readout scanning circuit 211, the transfer gate scanning circuit 212, and the reset scanning circuit 213, respectively. The vertical readout scanning circuit 211 outputs φVSEN to each row of the pixel array unit 220, sequentially selects each row, and outputs a reference signal and a signal signal from the pixel unit 22x of the selected row.

転送ゲート走査回路２１２は、電圧生成部２８０を構成する複数の中間電圧回路により生成された複数の中間電圧ＶＭＡ、ＶＭＢの中から、行ごとに１つの中間電圧を選択し、選択した中間電圧を持つφＴＸを画素アレイ部２２０の各行に出力する。本実施の形態では、転送ゲート走査回路２１２は、１〜Ｎ行目にかけて位相が一定期間遅延したφＴＸを順次に出力することで、画素アレイ部２２０をローリングシャッタ方式で駆動させ、１フレーム単位で中間電圧を選択する。   The transfer gate scanning circuit 212 selects one intermediate voltage for each row from the plurality of intermediate voltages VMA and VMB generated by the plurality of intermediate voltage circuits constituting the voltage generation unit 280, and selects the selected intermediate voltage. The held φTX is output to each row of the pixel array unit 220. In this embodiment, the transfer gate scanning circuit 212 sequentially outputs φTX whose phase is delayed by a certain period from the 1st to Nth rows, thereby driving the pixel array unit 220 by the rolling shutter method, and in units of one frame. Select intermediate voltage.

リセット走査回路２１３は、画素アレイ部２２０の各行にφＲＳＴを供給し、画素部２２ｘの浮遊拡散層ＦＤに蓄積された電荷を排出させる。   The reset scanning circuit 213 supplies φRST to each row of the pixel array unit 220, and discharges the charges accumulated in the floating diffusion layer FD of the pixel unit 22x.

カラムＡＤＣアレイ部２４０は、画素アレイ部２２０の各列に対応して設けられたＭ個のＡＤ変換部（以下、「ＡＤＣ」と記述する。）２４ｘを備える。ＡＤＣ２４ｘは、画素部２２ｘから出力される信号をＡＤ変換する。また、ＡＤＣ２４ｘは、ＡＤ変換したデジタルの信号を一時的に保持するメモリを備えている。ここで、ＡＤＣ２４ｘは、画素部２２ｘから出力されるアナログの信号とランプ波形発生回路２６０から出力されるランプ波形とを比較することで、信号をＡＤ変換するシングルスロープ型のＡＤＣである。具体的には、ＡＤＣ２４ｘは、ランプ波形がアナログの信号のレベルに到達するまでの時間をカウントすることで、当該信号をＡＤ変換する。但し、これは一例であり、ＡＤＣ２４ｘは、シングルスロープ型以外のＡＤＣ（例えばダブルスロープ型のＡＤＣ）を採用してもよい。   The column ADC array unit 240 includes M AD conversion units (hereinafter referred to as “ADC”) 24 x provided corresponding to the respective columns of the pixel array unit 220. The ADC 24x performs AD conversion on the signal output from the pixel unit 22x. Further, the ADC 24x includes a memory that temporarily holds a digital signal obtained by AD conversion. Here, the ADC 24x is a single slope type ADC that AD-converts a signal by comparing an analog signal output from the pixel unit 22x with a ramp waveform output from the ramp waveform generation circuit 260. Specifically, the ADC 24x performs AD conversion on the signal by counting the time until the ramp waveform reaches the level of the analog signal. However, this is only an example, and the ADC 24x may employ an ADC other than the single slope type (for example, a double slope type ADC).

カラムデコーダ２５０は、タイミング制御部２３０から出力される水平同期信号にしたがって、各列のＡＤＣ２４ｘを順次に選択して、カラムＡＤＣアレイ部２４０を水平走査し、ＡＤＣ２４ｘからデジタルの信号を順次に出力させる。   The column decoder 250 sequentially selects the ADC 24x of each column in accordance with the horizontal synchronization signal output from the timing control unit 230, horizontally scans the column ADC array unit 240, and sequentially outputs digital signals from the ADC 24x. .

ランプ波形発生回路２６０は、ＡＤＣ２４ｘがＡＤ変換する際に用いるランプ波形を生成し、ＡＤＣ２４ｘに出力する。ここで、ランプ波形としては、例えば、一定の傾きでリニアに増加又は減少する波形が採用される。   The ramp waveform generation circuit 260 generates a ramp waveform used when the ADC 24x performs AD conversion, and outputs the ramp waveform to the ADC 24x. Here, as the ramp waveform, for example, a waveform that linearly increases or decreases with a certain inclination is adopted.

出力回路２７０は、カラムＡＤＣアレイ部２４０から順次に出力されるデジタルの信号の波形を成形し、信号処理部３００に出力する。ここで、出力回路２７０は、センスアンプ及びＬＶＤＳシリアライザを備える。センスアンプは、カラムＡＤＣアレイ部２４０から出力されるデジタルの信号の波形を成形する。ＬＶＤＳシリアライザは、センスアンプにより波形が成形されたパラレルの信号をシリアルの信号に変換し、信号処理部３００に出力する。   The output circuit 270 shapes the digital signal waveform sequentially output from the column ADC array unit 240 and outputs the waveform to the signal processing unit 300. Here, the output circuit 270 includes a sense amplifier and an LVDS serializer. The sense amplifier shapes the digital signal waveform output from the column ADC array unit 240. The LVDS serializer converts a parallel signal whose waveform is shaped by the sense amplifier into a serial signal and outputs the serial signal to the signal processing unit 300.

電圧生成部２８０は、φＴＸの波形を規定するオン電圧ＶＨ、オフ電圧ＶＬ、及び複数の中間電圧ＶＭＡ、ＶＭＢの４種類の電圧を生成し、転送ゲート走査回路２１２に供給する。ここで、オン電圧ＶＨは転送トランジスタをオンさせる電圧であり、オフ電圧ＶＬは転送トランジスタをオフさせる電圧であり、中間電圧ＶＭＡ、ＶＭＢはオン電圧ＶＨ、オフ電圧ＶＬの間の値を持ち、転送トランジスタに線形対数特性変換を行わせる電圧である。中間電圧ＶＭＡ、ＶＭＢは、それぞれ固定値でも良いが、露光制御を高精度に行なうためには、それぞれ可変値であることが望ましい。   The voltage generation unit 280 generates four types of voltages, an on voltage VH and an off voltage VL that define the waveform of φTX, and a plurality of intermediate voltages VMA and VMB, and supplies the generated voltages to the transfer gate scanning circuit 212. Here, the on voltage VH is a voltage for turning on the transfer transistor, the off voltage VL is a voltage for turning off the transfer transistor, and the intermediate voltages VMA and VMB have values between the on voltage VH and the off voltage VL. This voltage causes the transistor to perform linear logarithmic characteristic conversion. The intermediate voltages VMA and VMB may be fixed values, but are desirably variable values in order to perform exposure control with high accuracy.

なお、本実施の形態では、中間電圧として、ＶＭＡ、ＶＭＢの２種類を用いるが、これは一例であり、３種類、４種類、５種類というように複数種類用意して使い分けてもよい。なお、電圧生成部２８０の詳細については後述する。   In this embodiment, two types of VMA and VMB are used as the intermediate voltage. However, this is an example, and a plurality of types such as three types, four types, and five types may be prepared and used. Details of the voltage generator 280 will be described later.

図３は、図２に示す画素部２２ｘの回路図である。画素部２２ｘは、光電変換素子ＰＤ、転送トランジスタＴＲ１、浮遊拡散層ＦＤ、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３、及び行選択トランジスタＴＲ４を備えている。   FIG. 3 is a circuit diagram of the pixel unit 22x shown in FIG. The pixel portion 22x includes a photoelectric conversion element PD, a transfer transistor TR1, a floating diffusion layer FD, a reset transistor TR2, an amplification transistor TR3, and a row selection transistor TR4.

転送トランジスタＴＲ１〜行選択トランジスタＴＲ４は、例えば、ｎＭＯＳ（negative channel Metal Oxide Semiconductor）により構成されている。光電変換素子ＰＤは、例えばフォトダイオードにより構成され、アノードがグランド（以下、ＧＮＤと記述する。）に接続され、カソードが転送トランジスタＴＲ１のソースに接続されている。光電変換素子ＰＤは被写体の照度に応じた電荷を寄生容量で蓄積する。   The transfer transistor TR1 to the row selection transistor TR4 are configured by, for example, an nMOS (negative channel metal oxide semiconductor). The photoelectric conversion element PD is composed of, for example, a photodiode, and has an anode connected to the ground (hereinafter referred to as GND) and a cathode connected to the source of the transfer transistor TR1. The photoelectric conversion element PD accumulates charges corresponding to the illuminance of the subject as parasitic capacitance.

転送トランジスタＴＲ１は、光電変換素子ＰＤに蓄積される電荷を線形特性から線形対数特性に変換し、浮遊拡散層ＦＤに転送する。ここで、線形対数特性とは、線形特性と対数特性とが変曲点で切り替わる光電変換特性である。本実施の形態では、線形対数特性として、変曲点を境に低照度側が線形特性を持ち、高照度側が対数特性を持つものを採用する。   The transfer transistor TR1 converts the charge accumulated in the photoelectric conversion element PD from a linear characteristic to a linear logarithmic characteristic and transfers it to the floating diffusion layer FD. Here, the linear logarithmic characteristic is a photoelectric conversion characteristic in which a linear characteristic and a logarithmic characteristic are switched at an inflection point. In the present embodiment, as the linear logarithmic characteristic, a characteristic in which the low illuminance side has a linear characteristic and the high illuminance side has a logarithmic characteristic at an inflection point is adopted.

転送トランジスタＴＲ１のソースは、光電変換素子ＰＤに接続され、転送トランジスタＴＲ１のドレインはリセットトランジスタＴＲ２に接続され、転送トランジスタＴＲ１のゲートはφＴＸが流れるφＴＸ信号線に接続されている。そして、転送トランジスタＴＲ１は、転送ゲート走査回路２１２により制御される。φＴＸはオン電圧ＶＨ、中間電圧（ＶＭＡ又はＶＭＢ）、及びオフ電圧ＶＬの３種類の電圧により規定される波形を持つ。φＴＸがオン電圧ＶＨのとき、転送トランジスタＴＲ１はオン状態となり、φＴＸがオフ電圧ＶＬのとき、転送トランジスタＴＲ１はオフ状態となる。また、φＴＸが中間電圧ＶＭＡ、ＶＭＢであるとき、被写体の照度が所定レベルより低ければ、転送トランジスタＴＲ１は入射光に対して線形に変化する電荷を光電変換素子ＰＤに蓄積させ、被写体の照度が所定レベルより高ければ、転送トランジスタＴＲ１はサブスレショルド状態となり、光電変換素子ＰＤに蓄積された電荷の一部をサブスレショルド電流としてリークさせ、光電変換素子ＰＤにログ特性の電荷を蓄積させる。これにより、光電変換素子ＰＤは、被写体の照度が所定レベル以下であれば線形特性、所定レベルより高ければ対数特性である線形対数特性で電荷を蓄積する。   The source of the transfer transistor TR1 is connected to the photoelectric conversion element PD, the drain of the transfer transistor TR1 is connected to the reset transistor TR2, and the gate of the transfer transistor TR1 is connected to the φTX signal line through which φTX flows. The transfer transistor TR1 is controlled by the transfer gate scanning circuit 212. φTX has a waveform defined by three types of voltages: an on voltage VH, an intermediate voltage (VMA or VMB), and an off voltage VL. When φTX is the on voltage VH, the transfer transistor TR1 is turned on, and when φTX is the off voltage VL, the transfer transistor TR1 is turned off. When φTX is the intermediate voltages VMA and VMB, if the illuminance of the subject is lower than a predetermined level, the transfer transistor TR1 accumulates charges that change linearly with respect to the incident light in the photoelectric conversion element PD. If it is higher than the predetermined level, the transfer transistor TR1 enters a sub-threshold state, leaks a part of the charge accumulated in the photoelectric conversion element PD as a sub-threshold current, and accumulates charge having a log characteristic in the photoelectric conversion element PD. As a result, the photoelectric conversion element PD accumulates charges with a linear characteristic when the illuminance of the subject is equal to or lower than a predetermined level, and with a linear logarithmic characteristic that is a logarithmic characteristic when higher than the predetermined level.

リセットトランジスタＴＲ２は、浮遊拡散層ＦＤをリセットし、浮遊拡散層ＦＤが蓄積する電荷を外部に排出する。リセットトランジスタＴＲ２のドレインは正の基準電圧であるＰＶＤＤが流れるＰＶＤＤ信号線に接続され、リセットトランジスタＴＲ２のソースは浮遊拡散層ＦＤを介して転送トランジスタＴＲ１に接続され、リセットトランジスタＴＲ２のゲートはφＲＳＴが流れるφＲＳＴ信号線に接続される。そして、リセットトランジスタＴＲ２は、リセット走査回路２１３（図２参照）からφＲＳＴがゲートに供給されて制御される。φＲＳＴはＨｉｇｈとＬｏｗとの２状態に設定可能で、Ｈｉｇｈのとき、リセットトランジスタＴＲ２はオンとなり、Ｌｏｗのとき、リセットトランジスタＴＲ２はオフとなる。   The reset transistor TR2 resets the floating diffusion layer FD and discharges the charge accumulated in the floating diffusion layer FD to the outside. The drain of the reset transistor TR2 is connected to the PVDD signal line through which the positive reference voltage PVDD flows, the source of the reset transistor TR2 is connected to the transfer transistor TR1 through the floating diffusion layer FD, and the gate of the reset transistor TR2 is φRST Connected to a flowing φRST signal line. The reset transistor TR2 is controlled by supplying φRST from the reset scanning circuit 213 (see FIG. 2) to the gate. φRST can be set to two states of High and Low. When High, the reset transistor TR2 is turned on, and when Low, the reset transistor TR2 is turned off.

転送トランジスタＴＲ１及びリセットトランジスタＴＲ２間のノードは浮遊拡散層ＦＤを形成している。浮遊拡散層ＦＤは、転送トランジスタＴＲ１により光電変換素子ＰＤに蓄積された電荷が転送され、転送された電荷に応じた電圧信号を生成する。   A node between the transfer transistor TR1 and the reset transistor TR2 forms a floating diffusion layer FD. In the floating diffusion layer FD, the charge accumulated in the photoelectric conversion element PD is transferred by the transfer transistor TR1, and a voltage signal corresponding to the transferred charge is generated.

増幅トランジスタＴＲ３のドレインはＰＶＤＤ信号線に接続され、増幅トランジスタＴＲ３のソースは行選択トランジスタＴＲ４に接続されている。増幅トランジスタＴＲ３のゲートは浮遊拡散層ＦＤに接続されている。増幅トランジスタＴＲ３は、ソースフォロワ動作により、浮遊拡散層ＦＤにより生成された電圧信号を電流増幅する。ＰＶＤＤは、例えば図略の電源回路により供給され、正の電位に設定される。   The drain of the amplification transistor TR3 is connected to the PVDD signal line, and the source of the amplification transistor TR3 is connected to the row selection transistor TR4. The gate of the amplification transistor TR3 is connected to the floating diffusion layer FD. The amplification transistor TR3 amplifies the voltage signal generated by the floating diffusion layer FD by a source follower operation. PVDD is supplied by, for example, a power supply circuit (not shown) and set to a positive potential.

行選択トランジスタＴＲ４のドレインは増幅トランジスタＴＲ３に接続され、行選択トランジスタＴＲ４のソースはＶＩＤＥＯ線に接続され、行選択トランジスタＴＲ４のゲートはφＶＳＥＮ信号線に接続される。そして、行選択トランジスタＴＲ４は、垂直読出走査回路２１１（図２参照）からφＶＳＥＮがゲートに供給されて制御される。φＶＳＥＮがＨｉｇｈの場合には行選択トランジスタＴＲ４はオンとなり、増幅トランジスタＴＲ３で増幅された信号がＶＩＤＥＯ線に流れる。φＶＳＥＮがＬｏｗの場合、行選択トランジスタＴＲ４はオフとなる。   The drain of the row selection transistor TR4 is connected to the amplification transistor TR3, the source of the row selection transistor TR4 is connected to the VIDEO line, and the gate of the row selection transistor TR4 is connected to the φVSEN signal line. The row selection transistor TR4 is controlled by supplying φVSEN to the gate from the vertical readout scanning circuit 211 (see FIG. 2). When φVSEN is High, the row selection transistor TR4 is turned on, and the signal amplified by the amplification transistor TR3 flows to the VIDEO line. When φVSEN is Low, the row selection transistor TR4 is turned off.

図４は、画素部２２ｘの動作を示すタイミングチャートである。期間ｔ０は光電変換素子ＰＤのリセット期間である。φＴＸがオン電圧ＶＨに設定され、φＲＳＴがＨｉｇｈに設定される。これにより、光電変換素子ＰＤに蓄積されている全電荷が転送トランジスタＴＲ１及びリセットトランジスタＴＲ２を介してＰＶＤＤ信号線に流れ、光電変換素子ＰＤがリセットされる。   FIG. 4 is a timing chart showing the operation of the pixel unit 22x. A period t0 is a reset period of the photoelectric conversion element PD. φTX is set to ON voltage VH, and φRST is set to High. As a result, all charges accumulated in the photoelectric conversion element PD flow to the PVDD signal line via the transfer transistor TR1 and the reset transistor TR2, and the photoelectric conversion element PD is reset.

期間ｔ０が終了すると、φＴＸが中間電圧ＶＭＡ又は中間電圧ＶＭＢに設定され、露光期間ＴＥが開始される。露光期間ＴＥにおいては、転送トランジスタＴＲ１により線形対数特性変換された電荷が光電変換素子ＰＤの寄生容量に蓄積される。露光期間ＴＥは、期間ｔ０と期間ｔ１との間の期間として定義される。   When the period t0 ends, φTX is set to the intermediate voltage VMA or the intermediate voltage VMB, and the exposure period TE is started. In the exposure period TE, the charge that has been subjected to linear logarithmic characteristic conversion by the transfer transistor TR1 is accumulated in the parasitic capacitance of the photoelectric conversion element PD. The exposure period TE is defined as a period between the period t0 and the period t1.

期間ｔ１はリファレンス信号ｒｅｆの読出期間である。φＴＸがオフ電圧ＶＬとなって転送トランジスタＴＲ１のゲートが閉じられ、且つ、φＲＳＴがＬｏｗとなってリセットトランジスタＴＲ２のゲートが閉じられ、浮遊拡散層ＦＤで生成された電圧信号Ｖ＿ｒｅｆがリファレンス信号ｒｅｆとしてＡＤＣ２４ｘに読み出される。リファレンス信号ｒｅｆには、リセットトランジスタＴＲ２のゲートを閉じたときに発生するランダムノイズであるＫＴＣノイズ等が含まれている。   A period t1 is a period for reading the reference signal ref. φTX becomes the off voltage VL, the gate of the transfer transistor TR1 is closed, and φRST becomes Low, the gate of the reset transistor TR2 is closed, and the voltage signal V_ref generated in the floating diffusion layer FD is used as the reference signal ref. Read to ADC 24x. The reference signal ref includes KTC noise that is random noise generated when the gate of the reset transistor TR2 is closed.

期間ｔ２は電荷の転送期間である。φＴＸがオン電圧ＶＨにされて転送トランジスタＴＲ１のゲートが開けられ、光電変換素子ＰＤに蓄積された電荷が浮遊拡散層ＦＤに転送される。浮遊拡散層ＦＤには、期間ｔ１で読み出されたリファレンス信号ｒｅｆを基準電圧として、光電変換素子ＰＤから転送された電荷に応じた電圧が発生する。   A period t2 is a charge transfer period. φTX is set to the ON voltage VH, the gate of the transfer transistor TR1 is opened, and the charge accumulated in the photoelectric conversion element PD is transferred to the floating diffusion layer FD. In the floating diffusion layer FD, a voltage corresponding to the charge transferred from the photoelectric conversion element PD is generated using the reference signal ref read in the period t1 as a reference voltage.

期間ｔ３はシグナル信号ｓｉｇの読出し期間である。φＴＸがオフ電圧ＶＬにされて転送トランジスタＴＲ１のゲートが閉じられ、且つ、φＶＳＥＮがＨｉｇｈにされて行選択トランジスタＴＲ４のゲートが開けられ、浮遊拡散層ＦＤで生成された電圧信号Ｖ＿ｓｉｇがシグナル信号ｓｉｇとしてＡＤＣ２４ｘに読み出される。   A period t3 is a reading period of the signal signal sig. φTX is set to the off voltage VL, the gate of the transfer transistor TR1 is closed, φVSEN is set to High, the gate of the row selection transistor TR4 is opened, and the voltage signal V_sig generated in the floating diffusion layer FD is the signal signal sig. To the ADC 24x.

ＡＤＣ２４ｘは、期間ｔ１で読み出したリファレンス信号ｒｅｆと期間ｔ３で読み出したシグナル信号ｓｉｇとの差をとり、画素信号を生成する。この画素信号にはランダムノイズであるＫＴＣノイズがキャンセルされているため、低ノイズの画素信号が得られる。   The ADC 24x takes the difference between the reference signal ref read in the period t1 and the signal signal sig read in the period t3, and generates a pixel signal. Since KTC noise, which is random noise, is canceled in this pixel signal, a low-noise pixel signal can be obtained.

次に、図２に示す電圧生成部２８０について説明する。図７は、電圧生成部２８０の詳細な構成を示すブロック図である。電圧生成部２８０は、オン電圧回路７０１、中間電圧回路７０２、７０３、及びオフ電圧回路７０４を備えている。   Next, the voltage generator 280 shown in FIG. 2 will be described. FIG. 7 is a block diagram showing a detailed configuration of the voltage generation unit 280. The voltage generation unit 280 includes an on-voltage circuit 701, intermediate voltage circuits 702 and 703, and an off-voltage circuit 704.

オン電圧回路７０１〜オフ電圧回路７０４のそれぞれには、正のアナログ用の電源電圧であるＡＶＤＤと、負のアナログ用の電源電圧であるＡＶＳＳとが入力される。ＡＶＤＤ、ＡＶＳＳは図略の電源回路により生成される。これらの電源回路は、撮像素子２００の外部に設けてもよいし、撮像素子２００の内部に内蔵してもよい。   AVDD that is a positive analog power supply voltage and AVSS that is a negative analog power supply voltage are input to each of the on-voltage circuit 701 to the off-voltage circuit 704. AVDD and AVSS are generated by a power supply circuit (not shown). These power supply circuits may be provided outside the image sensor 200 or may be built in the image sensor 200.

オン電圧回路７０１は〜オフ電圧回路７０４のそれぞれには出力電圧を設定するための設定値が入力される。設定値は、撮像素子制御部１００から供給されるレジスタ制御信号によってタイミング制御部２３０のレジスタに記憶されたデジタルデータである。設定値には、オン電圧ＶＨ、中間電圧ＶＭＡ、ＶＭＢ、及びオフ電圧ＶＬを定める４種の設定値があり、それぞれ、タイミング制御部２３０からオン電圧回路７０１〜オフ電圧回路７０４に個別に入力される。   In the ON voltage circuit 701, a set value for setting an output voltage is input to each of the ˜OFF voltage circuit 704. The set value is digital data stored in the register of the timing control unit 230 by a register control signal supplied from the image sensor control unit 100. The set values include four set values that determine the on-voltage VH, the intermediate voltages VMA, VMB, and the off-voltage VL, which are individually input from the timing control unit 230 to the on-voltage circuit 701 to the off-voltage circuit 704, respectively. The

オン電圧回路７０１は、設定値で定められた電圧値を持つオン電圧ＶＨを生成する。中間電圧回路７０２、７０３は、設定値で定められた電圧値を持つ中間電圧ＶＭＡ、ＶＭＢを生成する。オフ電圧回路７０４は、設定値で定められた電圧値を持つオフ電圧ＶＬを生成する。   The on-voltage circuit 701 generates an on-voltage VH having a voltage value determined by the set value. Intermediate voltage circuits 702 and 703 generate intermediate voltages VMA and VMB having voltage values determined by set values. The off voltage circuit 704 generates an off voltage VL having a voltage value determined by the set value.

オン電圧回路７０１〜オフ電圧回路７０４はそれぞれ同じ電圧回路により構成されている。図８は、オン電圧回路７０１〜オフ電圧回路７０４のそれぞれを構成する電圧回路の回路図である。電圧回路は、ＤＡコンバータ８０１、出力バッファ８０２、正の電源端子８０３、負の電源端子８０４、及び出力端子８０５を備えている。   Each of the on-voltage circuit 701 to the off-voltage circuit 704 is composed of the same voltage circuit. FIG. 8 is a circuit diagram of a voltage circuit constituting each of the on-voltage circuit 701 to the off-voltage circuit 704. The voltage circuit includes a DA converter 801, an output buffer 802, a positive power supply terminal 803, a negative power supply terminal 804, and an output terminal 805.

ＤＡコンバータ８０１は、直列接続された例えば４つの抵抗Ｒ１〜Ｒ４含むラダー抵抗と、例えば３つのスイッチＳ８０１〜Ｓ８０３とを備える。抵抗Ｒ１〜Ｒ４は例えば抵抗値が同じ値である。スイッチＳ８０１は抵抗Ｒ２の上側の端子と出力バッファ８０２の一方の入力端子８０６との間に接続されている。スイッチＳ８０２は抵抗Ｒ３の上側の端子と入力端子８０６との間に接続されている。スイッチＳ８０３は抵抗Ｒ３の下側の端子と入力端子８０６との間に接続されている。また、抵抗Ｒ１の上側の端子は出力バッファ８０２の正の電源端子に接続され、抵抗Ｒ４の下側の端子は出力バッファ８０２の負の電源端子に接続されている。   The DA converter 801 includes a ladder resistor including, for example, four resistors R1 to R4 connected in series, and three switches S801 to S803, for example. The resistors R1 to R4 have the same resistance value, for example. The switch S801 is connected between the upper terminal of the resistor R2 and one input terminal 806 of the output buffer 802. The switch S802 is connected between the upper terminal of the resistor R3 and the input terminal 806. The switch S803 is connected between the lower terminal of the resistor R3 and the input terminal 806. The upper terminal of the resistor R1 is connected to the positive power supply terminal of the output buffer 802, and the lower terminal of the resistor R4 is connected to the negative power supply terminal of the output buffer 802.

スイッチＳ８０１〜Ｓ８０３は、それぞれ、設定値に応じてオン又はオフされる。これにより、ＤＡコンバータ８０１は設定値に応じた電圧を出力する。出力バッファ８０２は、ＤＡコンバータ８０１から出力された電圧をバッファリングし、出力端子８０５から出力する。   Each of the switches S801 to S803 is turned on or off according to the set value. Thereby, the DA converter 801 outputs a voltage corresponding to the set value. The output buffer 802 buffers the voltage output from the DA converter 801 and outputs it from the output terminal 805.

なお、図８では、オン電圧回路７０１〜オフ電圧回路７０４をそれぞれ可変電圧回路で構成する例を示したが、本発明はこれに限定されず、定電圧回路で構成してもよい。   8 shows an example in which each of the on-voltage circuit 701 to the off-voltage circuit 704 is configured by a variable voltage circuit, but the present invention is not limited to this and may be configured by a constant voltage circuit.

図９は、オン電圧回路７０１〜オフ電圧回路７０４として定電圧回路を採用した場合の回路図である。図９の例では、定電圧回路は、複数（例えば２個）の抵抗Ｒ１、Ｒ２を含むラダー抵抗と出力バッファ８０２とを備えている。図９に示す定電圧回路では、図８に示すスイッチＳ８０１〜Ｓ８０３が省かれている。なお、図９に示すラダー抵抗を構成する抵抗の個数としては、目標となる電力値が生成できる個数を採用すればよい。   FIG. 9 is a circuit diagram in the case where a constant voltage circuit is employed as the on voltage circuit 701 to the off voltage circuit 704. In the example of FIG. 9, the constant voltage circuit includes a ladder resistor including a plurality of (for example, two) resistors R <b> 1 and R <b> 2 and an output buffer 802. In the constant voltage circuit shown in FIG. 9, the switches S801 to S803 shown in FIG. 8 are omitted. In addition, what is necessary is just to employ | adopt the number which can produce | generate the target electric power value as the number of resistance which comprises the ladder resistance shown in FIG.

また、図８、図９に示すＡＶＳＳは、例えば、接地電位であるグランド（ＧＮＤ）に固定してもよい。オフ電圧ＶＬは転送ゲートをオフすることが可能な値を持てばよく、ＡＶＳＳと同電位（例えば、ＧＮＤ）にしてもよい。この場合、オフ電圧回路７０４は不要となる。   Further, the AVSS shown in FIGS. 8 and 9 may be fixed to the ground (GND) which is the ground potential, for example. The off voltage VL only needs to have a value that can turn off the transfer gate, and may have the same potential as that of AVSS (for example, GND). In this case, the off-voltage circuit 704 is not necessary.

図５（Ａ）〜（Ｃ）は、本実施の形態の固体撮像装置における露光制御の説明図である。図５（Ａ）〜（Ｃ）において縦軸は画素信号又は度数を示し、横軸は被写体の照度を示す。Ｈ５０１、Ｈ５０２は被写体の照度と度数との関係を示すヒストグラムを示す。Ｇ５０１、Ｇ５０２は画素部２２ｘの光電変換特性を示す。   5A to 5C are explanatory diagrams of exposure control in the solid-state imaging device of the present embodiment. 5A to 5C, the vertical axis indicates the pixel signal or frequency, and the horizontal axis indicates the illuminance of the subject. H501 and H502 are histograms showing the relationship between the illuminance of the subject and the frequency. G501 and G502 indicate photoelectric conversion characteristics of the pixel portion 22x.

図５（Ａ）においては、画素部２２ｘの光電変換特性が光電変換特性Ｇ５０１を持っている。そのため、被写体のヒストグラムがヒストグラムＨ５０１であれば、ヒストグラムＨ５０１は大半が線形特性領域Ｇ５０１＿１内に存在しているため、高感度な画素信号が得られる。   In FIG. 5A, the photoelectric conversion characteristic of the pixel portion 22x has a photoelectric conversion characteristic G501. Therefore, if the histogram of the subject is the histogram H501, most of the histogram H501 exists in the linear characteristic region G501_1, and thus a highly sensitive pixel signal can be obtained.

ここで、被写体のヒストグラムがヒストグラムＨ５０１からヒストグラムＨ５０２に動いた場合を考える。なお、このヒストグラムの変化は、信号処理部３００で検出することが可能である。この場合、露光期間を短く設定すると、図５（Ｂ）に示すように光電変換特性は光電変換特性Ｇ５０１から光電変換特性Ｇ５０２に変化する。ここで、光電変換特性Ｇ５０２の対数特性領域Ｇ５０２＿２の傾きは、光電変換特性Ｇ５０１の対数特性領域Ｇ５０１＿２の傾きから変化していないが、光電変換特性Ｇ５０２の変曲点Ｐ５０２の画素値は光電変換特性Ｇ５０１の変曲点Ｐ５０１の画素値よりも高くなっている。したがって、ヒストグラムＨ５０２は大半が光電変換特性Ｇ５０２の線形特性領域Ｇ５０２＿１内に入っているため、高感度な画素信号が得られる。   Here, consider a case where the histogram of the subject has moved from the histogram H501 to the histogram H502. Note that this change in the histogram can be detected by the signal processing unit 300. In this case, when the exposure period is set short, the photoelectric conversion characteristic changes from the photoelectric conversion characteristic G501 to the photoelectric conversion characteristic G502 as shown in FIG. Here, the inclination of the logarithmic characteristic region G502_2 of the photoelectric conversion characteristic G502 is not changed from the inclination of the logarithmic characteristic area G501_2 of the photoelectric conversion characteristic G501, but the pixel value of the inflection point P502 of the photoelectric conversion characteristic G502 is the photoelectric conversion characteristic. It is higher than the pixel value of the inflection point P501 of G501. Accordingly, since most of the histogram H502 is within the linear characteristic region G502_1 of the photoelectric conversion characteristic G502, a highly sensitive pixel signal can be obtained.

しかしながら、光電変換特性Ｇ５０２の線形特性領域Ｇ５０２＿１が、光電変換特性Ｇ５０１の線形特性領域Ｇ５０１＿１に対して全体的に右側にシフトしているため、光電変換特性Ｇ５０２のダイナミックレンジＤＭ２は、光電変換特性Ｇ５０１のダイナミックレンジＤＭ１よりも狭くなっている。なお、ダイナミックレンジは、画素値＝０から最大画素値Ｍ５００までの照度範囲である。   However, since the linear characteristic region G502_1 of the photoelectric conversion characteristic G502 is shifted to the right as a whole with respect to the linear characteristic region G501_1 of the photoelectric conversion characteristic G501, the dynamic range DM2 of the photoelectric conversion characteristic G502 has the photoelectric conversion characteristic G501. It is narrower than the dynamic range DM1. The dynamic range is an illuminance range from pixel value = 0 to the maximum pixel value M500.

そこで、図５（Ｃ）に示すように、露光期間を変えても変曲点の画素値が一定になるように、光電変換特性を光電変換特性Ｇ５０１から光電変換特性Ｇ５０３に変化させる。これにより、光電変換特性Ｇ５０３の線形特性領域Ｇ５０３＿１は、線形特性領域Ｇ５０１＿１に対して全体的に右側にシフトされているが、光電変換特性Ｇ５０３の対数特性領域Ｇ５０３＿２の範囲が光電変換特性Ｇ５０１の対数特性領域Ｇ５０１＿２と同じになる。その結果、光電変換特性Ｇ５０３のダイナミックレンジＤＭ３を光電変換特性Ｇ５０１のダイナミックレンジＤＭ１と同じにすることができる。そこで、本実施の形態では、被写体のヒストグラムに基づき、被写体が線形特性領域で撮像されるように露光期間を変化させると共に、ダイナミックレンジが維持されるように中間電圧を変化させる。   Therefore, as shown in FIG. 5C, the photoelectric conversion characteristic is changed from the photoelectric conversion characteristic G501 to the photoelectric conversion characteristic G503 so that the pixel value at the inflection point is constant even when the exposure period is changed. As a result, the linear characteristic region G503_1 of the photoelectric conversion characteristic G503 is shifted to the right as a whole with respect to the linear characteristic region G501_1, but the range of the logarithmic characteristic region G503_2 of the photoelectric conversion characteristic G503 is the logarithm of the photoelectric conversion characteristic G501. It becomes the same as the characteristic region G501_2. As a result, the dynamic range DM3 of the photoelectric conversion characteristic G503 can be made the same as the dynamic range DM1 of the photoelectric conversion characteristic G501. Therefore, in the present embodiment, based on the histogram of the subject, the exposure period is changed so that the subject is imaged in the linear characteristic region, and the intermediate voltage is changed so that the dynamic range is maintained.

具体的には、図１に示す被写体情報算出部３０１は、撮像素子２００により撮像された画像データから被写体の照度分布を示すヒストグラムを算出する。この場合、被写体情報算出部３０１は、１又は数フレーム前の１枚の画像データを用いてヒストグラムを算出してもよいし、１又は数フレーム前のフレームから所定フレーム前までの複数の画像データを用いてヒストグラムを算出してもよい。これにより、図５（Ａ）〜（Ｃ）に示すようなヒストグラムＨ５０１、Ｈ５０２が算出される。   Specifically, the subject information calculation unit 301 illustrated in FIG. 1 calculates a histogram indicating the illuminance distribution of the subject from the image data captured by the image sensor 200. In this case, the subject information calculation unit 301 may calculate a histogram using one image data one or several frames before, or a plurality of image data from one or several frames before to a predetermined frame before The histogram may be calculated using As a result, histograms H501 and H502 as shown in FIGS. 5A to 5C are calculated.

そして、被写体情報算出部３０１は、図５（Ａ）に示す光電変換特性Ｇ５０１の線形特性領域Ｇ５０１＿１が、ヒストグラムＨ５０２の照度範囲に存在するように露光期間を算出する。この場合、被写体情報算出部３０１は、例えば、図５（Ａ）に示すように、線形特性領域の照度範囲の中央照度Ｌ５０１がヒストグラムＨ５０２のピークの照度Ｌ５０２に位置するように露光期間を算出すればよい。   Then, the subject information calculation unit 301 calculates the exposure period so that the linear characteristic region G501_1 of the photoelectric conversion characteristic G501 shown in FIG. 5A exists in the illuminance range of the histogram H502. In this case, the subject information calculation unit 301 calculates the exposure period so that the central illuminance L501 in the illuminance range of the linear characteristic region is positioned at the peak illuminance L502 of the histogram H502, for example, as shown in FIG. That's fine.

具体的には、被写体情報算出部３０１は、基準光電変換特性を光電変換特性Ｇ５０１とし、中央照度Ｌ５０１とピークの照度Ｌ５０２との差分を線形特性領域Ｇ５０１＿１のシフト量ΔＳとして求める。また、シフト量ΔＳに応じた露光期間が予め対応付けられた露光期間設定テーブルを被写体情報算出部３０１に設けておく。そして、被写体情報算出部３０１は、この露光期間設定テーブルを用いてシフト量ΔＳに対応する露光期間を算出すればよい。   Specifically, the subject information calculation unit 301 uses the photoelectric conversion characteristic G501 as the reference photoelectric conversion characteristic, and obtains the difference between the central illuminance L501 and the peak illuminance L502 as the shift amount ΔS of the linear characteristic region G501_1. An exposure period setting table in which an exposure period corresponding to the shift amount ΔS is associated in advance is provided in the subject information calculation unit 301. Then, the subject information calculation unit 301 may calculate the exposure period corresponding to the shift amount ΔS using this exposure period setting table.

次に、被写体情報算出部３０１は、露光期間を変更しても、変曲点の画素値を一定にすることができる中間電圧を算出する。中間電圧の算出の一例としては下記の手法を採用することができる。まず、被写体情報算出部３０１は、光電変換特性Ｇ５０１の露光期間に対する露光期間の変更量を求める。また、露光期間の変更量に応じた中間電圧が予め対応付けられた中間電圧設定テーブルを被写体情報算出部３０１に設けておく。ここで、中間電圧設定テーブルには、露光期間の変更量に応じた、変曲点の画素値を一定にすることができる中間電圧が登録されている。そして、被写体情報算出部３０１は、算出した露光期間に対応する中間電圧を中間電圧設定テーブルを参照して決定する。そして、被写体情報算出部３０１は、算出した中間電圧及び露光期間の通知信号を撮像素子制御部１００に出力する。   Next, the subject information calculation unit 301 calculates an intermediate voltage that can keep the pixel value of the inflection point constant even if the exposure period is changed. As an example of the calculation of the intermediate voltage, the following method can be employed. First, the subject information calculation unit 301 obtains the change amount of the exposure period with respect to the exposure period of the photoelectric conversion characteristic G501. In addition, an intermediate voltage setting table in which an intermediate voltage corresponding to the change amount of the exposure period is associated in advance is provided in the subject information calculation unit 301. Here, in the intermediate voltage setting table, an intermediate voltage that can make the pixel value of the inflection point constant according to the change amount of the exposure period is registered. Then, the subject information calculation unit 301 determines an intermediate voltage corresponding to the calculated exposure period with reference to the intermediate voltage setting table. Then, the subject information calculation unit 301 outputs the calculated intermediate voltage and exposure period notification signal to the image sensor control unit 100.

この通知信号を受けた撮像素子制御部１００は、次のフレーム以降は通知信号に含まれる露光期間及び中間電圧で画素アレイ部２２０を駆動させるφＴＸが生成されるように、φＴＸの波形を規定する設定値をタイミング制御部２３０のレジスタに書き込む。   Upon receiving this notification signal, the image sensor control unit 100 defines the waveform of φTX so that φTX for driving the pixel array unit 220 with the exposure period and the intermediate voltage included in the notification signal is generated after the next frame. The set value is written to the register of the timing control unit 230.

本実施の形態では、転送ゲート走査回路２１２は、各行の露光開始タイミング及び各行の画素信号の読出タイミングを順次にずらすローリングシャッタ方式で画素アレイ部２２０を駆動させる。   In this embodiment, the transfer gate scanning circuit 212 drives the pixel array unit 220 by a rolling shutter system in which the exposure start timing of each row and the pixel signal readout timing of each row are sequentially shifted.

したがって、前フレームから次フレームにかけて中間電圧が変更された場合、前フレームを露光している行と次フレームを露光している行とが混在する期間が発生する。この期間においては、転送ゲート走査回路２１２は、前フレームの中間電圧を持つφＴＸと次フレームの中間電圧を持つφＴＸとの２種類のφＴＸを出力する必要がある。以後、２種類のφＴＸのうち、一方のφＴＸは中間電圧としてＶＭＡを持つとし、「φＴＸ＿Ａ」で表し、他方のφＴＸは中間電圧としてＶＭＢを持つとし、「φＴＸ＿Ｂ」で表す。   Therefore, when the intermediate voltage is changed from the previous frame to the next frame, a period in which a row exposing the previous frame and a row exposing the next frame are mixed occurs. During this period, the transfer gate scanning circuit 212 needs to output two types of φTX, that is, φTX having the intermediate voltage of the previous frame and φTX having the intermediate voltage of the next frame. Hereinafter, of the two types of φTX, one φTX has VMA as an intermediate voltage and is represented by “φTX_A”, and the other φTX has VMB as an intermediate voltage and is represented by “φTX_B”.

タイミング制御部２３０は、例えば、φＴＸ＿Ａの露光期間を記憶する第１露光期間レジスタ、φＴＸ＿Ｂの露光期間を記憶する第２露光期間レジスタ、オン電圧ＶＨを記憶するオン電圧レジスタ、オフ電圧ＶＬを記憶するオフ電圧レジスタ、及びφＴＸ＿Ａの中間電圧ＶＭＡを記憶する第１中間電圧レジスタ、及びφＴＸ＿Ｂの中間電圧ＶＭＢを記憶する第２中間電圧レジスタを備えている。転送ゲート走査回路２１２は、これらのレジスタに書き込まれたオン電圧ＶＨ、オフ電圧ＶＬ、中間電圧ＶＭＡ、ＶＭＢ、露光期間を適宜選択して、φＴＸ＿Ａ及びφＴＸ＿Ｂを生成し、画素アレイ部２２０に出力する。   The timing controller 230 stores, for example, a first exposure period register that stores an exposure period of φTX_A, a second exposure period register that stores an exposure period of φTX_B, an on-voltage register that stores an on-voltage VH, and an off-voltage VL. An OFF voltage register, a first intermediate voltage register that stores an intermediate voltage VMA of φTX_A, and a second intermediate voltage register that stores an intermediate voltage VMB of φTX_B are provided. The transfer gate scanning circuit 212 appropriately selects the ON voltage VH, OFF voltage VL, intermediate voltages VMA, VMB, and exposure period written in these registers, generates φTX_A and φTX_B, and outputs them to the pixel array unit 220. .

まず、中間電圧がＶＭＡからＶＭＢに切り替えられる場合を考える。この場合、撮像素子制御部１００は、通知信号に含まれる露光期間を第２露光期間レジスタに書き込むと共に通知信号に含まれる中間電圧を中間電圧ＶＭＢとして第２中間電圧レジスタに書き込む。これにより、転送ゲート走査回路２１２は、後フレームを露光する行に対しては、第２露光期間レジスタ及び第２中間電圧レジスタに書き込まれた露光期間及び中間電圧ＶＭＢを持つφＴＸ＿Ｂを出力する。   First, consider a case where the intermediate voltage is switched from VMA to VMB. In this case, the image sensor control unit 100 writes the exposure period included in the notification signal in the second exposure period register and writes the intermediate voltage included in the notification signal as the intermediate voltage VMB in the second intermediate voltage register. As a result, the transfer gate scanning circuit 212 outputs φTX_B having the exposure period and the intermediate voltage VMB written in the second exposure period register and the second intermediate voltage register for the row in which the subsequent frame is exposed.

以後、中間電圧がＶＭＢからＶＭＡに切り替えられるまで、転送ゲート走査回路２１２は、第２露光期間レジスタ及び第２中間電圧レジスタに書き込まれた露光期間及び中間電圧ＶＭＢを持つφＴＸ＿Ｂを画素アレイ部２２０の各行に出力する。   Thereafter, until the intermediate voltage is switched from VMB to VMA, the transfer gate scanning circuit 212 transfers φTX_B having the exposure period and the intermediate voltage VMB written in the second exposure period register and the second intermediate voltage register to the pixel array unit 220. Output on each line.

そして、信号処理部３００から通知信号が通知され、中間電圧がＶＭＢからＶＭＡに切り替えられる場合、撮像素子制御部１００は、通知信号に含まれる露光期間を第１露光期間レジスタに書き込むと共に、通知信号に含まれる中間電圧を中間電圧ＶＭＡとして第１中間電圧レジスタに書き込む。これにより、転送ゲート走査回路２１２は、後フレームを露光する行に対しては、第１露光期間レジスタ及び第１中間電圧レジスタに書き込まれた露光期間及び中間電圧ＶＭＡを持つφＴＸ＿Ａを出力する。以後、中間電圧がＶＭＡからＶＭＢに切り替えられるまで、転送ゲート走査回路２１２は、第１露光期間レジスタ及び第１中間電圧レジスタに書き込まれた露光期間及び中間電圧ＶＭＡを持つφＴＸ＿Ａを画素アレイ部２２０の各行に出力する。   When the notification signal is notified from the signal processing unit 300 and the intermediate voltage is switched from VMB to VMA, the image sensor control unit 100 writes the exposure period included in the notification signal to the first exposure period register and also notifies the notification signal. Is written in the first intermediate voltage register as the intermediate voltage VMA. As a result, the transfer gate scanning circuit 212 outputs φTX_A having the exposure period and the intermediate voltage VMA written in the first exposure period register and the first intermediate voltage register for the row in which the subsequent frame is exposed. Thereafter, until the intermediate voltage is switched from VMA to VMB, the transfer gate scanning circuit 212 changes φTX_A having the exposure period and the intermediate voltage VMA written in the first exposure period register and the first intermediate voltage register to the pixel array unit 220. Output on each line.

なお、上記説明では、被写体情報算出部３０１は、被写体のヒストグラムから露光期間及び中間電圧を算出する例を示したが、これはほんの一例にすぎず、本発明はこれに限定されない。例えば、予め定められた複数の露光条件の中から、被写体のヒストグラムに応じて１つの露光条件を選択する態様を採用してもよい。ここで、露光条件は、露光期間及び中間電圧の組を規定する。   In the above description, the subject information calculation unit 301 calculates the exposure period and the intermediate voltage from the histogram of the subject. However, this is only an example, and the present invention is not limited to this. For example, a mode in which one exposure condition is selected from a plurality of predetermined exposure conditions according to the histogram of the subject may be employed. Here, the exposure condition defines a set of an exposure period and an intermediate voltage.

以下、説明の便宜上２つの露光条件Ａ、Ｂが存在するものとして説明する。画素部２２ｘが露光条件Ａで駆動されると、その画素部２２ｘは、図５（Ａ）に示す光電変換特性Ｇ５０１を持つものとする。一方、画素部２２ｘが露光条件Ｂで駆動されると、その画素部２２ｘは、図５（Ｃ）に示す光電変換特性Ｇ５０３を持つものとする。   Hereinafter, for convenience of explanation, it is assumed that two exposure conditions A and B exist. When the pixel portion 22x is driven under the exposure condition A, the pixel portion 22x has a photoelectric conversion characteristic G501 shown in FIG. On the other hand, when the pixel portion 22x is driven under the exposure condition B, the pixel portion 22x has the photoelectric conversion characteristic G503 shown in FIG.

被写体情報算出部３０１は、被写体のヒストグラムのピークの照度Ｌ５０２が、図５（Ａ）に示す光電変換特性Ｇ５０１の線形特性領域Ｇ５０１＿１の照度範囲の中央照度Ｌ５０１に近いか、図５（Ｃ）に示すＬ５０３に近いかを判定する。そして、被写体情報算出部３０１は近い方の光電変換特性に対応する露光条件を選択する。そして、被写体情報算出部３０１は、選択した露光条件に対して予め定められた露光期間及び中間電圧を含む通知信号を撮像素子制御部１００に通知する。これにより、上記で説明したように、撮像素子制御部１００はタイミング制御部２３０のレジスタに通知信号に含まれる露光期間及び中間電圧を書き込み、転送ゲート走査回路２１２にφＴＸの切り替えを実行させればよい。   The subject information calculation unit 301 determines whether the peak illuminance L502 of the histogram of the subject is close to the central illuminance L501 in the illuminance range of the linear characteristic region G501_1 of the photoelectric conversion characteristic G501 shown in FIG. It is determined whether it is close to L503 shown. Then, the subject information calculation unit 301 selects an exposure condition corresponding to the closer photoelectric conversion characteristic. Then, the subject information calculation unit 301 notifies the image sensor control unit 100 of a notification signal including an exposure period and an intermediate voltage that are predetermined for the selected exposure condition. As a result, as described above, the image sensor control unit 100 writes the exposure period and the intermediate voltage included in the notification signal in the register of the timing control unit 230, and causes the transfer gate scanning circuit 212 to switch φTX. Good.

なお、上記の説明では、予め定められた露光条件が２種類の場合を示したが、３種類以上であってもよい。この場合、被写体情報算出部３０１は、被写体のヒストグラムのピークの照度が、光電変換特性の線形特性領域の中央照度に最も近い露光条件を選択すればよい。   In the above description, the case where two types of predetermined exposure conditions are shown is shown, but there may be three or more types. In this case, the subject information calculation unit 301 may select an exposure condition in which the peak illuminance of the histogram of the subject is closest to the central illuminance of the linear characteristic region of the photoelectric conversion characteristics.

図６は、本発明の実施の形態による固体撮像装置において、露光条件が切り替えられる際の画素アレイ部２２０の駆動を示すタイミングチャートである。図６において、上段は画素アレイ部２２０の各行を構成する画素部２２ｘの状態を示し、下段は画素アレイ部２２０の各行の画素部２２ｘに印加されるφＴＸを示す。また、図６の上段において、「ｒｅｆ」はリファレンス信号の読み出し期間を示し、「転送」は光電変換素子ＰＤに蓄積された電荷が浮遊拡散層ＦＤに転送される転送期間を示し、「ｓｉｇ」はシグナル信号の読み出し期間を示す。   FIG. 6 is a timing chart showing driving of the pixel array unit 220 when the exposure condition is switched in the solid-state imaging device according to the embodiment of the present invention. In FIG. 6, the upper stage shows the state of the pixel units 22 x constituting each row of the pixel array unit 220, and the lower stage shows φTX applied to the pixel units 22 x of each row of the pixel array unit 220. In the upper part of FIG. 6, “ref” indicates a reference signal readout period, “transfer” indicates a transfer period in which charges accumulated in the photoelectric conversion element PD are transferred to the floating diffusion layer FD, and “sig” Indicates a signal signal readout period.

図６では、フレームＦ１、Ｆ３、Ｆ４では露光条件Ａが設定され、フレームＦ２では露光条件Ｂが設定されている。露光条件Ａでは中間電圧としてＶＭＡが採用され、露光期間としてＴＡが採用されている。露光条件Ｂでは中間電圧としてＶＭＢが採用され、露光期間としてＴＢが採用されている。   In FIG. 6, the exposure condition A is set for the frames F1, F3, and F4, and the exposure condition B is set for the frame F2. In the exposure condition A, VMA is adopted as an intermediate voltage, and TA is adopted as an exposure period. In the exposure condition B, VMB is adopted as the intermediate voltage, and TB is adopted as the exposure period.

フレームＦ１では、中間電圧ＶＭＡを持つφＴＸ＿Ａにより画素アレイ部２２０が駆動されている。時刻ｔ０から始まるフレームＦ２の露光期間ＴＢでは、露光条件Ａと露光条件Ｂとにおいて変曲点の画素値を一定にするために、中間電圧がＶＭＡからＶＭＢに変化されている。ＶＭＡからＶＭＢへの中間電圧の変化は、露光期間ＴＢの開始タイミングまでに変化していればよい。   In the frame F1, the pixel array unit 220 is driven by φTX_A having the intermediate voltage VMA. In the exposure period TB of the frame F2 starting from the time t0, the intermediate voltage is changed from VMA to VMB in order to make the pixel value at the inflection point constant in the exposure conditions A and B. The change in the intermediate voltage from VMA to VMB only needs to be changed by the start timing of the exposure period TB.

そのため、図６の例では、フレームＦ１のシグナル信号ｓｉｇの読出期間が終了した直後の時刻ｔａにおいて中間電圧がＶＭＡからＶＭＢに変化されている。この場合、時刻ｔａから光電変換素子ＰＤは線形対数特性で電荷を蓄積することになるが、時刻ｔｂにおいて、φＴＸ１がオン電圧ＶＨにされるため、時刻ｔａから時刻ｔｂまでの期間に光電変換素子ＰＤに蓄積された電荷は外部に排出される。よって、フレームＦ２の露光期間の開始タイミングは時刻ｔ０となる。   Therefore, in the example of FIG. 6, the intermediate voltage is changed from VMA to VMB at the time ta immediately after the reading period of the signal signal sig of the frame F1 ends. In this case, the photoelectric conversion element PD accumulates charges with a linear logarithmic characteristic from the time ta. However, since φTX1 is set to the ON voltage VH at the time tb, the photoelectric conversion element is in a period from the time ta to the time tb. The charge accumulated in the PD is discharged to the outside. Therefore, the start timing of the exposure period of frame F2 is time t0.

以後、２〜Ｎ行目の画素部２２ｘに対して位相がこの順番で遅れたφＴＸ２〜φＴＸＮが出力され、２〜Ｎ行目の画素部２２ｘにおいてフレームＦ２の露光が実行されている。   Thereafter, φTX2 to φTXN whose phases are delayed in this order are output to the pixel portion 22x in the 2nd to Nth rows, and the exposure of the frame F2 is performed in the pixel portion 22x in the 2nd to Nth rows.

なお、ＶＭＡからＶＭＢへの中間電圧の変化は、露光期間の開始タイミング（時刻ｔ０）と同時に行ってもよい。時刻ｔ０の直後の時刻ｔｃにおいて、２〜４行目の画素部２２ｘはフレームＦ２を露光しているが、Ｎ行目の画素部２２ｘはフレームＦ１を露光している。そのため、時刻Ｔｃでは、φＴＸ＿ＡとφＴＸ＿Ｂとの２種類のφＴＸを画素アレイ部２２０に供給する必要がある。   Note that the change of the intermediate voltage from VMA to VMB may be performed simultaneously with the start timing (time t0) of the exposure period. At time tc immediately after time t0, the pixel portion 22x in the second to fourth rows exposes the frame F2, while the pixel portion 22x in the Nth row exposes the frame F1. Therefore, at time Tc, it is necessary to supply two types of φTX, φTX_A and φTX_B, to the pixel array unit 220.

しかしながら、従来のローリングシャッタ方式の固体撮像装置では、中間電圧を生成する中間電圧回路が１つしか設けられていなかったため、中間電圧の異なる複数のφＴＸを画素アレイ部２２０に同時に供給するこができなかった。   However, since the conventional rolling shutter type solid-state imaging device has only one intermediate voltage circuit for generating an intermediate voltage, a plurality of φTX having different intermediate voltages can be supplied to the pixel array unit 220 at the same time. There wasn't.

そこで、本実施の形態では、図７に示すように、中間電圧回路７０２、７０３の２つの中間電圧回路を設けた。そのため、時刻Ｔｃに示すようにφＴＸ＿Ａが供給される行とφＴＸ＿Ｂが供給される行とが混在する期間において、φＴＸ＿ＡとφＴＸ＿Ｂとを同時に供給することができる。   Therefore, in this embodiment, two intermediate voltage circuits 702 and 703 are provided as shown in FIG. Therefore, as shown at time Tc, φTX_A and φTX_B can be supplied simultaneously in a period in which a row to which φTX_A is supplied and a row to which φTX_B is supplied are mixed.

図６に戻り、１行目の画素部２２ｘにおいて、フレームＦ２のシグナル信号ｓｉｇの読出期間が終了すると、中間電圧ＶＭＢを持つφＴＸ＿ＢがφＴＸ１として１行目の画素部２２ｘに出力され、中間電圧がＶＭＢからＶＭＡに戻される。そして、φＴＸ１がオン電圧ＶＨに設定されて光電変換素子ＰＤの電荷が排出され、時刻ｔ１が到来すると、中間電圧がＶＭＡに設定され、フレームＦ３の露光期間ＴＡが開始される。   Returning to FIG. 6, when the readout period of the signal signal sig of the frame F2 ends in the pixel unit 22x in the first row, φTX_B having the intermediate voltage VMB is output as φTX1 to the pixel unit 22x in the first row, and the intermediate voltage is Returned from VMB to VMA. Then, φTX1 is set to the on-voltage VH, the electric charge of the photoelectric conversion element PD is discharged, and when the time t1 comes, the intermediate voltage is set to VMA and the exposure period TA of the frame F3 is started.

以後、２〜Ｎ行目の画素部２２ｘに対して位相がこの順番で一定期間ずつ遅延されたφＴＸ＿ＡがφＴＸ＿２〜φＴＸ＿Ｎとして出力され、２〜Ｎ行目の画素部２２ｘにおいてフレームＦ３の露光が実行される。   Thereafter, φTX_A whose phase is delayed by a certain period in this order with respect to the pixel portion 22x in the 2nd to Nth rows is output as φTX_2 to φTX_N, and the exposure of the frame F3 is executed in the 2nd to Nth row pixel portions 22x. Is done.

なお、フレームＦ３における中間電圧ＶＭＡはフレームＦ１における中間電圧ＶＭＡと異なる値であってもよい。例えば、フレームＦ３において、露光条件Ｃを採用したとすると、中間電圧ＶＭＡとして露光条件Ｃに対応する中間電圧を設定すればよい。   The intermediate voltage VMA in the frame F3 may be a value different from the intermediate voltage VMA in the frame F1. For example, if the exposure condition C is adopted in the frame F3, an intermediate voltage corresponding to the exposure condition C may be set as the intermediate voltage VMA.

このように、本実施の形態による固体撮像装置では、中間電圧を生成するための中間電圧回路が複数設けられている。したがって、複数の中間電圧回路から生成された中間電圧のうち、行ごとに１つの中間電圧を任意に選択することが可能となる。その結果、ローリングシャッタ方式のように前フレームを露光している行と次フレームを露光している行とが混在する期間が発生する駆動方式を採用した場合において、中間電圧を切り換えても、中間電圧が異なる複数の転送ゲート信号を同時に出力することができる。よって、各行に対して同一の中間電圧を同一期間印加することができ、ちらつきが低減された画像が得られる。   Thus, in the solid-state imaging device according to the present embodiment, a plurality of intermediate voltage circuits for generating an intermediate voltage are provided. Therefore, it is possible to arbitrarily select one intermediate voltage for each row among the intermediate voltages generated from the plurality of intermediate voltage circuits. As a result, when a driving method is employed in which a period in which a row that exposes the previous frame and a row that exposes the next frame occurs as in the rolling shutter method, even if the intermediate voltage is switched, A plurality of transfer gate signals having different voltages can be output simultaneously. Therefore, the same intermediate voltage can be applied to each row for the same period, and an image with reduced flickering can be obtained.

また、被写体のヒストグラムが線形特性領域で撮像されるように、露光期間が変更されているため、高感度な画像を得ることができる。更に、露光期間の変更の前後において、変曲点の画素値が一定になるように中間電圧が選択されているため、ダイナミックレンジを維持することができる。   Further, since the exposure period is changed so that the histogram of the subject is imaged in the linear characteristic region, a highly sensitive image can be obtained. Furthermore, since the intermediate voltage is selected so that the pixel value of the inflection point is constant before and after the change of the exposure period, the dynamic range can be maintained.

なお、図７の例では、２個の中間電圧回路７０２、７０３を設けたが、これに限定されず、３個以上の中間電圧回路を設けてもよい。この場合、例えば、各中間電圧回路を定電圧回路により構成し、転送ゲート走査回路がこれらの中間電圧回路のうち、いずれか１つの中間電圧回路により生成された中間電圧を選択するようにしてもよい。   In the example of FIG. 7, two intermediate voltage circuits 702 and 703 are provided. However, the present invention is not limited to this, and three or more intermediate voltage circuits may be provided. In this case, for example, each intermediate voltage circuit is configured by a constant voltage circuit, and the transfer gate scanning circuit selects an intermediate voltage generated by any one of these intermediate voltage circuits. Good.

また、３つ以上のフレームの露光期間が混在する期間が発生するような駆動方式を採用した場合、３つ以上の中間電圧回路を設ければよい。例えば、３つのフレームの露光期間が混在する期間が発生するような駆動方式を採用した場合、３つの中間電圧回路を設ければよい。   In addition, when a driving method in which a period in which exposure periods of three or more frames are mixed occurs, three or more intermediate voltage circuits may be provided. For example, when a driving method in which a period in which exposure periods of three frames are mixed occurs, three intermediate voltage circuits may be provided.

２２ｘ ：画素部
１００ ：撮像素子制御部
２００ ：撮像素子
２１０ ：ローデコーダ
２１１ ：垂直読出走査回路
２１２ ：転送ゲート走査回路
２１３ ：リセット走査回路
２２０ ：画素アレイ部
２３０ ：タイミング制御部
２４０ ：カラムＡＤＣアレイ部
２５０ ：カラムデコーダ
２６０ ：ランプ波形発生回路
２７０ ：出力回路
２８０ ：電圧生成部
３００ ：信号処理部
３０１ ：被写体情報算出部
７０１ ：オン電圧回路
７０２ ：中間電圧回路
７０４ ：オフ電圧回路
ＴＲ１ ：転送トランジスタ
ＴＲ２ ：リセットトランジスタ
ＴＲ３ ：増幅トランジスタ
ＴＲ４ ：行選択トランジスタ
ＶＨ ：オン電圧
ＶＬ ：オフ電圧
ＶＭＡ ：中間電圧
ＶＭＢ ：中間電圧 22x: Pixel unit 100: Image sensor control unit 200: Image sensor 210: Row decoder 211: Vertical readout scanning circuit 212: Transfer gate scanning circuit 213: Reset scanning circuit 220: Pixel array unit 230: Timing control unit 240: Column ADC array Unit 250: Column decoder 260: Ramp waveform generation circuit 270: Output circuit 280: Voltage generation unit 300: Signal processing unit 301: Subject information calculation unit 701: On voltage circuit 702: Intermediate voltage circuit 704: Off voltage circuit TR1: Transfer transistor TR2: Reset transistor TR3: Amplification transistor TR4: Row selection transistor VH: ON voltage VL: OFF voltage VMA: Intermediate voltage VMB: Intermediate voltage

Claims (6)

複数の画素部がマトリックス状に配列された画素アレイ部を含む固体撮像装置であって、
前記画素部は、光電変換素子と、浮遊拡散層と、前記光電変換素子に蓄積される電荷を線形特性から線形対数特性に変換し、前記浮遊拡散層に転送する転送トランジスタとを含み、
前記転送トランジスタをオンさせるオン電圧と、前記転送トランジスタをオフさせるオフ電圧と、前記転送トランジスタに前記線形対数特性の変換を行わせるための中間電圧とによって規定される波形を持つ転送ゲート信号を出力する転送ゲート走査回路と、
前記オン電圧を生成するオン電圧回路と、
それぞれ異なる中間電圧を生成する複数の中間電圧回路とを含み、
前記転送ゲート走査回路は、前記複数の中間電圧回路により生成された複数の中間電圧の中から行ごとに１つの中間電圧を選択し、選択した中間電圧を持つ前記転送ゲート信号を前記画素アレイ部の各行に出力する固体撮像装置。 A solid-state imaging device including a pixel array unit in which a plurality of pixel units are arranged in a matrix,
The pixel unit includes a photoelectric conversion element, a floating diffusion layer, and a transfer transistor that converts a charge accumulated in the photoelectric conversion element from a linear characteristic to a linear logarithmic characteristic and transfers the linear characteristic to the floating diffusion layer,
A transfer gate signal having a waveform defined by an on voltage for turning on the transfer transistor, an off voltage for turning off the transfer transistor, and an intermediate voltage for causing the transfer transistor to perform conversion of the linear logarithmic characteristic is output. A transfer gate scanning circuit to
An on-voltage circuit for generating the on-voltage;
A plurality of intermediate voltage circuits each generating different intermediate voltages,
The transfer gate scanning circuit selects one intermediate voltage for each row from the plurality of intermediate voltages generated by the plurality of intermediate voltage circuits, and the transfer gate signal having the selected intermediate voltage is transmitted to the pixel array unit. Solid-state imaging device that outputs to each line. 前記転送ゲート走査回路は、前記画素アレイ部をローリングシャッタ方式で駆動させ、前記中間電圧の選択を１フレーム単位で行う請求項１記載の固体撮像装置。   2. The solid-state imaging device according to claim 1, wherein the transfer gate scanning circuit drives the pixel array unit by a rolling shutter system and selects the intermediate voltage in units of one frame. 前記中間電圧回路は、可変電圧回路により構成されている請求項１又は２記載の固体撮像装置。   The solid-state imaging device according to claim 1, wherein the intermediate voltage circuit includes a variable voltage circuit. 被写体の照度に関する被写体情報を算出する被写体情報算出部を更に備え、
前記転送ゲート走査回路は、前記被写体情報に基づいて、前記中間電圧の選択を行う請求項１〜３のいずれかに記載の固体撮像装置。 A subject information calculation unit for calculating subject information related to the illuminance of the subject;
The solid-state imaging device according to claim 1, wherein the transfer gate scanning circuit selects the intermediate voltage based on the subject information. 前記被写体情報は、前記被写体の照度分布を示すヒストグラムであり、
前記被写体情報算出部は、前記線形対数特性の線形特性領域が前記ヒストグラムの照度範囲に存在するように露光期間を算出し、
前記転送ゲート走査回路は、前記被写体情報算出部により算出された露光期間で前記画素アレイ部を駆動させ、前記露光期間の変更の前後において、線形対数特性の変曲点の画素値が一定になるように、前記中間電圧を選択する請求項４記載の固体撮像装置。 The subject information is a histogram showing an illuminance distribution of the subject,
The subject information calculation unit calculates an exposure period so that a linear characteristic region of the linear logarithmic characteristic exists in an illuminance range of the histogram,
The transfer gate scanning circuit drives the pixel array unit during the exposure period calculated by the subject information calculation unit, and the pixel value of the inflection point of the linear logarithmic characteristic is constant before and after the change of the exposure period. The solid-state imaging device according to claim 4, wherein the intermediate voltage is selected. 前記オフ電圧を生成するオフ電圧回路を更に備える請求項１〜５のいずれかに記載の固体撮像装置。   The solid-state imaging device according to claim 1, further comprising an off-voltage circuit that generates the off-voltage.

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